半導体装置

【課題】ゲート・オール・アラウンドトランジスタの複数のチャネルそれぞれに流れる電流を均一にし、ゲート・オール・アラウンドトランジスタの信頼性を向上させる。
【解決手段】半導体基板と、半導体基板上に一定の間隔をおいて形成された第１の半導体層上に第２の半導体層を形成した積層構造が複数積み重なったソース・ドレイン領域と、第２の半導体層の同一レイヤ間をそれぞれ接続するようにワイア状に形成された複数のチャネル領域と、前記複数のチャネル領域をそれぞれ包み込むようにゲート絶縁膜を介して形成されたゲート電極とを具備し、チャネル領域のチャネル幅は、半導体基板から離れるほど狭く形成され、第２の半導体層及びチャネル領域の膜厚は、半導体基板から離れるほど広く形成される。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＧＡＡ構造の半導体装置に係わり、特に、同一面積上に複数のチャネル領域を形成した半導体装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路の高機能化、高集積化に伴い、ＭＯＳトランジスタの微細化が進んでいる。しかしながら、従来のＭＯＳトランジスタでは、オン・オフ比が小さい。そのため、所望のオン電流を得るためには、ゲート電極の幅を所定の値以上にする、又は、同一平面上に複数のゲート電極を形成する必要がある。これらの方法では、電界効果トランジスタの占有面積が増大し、回路密度の向上に問題がある。
【０００３】
そこで、所望のオン電流を得るための構造として、例えば、ゲート・オール・アラウンド（Gate All Around：以下、ＧＡＡと略記する）トランジスタが考えられている（例えば、特許文献１参照）。
【０００４】
ＧＡＡトランジスタは、ゲート電極がチャネル領域を包み込むように形成されている。そのため、ゲート電極に電圧が印加された際、チャネル領域に電界が集中しやすく、スイッチング電流のオン・オフ比が大きく設定できる。また、同一面積上に多数のチャネル領域を形成することが可能であり、オン電流を大きくすることも可能である。
【０００５】
ＧＡＡトランジスタに多数のチャネル領域を形成する際、上層と下層のチャネル領域に加工変換差が生じるため、チャネル領域のチャネル幅がばらついてしまう。そのため、ＧＡＡトランジスタをオン状態にした際のチャネルの抵抗値がそれぞれ異なる。従って、チャネルそれぞれに電流が均一に流れず、抵抗値の低いチャネルに電流が集中してしまう。その結果、全てのチャネルに電流が等しく流れた際に想定されるオン電流を得ることが出来ないという問題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−２２９１０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、ゲート・オール・アラウンドトランジスタの複数のチャネルそれぞれに流れる電流を均一にし、ゲート・オール・アラウンドトランジスタの信頼性を向上させ得る半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の例に係わる半導体装置は、半導体基板と、前記半導体基板上に一定の間隔をおいて形成された第１の半導体層上に第２の半導体層を形成した積層構造が複数積み重なったソース・ドレイン領域と、前記第２の半導体層の同一レイヤ間をそれぞれ接続するようにワイア状に形成された複数のチャネル領域と、前記複数のチャネル領域をそれぞれ包み込むように形成されたゲート絶縁膜と、前記複数のチャネル領域をそれぞれ包み込むように前記ゲート絶縁膜を介して形成されたゲート電極とを具備し、前記チャネル領域のチャネル幅は、前記半導体基板から離れるほど狭く形成され、前記第２の半導体層及びチャネル領域の膜厚は、前記半導体基板から離れるほど広く形成される。
【０００９】
本発明の例に係わる半導体装置は、半導体基板と、前記半導体基板上に一定の間隔をおいて形成された第１の半導体層上にシリコンで構成された第２の半導体層を形成した積層構造が複数積み重なったソース・ドレイン領域と、前記第２の半導体層の同一レイヤ間それぞれを接続するようにワイア状に形成された複数のチャネル領域と、前記複数のチャネル領域をそれぞれ包み込むように形成されたゲート絶縁膜と、前記複数のチャネル領域をそれぞれ包み込むように前記ゲート絶縁膜を介して形成されたゲート電極とを具備し、前記第２の半導体層の膜厚は、前記半導体基板から離れるほど厚く形成され、前記複数のチャネル領域それぞれは、チャネル長方向と垂直な方向の断面が円形に形成される。
【発明の効果】
【００１０】
本発明によれば、ゲート・オール・アラウンドトランジスタの複数のチャネルそれぞれに流れる電流が均一化され、ゲート・オール・アラウンドトランジスタの信頼性が向上する。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態に係わるＧＡＡトランジスタを模式的に示す平面図。
【図２】第１の実施形態に係わる図１のII−II線に沿ったＧＡＡトランジスタの断面図。
【図３】第１の実施形態に係わる図１のIII−III線に沿ったＧＡＡトランジスタの断面図。
【図４】第２の実施形態に係わるＧＡＡトランジスタのナノワイアチャネルを模式的に示した図。
【図５】第２の実施形態におけるＧＡＡトランジスタのナノワイアチャネルを従来例と比較して示した平面図。
【図６】第２の実施形態に係わるＧＡＡトランジスタのチャネル長方向と垂直な方向に沿った断面図。
【図７】第３の実施形態に係わるＧＡＡトランジスタの製造工程を示す鳥瞰図。
【図８】第３の実施形態に係わるＧＡＡトランジスタの製造工程を示す鳥瞰図。
【図９】第３の実施形態に係わるＧＡＡトランジスタの製造工程を示す鳥瞰図。
【図１０】第３の実施形態に係わるＧＡＡトランジスタの製造工程を示す鳥瞰図。
【図１１】第３の実施形態に係わるＧＡＡトランジスタの製造工程を示す鳥瞰図。
【図１２】第３の実施形態に係わるＧＡＡトランジスタの製造工程を示す鳥瞰図。
【図１３】第３の実施形態に係わるＧＡＡトランジスタの製造工程を示す鳥瞰図。
【図１４】第３の実施形態に係わるＧＡＡトランジスタの製造工程を示す図１３のＡ−Ａ線に沿った断面図。
【図１５】第３の実施形態に係わるＧＡＡトランジスタの製造工程を示す図１３のＡ−Ａ線に沿った断面図。
【図１６】第３の実施形態に係わるＧＡＡトランジスタの製造工程を示す図１３のＡ−Ａ線に沿った断面図。
【発明を実施するための形態】
【００１２】
以下、図面を参照しながら、本発明を実施するための形態について詳細に説明する。
【００１３】
１．概要
本発明の例において、ＧＡＡトランジスタの複数のナノワイアチャネルは、上層のナノワイアチャネルと下層のナノワイアチャネルの外周の長さの違いを考慮して膜厚が形成される。つまり、下層に形成されるナノワイアチャネルの膜厚を薄く形成し、上層に形成されるナノワイアチャネルの膜厚を厚く形成する。
【００１４】
ナノワイアチャネルの膜厚をそれぞれ変えて形成することにより、ナノワイアチャネルそれぞれで外周の長さが等しくなる。そのため、ＧＡＡトランジスタをオン状態にした際のナノワイアチャネルの抵抗値のばらつきを抑えることが出来る。従って、ＧＡＡトランジスタの動作時において、ナノワイアチャネルそれぞれに電流が均一に流れる。その結果、所定のオン電流を得ることが可能となる。更に、ナノワイアチャネルそれぞれに電流が均一に流れるため、チャネル領域の劣化の速度が均一となり、ＧＡＡトランジスタの信頼性が向上する。
【００１５】
２．実施形態
(1) 第１の実施形態
図１は、ＧＡＡトランジスタを模式的に示す平面図である。
【００１６】
素子分離領域１０１に取り囲まれた領域に一つのＧＡＡトランジスタ１０２が形成されている。ＧＡＡトランジスタ１０２のソース・ドレイン領域１０４は、一定の間隔を有して２つ形成されている。更に、ソース・ドレイン領域１０４に挟まれてゲート電極１０３が形成されている。また、ソース・ドレイン領域１０４それぞれには、配線層とコンタクトを取るためのコンタクト部１０５が形成される。
【００１７】
ＧＡＡトランジスタのゲート電極１０３は、ナノワイアチャネルを包み込むように形成される。そのため、図１で示している点線領域ｄａには、周囲をゲート電極１０３で覆われたナノワイアチャネルが形成される。
【００１８】
図２は、ＧＡＡトランジスタにおける図１のII−II線に沿った断面図を示している。
【００１９】
図２において、Ｐ^＋型半導体基板１０６上には、ＳｉＧｅ（シリコンゲルマニウム）層１０７ａ，１０７ｂ，１０７ｃ及びＳｉ（シリコン）層１０８ａ，１０８ｂ，１０８ｃが交互に形成された積層構造を有する。また、この積層構造は、ＧＡＡトランジスタのソース・ドレイン領域１０４として機能する。ここで、ＳｉＧｅ層及びＳｉ層の積層構造のみではなく、Ｓｉ層、ＳｉＧｅ層、ＳｉＣ層及びＳｉＧｅＣ層のいずれか２つを組み合わせた積層構造であってもよい。
【００２０】
この積層構造は、一定の間隔を有して２つ形成されている。積層構造内の２つのＳｉ層１０８ａに挟まれた領域には、Ｓｉ（シリコン）で構成されたワイア状のナノワイアチャネル１０９ａが形成される。更に、積層構造内の２つのＳｉ層１０８ｂに挟まれた領域、及び、２つのＳｉ層１０８ｃに挟まれた領域にも、Ｓｉで構成されたワイア状のナノワイアチャネル１０９ｂ及び１０９ｃがそれぞれ形成される。
【００２１】
このように、ＧＡＡトランジスタは、同一面積上に複数のチャネル領域を有する構造となる。
【００２２】
また、ＳｉＧｅ層１０７及びＳｉ層１０８が相対する側壁を覆い、ナノワイアチャネル１０９それぞれを包み込むようにゲート絶縁膜１１０が形成される。
【００２３】
更に、ナノワイアチャネル１０９を包み込むようにゲート絶縁膜１１０を介してゲート電極１０３が形成される。
【００２４】
また、Ｓｉ層１０８ｃの上部には、コンタクトプラグ１１１が形成される。
【００２５】
最も上部に形成されたゲート電極１０３の上部には、絶縁膜１１２が形成され、その側面には、絶縁膜１１３が形成される。更に、絶縁膜１１２及び絶縁膜１１３を覆うように絶縁膜１１４が形成される。
【００２６】
図３は、図１のIII−III線に沿った断面図を示している。
【００２７】
図３に示したように、例えば、上層に形成されたナノワイアチャネル１０９ｃは、チャネル幅が狭くなり、下層に形成されたナノワイアチャネル１０９ａは、チャネル幅が広くなる。また、ナノワイアチャネル１０９それぞれの上面の表面積は、下面の表面積よりも小さくなる。
【００２８】
これは、シリコン基板上に多層のＳｉ層を形成し、このＳｉ層からＧＡＡトランジスタのナノワイアチャネル１０９を形成する。この際、ナノワイアチャネルとなる領域を残すようエッチングすることによってＳｉ層に開口部が形成される。しかしながら、この開口部は、上層と下層との加工変換差に起因して、順テーパー形状となってしまう。
【００２９】
従って、従来のように全てのＳｉ層の膜厚を同じにした場合、ＧＡＡトランジスタのナノワイアチャネル１０９は、上層のナノワイアチャネル１０９ｃのチャネル幅が下層のナノワイアチャネル１０９ａより狭くなってしまう。そのため、上層のナノワイアチャネル１０９ｃの外周の長さは、下層のナノワイアチャネル１０９ａの外周の長さと比較して短くなる。
【００３０】
そこで、第１の実施形態において、ナノワイアチャネル１０９それぞれの外周の長さの違いを考慮して膜厚を形成する。つまり、下層に形成されるナノワイアチャネル１０９の膜厚を薄く形成し、上層に形成されるナノワイアチャネル１０９の膜厚を厚く形成する。
【００３１】
このように形成することで、全てのナノワイアチャネル１０９の外周の長さ等しくすることが可能となる。そのため、ＧＡＡトランジスタのゲート電極１０３に所定の電圧を印加してオン状態にした際、ナノワイアチャネル抵抗値のばらつきが低減できる。従って、ＧＡＡトランジスタの動作時、ナノワイアチャネル１０９それぞれに均一な電流が流れ、所定のオン電流を得ることができる。
【００３２】
更に、ナノワイアチャネル１０９それぞれに均一な電流が流れるため、ナノワイアチャネル１０９の劣化の速度も等しくなる。そのため、ＧＡＡトランジスタの信頼性が向上する。
【００３３】
(2) 第２の実施形態
図４は、ＧＡＡトランジスタのナノワイアチャネルを模式的に示しており、図５（ａ）は、従来のＧＡＡトランジスタのナノワイアチャネルのみを模式的に示した平面図である。
【００３４】
ＧＡＡトランジスタのナノワイアチャネル１０９を形成する際、ＲＩＥ法を用いてＳｉ層がエッチングされる。しかしながら、このＲＩＥ法によってエッチングされた面は、図４で示すように凹凸が生じてしまう。更に、図４及び図５（ａ）で示すように、ＲＩＥ法によって形成されたナノワイアチャネル１０９は、うねっている。この凹凸及びうねりに起因してナノワイアチャネル１０９内のキャリアが散乱されてしまい、ＧＡＡトランジスタをオン状態にした際、ナノワイアチャネル１０９に流れる電流値が低下してしまう。その結果、ＧＡＡトランジスタをオン状態にした際、それぞれのナノワイアチャネル１０９の抵抗値は、凹凸の形状及びうねりの形状によってばらつくという問題がある。
【００３５】
更に、ナノワイアチャネル１０９のチャネル長方向と垂直な方向における断面が四角形となっている場合、その角部に電界が集中し易い。そのため、角部近傍の絶縁膜に高い電圧が印加されてしまい、絶縁膜を破壊してしまう可能性が高まる。その結果、ＧＡＡトランジスタの信頼性が低下してしまうという問題がある。
【００３６】
図６は、第２の実施形態における図１のIII−III線に沿った断面図を示している。また、図５（ｂ）は、第２の実施形態におけるＧＡＡトランジスタのナノワイアチャネルのみを模式的に示した平面図である。
【００３７】
第２の実施形態では、上記の問題を解決するため、まず、第１の実施形態と同様に、全てのナノワイアチャネル１０９それぞれの外周の長さを等しく形成する。
【００３８】
その後、例えば、８００度程度のＨ_２を含む雰囲気下でアニールを行い、ナノワイアチャネル１０９の表面のマイグレーションを行う。このプロセスによりナノワイアチャネル１０９それぞれのチャネル長方向と垂直な方向の断面は、四角形から円形に変形する。
【００３９】
ナノワイアチャネル１０９それぞれのチャネル長方向と垂直な方向の断面を円形に形成し直すことによりＲＩＥ法によって形成された凹凸をなくすことが出来る。更に、図５（ｂ）で示すように、ナノワイアチャネル１０９それぞれは、円形に形成される際、直線状に形成するよう制御することが出来る。そのため、ＧＡＡトランジスタのゲート電極１０３に所定の電圧を印加してオン状態にした際、ナノワイアチャネル抵抗値のばらつきが低減できる。
【００４０】
更に、第２の実施形態において、第１の実施形態と同様にナノワイアチャネル１０９それぞれの外周の長さは、等しくなるよう形成される。そのため、ＧＡＡトランジスタをオン状態にした際、ナノワイアチャネル抵抗値のばらつきが更に低減できる。その結果、ＧＡＡトランジスタの動作時、ナノワイアチャネル１０９それぞれに均一な電流が流れ、所定のオン電流を得ることができる。
【００４１】
また、ナノワイアチャネル１０９それぞれは、均一に電流が流れるため、ナノワイアチャネル１０９それぞれの劣化の速度も等しくなる。更に、図６で示すようにナノワイアチャネル１０９それぞれのチャネル長方向と垂直な方向における断面は、円形になる。そのため、ナノワイアチャネル１０９に角部が形成されなくなり、電界の集中する場所が無くなりため、ゲート絶縁膜の破壊が抑制される。その結果、ＧＡＡトランジスタの信頼性が向上する。
【００４２】
(3) 第３の実施形態
第３の実施形態において、図７〜図１６を参照しながら、本発明の第２の実施形態におけるＧＡＡトランジスタの製造方法の一例について説明する。
【００４３】
先ず、図７に示すように、半導体基板にＰ型の不純物をイオン注入し、Ｐ^＋型半導体基板１０６を形成する。これは、半導体基板に寄生チャネルを形成するのを防止するためである。次に、ナノワイアチャネル及びソース・ドレインとなるＳｉＧｅ（シリコンゲルマニウム）層２０１ａ及びＳｉ（シリコン）層２０２ａの積層構造をエピタキシャル成長により形成する。更に、ＳｉＧｅ層２０１ｂ，Ｓｉ層２０２ｂ，ＳｉＧｅ層２０１ｃ及びＳｉ層２０２ｃを順次エピタキシャル成長により形成する。
【００４４】
ここで、本実施形態の製造方法において、ＳｉＧｅ層及びＳｉ層からなる積層構造が３層の場合について説明しているが、２層の積層構造を形成しても、３層より多層の積層構造を形成してもよい。
【００４５】
次に、図８に示すように、最上部に形成されたＳｉ層２０２ｃ上にナノワイアチャネルのエッチングマスクとして用いるマスク材２０３をプラズマＣＶＤ法により形成する。このマスク材２０３は、例えば、シリコン酸化膜２０３ｂ及びシリコン窒化膜２０３ａの積層膜である。
【００４６】
次に、図示はしないが、ＧＡＡトランジスタが形成される領域にシリコン酸化膜２０３ｂ及びシリコン窒化膜２０３ａが残存するようパターニングを行い、ＲＩＥ法によりＳＴＩ(Shallow Trench Isolation)溝を形成する。その後、プラズマＣＶＤ法によりＳＴＩ溝内に素子分離絶縁膜を埋め込む。この素子分離絶縁膜は、例えば、シリコン酸化膜である。更に、ＣＭＰ法によりＳＴＩ溝に埋め込まれた素子分離絶縁膜の平坦化を行い、ＳＴＩ構造の素子分離絶縁膜を形成する。
【００４７】
その後、シリコン窒化膜２０３ａをリソグラフィー工程及びＲＩＥ法により所望のナノワイアパターンに形成する。
【００４８】
次に、図９に示すように、ダマシンゲート溝をエッチングするために用いるマスク材２０４をプラズマＣＶＤ法により堆積する。このマスク材２０４は、例えば、シリコン酸化膜２０４ｂ及びシリコン窒化膜２０４ａの積層膜である。
【００４９】
次に、図１０に示すように、リソグラフィー工程及びＲＩＥ法により、シリコン窒化膜２０４ａを選択的にエッチングした後、シリコン酸化膜２０３ｂ及びシリコン酸化膜２０４ｂ選択的にエッチングすることでゲート電極を形成するためのゲートダマシン溝を形成する。
【００５０】
この時、ナノワイアチャネルを形成する領域の上部に形成したシリコン酸化膜２０３ｂ及びシリコン窒化膜２０３ａは選択的に残す。
【００５１】
次に、図１１に示すように、ナノワイアチャネルを形成するため、シリコン酸化膜２０３ｂ及びシリコン酸化膜２０４ｂをマスクに用いてＳｉＧｅ層２０１ｂ，２０１ｃ及びＳｉ層２０２ａ，２０２ｂ，２０２ｃがワイア状になるよう順次エッチングを行う。
【００５２】
この時、Ｓｉ層２０２ａをエッチングする際、オーバーエッチングを行うことにより、ナノワイアチャネルが形成されるＳｉ層２０２上のシリコン窒化膜２０３ａ，シリコン酸化膜２０３ｂを選択的に除去すると共に、シリコン酸化膜２０４ｂを除去する。
【００５３】
Ｓｉ層２０２ａ，２０２ｂ，２０２ｃを順次エッチングする際、上層のＳｉ層２０２ｃと下層のＳｉ層２０２ａとでは、エッチングの加工変換差が生じてしまう。そのため、このエッチングによって形成された溝は、順テーパー形状が形成される。そのため、ナノワイアチャネルが形成されるＳｉ層２０２のチャネル長方向と垂直な方向に沿った断面は、台形となってしまう。
【００５４】
また、図１２に示すように、ナノワイアチャネルを形成するためのＳｉ層２０２ａ，２０２ｂ，２０２ｃそれぞれの下部に形成されたＳｉＧｅ層２０１ａ，２０１ｂ，２０１ｃを等方的にエッチングする。ここで、等方エッチングとして、ドライエッチングで行う場合、例えば、三フッ化塩素（ＣｌＦ_３）を含んだガスを用いれば良く、ウェットエッチングで行う場合、例えば、エッチャントとしてフッ硝酸を用いれば良い。この時、ナノワイアチャネルが形成されるＳｉ層２０７ａ，２０７ｂ，２０７ｃそれぞれの全面が露出する様にエッチングを行う。
【００５５】
この時、ナノワイアチャネルが形成されるＳｉ層２０７ａ，２０７ｂ，２０７ｃは、それぞれＳｉ層２０２のチャネル長方向と垂直な方向における断面が四角い形状をしている。
【００５６】
次に、図１３に示すように、この形状ナノワイアチャネルが形成されるＳｉ層２０７ａ，２０７ｂ，２０７ｃそれぞれのチャネル長方向と垂直な方向における断面を円形にするため、例えば、約８００度のＨ_２雰囲気下でアニールを行う。
【００５７】
また、ナノワイアチャネルが形成されるＳｉ層２０７ａ，２０７ｂ，２０７ｃのチャネル長方向と垂直な方向の断面を円形に形成した後、ナノワイアチャネルを形成する領域にＰ型の不純物を斜めからイオン注入し、結晶回復のためのアニールを行う工程を加えてもよい。
【００５８】
これ以後の図１４乃至図１７は、図１３のＡ−Ａ線に沿った断面図を示している。
【００５９】
次に、図１４に示すように、例えば、例えば、窒素、酸素、塩化水素（Ｎ_２，Ｏ_２，ＨＣｌ）の混合ガス雰囲気中で、９００度の熱処理を行い、ゲート絶縁膜として機能するシリコン酸化膜２０８を形成する。
【００６０】
次に、図１５に示すように、メタルＣＶＤ法により、金属化合物２０９をゲートダマシン溝に埋め込む。この金属化合物２０９は、例えば、窒化チタンとタングステンの化合物で構成される。その後、金属化合物２０９をＣＭＰ法によって平坦化する。続けて、ＲＩＥ法により、金属化合物２０９上にリセスを形成する。更に、ＣＶＤ法によりシリコン窒化膜２１０とα−シリコン層２１１をリセス内に形成する。その後、ＣＭＰ法によりα−シリコン層２１１を平坦化する。
【００６１】
次に、図１６に示すように、α−シリコン層２１１をマスクとしてマスク材２０３及びシリコン酸化膜２０４ｂを選択的に除去する。その後、α−シリコン層２１１を選択的に除去する。
【００６２】
次に、通常の工程で金属化合物の側壁に絶縁膜が形成される。更に、通常の工程で、Ｓｉ層２０２ｃの上部、シリコン窒化膜２１０の上部に絶縁膜が形成される。更に、通常の工程でＳｉ層２０２ｃの上部に形成された絶縁膜にコンタクト孔を開口し、コンタクトプラグを形成することで、図２に示すＧＡＡトランジスタが完成する。
【００６３】
４．むすび
本発明によれば、ゲート・オール・アラウンドトランジスタの複数のチャネルそれぞれに流れる電流が均一され、ゲート・オール・アラウンドトランジスタの信頼性が向上する。
【００６４】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【符号の説明】
【００６５】
１０１：素子分離絶縁膜、１０２：ＧＡＡトランジスタ、１０３：ゲート電極、１０４：ソース・ドレイン領域、１０５：コンタクト部、１０６：Ｐ^＋型半導体基板、１０７：ＳｉＧｅ層、１０８：Ｓｉ層、１０９：ナノワイアチャネル、１１０：ゲート絶縁膜、１１１：コンタクトプラグ、１１２：絶縁膜、１１３：絶縁膜：１１４：絶縁膜、２０１：ＳｉＧｅ層、２０２：Ｓｉ層、２０３：マスク材、２０３ａ：シリコン窒化膜、２０３ｂ：シリコン酸化膜、２０４：マスク材、２０４ａ：シリコン窒化膜、２０４ｂ：シリコン酸化膜、２０７：Ｓｉ層、２０８：シリコン酸化膜、２０９：金属化合物、２１０：シリコン窒化膜、２１１： α−シリコン層。

【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に一定の間隔をおいて形成された第１の半導体層上に第２の半導体層を形成した積層構造が複数積み重なったソース・ドレイン領域と、
前記第２の半導体層の同一レイヤ間をそれぞれ接続するようにワイア状に形成された複数のチャネル領域と、
前記複数のチャネル領域をそれぞれ包み込むように形成されたゲート絶縁膜と、
前記複数のチャネル領域をそれぞれ包み込むように前記ゲート絶縁膜を介して形成されたゲート電極と
を具備し、
前記チャネル領域のチャネル幅は、前記半導体基板から離れるほど狭く形成され、
前記第２の半導体層及びチャネル領域の膜厚は、前記半導体基板から離れるほど広く形成されることを特徴とする半導体装置。
【請求項２】
前記複数のチャネル領域それぞれは、上面の表面積より下面の表面積の方が大きいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１及び第２の半導体層はそれぞれ、Ｓｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣのいずれかで構成されていることを特徴とする請求項１乃至３いずれか１項に記載の半導体装置。
【請求項４】
半導体基板と、
前記半導体基板上に一定の間隔をおいて形成された第１の半導体層上に第２の半導体層を形成した積層構造が複数積み重なったソース・ドレイン領域と、
前記第２の半導体層の同一レイヤ間それぞれを接続するようにワイア状に形成された複数のチャネル領域と、
前記複数のチャネル領域をそれぞれ包み込むように形成されたゲート絶縁膜と、
前記複数のチャネル領域をそれぞれ包み込むように前記ゲート絶縁膜を介して形成されたゲート電極と
を具備し、
前記第２の半導体層の膜厚は、前記半導体基板から離れるほど厚く形成され、
前記複数のチャネル領域それぞれは、チャネル長方向と垂直な方向の断面が円形に形成されることを特徴とする半導体装置。
【請求項５】
前記第１及び第２の半導体層はそれぞれ、Ｓｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣのいずれかで構成されていることを特徴とする請求項４に記載の半導体装置。

【図１】