歪み検出素子
【課題】ゲート電極、ソース電極、およびドレイン電極を備えたトランジスタ型の歪み検出素子であって、金属製歪みゲージよりも格段に優れた検出感度を有する歪み検出素子の提供。
【解決手段】ゲート電極と、ソース電極と、ドレイン電極と、チャネルが形成される圧電材料からなる層と、を備えた歪み検出素子であって、(a)上記ゲート電極の長さが2μmより大きいこと、(b)上記ゲート電極の幅が1mmより小さいこと、(c)上記ゲート電極と上記ソース電極の距離と、上記ゲート電極と上記ドレイン電極の距離との和が13μmより大きいこと、の3条件のうち少なくともいずれか1つの条件が成立していることを特徴とする。
【解決手段】ゲート電極と、ソース電極と、ドレイン電極と、チャネルが形成される圧電材料からなる層と、を備えた歪み検出素子であって、(a)上記ゲート電極の長さが2μmより大きいこと、(b)上記ゲート電極の幅が1mmより小さいこと、(c)上記ゲート電極と上記ソース電極の距離と、上記ゲート電極と上記ドレイン電極の距離との和が13μmより大きいこと、の3条件のうち少なくともいずれか1つの条件が成立していることを特徴とする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は歪み検出素子に関し、より詳しくは、ゲート電極、ソース電極、およびドレイン電極を備えたトランジスタ型の歪み検出素子であって、金属製歪みゲージよりも格段に優れた検出感度を有する歪み検出素子に関する。
【背景技術】
【0002】
従来、歪みを検出するための素子として、金属製歪みゲージが用いられている。金属歪みゲージは、検出素子(センサ)として単品で用いられる場合と、検出感度を向上させるためにブリッジ回路に組み込まれて用いられる場合とがある。
金属歪みゲージに定電流を印加した状態で、歪み前の電圧と歪み後の電圧の変化量が測定され、その変化量に基づいて歪みが検出される。金属歪みゲージは歪みによる電圧変化量が小さいため、単品で用いられる場合、微小な歪みを検出することができない。
金属歪みゲージがブリッジ回路に組み込まれて用いられる場合、検出感度は向上するものの、ブリッジ回路を含めた検出素子全体としては面積が大型化するとともに回路が複雑化する。
【0003】
また、従来、ゲート電極、ソース電極、およびドレイン電極を備えたトランジスタは、主として高周波高出力のパワーデバイスとして使用されており、歪み検出素子として使用される場合には十分な検出感度が実現されているとは言い難い。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2008−277604号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明は、このような実情に鑑みてなされたもので、ゲート電極、ソース電極、およびドレイン電極を備えたトランジスタ型の歪み検出素子であって、金属製歪みゲージよりも格段に優れた検出感度を有する歪み検出素子の提供を目的とする。
【課題を解決するための手段】
【0006】
第1の発明は、
ゲート電極と、ソース電極と、ドレイン電極と、チャネルが形成される圧電材料からなる層と、を備えた歪み検出素子であって、
(a)上記ゲート電極の長さが2μmより大きいこと、
(b)上記ゲート電極の幅が1mmより小さいこと、
(c)上記ゲート電極と上記ソース電極の距離と、上記ゲート電極と上記ドレイン電極の距離との和が13μmより大きいこと、
の3条件のうち少なくともいずれか1つの条件が成立していることを特徴とする歪み検出素子である。
【0007】
第1の発明において、「ゲート電極とソース電極の距離」とは、ゲート電極とソース電極の対向縁同士の距離を意味する。また、「ゲート電極とドレイン電極の距離」とは、ゲート電極とドレイン電極の対向縁同士の距離を意味する。
第1の発明によれば、上記(a)〜(c)の3条件のうち少なくともいずれか1つの条件が成立していることにより、金属製歪みゲージよりも格段に優れた検出感度(10倍以上)を有する歪み検出素子を得ることができる。
【0008】
第2の発明は、第1の発明において、
上記ゲート電極および当該ゲート電極下方の電子伝導層が、屈曲していることを特徴とする。
【0009】
第2の発明によれば、第1の発明において、ゲート電極の長さを大きくした場合、および、ゲート電極とソース電極の距離と、ゲート電極とドレイン電極の距離の和を大きくした場合に、歪み検出素子が長尺化するのを防止することができる。
【0010】
第3の発明は、第2の発明において、
上記圧電材料からなる層は、上記ソース電極と上記ドレイン電極の間において上記ゲート電極の下方領域以外の領域で通電しないように当該下方領域以外の領域がエッチングされ、このエッチングにより、屈曲した上記電子伝導層が形成されていることを特徴とする。
【0011】
第3の発明によれば、第2の発明において、ゲート電極の下方領域以外の領域で通電しないように当該下方領域以外の領域がエッチングされ、このエッチングにより、屈曲した電子伝導層(電子伝導経路)が形成されている。これにより、例えばゲート電極が交互に反対向きに3箇所で折り返すように屈曲している場合に、ゲート電極の一端部から第1折り返し部までの第1直線状部分と、第1折り返し部から第2折り返し部までの第2直線状部分と、第2折り返し部から第3折り返し部までの第3直線状部分と、第3折り返し部から他端部までの第4直線状部分との間の電気的な分離を確実に行うことができる。また、第1直線状部分と第2直線状部分の間のギャップ(隙間)、第2直線状部分と第3直線状部分の間のギャップ、および第3直線状部分203と第4直線状部分204の間のギャップをそれぞれ小さくすることができる。よって、歪み検出素子をよりコンパクトに構成することができる。折り返し部が4箇所以上にある場合も同様である。
【0012】
第4の発明は、第2の発明において、
上記圧電材料からなる層は、上記ソース電極と上記ドレイン電極の間において上記ゲート電極の下方領域以外の領域で通電しないように当該下方領域以外の領域がイオン注入され、このイオン注入により、屈曲した上記電子伝導層が形成されていることを特徴とする。
【0013】
第4の発明によれば、第2の発明において、ゲート電極の下方領域以外の領域で通電しないように当該下方領域以外の領域がイオン注入され、このイオン注入により、屈曲した電子伝導層(電子伝導経路)が形成されている。これにより、例えばゲート電極が交互に反対向きに3箇所で折り返すように屈曲している場合に、ゲート電極の一端部から第1折り返し部までの第1直線状部分と、第1折り返し部から第2折り返し部までの第2直線状部分と、第2折り返し部から第3折り返し部までの第3直線状部分と、第3折り返し部から他端部までの第4直線状部分との間の電気的な分離を確実に行うことができる。また、第1直線状部分と第2直線状部分の間のギャップ(隙間)、第2直線状部分と第3直線状部分の間のギャップ、および第3直線状部分203と第4直線状部分204の間のギャップをそれぞれ小さくすることができる。よって、歪み検出素子をよりコンパクトに構成することができる。折り返し部が4箇所以上にある場合も同様である。また、第3の発明にようにエッチングする場合に比べて、歪み検出素子の機械的強度を大きくすることができる。
【発明の効果】
【0014】
本発明によれば、ゲート電極、ソース電極、およびドレイン電極を備えたトランジスタ型の歪み検出素子であって、金属製歪みゲージよりも格段に優れた検出感度を有する歪み検出素子を提供することができる。
【図面の簡単な説明】
【0015】
【図1】本発明の第1実施形態に係る歪み検出素子を示す平面図
【図2】図1に示される歪み検出素子の縦断面図
【図3】図1に示される歪み検出素子を含む歪み検出装置を示す断面図
【図4】図1に示される歪み検出素子のVgs−vds特性を例示する図
【図5】図1に示される歪み検出素子に圧縮歪みまたは引張歪みを印加したときのVgs−Vds特性の変化を例示する図
【図6】図1に示される歪み検出素子に圧縮歪みまたは引張歪みを印加したときのΔVgs−ΔVds特性を例示する図
【図7】図1に示される歪み検出素子に圧縮歪みまたは引張歪みを印加したときの歪み量εと電圧変化率ΔVds/Vds1との関係を例示する図
【図8】図1に示される歪み検出素子を用いた歪み検出方法を例示するフローチャート
【図9】図1に示される歪み検出素子において、歪みによる電圧変化量ΔVdsとゲート長Lgとの関係を表す図
【図10】図1に示される歪み検出素子において、歪みによる電圧変化量ΔVdsとゲート幅Wgとの関係を表す図
【図11】図1に示される歪み検出素子において、歪みによる電圧変化量ΔVdsと電極間距離の和Lgs+Lgdとの関係を表す図
【図12】本発明の第2実施形態に係る歪み検出素子を示す平面図
【図13】図12に示される歪み検出素子を示すA−A線断面図
【図14】本発明の第3実施形態に係る歪み検出素子を示す平面図
【図15】図14に示される歪み検出素子を示すA−A線断面図
【発明を実施するための形態】
【0016】
(第1実施形態)
本発明の第1実施形態に係る歪み検出素子について、図面を参照しつつ説明する。図1は、第1実施形態に係る歪み検出素子を示す平面図である。図2は、図1に示される歪み検出素子の縦断面図である。図3は、図1に示される歪み検出素子を含む歪み検出装置を示す断面図である。図3は、ゲート電極の長さを調整した場合の検知電圧変化量を示す図である。図4は、ゲート電極の幅を調整した場合の検知電圧変化量を示す図である。図5は、ゲート電極とソース電極の距離と、ゲート電極とドレイン電極の距離との和を調整した場合の検知電圧変化量を示す図である。
【0017】
図1および図2に示されるように、第1実施形態に係る歪み検出素子1は、ゲート電極2と、ソース電極3と、ドレイン電極4と、チャネルが形成される圧電材料からなる層(以下、圧電材料層と称する)5と、を備えたトランジスタからなる歪み検出素子である。歪み検出素子1は、具体的には、例えば、電界効果トランジスタ(FET)、絶縁ゲート型バイポーラ・トランジスタ(IGBT)、ヘテロ構造電界効果型トランジスタ(HFET)、変調ドープ電界効果型トランジスタ(MODFET)、高電子移動度トランジスタ(HEMT)等により構成される。圧電材料層5を構成する圧電材料としては、例えば、AlGaN、GaN等のIII−V族半導体等を用いることができる。
【0018】
以下、圧電材料であるAlGaN、GaNを用いて形成した高電子移動度トランジスタ(High Electron Mobility Transistor、HEMT)を用いた歪み検出素子1を例にとり、本実施形態について詳しく説明する。また、歪み検出素子1を有する歪み検出装置6についても説明する。第1実施形態は、圧縮歪みおよび引張歪みを高感度で検出することができる歪み検出素子、歪み検出装置及び歪み検出方法に関するものである。
【0019】
歪み検出素子1は、基板7と、バッファ層8と、チャネル層9と、キャリア供給層10と、絶縁膜11と、ゲート電極2と、ソース電極3と、ドレイン電極4とを備えた高電子移動度トランジスタである。
【0020】
基板7は、サファイアで構成される。バッファ層8は、LT−AlN(低温窒化アルミニウム)で構成される。チャネル層9は、圧電材料であるGaN(窒化ガリウム)で構成される。キャリア供給層10は、圧電材料であるAl0.25Ga0.75N(窒化アルミニウムガリウム)で構成される。チャネル層9とキャリア供給層10とで上記した圧電材料層5が構成されている。これらは順に積層されている。
【0021】
キャリア供給層10上に、TiA1(チタンアルミニウム)からなるソース電極3及びドレイン電極4が形成されている。また、キャリア供給層10上にSiO2(二酸化珪素)からなる絶縁膜11を介してP−Si(ポリシリコン)からなるゲート電極2が形成されている。歪み検出素子1において、チャネル層9とキャリア供給層10との接合界面近傍には、ポテンシャル井戸からなる、電子移動度が極めて大きい電子伝導層(2次元電子ガス=2DEG)500が発生する。電子伝導層500は、ソース電極3とドレイン電極4を通電させる通電経路である。
【0022】
第1実施形態の最大の特徴として、以下の構成がある。すなわち、
(a)ゲート電極の長さLgが2μmより大きいこと、(b)ゲート電極の幅Wgが1mmより小さいこと、(c)ゲート電極とソース電極の距離Lgsと、ゲート電極とドレイン電極の距離Lgdとの和Lgs+Lgdが13μmより大きいこと、の3条件のうち少なくともいずれか1つの条件が成立している。
以下の説明では、ゲート電極とソース電極の距離Lgsをゲートソース間距離Lgs、ゲート電極とドレイン電極の距離Lgdをゲートドレイン間距離Lgd、ゲート電極とソース電極の距離Lgsと、ゲート電極とドレイン電極の距離Lgdとの和Lgs+Lgdを電極間距離の和Lgs+Lgdと称することがある。
各電極のサイズを上記(a)〜(c)のように限定した理由については後述する。
【0023】
図3は、歪み検出素子1を含む歪み検出装置6の概略の構成を例示する図である。歪み検出装置6による歪み検出方法については、本出願人が先に出願した特願2008−101890の技術、または、特願2008−166493の技術を用いることができる。
【0024】
本実施形態では、圧縮歪み又は引張歪みを印加したときに、ドレイン電極4とソース電極3との間の電圧変化量ΔVdsと歪み量εとの間に所定の関係があることを利用して歪み量εを検出する例を示す。
【0025】
図3に示されるように、歪み検出装置6は、歪み検出素子1と、電圧検出手段16と、電圧印加手段12と、歪み量検出手段14と、定電流源15とを有する。
【0026】
電圧検出手段16は、歪み検出素子1のドレイン電極4とソース電極3(接地)との間の電圧Vdsを検出する機能を有する。また、電圧検出手段16は、図示しない記憶手段等を有し、ある時点の電圧Vds1と他の時点の電圧Vds2とを検出し、電圧変化量ΔVds=Vds2−Vds1および電圧変化率ΔVds/Vds1等を算出する機能を有する。
【0027】
歪み量検出手段14は、電圧検出手段16等と接続されており、電圧検出手段16の検出する電圧等に基づいて、歪み量εを検出する機能を有する。電圧検出手段16及び歪み量検出手段14は、例えば、CPU、ROM、メインメモリなどを含むIC等に含まれ、電圧検出手段16及び歪み量検出手段14の各種機能は、ROM等に記録されたプログラムがメインメモリに読み出されてCPUにより実行されることによって実現される。ただし、電圧検出手段16及び歪み量検出手段14の一部又は全部は、ハードウエアのみにより実現されてもよい。定電流源15は、歪み検出素子1のドレイン電極4とソース電極3との間に一定値の電流Idsを供給する機能を有する。なお、図2において、ソース電極3は接地されている。
【0028】
図3における電圧Vgsと電圧Vdsとの関係を図4に示す。図4は、本実施形態に係る歪み検出素子1のVgs−vds特性を例示する図である。図4において、Vthは閾値電圧を示している。図5は、歪み検出素子1に圧縮歪みまたは引張歪みを印加したときのVgs−Vds特性の変化を例示する図である。なお、図5は、図4の閾値電圧Vth近傍を拡大している。
【0029】
歪み検出素子1に、チャネル層9等の層厚方向と垂直な方向に圧縮歪みまたは引張歪みが印加されると、チャネル層9およびキャリア供給層10において、圧電効果による分極が発生し、図5に示されるように、圧縮歪みが印加されると閾値電圧Vthは負の方向に、引張歪みが印加されると閾値電圧Vthは正の方向にシフトする。すなわち、電圧Vgsを一定とした状態で圧縮歪みまたは引張歪みが印加されると、電圧Vdsが減少または増加する。また、圧縮歪みよる歪み量が大きくなれば電圧Vdsの減少量は大きくなり、引張歪みによる歪み量が大きくなれば、電圧Vdsの増加量は大きくなるという関係がある。従って、電圧Vdsを検出することにより、印加された圧縮歪みにより生じる歪み量又は引張歪みにより生じる歪み量を検出することができる。
【0030】
図6は、歪み検出素子1に圧縮歪みまたは引張歪みを印加したときのΔVgs−ΔVds特性を例示する図である。図6において、電圧変化量ΔVdsは、歪み検出素子1に圧縮歪みまたは引張歪み印加前のドレイン電極4とソース電極3との間の電圧をVds1、圧縮歪みまたは引張歪み印加時のドレイン電極4とソース電極3との間の電圧をVds2としたときの、ΔVds=Vds2−Vds1である。
【0031】
図6に示されるように、電圧変化量ΔVdsは、ゲート電極2とソース電極3との間に印加される電圧Vgsの関数である。また、電圧変化量ΔVdsは、電圧Vgsが閾値電圧Vthに近づくほど絶対値が大きな値となる特性である。このことは、電圧Vgsを閾値電圧Vth近傍に調整することにより、大きなゲージ率Kを得ることが可能となり、微小な歪みを検出することができることを示している。
【0032】
図7は、歪み検出素子1に圧縮歪みまたは引張歪みを印加したときの歪み量εと電圧変化率ΔVds/Vds1との関係を例示する図である。図7において、ΔVdsは図6に示す電圧変化量ΔVds=Vds2−Vds1である。縦軸のΔVds/Vds1は電圧変化率を示している。横軸の歪み量εは圧縮歪みまたは引張歪みを印加したときの歪み量であり、マイナス側が圧縮歪み、プラス側が引張歪みに対応する。
【0033】
図7に示されるように、圧縮歪みを印加すると、歪み量εに比例して電圧変化率ΔVds/Vds1は減少し、引張歪みを印加すると歪み量εに比例して電圧変化率ΔVds/Vds1は増加する。また、電圧変化率ΔVds/Vds1の傾きは、電圧Vgsにより異なる。このように、電圧変化率ΔVds/Vds1と歪み量εとは比例関係にあるため、所定の電圧Vgsに調整し、その状態で電圧変化率ΔVds/Vds1を求めることにより、圧縮歪みおよび引張歪みの両方向の歪み量εを検出することができる。
【0034】
図8は、本実施形態に係る歪み検出方法を例示するフローチャートである。図8を参照しながら、歪み量を検出する方法の例について説明する。なお、歪み量εは、例えば図2に例示する歪み検出装置6を用いて検出することができる。
【0035】
まず、ステップ1では、予め図6に例示するようなVgs−ΔVds特性及び図7に例示するような、電圧Vgsをパラメータとする歪み量εと電圧変化率ΔVds/Vds1との関係を求めておく(S1)。ここで、Vds1は歪みを印加していない状態の電圧Vdsの検出値、ΔVdsは歪みを印加している状態の電圧Vdsの検出値をVds2としたときのVds2−Vds1である。
【0036】
次いでステップ2では、ステップ1で予め求めたVgs−ΔVds特性(例えば、図6)に基づいて、電圧印加手段12により電圧Vgsを閾値電圧Vth近傍の値に調整する。例えば図6に例示するようなVgs−ΔVds特性であれば、例えば電圧Vgsを−25[V]近傍に調整する(S2)。以降、後述するステップ5において歪み量εが求まるまで、電圧Vgsの調整値は一定にしておく。
【0037】
次いでステップ3では、歪みを印加していない状態で、電圧検出手段13により電圧Vdsを検出する(S3)。このときの電圧Vdsの検出値をVds1とする。次いでステップ303では、測定すべき歪み(圧縮歪みまたは引張歪み)を印加し、電圧検出手段16により電圧Vdsを検出して(このときの電圧Vdsの検出値をVds2とする)、電圧変化量ΔVds=Vds2−Vds1を算出する(S4)。
【0038】
次いでステップ5では、電圧検出手段16により電圧変化率ΔVds/Vds1を算出する。そして、歪み量検出手段14により、ステップ1で予め求めた電圧Vgsをパラメータとする歪み量εと電圧変化率ΔVds/Vds1との関係(例えば図7)に基づいて、測定すべき歪み量εを求める(S5)。このように、電圧変化率ΔVds/Vds1と歪み量εとの間に所定の関係があることを利用して歪み量εを求めることができる。
【0039】
本実施形態によれば、ゲート電極2と、ソース電極3と、ドレイン電極4と、チャネルが形成される圧電材料からなる層5とを有する歪み検出素子1に圧縮歪み又は引張歪みが印加されると、ドレイン電極4とソース電極3との間の電圧Vdsが変化し、電圧変化率ΔVds/Vds1と圧縮歪み又は引張歪みにより生じる歪み量εとの間に所定の関係があることを利用して、電圧変化率ΔVds/Vds1を算出することにより対応する歪み量εを求めることができる。このとき、電圧Vgsを閾値電圧Vth近傍の値に調整しているので、高いゲージ率で歪み量εを求めることができるため、微小な歪みの検出が可能である。
【0040】
また、測定すべき歪みを印加したときの抵抗値の変化を測定せずに、電圧Vds1及びVds2のみを測定するだけで歪み量εを求めることができる。その結果、例えば高精度の測定回路であるブリッジ回路等を用いて微少な抵抗値の変化を高精度で検出することが不要となり、歪み量εの検出を従来よりも容易に実現することができる。
【0041】
次に、各電極のサイズを上記(a)〜(c)のように限定した理由について説明する。
歪みによる電圧変化量ΔVdsは、以下の式(数1)で与えられる。
【0042】
【数1】
【0043】
式(数1)における各文字の意味は以下の式(数2)の通りである。
【0044】
【数2】
【0045】
式(数1)を誘導する。
ソースドレイン間抵抗Rdsは、以下の式(数3)で表される。
【0046】
【数3】
【0047】
ゲート電圧印加時のソースドレイン間電圧Vds’は、以下の式(数4)で表される。
【0048】
【数4】
【0049】
歪みを印加すると、2DEG濃度nおよびn’がΔnだけ増加し、ソースドレイン間電圧Vds”は以下の式(数5)で表される。
【0050】
【数5】
【0051】
式(数4)および式(数5)から、歪み印加によるソースドレイン間電圧の変化量ΔVdsは、以下の式(数6)で表され、式(数1)が導かれる。
【0052】
【数6】
【0053】
式(数1)をゲート長Lgについて解くと、以下の式(数7)のようになる。この式により、歪みによる電圧変化量ΔVdsとゲート長Lgの関係が示される。
【0054】
【数7】
【0055】
式(数1)をゲート幅Wgについて解くと、以下の式(数8)のようになる。この式により、歪みによる電圧変化量ΔVdsとゲート幅Wgの関係が示される。
【0056】
【数8】
【0057】
式(数1)を、電極間距離の和Lgs+Lgdについて解くと、以下の式(数9)のようになる。この式により、歪みによる電圧変化量ΔVdsと電極間距離の和Lgs+Lgdの関係が示される。
【0058】
【数9】
【0059】
式(数7)で示した歪みによる電圧変化量ΔVdsとゲート長Lgとの関係をグラフで表すと、図9のようになる。図9から分かるように、ゲート長Lgが増加するにつれて電圧変化量ΔVdsの絶対値も単調に増加する。従来は、ゲート長Lgを2μm以下に設定してトランジスタが設計されていたが、本実施形態ではゲート長Lgを2μmより大きい値に設定してトランジスタが設計される。なお、図9に示される例では、ゲート幅Wgは1mm、電極間距離の和Lgs+Lgdは13μmに設定されている。
ゲート長Lgを2μmより大きい値に設定した場合の電圧変化量ΔVdsは、金属製歪みゲージの電圧変化量ΔVdsの10倍以上となることが確かめられている。
【0060】
式(数8)で示した歪みによる電圧変化量ΔVdsとゲート幅Wgとの関係をグラフで表すと、図10のようになる。図10から分かるように、ゲート幅Wgが増加するにつれて電圧変化量ΔVdsの絶対値は単調に減少する。従来は、ゲート幅Wgを1mm以上に設定してトランジスタが設計されていたが、本実施形態ではゲート幅Wgを1mm未満に設定してトランジスタが設計される。なお、図10に示される例では、ゲート長Lgは2μm、電極間距離の和Lgs+Lgdは13μmに設定されている。
ゲート幅Wgを1mm未満に設定した場合の電圧変化量ΔVdsは、金属製歪みゲージの電圧変化量ΔVdsの10倍以上になることが確かめられている。
【0061】
式(数9)で示した歪みによる電圧変化量ΔVdsと電極間距離の和Lgs+Lgdとの関係をグラフで表すと、図11のようになる。図11から分かるように、電極間距離の和Lgs+Lgdが増加するにつれて電圧変化量ΔVdsの絶対値も単調に増加する。従来は、電極間距離の和Lgs+Lgdを13μm以下に設定してトランジスタが設計されていたが、本実施形態では電極間距離の和Lgs+Lgdを13μmより大きな値に設定してトランジスタが設計される。なお、図11に示される例では、ゲート長Lgは2μm、ゲート幅Wgは1mmに設定されている。
電極間距離の和Lgs+Lgdを13μmより大きな値に設定した場合の電圧変化量ΔVdsは、金属製歪みゲージの電圧変化量ΔVdsの10倍以上になることが確かめられている。
【0062】
従って、上記したように、(a)前記ゲート電極の長さが2μmより大きいこと、(b)前記ゲート電極の幅が1mmより小さいこと、(c)前記ゲート電極と前記ソース電極の距離と、前記ゲート電極と前記ドレイン電極の距離との和が13μmより大きいこと、の3条件のうち少なくともいずれか1つの条件が成立していることにより、電圧変化量ΔVdsは、金属製歪みゲージの電圧変化量ΔVdsの10倍以上になる。
【0063】
なお、上記(a)〜(c)の3つの条件のうち、いずれか2つの条件が満たされていることが好ましく、3つの条件全てが満たされていることがより好ましい。
【0064】
本実施形態に係る歪み検出素子1の電圧変化量量ΔVdsが、金属製歪みゲージの電圧変化量ΔVdsの10倍以上になることを具体的に示す。以下の例では、電流Ids=1(A)印加時に歪みε=1(μm)を検出する場合を示している。この場合、本実施形態に係る歪み検出素子1の電圧変化量ΔVdsの絶対値は3.42(mV)以上である。金属製歪みゲージの電圧変化量ΔVdsの絶対値は240(μV)である。よって、本実施形態に係る歪み検出素子1の電圧変化量ΔVdsの絶対値は、金属歪みゲージの電圧変化量量ΔVdsの絶対値に対し10倍以上である。従って、本実施形態に係る歪み検出素子1は、金属歪みゲージよりも歪みを格段に高感度に検出することができる。
【0065】
上記式(数1)に本実施形態に係る歪み検出素子1の設計範囲の数値を代入する。ゲート長Lg>2μm、ゲート幅Wg<1mm、電極間距離の和Lgs+Lgd>13μmに設定される。他のパラメータには以下の式(数10)に示す値が代入される。
【0066】
【数10】
【0067】
すると、電圧変化量ΔVdsは式(数11)で表される。
【0068】
【数11】
【0069】
よって、歪みによる電圧変化量ΔVdsの絶対値は式(数12)で表される。なお、電圧変化量ΔVdsは、圧縮歪みについては負の値となり、引張歪みについては正の値となる。そこで、電圧変化量ΔVdsの絶対値を算出することにする。
【0070】
【数12】
【0071】
次に、金属歪みゲージの電圧変化量ΔVdsを算出する。
金属歪みゲージの現状の最大ゲージ率Kが2.1、抵抗Rが120(Ω)であるとして、金属歪みゲージを単品で使用した場合を想定する。歪み1(μstrain)を、電流Iが1(A)印加した時の電圧変化量から算出する場合、電圧変化量ΔVは以下の式(数13)で表される。
【0072】
【数13】
【0073】
式(数12)および式(数13)より、本実施形態に係る歪み検出素子1の電圧変化量ΔVdsの絶対値は、金属製歪みゲージの電圧変化量ΔVの10倍以上になることが分かる。
【0074】
次に、ゲート長Lg、ゲートソース間距離Lgs、およびゲートドレイン間距離Lgdをa倍、ゲート幅Wgを1/a倍にした場合の電圧変化量ΔVdsの違い、素子面積の違いについて検討する。
【0075】
まず、電圧変化量ΔVdsの違いについて検討する。ゲート長Lg、ゲートソース間距離Lgs、およびゲートドレイン間距離Lgdをa倍する前については、ΔVdsは以下の式(数14)で表される。
【0076】
【数14】
【0077】
ゲート長Lg、ゲートソース間距離Lgs、およびゲートドレイン間距離Lgdをa倍した後については、ΔVdsは以下の式(数15)で表される。
【0078】
【数15】
【0079】
式(数14)と式(数15)から分かるように、a倍後は電圧変化量ΔVdsがa2倍になり、電圧変化量ΔVdsが格段に増加することが分かる。
【0080】
次に、素子面積の違いについて検討する。ゲート長Lg、ゲートソース間距離Lgs、およびゲートドレイン間距離Lgdをa倍する前については、素子面積Sは以下の式(数16)で表される。
【0081】
【数16】
【0082】
ゲート長Lg、ゲートソース間距離Lgs、およびゲートドレイン間距離Lgdをa倍した後については、ΔVdsは以下の式(数17)で表される。
【0083】
【数17】
【0084】
式(数16)と式(数17)から分かるように、a倍後は素子面積SがWg・Lsの項(ソース電極の面積)およびWg・Ldの項(ドレイン電極の面積)で1/a倍になり、素子面積が格段に小さくなることが分かる。
【0085】
以上説明したように、第1実施形態によれば、上記(a)〜(c)の3条件のうち少なくともいずれか1つの条件が成立していることにより、金属製歪みゲージよりも格段に優れた検出感度(10倍以上)を有する歪み検出素子を得ることができる。
【0086】
(第2実施形態)
本発明の第2実施形態に係る歪み検出素子について、図面を参照しつつ説明する。図12は、第2実施形態に係る歪み検出素子を示す平面図である。図13は、図12に示される歪み検出素子を示すA−A線断面図である。なお、図13では、ソース電極よりも外側の領域およびドレイン電極よりも外側の領域の図示を省略している。第2実施形態において第1実施形態と同じ構成については、参照符号を同一にしてその説明を省略する。
【0087】
第2実施形態に係る歪み検出素子100が第1実施形態と異なる点は、第1実施形態ではゲート電極2が直線状に形成されていたの対し、第2実施形態ではゲート電極20およびゲート電極20下方の電子伝導層(通電経路)501が屈曲している点である(図12参照)。
【0088】
屈曲の仕方は特に限定されるものではないが、例えば、図12に示されるように、ゲート電極が交互に反対向きに折り返すように屈曲した構成とすることがでる。具体的には、ゲート電極がコ字状の屈曲部を複数箇所に含む構成とすることができる。図12に示される例では、互いに反対向きのコ字状屈曲部が交互に形成されている。
【0089】
ゲート電極およびゲート電極20下方の電子伝導層(通電経路)501が屈曲して形成されることにより、ゲート長を大きくした場合、および、電極間距離との和を大きくした場合に、歪み検出素子が長尺化するのを防止することができる。
【0090】
図13に示される例では、圧電材料からなる層5は、ソース電極3とドレイン電極4の間においてゲート電極20の下方領域以外の領域で通電しないように当該下方領域以外の領域がエッチングされている。エッチングされた領域を符号50で示す。このエッチングにより、屈曲した電子伝導層(通電経路)501が形成される。
【0091】
これにより、ゲート電極が交互に反対向きに折り返すように屈曲している場合に、ゲート電極20の一端部から第1折り返し部までの第1直線状部分201と、第1折り返し部から第2折り返し部までの第2直線状部分202と、第2折り返し部から第3折り返し部までの第3直線状部分203と、第3折り返し部から他端部までの第4直線状部分204との間の電気的な分離を確実に行うことができる。また、第1直線状部分201と第2直線状部分202の間のギャップ(隙間)、第2直線状部分202と第3直線状部分203の間のギャップ、および第3直線状部分203と第4直線状部分204の間のギャップをそれぞれ小さくすることができる。よって、歪み検出素子をよりコンパクトに構成することができる。折り返し部が4箇所以上にある場合も同様である。
【0092】
(第3実施形態)
本発明の第3実施形態に係る歪み検出素子について、図面を参照しつつ説明する。図14は、第3実施形態に係る歪み検出素子を示す平面図である。図15は、図14に示される歪み検出素子を示すA−A線断面図である。なお、図15では、ソース電極よりも外側の領域およびドレイン電極よりも外側の領域の図示を省略している。第3実施形態において第2実施形態と同じ構成については、参照符号を同一にしてその説明を省略する。
【0093】
上記第2実施形態では、ゲート電極20の下方領域以外の領域で通電しないように、当該下方領域以外の領域がエッチングされていた。
これに対し、第3実施形態に係る歪み検出素子110では、圧電材料からなる層5は、ソース電極3とドレイン電極4の間においてゲート電極20の下方領域以外の領域で通電しないように当該下方領域以外の領域がイオン注入されている(図15参照)。イオン注入領域を符号60で示す。このイオン注入により、屈曲した電子伝導層(通電経路)502が形成される。
【0094】
これにより、ゲート電極20が交互に反対向きに折り返すように屈曲している場合に、ゲート電極20の一端部から第1折り返し部までの第1直線状部分201と、第1折り返し部から第2折り返し部までの第2直線状部分202と、第2折り返し部から第3折り返し部までの第3直線状部分203と、第3折り返し部から他端部までの第4直線状部分204との間の電気的な分離を確実に行うことができる。また、第1直線状部分201と第2直線状部分202の間のギャップ(隙間)、第2直線状部分202と第3直線状部分203の間のギャップ、および第3直線状部分203と第4直線状部分204の間のギャップをそれぞれ小さくすることができる。よって、歪み検出素子をよりコンパクトに構成することができる。折り返し部が4箇所以上にある場合も同様である。また、第2実施形態のようにエッチングする場合に比べて、歪み検出素子の機械的強度を大きくすることができる。
【産業上の利用可能性】
【0095】
本発明は、ゲート電極、ソース電極、およびドレイン電極を備えたトランジスタ型の歪み検出素子等に利用可能である。
【符号の説明】
【0096】
1、100、110 歪み検出素子
2、20 ゲート電極
3 ソース電極
4 ドレイン電極
5 圧電材料からなる層
6 歪み検出装置
7 基板
8 バッファ層
9 チャネル層
10 キャリア供給層
11 絶縁膜
12 電圧印加手段
14 歪み量検出手段
15 定電流源
16 電圧検出手段
50 エッチングしている領域
60 イオン注入している領域
【技術分野】
【0001】
本発明は歪み検出素子に関し、より詳しくは、ゲート電極、ソース電極、およびドレイン電極を備えたトランジスタ型の歪み検出素子であって、金属製歪みゲージよりも格段に優れた検出感度を有する歪み検出素子に関する。
【背景技術】
【0002】
従来、歪みを検出するための素子として、金属製歪みゲージが用いられている。金属歪みゲージは、検出素子(センサ)として単品で用いられる場合と、検出感度を向上させるためにブリッジ回路に組み込まれて用いられる場合とがある。
金属歪みゲージに定電流を印加した状態で、歪み前の電圧と歪み後の電圧の変化量が測定され、その変化量に基づいて歪みが検出される。金属歪みゲージは歪みによる電圧変化量が小さいため、単品で用いられる場合、微小な歪みを検出することができない。
金属歪みゲージがブリッジ回路に組み込まれて用いられる場合、検出感度は向上するものの、ブリッジ回路を含めた検出素子全体としては面積が大型化するとともに回路が複雑化する。
【0003】
また、従来、ゲート電極、ソース電極、およびドレイン電極を備えたトランジスタは、主として高周波高出力のパワーデバイスとして使用されており、歪み検出素子として使用される場合には十分な検出感度が実現されているとは言い難い。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2008−277604号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明は、このような実情に鑑みてなされたもので、ゲート電極、ソース電極、およびドレイン電極を備えたトランジスタ型の歪み検出素子であって、金属製歪みゲージよりも格段に優れた検出感度を有する歪み検出素子の提供を目的とする。
【課題を解決するための手段】
【0006】
第1の発明は、
ゲート電極と、ソース電極と、ドレイン電極と、チャネルが形成される圧電材料からなる層と、を備えた歪み検出素子であって、
(a)上記ゲート電極の長さが2μmより大きいこと、
(b)上記ゲート電極の幅が1mmより小さいこと、
(c)上記ゲート電極と上記ソース電極の距離と、上記ゲート電極と上記ドレイン電極の距離との和が13μmより大きいこと、
の3条件のうち少なくともいずれか1つの条件が成立していることを特徴とする歪み検出素子である。
【0007】
第1の発明において、「ゲート電極とソース電極の距離」とは、ゲート電極とソース電極の対向縁同士の距離を意味する。また、「ゲート電極とドレイン電極の距離」とは、ゲート電極とドレイン電極の対向縁同士の距離を意味する。
第1の発明によれば、上記(a)〜(c)の3条件のうち少なくともいずれか1つの条件が成立していることにより、金属製歪みゲージよりも格段に優れた検出感度(10倍以上)を有する歪み検出素子を得ることができる。
【0008】
第2の発明は、第1の発明において、
上記ゲート電極および当該ゲート電極下方の電子伝導層が、屈曲していることを特徴とする。
【0009】
第2の発明によれば、第1の発明において、ゲート電極の長さを大きくした場合、および、ゲート電極とソース電極の距離と、ゲート電極とドレイン電極の距離の和を大きくした場合に、歪み検出素子が長尺化するのを防止することができる。
【0010】
第3の発明は、第2の発明において、
上記圧電材料からなる層は、上記ソース電極と上記ドレイン電極の間において上記ゲート電極の下方領域以外の領域で通電しないように当該下方領域以外の領域がエッチングされ、このエッチングにより、屈曲した上記電子伝導層が形成されていることを特徴とする。
【0011】
第3の発明によれば、第2の発明において、ゲート電極の下方領域以外の領域で通電しないように当該下方領域以外の領域がエッチングされ、このエッチングにより、屈曲した電子伝導層(電子伝導経路)が形成されている。これにより、例えばゲート電極が交互に反対向きに3箇所で折り返すように屈曲している場合に、ゲート電極の一端部から第1折り返し部までの第1直線状部分と、第1折り返し部から第2折り返し部までの第2直線状部分と、第2折り返し部から第3折り返し部までの第3直線状部分と、第3折り返し部から他端部までの第4直線状部分との間の電気的な分離を確実に行うことができる。また、第1直線状部分と第2直線状部分の間のギャップ(隙間)、第2直線状部分と第3直線状部分の間のギャップ、および第3直線状部分203と第4直線状部分204の間のギャップをそれぞれ小さくすることができる。よって、歪み検出素子をよりコンパクトに構成することができる。折り返し部が4箇所以上にある場合も同様である。
【0012】
第4の発明は、第2の発明において、
上記圧電材料からなる層は、上記ソース電極と上記ドレイン電極の間において上記ゲート電極の下方領域以外の領域で通電しないように当該下方領域以外の領域がイオン注入され、このイオン注入により、屈曲した上記電子伝導層が形成されていることを特徴とする。
【0013】
第4の発明によれば、第2の発明において、ゲート電極の下方領域以外の領域で通電しないように当該下方領域以外の領域がイオン注入され、このイオン注入により、屈曲した電子伝導層(電子伝導経路)が形成されている。これにより、例えばゲート電極が交互に反対向きに3箇所で折り返すように屈曲している場合に、ゲート電極の一端部から第1折り返し部までの第1直線状部分と、第1折り返し部から第2折り返し部までの第2直線状部分と、第2折り返し部から第3折り返し部までの第3直線状部分と、第3折り返し部から他端部までの第4直線状部分との間の電気的な分離を確実に行うことができる。また、第1直線状部分と第2直線状部分の間のギャップ(隙間)、第2直線状部分と第3直線状部分の間のギャップ、および第3直線状部分203と第4直線状部分204の間のギャップをそれぞれ小さくすることができる。よって、歪み検出素子をよりコンパクトに構成することができる。折り返し部が4箇所以上にある場合も同様である。また、第3の発明にようにエッチングする場合に比べて、歪み検出素子の機械的強度を大きくすることができる。
【発明の効果】
【0014】
本発明によれば、ゲート電極、ソース電極、およびドレイン電極を備えたトランジスタ型の歪み検出素子であって、金属製歪みゲージよりも格段に優れた検出感度を有する歪み検出素子を提供することができる。
【図面の簡単な説明】
【0015】
【図1】本発明の第1実施形態に係る歪み検出素子を示す平面図
【図2】図1に示される歪み検出素子の縦断面図
【図3】図1に示される歪み検出素子を含む歪み検出装置を示す断面図
【図4】図1に示される歪み検出素子のVgs−vds特性を例示する図
【図5】図1に示される歪み検出素子に圧縮歪みまたは引張歪みを印加したときのVgs−Vds特性の変化を例示する図
【図6】図1に示される歪み検出素子に圧縮歪みまたは引張歪みを印加したときのΔVgs−ΔVds特性を例示する図
【図7】図1に示される歪み検出素子に圧縮歪みまたは引張歪みを印加したときの歪み量εと電圧変化率ΔVds/Vds1との関係を例示する図
【図8】図1に示される歪み検出素子を用いた歪み検出方法を例示するフローチャート
【図9】図1に示される歪み検出素子において、歪みによる電圧変化量ΔVdsとゲート長Lgとの関係を表す図
【図10】図1に示される歪み検出素子において、歪みによる電圧変化量ΔVdsとゲート幅Wgとの関係を表す図
【図11】図1に示される歪み検出素子において、歪みによる電圧変化量ΔVdsと電極間距離の和Lgs+Lgdとの関係を表す図
【図12】本発明の第2実施形態に係る歪み検出素子を示す平面図
【図13】図12に示される歪み検出素子を示すA−A線断面図
【図14】本発明の第3実施形態に係る歪み検出素子を示す平面図
【図15】図14に示される歪み検出素子を示すA−A線断面図
【発明を実施するための形態】
【0016】
(第1実施形態)
本発明の第1実施形態に係る歪み検出素子について、図面を参照しつつ説明する。図1は、第1実施形態に係る歪み検出素子を示す平面図である。図2は、図1に示される歪み検出素子の縦断面図である。図3は、図1に示される歪み検出素子を含む歪み検出装置を示す断面図である。図3は、ゲート電極の長さを調整した場合の検知電圧変化量を示す図である。図4は、ゲート電極の幅を調整した場合の検知電圧変化量を示す図である。図5は、ゲート電極とソース電極の距離と、ゲート電極とドレイン電極の距離との和を調整した場合の検知電圧変化量を示す図である。
【0017】
図1および図2に示されるように、第1実施形態に係る歪み検出素子1は、ゲート電極2と、ソース電極3と、ドレイン電極4と、チャネルが形成される圧電材料からなる層(以下、圧電材料層と称する)5と、を備えたトランジスタからなる歪み検出素子である。歪み検出素子1は、具体的には、例えば、電界効果トランジスタ(FET)、絶縁ゲート型バイポーラ・トランジスタ(IGBT)、ヘテロ構造電界効果型トランジスタ(HFET)、変調ドープ電界効果型トランジスタ(MODFET)、高電子移動度トランジスタ(HEMT)等により構成される。圧電材料層5を構成する圧電材料としては、例えば、AlGaN、GaN等のIII−V族半導体等を用いることができる。
【0018】
以下、圧電材料であるAlGaN、GaNを用いて形成した高電子移動度トランジスタ(High Electron Mobility Transistor、HEMT)を用いた歪み検出素子1を例にとり、本実施形態について詳しく説明する。また、歪み検出素子1を有する歪み検出装置6についても説明する。第1実施形態は、圧縮歪みおよび引張歪みを高感度で検出することができる歪み検出素子、歪み検出装置及び歪み検出方法に関するものである。
【0019】
歪み検出素子1は、基板7と、バッファ層8と、チャネル層9と、キャリア供給層10と、絶縁膜11と、ゲート電極2と、ソース電極3と、ドレイン電極4とを備えた高電子移動度トランジスタである。
【0020】
基板7は、サファイアで構成される。バッファ層8は、LT−AlN(低温窒化アルミニウム)で構成される。チャネル層9は、圧電材料であるGaN(窒化ガリウム)で構成される。キャリア供給層10は、圧電材料であるAl0.25Ga0.75N(窒化アルミニウムガリウム)で構成される。チャネル層9とキャリア供給層10とで上記した圧電材料層5が構成されている。これらは順に積層されている。
【0021】
キャリア供給層10上に、TiA1(チタンアルミニウム)からなるソース電極3及びドレイン電極4が形成されている。また、キャリア供給層10上にSiO2(二酸化珪素)からなる絶縁膜11を介してP−Si(ポリシリコン)からなるゲート電極2が形成されている。歪み検出素子1において、チャネル層9とキャリア供給層10との接合界面近傍には、ポテンシャル井戸からなる、電子移動度が極めて大きい電子伝導層(2次元電子ガス=2DEG)500が発生する。電子伝導層500は、ソース電極3とドレイン電極4を通電させる通電経路である。
【0022】
第1実施形態の最大の特徴として、以下の構成がある。すなわち、
(a)ゲート電極の長さLgが2μmより大きいこと、(b)ゲート電極の幅Wgが1mmより小さいこと、(c)ゲート電極とソース電極の距離Lgsと、ゲート電極とドレイン電極の距離Lgdとの和Lgs+Lgdが13μmより大きいこと、の3条件のうち少なくともいずれか1つの条件が成立している。
以下の説明では、ゲート電極とソース電極の距離Lgsをゲートソース間距離Lgs、ゲート電極とドレイン電極の距離Lgdをゲートドレイン間距離Lgd、ゲート電極とソース電極の距離Lgsと、ゲート電極とドレイン電極の距離Lgdとの和Lgs+Lgdを電極間距離の和Lgs+Lgdと称することがある。
各電極のサイズを上記(a)〜(c)のように限定した理由については後述する。
【0023】
図3は、歪み検出素子1を含む歪み検出装置6の概略の構成を例示する図である。歪み検出装置6による歪み検出方法については、本出願人が先に出願した特願2008−101890の技術、または、特願2008−166493の技術を用いることができる。
【0024】
本実施形態では、圧縮歪み又は引張歪みを印加したときに、ドレイン電極4とソース電極3との間の電圧変化量ΔVdsと歪み量εとの間に所定の関係があることを利用して歪み量εを検出する例を示す。
【0025】
図3に示されるように、歪み検出装置6は、歪み検出素子1と、電圧検出手段16と、電圧印加手段12と、歪み量検出手段14と、定電流源15とを有する。
【0026】
電圧検出手段16は、歪み検出素子1のドレイン電極4とソース電極3(接地)との間の電圧Vdsを検出する機能を有する。また、電圧検出手段16は、図示しない記憶手段等を有し、ある時点の電圧Vds1と他の時点の電圧Vds2とを検出し、電圧変化量ΔVds=Vds2−Vds1および電圧変化率ΔVds/Vds1等を算出する機能を有する。
【0027】
歪み量検出手段14は、電圧検出手段16等と接続されており、電圧検出手段16の検出する電圧等に基づいて、歪み量εを検出する機能を有する。電圧検出手段16及び歪み量検出手段14は、例えば、CPU、ROM、メインメモリなどを含むIC等に含まれ、電圧検出手段16及び歪み量検出手段14の各種機能は、ROM等に記録されたプログラムがメインメモリに読み出されてCPUにより実行されることによって実現される。ただし、電圧検出手段16及び歪み量検出手段14の一部又は全部は、ハードウエアのみにより実現されてもよい。定電流源15は、歪み検出素子1のドレイン電極4とソース電極3との間に一定値の電流Idsを供給する機能を有する。なお、図2において、ソース電極3は接地されている。
【0028】
図3における電圧Vgsと電圧Vdsとの関係を図4に示す。図4は、本実施形態に係る歪み検出素子1のVgs−vds特性を例示する図である。図4において、Vthは閾値電圧を示している。図5は、歪み検出素子1に圧縮歪みまたは引張歪みを印加したときのVgs−Vds特性の変化を例示する図である。なお、図5は、図4の閾値電圧Vth近傍を拡大している。
【0029】
歪み検出素子1に、チャネル層9等の層厚方向と垂直な方向に圧縮歪みまたは引張歪みが印加されると、チャネル層9およびキャリア供給層10において、圧電効果による分極が発生し、図5に示されるように、圧縮歪みが印加されると閾値電圧Vthは負の方向に、引張歪みが印加されると閾値電圧Vthは正の方向にシフトする。すなわち、電圧Vgsを一定とした状態で圧縮歪みまたは引張歪みが印加されると、電圧Vdsが減少または増加する。また、圧縮歪みよる歪み量が大きくなれば電圧Vdsの減少量は大きくなり、引張歪みによる歪み量が大きくなれば、電圧Vdsの増加量は大きくなるという関係がある。従って、電圧Vdsを検出することにより、印加された圧縮歪みにより生じる歪み量又は引張歪みにより生じる歪み量を検出することができる。
【0030】
図6は、歪み検出素子1に圧縮歪みまたは引張歪みを印加したときのΔVgs−ΔVds特性を例示する図である。図6において、電圧変化量ΔVdsは、歪み検出素子1に圧縮歪みまたは引張歪み印加前のドレイン電極4とソース電極3との間の電圧をVds1、圧縮歪みまたは引張歪み印加時のドレイン電極4とソース電極3との間の電圧をVds2としたときの、ΔVds=Vds2−Vds1である。
【0031】
図6に示されるように、電圧変化量ΔVdsは、ゲート電極2とソース電極3との間に印加される電圧Vgsの関数である。また、電圧変化量ΔVdsは、電圧Vgsが閾値電圧Vthに近づくほど絶対値が大きな値となる特性である。このことは、電圧Vgsを閾値電圧Vth近傍に調整することにより、大きなゲージ率Kを得ることが可能となり、微小な歪みを検出することができることを示している。
【0032】
図7は、歪み検出素子1に圧縮歪みまたは引張歪みを印加したときの歪み量εと電圧変化率ΔVds/Vds1との関係を例示する図である。図7において、ΔVdsは図6に示す電圧変化量ΔVds=Vds2−Vds1である。縦軸のΔVds/Vds1は電圧変化率を示している。横軸の歪み量εは圧縮歪みまたは引張歪みを印加したときの歪み量であり、マイナス側が圧縮歪み、プラス側が引張歪みに対応する。
【0033】
図7に示されるように、圧縮歪みを印加すると、歪み量εに比例して電圧変化率ΔVds/Vds1は減少し、引張歪みを印加すると歪み量εに比例して電圧変化率ΔVds/Vds1は増加する。また、電圧変化率ΔVds/Vds1の傾きは、電圧Vgsにより異なる。このように、電圧変化率ΔVds/Vds1と歪み量εとは比例関係にあるため、所定の電圧Vgsに調整し、その状態で電圧変化率ΔVds/Vds1を求めることにより、圧縮歪みおよび引張歪みの両方向の歪み量εを検出することができる。
【0034】
図8は、本実施形態に係る歪み検出方法を例示するフローチャートである。図8を参照しながら、歪み量を検出する方法の例について説明する。なお、歪み量εは、例えば図2に例示する歪み検出装置6を用いて検出することができる。
【0035】
まず、ステップ1では、予め図6に例示するようなVgs−ΔVds特性及び図7に例示するような、電圧Vgsをパラメータとする歪み量εと電圧変化率ΔVds/Vds1との関係を求めておく(S1)。ここで、Vds1は歪みを印加していない状態の電圧Vdsの検出値、ΔVdsは歪みを印加している状態の電圧Vdsの検出値をVds2としたときのVds2−Vds1である。
【0036】
次いでステップ2では、ステップ1で予め求めたVgs−ΔVds特性(例えば、図6)に基づいて、電圧印加手段12により電圧Vgsを閾値電圧Vth近傍の値に調整する。例えば図6に例示するようなVgs−ΔVds特性であれば、例えば電圧Vgsを−25[V]近傍に調整する(S2)。以降、後述するステップ5において歪み量εが求まるまで、電圧Vgsの調整値は一定にしておく。
【0037】
次いでステップ3では、歪みを印加していない状態で、電圧検出手段13により電圧Vdsを検出する(S3)。このときの電圧Vdsの検出値をVds1とする。次いでステップ303では、測定すべき歪み(圧縮歪みまたは引張歪み)を印加し、電圧検出手段16により電圧Vdsを検出して(このときの電圧Vdsの検出値をVds2とする)、電圧変化量ΔVds=Vds2−Vds1を算出する(S4)。
【0038】
次いでステップ5では、電圧検出手段16により電圧変化率ΔVds/Vds1を算出する。そして、歪み量検出手段14により、ステップ1で予め求めた電圧Vgsをパラメータとする歪み量εと電圧変化率ΔVds/Vds1との関係(例えば図7)に基づいて、測定すべき歪み量εを求める(S5)。このように、電圧変化率ΔVds/Vds1と歪み量εとの間に所定の関係があることを利用して歪み量εを求めることができる。
【0039】
本実施形態によれば、ゲート電極2と、ソース電極3と、ドレイン電極4と、チャネルが形成される圧電材料からなる層5とを有する歪み検出素子1に圧縮歪み又は引張歪みが印加されると、ドレイン電極4とソース電極3との間の電圧Vdsが変化し、電圧変化率ΔVds/Vds1と圧縮歪み又は引張歪みにより生じる歪み量εとの間に所定の関係があることを利用して、電圧変化率ΔVds/Vds1を算出することにより対応する歪み量εを求めることができる。このとき、電圧Vgsを閾値電圧Vth近傍の値に調整しているので、高いゲージ率で歪み量εを求めることができるため、微小な歪みの検出が可能である。
【0040】
また、測定すべき歪みを印加したときの抵抗値の変化を測定せずに、電圧Vds1及びVds2のみを測定するだけで歪み量εを求めることができる。その結果、例えば高精度の測定回路であるブリッジ回路等を用いて微少な抵抗値の変化を高精度で検出することが不要となり、歪み量εの検出を従来よりも容易に実現することができる。
【0041】
次に、各電極のサイズを上記(a)〜(c)のように限定した理由について説明する。
歪みによる電圧変化量ΔVdsは、以下の式(数1)で与えられる。
【0042】
【数1】
【0043】
式(数1)における各文字の意味は以下の式(数2)の通りである。
【0044】
【数2】
【0045】
式(数1)を誘導する。
ソースドレイン間抵抗Rdsは、以下の式(数3)で表される。
【0046】
【数3】
【0047】
ゲート電圧印加時のソースドレイン間電圧Vds’は、以下の式(数4)で表される。
【0048】
【数4】
【0049】
歪みを印加すると、2DEG濃度nおよびn’がΔnだけ増加し、ソースドレイン間電圧Vds”は以下の式(数5)で表される。
【0050】
【数5】
【0051】
式(数4)および式(数5)から、歪み印加によるソースドレイン間電圧の変化量ΔVdsは、以下の式(数6)で表され、式(数1)が導かれる。
【0052】
【数6】
【0053】
式(数1)をゲート長Lgについて解くと、以下の式(数7)のようになる。この式により、歪みによる電圧変化量ΔVdsとゲート長Lgの関係が示される。
【0054】
【数7】
【0055】
式(数1)をゲート幅Wgについて解くと、以下の式(数8)のようになる。この式により、歪みによる電圧変化量ΔVdsとゲート幅Wgの関係が示される。
【0056】
【数8】
【0057】
式(数1)を、電極間距離の和Lgs+Lgdについて解くと、以下の式(数9)のようになる。この式により、歪みによる電圧変化量ΔVdsと電極間距離の和Lgs+Lgdの関係が示される。
【0058】
【数9】
【0059】
式(数7)で示した歪みによる電圧変化量ΔVdsとゲート長Lgとの関係をグラフで表すと、図9のようになる。図9から分かるように、ゲート長Lgが増加するにつれて電圧変化量ΔVdsの絶対値も単調に増加する。従来は、ゲート長Lgを2μm以下に設定してトランジスタが設計されていたが、本実施形態ではゲート長Lgを2μmより大きい値に設定してトランジスタが設計される。なお、図9に示される例では、ゲート幅Wgは1mm、電極間距離の和Lgs+Lgdは13μmに設定されている。
ゲート長Lgを2μmより大きい値に設定した場合の電圧変化量ΔVdsは、金属製歪みゲージの電圧変化量ΔVdsの10倍以上となることが確かめられている。
【0060】
式(数8)で示した歪みによる電圧変化量ΔVdsとゲート幅Wgとの関係をグラフで表すと、図10のようになる。図10から分かるように、ゲート幅Wgが増加するにつれて電圧変化量ΔVdsの絶対値は単調に減少する。従来は、ゲート幅Wgを1mm以上に設定してトランジスタが設計されていたが、本実施形態ではゲート幅Wgを1mm未満に設定してトランジスタが設計される。なお、図10に示される例では、ゲート長Lgは2μm、電極間距離の和Lgs+Lgdは13μmに設定されている。
ゲート幅Wgを1mm未満に設定した場合の電圧変化量ΔVdsは、金属製歪みゲージの電圧変化量ΔVdsの10倍以上になることが確かめられている。
【0061】
式(数9)で示した歪みによる電圧変化量ΔVdsと電極間距離の和Lgs+Lgdとの関係をグラフで表すと、図11のようになる。図11から分かるように、電極間距離の和Lgs+Lgdが増加するにつれて電圧変化量ΔVdsの絶対値も単調に増加する。従来は、電極間距離の和Lgs+Lgdを13μm以下に設定してトランジスタが設計されていたが、本実施形態では電極間距離の和Lgs+Lgdを13μmより大きな値に設定してトランジスタが設計される。なお、図11に示される例では、ゲート長Lgは2μm、ゲート幅Wgは1mmに設定されている。
電極間距離の和Lgs+Lgdを13μmより大きな値に設定した場合の電圧変化量ΔVdsは、金属製歪みゲージの電圧変化量ΔVdsの10倍以上になることが確かめられている。
【0062】
従って、上記したように、(a)前記ゲート電極の長さが2μmより大きいこと、(b)前記ゲート電極の幅が1mmより小さいこと、(c)前記ゲート電極と前記ソース電極の距離と、前記ゲート電極と前記ドレイン電極の距離との和が13μmより大きいこと、の3条件のうち少なくともいずれか1つの条件が成立していることにより、電圧変化量ΔVdsは、金属製歪みゲージの電圧変化量ΔVdsの10倍以上になる。
【0063】
なお、上記(a)〜(c)の3つの条件のうち、いずれか2つの条件が満たされていることが好ましく、3つの条件全てが満たされていることがより好ましい。
【0064】
本実施形態に係る歪み検出素子1の電圧変化量量ΔVdsが、金属製歪みゲージの電圧変化量ΔVdsの10倍以上になることを具体的に示す。以下の例では、電流Ids=1(A)印加時に歪みε=1(μm)を検出する場合を示している。この場合、本実施形態に係る歪み検出素子1の電圧変化量ΔVdsの絶対値は3.42(mV)以上である。金属製歪みゲージの電圧変化量ΔVdsの絶対値は240(μV)である。よって、本実施形態に係る歪み検出素子1の電圧変化量ΔVdsの絶対値は、金属歪みゲージの電圧変化量量ΔVdsの絶対値に対し10倍以上である。従って、本実施形態に係る歪み検出素子1は、金属歪みゲージよりも歪みを格段に高感度に検出することができる。
【0065】
上記式(数1)に本実施形態に係る歪み検出素子1の設計範囲の数値を代入する。ゲート長Lg>2μm、ゲート幅Wg<1mm、電極間距離の和Lgs+Lgd>13μmに設定される。他のパラメータには以下の式(数10)に示す値が代入される。
【0066】
【数10】
【0067】
すると、電圧変化量ΔVdsは式(数11)で表される。
【0068】
【数11】
【0069】
よって、歪みによる電圧変化量ΔVdsの絶対値は式(数12)で表される。なお、電圧変化量ΔVdsは、圧縮歪みについては負の値となり、引張歪みについては正の値となる。そこで、電圧変化量ΔVdsの絶対値を算出することにする。
【0070】
【数12】
【0071】
次に、金属歪みゲージの電圧変化量ΔVdsを算出する。
金属歪みゲージの現状の最大ゲージ率Kが2.1、抵抗Rが120(Ω)であるとして、金属歪みゲージを単品で使用した場合を想定する。歪み1(μstrain)を、電流Iが1(A)印加した時の電圧変化量から算出する場合、電圧変化量ΔVは以下の式(数13)で表される。
【0072】
【数13】
【0073】
式(数12)および式(数13)より、本実施形態に係る歪み検出素子1の電圧変化量ΔVdsの絶対値は、金属製歪みゲージの電圧変化量ΔVの10倍以上になることが分かる。
【0074】
次に、ゲート長Lg、ゲートソース間距離Lgs、およびゲートドレイン間距離Lgdをa倍、ゲート幅Wgを1/a倍にした場合の電圧変化量ΔVdsの違い、素子面積の違いについて検討する。
【0075】
まず、電圧変化量ΔVdsの違いについて検討する。ゲート長Lg、ゲートソース間距離Lgs、およびゲートドレイン間距離Lgdをa倍する前については、ΔVdsは以下の式(数14)で表される。
【0076】
【数14】
【0077】
ゲート長Lg、ゲートソース間距離Lgs、およびゲートドレイン間距離Lgdをa倍した後については、ΔVdsは以下の式(数15)で表される。
【0078】
【数15】
【0079】
式(数14)と式(数15)から分かるように、a倍後は電圧変化量ΔVdsがa2倍になり、電圧変化量ΔVdsが格段に増加することが分かる。
【0080】
次に、素子面積の違いについて検討する。ゲート長Lg、ゲートソース間距離Lgs、およびゲートドレイン間距離Lgdをa倍する前については、素子面積Sは以下の式(数16)で表される。
【0081】
【数16】
【0082】
ゲート長Lg、ゲートソース間距離Lgs、およびゲートドレイン間距離Lgdをa倍した後については、ΔVdsは以下の式(数17)で表される。
【0083】
【数17】
【0084】
式(数16)と式(数17)から分かるように、a倍後は素子面積SがWg・Lsの項(ソース電極の面積)およびWg・Ldの項(ドレイン電極の面積)で1/a倍になり、素子面積が格段に小さくなることが分かる。
【0085】
以上説明したように、第1実施形態によれば、上記(a)〜(c)の3条件のうち少なくともいずれか1つの条件が成立していることにより、金属製歪みゲージよりも格段に優れた検出感度(10倍以上)を有する歪み検出素子を得ることができる。
【0086】
(第2実施形態)
本発明の第2実施形態に係る歪み検出素子について、図面を参照しつつ説明する。図12は、第2実施形態に係る歪み検出素子を示す平面図である。図13は、図12に示される歪み検出素子を示すA−A線断面図である。なお、図13では、ソース電極よりも外側の領域およびドレイン電極よりも外側の領域の図示を省略している。第2実施形態において第1実施形態と同じ構成については、参照符号を同一にしてその説明を省略する。
【0087】
第2実施形態に係る歪み検出素子100が第1実施形態と異なる点は、第1実施形態ではゲート電極2が直線状に形成されていたの対し、第2実施形態ではゲート電極20およびゲート電極20下方の電子伝導層(通電経路)501が屈曲している点である(図12参照)。
【0088】
屈曲の仕方は特に限定されるものではないが、例えば、図12に示されるように、ゲート電極が交互に反対向きに折り返すように屈曲した構成とすることがでる。具体的には、ゲート電極がコ字状の屈曲部を複数箇所に含む構成とすることができる。図12に示される例では、互いに反対向きのコ字状屈曲部が交互に形成されている。
【0089】
ゲート電極およびゲート電極20下方の電子伝導層(通電経路)501が屈曲して形成されることにより、ゲート長を大きくした場合、および、電極間距離との和を大きくした場合に、歪み検出素子が長尺化するのを防止することができる。
【0090】
図13に示される例では、圧電材料からなる層5は、ソース電極3とドレイン電極4の間においてゲート電極20の下方領域以外の領域で通電しないように当該下方領域以外の領域がエッチングされている。エッチングされた領域を符号50で示す。このエッチングにより、屈曲した電子伝導層(通電経路)501が形成される。
【0091】
これにより、ゲート電極が交互に反対向きに折り返すように屈曲している場合に、ゲート電極20の一端部から第1折り返し部までの第1直線状部分201と、第1折り返し部から第2折り返し部までの第2直線状部分202と、第2折り返し部から第3折り返し部までの第3直線状部分203と、第3折り返し部から他端部までの第4直線状部分204との間の電気的な分離を確実に行うことができる。また、第1直線状部分201と第2直線状部分202の間のギャップ(隙間)、第2直線状部分202と第3直線状部分203の間のギャップ、および第3直線状部分203と第4直線状部分204の間のギャップをそれぞれ小さくすることができる。よって、歪み検出素子をよりコンパクトに構成することができる。折り返し部が4箇所以上にある場合も同様である。
【0092】
(第3実施形態)
本発明の第3実施形態に係る歪み検出素子について、図面を参照しつつ説明する。図14は、第3実施形態に係る歪み検出素子を示す平面図である。図15は、図14に示される歪み検出素子を示すA−A線断面図である。なお、図15では、ソース電極よりも外側の領域およびドレイン電極よりも外側の領域の図示を省略している。第3実施形態において第2実施形態と同じ構成については、参照符号を同一にしてその説明を省略する。
【0093】
上記第2実施形態では、ゲート電極20の下方領域以外の領域で通電しないように、当該下方領域以外の領域がエッチングされていた。
これに対し、第3実施形態に係る歪み検出素子110では、圧電材料からなる層5は、ソース電極3とドレイン電極4の間においてゲート電極20の下方領域以外の領域で通電しないように当該下方領域以外の領域がイオン注入されている(図15参照)。イオン注入領域を符号60で示す。このイオン注入により、屈曲した電子伝導層(通電経路)502が形成される。
【0094】
これにより、ゲート電極20が交互に反対向きに折り返すように屈曲している場合に、ゲート電極20の一端部から第1折り返し部までの第1直線状部分201と、第1折り返し部から第2折り返し部までの第2直線状部分202と、第2折り返し部から第3折り返し部までの第3直線状部分203と、第3折り返し部から他端部までの第4直線状部分204との間の電気的な分離を確実に行うことができる。また、第1直線状部分201と第2直線状部分202の間のギャップ(隙間)、第2直線状部分202と第3直線状部分203の間のギャップ、および第3直線状部分203と第4直線状部分204の間のギャップをそれぞれ小さくすることができる。よって、歪み検出素子をよりコンパクトに構成することができる。折り返し部が4箇所以上にある場合も同様である。また、第2実施形態のようにエッチングする場合に比べて、歪み検出素子の機械的強度を大きくすることができる。
【産業上の利用可能性】
【0095】
本発明は、ゲート電極、ソース電極、およびドレイン電極を備えたトランジスタ型の歪み検出素子等に利用可能である。
【符号の説明】
【0096】
1、100、110 歪み検出素子
2、20 ゲート電極
3 ソース電極
4 ドレイン電極
5 圧電材料からなる層
6 歪み検出装置
7 基板
8 バッファ層
9 チャネル層
10 キャリア供給層
11 絶縁膜
12 電圧印加手段
14 歪み量検出手段
15 定電流源
16 電圧検出手段
50 エッチングしている領域
60 イオン注入している領域
【特許請求の範囲】
【請求項1】
ゲート電極と、ソース電極と、ドレイン電極と、チャネルが形成される圧電材料からなる層と、を備えた歪み検出素子であって、
(a)前記ゲート電極の長さが2μmより大きいこと、
(b)前記ゲート電極の幅が1mmより小さいこと、
(c)前記ゲート電極と前記ソース電極の距離と、前記ゲート電極と前記ドレイン電極の距離との和が13μmより大きいこと、
の3条件のうち少なくともいずれか1つの条件が成立していることを特徴とする歪み検出素子。
【請求項2】
前記ゲート電極および当該ゲート電極下方の電子伝導層が、屈曲していることを特徴とする請求項1に記載の歪み検出素子。
【請求項3】
前記圧電材料からなる層は、前記ソース電極と前記ドレイン電極の間において前記ゲート電極の下方領域以外の領域で通電しないように当該下方領域以外の領域がエッチングされ、このエッチングにより、屈曲した前記電子伝導層が形成されていることを特徴とする請求項2に記載の歪み検出素子。
【請求項4】
前記圧電材料からなる層は、前記ソース電極と前記ドレイン電極の間において前記ゲート電極の下方領域以外の領域で通電しないように当該下方領域以外の領域がイオン注入され、このイオン注入により、屈曲した前記電子伝導層が形成されていることを特徴とする請求項2に記載の歪み検出素子。
【請求項1】
ゲート電極と、ソース電極と、ドレイン電極と、チャネルが形成される圧電材料からなる層と、を備えた歪み検出素子であって、
(a)前記ゲート電極の長さが2μmより大きいこと、
(b)前記ゲート電極の幅が1mmより小さいこと、
(c)前記ゲート電極と前記ソース電極の距離と、前記ゲート電極と前記ドレイン電極の距離との和が13μmより大きいこと、
の3条件のうち少なくともいずれか1つの条件が成立していることを特徴とする歪み検出素子。
【請求項2】
前記ゲート電極および当該ゲート電極下方の電子伝導層が、屈曲していることを特徴とする請求項1に記載の歪み検出素子。
【請求項3】
前記圧電材料からなる層は、前記ソース電極と前記ドレイン電極の間において前記ゲート電極の下方領域以外の領域で通電しないように当該下方領域以外の領域がエッチングされ、このエッチングにより、屈曲した前記電子伝導層が形成されていることを特徴とする請求項2に記載の歪み検出素子。
【請求項4】
前記圧電材料からなる層は、前記ソース電極と前記ドレイン電極の間において前記ゲート電極の下方領域以外の領域で通電しないように当該下方領域以外の領域がイオン注入され、このイオン注入により、屈曲した前記電子伝導層が形成されていることを特徴とする請求項2に記載の歪み検出素子。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2011−3794(P2011−3794A)
【公開日】平成23年1月6日(2011.1.6)
【国際特許分類】
【出願番号】特願2009−146722(P2009−146722)
【出願日】平成21年6月19日(2009.6.19)
【出願人】(000003207)トヨタ自動車株式会社 (59,920)
【Fターム(参考)】
【公開日】平成23年1月6日(2011.1.6)
【国際特許分類】
【出願日】平成21年6月19日(2009.6.19)
【出願人】(000003207)トヨタ自動車株式会社 (59,920)
【Fターム(参考)】
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