半導体装置
【課題】チャネル領域における高いキャリア移動度を有する半導体装置を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成され、内部におけるキャリアの移動度がＳｉ結晶よりも大きい第１の結晶からなる半導体層と、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体層を挟んで形成され、前記半導体層に前記半導体層内のキャリアの移動度が上昇する方向に歪みを与える第２の結晶を含み、前記半導体層に接する深さの浅い領域であるソース・ドレインエクステンション領域を有するソース・ドレイン領域と、を有する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成され、内部におけるキャリアの移動度がＳｉ結晶よりも大きい第１の結晶からなる半導体層と、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体層を挟んで形成され、前記半導体層に前記半導体層内のキャリアの移動度が上昇する方向に歪みを与える第２の結晶を含み、前記半導体層に接する深さの浅い領域であるソース・ドレインエクステンション領域を有するソース・ドレイン領域と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来の半導体装置として、ｎ型トランジスタのチャネル領域を挟む位置に、Ｓｉ結晶よりも格子定数の小さいＳｉＣ結晶をエピタキシャル成長させることにより、チャネル領域に引張応力を加えて歪みを生じさせた半導体装置がある（例えば、特許文献１参照）。この特許文献１に記載の半導体装置によれば、チャネル領域を構成するＳｉ結晶に引張歪みを生じさせることにより、チャネル領域中の電子の移動度を向上させ、ｎ型トランジスタの動作速度を向上させることができる。
【０００３】
また、従来の他の半導体装置として、内部の電子の移動度がＳｉ結晶よりも大きいＧｅ結晶をチャネル領域に使用する技術が知られている（例えば、非特許文献１参照）。
【特許文献１】米国特許第６６２１１３１号明細書
【非特許文献１】S. Takagi et al., SSDM, p. 1056-1057 (2006).
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、チャネル領域における高いキャリア移動度を有する半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様は、半導体基板と、前記半導体基板上に形成され、内部におけるキャリアの移動度がＳｉ結晶よりも大きい第１の結晶からなる半導体層と、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体層を挟んで形成され、前記半導体層に前記半導体層内のキャリアの移動度が上昇する方向に歪みを与える第２の結晶を含み、前記半導体層に接する深さの浅い領域であるソース・ドレインエクステンション領域を有するソース・ドレイン領域と、を有することを特徴とする半導体装置を提供する。
【発明の効果】
【０００６】
本発明によれば、チャネル領域における高いキャリア移動度を有する半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００７】
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置の断面図である。半導体装置１は、半導体基板２と、半導体基板２上に形成された半導体層３と、半導体層３上に形成されたゲート絶縁膜４と、ゲート絶縁膜４上に形成されたゲート電極５と、ゲート電極５の側面に形成されたオフセットスペーサ６およびゲート側壁８と、半導体層３を挟んで形成されたエクステンション領域７ｅを含むエピタキシャル層７と、半導体基板２内に形成された素子分離領域１０と、を有して概略構成される。
【０００８】
半導体基板２は、例えば、Ｓｉ基板が用いられる。
【０００９】
半導体層３は、ＳｉＧｅ、Ｇｅ、ＧａＡｓ、ＩｎＰ、ＩｎＡｓ、ＩｎＳｂ等の、内部におけるキャリアの移動度がＳｉ結晶よりも大きい結晶からなる。なお、半導体層３がＳｉＧｅ結晶からなる場合は、Ｇｅ濃度が１０〜３０原子％であることが好ましい。ＳｉＧｅ結晶のＧｅ濃度が１０原子％未満の場合は、キャリアの移動度が効果的に上昇せず、３０原子％を超える場合は、隣接する結晶等に結晶欠陥を発生させ、リーク電流の原因となるおそれがある。
【００１０】
また、半導体層３は、半導体装置１の動作時に発生する反転層の厚さ以下の厚さを有することが好ましい。半導体層３を反転層よりも厚くしても、キャリアは反転層よりも厚い領域は移動せず、半導体装置１の動作速度はほとんど変わらないためである。また、半導体層３が、半導体基板２から受ける応力により内部におけるキャリアの移動度が低下する方向に歪みが生じる結晶である場合は、半導体層３を厚くするほどこの歪みが大きくなってキャリアの移動度が低下するためである。なお、反転層の厚さは、例えば２〜３ｎｍである。
【００１１】
ゲート絶縁膜４は、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮや、高誘電材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＺｒ系材料、Ｙ２Ｏ３等のＹ系材料）からなる。
【００１２】
ゲート電極５は、例えば、導電型不純物を含む多結晶Ｓｉまたは多結晶ＳｉＧｅからなる。ゲート電極５に含まれる導電型不純物には、ｐ型トランジスタの場合はＢ、ＢＦ２等のｐ型不純物イオン、ｎ型トランジスタの場合はＡｓ、Ｐ等のｎ型不純物イオンが用いられる。また、ゲート電極４は、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｒｕ、Ｐｔ、Ｉｒ、Ｍｏ、Ａｌ等やこれらの化合物等からなるメタルゲート電極であってもよい。また、メタルゲート電極と多結晶Ｓｉ系電極を積層した構造であってもよい。また、ゲート電極５の上面にシリサイド層が形成されてもよい。
【００１３】
オフセットスペーサ６は、例えば、ＳｉＯ２、ＳｉＮ等からなる。
【００１４】
ゲート側壁８は、例えばＳｉＮからなる単層構造や、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ（Tetraethoxysilane）等の複数種の絶縁材料からなる２層構造、更には３層以上の構造であってもよい。
【００１５】
エピタキシャル層７およびそのエクステンション領域７ｅは、ｐ型トランジスタの場合は、半導体基板２を構成する結晶よりも大きい格子定数を有する結晶をエピタキシャル成長させることにより形成する。例えば、半導体基板２がＳｉ結晶からなる場合は、ＳｉＧｅ結晶等をエピタキシャル成長させる。一方、ｎ型トランジスタの場合は、半導体基板２を構成する結晶よりも小さい格子定数を有する結晶をエピタキシャル成長させることにより形成する。例えば、半導体基板２がＳｉ結晶からなる場合は、ＳｉＣ結晶等をエピタキシャル成長させる。
【００１６】
ここで、エピタキシャル層７およびエクステンション領域７ｅが半導体基板２を構成する結晶よりも大きい格子定数を有する結晶からなる場合は、エピタキシャル層７およびエクステンション領域７ｅがチャネル領域として働く半導体層３に圧縮歪みを与えて、半導体層３の内部の正孔の移動度を向上させることができる。一方、エピタキシャル層７およびエクステンション領域７ｅが半導体基板２を構成する結晶よりも小さい格子定数を有する結晶からなる場合は、エピタキシャル層７およびエクステンション領域７ｅがチャネル領域として働く半導体層３に引張歪みを与えて、半導体層３における電子の移動度を向上させることができる。
【００１７】
なお、エピタキシャル層７およびエクステンション領域７ｅに用いられるＳｉＧｅ結晶のＧｅ濃度は１０〜３０原子％、ＳｉＣ結晶のＣ濃度は１〜３原子％であることが好ましい。ＳｉＧｅ結晶のＧｅ濃度が１０原子％未満の場合は、半導体層３に与える歪みが不十分となり、３０原子％を超える場合は、隣接する結晶等に結晶欠陥を発生させ、リーク電流の原因となるおそれがある。また、同様に、ＳｉＣ結晶のＣ濃度が１原子％未満の場合は、半導体層３に与える歪みが不十分となり、３原子％を超える場合は、隣接する結晶等に結晶欠陥を発生させ、リーク電流の原因となるおそれがある。
【００１８】
また、エピタキシャル層７およびエクステンション領域７ｅは、導電型不純物を含み、ソース・ドレイン領域およびソース・ドレインエクステンション領域として機能する。エピタキシャル層７およびエクステンション領域７ｅに含まれる導電型不純物には、ｐ型トランジスタの場合はＢ、ＢＦ２等のｐ型不純物イオン、ｎ型トランジスタの場合はＡｓ、Ｐ等のｎ型不純物イオンが用いられる。また、エピタキシャル層７の上面にシリサイド層が形成されてもよい。
【００１９】
また、エピタキシャル層７から半導体層３へ効果的に応力が加わるようにするためには、エクステンション領域７ｅの下端が半導体層３の下端よりも深い位置にあることが好ましい。
【００２０】
また、エピタキシャル層７をエクステンション領域７ｅとそれ以外の深い領域の二段構造とする、すなわちソース・ドレイン領域のエクステンション領域とそれ以外の深い領域（ディープ領域）の両方にエピタキシャル結晶を含めることにより、ソース・ドレイン領域のディープ領域のみをエピタキシャル結晶で形成する場合と比較して、半導体層３により効果的に応力を加えることができる。
【００２１】
さらに、エピタキシャル層をエクステンション領域とそれ以外の深い領域の二段構造とする場合、一般的に、エクステンション領域の幅、深さ等を調節することにより、エピタキシャル層から半導体基板のゲート電極下の領域に加わる応力の大きさを変えることができる。
【００２２】
図２（ａ）、（ｂ）は、参考例としての、半導体層３を有さない半導体装置１と等しい半導体装置１００における、エクステンション領域７ｅの幅、深さとエピタキシャル層７から半導体基板２のゲート電極５下の領域に加わる応力の大きさの関係を概略的に示す図およびグラフである。
【００２３】
図２（ａ）に示すように、エクステンション領域７ｅのチャネル方向の幅をＸ、エクステンション領域７ｅの半導体基板２とゲート絶縁膜４との界面からの深さをＹとする。
【００２４】
図２（ｂ）のグラフは、横軸がＹ、縦軸がエピタキシャル層７から半導体基板２のゲート電極５下の領域に加わる応力の大きさである。この縦軸の応力の大きさは、ｎ型トランジスタの場合は引張応力の大きさ、ｐ型トランジスタの場合は、圧縮応力の大きさを表す。また、図中の２曲線は、それぞれＸを異なる所定の値に固定してＹを変化させたときの応力の大きさの変化を表している。
【００２５】
図２（ｂ）からわかるように、２曲線にはそれぞれ極大値があり、Ｘが大きくなるほど、極大値をとるＹの値が大きくなる。すなわち、エクステンション領域７ｅの幅（Ｘ）が大きくなるほど、エピタキシャル層７から半導体基板２のゲート電極５下の領域に加わる応力の大きさが最も大きくなるエクステンション領域７ｅの深さ（Ｙ）が大きくなる。
【００２６】
ここで、本実施の形態のように半導体層３が形成された場合の、半導体層３の下端の、半導体層３とゲート絶縁膜４との界面からの深さをＹ０とし、図２（ｂ）中に示す。上述したように、エピタキシャル層７から半導体層３へ効果的に応力が加わるようにするためには、エクステンション領域７ｅの下端が半導体層３の下端よりも深い位置にあることが好ましいため、ＹがＹ０よりも大きくなるような構成であることが好ましい。
【００２７】
すなわち、エピタキシャル層７をエクステンション領域７ｅとそれ以外の深い領域の二段構造とし、エピタキシャル層７から半導体基板２のゲート電極５下の領域に加わる応力の大きさが最も大きくなるエクステンション領域７ｅの深さ（Ｙ）が、半導体層３の下端の、半導体層３とゲート絶縁膜４との界面からの深さ（Ｙ０）よりも大きくなるような構造を形成することが好ましい。
【００２８】
素子分離領域１０は、例えば、ＳｉＯ２等の絶縁材料からなり、ＳＴＩ（Shallow Trench Isolation）構造を有する。
【００２９】
なお、半導体層３と、エクステンション領域７ｅを含むエピタキシャル層７の好ましい組み合わせは、半導体層３がＳｉＧｅ結晶等のＳｉ結晶よりも格子定数が大きく、内部のキャリア移動度がＳｉ結晶よりも大きい結晶、エピタキシャル層７がＳｉＣ結晶等のＳｉ結晶よりも格子定数が小さい結晶である組み合わせである。
【００３０】
以下に、特に好ましい例である、半導体層３がＳｉＧｅ結晶、エピタキシャル層７がＳｉＣ結晶である場合の、ｎ型トランジスタである半導体装置１についての詳細を以下に述べる。
【００３１】
チャネル領域として働く半導体層３がＳｉＧｅ結晶である場合、ＳｉＧｅ結晶はＳｉ結晶よりも内部における電子の移動度が大きいため、トランジスタの駆動速度を向上させることができる。
【００３２】
しかし、一方、ＳｉＧｅ結晶はＳｉ結晶よりも格子定数が大きいため、Ｓｉ結晶からなる半導体基板２から応力を受けて圧縮歪みが発生する。圧縮歪みが発生すると、内部の電子の移動度が下がるため、ＳｉＧｅ結晶が本来有していた内部の電子の移動度が大きいという性質が弱まる、または打ち消されるおそれがある。
【００３３】
図３（ａ）は、半導体層３に発生する歪みの大きさと、半導体層３の内部の電子の移動度との関係を概略的に表した模式図である。エピタキシャル層７がＳｉＣ結晶である場合、ＳｉＣ結晶はＳｉＧｅ結晶よりも格子定数が小さいため、半導体層３に引張歪みを発生させる。半導体層３に発生する引張歪みが大きくなるに伴い、内部の電子の移動度が大きくなるが、移動度の上昇はあるところで飽和する。この電子の移動度が飽和するときの歪みの大きさをδｍａｘとする。
【００３４】
図３（ｂ）は、エピタキシャル層７に含まれるＣの濃度と、半導体層３に発生する歪みの大きさとの関係を概略的に表した模式図である。図中の直線αが、半導体層３がＳｉＧｅ結晶である場合の関係を表す。直線βは、半導体層３の代わりにＳｉ結晶を用いた場合の関係を比較例として表したものである。なお、半導体基板２等に結晶欠陥を発生させずに済むエピタキシャル層７のＣ濃度の限界は、３原子％程度である。直線α、β上のδｍａｘとなる点のＣ濃度ｃ１、ｃ２は、半導体装置１の構成により変化するが、ゲート長が所定の長さよりも短くなる等の場合には、図３（ｂ）に示すように、ｃ１、ｃ２は３原子％以下になる。また、図３（ｂ）は模式図であり、α、βは直線でなくてもよい。
【００３５】
同図の直線βからわかるように、半導体層３の代わりにＳｉ結晶を用いた場合は、エピタキシャル層７のＣ濃度が３原子％に達する前に、Ｓｉ結晶内の電子の移動度の上昇が飽和する大きさの歪みδｍａｘが発生する。一方、上述したように、半導体層３がＳｉＧｅ結晶である場合は、エピタキシャル層７から応力を受けていない状態において、電子の移動度が低下する圧縮歪みが内部に発生している。しかし、同図の直線αからわかるように、エピタキシャル層７のＣ濃度を増加させ、エピタキシャル層７から半導体層３に引張応力を加えることにより、半導体層３内の電子の移動度の上昇が飽和する大きさの歪みδｍａｘを発生させることができる。
【００３６】
つまり、半導体層３がＳｉＧｅ結晶である場合も、半導体層３の代わりにＳｉ結晶を用いた場合も、内部の電子の移動度の上昇が飽和する歪みの大きさδｍａｘはほぼ等しいため、当初ＳｉＧｅ結晶からなる半導体層３に圧縮応力が発生していたとしても、結局、歪みによる電子の移動度の上昇の効果を同程度に得ることができる。
【００３７】
また、上述したように、元来（歪みが発生していない状態において）ＳｉＧｅ結晶はＳｉ結晶よりも内部の電子の移動度が大きい。このため、歪みによる電子の移動度の上昇の効果と併せれば、半導体層３がＳｉＧｅ結晶である場合は、半導体層３の代わりにＳｉ結晶を用いた場合と比べて、電子の移動度をより大きくすることができる。
【００３８】
以下に、本実施の形態に係る半導体装置１の製造方法の一例を示す。
【００３９】
（半導体装置の製造）
図４Ａ（ａ）〜（ｃ）、図４Ｂ（ｄ）〜（ｆ）、図４Ｃ（ｇ）〜（ｈ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００４０】
まず、図４Ａ（ａ）に示すように、半導体基板２内に素子分離領域１０を形成し、半導体基板２上に半導体膜１１、ゲート絶縁膜４、ゲート電極５およびキャップ膜１２を形成する。
【００４１】
ここで、半導体膜１１は、エピタキシャル成長法等により形成される。また、半導体膜１１には導電型不純物が注入されるが、エピタキシャル成長時にインサイチュで注入されてもよいし、エピタキシャル成長後にイオン注入法等により注入されてもよい。ここで、半導体膜１１に注入される導電型不純物は、ｐ型トランジスタを形成する場合は、Ｂ、ＢＦ２等のｐ型不純物イオンを用い、ｎ型トランジスタを形成する場合は、Ａｓ、Ｐ等のｎ型不純物イオンを用いる。その後、ＲＴＡ（Rapid Thermal Annealing）等の熱処理を行い、注入した導電型不純物を活性化させる。
【００４２】
また、ゲート絶縁膜４、ゲート電極５およびキャップ膜１２は、それぞれの材料膜をＣＶＤ法等により半導体膜１１上に積層した後、これらの材料膜を、例えば、フォトリソグラフィー法とＲＩＥ（Reactive Ion Etching）法によりパターニングすることにより形成される。
【００４３】
なお、半導体膜１１、ゲート絶縁膜４、ゲート電極５およびキャップ膜１２を形成する前に、半導体膜１１に注入する導電型不純物と異なる導電型の不純物をイオン注入法により半導体基板２に注入し、ウェル（図示しない）を形成してもよい。その後、ＲＴＡ等の熱処理を行い、注入した導電型不純物を活性化させる。
【００４４】
次に、図４Ａ（ｂ）に示すように、ゲート絶縁膜４、ゲート電極５およびキャップ膜１２の側面にオフセットスペーサ６を形成する。
【００４５】
ここで、オフセットスペーサ６は、オフセットスペーサ６の材料膜をＣＶＤ法等により半導体基板２、ゲート絶縁膜４、ゲート電極５およびキャップ膜１２の表面を覆うように形成した後、これをＲＩＥ法等によりエッチング加工することにより形成する。
【００４６】
次に、図４Ａ（ｃ）に示すように、オフセットスペーサ６およびキャップ膜１２をマスクとして用いて、ＲＩＥ法等により半導体膜１１をエッチングし、半導体層３に加工する。
【００４７】
次に、図４Ｂ（ｄ）に示すように、オフセットスペーサ６およびキャップ膜１２をマスクとして用いて、ＲＩＥ法等により半導体基板２上面をエッチングし、溝１３を形成する。なお、図４Ａ（ｃ）に示した半導体層３の加工と、図４Ｂ（ｄ）に示した溝１３の形成は、ＲＩＥ法等により連続的に行うことができる。
【００４８】
次に、図４Ｂ（ｅ）に示すように、オフセットスペーサ６および半導体層３の側面、および半導体基板２の溝１３の内側面に相当する部分上にダミー側壁１４を形成する。
【００４９】
ここで、ダミー側壁１４は、ダミー側壁１４の材料膜をＣＶＤ法等により半導体基板２、オフセットスペーサ６、およびキャップ膜１２の表面を覆うように形成した後、これをＲＩＥ法等によりエッチング加工することにより形成する。
【００５０】
次に、図４Ｂ（ｆ）に示すように、ダミー側壁１４およびキャップ膜１２をマスクとして用いて、ＲＩＥ法等により半導体基板２上面をエッチングし、溝１３の一部をより深くする。
【００５１】
次に、図４Ｃ（ｇ）に示すように、ダミー側壁１４を除去した後、半導体基板２の溝１３により露出した表面を下地として導電型不純物を含んだ結晶であるエピタキシャル層７をエピタキシャル成長させる。ここで、エピタキシャル層７は、半導体層３の側面に接する高さまで成長させる。
【００５２】
ここで、ｐ型トランジスタを形成する場合、例えば、Ｓｉの原料としてモノシラン（ＳｉＨ４）またはジクロロシラン（ＳｉＨ２Ｃｌ２）、Ｇｅの原料として水素化ゲルマニウム（ＧｅＨ４）、Ｂの原料としてジボラン（Ｂ２Ｈ６）を用いて、水素ガス等の雰囲気中で７００〜８５０℃の温度条件下でＢを含んだＳｉＧｅ結晶を気相エピタキシャル成長させ、ｐ型のエピタキシャル層７を形成する。
【００５３】
一方、ｎ型トランジスタを形成する場合、例えば、Ｓｉの原料としてモノシラン（ＳｉＨ４）またはジクロロシラン（ＳｉＨ２Ｃｌ２）、Ｃの原料としてアセチレン（Ｃ２Ｈ２）、Ａｓの原料としてアルシン（ＡｓＨ３）を用いて、水素ガス等の雰囲気中で７００〜８５０℃の温度条件下でＡｓを含んだＳｉＣ結晶を気相エピタキシャル成長させ、ｎ型のエピタキシャル層７を形成する。
【００５４】
なお、導電型不純物を含まないエピタキシャル層７をエピタキシャル成長させた後、イオン注入法等により導電型不純物を注入してもよい。
【００５５】
次に、図４Ｃ（ｈ）に示すように、キャップ層１２を除去し、オフセットスペーサ６の側面にゲート側壁８を形成する。
【００５６】
ここで、キャップ層１２は、リン酸を用いたウェットエッチング等により除去される。なお、このときに、オフセットスペーサ６が同時に除去されてもよい。この場合、ゲート側壁８はゲート電極５の側面に形成される。
【００５７】
また、ゲート側壁８は、ゲート側壁８の材料膜をエピタキシャル層７、オフセットスペーサ６およびキャップ層１２の表面を覆うように堆積させた後、これをＲＩＥ法等によりエッチング加工することにより形成する。
【００５８】
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、Ｓｉ結晶よりも内部におけるキャリア移動度が大きい半導体層３と、半導体層３に内部のキャリア移動度が上昇する方向の歪みを与えるエピタキシャル層７を組み合わせて用いることにより、半導体層３が半導体基板２から受ける歪みによる内部のキャリア移動度が低下する効果を打ち消し、大きなキャリア移動度を得ることができる。これにより、半導体装置１の駆動速度を向上させることができる。
【００５９】
〔第２の実施の形態〕
本発明の第２の実施の形態は、第１の実施の形態における半導体層３に対応する第１の半導体層１５とゲート絶縁膜４の間に第２の半導体層が形成される点において第１の実施の形態と異なる。なお、他の部材の構成や製造工程等、第１の実施の形態と同様の点については、簡単のために説明を省略する。
【００６０】
（半導体装置の構成）
図５は、本発明の第２の実施の形態に係る半導体装置の断面図である。
【００６１】
第１の半導体層１５は、第１の実施の形態における半導体層３と同様の材料からなり、半導体層３と同様にチャネル領域として働く。
【００６２】
第２の半導体層１６は、Ｓｉ結晶等の半導体層３よりも内部のキャリア移動度が小さい材料からなる。また、第２の半導体層１６は、第１の半導体層１５とゲート絶縁膜４の間に形成される。
【００６３】
なお、第２の半導体層１６の厚さは２ｎｍ以下であることが好ましい。第２の半導体層１６の厚さが２ｎｍを超えると、チャネル領域の第２の半導体層１６内に形成される割合が大きくなりすぎるためである。
【００６４】
また、第１の半導体層１５の厚さと第２の半導体層１６の厚さの合計は、半導体装置１の動作時に発生する反転層の厚さ以下であることが好ましい。第１の半導体層１５の厚さと第２の半導体層１６の厚さの合計が反転層の厚さよりも厚い場合、第１の半導体層１５の反転層よりも下方にある領域をキャリアは移動しないため、半導体装置１の動作速度はほとんど変わらないためである。また、第１の半導体層１５が、半導体基板２から受ける応力により内部におけるキャリアの移動度が低下する方向に歪みが生じる結晶である場合は、第１の半導体層１５を厚くするほどこの歪みが大きくなってキャリアの移動度が低下する。なお、反転層の厚さは、例えば２〜３ｎｍである。
【００６５】
以下に、本実施の形態に係る半導体装置１の製造方法の一例を示す。
【００６６】
（半導体装置の製造）
図６Ａ（ａ）〜（ｃ）、図６Ｂ（ｄ）〜（ｆ）、図６Ｃ（ｇ）〜（ｈ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００６７】
まず、図６Ａ（ａ）に示すように、半導体基板２内に素子分離領域１０を形成し、半導体基板２上に第１の半導体膜１７、第２の半導体膜１８、ゲート絶縁膜４、ゲート電極５およびキャップ膜１２を形成する。
【００６８】
ここで、第１の半導体膜１７および第２の半導体膜１８は、エピタキシャル成長法等により形成される。また、第１の半導体膜１７および第２の半導体膜１８には導電型不純物が注入されるが、エピタキシャル成長時にインサイチュで注入されてもよいし、エピタキシャル成長後にイオン注入法等により注入されてもよい。ここで、第１の半導体膜１７および第２の半導体膜１８に注入される導電型不純物は、ｐ型トランジスタを形成する場合は、Ｂ、ＢＦ２等のｐ型不純物イオンを用い、ｎ型トランジスタを形成する場合は、Ａｓ、Ｐ等のｎ型不純物イオンを用いる。その後、ＲＴＡ等の熱処理を行い、注入した導電型不純物を活性化させる。
【００６９】
また、ゲート絶縁膜４、ゲート電極５およびキャップ膜１２は、それぞれの材料膜をＣＶＤ法等により半導体膜１１上に積層した後、これらの材料膜を、例えば、フォトリソグラフィー法とＲＩＥ法によりパターニングすることにより形成される。
【００７０】
なお、第１の半導体膜１７、第２の半導体膜１８、ゲート絶縁膜４、ゲート電極５およびキャップ膜１２を形成する前に、半導体膜１１に注入する導電型不純物と異なる導電型の不純物をイオン注入法により半導体基板２に注入し、ウェル（図示しない）を形成してもよい。その後、ＲＴＡ等の熱処理を行い、注入した導電型不純物を活性化させる。
【００７１】
次に、図６Ａ（ｂ）に示すように、ゲート絶縁膜４、ゲート電極５およびキャップ膜１２の側面にオフセットスペーサ６を形成する。
【００７２】
ここで、オフセットスペーサ６は、オフセットスペーサ６の材料膜をＣＶＤ法等により半導体基板２、ゲート絶縁膜４、ゲート電極５およびキャップ膜１２の表面を覆うように形成した後、これをＲＩＥ法等によりエッチング加工することにより形成する。
【００７３】
次に、図６Ａ（ｃ）に示すように、オフセットスペーサ６およびキャップ膜１２をマスクとして用いて、ＲＩＥ法等により第１の半導体膜１７および第２の半導体膜１８をエッチングし、第１の半導体層１５および第２の半導体層１６にそれぞれ加工する。
【００７４】
次に、図６Ｂ（ｄ）に示すように、オフセットスペーサ６およびキャップ膜１２をマスクとして用いて、ＲＩＥ法等により半導体基板２上面をエッチングし、溝１３を形成する。なお、図６Ａ（ｃ）に示した第１の半導体層１５および第２の半導体層１６の加工と、図６Ｂ（ｄ）に示した溝１３の形成は、ＲＩＥ法等により連続的に行うことができる。
【００７５】
次に、図６Ｂ（ｅ）に示すように、オフセットスペーサ６、第１の半導体層１５および第２の半導体層１６の側面、および半導体基板２の溝１３の内側面に相当する部分上にダミー側壁１４を形成する。
【００７６】
ここで、ダミー側壁１４は、ダミー側壁１４の材料膜をＣＶＤ法等により半導体基板２、第１の半導体層１５、第２の半導体層１６、オフセットスペーサ６およびキャップ膜１２の表面を覆うように形成した後、これをＲＩＥ法等によりエッチング加工することにより形成する。
【００７７】
次に、図６Ｂ（ｆ）に示すように、ダミー側壁１４およびキャップ膜１２をマスクとして用いて、ＲＩＥ法等により半導体基板２上面をエッチングし、溝１３の一部をより深くする。
【００７８】
次に、図６Ｃ（ｇ）に示すように、ダミー側壁１４を除去した後、半導体基板２の溝１３により露出した表面を下地として導電型不純物を含んだ結晶であるエピタキシャル層７をエピタキシャル成長させる。ここで、エピタキシャル層７は、第１の半導体層１５および第２の半導体層１６の側面に接する高さまで成長させる。
【００７９】
次に、図６Ｃ（ｈ）に示すように、キャップ層１２を除去し、オフセットスペーサ６の側面にゲート側壁８を形成する。
【００８０】
ここで、キャップ層１２は、リン酸を用いたウェットエッチング等により除去される。なお、このときに、オフセットスペーサ６が同時に除去されてもよい。この場合、ゲート側壁８はゲート電極５の側面に形成される。
【００８１】
また、ゲート側壁８は、ゲート側壁８の材料膜をエピタキシャル層７、オフセットスペーサ６およびキャップ層１２の表面を覆うように堆積させた後、これをＲＩＥ法等によりエッチング加工することにより形成する。
【００８２】
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、第１の半導体層１５とゲート絶縁膜４との間に、第１の半導体層１５よりも内部のキャリア移動度が小さい第２の半導体層１６を形成することにより、ゲート絶縁膜４と接触しない第２の半導体層１６がチャネル領域として働く。このため、チャネル領域とゲート絶縁膜４との界面における表面ラフネスに起因するチャネル領域内のキャリアの散乱を抑え、移動度の低下を抑えることができる。
【００８３】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
【００８４】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【図面の簡単な説明】
【００８５】
【図１】本発明の第１の実施の形態に係る半導体装置の断面図である。
【図２】（ａ）、（ｂ）は、参考例としての、エクステンション領域の幅、深さとエピタキシャル層から半導体基板のゲート電極下の領域に加わる応力の大きさの関係を概略的に示す図およびグラフである。
【図３】（ａ）は、半導体層に発生する歪みの大きさと、半導体層の内部の電子の移動度との関係を概略的に表した模式図であり、（ｂ）は、エピタキシャル層に含まれるＣの濃度と、半導体層に発生する歪みの大きさとの関係を概略的に表した模式図である。
【図４Ａ】（ａ）〜（ｃ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図４Ｂ】（ｄ）〜（ｆ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図４Ｃ】（ｇ）、（ｈ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図５】本発明の第２の実施の形態に係る半導体装置の断面図である。
【図６Ａ】（ａ）〜（ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図。
【図６Ｂ】（ｄ）〜（ｆ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図。
【図６Ｃ】（ｇ）、（ｈ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図。
【符号の説明】
【００８６】
１ 半導体装置
２ 半導体基板
３ 半導体層
４ ゲート絶縁膜
５ ゲート電極
７ エピタキシャル層
１５ 第１の半導体層
１６ 第２の半導体層
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来の半導体装置として、ｎ型トランジスタのチャネル領域を挟む位置に、Ｓｉ結晶よりも格子定数の小さいＳｉＣ結晶をエピタキシャル成長させることにより、チャネル領域に引張応力を加えて歪みを生じさせた半導体装置がある（例えば、特許文献１参照）。この特許文献１に記載の半導体装置によれば、チャネル領域を構成するＳｉ結晶に引張歪みを生じさせることにより、チャネル領域中の電子の移動度を向上させ、ｎ型トランジスタの動作速度を向上させることができる。
【０００３】
また、従来の他の半導体装置として、内部の電子の移動度がＳｉ結晶よりも大きいＧｅ結晶をチャネル領域に使用する技術が知られている（例えば、非特許文献１参照）。
【特許文献１】米国特許第６６２１１３１号明細書
【非特許文献１】S. Takagi et al., SSDM, p. 1056-1057 (2006).
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、チャネル領域における高いキャリア移動度を有する半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様は、半導体基板と、前記半導体基板上に形成され、内部におけるキャリアの移動度がＳｉ結晶よりも大きい第１の結晶からなる半導体層と、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体層を挟んで形成され、前記半導体層に前記半導体層内のキャリアの移動度が上昇する方向に歪みを与える第２の結晶を含み、前記半導体層に接する深さの浅い領域であるソース・ドレインエクステンション領域を有するソース・ドレイン領域と、を有することを特徴とする半導体装置を提供する。
【発明の効果】
【０００６】
本発明によれば、チャネル領域における高いキャリア移動度を有する半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００７】
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置の断面図である。半導体装置１は、半導体基板２と、半導体基板２上に形成された半導体層３と、半導体層３上に形成されたゲート絶縁膜４と、ゲート絶縁膜４上に形成されたゲート電極５と、ゲート電極５の側面に形成されたオフセットスペーサ６およびゲート側壁８と、半導体層３を挟んで形成されたエクステンション領域７ｅを含むエピタキシャル層７と、半導体基板２内に形成された素子分離領域１０と、を有して概略構成される。
【０００８】
半導体基板２は、例えば、Ｓｉ基板が用いられる。
【０００９】
半導体層３は、ＳｉＧｅ、Ｇｅ、ＧａＡｓ、ＩｎＰ、ＩｎＡｓ、ＩｎＳｂ等の、内部におけるキャリアの移動度がＳｉ結晶よりも大きい結晶からなる。なお、半導体層３がＳｉＧｅ結晶からなる場合は、Ｇｅ濃度が１０〜３０原子％であることが好ましい。ＳｉＧｅ結晶のＧｅ濃度が１０原子％未満の場合は、キャリアの移動度が効果的に上昇せず、３０原子％を超える場合は、隣接する結晶等に結晶欠陥を発生させ、リーク電流の原因となるおそれがある。
【００１０】
また、半導体層３は、半導体装置１の動作時に発生する反転層の厚さ以下の厚さを有することが好ましい。半導体層３を反転層よりも厚くしても、キャリアは反転層よりも厚い領域は移動せず、半導体装置１の動作速度はほとんど変わらないためである。また、半導体層３が、半導体基板２から受ける応力により内部におけるキャリアの移動度が低下する方向に歪みが生じる結晶である場合は、半導体層３を厚くするほどこの歪みが大きくなってキャリアの移動度が低下するためである。なお、反転層の厚さは、例えば２〜３ｎｍである。
【００１１】
ゲート絶縁膜４は、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮや、高誘電材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＺｒ系材料、Ｙ２Ｏ３等のＹ系材料）からなる。
【００１２】
ゲート電極５は、例えば、導電型不純物を含む多結晶Ｓｉまたは多結晶ＳｉＧｅからなる。ゲート電極５に含まれる導電型不純物には、ｐ型トランジスタの場合はＢ、ＢＦ２等のｐ型不純物イオン、ｎ型トランジスタの場合はＡｓ、Ｐ等のｎ型不純物イオンが用いられる。また、ゲート電極４は、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｒｕ、Ｐｔ、Ｉｒ、Ｍｏ、Ａｌ等やこれらの化合物等からなるメタルゲート電極であってもよい。また、メタルゲート電極と多結晶Ｓｉ系電極を積層した構造であってもよい。また、ゲート電極５の上面にシリサイド層が形成されてもよい。
【００１３】
オフセットスペーサ６は、例えば、ＳｉＯ２、ＳｉＮ等からなる。
【００１４】
ゲート側壁８は、例えばＳｉＮからなる単層構造や、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ（Tetraethoxysilane）等の複数種の絶縁材料からなる２層構造、更には３層以上の構造であってもよい。
【００１５】
エピタキシャル層７およびそのエクステンション領域７ｅは、ｐ型トランジスタの場合は、半導体基板２を構成する結晶よりも大きい格子定数を有する結晶をエピタキシャル成長させることにより形成する。例えば、半導体基板２がＳｉ結晶からなる場合は、ＳｉＧｅ結晶等をエピタキシャル成長させる。一方、ｎ型トランジスタの場合は、半導体基板２を構成する結晶よりも小さい格子定数を有する結晶をエピタキシャル成長させることにより形成する。例えば、半導体基板２がＳｉ結晶からなる場合は、ＳｉＣ結晶等をエピタキシャル成長させる。
【００１６】
ここで、エピタキシャル層７およびエクステンション領域７ｅが半導体基板２を構成する結晶よりも大きい格子定数を有する結晶からなる場合は、エピタキシャル層７およびエクステンション領域７ｅがチャネル領域として働く半導体層３に圧縮歪みを与えて、半導体層３の内部の正孔の移動度を向上させることができる。一方、エピタキシャル層７およびエクステンション領域７ｅが半導体基板２を構成する結晶よりも小さい格子定数を有する結晶からなる場合は、エピタキシャル層７およびエクステンション領域７ｅがチャネル領域として働く半導体層３に引張歪みを与えて、半導体層３における電子の移動度を向上させることができる。
【００１７】
なお、エピタキシャル層７およびエクステンション領域７ｅに用いられるＳｉＧｅ結晶のＧｅ濃度は１０〜３０原子％、ＳｉＣ結晶のＣ濃度は１〜３原子％であることが好ましい。ＳｉＧｅ結晶のＧｅ濃度が１０原子％未満の場合は、半導体層３に与える歪みが不十分となり、３０原子％を超える場合は、隣接する結晶等に結晶欠陥を発生させ、リーク電流の原因となるおそれがある。また、同様に、ＳｉＣ結晶のＣ濃度が１原子％未満の場合は、半導体層３に与える歪みが不十分となり、３原子％を超える場合は、隣接する結晶等に結晶欠陥を発生させ、リーク電流の原因となるおそれがある。
【００１８】
また、エピタキシャル層７およびエクステンション領域７ｅは、導電型不純物を含み、ソース・ドレイン領域およびソース・ドレインエクステンション領域として機能する。エピタキシャル層７およびエクステンション領域７ｅに含まれる導電型不純物には、ｐ型トランジスタの場合はＢ、ＢＦ２等のｐ型不純物イオン、ｎ型トランジスタの場合はＡｓ、Ｐ等のｎ型不純物イオンが用いられる。また、エピタキシャル層７の上面にシリサイド層が形成されてもよい。
【００１９】
また、エピタキシャル層７から半導体層３へ効果的に応力が加わるようにするためには、エクステンション領域７ｅの下端が半導体層３の下端よりも深い位置にあることが好ましい。
【００２０】
また、エピタキシャル層７をエクステンション領域７ｅとそれ以外の深い領域の二段構造とする、すなわちソース・ドレイン領域のエクステンション領域とそれ以外の深い領域（ディープ領域）の両方にエピタキシャル結晶を含めることにより、ソース・ドレイン領域のディープ領域のみをエピタキシャル結晶で形成する場合と比較して、半導体層３により効果的に応力を加えることができる。
【００２１】
さらに、エピタキシャル層をエクステンション領域とそれ以外の深い領域の二段構造とする場合、一般的に、エクステンション領域の幅、深さ等を調節することにより、エピタキシャル層から半導体基板のゲート電極下の領域に加わる応力の大きさを変えることができる。
【００２２】
図２（ａ）、（ｂ）は、参考例としての、半導体層３を有さない半導体装置１と等しい半導体装置１００における、エクステンション領域７ｅの幅、深さとエピタキシャル層７から半導体基板２のゲート電極５下の領域に加わる応力の大きさの関係を概略的に示す図およびグラフである。
【００２３】
図２（ａ）に示すように、エクステンション領域７ｅのチャネル方向の幅をＸ、エクステンション領域７ｅの半導体基板２とゲート絶縁膜４との界面からの深さをＹとする。
【００２４】
図２（ｂ）のグラフは、横軸がＹ、縦軸がエピタキシャル層７から半導体基板２のゲート電極５下の領域に加わる応力の大きさである。この縦軸の応力の大きさは、ｎ型トランジスタの場合は引張応力の大きさ、ｐ型トランジスタの場合は、圧縮応力の大きさを表す。また、図中の２曲線は、それぞれＸを異なる所定の値に固定してＹを変化させたときの応力の大きさの変化を表している。
【００２５】
図２（ｂ）からわかるように、２曲線にはそれぞれ極大値があり、Ｘが大きくなるほど、極大値をとるＹの値が大きくなる。すなわち、エクステンション領域７ｅの幅（Ｘ）が大きくなるほど、エピタキシャル層７から半導体基板２のゲート電極５下の領域に加わる応力の大きさが最も大きくなるエクステンション領域７ｅの深さ（Ｙ）が大きくなる。
【００２６】
ここで、本実施の形態のように半導体層３が形成された場合の、半導体層３の下端の、半導体層３とゲート絶縁膜４との界面からの深さをＹ０とし、図２（ｂ）中に示す。上述したように、エピタキシャル層７から半導体層３へ効果的に応力が加わるようにするためには、エクステンション領域７ｅの下端が半導体層３の下端よりも深い位置にあることが好ましいため、ＹがＹ０よりも大きくなるような構成であることが好ましい。
【００２７】
すなわち、エピタキシャル層７をエクステンション領域７ｅとそれ以外の深い領域の二段構造とし、エピタキシャル層７から半導体基板２のゲート電極５下の領域に加わる応力の大きさが最も大きくなるエクステンション領域７ｅの深さ（Ｙ）が、半導体層３の下端の、半導体層３とゲート絶縁膜４との界面からの深さ（Ｙ０）よりも大きくなるような構造を形成することが好ましい。
【００２８】
素子分離領域１０は、例えば、ＳｉＯ２等の絶縁材料からなり、ＳＴＩ（Shallow Trench Isolation）構造を有する。
【００２９】
なお、半導体層３と、エクステンション領域７ｅを含むエピタキシャル層７の好ましい組み合わせは、半導体層３がＳｉＧｅ結晶等のＳｉ結晶よりも格子定数が大きく、内部のキャリア移動度がＳｉ結晶よりも大きい結晶、エピタキシャル層７がＳｉＣ結晶等のＳｉ結晶よりも格子定数が小さい結晶である組み合わせである。
【００３０】
以下に、特に好ましい例である、半導体層３がＳｉＧｅ結晶、エピタキシャル層７がＳｉＣ結晶である場合の、ｎ型トランジスタである半導体装置１についての詳細を以下に述べる。
【００３１】
チャネル領域として働く半導体層３がＳｉＧｅ結晶である場合、ＳｉＧｅ結晶はＳｉ結晶よりも内部における電子の移動度が大きいため、トランジスタの駆動速度を向上させることができる。
【００３２】
しかし、一方、ＳｉＧｅ結晶はＳｉ結晶よりも格子定数が大きいため、Ｓｉ結晶からなる半導体基板２から応力を受けて圧縮歪みが発生する。圧縮歪みが発生すると、内部の電子の移動度が下がるため、ＳｉＧｅ結晶が本来有していた内部の電子の移動度が大きいという性質が弱まる、または打ち消されるおそれがある。
【００３３】
図３（ａ）は、半導体層３に発生する歪みの大きさと、半導体層３の内部の電子の移動度との関係を概略的に表した模式図である。エピタキシャル層７がＳｉＣ結晶である場合、ＳｉＣ結晶はＳｉＧｅ結晶よりも格子定数が小さいため、半導体層３に引張歪みを発生させる。半導体層３に発生する引張歪みが大きくなるに伴い、内部の電子の移動度が大きくなるが、移動度の上昇はあるところで飽和する。この電子の移動度が飽和するときの歪みの大きさをδｍａｘとする。
【００３４】
図３（ｂ）は、エピタキシャル層７に含まれるＣの濃度と、半導体層３に発生する歪みの大きさとの関係を概略的に表した模式図である。図中の直線αが、半導体層３がＳｉＧｅ結晶である場合の関係を表す。直線βは、半導体層３の代わりにＳｉ結晶を用いた場合の関係を比較例として表したものである。なお、半導体基板２等に結晶欠陥を発生させずに済むエピタキシャル層７のＣ濃度の限界は、３原子％程度である。直線α、β上のδｍａｘとなる点のＣ濃度ｃ１、ｃ２は、半導体装置１の構成により変化するが、ゲート長が所定の長さよりも短くなる等の場合には、図３（ｂ）に示すように、ｃ１、ｃ２は３原子％以下になる。また、図３（ｂ）は模式図であり、α、βは直線でなくてもよい。
【００３５】
同図の直線βからわかるように、半導体層３の代わりにＳｉ結晶を用いた場合は、エピタキシャル層７のＣ濃度が３原子％に達する前に、Ｓｉ結晶内の電子の移動度の上昇が飽和する大きさの歪みδｍａｘが発生する。一方、上述したように、半導体層３がＳｉＧｅ結晶である場合は、エピタキシャル層７から応力を受けていない状態において、電子の移動度が低下する圧縮歪みが内部に発生している。しかし、同図の直線αからわかるように、エピタキシャル層７のＣ濃度を増加させ、エピタキシャル層７から半導体層３に引張応力を加えることにより、半導体層３内の電子の移動度の上昇が飽和する大きさの歪みδｍａｘを発生させることができる。
【００３６】
つまり、半導体層３がＳｉＧｅ結晶である場合も、半導体層３の代わりにＳｉ結晶を用いた場合も、内部の電子の移動度の上昇が飽和する歪みの大きさδｍａｘはほぼ等しいため、当初ＳｉＧｅ結晶からなる半導体層３に圧縮応力が発生していたとしても、結局、歪みによる電子の移動度の上昇の効果を同程度に得ることができる。
【００３７】
また、上述したように、元来（歪みが発生していない状態において）ＳｉＧｅ結晶はＳｉ結晶よりも内部の電子の移動度が大きい。このため、歪みによる電子の移動度の上昇の効果と併せれば、半導体層３がＳｉＧｅ結晶である場合は、半導体層３の代わりにＳｉ結晶を用いた場合と比べて、電子の移動度をより大きくすることができる。
【００３８】
以下に、本実施の形態に係る半導体装置１の製造方法の一例を示す。
【００３９】
（半導体装置の製造）
図４Ａ（ａ）〜（ｃ）、図４Ｂ（ｄ）〜（ｆ）、図４Ｃ（ｇ）〜（ｈ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００４０】
まず、図４Ａ（ａ）に示すように、半導体基板２内に素子分離領域１０を形成し、半導体基板２上に半導体膜１１、ゲート絶縁膜４、ゲート電極５およびキャップ膜１２を形成する。
【００４１】
ここで、半導体膜１１は、エピタキシャル成長法等により形成される。また、半導体膜１１には導電型不純物が注入されるが、エピタキシャル成長時にインサイチュで注入されてもよいし、エピタキシャル成長後にイオン注入法等により注入されてもよい。ここで、半導体膜１１に注入される導電型不純物は、ｐ型トランジスタを形成する場合は、Ｂ、ＢＦ２等のｐ型不純物イオンを用い、ｎ型トランジスタを形成する場合は、Ａｓ、Ｐ等のｎ型不純物イオンを用いる。その後、ＲＴＡ（Rapid Thermal Annealing）等の熱処理を行い、注入した導電型不純物を活性化させる。
【００４２】
また、ゲート絶縁膜４、ゲート電極５およびキャップ膜１２は、それぞれの材料膜をＣＶＤ法等により半導体膜１１上に積層した後、これらの材料膜を、例えば、フォトリソグラフィー法とＲＩＥ（Reactive Ion Etching）法によりパターニングすることにより形成される。
【００４３】
なお、半導体膜１１、ゲート絶縁膜４、ゲート電極５およびキャップ膜１２を形成する前に、半導体膜１１に注入する導電型不純物と異なる導電型の不純物をイオン注入法により半導体基板２に注入し、ウェル（図示しない）を形成してもよい。その後、ＲＴＡ等の熱処理を行い、注入した導電型不純物を活性化させる。
【００４４】
次に、図４Ａ（ｂ）に示すように、ゲート絶縁膜４、ゲート電極５およびキャップ膜１２の側面にオフセットスペーサ６を形成する。
【００４５】
ここで、オフセットスペーサ６は、オフセットスペーサ６の材料膜をＣＶＤ法等により半導体基板２、ゲート絶縁膜４、ゲート電極５およびキャップ膜１２の表面を覆うように形成した後、これをＲＩＥ法等によりエッチング加工することにより形成する。
【００４６】
次に、図４Ａ（ｃ）に示すように、オフセットスペーサ６およびキャップ膜１２をマスクとして用いて、ＲＩＥ法等により半導体膜１１をエッチングし、半導体層３に加工する。
【００４７】
次に、図４Ｂ（ｄ）に示すように、オフセットスペーサ６およびキャップ膜１２をマスクとして用いて、ＲＩＥ法等により半導体基板２上面をエッチングし、溝１３を形成する。なお、図４Ａ（ｃ）に示した半導体層３の加工と、図４Ｂ（ｄ）に示した溝１３の形成は、ＲＩＥ法等により連続的に行うことができる。
【００４８】
次に、図４Ｂ（ｅ）に示すように、オフセットスペーサ６および半導体層３の側面、および半導体基板２の溝１３の内側面に相当する部分上にダミー側壁１４を形成する。
【００４９】
ここで、ダミー側壁１４は、ダミー側壁１４の材料膜をＣＶＤ法等により半導体基板２、オフセットスペーサ６、およびキャップ膜１２の表面を覆うように形成した後、これをＲＩＥ法等によりエッチング加工することにより形成する。
【００５０】
次に、図４Ｂ（ｆ）に示すように、ダミー側壁１４およびキャップ膜１２をマスクとして用いて、ＲＩＥ法等により半導体基板２上面をエッチングし、溝１３の一部をより深くする。
【００５１】
次に、図４Ｃ（ｇ）に示すように、ダミー側壁１４を除去した後、半導体基板２の溝１３により露出した表面を下地として導電型不純物を含んだ結晶であるエピタキシャル層７をエピタキシャル成長させる。ここで、エピタキシャル層７は、半導体層３の側面に接する高さまで成長させる。
【００５２】
ここで、ｐ型トランジスタを形成する場合、例えば、Ｓｉの原料としてモノシラン（ＳｉＨ４）またはジクロロシラン（ＳｉＨ２Ｃｌ２）、Ｇｅの原料として水素化ゲルマニウム（ＧｅＨ４）、Ｂの原料としてジボラン（Ｂ２Ｈ６）を用いて、水素ガス等の雰囲気中で７００〜８５０℃の温度条件下でＢを含んだＳｉＧｅ結晶を気相エピタキシャル成長させ、ｐ型のエピタキシャル層７を形成する。
【００５３】
一方、ｎ型トランジスタを形成する場合、例えば、Ｓｉの原料としてモノシラン（ＳｉＨ４）またはジクロロシラン（ＳｉＨ２Ｃｌ２）、Ｃの原料としてアセチレン（Ｃ２Ｈ２）、Ａｓの原料としてアルシン（ＡｓＨ３）を用いて、水素ガス等の雰囲気中で７００〜８５０℃の温度条件下でＡｓを含んだＳｉＣ結晶を気相エピタキシャル成長させ、ｎ型のエピタキシャル層７を形成する。
【００５４】
なお、導電型不純物を含まないエピタキシャル層７をエピタキシャル成長させた後、イオン注入法等により導電型不純物を注入してもよい。
【００５５】
次に、図４Ｃ（ｈ）に示すように、キャップ層１２を除去し、オフセットスペーサ６の側面にゲート側壁８を形成する。
【００５６】
ここで、キャップ層１２は、リン酸を用いたウェットエッチング等により除去される。なお、このときに、オフセットスペーサ６が同時に除去されてもよい。この場合、ゲート側壁８はゲート電極５の側面に形成される。
【００５７】
また、ゲート側壁８は、ゲート側壁８の材料膜をエピタキシャル層７、オフセットスペーサ６およびキャップ層１２の表面を覆うように堆積させた後、これをＲＩＥ法等によりエッチング加工することにより形成する。
【００５８】
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、Ｓｉ結晶よりも内部におけるキャリア移動度が大きい半導体層３と、半導体層３に内部のキャリア移動度が上昇する方向の歪みを与えるエピタキシャル層７を組み合わせて用いることにより、半導体層３が半導体基板２から受ける歪みによる内部のキャリア移動度が低下する効果を打ち消し、大きなキャリア移動度を得ることができる。これにより、半導体装置１の駆動速度を向上させることができる。
【００５９】
〔第２の実施の形態〕
本発明の第２の実施の形態は、第１の実施の形態における半導体層３に対応する第１の半導体層１５とゲート絶縁膜４の間に第２の半導体層が形成される点において第１の実施の形態と異なる。なお、他の部材の構成や製造工程等、第１の実施の形態と同様の点については、簡単のために説明を省略する。
【００６０】
（半導体装置の構成）
図５は、本発明の第２の実施の形態に係る半導体装置の断面図である。
【００６１】
第１の半導体層１５は、第１の実施の形態における半導体層３と同様の材料からなり、半導体層３と同様にチャネル領域として働く。
【００６２】
第２の半導体層１６は、Ｓｉ結晶等の半導体層３よりも内部のキャリア移動度が小さい材料からなる。また、第２の半導体層１６は、第１の半導体層１５とゲート絶縁膜４の間に形成される。
【００６３】
なお、第２の半導体層１６の厚さは２ｎｍ以下であることが好ましい。第２の半導体層１６の厚さが２ｎｍを超えると、チャネル領域の第２の半導体層１６内に形成される割合が大きくなりすぎるためである。
【００６４】
また、第１の半導体層１５の厚さと第２の半導体層１６の厚さの合計は、半導体装置１の動作時に発生する反転層の厚さ以下であることが好ましい。第１の半導体層１５の厚さと第２の半導体層１６の厚さの合計が反転層の厚さよりも厚い場合、第１の半導体層１５の反転層よりも下方にある領域をキャリアは移動しないため、半導体装置１の動作速度はほとんど変わらないためである。また、第１の半導体層１５が、半導体基板２から受ける応力により内部におけるキャリアの移動度が低下する方向に歪みが生じる結晶である場合は、第１の半導体層１５を厚くするほどこの歪みが大きくなってキャリアの移動度が低下する。なお、反転層の厚さは、例えば２〜３ｎｍである。
【００６５】
以下に、本実施の形態に係る半導体装置１の製造方法の一例を示す。
【００６６】
（半導体装置の製造）
図６Ａ（ａ）〜（ｃ）、図６Ｂ（ｄ）〜（ｆ）、図６Ｃ（ｇ）〜（ｈ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００６７】
まず、図６Ａ（ａ）に示すように、半導体基板２内に素子分離領域１０を形成し、半導体基板２上に第１の半導体膜１７、第２の半導体膜１８、ゲート絶縁膜４、ゲート電極５およびキャップ膜１２を形成する。
【００６８】
ここで、第１の半導体膜１７および第２の半導体膜１８は、エピタキシャル成長法等により形成される。また、第１の半導体膜１７および第２の半導体膜１８には導電型不純物が注入されるが、エピタキシャル成長時にインサイチュで注入されてもよいし、エピタキシャル成長後にイオン注入法等により注入されてもよい。ここで、第１の半導体膜１７および第２の半導体膜１８に注入される導電型不純物は、ｐ型トランジスタを形成する場合は、Ｂ、ＢＦ２等のｐ型不純物イオンを用い、ｎ型トランジスタを形成する場合は、Ａｓ、Ｐ等のｎ型不純物イオンを用いる。その後、ＲＴＡ等の熱処理を行い、注入した導電型不純物を活性化させる。
【００６９】
また、ゲート絶縁膜４、ゲート電極５およびキャップ膜１２は、それぞれの材料膜をＣＶＤ法等により半導体膜１１上に積層した後、これらの材料膜を、例えば、フォトリソグラフィー法とＲＩＥ法によりパターニングすることにより形成される。
【００７０】
なお、第１の半導体膜１７、第２の半導体膜１８、ゲート絶縁膜４、ゲート電極５およびキャップ膜１２を形成する前に、半導体膜１１に注入する導電型不純物と異なる導電型の不純物をイオン注入法により半導体基板２に注入し、ウェル（図示しない）を形成してもよい。その後、ＲＴＡ等の熱処理を行い、注入した導電型不純物を活性化させる。
【００７１】
次に、図６Ａ（ｂ）に示すように、ゲート絶縁膜４、ゲート電極５およびキャップ膜１２の側面にオフセットスペーサ６を形成する。
【００７２】
ここで、オフセットスペーサ６は、オフセットスペーサ６の材料膜をＣＶＤ法等により半導体基板２、ゲート絶縁膜４、ゲート電極５およびキャップ膜１２の表面を覆うように形成した後、これをＲＩＥ法等によりエッチング加工することにより形成する。
【００７３】
次に、図６Ａ（ｃ）に示すように、オフセットスペーサ６およびキャップ膜１２をマスクとして用いて、ＲＩＥ法等により第１の半導体膜１７および第２の半導体膜１８をエッチングし、第１の半導体層１５および第２の半導体層１６にそれぞれ加工する。
【００７４】
次に、図６Ｂ（ｄ）に示すように、オフセットスペーサ６およびキャップ膜１２をマスクとして用いて、ＲＩＥ法等により半導体基板２上面をエッチングし、溝１３を形成する。なお、図６Ａ（ｃ）に示した第１の半導体層１５および第２の半導体層１６の加工と、図６Ｂ（ｄ）に示した溝１３の形成は、ＲＩＥ法等により連続的に行うことができる。
【００７５】
次に、図６Ｂ（ｅ）に示すように、オフセットスペーサ６、第１の半導体層１５および第２の半導体層１６の側面、および半導体基板２の溝１３の内側面に相当する部分上にダミー側壁１４を形成する。
【００７６】
ここで、ダミー側壁１４は、ダミー側壁１４の材料膜をＣＶＤ法等により半導体基板２、第１の半導体層１５、第２の半導体層１６、オフセットスペーサ６およびキャップ膜１２の表面を覆うように形成した後、これをＲＩＥ法等によりエッチング加工することにより形成する。
【００７７】
次に、図６Ｂ（ｆ）に示すように、ダミー側壁１４およびキャップ膜１２をマスクとして用いて、ＲＩＥ法等により半導体基板２上面をエッチングし、溝１３の一部をより深くする。
【００７８】
次に、図６Ｃ（ｇ）に示すように、ダミー側壁１４を除去した後、半導体基板２の溝１３により露出した表面を下地として導電型不純物を含んだ結晶であるエピタキシャル層７をエピタキシャル成長させる。ここで、エピタキシャル層７は、第１の半導体層１５および第２の半導体層１６の側面に接する高さまで成長させる。
【００７９】
次に、図６Ｃ（ｈ）に示すように、キャップ層１２を除去し、オフセットスペーサ６の側面にゲート側壁８を形成する。
【００８０】
ここで、キャップ層１２は、リン酸を用いたウェットエッチング等により除去される。なお、このときに、オフセットスペーサ６が同時に除去されてもよい。この場合、ゲート側壁８はゲート電極５の側面に形成される。
【００８１】
また、ゲート側壁８は、ゲート側壁８の材料膜をエピタキシャル層７、オフセットスペーサ６およびキャップ層１２の表面を覆うように堆積させた後、これをＲＩＥ法等によりエッチング加工することにより形成する。
【００８２】
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、第１の半導体層１５とゲート絶縁膜４との間に、第１の半導体層１５よりも内部のキャリア移動度が小さい第２の半導体層１６を形成することにより、ゲート絶縁膜４と接触しない第２の半導体層１６がチャネル領域として働く。このため、チャネル領域とゲート絶縁膜４との界面における表面ラフネスに起因するチャネル領域内のキャリアの散乱を抑え、移動度の低下を抑えることができる。
【００８３】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
【００８４】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【図面の簡単な説明】
【００８５】
【図１】本発明の第１の実施の形態に係る半導体装置の断面図である。
【図２】（ａ）、（ｂ）は、参考例としての、エクステンション領域の幅、深さとエピタキシャル層から半導体基板のゲート電極下の領域に加わる応力の大きさの関係を概略的に示す図およびグラフである。
【図３】（ａ）は、半導体層に発生する歪みの大きさと、半導体層の内部の電子の移動度との関係を概略的に表した模式図であり、（ｂ）は、エピタキシャル層に含まれるＣの濃度と、半導体層に発生する歪みの大きさとの関係を概略的に表した模式図である。
【図４Ａ】（ａ）〜（ｃ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図４Ｂ】（ｄ）〜（ｆ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図４Ｃ】（ｇ）、（ｈ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図５】本発明の第２の実施の形態に係る半導体装置の断面図である。
【図６Ａ】（ａ）〜（ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図。
【図６Ｂ】（ｄ）〜（ｆ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図。
【図６Ｃ】（ｇ）、（ｈ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図。
【符号の説明】
【００８６】
１ 半導体装置
２ 半導体基板
３ 半導体層
４ ゲート絶縁膜
５ ゲート電極
７ エピタキシャル層
１５ 第１の半導体層
１６ 第２の半導体層
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、内部におけるキャリアの移動度がＳｉ結晶よりも大きい第１の結晶からなる半導体層と、
前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体層を挟んで形成され、前記半導体層に前記半導体層内のキャリアの移動度が上昇する方向に歪みを与える第２の結晶を含み、前記半導体層に接する深さの浅い領域であるソース・ドレインエクステンション領域を有するソース・ドレイン領域と、
を有することを特徴とする半導体装置。
【請求項２】
前記第１の結晶は、Ｓｉ結晶上に形成した場合に、内部におけるキャリアの移動度が低下する方向に歪みが生じる結晶であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の結晶はＳｉＧｅ結晶であり、前記第２の結晶はＳｉＣ結晶であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ソース・ドレインエクステンション領域の下端は、前記半導体層の下端よりも深い位置にあることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記半導体層と前記ゲート絶縁膜の間に、内部におけるキャリアの移動度が前記第１の結晶よりも小さい結晶からなる他の半導体層が形成されたことを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項１】
半導体基板と、
前記半導体基板上に形成され、内部におけるキャリアの移動度がＳｉ結晶よりも大きい第１の結晶からなる半導体層と、
前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体層を挟んで形成され、前記半導体層に前記半導体層内のキャリアの移動度が上昇する方向に歪みを与える第２の結晶を含み、前記半導体層に接する深さの浅い領域であるソース・ドレインエクステンション領域を有するソース・ドレイン領域と、
を有することを特徴とする半導体装置。
【請求項２】
前記第１の結晶は、Ｓｉ結晶上に形成した場合に、内部におけるキャリアの移動度が低下する方向に歪みが生じる結晶であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の結晶はＳｉＧｅ結晶であり、前記第２の結晶はＳｉＣ結晶であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ソース・ドレインエクステンション領域の下端は、前記半導体層の下端よりも深い位置にあることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記半導体層と前記ゲート絶縁膜の間に、内部におけるキャリアの移動度が前記第１の結晶よりも小さい結晶からなる他の半導体層が形成されたことを特徴とする請求項１から４のいずれかに記載の半導体装置。
【図１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【公開番号】特開２００９−１０５１６３（Ｐ２００９−１０５１６３Ａ）
【公開日】平成２１年５月１４日（２００９．５．１４）
【国際特許分類】
【出願番号】特願２００７−２７４３０２（Ｐ２００７−２７４３０２）
【出願日】平成１９年１０月２２日（２００７．１０．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２１年５月１４日（２００９．５．１４）
【国際特許分類】
【出願日】平成１９年１０月２２日（２００７．１０．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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