【課題】互いに絶縁分離された複数の素子を有する半導体装置の小型化と、その製造コストの低減とを実現できるようにする。
【解決手段】半導体装置は、第１の素子１５１、第２の素子１５２、第３の素子１５３及び第４の素子１５４を備えている。基板１００は、基板を貫通する第１素子分離領域１３１により互いに分離された第１の区画１０１及び第２の区画１０２を有している。第１の区画は、第２素子分離領域１３２により互いに分離された第１素子領域１２１及び第２素子領域１２２を含む。第２の区画は、第３素子分離領域１３３により互いに分離された第３素子領域１２３及び第４素子領域１２４を含み、基板の裏面に露出した裏面拡散層を有している。第３の素子は、第３素子領域に形成され、第４の素子は、第４素子領域に形成され、第３の素子及び第４の素子は、裏面拡散層１０５を介在させて互いに接続されている。 （もっと読む）

【課題】不要な寄生素子の影響を排除できる低容量の過渡電圧保護素子を提供する。
【解決手段】半導体基板上に第１のエピタキシャル層２１０を形成し、第１のエピタキシャル層の表面近傍に埋め込み層２２０を形成し、埋め込み層上に第２のエピタキシャル層２１１を形成し、第２のエピタキシャル層内に第１のディープ拡散層２５０を形成し、第１のディープ拡散層内にツェナーダイオードを形成し、ツェナーダイオードから離れた位置に第１のＰＮダイオードを形成し、ツェナーダイオードは第１の分離層２４０により分離されており、第１のＰＮダイオードは第２の分離層２４１で分離されており、ツェナーダイオードと第１のＰＮダイオードが埋め込み層を経由して逆方向に直列接続されることにより、不要な寄生素子の影響を排除でき、かつ低容量の過渡電圧保護素子を実現する。 （もっと読む）

【課題】Ｇｅをチャネル材料に用いても、素子特性の劣化を抑制することを可能にする。
【解決手段】Ｇｅを含むｐ型半導体領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記半導体領域の、前記ゲート電極の両側に位置する第１および第２領域に、有機金属錯体および酸化剤を交互に供給して金属酸化物を堆積する工程と、前記金属酸化物の上に金属膜を堆積する工程と、熱処理を行うことにより、前記半導体領域および前記金属酸化物と、前記金属膜とを反応させて前記第１および第２領域に金属半導体化合物層を形成するとともに前記金属半導体化合物層と前記半導体領域との界面に金属偏析層を形成する工程と、を備えている。 （もっと読む）

【課題】 差動信号ラインに、第１入力端子と第２入力端子を有し、ダイオードにより構成される１パッケージの保護装置を接続する場合、第１入力端子と第２入力端子間のアイソレーションを十分確保し、また、第１入力端子に接続するダイオードと第２入力端子に接続するダイオードの部品ばらつきを抑制する必要がある。また、差動信号ラインに用いる保護装置の場合、部品容量とＥＳＤ破壊耐量を所望の範囲に収めるようにする必要がある。
【解決手段】 ｐ半導体基板上にｐ型半導体層を積層し、その表面にｐｎ接合を形成し、互いに離間する第１ｎ＋型不純物領域、第２ｎ＋型不純物領域、第３ｎ＋型不純物領域を設け、第１入力端子に接続する第１ｎ＋型不純物領域と、第２入力端子に接続する第３ｎ＋型不純物領域との間に、接地端子に接続する第２ｎ＋型不純物領域を配置して、横型の双方向ｐｎ接合ダイオードによる保護装置を提供する。 （もっと読む）

【課題】ＩＧＢＴ形成領域とその制御回路等形成領域とをＰＮ接合分離法で分離し、且つＩＧＢＴからの漏れ電流が発生せず、制御回路等のＣＭＯＳトランジスタがラッチアップ等することのない高品質の半導体装置を実現する。
【解決手段】Ｐ型半導体基板１上に多層からなるＮ型エピタキシャル層３等を形成する。該Ｎ型エピタキシャル層３等をＰ＋型分離層１３等によりＩＧＢＴ形成領域５０と制御回路等形成領域４０に分離する。該ＩＧＢＴ形成領域５０の最下層の前記Ｎ型エピタキシャル層３と前記Ｐ型半導体基板１の双方に延在するＮ＋型埋め込みガード層２を形成する。また該Ｎ＋型埋め込みガード層２の端部と接続し前記エピタキシャル層３等の表面まで延在するＮ＋型ガードリング９等を形成する。前記Ｎ＋型埋め込みガード層２と該Ｎ＋型ガードリング９等に囲まれた前記エピタキシャル層３等にＩＧＢＴを形成する。 （もっと読む）

【課題】簡易なプロセスで、高い埋め込み性を確保する必要のない半導体装置およびその製造方法を提供する。
【解決手段】半導体基板ＳＵＢの表面に、ソース領域ＳＯおよびドレイン領域ＤＲを有する高耐圧横型ＭＯＳトランジスタが完成される。そのトランジスタを平面視において取り囲む溝ＤＴＲが半導体基板ＳＵＢの表面に形成される。そのトランジスタ上を覆うように、かつ溝ＤＴＲ内に中空ＳＰを形成するようにトランジスタ上および溝ＤＴＲ内に絶縁膜ＩＩＡが形成される。層間絶縁膜ＩＩにトランジスタのソース領域ＳＯおよびドレイン領域ＤＲの各々に達するコンタクトホールＣＨが形成される。 （もっと読む）

【課題】 一般的なエピタキシャルウエーハを用いて、部分ＳＯＩ基板を用いた場合と同様、更にはより広範な種類のパワー素子等の縦型素子構造を組み込んだ半導体素子を安価に製造することのできる半導体装置の製造方法を提供する。
【解決手段】 Ｐ型シリコン単結晶基板に、Ｎ型エピタキシャル層と半導体エピタキシャル層を形成する工程と、半導体エピタキシャル層に半導体素子とトレンチを形成する工程と、半導体素子が形成された側の表面に保持基板を貼り合わせる工程と、Ｎ型エピタキシャル層に正電圧を印加して、Ｎ型エピタキシャル層をエッチストップ層として電気化学的エッチングによりＰ型シリコン単結晶基板を除去する工程と、露出した表面に絶縁膜を形成する工程と、絶縁膜のうち、縦型素子とする半導体素子が形成された領域に対応する位置の絶縁膜を除去する窓明けを行う工程と、窓明け部に、裏面電極を形成する工程を有する半導体装置の製造方法。 （もっと読む）

【課題】統合型のインテリジェントスイッチデバイス、統合型の入力信号・伝達ＩＣまたは統合型のパワーＩＣなどに用いられる横型ＭＯＳＦＥＴにおいて、複雑な分離構造を用いずに、より小さいチップ面積で高ＥＳＤ耐量および高サージ耐量を具えた半導体装置を提供する。
【解決手段】Ｐ型半導体よりなるエミッタ領域２５、ベース領域として機能するＮウェル領域１０およびＰ型エピタキシャル成長層１３およびＰ型半導体基板１２をコレクタとするベースオープンの縦型バイポーラトランジスタの表面電極２６と、横型ＭＯＳＦＥＴのドレイン電極２２とを金属電極配線２７により電気的に接続し、高ＥＳＤ電圧や高サージ電圧が印加されたときに、ベースオープンの縦型バイポーラトランジスタの動作によりＥＳＤおよびサージエネルギーを吸収するとともに、破壊に至る横型ＭＯＳＦＥＴの降伏耐圧以下の電圧に制限する。 （もっと読む）

【課題】静電容量と抵抗の値が異なる複数のスナバ回路を用意する必要がなく、且つ逆バイアス時に還流ダイオードに発生する振動現象の収束時間を短縮できる半導体装置及び電力変換装置を提供する。
【解決手段】アノード端子３００とカソード端子４００からなる一対の接続端子と、一対の接続端子間に接続されたユニポーラ動作する還流ダイオード１００と、一対の接続端子間に還流ダイオード１００と並列接続され、少なくともキャパシタ２１０と抵抗２２０を含む半導体スナバ回路２００と備え、半導体スナバ回路２００のキャパシタ２１０と抵抗２２０の値が可変である。 （もっと読む）

【課題】ソース・ドレイン領域のエクステンション領域の不純物濃度プロファイルが急峻なｐ型トランジスタを有する半導体装置を提供する。
【解決手段】本発明の一態様に係る半導体装置１ａは、半導体基板２上に形成された結晶層１３と、結晶層１３上にゲート絶縁膜１４を介して形成されたゲート電極１５と、半導体基板２と結晶層１３との間に形成された、ゲート電極１５の下方の領域において第１の不純物を含むＣ含有Ｓｉ系結晶からなる不純物拡散抑制層１２と、半導体基板２、不純物拡散抑制層１２、および結晶層１３内のゲート電極１５の両側に形成され、結晶層１３内にエクステンション領域を有する、ｐ導電型を有する第２の不純物を含むｐ型ソース・ドレイン領域１７と、を有し、Ｃ含有Ｓｉ系結晶は第２の不純物の拡散を抑制する機能を有し、第１の不純物は、Ｃ含有Ｓｉ系結晶内の固定電荷の発生を抑制する機能を有する。 （もっと読む）

【課題】本発明は、ＭＯＳＦＥＴのそれぞれが一義的に決る閾値電圧をもつ複数のＭＯＳＦＥＴの形成方法を提供する。
【解決手段】各ＭＯＳＦＥＴのために、ドープされた井戸又はタブが形成される。次に、各半導体井戸に近接して、材料ラインを形成するために、パターン形成されたマスクが用いられる。この場合、ラインの幅はＭＯＳＦＥＴに所望の閾値電圧に依存する。イオンビームが材料ラインを通過するように、基板表面に対し鋭い角度で、傾斜イオン注入が行われる。より厚いラインはイオンビームに対し、より低い透過係数をもち、従って隣接した半導体井戸に到達するイオンビームの強度は低下する。ライン幅を適当に選択することにより、タブ中のドーパント濃度、従って最終的なＭＯＳＦＥＴ閾値電圧は制御できる。 （もっと読む）

【課題】トレンチゲート型ＶＤＭＯＳＦＥＴのオン抵抗Ｒonを増大させることなく、プレーナゲート型ＭＯＳＦＥＴのソース領域およびドレイン領域と半導体基板との間の分離耐圧を向上させることができる、半導体装置およびその製造方法を提供するこ。
【解決手段】ＰＭＯＳ領域１７において、ディープウェル領域１６の表層部には、Ｎ型ウェル領域２０が形成されている。ディープウェル領域１６の下方には、ディープウェル領域１６に接して、Ｐ型の埋込層３６が形成されている。これにより、Ｎ型ウェル領域２０の下方において、Ｐ型を有する領域の厚さが増す。その結果、Ｎ型ウェル領域２０とＮ型の半導体基板５との間の分離耐圧を向上させることができる。 （もっと読む）

【課題】逆方向電流を阻止する機能を有するIGFETの逆方向耐圧の向上が要求されている。
【解決手段】スイッチング装置（１０）は、逆方向電流を阻止するショットキダイオードＤ３を内蔵する主IGFET（１１）と、保護スイッチ手段（１２）と、保護スイッチ制御手段（１３）とを有する。保護スイッチ手段（１２）は主IGFET（１１）のドレイン電極Ｄとゲート電極Ｇとの間に接続されている。保護スイッチ制御手段（１３）は、主IGFET（１１）に逆方向電圧が印加された時に保護スイッチ手段（１２）をオンにする。これにより、主IGFET（１１）が逆方向電圧から保護される。 （もっと読む）

【課題】高耐圧と速い動作とを共に実現することが可能な半導体装置を提供する。
【解決手段】Ｎ型基板１上に形成されたＮ型の半導体層２と、この半導体層２の表面に形成されたＰ型の第１拡散層４と、半導体層２の表面に、第１拡散層４と互いに離間し、かつ、第１拡散層４を囲むように形成された、Ｐ型の第２拡散層４と、第１拡散層４の表面に形成された、Ｐ型の第３拡散層５と、第２拡散層４の表面に形成された、Ｐ型の第４拡散層７と、第１拡散層４の表面に形成され、第３拡散層５と電気的に接続された、Ｎ型の第５拡散層６と、第２拡散層４の表面と半導体層２の表面とをまたぐように形成され、第４拡散層７と電気的に接続された、Ｎ型の第６拡散層８とを含む、ＰＮ接合型ダイオードを有する半導体装置を構成する。 （もっと読む）

【課題】 従来、半導体層内に高濃度不純物領域を埋め込む構造において、耐圧確保のためにその周囲に低濃度不純物領域を配置していたが、所望の耐圧を確保するために長時間で高温の熱処理工程が必要であった。
【解決手段】 埋め込み高濃度不純物領域の周囲に低濃度半導体層が配置される構造を採用する。半導体層の厚みで耐圧を確保する低濃度不純物領域の幅を調整できるので、従来の不純物の拡散による低濃度不純物領域を省くことができる。高温長時間の熱処理工程が不要となり、製造工程にかかる時間を短縮できる。また低濃度半導体層に追加して不純物拡散による埋め込み低濃度不純物領域を設けてもよく、この場合は従来より熱処理温度を短縮し、高い耐圧を得ることができる。 （もっと読む）

【課題】ＭＯＳＦＥＴを安定して動作させるとともに、ＳＢＤ領域における耐圧の低下を防ぐことのできる半導体装置を提供する。
【解決手段】半導体装置は、ＭＯＳＦＥＴ領域１０とＳＢＤ領域２０とが配置されているｎ＋型半導体基板１と、ｎ＋型半導体基板１上に設けられたｎ型エピタキシャル層２とを備える。ＭＯＳＦＥＴ領域１０は、ｐ型ベース領域３に設けられ第１の不純物濃度を有するｐ＋型拡散領域５を備える。ＳＢＤ領域２０は、ｎ型エピタキシャル層２の上面に設けられ第２の不純物濃度を有するｐ型拡散領域２１を備える。ｐ型拡散領域２１の有する第２の不純物濃度は、ｐ＋型拡散領域５の有する第１の不純物濃度よりも低い。 （もっと読む）

【目的】デバイスサイズを小型化し、通電能力を大きくしたゲート保護用のツェナーダイオードを有するＭＯＳ半導体装置を提供する。
【解決手段】ゲート電極５をツェナーダイオードとなるｎ⁺ポリシリコン７とｐ⁺ポリシリコン８で形成し、厚い絶縁膜６上にｐ⁺ポリシリコン８を形成し、このｐ⁺ポリシリコン８をソース電極１３と接続することで、ツェナーダイオードをゲート端子Ｇとソース端子Ｓの間に挿入することができる。このツェナーダイオードは活性領域に形成されるため、ちチップサイズを小型化しつつ、通電能力を大きくできる。 （もっと読む）

【課題】１チップサイズが小さく、しかも安価に具現できる高性能な半導体装置を提供すること。
【解決手段】この半導体装置は、一半導体基板構造（エピタキシャル層１１を有するＰ型半導体基板１０）上で過電圧に対するゲート電極保護のためのツェナダイオード（保護素子）２が一つの素子領域Ｅ２においてＤＭＯＳトランジスタ１に接続されて構成された素子一体化構造となっている。ツェナダイオード２は、ＤＭＯＳトランジスタ１のドレイン電極領域内のＤＭＯＳトランジスタ１とは異なる濃度（或いは同濃度であっても良い）で分離された拡散領域（ツェナダイオード２形成用のＰ型拡散領域）上に形成されて成る。又、この半導体装置の場合、一つの素子領域Ｅ２の両側にだけ素子分離領域Ｅ１を設ければ良いので、素子領域Ｅ２及び素子分離領域Ｅ１の両方が可能な限り少ない個数で占有面積の小さな構造を持つ。 （もっと読む）

【課題】静電放電等の電気的過渡現象に対する耐性に優れた半導体装置を提供する。
【解決手段】第１導電型の第１の活性層と、第２導電型の第２の活性層と、第１の活性層の上に設けられ第２の活性層に接する第２導電型のベース層と、ベース層の表層部に設けられた第２導電型のベースコンタクト領域と、ベース層の表層部に設けられた第１導電型のソース領域と、ソース領域に対して離間して第２の活性層の表層部に設けられた第１導電型のドレイン領域と、ドレイン領域に接して第２の活性層の表層部に設けられた第１導電型のドリフト領域と、第２の活性層におけるソース領域とドリフト領域との間の表面に対向して設けられたゲート電極と、ソース領域とドリフト領域との間に設けられ電子の移動に対して障壁となる障壁層と、ドレイン領域に接続されたドレイン電極と、ソース領域及びベースコンタクト領域と接続されたソース電極とを備えている。 （もっと読む）

【課題】チャネル領域における高いキャリア移動度を有する半導体装置を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成され、内部におけるキャリアの移動度がＳｉ結晶よりも大きい第１の結晶からなる半導体層と、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体層を挟んで形成され、前記半導体層に前記半導体層内のキャリアの移動度が上昇する方向に歪みを与える第２の結晶を含み、前記半導体層に接する深さの浅い領域であるソース・ドレインエクステンション領域を有するソース・ドレイン領域と、を有する。 （もっと読む）