半導体装置及び電力変換装置
【課題】静電容量と抵抗の値が異なる複数のスナバ回路を用意する必要がなく、且つ逆バイアス時に還流ダイオードに発生する振動現象の収束時間を短縮できる半導体装置及び電力変換装置を提供する。
【解決手段】アノード端子300とカソード端子400からなる一対の接続端子と、一対の接続端子間に接続されたユニポーラ動作する還流ダイオード100と、一対の接続端子間に還流ダイオード100と並列接続され、少なくともキャパシタ210と抵抗220を含む半導体スナバ回路200と備え、半導体スナバ回路200のキャパシタ210と抵抗220の値が可変である。
【解決手段】アノード端子300とカソード端子400からなる一対の接続端子と、一対の接続端子間に接続されたユニポーラ動作する還流ダイオード100と、一対の接続端子間に還流ダイオード100と並列接続され、少なくともキャパシタ210と抵抗220を含む半導体スナバ回路200と備え、半導体スナバ回路200のキャパシタ210と抵抗220の値が可変である。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、還流ダイオードを有する半導体装置及び電力変換装置に関する。
【背景技術】
【0002】
逆バイアス時に発生する還流ダイオードの発振現象(リンギング)を抑制するために、所定の容量値のキャパシタを還流ダイオードと並列に接続する半導体装置が提案されている(例えば、特許文献1参照)。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2004−281462号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
上記に提案された半導体装置によって振動現象における振幅の大きさを抑制できるが、振動現象の収束時間を短縮することはできない。このため、還流ダイオードの振動現象によって電圧・電流に生じるノイズが与える周辺回路への悪影響を抑制することができない。また、スナバ回路の容量値や抵抗値が固定であるため、スナバ回路と並列に接続される還流ダイオードの仕様に応じて、静電容量や抵抗の値が異なる複数のスナバ回路を用意する必要がある。
【0005】
上記課題を鑑み、本発明の目的は、静電容量と抵抗の値が異なる複数のスナバ回路を用意する必要がなく、且つ逆バイアス時に還流ダイオードに発生する振動現象の収束時間を短縮できる半導体装置及び電力変換装置を提供することである。
【課題を解決するための手段】
【0006】
本発明は、一対の接続端子と、一対の接続端子間に接続されたユニポーラ動作する還流ダイオードと、一対の接続端子間に還流ダイオードと並列接続され、少なくともキャパシタと抵抗を含む半導体スナバ回路とを備え、半導体スナバ回路のキャパシタと抵抗の値が可変である。
【発明の効果】
【0007】
本発明によれば、半導体スナバ回路の静電容量と抵抗の値が可変であるので、静電容量と抵抗の値が異なる複数のスナバ回路を用意する必要がなく、且つ逆バイアス時に還流ダイオードに発生する振動現象の収束時間を短縮できる半導体装置及び電力変換装置を提供できる。
【図面の簡単な説明】
【0008】
【図1】本発明の第1の実施形態に係る半導体装置の構成を示す模式的な回路図である。
【図2】本発明の第1の実施形態に係る半導体装置の実装形態例を示す模式図である。
【図3】本発明の第1の実施形態に係る半導体装置の他の構成を示す模式的な回路図である。
【図4】本発明の第1の実施形態に係る還流ダイオードの構成を示す断面図である。
【図5】本発明の第1の実施形態に係る半導体スナバ回路の構成を示す断面図である。
【図6】本発明の第1の実施形態に係る半導体スナバ回路の他の構成を示す断面図である。
【図7】本発明の第1の実施形態に係る半導体装置を用いた電力変換装置の回路図である。
【図8】本発明の第1の実施形態に係る半導体装置を用いた他の電力変換装置の回路図である。
【図9】本発明の第1の実施形態に係る半導体装置の他の実装形態例を示す模式図である。
【図10】本発明の第1の実施形態に係る半導体スナバ回路の他の構成を示す断面図である。
【図11】本発明の第1の実施形態に係る半導体スナバ回路の他の構成を示す断面図である。
【図12】本発明の第1の実施形態に係る半導体スナバ回路の結合表面電極の構成例を示す上面図である。
【図13】本発明の第1の実施形態に係る半導体スナバ回路の結合表面電極の他の構成例を示す上面図である。
【図14】本発明の第1の実施形態に係る半導体スナバ回路の結合表面電極を形成する方法例を示す模式図である。
【図15】本発明の第1の実施形態に係る半導体スナバ回路の他の構成を示す断面図である。
【図16】本発明の第1の実施形態に係る半導体スナバ回路の他の構成を示す断面図である。
【図17】本発明の第1の実施形態に係る半導体スナバ回路の他の構成を示す断面図である。
【図18】本発明の第1の実施形態に係る半導体スナバ回路の他の構成を示す断面図である。
【図19】本発明の第1の実施形態に係る半導体スナバ回路の他の構成を示す断面図である。
【図20】本発明の第1の実施形態に係る半導体スナバ回路の他の構成を示す断面図である。
【図21】本発明の第1の実施形態に係る半導体スナバ回路の他の構成を示す断面図である。
【図22】本発明の第1の実施形態に係る半導体スナバ回路の他の構成を示す断面図である。
【図23】本発明の第1の実施形態に係る半導体スナバ回路の他の構成を示す断面図である。
【図24】本発明の第1の実施形態に係る半導体スナバ回路の他の構成を示す断面図である。
【図25】本発明の第1の実施形態に係る半導体スナバ回路の他の構成を示す断面図である。
【図26】振動現象の減衰波形のシミュレーション結果を示すグラフである。
【図27】静電容量比と振動現象収束時間比及び過渡損失の増加代との関係を示すグラフである。
【図28】本発明の第2の実施形態に係る半導体装置の構成を示す模式的な回路図である。
【図29】本発明の第2の実施形態に係る半導体装置の実装形態の例を示す模式図である。
【図30】本発明の第2の実施形態に係るスイッチング素子の構造を示す断面図である。
【図31】本発明の第2の実施形態に係る半導体装置を用いた電力変換装置の回路図である。
【図32】本発明の第2の実施形態に係る半導体装置を用いた他の電力変換装置の回路図である。
【図33】本発明の第3の実施形態に係る還流ダイオードの構成を示す断面図である。
【図34】本発明の第3の実施形態に係るスイッチング素子の構成を示す断面図である。
【図35】本発明の第3の実施形態に係るスイッチング素子の他の構成を示す断面図である。
【図36】本発明の第3の実施形態に係るスイッチング素子の他の構成を示す断面図である。
【図37】本発明の第3の実施形態に係る還流ダイオードの他の構成を示す断面図である。
【図38】本発明の第4の実施形態に係る半導体装置の実装形態の例を示す模式図である。
【図39】本発明の第4の実施形態に係る半導体チップの構成を示す断面図である。
【図40】本発明の第4の実施形態に係る半導体チップの他の構成を示す断面図である。
【図41】本発明の第4の実施形態に係る半導体チップの他の構成を示す断面図である。
【図42】本発明の第4の実施形態に係る半導体チップの他の構成を示す断面図である。
【図43】本発明の第4の実施形態に係る半導体チップの他の構成を示す断面図である。
【図44】本発明の第4の実施形態に係る半導体チップの他の構成を示す断面図である。
【図45】本発明の第4の実施形態に係る半導体チップの他の構成を示す断面図である。
【図46】本発明の第5の実施形態に係る半導体装置の実装形態の例を示す模式図である。
【図47】本発明の第5の実施形態に係る半導体チップの構成を示す断面図である。
【図48】本発明の第5の実施形態に係る半導体チップの他の構成を示す断面図である。
【図49】本発明の第5の実施形態に係る半導体チップの他の構成を示す断面図である。
【図50】本発明の第5の実施形態に係る半導体チップの他の構成を示す断面図である。
【発明を実施するための形態】
【0009】
次に、図面を参照して、本発明の第1乃至第5の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【0010】
又、以下に示す第1乃至第5の実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。
【0011】
(第1の実施形態)
本発明の第1の実施形態に係る半導体装置10は、図1に示すように、アノード端子300とカソード端子400からなる一対の接続端子と、アノード端子300とカソード端子400間に接続されたユニポーラ動作する還流ダイオード100と、アノード端子300とカソード端子400間に還流ダイオード100と並列接続され、少なくともキャパシタ210と抵抗220を含む半導体スナバ回路200を備える半導体装置10である。後述するように、半導体スナバ回路200のキャパシタ210と抵抗220の値は可変である。
【0012】
なお、還流ダイオード100は、例えば、PN接合ダイオードの構造であっても、導通時にP型領域から注入される過剰キャリアの主成分である少数キャリアのライフタイムを制御することにより、ユニポーラ動作と同等の動作を行うため、このようなユニポーラ動作と同等の特性を有するダイオードについても、本発明で説明されるユニポーラ動作するダイオードに含まれるものとする。
【0013】
第1の実施形態では、一例として、還流ダイオード100と半導体スナバ回路200を異なる半導体チップとして形成した場合について説明する。なお、還流ダイオード100はユニポーラ動作と同等の動作をする還流ダイオードを含む。
【0014】
図1では、半導体スナバ回路200をキャパシタ210と抵抗220とを直列接続したいわゆるRCスナバ回路として構成した例を示しているが、キャパシタ210と抵抗220は少なくとも直列接続していれば、複数の部分に分割されて形成されていてもよいし、例えば交互に形成されていてもよい。
【0015】
図2は、還流ダイオード100(例えば炭化珪素ショットキーバリアダイオード)と半導体スナバ回路200(例えばシリコン半導体RCスナバ回路)からなる半導体装置10の具体的な実装形態の例である。図2では、半導体装置10が実装される半導体パッケージの一例として、絶縁基板500上に、例えば銅やアルミニウム等の金属材料からなるアノード側の金属膜310とカソード側の金属膜410が形成されたセラミック基板を用いた場合を示している。絶縁基板500は、例えばセラミック等で形成された絶縁性を有する基板であり、且つ支持体としての機能を有する。
【0016】
上記セラミック基板上に、還流ダイオード100の配置された半導体チップ(図中、符号100で示す。)と半導体スナバ回路200が配置された半導体チップ(図中、符号200で示す。)が配置される。ここで、還流ダイオード100のカソード端子と半導体スナバ回路200のカソード端子400に接続する端子が、例えば半田やろう材等の接合材料を介して、金属膜410に接して配置される。そして、還流ダイオード100のアノード端子と半導体スナバ回路200のアノード端子300に接続する表面電極13は、例えばアルミニウムワイヤやアルミニウムリボン等の金属配線320、330を介して、金属膜310に接続される。図2に示しように、金属膜410はカソード端子400に接続し、金属膜310はアノード端子300に接続している。
【0017】
図2に示した半導体装置10の実装形態例では、アノード端子300に接続可能な表面電極13が半導体スナバ回路200にあらかじめ3個形成され、そのうち2個の表面電極13が金属配線330を介して金属膜310に接続されている例を示している。ただし、表面電極13の個数は複数であればよく、そのうちの少なくとも1個が金属膜310に接続されていればよい。
【0018】
なお、図1では、還流ダイオード100のアノード端子が接続するアノード端子300にキャパシタ210が接続され、還流ダイオード100のカソード端子が接続するカソード端子400に抵抗220が接続する例を示しているが、図3に示すように、アノード端子300に抵抗220が接続し、カソード端子400にキャパシタ210が接続してもよい。
【0019】
第1の実施形態では、半導体スナバ回路200が、例えばシリコンを半導体基体材料とし、且つ、アノード端子300に接続する電極とカソード端子400に接続する電極とが互いに対面するように形成された、いわゆる縦型の半導体チップである場合について説明する。また、還流ダイオード100が、例えば炭化珪素を半導体基体材料としたショットキーバリアダイオードの場合について説明する。このショットキーバリアダイオードについても、アノード端子300に接続する電極とカソード端子400に接続する電極とが互いに対面するように形成された、いわゆる縦型のショットキーバリアダイオードを一例として説明する。
【0020】
図4及び図5に、還流ダイオード100及び半導体スナバ回路200を構成する半導体チップの断面構造図の一例をそれぞれ示す。
【0021】
図4に示すように、還流ダイオード100は、例えば炭化珪素のポリタイプが4HタイプのN+型である基板領域1上にN-型のドリフト領域2が形成された基板材料で構成されている。基板領域1には、例えば抵抗率が数mΩcm〜数十mΩcm、厚さが数十μm〜数百μm程度の一般的な低抵抗基板を用いることができる。なお、素子構造や所要の耐圧により、抵抗率や厚みが上記範囲外となってもよいが、一般に抵抗率及び厚みは小さいほうが導通時の損失を低減できるため、可能な限り小さいことが好ましい。ドリフト領域2は、例えばN型の不純物密度が1015〜1018cm-3、厚みが0.1μm〜数十μmである。なお、ドリフト領域2についても、素子構造や所要の耐圧により、不純物密度や厚みが上記範囲外となってもよい。
【0022】
第1の実施形態では、例えば不純物密度が1016cm-3、厚みが5μmで耐圧が600Vクラスのドリフト領域2を採用した場合を説明する。ただし、耐圧は600Vクラスに限定されるものではない。なお、第1の実施形態では、半導体基体が基板領域1とドリフト領域2の二層からなる基板の場合について説明するが、抵抗率の大きさが上記の一例によらない基板領域1のみで形成された基板を使用してもよいし、多層の基板を使用してもよい。また、第1の実施形態においては、基板材料が炭化珪素材料である例を示すが、シリコン等の他の半導体材料であってもよい。
【0023】
図4に示すように、ドリフト領域2の基板領域1との接合面に対向する主面上に表面電極3が形成され、表面電極3に対向し、且つ基板領域1と接して裏面電極4が形成されている。表面電極3は、ドリフト領域2との間でショットキー障壁を形成する金属材料を少なくとも含む単層若しくは多層の金属材料から構成されている。ショットキー障壁を形成する金属材料は、例えば、チタン、ニッケル、モリブデン、金、白金等である。また、表面電極3はアノード端子300として外部電極と接続するため、表面電極3の最表面にアルミニウム、銅、金、ニッケル、銀等の金属材料を用いた多層構造としてもよい。一方、裏面電極4は、基板領域1とオーミック接続する電極材料から構成されている。オーミック接続する電極材料の一例としてはニッケルシリサイドやチタン材料などが挙げられ、裏面電極4はカソード端子400として外部電極と接続する。このように、図4に示す還流ダイオード100は、表面電極3がアノード端子、裏面電極4がカソード端子であるダイオードとして機能する。
【0024】
図5は、半導体スナバ回路200の断面構造図の一例である。例えばシリコンのN-型である基板領域11上に、例えばシリコン酸化膜等の誘電材料からなる誘電領域12が形成されている。図5に示した構成では、基板領域11は抵抗220として機能し、誘電領域12はキャパシタ210として機能する。抵抗220に必要な抵抗値の大きさに応じて、基板領域11の抵抗率や厚みを設定する。例えば抵抗率が数mΩcm〜数百Ωcm、厚さが数十〜数百μm程度の基板を用いる。少なくとも還流ダイオード100に含まれる抵抗値よりも大きくなるように、例えば、抵抗率が100Ωcmで厚さが300μmの基板を用いる。なお、図5では、基板領域11が単一の抵抗率を有するように形成された場合を例示しているが、基板領域11が抵抗率の異なる複数の部分から構成されていてもよい。また、図5では基板領域11の導電型をN型としているが、P型でももちろんよい。
【0025】
キャパシタ210に必要な耐圧及び必要な静電容量の大きさに応じて、誘電領域12の厚みや面積が決定される。耐圧については、誘電領域12の破壊防止のため、還流ダイオード100よりも高いことが好ましい。また、静電容量については、還流ダイオード100の遮断状態時(高電圧印加時)に生じる空乏層の静電容量に対して、100分の1程度〜100倍ぐらいの範囲で選ぶことができる。十分なスナバ機能を発揮し、且つ損失の増加を極力抑えるために必要なチップ面積を考慮すると、後述する計算結果で示すように、概ね10分の1程度〜10倍程度であることが好ましい。
【0026】
第1の実施形態においては、例えば還流ダイオード100よりも耐圧が高くなるように誘電領域12の厚みは例えば1μmとし、キャパシタ210の静電容量が還流ダイオード100の遮断状態時に形成される空乏層容量と同程度である場合について説明する。なお、誘電領域12は、シリコン酸化膜以外の材料でも、所定の耐圧を有し、かつキャパシタ210として機能する誘電材料であればどのような材料でもよいが、絶縁破壊電界と比誘電率との積の値がシリコン酸化膜の値よりも大きい材料であれば、更によい。
【0027】
このような材料を用いた場合には、誘電領域12の絶縁耐圧を維持しつつ、少ない面積で必要な静電容量を得ることができる。例えば、一般的なシリコン酸化膜の物性値を、絶縁破壊電界が1×109V/m、比誘電率が3.9とした場合、シリン酸化膜の厚みが1μmの場合に1cm2当たりの静電容量は約3.4nF程度である。これに対して、シリコン酸化膜の代わりに窒化シリコン(Si3N4)膜を用いた場合、絶縁破壊電界が1×109V/m、比誘電率が7.5とすると、厚みが1μmで同等の耐圧を確保することができる。このとき、Si3N4膜を用いた場合の1cm2当たりの静電容量は6.6nF程度である。
【0028】
上記のように、誘電領域12にSi3N4膜を用いた場合は、シリコン酸化膜を用いた場合に比べて静電容量が約2倍程度大きくなり、誘電領域12の絶縁耐圧を維持しつつ、より大きな静電容量を得ることができる。したがって面積効率が向上し、ウェハコストを低減することができる。この効果は誘電材料の絶縁破壊電界と比誘電率との積で比較することができ、シリコン酸化膜の値と比較するとSi3N4膜の値は2倍程度である。更に、誘電領域12の材料がBaTiO3のような強誘電体であれば、この値がシリコン酸化膜の約13倍となり、誘電領域12の面積をより小さくできる。また、誘電領域12は単一の誘電材料とは限らず複数の誘電材料を積層したものを用いてもよい。例えば、図6に示すようにSi3N4膜をシリコン酸化膜で挟んだONO構造では、Si3N4膜でのリーク電流をシリコン酸化膜により最小限にすることができる。
【0029】
第1の実施形態においては、後述するように、還流ダイオード100に例えばショットキーバリアダイオードを用いた場合に、ユニポーラ動作によって本質的に発生する電流・電圧の振動現象に対して、静電容量が小さく小サイズのキャパシタ210と抵抗220を有する半導体スナバ回路200を並列接続することで、容易に且つ効果的に振動現象を抑制できる。即ち、バイポーラ動作するダイオードの振動低減用にスナバ回路として従来から用いられる、メイン電流が流れる経路にフィルムコンデンサやメタルクラッド抵抗等の外付けのディスクリート部品を配線する手法を用いる必要がない。また、効果的にスナバ機能を発揮する設計式として、キャパシタ210の静電容量値をC、抵抗220の抵抗値をR、振動現象の周波数をfとして、C=1/(2πfR)の関係式が一般的に知られている。第1の実施形態においては、上記の関係式を満たすように、小静電容量の半導体スナバ回路200を用いてキャパシタ210と抵抗220を容易に設定することができる。
【0030】
図5及び図6に示すように、誘電領域12上に複数の表面電極13が形成され、表面電極13に対向し、且つ基板領域11と接して裏面電極14が形成されている。表面電極13は、アノード端子300として外部電極と接続するため例えば金属材料で形成されており、最表面にアルミニウム、銅、金、ニッケル、銀等の金属材料を用いた単層構造若しくは多層構造である。同様に、裏面電極14についても、カソード端子400として外部電極と接続するため例えば金属材料で形成されており、最表面にアルミ、銅、金、ニッケル、銀等の金属材料を用いた単層構造若しくは多層構造である。このように、図5及び図6に示す半導体スナバ回路200は、表面電極13が図4に示す還流ダイオード100のアノード端子に接続し、裏面電極14が図4に示す還流ダイオード100のカソード端子に接続して、半導体RCスナバ回路として機能する。
【0031】
半導体スナバ回路200には、複数の表面電極13があらかじめ形成してあり、電流・電圧の振動現象を抑制するために必要なキャパシタ210の静電容量値及び抵抗220の抵抗値に応じて、配線工程の段階でアノード端子300に接続する表面電極13の個数を決定する。図5及び図6においては、3個形成した表面電極13のうち、中央と右側の2個をアノード端子300に接続した場合を示している。
【0032】
上記のように、アノード端子300に接続可能な表面電極13を複数備える構成にすることによって、1種類の半導体スナバ回路200の配置された半導体チップ(スナバチップ)を用いて、静電容量値や抵抗値が可変である半導体スナバ回路200を実現できる。つまり、1種類のスナバチップによって、種々の特性の還流ダイオード100に適応可能な半導体スナバ回路200を提供することができる。また、複数の表面電極13を備える構成にすることによって、半導体スナバ回路200を製造するためのマスクやプロセスの一部を、静電容量値や抵抗値の異なる半導体スナバ回路200で共通化することができ、製造コストの削減が可能になる。また、回路構成が変更になった場合においても、配線を変更するだけで、安定的に電流・電圧の振動現象を抑制することができる。
【0033】
次に、第1の実施形態に係る半導体装置10の動作について説明する。半導体装置10は、例えば図7や図8に示す電力エネルギーの変換手段の1つとして一般的に使用されるコンバータ(図7)やインバータ(図8)等の電力変換装置において、例えば400Vの電源電圧(+V)に対して逆バイアス接続になるように接続され、電流を還流する受動素子として使用される。半導体装置10の動作モードは、MOSFETやIGBT等のスイッチング素子のスイッチング動作に連動して、電流を遮断する遮断状態から電流を還流する導通状態へ、そして導通状態から遮断状態へと変化する。電力変換装置においては、電流を還流する受動素子に対しても、スイッチング素子と同様に、低損失で且つ誤動作等が起こりにくい安定動作が求められる。第1の実施形態においては、図7のコンバータ回路を一例として動作を説明する。なお、図7中のスイッチング素子Sは、例えばIGBTで構成されている。
【0034】
スイッチング素子Sがオンし、スイッチング素子Sに電流が流れている状態においては、受動素子である半導体装置10は逆バイアス状態となり遮断状態になる。図4に示した還流ダイオード100(ここでは、ショットキーバリアダイオード)では、アノード端子300とカソード端子400間に逆バイアス電圧が印加されるため、表面電極3とのショットキー接合部から伸びた空乏層がドリフト領域2中に生じて、遮断状態が維持される。また、図5に示した半導体スナバ回路200では、キャパシタ210として機能する誘電領域12が高電圧により充電された状態になっており、遮断状態を維持する。このように、遮断状態においては、受動素子がショットキーバリアダイオードのみで構成されている場合と同様に動作する。
【0035】
次に、スイッチング素子Sがオフすると、スイッチング素子Sがオフ状態に移行するのに連動して、半導体装置10は順バイアス状態となって導通状態に移行する。図4に示した還流ダイオード100のドリフト領域2中に広がっていた空乏層は後退し、表面電極3とドリフト領域2との間に形成されているショットキー接合部にショットキー障壁高さに応じた順バイアス電圧が印加されると、還流ダイオード100は導通状態となる。このとき、還流ダイオード100に流れる電流は、裏面電極4側からドリフト領域2中に供給される電子による電子電流のみでほぼ構成されており、ユニポーラ動作をする。また、図5に示した半導体スナバ回路200においては、高電圧の逆バイアス状態から低電圧の順バイアス状態に移行するため、誘電領域12に充電されていた電荷が放電され、過渡電流が流れる。
【0036】
しかしながら第1の実施形態に係る半導体装置10では、誘電領域12の静電容量が、還流ダイオード100の遮断時に形成される空乏容量と同程度であって非常に小さい。このため、放電によって流れる過渡電流の大きさは、半導体スナバ回路200と並列接続する還流ダイオード100に流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。そして、半導体スナバ回路200は、バイアス電圧の変化に伴う過渡電流が流れた後は、順バイアス状態となり定常状態に移行するため遮断状態となり、還流ダイオード100のみが導通状態となる。
【0037】
還流ダイオード100が炭化珪素材料の半導体基体からなるショットキーバリアダイオードで構成されている場合、一般的なシリコン材料からなるPN接合ダイオードに比べて、ドリフト領域2の抵抗をより低く形成することができ、導通損失を低減することができる。このように、第1の実施形態では、導通状態においても受動素子がショットキーバリアダイオードのみで構成されている場合と同様の効果を奏する。
【0038】
次に、スイッチング素子Sがターンオンすると、スイッチング素子Sがオン状態に移行するのに連動して、半導体装置10は逆バイアス状態となり遮断状態に移行する。ショットキーバリアダイオードである還流ダイオード100において、裏面電極4側からドリフト領域2中に供給されていた電子による電子電流は順バイアス電圧の低下と共に減少する。そして、順バイアス電圧がショットキー接合部のショットキー障壁高さに応じた電圧以下になり、更には、ショットキー接合部に逆バイアス電圧が印加されはじめると、ドリフト領域2中に表面電極3とのショットキー接合部から伸びた空乏層が広がり、還流ダイオード100は遮断状態に移行する。
【0039】
導通状態から遮断状態に移行する際に、還流ダイオード100の内部に蓄積されていた過剰キャリアが消滅する過程において過渡的に発生する電流が逆回復電流である。この逆回復電流は、半導体装置10及びスイッチング素子Sに過渡電流として流れ、半導体装置10及びスイッチング素子Sそれぞれにおいて損失(ここでは逆回復損失と呼ぶ)が発生する。このことから、還流ダイオード100に発生する逆回復電流は極力小さいほうがよい。
【0040】
還流ダイオード100を炭化珪素からなる半導体材料で形成したユニポーラ動作のショットキーバリアダイオードで形成した場合、一般的なシリコンで形成されたPN接合ダイオードに比べると、この逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。
【0041】
この逆回復損失の違いは、以下のように両者の遮断・導通のメカニズムの違いで説明することができる。
【0042】
一般的なシリコンで形成されたPN接合ダイオードは、順バイアス導通時に少数キャリア注入によるドリフト領域の伝導度変調効果がある。このため、導通損失を極力低減しつつ耐圧を確保するために、ドリフト領域の厚みを小さく、且つ不純物濃度を低く形成するのが一般的である。そして、例えば耐圧が600VクラスのPN接合ダイオードを実現しようとすると、低不純物濃度の実現性の制限から、例えばドリフト領域の不純物密度を1014cm-3程度とした場合は、厚みが50μm程度で比較的ドリフト領域の厚い基板を使用する必要がある。導通時には、バイポーラ動作の伝導度変調効果によって、流れる電流の大きさに応じて少数キャリアと多数キャリアがほぼ同等の濃度になるようにドリフト領域に注入されるため、低抵抗を得ることができる。例えば数百A/cm2程度の順バイアス電流が流れた場合、多数キャリア(電子)及び少数キャリア(ホール)の濃度が共に1017cm-3台になる程度までキャリアが注入され、それらが過剰キャリアとなって動作する。
【0043】
一方、ショットキーバリアダイオードでは、導通時に流れる電流が多数キャリアである電子のみで構成される。このため、遮断状態に移行する際に発生する過剰なキャリアの量自体が、ほぼ還流ダイオード100に空乏層が形成される際に空乏層中から排出されるキャリアのみの量である。つまり、例えば耐圧を600Vクラスとして不純物密度が1016cm-3、厚みが5μmのドリフト領域が全域空乏化した場合にも、上記PN接合ダイオードと単純に比較して、キャリア密度が10分の1、キャリアの分布しているドリフト領域の厚みが10分の1となり、トータルで100分の1程度の過剰キャリアしか発生しない。このことから、還流ダイオード100をユニポーラ動作する素子で形成することにより、逆回復電流は大幅に低減し、その結果、逆回復損失を大幅に低減することができる。このように、逆回復損失低減の効果は、受動素子がショットキーバリアダイオードのみで構成されている場合と同様の効果を奏する。
【0044】
更に、第1の実施形態に係る半導体装置10は、受動素子がショットキーバリアダイオードのみで構成されている場合には本質的に解決できなかった、受動素子がユニポーラ動作する場合に生じる逆回復動作時の電流・電圧の振動現象を抑制する機能を有する。
【0045】
この振動現象自体は、還流ダイオードが組み込まれたインバータ等の電力変換装置の回路中に生じる寄生インダクタンスLsと、逆回復動作時に還流ダイオードに生じる逆回復電流Irの遮断速度(dIr/dt)との相互作用によってサージ電圧が生じ、このサージ電圧の発生を起点として生じることが一般的に知られている。この電流・電圧の振動現象は、サージ電圧による素子の破壊、振動動作中の損失の増大、周辺の回路の誤動作等を引き起こすことから、安定動作の阻害要因となるため、抑制することが求められる。振動現象を低減するためには、逆回復動作時の電流の遮断速度(dIr/dt)を緩和することと、更には振動している電流をいち早く減衰し振動を収束させる機構が必要となる。
【0046】
しかしながら、ユニポーラ動作をするショットキーバリアダイオードのみでは、逆回復電流Irの成分が多数キャリアで構成されているため、過剰キャリアによる逆回復電流Irは大きく減るものの、空乏層の形成速度でほぼ決まる逆回復時間tをほとんど制御できない。このため、電流・電圧に振動現象が生じやすく、その振動も容易に減衰しない。その理由として大きく2つ挙げられる。
【0047】
1つの理由は、ショットキーバリアダイオードにおいては、遮断状態から導通状態に注入される過剰キャリアが、遮断時にドリフト領域中に形成される空乏領域を補充する多数キャリアのみで構成されている点である。つまり、ショットキーバリアダイオードの逆回復電流の遮断速度(dI/dt)はほとんど空乏領域の形成速度にのみ依存し、且つ、少数キャリアがほとんど存在しないため、PN接合ダイオードのようなライフタイム制御法をそのまま用いることはできない。このため、ショットキーバリアダイオードのみを用いる場合に、スイッチング素子のスイッチング速度を向上し過渡損失を低減しようとすると、より激しい振動現象が発生する。つまり、過渡損失の低減と振動現象の抑制にはトレードオフの関係がある。
【0048】
他の1つの理由は、ショットキーバリアダイオードは導通時にほぼ多数キャリアのみで動作するため、導通時も遮断直前においても、ショットキーバリアダイオード内部の抵抗はドリフト領域の厚み及び不純物濃度に準じた抵抗で変わらない点である。上述したように、PN接合ダイオードは、導通時は伝導度変調効果によって低抵抗になるものの、伝導度変調が解除される逆回復動作時にはドリフト領域が高抵抗となり、逆回復電流Irを抵抗制限する機構を有している。これに対して、ショットキーバリアダイオードは、それ自体の抵抗成分は導通時も遮断直前においても低抵抗であり、逆回復電流Irを抵抗制限する機構を有していない。そのため、電流・電圧に振動現象が生じやすく、その振動も容易に減衰しない。更に、半導体材料として炭化珪素等のワイドギャップ半導体を用いることにより、素子自体の抵抗が小さいため導通損失を低減できる反面、振動現象がより起きやすい。このため、ショットキーバリアダイオードのみを用いる場合、導通時の損失と振動現象の抑制機構にトレードオフの関係がある。
【0049】
これに対して、第1の実施形態に係る半導体装置10においては、還流ダイオード100と半導体スナバ回路200を並列接続する簡便な構成により、過渡損失及び導通損失を低減しつつ、振動現象を抑制することができる。
【0050】
即ち、半導体装置10においては、還流ダイオード100において順バイアス電流が減少してゼロになると、逆バイアス電圧による空乏層がドリフト領域2中に形成され、過剰キャリアで構成される逆回復電流が流れ始める。この逆バイアス電圧が印加されるのとほぼ同時に、半導体スナバ回路200中の誘電領域12からなるキャパシタ210にも同等の逆バイアス電圧が印加され、半導体スナバ回路200中にも相応の過渡電流が流れ始める。この半導体スナバ回路200に流れる過渡電流は、誘電領域12からなるキャパシタ210の大きさと基板領域11の抵抗成分の大きさで決まり、自由に設計することができる。この並列接続された半導体スナバ回路200の効果は3つある。
【0051】
第1の効果は、半導体スナバ回路200は電圧の過渡変動がないと動作しないため、スイッチング素子Sのスイッチング速度には影響を与えず、スイッチング速度に依存する損失を従来と同様に低く抑えることができる点である。つまり、還流ダイオード100に流れる順バイアス電流の遮断速度を高速に設定することができるため、メイン電流の遮断に伴う損失を低減できる。第2の効果は、還流ダイオード100が逆回復動作に入ったときに、還流ダイオード100に並列接続された半導体スナバ回路200のキャパシタ成分及び抵抗成分が作用し、逆回復電流の遮断速度(dIr/dt)を緩和することができ、サージ電圧そのものを低減できる点である。第3の効果は、半導体スナバ回路200に流れた電流が基板領域11の抵抗成分により電力消費されるため、寄生インダクタンスLsで生じたエネルギーが吸収され、振動現象が素早く収束される点である。
【0052】
このように、第1の実施形態に係る半導体装置10は、還流ダイオード100が有する過渡損失及び導通損失を低減する性能を有すると同時に、半導体スナバ回路200を用いることでユニポーラ動作に本質的な振動現象を解消できる。
RCスナバ構成は一般的に知られた回路であるが、スナバ回路を半導体基体上に形成した半導体スナバ回路200は、ユニポーラ動作若しくはユニポーラ動作と同等の動作を有する還流ダイオード100と組み合わせることで、初めてスナバ回路として十分な機能を果たすことができる。
【0053】
従来、インバータ等の電力変換装置に一般的に用いられてきたシリコンからなるPN接合ダイオードについては、電力容量の制限で半導体チップ上にスナバ回路を形成することは事実上困難であり、このため、ディスクリート部品であるフィルムコンデンサ等からなるキャパシタとメタルクラッド抵抗等からなる抵抗を、電力変換装置の半導体パッケージの内側若しくは外側のメイン電流が流れる経路に配置する必要があった。その理由として、スナバ回路が十分機能を果たすためには、逆回復電流の遮断速度(dIr/dt)を緩和するために、還流ダイオードに流れる逆回復電流と同程度の過渡電流が流れる静電容量を持つキャパシタが必要であること、及び、振動現象を減衰するために、そのキャパシタに流れる電流を電力消費可能な電力容量を有する抵抗が必要であること、が挙げられる。
【0054】
上述したように、PN接合ダイオードは、還流する電流の大きさによって逆回復電流の大きさが変化し、上記一例ではユニポーラ動作のショットキーバリアダイオードに比べて100倍の逆回復電流が発生する。還流ダイオードに流れる電流密度が更に大きくなったり、耐圧クラスが大きくなったりするほど、導通時に注入される過剰キャリアは増大し、逆回復電流も大きくなる。そのため、還流ダイオードがPN接合ダイオードである場合、キャパシタを半導体チップ上に形成しようとすると、厚みは必要耐圧で制限されることから、ユニポーラ動作する還流ダイオードと比べて単純に計算してキャパシタの面積を100倍にする必要がある。また、抵抗に関しても消費すべき電力が100倍となるため体積を100倍にする必要があり、結果として100倍のチップサイズが必要となる。このため、電力変換装置におけるスナバ回路を半導体チップで形成することは事実上困難であった。
【0055】
第1の実施形態では、還流ダイオード100に流れる過渡電流が、高々ドリフト領域2に空乏層が形成される際に発生するキャリアのみからなる過渡電流であることに着目し、スナバ回路を静電容量の小さい半導体スナバ回路200で形成する点が従来技術と異なる。更に、第1の実施形態で説明した構成により、過渡損失と導通損失を低減する機能と振動現象を抑制する機能の点で、従来技術にはない以下の新たな効果を奏する。
【0056】
1つの効果は、ユニポーラ動作をする還流ダイオード100に所定の静電容量値及び抵抗値をもつ半導体スナバ回路200を並列接続すると、その還流ダイオード100が動作する全電流範囲、全温度範囲において、スナバ機能が有効に働くということである。上述したように、ショットキーバリアダイオードの逆回復電流は、逆バイアス電圧によって空乏層が生じた際に発生する過剰キャリアのみで構成されている。このため、還流動作時に流れていた電流の大きさによらず、毎回ほぼ一定の逆回復電流が流れる。また同様の理由で、還流ダイオードの温度にもほとんど影響を受けず、ほぼ一定の逆回復電流が流れる。このため、全ての電流範囲、温度範囲において、過渡損失を低減し、且つ振動現象を抑制することができる。これらは、一般的なPN接合ダイオードとの組み合わせでは得られない効果である。
【0057】
他の1つの効果は、スナバ回路を半導体スナバ回路200で形成することで、図2に示すように還流ダイオード100の直近に低インダクタンスで半導体スナバ回路200を実装することができ、更に過渡損失を低減し且つ振動現象を抑制できる点である。これは、還流ダイオード100に半導体スナバ回路200を並列接続する際に生じる寄生インダクタンスが小さいほど、半導体スナバ回路200に過渡電流が流れやすく、このため還流ダイオード100に流れる逆回復電流の遮断速度(dIr/dt)を緩和しやすくなること、及び、半導体スナバ回路200中のキャパシタ210に印加される電圧に重畳される寄生インダクタンスで発生する逆起電力が小さくなり、キャパシタ210の耐圧範囲でスイッチング時間を速くできることによる。このことから、第1の実施形態においては、ディスクリート部品のキャパシタや抵抗を用いるスナバ回路の場合に比べて、寄生インダクタンスを低減することで、スイッチング時間を短縮し過渡損失を低減できるとともに、逆回復電流の遮断速度を適切に緩和し振動現象を抑制することができる。
【0058】
また、半導体スナバ回路200を還流ダイオード100の直近に実装することは、不要なノイズ放射を低減することにもなる。例えばディスクリート部品のキャパシタと抵抗を用いるスナバ回路の場合では、還流ダイオード100で発生した振動電流はこれらディスクリート部品を経由して還流ダイオード100に戻る経路を通る。その際に抵抗により振動電流が抑制されていくが、それまでの間にこの電流経路が作る面が一種のループアンテナとして働き、ノイズを放射する。スナバ回路を半導体スナバ回路200で形成した場合には、還流ダイオード100の直近に半導体スナバ回路200を実装することにより、振動電流の電流経路が作る面の大きさがディスクリート部品を用いた場合よりも格段に小さくなり、振動電流によるノイズ放射が低減される。これにより、ノイズによる制御回路等の誤動作を防ぐことができる。
【0059】
更に、スナバ回路を半導体スナバ回路200で形成することにより、還流ダイオード100と同様の実装工程を用いて電力変換装置を構成することができる。このため、簡便で且つ容易に振動現象を抑制きるとともに、ディスクリート部品を使用したスナバ回路に比べて必要な体積も大幅に低減できる。
【0060】
また、半導体スナバ回路200の抵抗成分を半導体基体で形成し図2に示すような半導体パッケージに直接実装することができるため、高い放熱性を得ることができる。そのため、外付けの抵抗等に比べて、より高密度の抵抗設計が可能となる。つまり、破壊に対する耐性が高くより小型化が可能である。
【0061】
所定の耐圧を得る場合に、還流ダイオード100にワイドバンドギャップ半導体素子を採用して空乏層の厚みを小さくするほど、還流ダイオード100自体の抵抗が小さく低導通損失を低減できる。その反面、逆回復電流の遮断速度(dIr/dt)が高くなり、且つ振動エネルギーが消費されないため、振動現象がより顕著になる。例えば、還流ダイオード100としてシリコンからなるショットキーバリアダイオードを用いた場合には、本発明の効果として一定レベルの効果は得られるものの、ドリフト領域2の不純物濃度や厚みの制限により、炭化珪素材料に比べて還流ダイオード100自体に大きな抵抗成分を有し、還流ダイオード100自体で振動エネルギーを消費し減衰しやすい。一方、還流ダイオード100を炭化珪素等のワイドバンドギャップ半導体で構成することにより、より顕著に導通損失の低減と振動現象の緩和を両立することができる。つまり、第1の実施形態で一例としてあげたように、還流ダイオード100を炭化珪素からなるショットキーバリアダイオードで構成することで、本発明の効果を最大限に引き出すことができる。
【0062】
なお、還流ダイオード100の半導体材料を炭化珪素とする場合以外でも、還流ダイオード100に窒化ガリウムやダイヤモンド等のワイドギャップ半導体を用いても同様の効果を得ることができる。
【0063】
また、実装形態の一例として図2に示したセラミック基板を用いた半導体パッケージ以外にも、例えば図9に示すように、モールド樹脂510で覆われた金属基材420を支持基材及びカソード端子とし、アノード端子300とカソード端子400を有する所謂モールドパッケージ型の実装形態を用いてもよいし、他の実装形態を用いてもよい。図9に示した例では、半導体スナバ回路200に表面電極13があらかじめ3個形成されており、そのうち2個が金属配線330を介してアノード側の金属膜340に接続されている。
【0064】
第1の実施形態においては、還流ダイオード100と半導体スナバ回路200がそれぞれ1チップずつの場合を示しているが、還流ダイオード100と半導体スナバ回路200の一方若しくは両方が複数のチップで構成されていてもよい。また、図2及び図9では、カソード端子側の裏面電極4や裏面電極14を半田等により実装し、アノード端子側は金属配線320、330で配線する例を示したが、カソード端子及びアノード端子の両方を半田等により実装する方式としてもよい。カソード端子及びアノード端子の両方を半田等により実装することで冷却性能が向上する。このため、還流ダイオード100の放熱性及び半導体スナバ回路200の抵抗220の放熱性が増し、より高密度に実装することができる。
【0065】
以上では、半導体スナバ回路200の構造の一例として図5を参照して説明したが、図10〜図21に示す構成の半導体スナバ回路200を用いることもできる。
【0066】
図10に示した構成例では、面積が互いに異なる複数の表面電極13があらかじめ形成してあり、配線工程の段階で、電流・電圧の振動現象を抑制するために必要なキャパシタ210及び抵抗220の値に応じて、アノード端子300に接続する表面電極13の個数及び場所が決定される。図10に示した構成例は、3個形成した表面電極13のうち、図面の左側と右側の2個がアノード端子300に接続された場合を示している。図10に示した構成にすることにより、図4に示した構成例に比べて、アノード端子300に接続される表面電極13の総面積を細かく設定できる。その他の構成に関しては、図5に示した構成例と同様であるので説明を省略する。
【0067】
図11に示した構成例では、複数の表面電極13があらかじめ形成してあり、電流・電圧の振動現象を抑制するために必要なキャパシタ210及び抵抗220の値に応じて、複数の表面電極13の少なくともいくつかを表面電極13上に配置された結合表面電極1001により接続する。結合表面電極1001はアノード端子300に接続される。図11は、3個形成した表面電極13のうち、中央と右側の2個を結合表面電極1001で接続した場合について示す。図11に示した構成にすることにより、表面電極13間の領域もキャパシタ210の一部として利用することができるため、アノード端子300に接続される表面電極13と結合表面電極1001の総面積を細かく設定することができる。 その他の構成に関しては、図5に示した構成例と同様であるので説明を省略する。
【0068】
図12は半導体スナバ回路200の上面図であり、結合表面電極1001の構成例を示している。図12に示した例では、表面電極13が縦3×横3の合計9個形成され、そのうちの8個が結合表面電極1001によって接続されている。図12に示した構成例は、例えば、半導体スナバ回路200上の全面に結合表面電極1001とフォトレジスト膜を形成し、フォトリソグラフィ技術を用いて所望の形状にパターニングしたフォトレジスト膜をマスク材とするエッチングによって、結合表面電極1001をパターニングして得られる。したがって、フォトレジスト膜のマスクパターンを変更するだけで、キャパシタ210と抵抗220の値を所定の範囲内で任意に設定することができる。
【0069】
図13は半導体スナバ回路200の上面図であり、結合表面電極1001の他の形成例を示している。図13に示した例では、図12と同様に表面電極13が縦3×横3の合計9個形成され、そのうちの8個の表面電極13が3個の結合表面電極1001によって接続されている。図12との違いは、同一形状の複数の結合表面電極1001を使って、表面電極13間を接続している点である。図13に示した構成例では、フォトレジスト膜のマスクパターンを1つ用意しておけば、ステッパ等の露光装置の露光プログラムを変更するだけで、接続する表面電極13の個数を任意に選択できる。このため、図12に示した構成例に比べて、マスクコストを増大させることなく汎用性を向上させることができる。
【0070】
図14は、結合表面電極1001を形成する他の方法を示している。図14では、結合表面電極1001を成膜する際に、蒸着用メタルマスク1002を用いて、結合表面電極1001をパターニングしている。このような工程を用いることにより、フォトリソグラフィ技術を用いる必要なく、プロセスコストを低減することができる。
【0071】
図15に示した構成例は、表面電極13に沿って配置された膜厚の異なる複数の誘電領域により誘電領域12が形成され、各誘電領域上にそれぞれ表面電極13が形成された例である。図15に示すように、誘電領域12の膜厚は表面電極13に沿って変化する。配線工程の段階で、電流・電圧の振動現象を抑制するために必要なキャパシタ210及び抵抗220の値に応じて、アノード端子300に接続する表面電極13の個数及び場所が決定される。図15は、3個形成した表面電極13のうち、中央と右側の2個をアノード端子300に接続した例を示している。図15に示した構成にすることにより、図5に示した構成例に比べて、キャパシタ210の静電容量を広い範囲で設定することができる。その他の構成に関しては、図5に示した構成例と同様であるので説明を省略する。
【0072】
図16に示した構成例は、誘電領域12が、表面電極13に沿って配置された誘電率の異なる複数の誘電体からなる複数の誘電領域121〜誘電領域123からなる例を示す。誘電領域121〜誘電領域123上に表面電極13がそれぞれ形成されている。図16に示した例では、左側の表面電極13下の誘電領域121がTiBaO3膜からなり、中央の表面電極13下の誘電領域122がSiO2膜からなり、右側の表面電極13下の誘電領域123がSi3N4膜からなる。配線工程の段階で、電流・電圧の振動現象を抑制するために必要なキャパシタ210及び抵抗220の値に応じて、アノード端子300に接続する表面電極13の個数及び場所が決定される。図16は、3個の表面電極13のうち、中央と右側の2個をアノード端子300に接続した例を示している。図16に示した構成にすることにより、図5に示した構成例に比べて、キャパシタ210の静電容量を広い範囲で設定することができる。その他の構成に関しては、図5に示した構成例と同様であるので説明を省略する。
【0073】
図17に示した構成例では、表面電極13に沿って配置された膜厚が異なる複数の基板領域により基板領域11が形成され、各基板領域の上方にそれぞれ表面電極13が形成されている。図17に示すように、基板領域11の膜厚は表面電極13に沿って変化する。配線工程の段階で、電流・電圧の振動現象を抑制するために必要なキャパシタ210及び抵抗220の値に応じて、アノード端子300に接続する表面電極13の個数及び場所が決定される。図17に示した構成例では、図面の右側の表面電極13下方で基板領域11が最も厚く、抵抗220の値が大きい。左側の表面電極13下方で基板領域11が最も薄く、抵抗220の値が小さい。図17は、3個の表面電極13のうち、中央と右側の2個をアノード端子300に接続した例を示している。図17に示した構成にすることにより、図5に示した構成例に比べて、抵抗220の値を広い範囲で設定することができる。 その他の構成に関しては、図5に示して構成例と同様であるので説明を省略する。
【0074】
図18に示した構成例は、基板領域11が、不純物濃度が異なり、抵抗率が異なる複数の基板領域111〜基板領域113からなる例を示す。図18に示すように、表面電極13に沿って基板領域111〜基板領域113は配置されている。例えば、基板領域11において、図面左側の基板領域111の抵抗率を0.1Ωcm、中央の基板領域112の抵抗率を0.2Ωcm、右側の基板領域113の抵抗率を0.3Ωcm等にする。基板領域111〜基板領域113の上方にそれぞれ表面電極13が形成されている。配線工程の段階で、電流・電圧の振動現象を抑制するために必要なキャパシタ210及び抵抗220の値に応じて、アノード端子300に接続する表面電極13の個数及び場所が決定される。図18は、3個の表面電極13のうち、中央と右側の2個をアノード端子300に接続した例を示している。図18に示した構成にすることにより、図5に示した構成例に比べて、抵抗220の値を広い範囲で設定することができる。その他の構成に関しては、図5に示して構成例と同様であるので説明を省略する。
【0075】
また、第1の実施形態の説明においては、半導体スナバ回路200の構造の一例として、キャパシタ210を誘電体により形成し、抵抗220を基板領域により形成する場合について説明したが、キャパシタ210及び抵抗220を他の方法で形成してよいことはもちろんである。
【0076】
図19は、図5で示したシリコン酸化膜からなる誘電領域12として、基板領域11と異なる導電型つまりP型の反対導電型領域15を形成した場合を示している。図5に示した構成の場合は、還流ダイオード100が逆回復動作する際に印加される電圧を、誘電領域12によるキャパシタ210に充電することで振動現象を抑制する。これに対し、図19に示した構成では、不純物濃度の異なる複数の基板領域111〜基板領域113を有するN型の基板領域11と、P型の反対導電型領域15との間に形成される空乏層をキャパシタ210として使用する。
【0077】
図19に示した構成例では、基板領域11が不純物濃度の異なる基板領域111〜基板領域113を有し、基板領域111〜基板領域113で形成される空乏層の厚みが異なる。このため、キャパシタ210の静電容量も基板領域111〜基板領域113で異なる。空乏層をキャパシタ210として用いる利点は、シリコン酸化膜等の誘電領域12に比べると、過渡電流による劣化が比較的少ない点である。つまり、長期信頼性の点で有利である。
【0078】
また、基板領域11に空乏層を形成する他の構成として、例えば図20に示すように、不純物濃度の異なる基板領域111〜基板領域113を有する基板領域11上に、基板領域11とショットキー接合を形成する金属材料からなる表面電極13を形成する方法も採用可能である。表面電極13と基板領域111〜基板領域113間でそれぞれ形成される空乏層の厚みは互いに異なるため、空乏層による静電容量も異なる。ショットキー接合以外にも、ヘテロ接合等の逆バイアス電圧が印加されると空乏層が形成される構成であれば、どのような構成でも同様の効果を得ることができる。
【0079】
なお、図19及び図20に示した構成では、順バイアス時に順方向電流が流れることが懸念される。しかし、図19及び図20に示した基板領域11の抵抗値は還流ダイオード100のドリフト領域2の抵抗に比べて大きいため、電流の大部分は低抵抗の還流ダイオード100に流れる。このため、順バイアス時の導通損失にはほとんど影響しない。
【0080】
図21及び図22に示すように、複数の領域を直列若しくは並列に形成してキャパシタ210を構成してもよい。図21は、図5に示した誘電領域12によるキャパシタと、図19に示した反対導電型領域15を形成することで得られる空乏層を利用したキャパシタとを直列に接続して、キャパシタ210を構成した例を示す。図22は、誘電領域12によるキャパシタと、図20に示した空乏層によるキャパシタとを並列に接続して、キャパシタ210を構成した例を示す。いずれにしても、キャパシタ210と抵抗220とを直列接続するように形成されていれば、どのような領域でキャパシタ210を構成してもよい。
【0081】
図23は、図5に示した構成では基板領域11からなる抵抗220を、基板領域11以外で形成した例を示している。図23に示して構成例では、図5で用いた基板領域11の代わりに、N+型の低抵抗基板で構成された低抵抗基板領域16を形成する。そして、抵抗220として、例えば多結晶シリコンからなり、異なる抵抗率を持つ複数の抵抗領域17を誘電領域12上に形成する。多結晶シリコンからなる抵抗領域17は、厚み及び不純物濃度を変えることで抵抗値を自由に設定できる点が利点として挙げられる。つまり、支持基体として基板領域を選ぶ際にどのような基板を選択しても第1の実施形態に係る半導体スナバ回路200を形成できる。このため、材料選択等の自由度をあげることが可能となる。
【0082】
更に、図23に示した3個ある抵抗領域17の抵抗率を互いに異なる抵抗率にすることにより、抵抗220の値を広い範囲で任意に設定することができる。なお、抵抗領域17は多結晶シリコン以外でも、どのような材料を用いてもよいが、抵抗領域17をシリコンよりも高い絶縁破壊電界を持つ材料で構成するとなおよく、抵抗領域17の製造プロセスを更に容易にできる。例えば、逆回復時に還流ダイオード100の両端にサージ電圧として100Vが印加された場合、半導体スナバ回路200においてはキャパシタ210に過渡電流が流れるため、概ね抵抗220の両端に、サージ電圧と同等の100Vが印加される。このとき、抵抗220に、その材料に応じた絶縁破壊電界と厚みから決まる絶縁破壊電圧以上の破壊耐圧が求められる。シリコンの場合、100Vの破壊耐圧を持たせるためには、シリコンの絶縁破壊電界が約0.3MV/cmであるので、3μm程度の厚さが必要になる。シリコンよりも高い絶縁破壊電界を持つポリ炭化珪素を抵抗領域に用いると、ポリ炭化珪素の絶縁破壊電界は約3.6MV/cmであるので、厚みをシリコンの場合の1/10程度に削減することができる。そのため、抵抗領域製造時の堆積時間を短縮でき、プロセスを容易にすることができる。また、炭化珪素はシリコンよりも熱伝導率が3倍程度よいため、抵抗領域17の放熱性をよくする効果もある。
【0083】
図24は、図23に示した互いに異なる抵抗率を持つ複数の抵抗領域17と、図5に示した基板領域11とを直列に接続して、抵抗220を構成した例を示している。このように、抵抗220についても、キャパシタ210と直列接続するように形成されていれば、どのような領域で構成しても良い。
【0084】
以上に説明したように、図10〜図24に示した構成例においては、複数の表面電極13をあらかじめ形成しておくことで、必要なキャパシタ210及び抵抗220の値に応じて、配線工程時に還流ダイオード100のアノード端子に接続する表面電極13の個数や配置を選択できる。これにより、さまざまな仕様の還流ダイオード100に適応可能な半導体スナバ回路200を提供することができる。また、複数の表面電極13を形成することで、半導体スナバ回路200を製造するためのマスクやプロセスの一部を、静電容量値や抵抗値の異なる半導体スナバ回路200で共通化することができ、コストを削減できる。更に、回路構成が変更になった場合においても、配線を変更するだけで、安定的に電流・電圧の振動現象を抑制することができる。
【0085】
図5に示して構成例では、複数の表面電極13を形成し、還流ダイオード100のアノード端子に接続する表面電極13の個数を配線時に選択する場合について示した。一方、図25に示す構成例では、表面電極13の面積を変えることで、キャパシタ210及び抵抗220の値を変更することができる。したがって、ある一定の面積を持つ基板領域11および誘電領域12をあらかじめ作成しておけば、表面電極13の面積を変えるだけで、さまざまな仕様の還流ダイオード100に適応可能な半導体スナバ回路200を提供することができる。図25に示した構成にすることによって、基板領域11及び誘電領域12を形成するプロセスにおいて、共通のマスク、共通のプロセスを用いることができ、コストの削減が可能になる。図25に示した構成では、誘電領域12上の一部にのみ表面電極13が形成されている。つまり、並列接続された還流ダイオード100に応じて、電流・電圧の振動現象を抑制するのに必要なキャパシタ210及び抵抗220が形成されることを示している。
【0086】
図25に示した構成例において、表面電極13をパターニングする方法としては、図11〜図24において結合表面電極1001を形成した場合と同様に、専用のフォトリソグラフィ用マスクを用いる方法、所定のパターンのフォトリソグラフィ用マスクを用いて露光装置のプログラムを変更することで任意のパターンを形成する方法、蒸着用メタルマスクを用いてパターニングする方法等を用いることができる。
【0087】
図26及び図27は、スナバ回路に用いるキャパシタの静電容量Cの大きさと、振動現象の抑制効果との関係、及びキャパシタに流れる過渡電流による損失の増加代との関係について、回路シミュレータを用いて計算した例である。スナバ回路の振動低減は、回路中の寄生インダクタンスLs、還流ダイオードの静電容量成分C0、及び、還流ダイオードに並列接続されたスナバ回路のキャパシタの静電容量Cと抵抗の抵抗値Rで構成された簡単な回路で計算できる。本計算では、一例として、効果回路中の寄生インダクタンスLs=99nH、抵抗値R=40Ωに固定して、容量比C/C0の大きさによって、振動現象の減衰時間やスナバ回路で発生する過渡損失の増加代の変化を計算した。なお、還流ダイオードの静電容量成分C0は150pFとした。
【0088】
図26は、容量比C/C0が0.004倍〜40倍までの振動現象の波形を示す。図26に示すように、容量比C/C0が大きくなるほど、振動現象の減衰時間は小さくなる。特に、容量比C/C0が0.1倍前後から振動現象の減衰効果が顕著になっている。一方、容量比C/C0が10を超える辺りから振動現象の収束時間比の値が飽和傾向になる。
【0089】
図27の左側の軸は、スナバ回路がない場合において電圧若しくは電流振動が1/10に減衰するまでの時間をt0とし、スナバ回路を追加した際にスナバ回路がない場合と同等の振動となるまでの時間をtとした場合の振動現象収束時間比t/t0を示す。図27の右側の軸は、還流ダイオードに流れる過度電流により発生する損失をE0、スナバ回路のキャパシタに流れる過度電流により発生する損失をEとした場合の、過度損失の増加代E/E0を示す。過渡動作時にはキャパシタの静電容量Cの大きさに比例する過渡電流による損失Eが発生するため、キャパシタの静電容量Cは極力小さいことが好ましい。上記のように、半導体スナバ回路200に含まれるキャパシタ210の静電容量の大きさを、還流ダイオード100の遮断状態におけるキャパシタ成分の静電容量の大きさに比べて、1/10倍以上10倍以下の範囲で選択することにより、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。
【0090】
上記から、半導体スナバ回路200のキャパシタ210の静電容量値は、還流ダイオード100の遮断状態におけるキャパシタ成分の静電容量の大きさに比べて、1/10倍以上10倍以下の範囲で選択することが好ましい。これにより、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第1の実施形態で説明したどの構成例においても得ることができる。
【0091】
以上に説明したように、第1の実施形態に係る半導体装置10では、半導体スナバ回路200がアノード端子300に接続可能な表面電極13を複数備える。或いは、アノード端子300に接続する半導体スナバ回路200の表面電極13の面積を可変にできる。その結果、キャパシタ210の静電容量値と抵抗220の抵抗値を所望の値に設定することが可能である。つまり、半導体スナバ回路200の静電容量値や抵抗値を可変にすることによって、還流ダイオード100の仕様に応じてキャパシタ210と抵抗220の値が異なる複数のスナバ回路を用意する必要がなく、且つ逆バイアス時に還流ダイオードに発生する振動現象の収束時間を短縮できる半導体装置を提供できる。
【0092】
また、以上の説明では、キャパシタ210のアノード端子300に接続する表面電極が複数個あったり、面積を可変にしたりする例を示したが、カソード端子400に接続する表面電極を複数にしたり、面積を可変にしたりしてもよいことはもちろんである。また、複数にする表面電極や面積を可変にする表面電極は、キャパシタ210の電極であってもよいし、抵抗220の電極であってもよい。
【0093】
(第2の実施形態)
以下に、本発明の第2の実施形態に係る半導体装置について説明するが、第1の実施の形態と同様部分の説明は省略し、異なる特徴ついて説明する。
【0094】
図28に示すように、第2の実施形態に係る半導体装置10Aは、第1の実施形態で説明したユニポーラ動作若しくはユニポーラ動作と同等の動作をする還流ダイオード100と、少なくともキャパシタ210と抵抗220を含む半導体スナバ回路200に加え、還流ダイオード100及び半導体スナバ回路200に並列接続するスイッチング素子600を更に備える。図28に示した例では、半導体スナバ回路200はキャパシタ210と抵抗220を直列接続したRCスナバ回路である。図28に示すように、エミッタ端子301に、スイッチング素子600のエミッタ端子、還流ダイオード100のアノード端子、及び半導体スナバ回路200の抵抗220が接続する。コレクタ端子401に、スイッチング素子600のコレクタ端子、還流ダイオード100のカソード端子、及び半導体スナバ回路200のキャパシタ210が接続する。
【0095】
第2の実施形態では、一例として、還流ダイオード100、半導体スナバ回路200、及びスイッチング素子600を、それぞれ異なる半導体チップに形成した場合について説明する。また、半導体スナバ回路200の構成及び還流ダイオード100の構成が、第1の実施形態で説明した構成と同様である場合について説明する。スイッチング素子600については、例えばシリコンを半導体基体材料としたIGBTを使用した場合について、特にスイッチング素子600がエミッタ端子とコレクタ端子が互いに対面する電極で形成された、いわゆる縦型のIGBTである場合を例示的に説明する。
【0096】
図29は、図28に示した還流ダイオード100(例えば炭化珪素ショットキーバリアダイオード)、半導体スナバ回路200(例えばシリコン半導体RCスナバ)、及びスイッチング素子600(例えばシリコンIGBT)からなる半導体装置10Aについて、具体的な実装例を示した図である。図29に示したように、半導体装置10Aを、図2に示した例と同様にセラミック基板を用いた半導体パッケージに実装することができる。
【0097】
図29に示すように、カソード側の金属膜410上に、還流ダイオード100が配置された半導体チップ(還流ダイオードチップ、図中に符号100で示す。)、半導体スナバ回路200が配置された半導体チップ(スナバチップ、図中に符号200で示す。)、及びスイッチング素子600が配置された半導体チップ(スイッチング素子チップ、図中に符号600で示す。)が配置されている。還流ダイオードチップ、スナバチップ及びスイッチング素子チップそれぞれのコレクタ端子401に接続される端子は、例えば半田やろう材等の接合材料を介して金属膜410に接するように配置されている。そして、還流ダイオードチップ、スナバチップ及びスイッチング素子チップそれぞれのエミッタ端子301に接続される端子は、例えばアルミニウムワイヤやアルミニウムリボン等の金属配線320、330、350を介して、アノード側の金属膜310に接続される。また、スイッチング素子600のゲート端子が、金属配線710を介してゲート側の金属膜700に接続されている。
【0098】
図29は、半導体スナバ回路200に表面電極13があらかじめ3個形成してあり、そのうち2個が金属配線330を介してアノード側の金属膜340に接続されている例を示している。しかし、表面電極13の個数は3個以外であっても複数であればよく、そのうち少なくとも1個以上がアノード側の金属膜340に接続されていればよい。
【0099】
スイッチング素子600、還流ダイオード100及び半導体スナバ回路200をそれぞれ構成するスイッチング素子チップ、還流ダイオードチップ及びスナバチップの断面構造の一例を示したのが、それぞれ図30、図4及び図5に示す断面構造図である。
【0100】
図30は、スイッチング素子600が一般的なIGBTである場合を示している。例えばシリコンを材料としたP+型の基板領域21上に、N型のバッファ領域22及びN-型のドリフト領域23が積層された基板材料を用いた場合を説明する。基板領域21は、例えば抵抗率が数mΩcm〜数10mΩcm、厚さが数〜数百μm程度である。ドリフト領域23は、例えばN型の不純物密度が1013cm-3〜1016cm-3、厚みが数十〜数百μmである。
【0101】
なお、素子構造や所要の耐圧により、抵抗率や不純物密度、及び厚みが上記範囲外となってもよいが、一般に抵抗率及び厚みは小さいほうが導通時の損失を低減できるため、可能な限り抵抗率及び厚みを小さくすることが好ましい。第2の実施形態では、例えば不純物密度が1014cm-3、厚みが50μmで耐圧が600Vクラスのドリフト領域23を用いた場合で説明する。
【0102】
バッファ領域22はドリフト領域23に高電界が印加された際に、基板領域21とパンチスルーするのを防止するために形成される。図30には、基板領域21を支持基材とする例を示したが、バッファ領域22やドリフト領域23を支持基材としてもよい。バッファ領域22は、基板領域と21とドリフト領域23とがパンチスルーしない構造であれば、特になくてもよい。
【0103】
図30に示すように、ドリフト領域23中の表層部の一部にP型のウェル領域24が形成され、ウェル領域24中の表層部の一部にN+型エミッタ領域25が形成されている。そして、ドリフト領域23、ウェル領域24及びエミッタ領域25の表層部上に、例えばシリコン酸化膜からなるゲート絶縁膜26が形成され、ゲート絶縁膜26上に例えばN型の多結晶シリコンからなるゲート電極27が配設されている。更に、ゲート絶縁膜26に形成された開口部においてエミッタ領域25及びウェル領域24と接して例えばアルミニウム材料からなるエミッタ電極28が形成されている。エミッタ電極28とゲート電極27が接触しないように、例えばシリコン酸化膜からなる層間絶縁膜29がエミッタ電極28とゲート電極27間に形成されている。また、基板領域21とオーミック接続するようにコレクタ電極30が形成されている。図30に示したスイッチング素子600に用いられるIGBTは、ゲート電極27が半導体基体平面上に形成された所謂プレーナ型である。
【0104】
図29に示した還流ダイオードチップの断面構造図として図4に例示した還流ダイオード(ここではショットキーバリアダイオード)の構成は、第1の実施形態において説明したものと同様であるため、重複した説明を省略する。
【0105】
図29に示したスナバチップの断面構造図として図5に例示した半導体スナバ回路200については、基本的な構成は第1の実施形態と同様であるものの、スナバ機能を効果的に発揮するためには、新たに並列接続されたスイッチング素子600を考慮して、キャパシタ210と抵抗220の構造を決定することが好ましい。ただし後述するように、還流ダイオード100に逆回復電流が流れる場合においては、スイッチング素子600は必ず遮断状態にある。このため、半導体スナバ回路200のキャパシタ210及び抵抗220は、第1の実施形態で説明した場合と同じように、還流ダイオード100とスイッチング素子の遮断時の空乏容量に応じて設定することができる。
【0106】
基板領域11については、抵抗220に必要な抵抗値の大きさに応じて、基板の抵抗率や厚みを設定する。例えば抵抗率が数mΩcm〜数百Ωcm、厚さが数十μm〜数百μm程度の基板を用いて、基板領域11を設定する。また、キャパシタ210の静電容量についても、必要な耐圧を最低限満たし、且つ必要な静電容量が得られるように、誘電領域12の厚みや面積を設定する。遮断状態時(高電圧印加時)に還流ダイオード100及びスイッチング素子600がそれぞれ充電される空乏容量の和に対して、100分の1程度〜100倍ぐらいの範囲でキャパシタ210の静電容量を選ぶことができる。しかし、十分なスナバ機能を発揮し、且つ損失の増加を極力抑え、必要となるチップ面積を考慮すると、後述する計算結果が示すように、概ね10分の1程度から10倍程度の範囲でキャパシタ210の静電容量を選ぶことが好ましい。第2の実施形態の説明においては、例えば還流ダイオード100及びスイッチング素子600の耐圧よりも高くなるように、例えばキャパシタ210の厚みを1μmとし、キャパシタ210の静電容量が還流ダイオード100及びスイッチング素子600の遮断状態時に形成される空乏容量の和と同程度であるとする。
【0107】
スイッチング素子600が並列に接続された第2の実施形態においても、後述するように、還流ダイオード100として例えばショットキーバリアダイオードを用いた場合に、ユニポーラ動作によって本質的に発生する電流・電圧の振動現象に対して、静電容量が小さく小サイズのキャパシタ210と抵抗220を有する半導体スナバ回路200を並列接続することで、容易にかつ効果的に振動現象を抑制できる。つまり、バイポーラ動作するダイオードの振動低減用のスナバ回路として従来から用いられる、メイン電流が流れる経路にフィルムコンデンサやメタルクラッド抵抗等外付けのディスクリート部品を配線する手法を用いる必要がない。また、既に述べたように、効果的にスナバ機能を発揮する設計式としてC=1/(2πfR)が一般的に知られているが、第2の実施形態においても、上記設計式を満たすように、静電容量の小さい半導体スナバ回路200を用いたキャパシタ210と抵抗220を容易に設定することができる。
【0108】
次に、第2の実施形態に係る半導体装置10Aの動作について説明する。
【0109】
半導体装置10Aは、電力エネルギーの変換手段の1つとして一般的な図31に示すような3相交流モータを動かす所謂インバータや、図32に示すような所謂Hブリッジ等の電力変換装置に用いることができる。例えば図31に示すインバータにおいては、例えば400Vの電源電圧(+V)に対して、上アームを形成する並列接続されたスイッチング素子Eと受動素子Bからなる半導体装置10Aと、下アームを形成する並列接続されたスイッチング素子Gと受動素子Fからなる半導体装置10Aとを、逆バイアス接続になるように直列に接続して使用される。この接続が3相分接続され、3相インバータを構成する。
【0110】
図31に示した半導体装置10Aは、上アーム若しくは下アームのどちらかのスイッチング素子がスイッチング動作した場合に、スイッチング動作していないアームのスイッチング素子及び受動素子が連動して、電流を遮断する遮断状態から電流を還流する導通状態へ、そして導通状態から遮断状態へと動作する。ここで、図31に示した3相のうちの1相の動作を参照して半導体装置10Aの動作を説明することとし、特に、下アームのスイッチング素子Gがスイッチング動作をし、上アームのスイッチング素子Eと受動素子Bとが還流動作をする場合について説明する。
【0111】
スイッチング素子Gがオンし、スイッチング素子Gに電流が流れている状態においては、上アームのスイッチング素子Eと受動素子Bは逆バイアス状態となり遮断状態になる。また、導通状態にあるスイッチング素子Gに並列に接続されている受動素子Fにおいて、還流ダイオード100及び半導体スナバ回路200は遮断状態を維持する。
【0112】
即ち、還流ダイオード100であるショットキーバリアダイオード(図4)の両端に、スイッチング素子Gのオン電圧程度と低いものの、逆バイアス電圧が印加されるため、還流ダイオード100は遮断状態である。図5に示した半導体スナバ回路200は、キャパシタ210として機能する誘電領域12は電圧が変化するときのみ動作するため、スイッチング素子Gのオン電圧程度の電圧が定常状態で印加された状態では、遮断状態である。
また、上アームのスイッチング素子Eと受動素子Bも、電源電圧程度の逆バイアス電圧が共に印加されているため、遮断状態を維持する。これは、図30に示すスイッチング素子600であるIGBTについては、エミッタ端子301とコレクタ端子401間に逆バイアス電圧が印加されるために、ウェル領域24とのPN接合部から伸びた空乏層がドリフト領域23中に形成され、遮断状態が維持されるためである。また、図4に示した還流ダイオード100であるショットキーバリアダイオードについては、表面電極3と裏面電極4間に逆バイアス電圧が印加されるため、表面電極3とのショットキー接合部から伸びた空乏層がドリフト領域2中に生じ、遮断状態が維持される。図5に示した半導体スナバ回路200も、キャパシタ210として機能する誘電領域12が高電圧により充電された状態になり、遮断状態を維持する。
【0113】
このように、下アームのスイッチング素子Gが導通状態の時には、上下アーム共に受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様に動作する。
次に、下アームのスイッチング素子Gがターンオフして遮断状態に移行する場合について説明する。
【0114】
図31に示すようなモータ用インバータ回路(L負荷回路)では、スイッチング素子Gがターンオフする際に、電圧上昇と電流遮断の位相がずれる。このため、導通時の電流をほぼ維持した状態で、まずスイッチング素子Gの電圧上昇が起こる。
【0115】
一方、ターンオフするスイッチング素子Gに並列に接続されている受動素子Fに印加される電圧は、スイッチング素子Gの電圧上昇に伴って、オン電圧程度の低い逆バイアス電圧から電源電圧程度の高電圧の逆バイアス電圧へと変化する。このため、その電圧変化の速度に応じた過渡電流が、還流ダイオード100及び半導体スナバ回路200に流れる。即ち、図4に示した還流ダイオード100においては、電圧上昇に伴って表面電極3側からドリフト領域2中に空乏層が広がる際に、電子が裏面電極4側に過渡電流として流れる。図5に示した半導体スナバ回路200においては、キャパシタ210として働く誘電領域12が印加電圧に応じて充電されるため過渡電流が流れる。このとき、半導体スナバ回路200の誘電領域12におけるキャパシタの充電作用によって、スイッチング素子Gのコレクタ−エミッタ間に生じる過渡的な電圧上昇が緩和され、回路中に含まれる寄生インダクタンスによるサージ電圧の発生が抑制される。つまり、図31に示したモータ用インバータ回路においては、スイッチング素子600を還流ダイオード100及び半導体スナバ回路200と並列接続することにより、スイッチング素子600がターンオフ動作をする際にも、素子破壊や他の周辺回路への誤動作等を引き起こすサージ電圧が低減され、より安定した動作を実現することができる。
【0116】
スイッチング素子600の電圧上昇後、電流は所定の速度で遮断される。このとき、第2の実施形態で一例として挙げたIGBTでは、導通時に基板領域21から注入されたホール電流の影響で電流の遮断速度が制限され損失は生じるものの、電流遮断による振動現象は起こりにくく、結果として安定動作する。そして、スイッチング素子600の電流が遮断された後は、下アームのスイッチング素子G及び受動素子Fは定常オフ状態となり、遮断状態を維持する。
【0117】
一方、上アームの受動素子Bは、下アームのスイッチング素子Gのターンオフ動作に連動して、順バイアス状態となり導通状態に移行する。即ち、図4に示した還流ダイオード100のドリフト領域2中に広がっていた空乏層が後退し、表面電極3とドリフト領域2との間に形成されているショットキー接合部にショットキー障壁高さに応じた順バイアス電圧が印加されると、還流ダイオード100は導通状態となる。このとき、還流ダイオード100に流れる電流は、ドリフト領域2中に裏面電極4側から供給される電子電流のみでほぼ構成されており、還流ダイオード100はユニポーラ動作をする。
【0118】
また、図5に示す半導体スナバ回路200においても、還流ダイオード100と同様に、高電圧の逆バイアス状態から低電圧の順バイアス状態に移行するため、誘電領域12に充電されていた電荷が放電され、過渡電流が流れる。しかしながら第2の実施形態では、誘電領域12の静電容量が、還流ダイオード100及びスイッチング素子600の遮断時に形成される空乏容量と同程度であり、非常に小さい。このため、放電によって流れる過渡電流の大きさは、並列する還流ダイオード100に流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。
【0119】
また、スイッチング素子Eについても、コレクタ−エミッタ間の電圧は逆バイアス電圧状態から順バイアス状態に移行するものの、ゲート信号はオフ状態を維持するように制御され、更に基板領域21とバッファ領域22間のPN接合が逆バイアス状態となるため、オフ状態を維持する。ただし、コレクタ−エミッタ間の電圧状態が変位するため、スイッチング素子600中のドリフト領域23中に生じていた空乏層の静電容量変化に伴うキャパシタの放電による過渡電流は流れる。しかし、半導体スナバ回路200と同様に、この過渡電流はスイッチング素子Eに並列接続された還流ダイオード100に流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。そして、半導体スナバ回路200及びスイッチング素子600は、バイアス電圧の変化に伴う過渡電流が流れた後は、順バイアス状態と定常状態に移行するため遮断状態となり、還流ダイオード100のみが導通状態となる。
【0120】
第2の実施形態において、還流ダイオード100が炭化珪素材料の半導体基体からなるショットキーバリアダイオードで構成されている場合、一般的なシリコン材料からなるPN接合ダイオードに比べて、ドリフト領域2の抵抗を低く形成することができる。このため、順バイアス導通時の導通損失を低減することができる。このように、導通状態においても、受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を有する。
【0121】
次に、下アームのスイッチング素子Gがターンオンし、再びスイッチング素子Gがオン状態に移行する動作について説明する。図31に示したモータ用インバータ回路(L負荷回路)では、スイッチング素子Gがターンオンする際には、電流上昇と電圧低下の位相がずれる。このため、比較的高い電圧が印加された状態で、スイッチング素子Gに電流が流れ始める。
【0122】
このとき、スイッチング素子Gに並列に接続されている受動素子Fに過渡電流が流れる。これは、スイッチング素子Gに電流が流れてコレクタ−エミッタ間の電圧が低下するのに伴って、受動素子Fに印加される電圧が電源電圧程度の高電圧の逆バイアス電圧からオン電圧程度の低い逆バイアス電圧へと変化し、この電圧変化の速度に応じた過渡電流が還流ダイオード100及び半導体スナバ回路200に流れるためである。このとき、図4に示した還流ダイオード100においては、電圧の減少に伴ってドリフト領域2中に広がっていた空乏層が表面電極3側に徐々に狭まり、裏面電極4側からドリフト領域2に電子が過渡電流として流れる。また、図5に示した半導体スナバ回路200においては、キャパシタ容量として働く誘電領域12が印加電圧の減少と共に放電されるため、過渡電流が流れる。
【0123】
半導体スナバ回路200に流れるこの過渡電流は、並列接続されたスイッチング素子600に流れるターンオン電流と比べると、動作にほとんど影響がない大きさである。下アームの半導体スナバ回路200及び還流ダイオード100は過渡電流が流れた後は定常状態に移行し電流は遮断されるため、スイッチング素子600のみが導通状態となる。
【0124】
一方、上アームのスイッチング素子Eと並列接続されている受動素子Bは、下アームのスイッチング素子Gのターンオン動作に連動して、逆バイアス状態となり遮断状態に移行する。図4に示すショットキーバリアダイオードにおいては、裏面電極4側からドリフト領域2中に供給される電子による電子電流は順バイアス電圧の低下と共に減少する。そして、順バイアス電圧がショットキー接合部のショットキー障壁高さに応じた電圧以下になり、更には、ショットキー接合部に逆バイアス電圧が印加されはじめると、ドリフト領域2中に表面電極3とのショットキー接合部から伸びた空乏層が広がり遮断状態へと移行する。
【0125】
この導通状態から遮断状態に移行する際に、還流ダイオード100の素子内部に蓄積されていた過剰キャリアが消滅する過程において、過渡的に発生する電流が逆回復電流である。この逆回復電流は、受動素子B及び下アームのスイッチング素子Gに過渡電流として流れ、それぞれの素子において損失(ここでは逆回復損失と呼ぶ)が発生する。このことから、還流ダイオードで発生する逆回復電流は極力小さいほうが良い。
【0126】
第2の実施形態に係る半導体装置10Aにおいて、還流ダイオード100に炭化珪素からなる半導体材料で形成したユニポーラ動作のショットキーバリアダイオードを用いた場合、一般的なシリコンで形成されたPN接合ダイオードに比べると、この逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。
【0127】
更に、半導体装置10Aは、従来技術である受動素子がショットキーバリアダイオードのみで構成されている場合では本質的に解決できなかったユニポーラ動作に起因する逆回復動作時の電流・電圧の振動現象を抑制する機能を有する。即ち半導体装置10Aにおいては、還流ダイオード100の順バイアス電流が減少してゼロになると、ドリフト領域2中に逆バイアス電圧による空乏層が形成され、過剰キャリアで構成される逆回復電流が流れ始める。この逆バイアス電圧が印加されるのとほぼ同時に、スイッチング素子600、及び半導体スナバ回路200中の誘電領域12からなるキャパシタ210にも同等の逆バイアス電圧が印加され、スイッチング素子600及び半導体スナバ回路200中にも相応の過渡電流が流れ始める。この半導体スナバ回路200に流れる過渡電流は、誘電領域12からなるキャパシタ210の大きさと基板領域11の抵抗成分の大きさで決まり、自由に設計することができる。
【0128】
半導体スナバ回路200の効果は、第1の実施形態で説明したように3つある。即ち、(1)還流ダイオード100に流れる順バイアス電流の遮断速度を高速に設定することができるため、メイン電流の遮断に伴う損失を低減できる;(2)還流ダイオード100が逆回復動作に入ったときにサージ電圧そのものを低減できる;(3)寄生インダクタンスLsで生じたエネルギーが吸収され、振動現象を素早く収束することができる。
【0129】
このように、第2の実施形態に係る半導体装置10Aにおいては、還流ダイオード100が有する過渡損失並びに導通損失を低減する性能を有すると同時に、半導体スナバ回路200を用いることでユニポーラ動作に特有の振動現象を解決することができる。
本発明の第2の実施形態においては、還流ダイオード100及びスイッチング素子600に流れる過渡電流が、高々ドリフト領域2及び23に空乏層が形成される際に発生するキャリアのみからなる過渡電流であることに着目し、スナバ回路を静電容量の小さい半導体スナバ回路200で形成しているところが従来技術と異なる点である。
【0130】
更に、第2の実施形態で説明した構成によっても、第1の実施形態と同様に、過渡損失と導通損失を低減する性能と振動現象を抑制する上で、従来技術にはない以下の新たな効果を奏する。
【0131】
1つの効果は、ユニポーラ動作をする還流ダイオード100及びスイッチング素子600に所定の静電容量及び抵抗を有する半導体スナバ回路200を並列接続することにより、還流ダイオード100が動作する全電流範囲、全温度範囲において、スナバ機能が有効に働くということである。上述したように、ショットキーバリアダイオードの逆回復時に発生する逆回復電流は、逆バイアス電圧によって還流ダイオード100及びスイッチング素子600に空乏層が生じた際に発生する過剰キャリアのみで構成されているため、還流動作時に流れていた電流の大きさによらず、毎回ほぼ一定の逆回復電流が流れる。また同様の理由で、還流ダイオード100は温度にもほとんど影響を受けず、ほぼ一定の逆回復電流が流れる。このため、全ての電流範囲、温度範囲において、過渡損失を低減し、かつ振動現象を抑制することができる。これらは、一般的なPN接合ダイオードとの組み合わせでは得られない効果である。
【0132】
もう1つの効果は、スナバ回路を半導体スナバ回路200で形成することで、図29に示すように還流ダイオード100及びスイッチング素子600の直近に低インダクタンスで半導体スナバ回路200を実装することができ、更に過渡損失を低減し且つ振動現象を抑制できる点である。これは、既に述べたように、寄生インダクタンスが小さいほどスナバ回路に流れる過渡電流が流れやすく、還流ダイオードに流れる逆回復電流の遮断速度を緩和しやすいこと、及び、キャパシタの耐圧範囲でスイッチング時間を速くできることによる。従って、第2の実施形態においても、従来のディスクリート部品であるキャパシタや抵抗を用いるスナバ回路の場合に比べて、寄生インダクタンスを低減することで、スイッチング時間を短縮し過渡損失を低減できるとともに、逆回復電流の遮断速度を適切に緩和し振動現象を抑制することができる。
【0133】
また、既に述べたように、スナバ回路を還流ダイオードの直近に実装することにより、不要なノイズ放射が低減される。これにより、ノイズによる制御回路等の誤動作を防ぐことができる。
【0134】
更に、スナバ回路を半導体スナバ回路200で形成することで、還流ダイオード100及びスイッチング素子600と同様の実装工程を用いて電力変換装置を構成することができる。このため、簡便でかつ容易に振動現象を抑制することができるとともに、従来技術のスナバ回路に比べて必要な体積も大幅に低減できる。
【0135】
また、第1の実施形態と同様に、半導体スナバ回路200の抵抗成分を半導体基体で形成して図2に示すような半導体パッケージに直接実装することができる。このため、高い放熱性を得られる。その結果、外付けの抵抗等を使用する場合に比べて、より高密度の抵抗設計が可能となる。つまり、破壊に対する耐性が高くより小型化が実現可能である。
【0136】
更に、第1の実施形態で例示したように、還流ダイオード100を炭化珪素からなるショットキーバリアダイオードで構成することで、本発明の効果を最大限に引き出すことができる。既に説明しように、還流ダイオード100を炭化珪素等のワイドバンドギャップ半導体で構成することで、より顕著に導通損失の低減と振動現象の緩和を両立することができる。還流ダイオード100の半導体材料に、炭化珪素以外の窒化ガリウムやダイヤモンド等のワイドギャップ半導体を用いても、同様の効果を得ることができる。
【0137】
実装形態についても、第1の実施形態と同様に、図8に対応するモールドパッケージ型の実装形態を用いてもよいし、他の実装形態を用いてもよい。また、第2の実施形態では、還流ダイオードチップ、スナバチップ及びスイッチング素子チップがそれぞれ1チップずつの場合を例示したが、いずれかのチップ或いはすべてのチップが複数個であってもよい。また、第1の実施形態で述べたように、コレクタ端子及びエミッタ端子の両面を半田等により実装する方式を採用してもよい。
【0138】
また、半導体スナバ回路200の構造の一例として図5を参照して説明したが、第1の実施形態と同様に、図10〜図25に示した種々の構成によってキャパシタ210及び抵抗220を形成してもよい。
【0139】
以上に説明したように、第2の実施形態に係る半導体装置10Aによれば、アノード端子300に接続する半導体スナバ回路200の表面電極13の個数や面積を可変にできることにより、キャパシタ210の静電容量値及抵抗220の抵抗値を所望の値に設定できる効果に加え、スイッチング素子600を還流ダイオード100及び半導体スナバ回路200に並列接続することによる種々の効果を得ることができる。他は第1の実施形態と実質的に同様であり、重複した説明を省略する。
【0140】
第1の実施形態において図20及び図21を参照して説明したのと同様に、スナバ回路に用いるキャパシタの静電容量C、及び遮断状態における還流ダイオードとスイッチング素子とのキャパシタ容量成分の総和C0であるとき、容量比C/C0が0.1前後から振動現象の減衰効果が顕著になり、容量比C/C0が10を超える辺りから振動現象の収束時間比の値が飽和傾向になる。また、過渡動作時には、スナバ回路に形成するキャパシタの静電容量の大きさに比例する過渡電流によって損失Eが発生する。このため、キャパシタ210の静電容量の大きさは極力小さいことが好ましい。
【0141】
このことから、第2の実施形態で用いるスナバ回路のキャパシタ210の静電容量Cを、還流ダイオード100及びスイッチング素子600の遮断状態におけるキャパシタ成分の静電容量の総和に比べて、10分の1倍以上10倍以下の範囲で選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第2の実施形態で説明したどの構成例においても得ることができる。
【0142】
(第3の実施形態)
第3の実施形態においては、第2の実施形態で説明した還流ダイオード100、半導体スナバ回路200及びスイッチング素子600が並列接続した構成において、還流ダイオード100及びスイッチング素子600がそれぞれショットキーバリアダイオード以外及びIGBT以外の素子で構成された場合について説明する。図33は図4に対応する還流ダイオード100の断面構造の一例を示し、図34は図30に対応するスイッチング素子600の断面構造の一例を示す。以下では、第1の実施形態若しくは第2の実施形態と同様の部分の説明は省略し、異なる特徴について説明する。
【0143】
図33に示す還流ダイオード100は、例えば炭化珪素のポリタイプが4HタイプのN+型である基板領域41上にN-型のドリフト領域42が形成された基板材料で構成されている。基板領域41は、例えば抵抗率が数mΩcmから数十mΩcm、厚さが数十μm〜数百μm程度である。
【0144】
ドリフト領域42は、例えばN型の不純物密度が1015〜1018cm-3、厚みが数〜数十μmである。素子構造や所要の耐圧により、抵抗率や不純物密度及び厚みが上記範囲外となってももちろんよいが、一般に抵抗率及び厚みは小さいほうが導通時の損失を低減できるため、可能な限り抵抗を小さくすること好ましい。第3の実施形態では、不純物密度が1016cm-3、厚みが5μmで耐圧が600Vクラスのドリフト領域42を用いた場合を説明する。
【0145】
なお、図33に示した構成例は、半導体基体が基板領域41とドリフト領域42の二層からなる基板について示したが、抵抗率の大きさが上記の一例によらない基板領域41のみで形成された基板を使用してもかまわないし、多層の基板を使用してもかまわない。また、一例として耐圧が600Vクラスの場合を説明しているが、耐圧クラスはこれに限定されない。
【0146】
図33に示したように、ドリフト領域42の基板領域41との接合面に対向する主面上に、炭化珪素よりもバンドギャップの小さい多結晶シリコンからなるヘテロ半導体領域43が堆積されている。ドリフト領域42とヘテロ半導体領域43との接合部には、バンドギャップが異なる材料である炭化珪素と多結晶シリコンによるヘテロ接合ダイオードが形成されており、その接合界面にエネルギー障壁が存在する。ヘテロ接合ダイオードでは、ヘテロ半導体領域43の不純物密度を変えることによってヘテロ接合部のエネルギー障壁の高さを制御することができる。このため、必要な耐圧に応じて、最適な障壁高さを設定することができる。ここでは、一例としてヘテロ半導体領域43が、P型不純物密度が1019cm-3、厚みが0.5μmであるとする。
【0147】
また、ヘテロ半導体領域43上に表面電極44が形成されている。表面電極44はアノード端子302として外部電極の接続する。更に、基板領域41とオーミック接続させた裏面電極45が形成されている。裏面電極45はカソード端子402として外部電極と接続する。
【0148】
上記のように、図33に示す還流ダイオード100は、表面電極44をアノード端子、裏面電極45をカソード端子とする縦型のヘテロ接合ダイオードとして機能する。
【0149】
一方、図34は、スイッチング素子600が炭化珪素からなるMOSFETである例を示す。図34において、例えば炭化珪素のポリタイプが4HタイプのN+型である基板領域51上にN-型のドリフト領域52を形成した基板材料が用いられている。基板領域51は、例えば抵抗率が数mΩcm〜数十mΩcm、厚さが数μm〜数百μm程度である。
【0150】
ドリフト領域52は、例えばN型の不純物密度が1014cm-3〜1017cm-3、厚みが数μm〜数十μmである。一般に抵抗率及び厚みは小さいほうが導通時の損失を低減できるため、可能な限り小さいことが好ましい。例えば不純物密度が2×1016cm-3、厚みが5μm、耐圧が600Vクラスのドリフト領域52が用いられる。第3の実施形態では、一例として基板領域51を支持基材とした場合を説明するが、ドリフト領域52を支持基材としても良い。
【0151】
ドリフト領域52中の表層部の一部にP型のウェル領域53が形成され、ウェル領域53中の表層部の一部にN+型ソース領域54が形成されている。ドリフト領域52、ウェル領域53及びソース領域54の表層部に接して、例えばシリコン酸化膜からなるゲート絶縁膜55が形成され、例えばN型の多結晶シリコンからなるゲート電極56がゲート絶縁膜55上に配設されている。
【0152】
更に、ゲート絶縁膜55に形成された開口部においてソース領域54及びウェル領域53に接して、例えばアルミニウム材料からなるソース電極57が形成されている。ソース電極57とゲート電極56とが接触しないように、例えばシリコン酸化膜からなる層間絶縁膜58がソース電極57とゲート電極56間に形成されている。また、基板領域51にオーミック接続するようにドレイン電極59が形成されている。このように、図34に示したMOSFETは、ゲート電極56が半導体基体平面上に形成された所謂プレーナ型である。
【0153】
第3の実施形態の説明では、図33に示した還流ダイオード100と図34に示したスイッチング素子600とを、図5に示した半導体スナバ回路200と共に並列接続して使用する場合を例示的に説明する。このとき、スナバ機能を効果的に発揮するために、還流ダイオード100とスイッチング素子600の遮断状態におけるキャパシタ容量を考慮して、誘電領域12によるキャパシタ、及び基板領域11による抵抗を設定することが好ましい。第1の実施の形態及び第2の実施の形態と同様に、第3の実施形態においても、例えば還流ダイオード100及びスイッチング素子600の耐圧よりも高くなるように例えばキャパシタ210の厚みを1μmとし、キャパシタ210の静電容量が還流ダイオード100及びスイッチング素子600の遮断状態時に形成される空乏容量の和と同程度であるとする。
【0154】
第2の実施形態と同様に図31に示したインバータの動作に対応させて、第3の実施形態の動作を以下に説明する。
図31中のスイッチング素子Gがオンし、スイッチング素子Gに電流が流れている状態においては、上アームのスイッチング素子Eと受動素子Bは逆バイアス状態となり遮断状態になる。
【0155】
導通状態にあるスイッチング素子Gは、炭化珪素材料からなるMOSFETで構成されているため、第2の実施形態で説明したIGBTに比べて、低オン抵抗で導通する。これは、炭化珪素材料のバンドギャップがシリコン材料に比べて約3倍大きく、最大絶縁電界が約1桁大きいため、ドリフト領域52の厚みを小さく且つ不純物濃度大きくできるためである。このため、IGBTのようなバイポーラ型の動作をしない場合にも、ドリフト領域52の抵抗を低くすることができる。
【0156】
また、導通状態にあるスイッチング素子Gと並列に接続されている受動素子Fにおいて、還流ダイオード100及び半導体スナバ回路200は遮断状態を維持する。還流ダイオード100であるヘテロ接合ダイオードが遮断状態を維持するのは、スイッチング素子Gのオン電圧程度と低いものの、逆バイアス電圧が還流ダイオード100の両端に印加されるためである。また、半導体スナバ回路200が遮断状態を維持するのは、キャパシタ210として機能する誘電領域12は電圧が変化するときのみ動作するため、スイッチング素子Gのオン電圧程度の電圧が定常状態で印加された状態では遮断状態となるためである。
【0157】
一方、上アームのスイッチング素子Eと受動素子Bについても、電源電圧程度の逆バイアス電圧が印加されているため、遮断状態を維持する。スイッチング素子600であるMOSFETが遮断状態を維持するのは、ソース端子302とドレイン端子402間に逆バイアス電圧が印加されるため、ウェル領域53とのPN接合部から伸びた空乏層がドリフト領域52中に形成され遮断状態が維持されるためである。また、還流ダイオード100であるヘテロ接合ダイオードが遮断状態を維持するのは、表面電極44と裏面電極45間に逆バイアス電圧が印加されるため、ヘテロ半導体領域43とのヘテロ接合部から伸びた空乏層がドリフト領域42中に生じるためである。半導体スナバ回路200も、キャパシタ210として機能する誘電領域12が高電圧により充電された状態になり、遮断状態を維持する。
【0158】
このように、下アームのスイッチング素子Gが導通状態の時には、上下アームの受動素子は第2の実施形態で構成されている従来技術と同様に動作する。
【0159】
次に、下アームのスイッチング素子Gがターンオフして遮断状態に移行する場合について説明する。図31に示すようなモータ用インバータ回路(L負荷回路)では、スイッチング素子Gがターンオフする際には、電圧上昇と電流遮断の位相がずれる。このため、導通時の電流をほぼ維持した状態で、まずスイッチング素子Gの電圧上昇が起こる。
【0160】
スイッチング素子Gに並列に接続されている受動素子Fについては、還流ダイオード100及び半導体スナバ回路200それぞれに過渡電流が流れる。これは、スイッチング素子Gの電圧上昇に伴って、オン電圧程度の低い逆バイアス電圧から電源電圧程度の高電圧の逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れるためである。即ち、還流ダイオード100においては、電圧の上昇に伴ってドリフト領域42中にヘテロ半導体領域43側から空乏層が広がる際に、電子が裏面電極45側に過渡電流として流れる。そして、半導体スナバ回路200には、キャパシタ210の静電容量として働く誘電領域12が印加電圧に応じて充電されるため、過渡電流が流れる。
【0161】
上記のように、半導体スナバ回路200の誘電領域12におけるキャパシタ容量の充電作用によって、スイッチング素子Gのコレクタ−エミッタ間に生じる過渡的な電圧上昇が緩和され、回路中に含まれる寄生インダクタンスによるサージ電圧の発生が抑制される。つまり、還流ダイオード100及び半導体スナバ回路200をスイッチング素子600と並列接続することで、スイッチング素子600自体がターンオフ動作する際にも、素子破壊や他の周辺回路への誤動作等を引き起こすサージ電圧を低減することができる。
【0162】
第3の実施形態で一例として挙げた炭化珪素からなるMOSFETでは、電圧上昇後、電流は急峻に遮断される。これは、第2の実施形態で説明したIGBTとは異なり、導通時にMOSFETがユニポーラ動作をしているため、電圧の上昇によって空乏層から吐き出された電子電流が空乏層の伸びの速さに応じて遮断されるためである。つまり、スイッチング素子600が炭化珪素からなるMOSFETであることによって、導通時においては低オン抵抗を実現できるものの、スイッチング素子の遮断性能の速さによって、スイッチング素子600自体のターンオフ時に振動現象が生じやすい。更に、オン抵抗が小さいため振動現象がなかなか減衰しないという問題が生じる。しかし、第3の実施形態においては、スイッチング素子600と並列に半導体スナバ回路200が配置されているため、効果的に振動現象を緩和することができる。
【0163】
つまり、スイッチング素子600の電流が遮断された際に、回路中の寄生インダクタンスと共振して電流及び電圧に振動現象が始まるものの、半導体スナバ回路200の誘電領域12からなるキャパシタ210にも同等の電圧が印加され、相応の過渡電流が流れ始める。すると、キャパシタ210及び抵抗220によって電流振動の傾き(dI/dt)を緩和し、基板領域11の抵抗成分により寄生インダクタンスLsに生じたエネルギーを消費するため、振動現象を素早く収束できる。このことから、第3の実施形態のように、スイッチング素子600がユニポーラ型で高速遮断性能を有している場合にも、振動現象を抑制することができる。
【0164】
また、スイッチング素子600が導通損失のより小さいワイドギャップ半導体からなり、振動現象が減衰しにくい構成であっても、導通損失を悪化させることなく、容易に振動現象を減衰させることができる。このように、第3の実施形態においては、スイッチング素子600においても導通損失と過渡損失を高い次元で両立できるような構成、即ち、スイッチング素子600が、高速動作が可能なユニポーラ型のスイッチング素子であることや低オン抵抗が実現できるワイドバンドギャップ半導体である場合に、更に高い効果を引き出すことができる。
【0165】
スイッチング素子600の電流が遮断した後は、下アームのスイッチング素子G及び受動素子Fは定常オフ状態となり、遮断状態を維持する。
【0166】
一方、上アームのスイッチング素子Eと並列に接続されている受動素子Bは、下アームのスイッチング素子Gのターンオフ動作に連動して、順バイアス状態となり導通状態に移行する。つまり、図33に示した還流ダイオード100のドリフト領域42中に広がっていた空乏層が後退し、ヘテロ半導体領域43とドリフト領域42との間に形成されているヘテロ接合部にヘテロ障壁高さに応じた順バイアス電圧が印加され、還流ダイオード100は導通状態となる。
【0167】
ヘテロ接合ダイオードにおいては、ヘテロ接合部からドリフト領域42側及びヘテロ半導体領域43側にそれぞれ広がる内蔵電位の和によって決まる電圧降下で順方向電流が流れるものの、価電子帯側の正孔に対するヘテロ障壁が大きいため、ドリフト領域42中を裏面電極45側から供給される電子電流のみで電流はほぼ構成されており、ユニポーラ動作をする。このとき、第2の実施形態で説明したショットキーバリアダイオードでは、ショットキー障壁高さが表面電極13のショットキーメタル固有の仕事関数差で一義的に決まる為、所定の耐圧を得るために、ドリフト領域42の不純物濃度や厚みが制限される。これに対し、第3の実施形態においては、ヘテロ接合ダイオードのヘテロ障壁の高さをヘテロ半導体領域43の不純物濃度を制御することによって変えることができるため、ドリフト領域42の抵抗をより低抵抗にすることができる。つまり、導通時の損失をより低減することができる。
【0168】
また、図5に示した半導体スナバ回路200においては、還流ダイオード100が逆バイアス状態から順バイアス状態に移行する際に、誘電領域12に充電されていた電荷が過渡電流として放電される。第3の実施形態では、誘電領域12のキャパシタ210としての静電容量が、還流ダイオード100及びスイッチング素子600に形成されていた空乏容量と同程度と小さい。このため、放電によって過渡電流は流れるものの、この過渡電流は並列接続する還流ダイオード100に流れる順バイアス電流に比べるとほとんど動作に影響がない大きさである。半導体スナバ回路200は、過渡電流が流れた後は定常状態に移行し電流は遮断される。
【0169】
受動素子Bに並列接続されているスイッチング素子Eについても、ドレイン−ソース間の電圧は逆バイアス電圧状態から順バイアス状態に移行するものの、ゲート信号はオフ状態を維持するように制御されること、及び、ウェル領域53とドリフト領域52間のPN接合が順バイアス状態となるものの、内蔵電位が2〜3Vと大きいことから、オフ状態を維持する。ただし、ドレイン−ソース間の電圧状態が変化するため、スイッチング素子600中のドリフト領域52中に生じていた空乏層の容量変化に伴う放電による過渡電流は流れる。しかし、この過渡電流は、半導体スナバ回路200と同様に、並列接続する還流ダイオード100に流れる順バイアス電流に比べるとほとんど動作に影響がない大きさである。上アームの半導体スナバ回路200及びスイッチング素子600は、過渡電流が流れた後は定常状態に移行し電流は遮断され、還流ダイオード100のみが導通状態となる。
【0170】
次に、下アームのスイッチング素子Gがターンオンし、再びスイッチング素子Gがオン状態に移行する動作について説明する。既に説明したように、図31に示したモータ用インバータ回路(L負荷回路)では、スイッチング素子Gがターンオンする際には、比較的高い電圧が印加された状態でスイッチング素子Gに電流が流れ始める。
【0171】
スイッチング素子Gに電流が流れてドレイン−ソース間の電圧が低下するのに伴って、受動素子Fに印加される電圧が電源電圧程度の高電圧の逆バイアス電圧からオン電圧程度の低い逆バイアス電圧に変化する。この電圧変化の速度に応じた過渡電流が、受動素子Fの還流ダイオード100及び半導体スナバ回路200に流れる。つまり、還流ダイオード100においては、電圧の減少に伴ってドリフト領域42中に広がっていた空乏層がヘテロ半導体領域43側に徐々に狭まり、裏面電極45側からドリフト領域42中に電子が過渡電流として流れる。半導体スナバ回路200においては、キャパシタ210として働く誘電領域12が印加電圧の減少と共に放電され、過渡電流が流れる。この過渡電流は、並列接続するスイッチング素子600に流れるターンオン電流と比べるとほとんど動作に影響がない大きさである。下アームの半導体スナバ回路200及び還流ダイオード100は、過渡電流が流れた後は定常状態に移行し電流は遮断され、スイッチング素子600のみが導通状態となる。
【0172】
一方、上アームの受動素子Bは、下アームのスイッチング素子Gのターンオン動作に連動して、逆バイアス状態となり遮断状態に移行する。つまり、ヘテロ接合ダイオードである還流ダイオード100において、裏面電極45側からドリフト領域42中に供給されていた電子電流が順バイアス電圧の低下と共に減少する。そして、順バイアス電圧がヘテロ接合部のヘテロ障壁高さに応じた電圧以下になり、更にヘテロ接合部に逆バイアス電圧が印加されると、ヘテロ半導体領域43とのヘテロ接合部から伸びた空乏層がドリフト領域42中に生じ、還流ダイオード100は遮断状態へと移行する。
【0173】
第3の実施形態において使用されるヘテロ接合ダイオードは、第1の実施形態及び第2の実施形態で説明したショットキーバリアダイオードと同様に、ユニポーラ動作する。このため、一般的なシリコンで形成されたPN接合ダイオードに比べると逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。
【0174】
更に、第3の実施形態においては、ショットキーバリアダイオードよりも導通損失を低減可能なヘテロ接合ダイオードと半導体スナバ回路200とを組み合わせることによって、導通損失と過渡損失を高い次元で両立することができる。即ち、第3の実施形態においては、還流ダイオード100が逆回復動作する場合に、ドリフト領域42中に逆バイアス電圧が印加されて過剰キャリアで構成される逆回復電流が流れ始めるのとほぼ同時に、スイッチング素子600及び半導体スナバ回路200中の誘電領域12からなるキャパシタにも同等の逆バイアス電圧が印加され、スイッチング素子600及び半導体スナバ回路200中にも相応の過渡電流が流れ始める。放電による過渡電流が還流ダイオード100及びスイッチング素子600に流れる過渡電流とほぼ同等となるように、キャパシタ210の大きさは設定されている。このため、下アームのスイッチング素子Gのスイッチング速度をほぼ変えることなく、逆回復電流の遮断速度(dI/dt)を緩和することができる。更に、半導体スナバ回路200に流れる電流を基板領域11の抵抗成分で消費するため、寄生インダクタンスLsで生じたエネルギーを吸収し、振動現象を素早く収束することができる。つまり、還流ダイオード100をヘテロ接合ダイオードにして導通損失が小さくなっても、第2の実施形態で説明したショットキーバリアダイオードを用いた場合と同様に、ユニポーラ動作に起因する振動現象を半導体スナバ回路200により解決できる。
【0175】
以上のように、還流ダイオード100に低オン抵抗を実現できるヘテロ接合ダイオードを使用することにより、更に高い効果を引き出すことができる。
【0176】
また、スイッチング素子600もユニポーラ型とすることで、還流ダイオード100が逆回復動作をする場合に加えて、スイッチング素子600がターンオフする場合においても、全電流範囲、全温度範囲においてスナバ機能が有効に働く。
【0177】
スイッチング素子600に、MOSFET以外の、例えば図35及び図36に示すような他のユニポーラ素子を用いても同様の効果を得ることができる。
【0178】
図35に示したスイッチング素子は、例えば炭化珪素のポリタイプが4HタイプのN+型である基板領域61上にN-型のドリフト領域62が形成され、ドリフト領域62の基板領域61との接合面に対向する主面上に例えばN型の多結晶シリコンからなるヘテロ半導体領域63が形成された構造である。つまり、ドリフト領域62とヘテロ半導体領域63の接合部は、バンドギャップが異なる材料である炭化珪素と多結晶シリコンにより形成されるヘテロ接合であり、その接合界面にエネルギー障壁が存在する。ヘテロ半導体領域63とドリフト領域62上に例えばシリコン酸化膜から成るゲート絶縁膜64が形成されている。また、ゲート絶縁膜64上にはゲート電極65が形成され、ゲート電極65の上方に、ヘテロ半導体領域63と接するソース電極66が形成されている。ゲート電極65とソース電極66間には例えばシリコン酸化膜からなる層間絶縁膜67が形成されている。また、基板領域61に接してドレイン電極68が形成されている。
【0179】
図35に示したスイッチング素子600の動作について説明する。図35に示したスイッチング素子600においても、MOSFETと同様に、ソース電極66を接地しドレイン電極68に正電位を印加して使用する。
【0180】
ゲート電極65を接地電位若しくは負電位とした場合、スイッチング素子600は遮断状態を保持する。ヘテロ半導体領域63とドリフト領域62とのヘテロ接合界面に、伝導電子に対するエネルギー障壁が形成されているためである。
【0181】
遮断状態から導通状態に移行させるためにゲート電極65に正電位を印加した場合、ゲート絶縁膜64を介してゲート電界が及ぶヘテロ半導体領域63及びドリフト領域62の表層部に、電子の蓄積層が形成される。このため、ヘテロ半導体領域63及びドリフト領域62の表層部は自由電子が存在可能なポテンシャルとなり、ドリフト領域62側に伸びていたエネルギー障壁が急峻になり、エネルギー障壁厚みが小さくなる。その結果、スイッチング素子600に電子電流が流れる。このとき、図35に示したスイッチング素子600の導通・遮断を制御する所謂チャネル部分の長さは、ヘテロ障壁によって形成されるエネルギー障壁の厚み程度であり、MOSFETにおいて耐圧保持に必要なチャネル長に比べて小さいため、より低抵抗で導通する。このため、半導体スナバ回路200によって、導通損失と過渡損失を更に高いレベルで両立することができる。
【0182】
図35に示したスイッチング素子600において、導通状態から遮断状態に移行させるために再びゲート電極65を接地すると、ヘテロ半導体領域63とドリフト領域62間のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。ヘテロ半導体領域63からドリフト領域62への伝導電子の流れが止まり、更にドリフト領域62中にあった伝導電子が基板領域61に流れて枯渇すると、ドリフト領域62側にヘテロ接合部から空乏層が広がり、スイッチング素子は遮断状態となる。
【0183】
また、図35に示したスイッチング素子600においては、ソース電極66を接地し、ドレイン電極67に負電位が印加された逆方向導通(還流動作)も可能である。例えばソース電極66及びゲート電極65を接地し、ドレイン電極67に所定の正電位を印加すると、伝導電子に対するエネルギー障壁は消滅し、ドリフト領域62側からヘテロ半導体領域63側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失は小さい。なお、ゲート電極65を接地にせずに制御電極として使用することも可能である。
図35に示したスイッチング素子600の構成は、ユニポーラ型の還流ダイオードとしても応用できるため、例えば、還流ダイオード100を図35に示した構成と同様の構成で実現することができる。即ち、図35に示したスイッチング素子をスイッチング素子600として使用する場合、スイッチング素子600と還流ダイオード100を別チップで形成する以外にも、還流ダイオード100とスイッチング素子600を1チップ化して、半導体パッケージを小型化することができる。これにより、配線等に生じる寄生インダクタンスが低減され、振動現象を更に低減することができる。配線長を短くすることには、振動電流によって配線から発せられる放射ノイズを低減させる効果もある。また、チップサイズの縮小によって製造コストが低減されると共に、還流ダイオード100とスイッチング素子600のキャパシタ容量の和が小さくなるため、半導体スナバ回路200に必要なキャパシタ210の静電容量も小さくすることができる。つまり、小型の半導体スナバ回路200により、低コストで振動現象を抑制することができる。
【0184】
以上、図35においては、ヘテロ半導体領域63に用いる材料として多結晶シリコンを用いた例で説明したが、炭化珪素とヘテロ接合を形成する材料であれば単結晶シリコン、アモルファスシリコン等他のシリコン材料やゲルマニウムやシリコンゲルマン等他の半導体材料や6H、3C等炭化珪素の他のポリタイプ等、どの材料でもかまわない。また、一例として、ドリフト領域62としてN型の炭化珪素を用い、ヘテロ半導体領域63としてP型の多結晶シリコンを用いて説明したが、ドリフト領域62とヘテロ半導体領域63を、N型の炭化珪素とP型の多結晶シリコン、P型の炭化珪素とP型の多結晶シリコン、或いはP型の炭化珪素とN型の多結晶シリコンとする等、如何なる組み合わせを採用してもよい。
【0185】
次に、図36に示した接合型FET(JFET)と呼ばれる接合型のFETについて説明する。図36に示したスイッチング素子は、例えば炭化珪素のポリタイプが4HタイプのN+型である基板領域71上にN-型のドリフト領域72が形成され、ドリフト領域72の中にP型のゲート領域73とN+型のソース領域74が形成された構造である。ドリフト領域72、ゲート領域73及びソース領域74上に層間絶縁膜77が形成されている。層間絶縁膜77の開口部において、ゲート領域73はゲート電極75に接続され、ソース領域74はソース電極76に接続されている。基板領域71はドレイン電極78に接している。
【0186】
図36に示したJFETは、MOSFETと同様にユニポーラ動作をするため、MOSFETで得られる効果と同様の効果を得ることができる。更に、JFETではMOSFETに必須のゲート絶縁膜が不要のため、例えば200℃を超えるような高い温度でのオペレーションが比較的容易であり、信頼性の確保という観点で有利である。このことから、スイッチング素子600にJFETを用いることで、本発明の効果である使用温度領域によらず振動現象を抑制できる点をより強みとして活かすことができる。なお、高温用途においては、例えば図19、図20等に示したようにキャパシタ210としてシリコン酸化膜を用いない空乏容量を用いる構成のほうが、半導体スナバ回路200の信頼性を確保しつつ、効果を発揮することができる。
【0187】
上記のように、スイッチング素子600についてMOSFET以外のスイッチング素子を用いた場合について説明したが、還流ダイオード100についても、ユニポーラ動作若しくはユニポーラ動作と同等の動作をするダイオードであれば、これまで説明してきた本発明の効果と同様の効果を得ることができる。
【0188】
例えば、図37に示すようなPN接合ダイオードの構造であっても、金や白金を用いた重金属拡散、電子線を用いた電子線照射、プロトン等を用いたイオン照射等の方策によって、導通時にP型領域から注入される過剰キャリアの主成分である少数キャリアのライフタイムを制御することにより、ユニポーラ動作と同等の動作をする。この場合、還流ダイオード100がPN接合ダイオードの構造であっても、本発明の効果が得られる。
【0189】
例えば、図37に示すPN接合ダイオードがソフトリカバリダイオードで構成されている場合について説明する。図37に示す還流ダイオード100は、例えばシリコンからなるN+型の基板領域81上にN-型のドリフト領域82が形成された基板材料で構成されている。基板領域81は、例えば抵抗率が数mΩcm〜数十mΩcm、厚さが数十μm〜数百μm程度である。ドリフト領域82は、例えばN型の不純物密度が1013cm-3〜1017cm-3、厚みが数μm〜数百μmである。ここでは、不純物密度が1014cm-3、厚みが50μmで耐圧が600Vクラスのドリフト領域82であるとする。図37は、半導体基体が基板領域81とドリフト領域82の二層からなる基板の場合について示しているが、抵抗率の大きさは上記の一例によらない基板領域81のみで形成された基板を使用してもかまわないし、多層の基板を使用してもかまわない。また、一例として耐圧が600Vクラスの場合について説明するが、耐圧クラスはこれに限定されない。
【0190】
図37に示すように、ドリフト領域82の基板領域81との接合面に対向する主面上にP型の反対導電型領域83及び表面電極84が積層され、基板領域81と接して裏面電極85が形成されている。なお、図37に示した還流ダイオードはPN接合のみで形成されているが、例えば一部がショットキーダイオードとして働くように構成されていてもよいし、他の構成含んでいてもよい。
【0191】
図37に示したPN接合ダイオードがソフトリカバリダイオードとして働くようにするひとつの手法として、導通時にドリフト領域82中に注入される少数キャリアのライフタイムを制御する方法がある。例えば、ドリフト領域82にイオン照射する等して、反対導電型領域83に近い領域と基板領域81に近い領域とでドリフト領域82中の少数キャリアのライフタイムが異なるように制御する。これにより、逆回復時に流れる少数キャリアによる過渡電流は小さくしつつ、基板領域81側に滞留していた少数キャリアの減少時間を緩和し、大電流時の逆回復動作においては振動現象が起こらないようにすることができる。
【0192】
しかしながら、少数キャリアのライフタイムを制御したPN接合ダイオードにおいては、電流の大きさによらず少数キャリアのライフタイムが短くなる。このため、電流が小さいときには、逆回復時において瞬時に少数キャリアが消滅してしまい、PN接合ダイオードがほとんどユニポーラ動作と同じ動作をする。この場合は、図37に示したダイオードに流れる過渡電流は、図4等を参照して説明したユニポーラ型のダイオードと同じように空乏層が広がる際の多数キャリアの移動による電流である。このため、半導体スナバ回路200が無い状態だと振動現象が生じる。しかし、還流ダイオード100に半導体スナバ回路200を並列接続することで、低電流時においての振動現象を緩和することができる。
【0193】
したがって、ソフトリカバリダイオードである還流ダイオード100と半導体スナバ回路200との組み合わせによって、大電流時も小電流時も振動現象を緩和することができる。なお、ここではソフトリカバリダイオードを一例として第3の実施形態の効果を説明したが、大電流時に逆回復特性がソフト化されていないファストリカバリダイオードを用いた場合にも、ユニポーラ動作と同等の動作をする電流領域があれば、少なくとも低電流時の振動現象を抑制する効果を得ることができる。また、例えば炭化珪素からなるPN接合ダイオード等の、シリコン材料に比べて熱処理による結晶の回復が起こりにくい材料においては、例えばイオン注入によってP型領域を形成した場合等ような少数キャリアのライフタイムが元々小さいダイオードにおいても、上記で説明したように、振動現象を抑制する効果を得ることができる。また、いずれの構造においても、少なくとも電流が流れず少数キャリアが注入されない条件でPN接合ダイオードを逆回復動作させる場合に、本発明の効果を得ることができる。
【0194】
このように、少なくともユニポーラ動作と同等の動作を一部でも行う還流ダイオード100であれば、逆回復動作時に振動現象を低減するという本発明の効果を得ることができる。
【0195】
なお、図37に示した還流ダイオード100は、第1の実施形態で説明したスイッチング素子600が還流ダイオード100に並列接続されていない場合でも、同様の効果を発揮する。このため、還流ダイオード100と半導体スナバ回路200のみを並列接続としてもよい。
【0196】
更に、第3に実施形態においては、還流ダイオード100とスイッチング素子600の素子の組み合わせが第2の実施形態で説明した組み合わせと異なる場合について説明したが、還流ダイオード100とスイッチング素子600の素子は、第1〜第3の実施形態で説明したどの素子を用いて組み合わせてもよい。即ち、例えば還流ダイオード100に第2の実施形態で説明したショットキーバリアダイオードを用い、スイッチング素子600に第3に実施形態で説明したMOSFETを用いた組み合わせでもよい。また、還流ダイオード100とスイッチング素子600を同一チップ上に形成していてもよい。
【0197】
以上に説明したように、第3の実施形態においても、還流ダイオード100及びスイッチング素子600に流れる過渡電流が、高々ドリフト領域に空乏層が形成される際に発生するキャリアのみであることに着目し、スナバ回路を半導体スナバ回路200で形成しているところが従来技術と異なる点である。他は第1〜第2の実施形態と実質的に同様であり、重複した説明を省略する。
【0198】
また、第1の実施形態において図26及び図27を参照して説明したのと同様に、スナバ回路に用いるキャパシタの静電容量C、及び遮断状態における還流ダイオードとスイッチング素子とのキャパシタ容量成分の総和C0であるとき、容量比C/C0が0.1前後から振動現象の減衰効果が顕著になり、容量比C/C0が10を超える辺りから振動現象の収束時間比の値が飽和傾向になる。また、過渡動作時にはスナバ回路に形成するキャパシタの静電容量の大きさに比例する過渡電流によって損失Eが発生するため、キャパシタの静電容量Cは極力小さいことが好ましい。
【0199】
したがって、第3の実施形態で用いる半導体スナバ回路200のキャパシタ210の静電容量は、還流ダイオード100及びスイッチング素子600の遮断状態におけるキャパシタ成分の容量の総和に比べて、1/10倍以上10倍以下の範囲で選択する。これにより、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第3の実施形態で説明したどの構成例においても得ることができる。
【0200】
(第4の実施形態)
第4の実施形態は、還流ダイオード100と半導体スナバ回路200が同一チップ上に形成された場合について例示する。
【0201】
図38は、図2に対応する半導体チップの実装図の一例である。図39は図38の実装図に用いられている半導体チップの断面構造図の一例であり、還流ダイオード100と半導体スナバ回路200とが形成された半導体チップの断面構造を示している。以下では、第1の実施形態と同様の部分の説明は省略し、異なる特徴について詳しく説明する。
【0202】
図38に示すように、還流ダイオード100と半導体スナバ回路200を含むスナバ内蔵還流ダイオード800が配置されたチップ(スナバ内蔵還流ダイオードチップ、図中に符号800で表示)が、絶縁基板500上の金属膜410上に配置されている。スナバ内蔵還流ダイオードチップのカソード端子は、例えば半田やろう材等の接合材料を介して、カソード側の金属膜410に接している。スナバ内蔵還流ダイオードチップのアノード端子は、例えばアルミニウムワイヤやアルミニウムリボン等の金属配線320を介して、アノード側の金属膜310に接続されている。図38では図示を省略したが、半導体スナバ回路200の表面電極13は複数形成されており、複数の表面電極13のうち少なくとも一部が金属配線320を介して金属膜310に接続されている。
【0203】
図39に、スナバ内蔵還流ダイオードチップの断面構造を示す。図39に示したように、スナバ内蔵還流ダイオード800は、図39中の右側破線の右側に形成される還流ダイオード100の部分と、図39中の左側破線の左側に形成される半導体スナバ回路200の部分で構成されている。
【0204】
還流ダイオード100の部分は、例えば炭化珪素のポリタイプが4HタイプのN+型である基板領域1上にN-型のドリフト領域2が形成された基板材料で構成されている。基板領域1は、例えば抵抗率が数mΩcm〜数十mΩcm、厚さが数十〜数百μm程度である。ドリフト領域2は、例えばN型の不純物密度が1015cm-3〜1018cm-3、厚みが数μm〜数十μmである。図39に示した構成例では、不純物密度が1016cm-3、厚みが5μmで耐圧が600Vクラスのドリフト領域2を用いることができる。ただし、耐圧クラスは600Vクラスに限定されない。なお、第4の実施形態においても、半導体基体が基板領域1とドリフト領域2の二層からなる基板の場合について説明するが、抵抗率の大きさが上記の一例にはよらない基板領域1のみで形成された基板を使用してもかまわないし、多層の基板を使用してもかまわない。
【0205】
図39中の右側破線の右側に形成される還流ダイオード100の部分では、ドリフト領域2の基板領域1との接合面に対向する主面上に表面電極3が形成され、表面電極3に対向し、且つ基板領域1と接して裏面電極4が形成されている。表面電極3は、ドリフト領域2との間にショットキー障壁を形成する金属材料を少なくとも含む単層若しくは多層の金属材料からなる。表面電極3はアノード端子300として外部電極と接続する。一方、裏面電極4は基板領域1とオーミック接続するような電極材料からなる。裏面電極4はカソード端子400として外部電極と接続する。このように、図39に示した還流ダイオード100は、表面電極3をアノード端子、裏面電極4をカソード端子とするダイオードとして機能する。
【0206】
更に、図39に示すように、還流ダイオード100が形成される領域を除いて、ドリフト領域2と表面電極3間に、例えばシリコン酸化膜からなるフィールド絶縁膜5が形成されている。フィールド絶縁膜5は、還流ダイオード100を半導体チップとして製造する際に、例えばチップ外周部のショットキー接合部における電界集中を緩和するために一般的に用いられるフィールド絶縁膜である。図39においては、フィールド絶縁膜5の端部形状の一例として、表面電極3と接する部分が直角の場合を示しているが、端部が鋭角形状になっていてもよい。
【0207】
また、フィールド絶縁膜5が形成される外周端部の構成として、例えば図40に示すように、表面電極3とフィールド絶縁膜5とが接する部分の直下のドリフト領域2中に、P型の電界緩和領域7を形成してもよい。更に、図40に示した構成に加えて、電界緩和領域7の外周を囲むように、1本若しくは複数のガードリングを形成してもよい。
【0208】
次に、図39中の左側破線の左側に形成される半導体スナバ回路200の部分について説明する。還流ダイオード100の外周端部の電界緩和に用いられているフィールド絶縁膜5の所定領域上に、例えば多結晶シリコンからなる複数の抵抗領域6が形成されている。そして、各抵抗領域6上に表面電極13がそれぞれ形成される。複数の表面電極13の少なくとも一部が還流ダイオード100のアノード端子が接続するアノード端子300に接続される。アノード端子300に接続される表面電極13の個数は、電流・電圧の振動現象を抑制するために必要なキャパシタ210及び抵抗220の値に応じて決定される。
【0209】
第4の実施形態に係る半導体スナバ回路200では、抵抗領域6が抵抗220として機能し、フィールド絶縁膜5がキャパシタ210として機能する。必要な抵抗値の大きさに応じて、抵抗領域6の不純物濃度や厚みを設定することができる。また、フィールド絶縁膜5についても、必要な耐圧並びに必要なキャパシタ210の静電容量の大きさに応じて、厚みや面積を設定することができる。
【0210】
耐圧については、半導体スナバ回路200の機能としてだけではなく、還流ダイオード100の電界緩和という機能を満たすために、フィールド絶縁膜5の破壊防止のため、還流ダイオード100で形成されるショットキーバリアダイオードよりも耐圧が高いことが好ましい。また、キャパシタ210の静電容量は、還流ダイオード100が遮断状態時(高電圧印加時)に充電される空乏容量に対して、100分の1程度から100倍程度の範囲で選ぶことができる。ただし、十分なスナバ機能を発揮し、且つ損失の増加を極力抑え、必要となるチップ面積を考慮すると、後述する計算結果に示すように、概ね10分の1程度から10倍程度の範囲が好ましい。
【0211】
第4の実施形態においては、還流ダイオード100のショットキーバリアダイオードよりも耐圧が高くなるように例えば厚みを1μmとし、キャパシタ210の静電容量が還流ダイオード100の遮断状態時に形成される空乏容量と同程度にした場合について説明する。なお、フィールド絶縁膜5は、シリコン酸化膜以外の材料でも、所定の耐圧を有し、且つ電界緩和機能とキャパシタ210として機能する誘電材料であればどのような材料でも良く、絶縁破壊電界と比誘電率との積の値がシリコン酸化膜の値よりも大きい材料であれば、更によい。そのような材料をフィールド絶縁膜5に用いた場合には、誘電領域12の絶縁耐圧を維持しつつ、少ない面積で必要な静電容量を得ることができる。
【0212】
例えば、第1の実施形態で説明したように、厚みが1μmの場合に1cm2当たりの静電容量が約3.4nF程度になるシリコン酸化膜に対し、シリコン酸化膜の代わりにSi3N4膜を用いた場合、厚みが1μmで同等の耐圧を確保することができ、Si3N4膜を用いた場合の1cm2当たりの静電容量は6.6nF程度である。つまり、フィールド絶縁膜5にSi3N4膜を用いると静電容量が約2倍程度大きくなり、誘電領域の絶縁耐圧を維持しつつ、より大きな静電容量を得ることができる。したがって、面積効率が向上し、ウェハコストを低減することができる。
【0213】
また、抵抗領域の抵抗の大きさは、既に説明したように、効果的にスナバ機能を発揮する一般的な設計式C=1/(2πfR)を満たすように設定するのが好ましい。
【0214】
このように、同一チップ上に還流ダイオード100と半導体スナバ回路200が形成された場合にも、第1の実施形態で説明した動作及び効果を得ることができる。
【0215】
図39に示した第4の実施形態においては、還流ダイオード100と半導体スナバ回路200が支持基体としての基板領域1及びドリフト領域2を共用し、且つ電極材として裏面電極4を共用している。表面電極3と表面電極13は同一材料を使用できる。更に、還流ダイオード100の電解緩和機能として働くフィールド絶縁膜5は、キャパシタ210として機能する。これら共用する部分については、同一プロセスで形成することができるため、製造プロセスを簡易化することができる。また、還流ダイオード100と半導体スナバ回路200を1チップ化することによって、実装面積(敷地面積)を減らすことができるため、半導体パッケージを小型化することができる。
【0216】
更に、第4の実施形態をL負荷回路に用いた場合には、還流ダイオード100と半導体スナバ回路200とを1チップ化した新たな効果を奏する。既に説明したように、還流ダイオード100が遮断時及び導通時には半導体スナバ回路200は動作せずに過渡時のみ動作をし、還流ダイオード100の空乏容量及び半導体スナバ回路200のキャパシタ210に起因して発生する過渡電流を消費するために抵抗220で発熱する。一方、還流ダイオード100においては、ターンオン及びターンオフの過渡動作時において、電流と電圧の位相ずれの影響であまり発熱しない。したがって、還流ダイオード100が最も発熱するのが定常の導通時となる。つまり、還流ダイオード100と半導体スナバ回路200とで、一連の動作中で発熱するタイミングが異なる。例えば還流ダイオード100の部分が導通時に発熱している際には半導体スナバ回路200の部分は遮断状態にあり発熱していない。このため、1チップ化した場合にチップ全体としての温度上昇を、別チップの場合と比べて低く抑えることができる。つまり、1チップ化することによって、還流ダイオード100の導通性能も向上することができる。
【0217】
以上のように、第4の実施形態では、振動現象を抑制し過渡性能を向上する効果と導通性能が共に向上すると同時に、小型化及び低コスト化を実現できる。
【0218】
図39、図40では、還流ダイオード100がショットキーバリアダイオードの場合を説明したが、例えば第3の実施の形態で説明したヘテロ接合ダイオードの場合でも同様に容易に実現することができる。還流ダイオード100がヘテロ接合ダイオードの場合における、図39に対応する断面図を図41に示す。
【0219】
図41に示すように、基板領域41、ドリフト領域42、ヘテロ半導体領域43、表面電極44及び裏面電極45からなるヘテロ接合ダイオードに加えて、フィールド絶縁膜46が形成されている。フィールド絶縁膜46は、還流ダイオード100が形成される領域を除いて、ドリフト領域42とヘテロ半導体領域43の間に形成されている。フィールド絶縁膜46の所定領域上に、例えば多結晶シリコンからなる複数の抵抗領域47が複数形成されている。そして、抵抗領域47上にそれぞれ表面電極13が形成され、複数の表面電極13の一部がアノード端子300に接続される。なお、図40に示したようにP型の電界緩和領域が形成されていてもよいし、電界緩和領域の外周を囲むようにガードリングが形成されていてもよい。
【0220】
図41に示したスナバ内蔵還流ダイオード800により、第3の実施形態で説明した還流ダイオード100やスイッチング素子600を種々の素子で実現できる効果と共に、第4の実施形態で説明したスナバ回路と還流ダイオードを1チップ化することによる効果を実現することができる。更に、図41に示したスナバ内蔵還流ダイオード800の特徴として、抵抗領域47を還流ダイオード100のヘテロ半導体領域43と同一材料で形成している点にある。このように構成することによって、還流ダイオード100としてヘテロ接合ダイオードを用いた場合の効果に加え、製造工程を更に簡略化し、低コストで実現することができる。
【0221】
他にも図42〜図45に示すような構成で、還流ダイオード100と半導体スナバ回路200とを1チップ化することができる。
【0222】
図42に示した構成は、半導体スナバ回路200の抵抗220を低濃度ドリフト領域8で構成している点が図39に示した構成と異なる。図42に示した構成は、例えば基板領域1と低濃度ドリフト領域8を積層した半導体材料を用いて、不純物導入と不純物の活性化によってドリフト領域2を形成することで容易に実現できる。図42に示した構成にすることによって、還流ダイオード100と半導体スナバ回路200を1チップ化する場合においても、半導体基板を抵抗成分として使用することもでき、振動現象で生じる熱エネルギーが半導体基板を通して放熱されるため、抵抗部分の高密度化が可能となる。
【0223】
図43に示した構成は、還流ダイオード100としてショットキーバリアダイオードの代わりに図37に示したユニポーラ動作と同等の動作を有するPN接合ダイオードを構成した点が、図39に示した構成と異なる。図43に示した構成を採用しても、1チップ化が容易に実現でき、振動現象を更に抑制し過渡性能を向上する効果と導通性能がともに向上すると同時に、小型化且つ低コスト化を実現できる。
【0224】
図44に示した構成は、半導体スナバ回路200の抵抗220を低濃度ドリフト領域88で構成している点が、図43に示した構成と異なる。図44に示した構成は、例えば基板領域81と低濃度ドリフト領域88を積層した半導体材料を用いて、不純物導入と不純物の活性化によってドリフト領域82を形成することで容易に実現できる。図44に示した構成にすることによって、還流ダイオード100と半導体スナバ回路200を1チップ化する場合においても、半導体基板を抵抗成分として使用することもでき、振動現象で生じる熱エネルギーが半導体基板を通して放熱されるため、抵抗部分の高密度化が可能となる。
【0225】
図45に示した構成は、半導体スナバ回路200のキャパシタ210の一部を反対導電型領域89と低濃度ドリフト領域88との間に形成されるPN接合で構成している点が、図44に示した構成と異なる。図45に示した構成は、例えば基板領域81と低濃度ドリフト領域88を積層した半導体材料を用いて、不純物導入と不純物の活性化によってドリフト領域82を形成し、不純物導入と不純物の活性化によって還流ダイオード100として働く反対導電型領域83と半導体スナバ回路200として働く反対導電型領域89とを同時に形成することで、容易に実現できる。図45に示した構成にすることによって、還流ダイオード100と半導体スナバ回路200とを同一プロセスで形成できるため、製造工程を簡略化でき製造コストを低減することができる。
【0226】
また、図45に示した構成においても、半導体基板を抵抗成分として使用することもでき、振動現象で生じる熱エネルギーが半導体基板を通して放熱されるため、抵抗部分の高密度化が可能となる。なお、図45に示した構成では、半導体スナバ回路200のキャパシタ210が、反対導電型領域89と低濃度ドリフト領域88との間に形成されるPN接合の空乏容量とフィールド絶縁膜86による容量とが直列に接続した容量である場合を例示しているが、PN接合容量のみの構成としてもよい。
【0227】
以上、還流ダイオード100と半導体スナバ回路200とを1チップ化した場合の構成を複数例示したが、上記で例示した以外にも、還流ダイオード100と半導体スナバ回路200の素子の組み合わせを替えて、1チップ化してももちろんよい。
【0228】
また、第4の実施形態においては、第1の実施形態に対応する還流ダイオード100と半導体スナバ回路200のみが並列接続している場合を例示したが、第2の実施形態及び第3の実施形態で示したような、スイッチング素子600が並列接続される回路においても同様に本発明の効果を奏することができる。いずれにしても、少なくとも還流ダイオード100と半導体スナバ回路200とを1チップ化することで、振動現象を抑制し過渡性能を向上する効果と導通性能をともに向上すると同時に、小型で且つ低コストで実現することができる。
【0229】
また、第1の実施形態で図26と図27を参照して説明したのと同様に、容量比C/C0が0.1前後から振動現象の減衰効果が顕著になり、容量比C/C0が10を超える辺りから振動現象の収束時間比の値が飽和傾向になる。また、過渡電流による損失Eの発生を考慮して、キャパシタの静電容量は極力小さいことが好ましい。つまり、第4の実施形態で用いる半導体スナバ回路200のキャパシタ210を、還流ダイオード100及びスイッチング素子600の遮断状態におけるキャパシタ成分の容量の総和に比べて、1/10倍以上10倍以下の範囲で選択することによって、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第4の実施形態で説明したどの構成例においても得ることができる。
【0230】
以上に説明したように、第4の実施形態においては、還流ダイオード100と1チップされた半導体スナバ回路200の表面電極13の個数や面積を可変にできることにより、配線工程時にキャパシタ210の静電容量値及抵抗220の抵抗値を所望の値に設定できる。これにより、さまざまな還流ダイオード100に適応可能な半導体スナバ回路200を提供することができる。このような構成にすることによって、回路構成が変更になった場合においても、配線を変更するだけで、安定的に電流・電圧の振動現象を抑制することができる。
【0231】
(第5の実施形態)
第5の実施形態においては、図28に示した第2の実施形態の回路において、スイッチング素子600と半導体スナバ回路200が同一チップ上に形成された場合について例示する。
【0232】
図46は、図29に対応する半導体チップの実装図の一例である。図47は図46の実装図に用いられている半導体チップの断面構造図の一例であり、スイッチング素子600と半導体スナバ回路200の構造断面を示す。以下では、第2の実施形態と同様の部分の説明は省略し、異なる特徴ついて詳しく説明する。
【0233】
図46に示すように、スイッチング素子600と半導体スナバ回路200を含むスナバ内蔵スイッチング素子900が形成されたチップ(スナバ内蔵スイッチング素子チップ、図中に符号900で示す)が絶縁基板500に形成された金属膜410上に配置されている。スナバ内蔵スイッチング素子チップのコレクタ端子、及び還流ダイオード100のカソード端子が、例えば半田やろう材等の接合材料を介してカソード側の金属膜410に接している。スナバ内蔵スイッチング素子チップのエミッタ端子、及び還流ダイオード100のアノード端子が、例えばアルミニウムワイヤやアルミニウミリボン等の金属配線350を介して、アノード側の金属膜310に接続される。図46では図示を省略したが、半導体スナバ回路200の表面電極13は複数形成してあり、複数の表面電極13のうち少なくとも一部が金属配線350を介して金属膜310に接続されている。
【0234】
スナバ内蔵スイッチング素子チップの断面構造を図47に示す。図47に示すように、スナバ内蔵スイッチング素子900は、図47中の右側破線の右側に形成されるスイッチング素子600の部分と、図47中の左側破線の左側に形成される半導体スナバ回路200の部分で構成されている。
【0235】
図47に示したスイッチング素子600の部分は、一例として一般的なIGBTで構成されている。例えばシリコンを材料としたP+型の基板領域21上に、N型のバッファ領域22とN-型のドリフト領域23とを積層した基板材料でスイッチング素子600は構成されている。ドリフト領域23中の表層部の一部にP型のウェル領域24形成され、ウェル領域24中の表層部の一部にN+型エミッタ領域25が形成されている。ドリフト領域23、ウェル領域24及びエミッタ領域25の表層部上に、例えばシリコン酸化膜からなるゲート絶縁膜26が配置され、ゲート絶縁膜26上に例えばN型の多結晶シリコンからなるゲート電極27が配設されている。ゲート絶縁膜26に形成された開口部においてエミッタ領域25及びウェル領域24に接して、例えばアルミニウムからなるエミッタ電極28が形成されている。また、基板領域21にオーミック接続させてコレクタ電極30が形成されている。このように、図47に示したIGBTは、ゲート電極27が半導体基体平面上に形成された所謂プレーナ型である。
【0236】
更に、図47に示すように、スイッチング素子600が形成される領域の外周部において、ドリフト領域23及びウェル領域24上に、例えばシリコン酸化膜からなるフィールド絶縁膜31が形成されている。既に述べたように、フィールド絶縁膜31はチップ外周部のPN接合部における電界集中を緩和するために用いられる。また、フィールド絶縁膜31が形成される外周端部の構成として、ウェル領域24の外周を囲むように、ガードリングが形成されていてもよい。
【0237】
次に、図47中の左側破線の左側に形成される半導体スナバ回路200の部分について説明する。スイッチング素子600の外周端部の電界緩和に用いられているフィールド絶縁膜31の所定領域上に、例えばスイッチング素子600のゲート絶縁膜26や層間絶縁膜(図示せず)等を形成する際に形成される絶縁膜32を介して、多結晶シリコンからなる複数の抵抗領域33が形成されている。なお、図47において絶縁膜32が形成された場合について例示しているが、絶縁膜32を介さずフィールド絶縁膜31上に抵抗領域33が形成されていてもよい。複数の抵抗領域33上にそれぞれ表面電極13が形成されている。複数の表面電極13の少なくとも一部がスイッチング素子600のエミッタ端子が接続するエミッタ端子301に接続される。エミッタ端子301に接続される表面電極13の個数は、電流・電圧の振動現象を抑制するために必要なキャパシタ210及び抵抗220の値に応じて決定される。
【0238】
図47に示した半導体スナバ回路200は、抵抗領域33が抵抗220として機能し、フィールド絶縁膜31及び絶縁膜32がキャパシタ210として機能する。抵抗220に必要な抵抗値の大きさに応じて、抵抗領域33の不純物濃度や厚みを設定することができる。フィールド絶縁膜31についても、キャパシタ210に必要な耐圧並びに必要な静電容量の大きさに応じて、厚みや面積を設定することができる。耐圧については、半導体スナバ回路200の機能としてだけではなく、スイッチング素子600の電界緩和という機能を果たすフィールド絶縁膜31の破壊防止のため、スイッチング素子600の耐圧よりも高くなるように設定することが好ましい。
【0239】
また、キャパシタ210の静電容量については、半導体スナバ回路200と並列に接続される還流ダイオード100が遮断状態時(高電圧印加時)に充電される空乏容量に対して、100分の1程度から100倍ぐらいの範囲で選ぶことができる。しかし、既に述べたように、十分なスナバ機能を発揮し、かつ損失の増加を極力抑え、必要となるチップ面積を考慮すると、キャパシタ210の静電容量は還流ダイオード100に充電される空乏容量の概ね10分の1程度から10倍程度の範囲が好ましい。
【0240】
図47に示した半導体スナバ回路200では、スイッチング素子600の耐圧よりも高くなるようにキャパシタ210の厚みを1μm程度とし、キャパシタ210の静電容量がスイッチング素子600と還流ダイオード100の遮断状態時に形成される空乏容量の和と同程度となるように形成される。なお、フィールド絶縁膜31は、シリコン酸化膜以外の材料でも、所定の耐圧を有し、且つ電界緩和機能とキャパシタ210として機能する誘電材料であればどのような材料でもよい。また、抵抗領域33の抵抗の大きさは、効果的にスナバ機能を発揮する一般的な設計式C=1/(2πfR)を満たすように設定するのが好ましい。
【0241】
上記のようにように、1チップにスイッチング素子600と半導体スナバ回路200が形成された場合にも、第1の実施形態で説明した動作及び効果を実現できる。
【0242】
図47に示した構成において、スイッチング素子600と半導体スナバ回路200が、支持基体としての基板領域21及びバッファ領域22及びドリフト領域23を共用し、且つコレクタ電極30を共用している。エミッタ電極28と表面電極13は、同一材料を使用できる。また、スイッチング素子600の電界緩和機能として働くフィールド絶縁膜31もキャパシタ210として機能する。更に、スイッチング素子600のゲート電極27として働く多結晶シリコン膜を、抵抗220である抵抗領域33と同様に形成することができる。つまり、これらの部分については、同一プロセスで形成することができ、製造プロセスを簡易化することができる。
【0243】
更に、半導体スナバ回路200とスイッチング素子600を1チップ化することによって、実装面積(敷地面積)を減らすことができるため、半導体パッケージを小型化することができる。
【0244】
更に、図47に示した構成を例えば図31に示したインバータ回路に適用した場合には、スイッチング素子600と半導体スナバ回路200とを1チップ化した新たな効果を生むことができる。即ち、第2の実施形態及び第3の実施形態で説明したように、還流ダイオード100が逆回復動作をする場合においては、半導体スナバ回路200は振動現象を緩和するべく、還流ダイオード100、スイッチング素子600の空乏容量及び半導体スナバ回路200のキャパシタ210に起因して発生する過渡電流を消費し、抵抗220で発熱する。一方、還流ダイオード100が逆回復動作をする場合においては、還流ダイオード100に並列接続されているスイッチング素子600は導通状態にないため、ほとんど発熱していない。このように、逆回復時に半導体スナバ回路200が発熱している場合にはスイッチング素子600の部分は遮断状態にあり発熱していない。このため、スイッチング素子600と半導体スナバ回路200を1チップ化することによって、チップ全体としての温度上昇を、別チップの場合と比べて低く抑えることができる。つまり、スイッチング素子600と半導体スナバ回路200を1チップ化することによって、発熱による抵抗領域33の高集積化が期待できる。
【0245】
以上のように、第5の実施形態では、振動現象をさらに抑制し過渡性能を向上する効果と導通性能をともに向上すると同時に、小型化且つ低コスト化を実現できる。
【0246】
図47に示した構成例では、スイッチング素子600がIGBTの場合を説明したが、例えば第2の実施形態および第3の実施形態で説明したさまざまなスイッチング素子600を半導体スナバ回路200と1チップ化することは、スイッチング素子600がIGBTである場合と同様に容易に実現できる。図48〜図50にその例を示す。
【0247】
図48は、図47に示したIGBTを用いる代わりに、スイッチング素子600としてMOSFETを用いた場合を示している。なお、図48に示したMOSFETは、例えば炭化珪素半導体基体からなる。例えばN+型である基板領域51上にN-型のドリフト領域52が形成された基板材料を用いる。ドリフト領域52中の表層部の一部にP型のウェル領域53が形成され、ウェル領域53中の表層部の一部にN+型ソース領域54が形成されている。ドリフト領域52、ウェル領域53及びソース領域54の表層部に接して、例えばシリコン酸化膜からなるゲート絶縁膜55が形成され、ゲート絶縁膜55上に例えばN型の多結晶シリコンからなるゲート電極56が配設されている。更に、ゲート絶縁膜55に形成された開口部においてソース領域54及びウェル領域53と接するソース電極57が形成されている。基板領域51にオーミック接続させてドレイン電極59が形成されている。
【0248】
更に、図48に示すように、スイッチング素子600の形成される領域の外周部に、ドリフト領域52及びウェル領域53の表層部に接して、例えばシリコン酸化膜からなるフィールド絶縁膜31が形成されている。
【0249】
次に、図48中の左側破線の左側に形成される半導体スナバ回路200について説明する。スイッチング素子600の外周端部の電界緩和に用いられているフィールド絶縁膜31の所定領域上に、例えばスイッチング素子600のゲート絶縁膜55を形成する際に形成される絶縁膜32や層間絶縁膜(図示せず)等を介して、多結晶シリコンからなる複数の抵抗領域33が形成されている。なお、図48には絶縁膜32が形成された場合について例示しているが、絶縁膜32を介さずフィールド絶縁膜31上に抵抗領域33が形成されていてもよい。
【0250】
複数の抵抗領域33上にそれぞれ表面電極13が形成されている。複数の表面電極13の少なくとも一部がスイッチング素子600のソース端子が接続するソース端子302に接続される。ソース端子302に接続される表面電極13の個数は、電流・電圧の振動現象を抑制するために必要なキャパシタ210及び抵抗220の値に応じて決定される。
【0251】
図48に示した半導体スナバ回路200は、抵抗領域33が抵抗220として機能し、フィールド絶縁膜31及び絶縁膜32がキャパシタ210として機能する。抵抗220に必要な抵抗値の大きさに応じて、抵抗領域33の不純物濃度や厚みを設定することができる。
【0252】
図48に示した構成によって、第3の実施形態で説明した還流ダイオード100やスイッチング素子600を種々の素子で実現できる効果と、第5の実施形態で説明した半導体スナバ回路200とスイッチング素子600を1チップ化したことにより効果を実現することができる。更に、図48に示した構成の特徴としては、抵抗領域33をスイッチング素子600のゲート電極56と同一材料で形成している点が挙げられる。図48に示した構成にすることによって、スイッチング素子600としてMOSFETを用いた場合の効果に加え、製造工程を更に簡略化し、低コスト化を実現することができる。
図49は、図47に示したIGBTを用いる代わりに、スイッチング素子600として図35に示したヘテロ接合部を絶縁ゲート電極で駆動するトランジスタを用いた場合を示している。
【0253】
先ず、図49中の右側破線の右側に形成されるスイッチング素子600について説明する。例えば炭化珪素のポリタイプが4HタイプのN+型である基板領域61上にN-型のドリフト領域62が形成され、ドリフト領域62の基板領域61との接合面に対向する主面上に、例えばN型の多結晶シリコンからなるヘテロ半導体領域63が形成されている。そして、ヘテロ半導体領域63の開口部でドリフト領域62と接して、ヘテロ半導体領域63上に例えばシリコン酸化膜から成るゲート絶縁膜64が形成されている。また、ゲート絶縁膜64上にはゲート電極65が形成され、ヘテロ半導体領域63に接してソース電極66が配置されている。基板領域1にはドレイン電極68が接続されている。更に、スイッチング素子600が形成される領域の周辺部において、ドリフト領域62の表層部と接してシリコン酸化膜等からなるフィールド絶縁膜31が形成されている。
【0254】
次に、図49中の左側破線の左側に形成される半導体スナバ回路200について説明する。スイッチング素子600の外周端部の電界緩和に用いられているフィールド絶縁膜31の所定領域上に、多結晶シリコンからなる複数の抵抗領域33が形成されている。複数の抵抗領域33上にそれぞれ表面電極13が形成されている。複数の表面電極13の少なくとも一部がスイッチング素子600のソース端子が接続するソース端子302に接続される。ソース端子302に接続される表面電極13の個数は、電流・電圧の振動現象を抑制するために必要なキャパシタ210及び抵抗220の値に応じて決定される。
【0255】
図49に示した半導体スナバ回路200は、抵抗領域33が抵抗220として機能し、フィールド絶縁膜31及び絶縁膜32がキャパシタ210として機能する。抵抗220に必要な抵抗値の大きさに応じて、抵抗領域33の不純物濃度や厚みを設定することができる。
【0256】
図49に示した構成によっても、第3の実施形態で説明した還流ダイオード100やスイッチング素子600を種々の素子で実現できる効果と、第5の実施形態で説明した半導体スナバ回路200とスイッチング素子600を1チップ化したことによる効果を実現することができる。更に、図49に示した構成の特徴としては、抵抗領域33をスイッチング素子600のヘテロ半導体領域63と同一材料で形成している点も挙げられる。また、図47、図48に示したスイッチング素子600の場合と同じように、抵抗領域33をスイッチング素子600のゲート電極65と同一材料で形成することもできる。
【0257】
図50は、図47に示したIGBTを用いる代わりに、スイッチング素子600として図36に示したJFETを用いた場合を示している。図50に示すスイッチング素子600では、例えば炭化珪素のポリタイプが4HタイプのN+型である基板領域71上にN-型のドリフト領域72が形成されている。ドリフト領域72中の表層部にN+型のソース領域73とP型のゲート領域74が形成されている。ゲート領域74はゲート電極75に接続され、ソース領域73はソース電極76に接続されている。基板領域71はドレイン電極78に接続されている。更に、スイッチング素子600の外周部に、ドリフト領域72の表層部に接して例えばシリコン酸化膜からなるフィールド絶縁膜31が形成されている。
【0258】
次に、図50中の左側破線の左側に形成される半導体スナバ回路200について説明する。スイッチング素子600の外周端部の電界緩和に用いられているフィールド絶縁膜31の所定領域上に、例えばスイッチング素子600の絶縁膜77を形成する際に形成される絶縁膜32や層間絶縁膜(図示せず)等を介して、多結晶シリコンからなる複数の抵抗領域33が形成されている。なお、図50では絶縁膜32が形成された場合について例示しているが、絶縁膜32を介さずフィールド絶縁膜31上に複数の抵抗領域33が形成されていてもよい。
【0259】
複数の抵抗領域33上にそれぞれ表面電極13が形成されている。複数の表面電極13の少なくとも一部がスイッチング素子600のソース端子が接続するソース端子302に接続される。ソース端子302に接続される表面電極13の個数は、電流・電圧の振動現象を抑制するために必要なキャパシタ210及び抵抗220の値に応じて決定される。
【0260】
図50に示した半導体スナバ回路200は、抵抗領域33が抵抗220として機能し、フィールド絶縁膜31及び絶縁膜32がキャパシタ210として機能する。抵抗220に必要な抵抗値の大きさに応じて、抵抗領域33の不純物濃度や厚みを変えることができる。
【0261】
図50に示した構成によって、第3の実施形態で説明した還流ダイオード100やスイッチング素子600を種々の素子で実現できる効果と、第5の実施形態で説明した半導体スナバ回路200とスイッチング素子600を1チップ化したことにより効果を実現することができる。このような構成することによって、製造工程をさらに簡略化し、低コストで実現することができる。
【0262】
また、第5の実施形態において、第3の実施形態で説明したのと同様に、スイッチング素子600に採用する構成がユニポーラ型の還流ダイオードとしても使用できる場合には、還流ダイオード100を別チップで形成する以外にも、還流ダイオード100とスイッチング素子600と半導体スナバ回路200とを1チップ化して、半導体パッケージを小型化することができる。これにより、配線等に生じる寄生インダクタンスを更に低減することができ、半導体スナバ回路200によって振動現象を更に低減することができる。
【0263】
また、還流ダイオード100、スイッチング素子600及び半導体スナバ回路200を1チップ化することにより配線長がより短くなって、振動電流により配線から発せられる放射ノイズを更に低減させる効果もある。更に、チップサイズの縮小によって製造コストが低減される。また、還流ダイオード100とスイッチング素子600とのキャパシタ容量の和が小さくなるため、半導体スナバ回路200のキャパシタ210に必要な静電容量も小さくすることができる。つまり、小型且つ低コストで振動現象を抑制することができる。
【0264】
以上、スイッチング素子600と半導体スナバ回路200を1チップ化する一例を説明してきたが、1チップ化する際に、半導体スナバ回路200の抵抗220として、例えば多結晶シリコンからなる抵抗領域33以外にも、半導体基体中の基板領域やドリフト領域を用いてもよい。また、半導体スナバ回路200のキャパシタ210として、例えばシリコン酸化膜からなるフィールド絶縁膜31以外にも、PN接合やヘテロ接合等の逆バイアス時に空乏層を形成する構成を採用し、この空乏層容量をキャパシタ210として用いてもよい。また、例えばショットキーバリアダイオードを内蔵するMOSFETなどのように、スイッチング素子600中に還流ダイオード100を内蔵する構成とし、半導体スナバ回路200と共に1チップ化してもよい。いずれの構成においても、本発明の特徴である振動現象を更に抑制し、過渡性能と導通性能をともに向上すると同時に、小型でかつ低コストで実現することができる。
【0265】
第1の実施形態において図20及び図21を参照して説明したのと同様に、スナバ回路に用いるキャパシタの静電容量C、及び遮断状態における還流ダイオードとスイッチング素子とのキャパシタ容量成分の総和C0であるとき、容量比C/C0が0.1前後から振動現象の減衰効果が顕著になり、容量比C/C0が10を超える辺りから振動現象の収束時間比の値が飽和傾向になる。また、過渡動作時には、スナバ回路に形成するキャパシタの静電容量の大きさに比例する過渡電流によって損失Eが発生する。このため、キャパシタ210の静電容量の大きさは極力小さいことが好ましい。
【0266】
このことから、第5の実施形態で用いるスナバ回路のキャパシタ210の静電容量Cは、還流ダイオード100及びスイッチング素子600の遮断状態におけるキャパシタ成分の容量の総和に比べて、10分の1倍以上10倍以下の範囲で選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第5の実施形態で説明したどの構成例においても得ることができる。
【0267】
以上に説明したように、第5の実施形態においては、スイッチング素子600と1チップされた半導体スナバ回路200の表面電極13の個数や面積を可変にできることにより、配線工程時にキャパシタ210の静電容量値及抵抗220の抵抗値を所望の値に設定できる。これにより、さまざまなスイッチング素子600に適応可能な半導体スナバ回路200を提供することができる。このような構成にすることによって、回路構成が変更になった場合においても、配線を変更するだけで、安定的に電流・電圧の振動現象を抑制することができる。
【0268】
(その他の実施形態)
上記のように、本発明は第1乃至第5の実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【0269】
半導体スナバ回路200は、少なくとも還流ダイオード100と並列接続されていれば、同一実装基板上に実装されていなくても発振現象を低減する効果を得ることができる。
【0270】
また、第1乃至第5の実施形態において、還流ダイオード100、スイッチング素子600、半導体スナバ回路200の材料として、シリコン材料、炭化珪素材料等を一例として説明してきたが、振動現象の低減効果が得られれば、基板材料はシリコンゲルマン、窒化ガリウム、ダイヤモンドなどその他の半導体材料でもかまわない。また、炭化珪素のポリタイプとして4Hタイプを用いて説明したが、6H、3C等その他のポリタイプでも構わない。また、スイッチング素子600及び還流ダイオード100のドリフト領域としてN型の場合で説明してきたが、P型で構成されていてももちろんよい。
【0271】
また、第1乃至第5の実施形態に係る半導体装置を適用可能な電力変換装置として、DC/DCコンバータや3相交流インバータ等を例として説明したが、図32に示すような一般にHブリッジと呼ばれる電力変換装置に用いてもよい。いずれにしても、直流電圧を交流電圧に変換するインバータや、交流電圧を直流電圧に変換する整流器や、直流電圧の電圧を変えて出力するDC/DCコンバータ等のように、あらゆるタイプの電力変換装置に適用することができる。そして、第1乃至第5の実施形態に係る半導体装置を用いる電力変換装置であれば、大電流領域及びゼロ電領域のいずれの領域においても、更には、低温及び高温時のいずれにおいても、振動現象を低減することができる。このため、導通損失及び過渡損失を低減し高密度化ができると共に、振動現象が低減し安定的に動作させることができるので、装置の基本性能を両立して向上させることができる。
【0272】
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【産業上の利用可能性】
【0273】
本発明の半導体装置は、還流ダイオードを有する半導体装置及び電力変換装置を製造する製造業を含む電子機器産業に利用可能である。
【符号の説明】
【0274】
1、11、21、41、51、61、71、81…基板領域
2、23、42、52、62、72、82…ドリフト領域
3、13、44、84…表面電極
4、14、45、85…裏面電極
5、31、46、86…フィールド絶縁膜
6、17、33、47…抵抗領域
7…電界緩和領域
8、88…低濃度ドリフト領域
10、10A…半導体装置
12…誘電領域
15、83、89…反対導電型領域
16…低抵抗基板領域
22…バッファ領域
24…ウェル領域
43、63…ヘテロ半導体領域
100…還流ダイオード
200…半導体スナバ回路
210…キャパシタ
220…抵抗
500…絶縁基板
600…スイッチング素子
800…スナバ内蔵還流ダイオード
900…スナバ内蔵スイッチング素子
1001…結合表面電極
【技術分野】
【0001】
本発明は、還流ダイオードを有する半導体装置及び電力変換装置に関する。
【背景技術】
【0002】
逆バイアス時に発生する還流ダイオードの発振現象(リンギング)を抑制するために、所定の容量値のキャパシタを還流ダイオードと並列に接続する半導体装置が提案されている(例えば、特許文献1参照)。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2004−281462号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
上記に提案された半導体装置によって振動現象における振幅の大きさを抑制できるが、振動現象の収束時間を短縮することはできない。このため、還流ダイオードの振動現象によって電圧・電流に生じるノイズが与える周辺回路への悪影響を抑制することができない。また、スナバ回路の容量値や抵抗値が固定であるため、スナバ回路と並列に接続される還流ダイオードの仕様に応じて、静電容量や抵抗の値が異なる複数のスナバ回路を用意する必要がある。
【0005】
上記課題を鑑み、本発明の目的は、静電容量と抵抗の値が異なる複数のスナバ回路を用意する必要がなく、且つ逆バイアス時に還流ダイオードに発生する振動現象の収束時間を短縮できる半導体装置及び電力変換装置を提供することである。
【課題を解決するための手段】
【0006】
本発明は、一対の接続端子と、一対の接続端子間に接続されたユニポーラ動作する還流ダイオードと、一対の接続端子間に還流ダイオードと並列接続され、少なくともキャパシタと抵抗を含む半導体スナバ回路とを備え、半導体スナバ回路のキャパシタと抵抗の値が可変である。
【発明の効果】
【0007】
本発明によれば、半導体スナバ回路の静電容量と抵抗の値が可変であるので、静電容量と抵抗の値が異なる複数のスナバ回路を用意する必要がなく、且つ逆バイアス時に還流ダイオードに発生する振動現象の収束時間を短縮できる半導体装置及び電力変換装置を提供できる。
【図面の簡単な説明】
【0008】
【図1】本発明の第1の実施形態に係る半導体装置の構成を示す模式的な回路図である。
【図2】本発明の第1の実施形態に係る半導体装置の実装形態例を示す模式図である。
【図3】本発明の第1の実施形態に係る半導体装置の他の構成を示す模式的な回路図である。
【図4】本発明の第1の実施形態に係る還流ダイオードの構成を示す断面図である。
【図5】本発明の第1の実施形態に係る半導体スナバ回路の構成を示す断面図である。
【図6】本発明の第1の実施形態に係る半導体スナバ回路の他の構成を示す断面図である。
【図7】本発明の第1の実施形態に係る半導体装置を用いた電力変換装置の回路図である。
【図8】本発明の第1の実施形態に係る半導体装置を用いた他の電力変換装置の回路図である。
【図9】本発明の第1の実施形態に係る半導体装置の他の実装形態例を示す模式図である。
【図10】本発明の第1の実施形態に係る半導体スナバ回路の他の構成を示す断面図である。
【図11】本発明の第1の実施形態に係る半導体スナバ回路の他の構成を示す断面図である。
【図12】本発明の第1の実施形態に係る半導体スナバ回路の結合表面電極の構成例を示す上面図である。
【図13】本発明の第1の実施形態に係る半導体スナバ回路の結合表面電極の他の構成例を示す上面図である。
【図14】本発明の第1の実施形態に係る半導体スナバ回路の結合表面電極を形成する方法例を示す模式図である。
【図15】本発明の第1の実施形態に係る半導体スナバ回路の他の構成を示す断面図である。
【図16】本発明の第1の実施形態に係る半導体スナバ回路の他の構成を示す断面図である。
【図17】本発明の第1の実施形態に係る半導体スナバ回路の他の構成を示す断面図である。
【図18】本発明の第1の実施形態に係る半導体スナバ回路の他の構成を示す断面図である。
【図19】本発明の第1の実施形態に係る半導体スナバ回路の他の構成を示す断面図である。
【図20】本発明の第1の実施形態に係る半導体スナバ回路の他の構成を示す断面図である。
【図21】本発明の第1の実施形態に係る半導体スナバ回路の他の構成を示す断面図である。
【図22】本発明の第1の実施形態に係る半導体スナバ回路の他の構成を示す断面図である。
【図23】本発明の第1の実施形態に係る半導体スナバ回路の他の構成を示す断面図である。
【図24】本発明の第1の実施形態に係る半導体スナバ回路の他の構成を示す断面図である。
【図25】本発明の第1の実施形態に係る半導体スナバ回路の他の構成を示す断面図である。
【図26】振動現象の減衰波形のシミュレーション結果を示すグラフである。
【図27】静電容量比と振動現象収束時間比及び過渡損失の増加代との関係を示すグラフである。
【図28】本発明の第2の実施形態に係る半導体装置の構成を示す模式的な回路図である。
【図29】本発明の第2の実施形態に係る半導体装置の実装形態の例を示す模式図である。
【図30】本発明の第2の実施形態に係るスイッチング素子の構造を示す断面図である。
【図31】本発明の第2の実施形態に係る半導体装置を用いた電力変換装置の回路図である。
【図32】本発明の第2の実施形態に係る半導体装置を用いた他の電力変換装置の回路図である。
【図33】本発明の第3の実施形態に係る還流ダイオードの構成を示す断面図である。
【図34】本発明の第3の実施形態に係るスイッチング素子の構成を示す断面図である。
【図35】本発明の第3の実施形態に係るスイッチング素子の他の構成を示す断面図である。
【図36】本発明の第3の実施形態に係るスイッチング素子の他の構成を示す断面図である。
【図37】本発明の第3の実施形態に係る還流ダイオードの他の構成を示す断面図である。
【図38】本発明の第4の実施形態に係る半導体装置の実装形態の例を示す模式図である。
【図39】本発明の第4の実施形態に係る半導体チップの構成を示す断面図である。
【図40】本発明の第4の実施形態に係る半導体チップの他の構成を示す断面図である。
【図41】本発明の第4の実施形態に係る半導体チップの他の構成を示す断面図である。
【図42】本発明の第4の実施形態に係る半導体チップの他の構成を示す断面図である。
【図43】本発明の第4の実施形態に係る半導体チップの他の構成を示す断面図である。
【図44】本発明の第4の実施形態に係る半導体チップの他の構成を示す断面図である。
【図45】本発明の第4の実施形態に係る半導体チップの他の構成を示す断面図である。
【図46】本発明の第5の実施形態に係る半導体装置の実装形態の例を示す模式図である。
【図47】本発明の第5の実施形態に係る半導体チップの構成を示す断面図である。
【図48】本発明の第5の実施形態に係る半導体チップの他の構成を示す断面図である。
【図49】本発明の第5の実施形態に係る半導体チップの他の構成を示す断面図である。
【図50】本発明の第5の実施形態に係る半導体チップの他の構成を示す断面図である。
【発明を実施するための形態】
【0009】
次に、図面を参照して、本発明の第1乃至第5の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【0010】
又、以下に示す第1乃至第5の実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。
【0011】
(第1の実施形態)
本発明の第1の実施形態に係る半導体装置10は、図1に示すように、アノード端子300とカソード端子400からなる一対の接続端子と、アノード端子300とカソード端子400間に接続されたユニポーラ動作する還流ダイオード100と、アノード端子300とカソード端子400間に還流ダイオード100と並列接続され、少なくともキャパシタ210と抵抗220を含む半導体スナバ回路200を備える半導体装置10である。後述するように、半導体スナバ回路200のキャパシタ210と抵抗220の値は可変である。
【0012】
なお、還流ダイオード100は、例えば、PN接合ダイオードの構造であっても、導通時にP型領域から注入される過剰キャリアの主成分である少数キャリアのライフタイムを制御することにより、ユニポーラ動作と同等の動作を行うため、このようなユニポーラ動作と同等の特性を有するダイオードについても、本発明で説明されるユニポーラ動作するダイオードに含まれるものとする。
【0013】
第1の実施形態では、一例として、還流ダイオード100と半導体スナバ回路200を異なる半導体チップとして形成した場合について説明する。なお、還流ダイオード100はユニポーラ動作と同等の動作をする還流ダイオードを含む。
【0014】
図1では、半導体スナバ回路200をキャパシタ210と抵抗220とを直列接続したいわゆるRCスナバ回路として構成した例を示しているが、キャパシタ210と抵抗220は少なくとも直列接続していれば、複数の部分に分割されて形成されていてもよいし、例えば交互に形成されていてもよい。
【0015】
図2は、還流ダイオード100(例えば炭化珪素ショットキーバリアダイオード)と半導体スナバ回路200(例えばシリコン半導体RCスナバ回路)からなる半導体装置10の具体的な実装形態の例である。図2では、半導体装置10が実装される半導体パッケージの一例として、絶縁基板500上に、例えば銅やアルミニウム等の金属材料からなるアノード側の金属膜310とカソード側の金属膜410が形成されたセラミック基板を用いた場合を示している。絶縁基板500は、例えばセラミック等で形成された絶縁性を有する基板であり、且つ支持体としての機能を有する。
【0016】
上記セラミック基板上に、還流ダイオード100の配置された半導体チップ(図中、符号100で示す。)と半導体スナバ回路200が配置された半導体チップ(図中、符号200で示す。)が配置される。ここで、還流ダイオード100のカソード端子と半導体スナバ回路200のカソード端子400に接続する端子が、例えば半田やろう材等の接合材料を介して、金属膜410に接して配置される。そして、還流ダイオード100のアノード端子と半導体スナバ回路200のアノード端子300に接続する表面電極13は、例えばアルミニウムワイヤやアルミニウムリボン等の金属配線320、330を介して、金属膜310に接続される。図2に示しように、金属膜410はカソード端子400に接続し、金属膜310はアノード端子300に接続している。
【0017】
図2に示した半導体装置10の実装形態例では、アノード端子300に接続可能な表面電極13が半導体スナバ回路200にあらかじめ3個形成され、そのうち2個の表面電極13が金属配線330を介して金属膜310に接続されている例を示している。ただし、表面電極13の個数は複数であればよく、そのうちの少なくとも1個が金属膜310に接続されていればよい。
【0018】
なお、図1では、還流ダイオード100のアノード端子が接続するアノード端子300にキャパシタ210が接続され、還流ダイオード100のカソード端子が接続するカソード端子400に抵抗220が接続する例を示しているが、図3に示すように、アノード端子300に抵抗220が接続し、カソード端子400にキャパシタ210が接続してもよい。
【0019】
第1の実施形態では、半導体スナバ回路200が、例えばシリコンを半導体基体材料とし、且つ、アノード端子300に接続する電極とカソード端子400に接続する電極とが互いに対面するように形成された、いわゆる縦型の半導体チップである場合について説明する。また、還流ダイオード100が、例えば炭化珪素を半導体基体材料としたショットキーバリアダイオードの場合について説明する。このショットキーバリアダイオードについても、アノード端子300に接続する電極とカソード端子400に接続する電極とが互いに対面するように形成された、いわゆる縦型のショットキーバリアダイオードを一例として説明する。
【0020】
図4及び図5に、還流ダイオード100及び半導体スナバ回路200を構成する半導体チップの断面構造図の一例をそれぞれ示す。
【0021】
図4に示すように、還流ダイオード100は、例えば炭化珪素のポリタイプが4HタイプのN+型である基板領域1上にN-型のドリフト領域2が形成された基板材料で構成されている。基板領域1には、例えば抵抗率が数mΩcm〜数十mΩcm、厚さが数十μm〜数百μm程度の一般的な低抵抗基板を用いることができる。なお、素子構造や所要の耐圧により、抵抗率や厚みが上記範囲外となってもよいが、一般に抵抗率及び厚みは小さいほうが導通時の損失を低減できるため、可能な限り小さいことが好ましい。ドリフト領域2は、例えばN型の不純物密度が1015〜1018cm-3、厚みが0.1μm〜数十μmである。なお、ドリフト領域2についても、素子構造や所要の耐圧により、不純物密度や厚みが上記範囲外となってもよい。
【0022】
第1の実施形態では、例えば不純物密度が1016cm-3、厚みが5μmで耐圧が600Vクラスのドリフト領域2を採用した場合を説明する。ただし、耐圧は600Vクラスに限定されるものではない。なお、第1の実施形態では、半導体基体が基板領域1とドリフト領域2の二層からなる基板の場合について説明するが、抵抗率の大きさが上記の一例によらない基板領域1のみで形成された基板を使用してもよいし、多層の基板を使用してもよい。また、第1の実施形態においては、基板材料が炭化珪素材料である例を示すが、シリコン等の他の半導体材料であってもよい。
【0023】
図4に示すように、ドリフト領域2の基板領域1との接合面に対向する主面上に表面電極3が形成され、表面電極3に対向し、且つ基板領域1と接して裏面電極4が形成されている。表面電極3は、ドリフト領域2との間でショットキー障壁を形成する金属材料を少なくとも含む単層若しくは多層の金属材料から構成されている。ショットキー障壁を形成する金属材料は、例えば、チタン、ニッケル、モリブデン、金、白金等である。また、表面電極3はアノード端子300として外部電極と接続するため、表面電極3の最表面にアルミニウム、銅、金、ニッケル、銀等の金属材料を用いた多層構造としてもよい。一方、裏面電極4は、基板領域1とオーミック接続する電極材料から構成されている。オーミック接続する電極材料の一例としてはニッケルシリサイドやチタン材料などが挙げられ、裏面電極4はカソード端子400として外部電極と接続する。このように、図4に示す還流ダイオード100は、表面電極3がアノード端子、裏面電極4がカソード端子であるダイオードとして機能する。
【0024】
図5は、半導体スナバ回路200の断面構造図の一例である。例えばシリコンのN-型である基板領域11上に、例えばシリコン酸化膜等の誘電材料からなる誘電領域12が形成されている。図5に示した構成では、基板領域11は抵抗220として機能し、誘電領域12はキャパシタ210として機能する。抵抗220に必要な抵抗値の大きさに応じて、基板領域11の抵抗率や厚みを設定する。例えば抵抗率が数mΩcm〜数百Ωcm、厚さが数十〜数百μm程度の基板を用いる。少なくとも還流ダイオード100に含まれる抵抗値よりも大きくなるように、例えば、抵抗率が100Ωcmで厚さが300μmの基板を用いる。なお、図5では、基板領域11が単一の抵抗率を有するように形成された場合を例示しているが、基板領域11が抵抗率の異なる複数の部分から構成されていてもよい。また、図5では基板領域11の導電型をN型としているが、P型でももちろんよい。
【0025】
キャパシタ210に必要な耐圧及び必要な静電容量の大きさに応じて、誘電領域12の厚みや面積が決定される。耐圧については、誘電領域12の破壊防止のため、還流ダイオード100よりも高いことが好ましい。また、静電容量については、還流ダイオード100の遮断状態時(高電圧印加時)に生じる空乏層の静電容量に対して、100分の1程度〜100倍ぐらいの範囲で選ぶことができる。十分なスナバ機能を発揮し、且つ損失の増加を極力抑えるために必要なチップ面積を考慮すると、後述する計算結果で示すように、概ね10分の1程度〜10倍程度であることが好ましい。
【0026】
第1の実施形態においては、例えば還流ダイオード100よりも耐圧が高くなるように誘電領域12の厚みは例えば1μmとし、キャパシタ210の静電容量が還流ダイオード100の遮断状態時に形成される空乏層容量と同程度である場合について説明する。なお、誘電領域12は、シリコン酸化膜以外の材料でも、所定の耐圧を有し、かつキャパシタ210として機能する誘電材料であればどのような材料でもよいが、絶縁破壊電界と比誘電率との積の値がシリコン酸化膜の値よりも大きい材料であれば、更によい。
【0027】
このような材料を用いた場合には、誘電領域12の絶縁耐圧を維持しつつ、少ない面積で必要な静電容量を得ることができる。例えば、一般的なシリコン酸化膜の物性値を、絶縁破壊電界が1×109V/m、比誘電率が3.9とした場合、シリン酸化膜の厚みが1μmの場合に1cm2当たりの静電容量は約3.4nF程度である。これに対して、シリコン酸化膜の代わりに窒化シリコン(Si3N4)膜を用いた場合、絶縁破壊電界が1×109V/m、比誘電率が7.5とすると、厚みが1μmで同等の耐圧を確保することができる。このとき、Si3N4膜を用いた場合の1cm2当たりの静電容量は6.6nF程度である。
【0028】
上記のように、誘電領域12にSi3N4膜を用いた場合は、シリコン酸化膜を用いた場合に比べて静電容量が約2倍程度大きくなり、誘電領域12の絶縁耐圧を維持しつつ、より大きな静電容量を得ることができる。したがって面積効率が向上し、ウェハコストを低減することができる。この効果は誘電材料の絶縁破壊電界と比誘電率との積で比較することができ、シリコン酸化膜の値と比較するとSi3N4膜の値は2倍程度である。更に、誘電領域12の材料がBaTiO3のような強誘電体であれば、この値がシリコン酸化膜の約13倍となり、誘電領域12の面積をより小さくできる。また、誘電領域12は単一の誘電材料とは限らず複数の誘電材料を積層したものを用いてもよい。例えば、図6に示すようにSi3N4膜をシリコン酸化膜で挟んだONO構造では、Si3N4膜でのリーク電流をシリコン酸化膜により最小限にすることができる。
【0029】
第1の実施形態においては、後述するように、還流ダイオード100に例えばショットキーバリアダイオードを用いた場合に、ユニポーラ動作によって本質的に発生する電流・電圧の振動現象に対して、静電容量が小さく小サイズのキャパシタ210と抵抗220を有する半導体スナバ回路200を並列接続することで、容易に且つ効果的に振動現象を抑制できる。即ち、バイポーラ動作するダイオードの振動低減用にスナバ回路として従来から用いられる、メイン電流が流れる経路にフィルムコンデンサやメタルクラッド抵抗等の外付けのディスクリート部品を配線する手法を用いる必要がない。また、効果的にスナバ機能を発揮する設計式として、キャパシタ210の静電容量値をC、抵抗220の抵抗値をR、振動現象の周波数をfとして、C=1/(2πfR)の関係式が一般的に知られている。第1の実施形態においては、上記の関係式を満たすように、小静電容量の半導体スナバ回路200を用いてキャパシタ210と抵抗220を容易に設定することができる。
【0030】
図5及び図6に示すように、誘電領域12上に複数の表面電極13が形成され、表面電極13に対向し、且つ基板領域11と接して裏面電極14が形成されている。表面電極13は、アノード端子300として外部電極と接続するため例えば金属材料で形成されており、最表面にアルミニウム、銅、金、ニッケル、銀等の金属材料を用いた単層構造若しくは多層構造である。同様に、裏面電極14についても、カソード端子400として外部電極と接続するため例えば金属材料で形成されており、最表面にアルミ、銅、金、ニッケル、銀等の金属材料を用いた単層構造若しくは多層構造である。このように、図5及び図6に示す半導体スナバ回路200は、表面電極13が図4に示す還流ダイオード100のアノード端子に接続し、裏面電極14が図4に示す還流ダイオード100のカソード端子に接続して、半導体RCスナバ回路として機能する。
【0031】
半導体スナバ回路200には、複数の表面電極13があらかじめ形成してあり、電流・電圧の振動現象を抑制するために必要なキャパシタ210の静電容量値及び抵抗220の抵抗値に応じて、配線工程の段階でアノード端子300に接続する表面電極13の個数を決定する。図5及び図6においては、3個形成した表面電極13のうち、中央と右側の2個をアノード端子300に接続した場合を示している。
【0032】
上記のように、アノード端子300に接続可能な表面電極13を複数備える構成にすることによって、1種類の半導体スナバ回路200の配置された半導体チップ(スナバチップ)を用いて、静電容量値や抵抗値が可変である半導体スナバ回路200を実現できる。つまり、1種類のスナバチップによって、種々の特性の還流ダイオード100に適応可能な半導体スナバ回路200を提供することができる。また、複数の表面電極13を備える構成にすることによって、半導体スナバ回路200を製造するためのマスクやプロセスの一部を、静電容量値や抵抗値の異なる半導体スナバ回路200で共通化することができ、製造コストの削減が可能になる。また、回路構成が変更になった場合においても、配線を変更するだけで、安定的に電流・電圧の振動現象を抑制することができる。
【0033】
次に、第1の実施形態に係る半導体装置10の動作について説明する。半導体装置10は、例えば図7や図8に示す電力エネルギーの変換手段の1つとして一般的に使用されるコンバータ(図7)やインバータ(図8)等の電力変換装置において、例えば400Vの電源電圧(+V)に対して逆バイアス接続になるように接続され、電流を還流する受動素子として使用される。半導体装置10の動作モードは、MOSFETやIGBT等のスイッチング素子のスイッチング動作に連動して、電流を遮断する遮断状態から電流を還流する導通状態へ、そして導通状態から遮断状態へと変化する。電力変換装置においては、電流を還流する受動素子に対しても、スイッチング素子と同様に、低損失で且つ誤動作等が起こりにくい安定動作が求められる。第1の実施形態においては、図7のコンバータ回路を一例として動作を説明する。なお、図7中のスイッチング素子Sは、例えばIGBTで構成されている。
【0034】
スイッチング素子Sがオンし、スイッチング素子Sに電流が流れている状態においては、受動素子である半導体装置10は逆バイアス状態となり遮断状態になる。図4に示した還流ダイオード100(ここでは、ショットキーバリアダイオード)では、アノード端子300とカソード端子400間に逆バイアス電圧が印加されるため、表面電極3とのショットキー接合部から伸びた空乏層がドリフト領域2中に生じて、遮断状態が維持される。また、図5に示した半導体スナバ回路200では、キャパシタ210として機能する誘電領域12が高電圧により充電された状態になっており、遮断状態を維持する。このように、遮断状態においては、受動素子がショットキーバリアダイオードのみで構成されている場合と同様に動作する。
【0035】
次に、スイッチング素子Sがオフすると、スイッチング素子Sがオフ状態に移行するのに連動して、半導体装置10は順バイアス状態となって導通状態に移行する。図4に示した還流ダイオード100のドリフト領域2中に広がっていた空乏層は後退し、表面電極3とドリフト領域2との間に形成されているショットキー接合部にショットキー障壁高さに応じた順バイアス電圧が印加されると、還流ダイオード100は導通状態となる。このとき、還流ダイオード100に流れる電流は、裏面電極4側からドリフト領域2中に供給される電子による電子電流のみでほぼ構成されており、ユニポーラ動作をする。また、図5に示した半導体スナバ回路200においては、高電圧の逆バイアス状態から低電圧の順バイアス状態に移行するため、誘電領域12に充電されていた電荷が放電され、過渡電流が流れる。
【0036】
しかしながら第1の実施形態に係る半導体装置10では、誘電領域12の静電容量が、還流ダイオード100の遮断時に形成される空乏容量と同程度であって非常に小さい。このため、放電によって流れる過渡電流の大きさは、半導体スナバ回路200と並列接続する還流ダイオード100に流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。そして、半導体スナバ回路200は、バイアス電圧の変化に伴う過渡電流が流れた後は、順バイアス状態となり定常状態に移行するため遮断状態となり、還流ダイオード100のみが導通状態となる。
【0037】
還流ダイオード100が炭化珪素材料の半導体基体からなるショットキーバリアダイオードで構成されている場合、一般的なシリコン材料からなるPN接合ダイオードに比べて、ドリフト領域2の抵抗をより低く形成することができ、導通損失を低減することができる。このように、第1の実施形態では、導通状態においても受動素子がショットキーバリアダイオードのみで構成されている場合と同様の効果を奏する。
【0038】
次に、スイッチング素子Sがターンオンすると、スイッチング素子Sがオン状態に移行するのに連動して、半導体装置10は逆バイアス状態となり遮断状態に移行する。ショットキーバリアダイオードである還流ダイオード100において、裏面電極4側からドリフト領域2中に供給されていた電子による電子電流は順バイアス電圧の低下と共に減少する。そして、順バイアス電圧がショットキー接合部のショットキー障壁高さに応じた電圧以下になり、更には、ショットキー接合部に逆バイアス電圧が印加されはじめると、ドリフト領域2中に表面電極3とのショットキー接合部から伸びた空乏層が広がり、還流ダイオード100は遮断状態に移行する。
【0039】
導通状態から遮断状態に移行する際に、還流ダイオード100の内部に蓄積されていた過剰キャリアが消滅する過程において過渡的に発生する電流が逆回復電流である。この逆回復電流は、半導体装置10及びスイッチング素子Sに過渡電流として流れ、半導体装置10及びスイッチング素子Sそれぞれにおいて損失(ここでは逆回復損失と呼ぶ)が発生する。このことから、還流ダイオード100に発生する逆回復電流は極力小さいほうがよい。
【0040】
還流ダイオード100を炭化珪素からなる半導体材料で形成したユニポーラ動作のショットキーバリアダイオードで形成した場合、一般的なシリコンで形成されたPN接合ダイオードに比べると、この逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。
【0041】
この逆回復損失の違いは、以下のように両者の遮断・導通のメカニズムの違いで説明することができる。
【0042】
一般的なシリコンで形成されたPN接合ダイオードは、順バイアス導通時に少数キャリア注入によるドリフト領域の伝導度変調効果がある。このため、導通損失を極力低減しつつ耐圧を確保するために、ドリフト領域の厚みを小さく、且つ不純物濃度を低く形成するのが一般的である。そして、例えば耐圧が600VクラスのPN接合ダイオードを実現しようとすると、低不純物濃度の実現性の制限から、例えばドリフト領域の不純物密度を1014cm-3程度とした場合は、厚みが50μm程度で比較的ドリフト領域の厚い基板を使用する必要がある。導通時には、バイポーラ動作の伝導度変調効果によって、流れる電流の大きさに応じて少数キャリアと多数キャリアがほぼ同等の濃度になるようにドリフト領域に注入されるため、低抵抗を得ることができる。例えば数百A/cm2程度の順バイアス電流が流れた場合、多数キャリア(電子)及び少数キャリア(ホール)の濃度が共に1017cm-3台になる程度までキャリアが注入され、それらが過剰キャリアとなって動作する。
【0043】
一方、ショットキーバリアダイオードでは、導通時に流れる電流が多数キャリアである電子のみで構成される。このため、遮断状態に移行する際に発生する過剰なキャリアの量自体が、ほぼ還流ダイオード100に空乏層が形成される際に空乏層中から排出されるキャリアのみの量である。つまり、例えば耐圧を600Vクラスとして不純物密度が1016cm-3、厚みが5μmのドリフト領域が全域空乏化した場合にも、上記PN接合ダイオードと単純に比較して、キャリア密度が10分の1、キャリアの分布しているドリフト領域の厚みが10分の1となり、トータルで100分の1程度の過剰キャリアしか発生しない。このことから、還流ダイオード100をユニポーラ動作する素子で形成することにより、逆回復電流は大幅に低減し、その結果、逆回復損失を大幅に低減することができる。このように、逆回復損失低減の効果は、受動素子がショットキーバリアダイオードのみで構成されている場合と同様の効果を奏する。
【0044】
更に、第1の実施形態に係る半導体装置10は、受動素子がショットキーバリアダイオードのみで構成されている場合には本質的に解決できなかった、受動素子がユニポーラ動作する場合に生じる逆回復動作時の電流・電圧の振動現象を抑制する機能を有する。
【0045】
この振動現象自体は、還流ダイオードが組み込まれたインバータ等の電力変換装置の回路中に生じる寄生インダクタンスLsと、逆回復動作時に還流ダイオードに生じる逆回復電流Irの遮断速度(dIr/dt)との相互作用によってサージ電圧が生じ、このサージ電圧の発生を起点として生じることが一般的に知られている。この電流・電圧の振動現象は、サージ電圧による素子の破壊、振動動作中の損失の増大、周辺の回路の誤動作等を引き起こすことから、安定動作の阻害要因となるため、抑制することが求められる。振動現象を低減するためには、逆回復動作時の電流の遮断速度(dIr/dt)を緩和することと、更には振動している電流をいち早く減衰し振動を収束させる機構が必要となる。
【0046】
しかしながら、ユニポーラ動作をするショットキーバリアダイオードのみでは、逆回復電流Irの成分が多数キャリアで構成されているため、過剰キャリアによる逆回復電流Irは大きく減るものの、空乏層の形成速度でほぼ決まる逆回復時間tをほとんど制御できない。このため、電流・電圧に振動現象が生じやすく、その振動も容易に減衰しない。その理由として大きく2つ挙げられる。
【0047】
1つの理由は、ショットキーバリアダイオードにおいては、遮断状態から導通状態に注入される過剰キャリアが、遮断時にドリフト領域中に形成される空乏領域を補充する多数キャリアのみで構成されている点である。つまり、ショットキーバリアダイオードの逆回復電流の遮断速度(dI/dt)はほとんど空乏領域の形成速度にのみ依存し、且つ、少数キャリアがほとんど存在しないため、PN接合ダイオードのようなライフタイム制御法をそのまま用いることはできない。このため、ショットキーバリアダイオードのみを用いる場合に、スイッチング素子のスイッチング速度を向上し過渡損失を低減しようとすると、より激しい振動現象が発生する。つまり、過渡損失の低減と振動現象の抑制にはトレードオフの関係がある。
【0048】
他の1つの理由は、ショットキーバリアダイオードは導通時にほぼ多数キャリアのみで動作するため、導通時も遮断直前においても、ショットキーバリアダイオード内部の抵抗はドリフト領域の厚み及び不純物濃度に準じた抵抗で変わらない点である。上述したように、PN接合ダイオードは、導通時は伝導度変調効果によって低抵抗になるものの、伝導度変調が解除される逆回復動作時にはドリフト領域が高抵抗となり、逆回復電流Irを抵抗制限する機構を有している。これに対して、ショットキーバリアダイオードは、それ自体の抵抗成分は導通時も遮断直前においても低抵抗であり、逆回復電流Irを抵抗制限する機構を有していない。そのため、電流・電圧に振動現象が生じやすく、その振動も容易に減衰しない。更に、半導体材料として炭化珪素等のワイドギャップ半導体を用いることにより、素子自体の抵抗が小さいため導通損失を低減できる反面、振動現象がより起きやすい。このため、ショットキーバリアダイオードのみを用いる場合、導通時の損失と振動現象の抑制機構にトレードオフの関係がある。
【0049】
これに対して、第1の実施形態に係る半導体装置10においては、還流ダイオード100と半導体スナバ回路200を並列接続する簡便な構成により、過渡損失及び導通損失を低減しつつ、振動現象を抑制することができる。
【0050】
即ち、半導体装置10においては、還流ダイオード100において順バイアス電流が減少してゼロになると、逆バイアス電圧による空乏層がドリフト領域2中に形成され、過剰キャリアで構成される逆回復電流が流れ始める。この逆バイアス電圧が印加されるのとほぼ同時に、半導体スナバ回路200中の誘電領域12からなるキャパシタ210にも同等の逆バイアス電圧が印加され、半導体スナバ回路200中にも相応の過渡電流が流れ始める。この半導体スナバ回路200に流れる過渡電流は、誘電領域12からなるキャパシタ210の大きさと基板領域11の抵抗成分の大きさで決まり、自由に設計することができる。この並列接続された半導体スナバ回路200の効果は3つある。
【0051】
第1の効果は、半導体スナバ回路200は電圧の過渡変動がないと動作しないため、スイッチング素子Sのスイッチング速度には影響を与えず、スイッチング速度に依存する損失を従来と同様に低く抑えることができる点である。つまり、還流ダイオード100に流れる順バイアス電流の遮断速度を高速に設定することができるため、メイン電流の遮断に伴う損失を低減できる。第2の効果は、還流ダイオード100が逆回復動作に入ったときに、還流ダイオード100に並列接続された半導体スナバ回路200のキャパシタ成分及び抵抗成分が作用し、逆回復電流の遮断速度(dIr/dt)を緩和することができ、サージ電圧そのものを低減できる点である。第3の効果は、半導体スナバ回路200に流れた電流が基板領域11の抵抗成分により電力消費されるため、寄生インダクタンスLsで生じたエネルギーが吸収され、振動現象が素早く収束される点である。
【0052】
このように、第1の実施形態に係る半導体装置10は、還流ダイオード100が有する過渡損失及び導通損失を低減する性能を有すると同時に、半導体スナバ回路200を用いることでユニポーラ動作に本質的な振動現象を解消できる。
RCスナバ構成は一般的に知られた回路であるが、スナバ回路を半導体基体上に形成した半導体スナバ回路200は、ユニポーラ動作若しくはユニポーラ動作と同等の動作を有する還流ダイオード100と組み合わせることで、初めてスナバ回路として十分な機能を果たすことができる。
【0053】
従来、インバータ等の電力変換装置に一般的に用いられてきたシリコンからなるPN接合ダイオードについては、電力容量の制限で半導体チップ上にスナバ回路を形成することは事実上困難であり、このため、ディスクリート部品であるフィルムコンデンサ等からなるキャパシタとメタルクラッド抵抗等からなる抵抗を、電力変換装置の半導体パッケージの内側若しくは外側のメイン電流が流れる経路に配置する必要があった。その理由として、スナバ回路が十分機能を果たすためには、逆回復電流の遮断速度(dIr/dt)を緩和するために、還流ダイオードに流れる逆回復電流と同程度の過渡電流が流れる静電容量を持つキャパシタが必要であること、及び、振動現象を減衰するために、そのキャパシタに流れる電流を電力消費可能な電力容量を有する抵抗が必要であること、が挙げられる。
【0054】
上述したように、PN接合ダイオードは、還流する電流の大きさによって逆回復電流の大きさが変化し、上記一例ではユニポーラ動作のショットキーバリアダイオードに比べて100倍の逆回復電流が発生する。還流ダイオードに流れる電流密度が更に大きくなったり、耐圧クラスが大きくなったりするほど、導通時に注入される過剰キャリアは増大し、逆回復電流も大きくなる。そのため、還流ダイオードがPN接合ダイオードである場合、キャパシタを半導体チップ上に形成しようとすると、厚みは必要耐圧で制限されることから、ユニポーラ動作する還流ダイオードと比べて単純に計算してキャパシタの面積を100倍にする必要がある。また、抵抗に関しても消費すべき電力が100倍となるため体積を100倍にする必要があり、結果として100倍のチップサイズが必要となる。このため、電力変換装置におけるスナバ回路を半導体チップで形成することは事実上困難であった。
【0055】
第1の実施形態では、還流ダイオード100に流れる過渡電流が、高々ドリフト領域2に空乏層が形成される際に発生するキャリアのみからなる過渡電流であることに着目し、スナバ回路を静電容量の小さい半導体スナバ回路200で形成する点が従来技術と異なる。更に、第1の実施形態で説明した構成により、過渡損失と導通損失を低減する機能と振動現象を抑制する機能の点で、従来技術にはない以下の新たな効果を奏する。
【0056】
1つの効果は、ユニポーラ動作をする還流ダイオード100に所定の静電容量値及び抵抗値をもつ半導体スナバ回路200を並列接続すると、その還流ダイオード100が動作する全電流範囲、全温度範囲において、スナバ機能が有効に働くということである。上述したように、ショットキーバリアダイオードの逆回復電流は、逆バイアス電圧によって空乏層が生じた際に発生する過剰キャリアのみで構成されている。このため、還流動作時に流れていた電流の大きさによらず、毎回ほぼ一定の逆回復電流が流れる。また同様の理由で、還流ダイオードの温度にもほとんど影響を受けず、ほぼ一定の逆回復電流が流れる。このため、全ての電流範囲、温度範囲において、過渡損失を低減し、且つ振動現象を抑制することができる。これらは、一般的なPN接合ダイオードとの組み合わせでは得られない効果である。
【0057】
他の1つの効果は、スナバ回路を半導体スナバ回路200で形成することで、図2に示すように還流ダイオード100の直近に低インダクタンスで半導体スナバ回路200を実装することができ、更に過渡損失を低減し且つ振動現象を抑制できる点である。これは、還流ダイオード100に半導体スナバ回路200を並列接続する際に生じる寄生インダクタンスが小さいほど、半導体スナバ回路200に過渡電流が流れやすく、このため還流ダイオード100に流れる逆回復電流の遮断速度(dIr/dt)を緩和しやすくなること、及び、半導体スナバ回路200中のキャパシタ210に印加される電圧に重畳される寄生インダクタンスで発生する逆起電力が小さくなり、キャパシタ210の耐圧範囲でスイッチング時間を速くできることによる。このことから、第1の実施形態においては、ディスクリート部品のキャパシタや抵抗を用いるスナバ回路の場合に比べて、寄生インダクタンスを低減することで、スイッチング時間を短縮し過渡損失を低減できるとともに、逆回復電流の遮断速度を適切に緩和し振動現象を抑制することができる。
【0058】
また、半導体スナバ回路200を還流ダイオード100の直近に実装することは、不要なノイズ放射を低減することにもなる。例えばディスクリート部品のキャパシタと抵抗を用いるスナバ回路の場合では、還流ダイオード100で発生した振動電流はこれらディスクリート部品を経由して還流ダイオード100に戻る経路を通る。その際に抵抗により振動電流が抑制されていくが、それまでの間にこの電流経路が作る面が一種のループアンテナとして働き、ノイズを放射する。スナバ回路を半導体スナバ回路200で形成した場合には、還流ダイオード100の直近に半導体スナバ回路200を実装することにより、振動電流の電流経路が作る面の大きさがディスクリート部品を用いた場合よりも格段に小さくなり、振動電流によるノイズ放射が低減される。これにより、ノイズによる制御回路等の誤動作を防ぐことができる。
【0059】
更に、スナバ回路を半導体スナバ回路200で形成することにより、還流ダイオード100と同様の実装工程を用いて電力変換装置を構成することができる。このため、簡便で且つ容易に振動現象を抑制きるとともに、ディスクリート部品を使用したスナバ回路に比べて必要な体積も大幅に低減できる。
【0060】
また、半導体スナバ回路200の抵抗成分を半導体基体で形成し図2に示すような半導体パッケージに直接実装することができるため、高い放熱性を得ることができる。そのため、外付けの抵抗等に比べて、より高密度の抵抗設計が可能となる。つまり、破壊に対する耐性が高くより小型化が可能である。
【0061】
所定の耐圧を得る場合に、還流ダイオード100にワイドバンドギャップ半導体素子を採用して空乏層の厚みを小さくするほど、還流ダイオード100自体の抵抗が小さく低導通損失を低減できる。その反面、逆回復電流の遮断速度(dIr/dt)が高くなり、且つ振動エネルギーが消費されないため、振動現象がより顕著になる。例えば、還流ダイオード100としてシリコンからなるショットキーバリアダイオードを用いた場合には、本発明の効果として一定レベルの効果は得られるものの、ドリフト領域2の不純物濃度や厚みの制限により、炭化珪素材料に比べて還流ダイオード100自体に大きな抵抗成分を有し、還流ダイオード100自体で振動エネルギーを消費し減衰しやすい。一方、還流ダイオード100を炭化珪素等のワイドバンドギャップ半導体で構成することにより、より顕著に導通損失の低減と振動現象の緩和を両立することができる。つまり、第1の実施形態で一例としてあげたように、還流ダイオード100を炭化珪素からなるショットキーバリアダイオードで構成することで、本発明の効果を最大限に引き出すことができる。
【0062】
なお、還流ダイオード100の半導体材料を炭化珪素とする場合以外でも、還流ダイオード100に窒化ガリウムやダイヤモンド等のワイドギャップ半導体を用いても同様の効果を得ることができる。
【0063】
また、実装形態の一例として図2に示したセラミック基板を用いた半導体パッケージ以外にも、例えば図9に示すように、モールド樹脂510で覆われた金属基材420を支持基材及びカソード端子とし、アノード端子300とカソード端子400を有する所謂モールドパッケージ型の実装形態を用いてもよいし、他の実装形態を用いてもよい。図9に示した例では、半導体スナバ回路200に表面電極13があらかじめ3個形成されており、そのうち2個が金属配線330を介してアノード側の金属膜340に接続されている。
【0064】
第1の実施形態においては、還流ダイオード100と半導体スナバ回路200がそれぞれ1チップずつの場合を示しているが、還流ダイオード100と半導体スナバ回路200の一方若しくは両方が複数のチップで構成されていてもよい。また、図2及び図9では、カソード端子側の裏面電極4や裏面電極14を半田等により実装し、アノード端子側は金属配線320、330で配線する例を示したが、カソード端子及びアノード端子の両方を半田等により実装する方式としてもよい。カソード端子及びアノード端子の両方を半田等により実装することで冷却性能が向上する。このため、還流ダイオード100の放熱性及び半導体スナバ回路200の抵抗220の放熱性が増し、より高密度に実装することができる。
【0065】
以上では、半導体スナバ回路200の構造の一例として図5を参照して説明したが、図10〜図21に示す構成の半導体スナバ回路200を用いることもできる。
【0066】
図10に示した構成例では、面積が互いに異なる複数の表面電極13があらかじめ形成してあり、配線工程の段階で、電流・電圧の振動現象を抑制するために必要なキャパシタ210及び抵抗220の値に応じて、アノード端子300に接続する表面電極13の個数及び場所が決定される。図10に示した構成例は、3個形成した表面電極13のうち、図面の左側と右側の2個がアノード端子300に接続された場合を示している。図10に示した構成にすることにより、図4に示した構成例に比べて、アノード端子300に接続される表面電極13の総面積を細かく設定できる。その他の構成に関しては、図5に示した構成例と同様であるので説明を省略する。
【0067】
図11に示した構成例では、複数の表面電極13があらかじめ形成してあり、電流・電圧の振動現象を抑制するために必要なキャパシタ210及び抵抗220の値に応じて、複数の表面電極13の少なくともいくつかを表面電極13上に配置された結合表面電極1001により接続する。結合表面電極1001はアノード端子300に接続される。図11は、3個形成した表面電極13のうち、中央と右側の2個を結合表面電極1001で接続した場合について示す。図11に示した構成にすることにより、表面電極13間の領域もキャパシタ210の一部として利用することができるため、アノード端子300に接続される表面電極13と結合表面電極1001の総面積を細かく設定することができる。 その他の構成に関しては、図5に示した構成例と同様であるので説明を省略する。
【0068】
図12は半導体スナバ回路200の上面図であり、結合表面電極1001の構成例を示している。図12に示した例では、表面電極13が縦3×横3の合計9個形成され、そのうちの8個が結合表面電極1001によって接続されている。図12に示した構成例は、例えば、半導体スナバ回路200上の全面に結合表面電極1001とフォトレジスト膜を形成し、フォトリソグラフィ技術を用いて所望の形状にパターニングしたフォトレジスト膜をマスク材とするエッチングによって、結合表面電極1001をパターニングして得られる。したがって、フォトレジスト膜のマスクパターンを変更するだけで、キャパシタ210と抵抗220の値を所定の範囲内で任意に設定することができる。
【0069】
図13は半導体スナバ回路200の上面図であり、結合表面電極1001の他の形成例を示している。図13に示した例では、図12と同様に表面電極13が縦3×横3の合計9個形成され、そのうちの8個の表面電極13が3個の結合表面電極1001によって接続されている。図12との違いは、同一形状の複数の結合表面電極1001を使って、表面電極13間を接続している点である。図13に示した構成例では、フォトレジスト膜のマスクパターンを1つ用意しておけば、ステッパ等の露光装置の露光プログラムを変更するだけで、接続する表面電極13の個数を任意に選択できる。このため、図12に示した構成例に比べて、マスクコストを増大させることなく汎用性を向上させることができる。
【0070】
図14は、結合表面電極1001を形成する他の方法を示している。図14では、結合表面電極1001を成膜する際に、蒸着用メタルマスク1002を用いて、結合表面電極1001をパターニングしている。このような工程を用いることにより、フォトリソグラフィ技術を用いる必要なく、プロセスコストを低減することができる。
【0071】
図15に示した構成例は、表面電極13に沿って配置された膜厚の異なる複数の誘電領域により誘電領域12が形成され、各誘電領域上にそれぞれ表面電極13が形成された例である。図15に示すように、誘電領域12の膜厚は表面電極13に沿って変化する。配線工程の段階で、電流・電圧の振動現象を抑制するために必要なキャパシタ210及び抵抗220の値に応じて、アノード端子300に接続する表面電極13の個数及び場所が決定される。図15は、3個形成した表面電極13のうち、中央と右側の2個をアノード端子300に接続した例を示している。図15に示した構成にすることにより、図5に示した構成例に比べて、キャパシタ210の静電容量を広い範囲で設定することができる。その他の構成に関しては、図5に示した構成例と同様であるので説明を省略する。
【0072】
図16に示した構成例は、誘電領域12が、表面電極13に沿って配置された誘電率の異なる複数の誘電体からなる複数の誘電領域121〜誘電領域123からなる例を示す。誘電領域121〜誘電領域123上に表面電極13がそれぞれ形成されている。図16に示した例では、左側の表面電極13下の誘電領域121がTiBaO3膜からなり、中央の表面電極13下の誘電領域122がSiO2膜からなり、右側の表面電極13下の誘電領域123がSi3N4膜からなる。配線工程の段階で、電流・電圧の振動現象を抑制するために必要なキャパシタ210及び抵抗220の値に応じて、アノード端子300に接続する表面電極13の個数及び場所が決定される。図16は、3個の表面電極13のうち、中央と右側の2個をアノード端子300に接続した例を示している。図16に示した構成にすることにより、図5に示した構成例に比べて、キャパシタ210の静電容量を広い範囲で設定することができる。その他の構成に関しては、図5に示した構成例と同様であるので説明を省略する。
【0073】
図17に示した構成例では、表面電極13に沿って配置された膜厚が異なる複数の基板領域により基板領域11が形成され、各基板領域の上方にそれぞれ表面電極13が形成されている。図17に示すように、基板領域11の膜厚は表面電極13に沿って変化する。配線工程の段階で、電流・電圧の振動現象を抑制するために必要なキャパシタ210及び抵抗220の値に応じて、アノード端子300に接続する表面電極13の個数及び場所が決定される。図17に示した構成例では、図面の右側の表面電極13下方で基板領域11が最も厚く、抵抗220の値が大きい。左側の表面電極13下方で基板領域11が最も薄く、抵抗220の値が小さい。図17は、3個の表面電極13のうち、中央と右側の2個をアノード端子300に接続した例を示している。図17に示した構成にすることにより、図5に示した構成例に比べて、抵抗220の値を広い範囲で設定することができる。 その他の構成に関しては、図5に示して構成例と同様であるので説明を省略する。
【0074】
図18に示した構成例は、基板領域11が、不純物濃度が異なり、抵抗率が異なる複数の基板領域111〜基板領域113からなる例を示す。図18に示すように、表面電極13に沿って基板領域111〜基板領域113は配置されている。例えば、基板領域11において、図面左側の基板領域111の抵抗率を0.1Ωcm、中央の基板領域112の抵抗率を0.2Ωcm、右側の基板領域113の抵抗率を0.3Ωcm等にする。基板領域111〜基板領域113の上方にそれぞれ表面電極13が形成されている。配線工程の段階で、電流・電圧の振動現象を抑制するために必要なキャパシタ210及び抵抗220の値に応じて、アノード端子300に接続する表面電極13の個数及び場所が決定される。図18は、3個の表面電極13のうち、中央と右側の2個をアノード端子300に接続した例を示している。図18に示した構成にすることにより、図5に示した構成例に比べて、抵抗220の値を広い範囲で設定することができる。その他の構成に関しては、図5に示して構成例と同様であるので説明を省略する。
【0075】
また、第1の実施形態の説明においては、半導体スナバ回路200の構造の一例として、キャパシタ210を誘電体により形成し、抵抗220を基板領域により形成する場合について説明したが、キャパシタ210及び抵抗220を他の方法で形成してよいことはもちろんである。
【0076】
図19は、図5で示したシリコン酸化膜からなる誘電領域12として、基板領域11と異なる導電型つまりP型の反対導電型領域15を形成した場合を示している。図5に示した構成の場合は、還流ダイオード100が逆回復動作する際に印加される電圧を、誘電領域12によるキャパシタ210に充電することで振動現象を抑制する。これに対し、図19に示した構成では、不純物濃度の異なる複数の基板領域111〜基板領域113を有するN型の基板領域11と、P型の反対導電型領域15との間に形成される空乏層をキャパシタ210として使用する。
【0077】
図19に示した構成例では、基板領域11が不純物濃度の異なる基板領域111〜基板領域113を有し、基板領域111〜基板領域113で形成される空乏層の厚みが異なる。このため、キャパシタ210の静電容量も基板領域111〜基板領域113で異なる。空乏層をキャパシタ210として用いる利点は、シリコン酸化膜等の誘電領域12に比べると、過渡電流による劣化が比較的少ない点である。つまり、長期信頼性の点で有利である。
【0078】
また、基板領域11に空乏層を形成する他の構成として、例えば図20に示すように、不純物濃度の異なる基板領域111〜基板領域113を有する基板領域11上に、基板領域11とショットキー接合を形成する金属材料からなる表面電極13を形成する方法も採用可能である。表面電極13と基板領域111〜基板領域113間でそれぞれ形成される空乏層の厚みは互いに異なるため、空乏層による静電容量も異なる。ショットキー接合以外にも、ヘテロ接合等の逆バイアス電圧が印加されると空乏層が形成される構成であれば、どのような構成でも同様の効果を得ることができる。
【0079】
なお、図19及び図20に示した構成では、順バイアス時に順方向電流が流れることが懸念される。しかし、図19及び図20に示した基板領域11の抵抗値は還流ダイオード100のドリフト領域2の抵抗に比べて大きいため、電流の大部分は低抵抗の還流ダイオード100に流れる。このため、順バイアス時の導通損失にはほとんど影響しない。
【0080】
図21及び図22に示すように、複数の領域を直列若しくは並列に形成してキャパシタ210を構成してもよい。図21は、図5に示した誘電領域12によるキャパシタと、図19に示した反対導電型領域15を形成することで得られる空乏層を利用したキャパシタとを直列に接続して、キャパシタ210を構成した例を示す。図22は、誘電領域12によるキャパシタと、図20に示した空乏層によるキャパシタとを並列に接続して、キャパシタ210を構成した例を示す。いずれにしても、キャパシタ210と抵抗220とを直列接続するように形成されていれば、どのような領域でキャパシタ210を構成してもよい。
【0081】
図23は、図5に示した構成では基板領域11からなる抵抗220を、基板領域11以外で形成した例を示している。図23に示して構成例では、図5で用いた基板領域11の代わりに、N+型の低抵抗基板で構成された低抵抗基板領域16を形成する。そして、抵抗220として、例えば多結晶シリコンからなり、異なる抵抗率を持つ複数の抵抗領域17を誘電領域12上に形成する。多結晶シリコンからなる抵抗領域17は、厚み及び不純物濃度を変えることで抵抗値を自由に設定できる点が利点として挙げられる。つまり、支持基体として基板領域を選ぶ際にどのような基板を選択しても第1の実施形態に係る半導体スナバ回路200を形成できる。このため、材料選択等の自由度をあげることが可能となる。
【0082】
更に、図23に示した3個ある抵抗領域17の抵抗率を互いに異なる抵抗率にすることにより、抵抗220の値を広い範囲で任意に設定することができる。なお、抵抗領域17は多結晶シリコン以外でも、どのような材料を用いてもよいが、抵抗領域17をシリコンよりも高い絶縁破壊電界を持つ材料で構成するとなおよく、抵抗領域17の製造プロセスを更に容易にできる。例えば、逆回復時に還流ダイオード100の両端にサージ電圧として100Vが印加された場合、半導体スナバ回路200においてはキャパシタ210に過渡電流が流れるため、概ね抵抗220の両端に、サージ電圧と同等の100Vが印加される。このとき、抵抗220に、その材料に応じた絶縁破壊電界と厚みから決まる絶縁破壊電圧以上の破壊耐圧が求められる。シリコンの場合、100Vの破壊耐圧を持たせるためには、シリコンの絶縁破壊電界が約0.3MV/cmであるので、3μm程度の厚さが必要になる。シリコンよりも高い絶縁破壊電界を持つポリ炭化珪素を抵抗領域に用いると、ポリ炭化珪素の絶縁破壊電界は約3.6MV/cmであるので、厚みをシリコンの場合の1/10程度に削減することができる。そのため、抵抗領域製造時の堆積時間を短縮でき、プロセスを容易にすることができる。また、炭化珪素はシリコンよりも熱伝導率が3倍程度よいため、抵抗領域17の放熱性をよくする効果もある。
【0083】
図24は、図23に示した互いに異なる抵抗率を持つ複数の抵抗領域17と、図5に示した基板領域11とを直列に接続して、抵抗220を構成した例を示している。このように、抵抗220についても、キャパシタ210と直列接続するように形成されていれば、どのような領域で構成しても良い。
【0084】
以上に説明したように、図10〜図24に示した構成例においては、複数の表面電極13をあらかじめ形成しておくことで、必要なキャパシタ210及び抵抗220の値に応じて、配線工程時に還流ダイオード100のアノード端子に接続する表面電極13の個数や配置を選択できる。これにより、さまざまな仕様の還流ダイオード100に適応可能な半導体スナバ回路200を提供することができる。また、複数の表面電極13を形成することで、半導体スナバ回路200を製造するためのマスクやプロセスの一部を、静電容量値や抵抗値の異なる半導体スナバ回路200で共通化することができ、コストを削減できる。更に、回路構成が変更になった場合においても、配線を変更するだけで、安定的に電流・電圧の振動現象を抑制することができる。
【0085】
図5に示して構成例では、複数の表面電極13を形成し、還流ダイオード100のアノード端子に接続する表面電極13の個数を配線時に選択する場合について示した。一方、図25に示す構成例では、表面電極13の面積を変えることで、キャパシタ210及び抵抗220の値を変更することができる。したがって、ある一定の面積を持つ基板領域11および誘電領域12をあらかじめ作成しておけば、表面電極13の面積を変えるだけで、さまざまな仕様の還流ダイオード100に適応可能な半導体スナバ回路200を提供することができる。図25に示した構成にすることによって、基板領域11及び誘電領域12を形成するプロセスにおいて、共通のマスク、共通のプロセスを用いることができ、コストの削減が可能になる。図25に示した構成では、誘電領域12上の一部にのみ表面電極13が形成されている。つまり、並列接続された還流ダイオード100に応じて、電流・電圧の振動現象を抑制するのに必要なキャパシタ210及び抵抗220が形成されることを示している。
【0086】
図25に示した構成例において、表面電極13をパターニングする方法としては、図11〜図24において結合表面電極1001を形成した場合と同様に、専用のフォトリソグラフィ用マスクを用いる方法、所定のパターンのフォトリソグラフィ用マスクを用いて露光装置のプログラムを変更することで任意のパターンを形成する方法、蒸着用メタルマスクを用いてパターニングする方法等を用いることができる。
【0087】
図26及び図27は、スナバ回路に用いるキャパシタの静電容量Cの大きさと、振動現象の抑制効果との関係、及びキャパシタに流れる過渡電流による損失の増加代との関係について、回路シミュレータを用いて計算した例である。スナバ回路の振動低減は、回路中の寄生インダクタンスLs、還流ダイオードの静電容量成分C0、及び、還流ダイオードに並列接続されたスナバ回路のキャパシタの静電容量Cと抵抗の抵抗値Rで構成された簡単な回路で計算できる。本計算では、一例として、効果回路中の寄生インダクタンスLs=99nH、抵抗値R=40Ωに固定して、容量比C/C0の大きさによって、振動現象の減衰時間やスナバ回路で発生する過渡損失の増加代の変化を計算した。なお、還流ダイオードの静電容量成分C0は150pFとした。
【0088】
図26は、容量比C/C0が0.004倍〜40倍までの振動現象の波形を示す。図26に示すように、容量比C/C0が大きくなるほど、振動現象の減衰時間は小さくなる。特に、容量比C/C0が0.1倍前後から振動現象の減衰効果が顕著になっている。一方、容量比C/C0が10を超える辺りから振動現象の収束時間比の値が飽和傾向になる。
【0089】
図27の左側の軸は、スナバ回路がない場合において電圧若しくは電流振動が1/10に減衰するまでの時間をt0とし、スナバ回路を追加した際にスナバ回路がない場合と同等の振動となるまでの時間をtとした場合の振動現象収束時間比t/t0を示す。図27の右側の軸は、還流ダイオードに流れる過度電流により発生する損失をE0、スナバ回路のキャパシタに流れる過度電流により発生する損失をEとした場合の、過度損失の増加代E/E0を示す。過渡動作時にはキャパシタの静電容量Cの大きさに比例する過渡電流による損失Eが発生するため、キャパシタの静電容量Cは極力小さいことが好ましい。上記のように、半導体スナバ回路200に含まれるキャパシタ210の静電容量の大きさを、還流ダイオード100の遮断状態におけるキャパシタ成分の静電容量の大きさに比べて、1/10倍以上10倍以下の範囲で選択することにより、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。
【0090】
上記から、半導体スナバ回路200のキャパシタ210の静電容量値は、還流ダイオード100の遮断状態におけるキャパシタ成分の静電容量の大きさに比べて、1/10倍以上10倍以下の範囲で選択することが好ましい。これにより、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第1の実施形態で説明したどの構成例においても得ることができる。
【0091】
以上に説明したように、第1の実施形態に係る半導体装置10では、半導体スナバ回路200がアノード端子300に接続可能な表面電極13を複数備える。或いは、アノード端子300に接続する半導体スナバ回路200の表面電極13の面積を可変にできる。その結果、キャパシタ210の静電容量値と抵抗220の抵抗値を所望の値に設定することが可能である。つまり、半導体スナバ回路200の静電容量値や抵抗値を可変にすることによって、還流ダイオード100の仕様に応じてキャパシタ210と抵抗220の値が異なる複数のスナバ回路を用意する必要がなく、且つ逆バイアス時に還流ダイオードに発生する振動現象の収束時間を短縮できる半導体装置を提供できる。
【0092】
また、以上の説明では、キャパシタ210のアノード端子300に接続する表面電極が複数個あったり、面積を可変にしたりする例を示したが、カソード端子400に接続する表面電極を複数にしたり、面積を可変にしたりしてもよいことはもちろんである。また、複数にする表面電極や面積を可変にする表面電極は、キャパシタ210の電極であってもよいし、抵抗220の電極であってもよい。
【0093】
(第2の実施形態)
以下に、本発明の第2の実施形態に係る半導体装置について説明するが、第1の実施の形態と同様部分の説明は省略し、異なる特徴ついて説明する。
【0094】
図28に示すように、第2の実施形態に係る半導体装置10Aは、第1の実施形態で説明したユニポーラ動作若しくはユニポーラ動作と同等の動作をする還流ダイオード100と、少なくともキャパシタ210と抵抗220を含む半導体スナバ回路200に加え、還流ダイオード100及び半導体スナバ回路200に並列接続するスイッチング素子600を更に備える。図28に示した例では、半導体スナバ回路200はキャパシタ210と抵抗220を直列接続したRCスナバ回路である。図28に示すように、エミッタ端子301に、スイッチング素子600のエミッタ端子、還流ダイオード100のアノード端子、及び半導体スナバ回路200の抵抗220が接続する。コレクタ端子401に、スイッチング素子600のコレクタ端子、還流ダイオード100のカソード端子、及び半導体スナバ回路200のキャパシタ210が接続する。
【0095】
第2の実施形態では、一例として、還流ダイオード100、半導体スナバ回路200、及びスイッチング素子600を、それぞれ異なる半導体チップに形成した場合について説明する。また、半導体スナバ回路200の構成及び還流ダイオード100の構成が、第1の実施形態で説明した構成と同様である場合について説明する。スイッチング素子600については、例えばシリコンを半導体基体材料としたIGBTを使用した場合について、特にスイッチング素子600がエミッタ端子とコレクタ端子が互いに対面する電極で形成された、いわゆる縦型のIGBTである場合を例示的に説明する。
【0096】
図29は、図28に示した還流ダイオード100(例えば炭化珪素ショットキーバリアダイオード)、半導体スナバ回路200(例えばシリコン半導体RCスナバ)、及びスイッチング素子600(例えばシリコンIGBT)からなる半導体装置10Aについて、具体的な実装例を示した図である。図29に示したように、半導体装置10Aを、図2に示した例と同様にセラミック基板を用いた半導体パッケージに実装することができる。
【0097】
図29に示すように、カソード側の金属膜410上に、還流ダイオード100が配置された半導体チップ(還流ダイオードチップ、図中に符号100で示す。)、半導体スナバ回路200が配置された半導体チップ(スナバチップ、図中に符号200で示す。)、及びスイッチング素子600が配置された半導体チップ(スイッチング素子チップ、図中に符号600で示す。)が配置されている。還流ダイオードチップ、スナバチップ及びスイッチング素子チップそれぞれのコレクタ端子401に接続される端子は、例えば半田やろう材等の接合材料を介して金属膜410に接するように配置されている。そして、還流ダイオードチップ、スナバチップ及びスイッチング素子チップそれぞれのエミッタ端子301に接続される端子は、例えばアルミニウムワイヤやアルミニウムリボン等の金属配線320、330、350を介して、アノード側の金属膜310に接続される。また、スイッチング素子600のゲート端子が、金属配線710を介してゲート側の金属膜700に接続されている。
【0098】
図29は、半導体スナバ回路200に表面電極13があらかじめ3個形成してあり、そのうち2個が金属配線330を介してアノード側の金属膜340に接続されている例を示している。しかし、表面電極13の個数は3個以外であっても複数であればよく、そのうち少なくとも1個以上がアノード側の金属膜340に接続されていればよい。
【0099】
スイッチング素子600、還流ダイオード100及び半導体スナバ回路200をそれぞれ構成するスイッチング素子チップ、還流ダイオードチップ及びスナバチップの断面構造の一例を示したのが、それぞれ図30、図4及び図5に示す断面構造図である。
【0100】
図30は、スイッチング素子600が一般的なIGBTである場合を示している。例えばシリコンを材料としたP+型の基板領域21上に、N型のバッファ領域22及びN-型のドリフト領域23が積層された基板材料を用いた場合を説明する。基板領域21は、例えば抵抗率が数mΩcm〜数10mΩcm、厚さが数〜数百μm程度である。ドリフト領域23は、例えばN型の不純物密度が1013cm-3〜1016cm-3、厚みが数十〜数百μmである。
【0101】
なお、素子構造や所要の耐圧により、抵抗率や不純物密度、及び厚みが上記範囲外となってもよいが、一般に抵抗率及び厚みは小さいほうが導通時の損失を低減できるため、可能な限り抵抗率及び厚みを小さくすることが好ましい。第2の実施形態では、例えば不純物密度が1014cm-3、厚みが50μmで耐圧が600Vクラスのドリフト領域23を用いた場合で説明する。
【0102】
バッファ領域22はドリフト領域23に高電界が印加された際に、基板領域21とパンチスルーするのを防止するために形成される。図30には、基板領域21を支持基材とする例を示したが、バッファ領域22やドリフト領域23を支持基材としてもよい。バッファ領域22は、基板領域と21とドリフト領域23とがパンチスルーしない構造であれば、特になくてもよい。
【0103】
図30に示すように、ドリフト領域23中の表層部の一部にP型のウェル領域24が形成され、ウェル領域24中の表層部の一部にN+型エミッタ領域25が形成されている。そして、ドリフト領域23、ウェル領域24及びエミッタ領域25の表層部上に、例えばシリコン酸化膜からなるゲート絶縁膜26が形成され、ゲート絶縁膜26上に例えばN型の多結晶シリコンからなるゲート電極27が配設されている。更に、ゲート絶縁膜26に形成された開口部においてエミッタ領域25及びウェル領域24と接して例えばアルミニウム材料からなるエミッタ電極28が形成されている。エミッタ電極28とゲート電極27が接触しないように、例えばシリコン酸化膜からなる層間絶縁膜29がエミッタ電極28とゲート電極27間に形成されている。また、基板領域21とオーミック接続するようにコレクタ電極30が形成されている。図30に示したスイッチング素子600に用いられるIGBTは、ゲート電極27が半導体基体平面上に形成された所謂プレーナ型である。
【0104】
図29に示した還流ダイオードチップの断面構造図として図4に例示した還流ダイオード(ここではショットキーバリアダイオード)の構成は、第1の実施形態において説明したものと同様であるため、重複した説明を省略する。
【0105】
図29に示したスナバチップの断面構造図として図5に例示した半導体スナバ回路200については、基本的な構成は第1の実施形態と同様であるものの、スナバ機能を効果的に発揮するためには、新たに並列接続されたスイッチング素子600を考慮して、キャパシタ210と抵抗220の構造を決定することが好ましい。ただし後述するように、還流ダイオード100に逆回復電流が流れる場合においては、スイッチング素子600は必ず遮断状態にある。このため、半導体スナバ回路200のキャパシタ210及び抵抗220は、第1の実施形態で説明した場合と同じように、還流ダイオード100とスイッチング素子の遮断時の空乏容量に応じて設定することができる。
【0106】
基板領域11については、抵抗220に必要な抵抗値の大きさに応じて、基板の抵抗率や厚みを設定する。例えば抵抗率が数mΩcm〜数百Ωcm、厚さが数十μm〜数百μm程度の基板を用いて、基板領域11を設定する。また、キャパシタ210の静電容量についても、必要な耐圧を最低限満たし、且つ必要な静電容量が得られるように、誘電領域12の厚みや面積を設定する。遮断状態時(高電圧印加時)に還流ダイオード100及びスイッチング素子600がそれぞれ充電される空乏容量の和に対して、100分の1程度〜100倍ぐらいの範囲でキャパシタ210の静電容量を選ぶことができる。しかし、十分なスナバ機能を発揮し、且つ損失の増加を極力抑え、必要となるチップ面積を考慮すると、後述する計算結果が示すように、概ね10分の1程度から10倍程度の範囲でキャパシタ210の静電容量を選ぶことが好ましい。第2の実施形態の説明においては、例えば還流ダイオード100及びスイッチング素子600の耐圧よりも高くなるように、例えばキャパシタ210の厚みを1μmとし、キャパシタ210の静電容量が還流ダイオード100及びスイッチング素子600の遮断状態時に形成される空乏容量の和と同程度であるとする。
【0107】
スイッチング素子600が並列に接続された第2の実施形態においても、後述するように、還流ダイオード100として例えばショットキーバリアダイオードを用いた場合に、ユニポーラ動作によって本質的に発生する電流・電圧の振動現象に対して、静電容量が小さく小サイズのキャパシタ210と抵抗220を有する半導体スナバ回路200を並列接続することで、容易にかつ効果的に振動現象を抑制できる。つまり、バイポーラ動作するダイオードの振動低減用のスナバ回路として従来から用いられる、メイン電流が流れる経路にフィルムコンデンサやメタルクラッド抵抗等外付けのディスクリート部品を配線する手法を用いる必要がない。また、既に述べたように、効果的にスナバ機能を発揮する設計式としてC=1/(2πfR)が一般的に知られているが、第2の実施形態においても、上記設計式を満たすように、静電容量の小さい半導体スナバ回路200を用いたキャパシタ210と抵抗220を容易に設定することができる。
【0108】
次に、第2の実施形態に係る半導体装置10Aの動作について説明する。
【0109】
半導体装置10Aは、電力エネルギーの変換手段の1つとして一般的な図31に示すような3相交流モータを動かす所謂インバータや、図32に示すような所謂Hブリッジ等の電力変換装置に用いることができる。例えば図31に示すインバータにおいては、例えば400Vの電源電圧(+V)に対して、上アームを形成する並列接続されたスイッチング素子Eと受動素子Bからなる半導体装置10Aと、下アームを形成する並列接続されたスイッチング素子Gと受動素子Fからなる半導体装置10Aとを、逆バイアス接続になるように直列に接続して使用される。この接続が3相分接続され、3相インバータを構成する。
【0110】
図31に示した半導体装置10Aは、上アーム若しくは下アームのどちらかのスイッチング素子がスイッチング動作した場合に、スイッチング動作していないアームのスイッチング素子及び受動素子が連動して、電流を遮断する遮断状態から電流を還流する導通状態へ、そして導通状態から遮断状態へと動作する。ここで、図31に示した3相のうちの1相の動作を参照して半導体装置10Aの動作を説明することとし、特に、下アームのスイッチング素子Gがスイッチング動作をし、上アームのスイッチング素子Eと受動素子Bとが還流動作をする場合について説明する。
【0111】
スイッチング素子Gがオンし、スイッチング素子Gに電流が流れている状態においては、上アームのスイッチング素子Eと受動素子Bは逆バイアス状態となり遮断状態になる。また、導通状態にあるスイッチング素子Gに並列に接続されている受動素子Fにおいて、還流ダイオード100及び半導体スナバ回路200は遮断状態を維持する。
【0112】
即ち、還流ダイオード100であるショットキーバリアダイオード(図4)の両端に、スイッチング素子Gのオン電圧程度と低いものの、逆バイアス電圧が印加されるため、還流ダイオード100は遮断状態である。図5に示した半導体スナバ回路200は、キャパシタ210として機能する誘電領域12は電圧が変化するときのみ動作するため、スイッチング素子Gのオン電圧程度の電圧が定常状態で印加された状態では、遮断状態である。
また、上アームのスイッチング素子Eと受動素子Bも、電源電圧程度の逆バイアス電圧が共に印加されているため、遮断状態を維持する。これは、図30に示すスイッチング素子600であるIGBTについては、エミッタ端子301とコレクタ端子401間に逆バイアス電圧が印加されるために、ウェル領域24とのPN接合部から伸びた空乏層がドリフト領域23中に形成され、遮断状態が維持されるためである。また、図4に示した還流ダイオード100であるショットキーバリアダイオードについては、表面電極3と裏面電極4間に逆バイアス電圧が印加されるため、表面電極3とのショットキー接合部から伸びた空乏層がドリフト領域2中に生じ、遮断状態が維持される。図5に示した半導体スナバ回路200も、キャパシタ210として機能する誘電領域12が高電圧により充電された状態になり、遮断状態を維持する。
【0113】
このように、下アームのスイッチング素子Gが導通状態の時には、上下アーム共に受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様に動作する。
次に、下アームのスイッチング素子Gがターンオフして遮断状態に移行する場合について説明する。
【0114】
図31に示すようなモータ用インバータ回路(L負荷回路)では、スイッチング素子Gがターンオフする際に、電圧上昇と電流遮断の位相がずれる。このため、導通時の電流をほぼ維持した状態で、まずスイッチング素子Gの電圧上昇が起こる。
【0115】
一方、ターンオフするスイッチング素子Gに並列に接続されている受動素子Fに印加される電圧は、スイッチング素子Gの電圧上昇に伴って、オン電圧程度の低い逆バイアス電圧から電源電圧程度の高電圧の逆バイアス電圧へと変化する。このため、その電圧変化の速度に応じた過渡電流が、還流ダイオード100及び半導体スナバ回路200に流れる。即ち、図4に示した還流ダイオード100においては、電圧上昇に伴って表面電極3側からドリフト領域2中に空乏層が広がる際に、電子が裏面電極4側に過渡電流として流れる。図5に示した半導体スナバ回路200においては、キャパシタ210として働く誘電領域12が印加電圧に応じて充電されるため過渡電流が流れる。このとき、半導体スナバ回路200の誘電領域12におけるキャパシタの充電作用によって、スイッチング素子Gのコレクタ−エミッタ間に生じる過渡的な電圧上昇が緩和され、回路中に含まれる寄生インダクタンスによるサージ電圧の発生が抑制される。つまり、図31に示したモータ用インバータ回路においては、スイッチング素子600を還流ダイオード100及び半導体スナバ回路200と並列接続することにより、スイッチング素子600がターンオフ動作をする際にも、素子破壊や他の周辺回路への誤動作等を引き起こすサージ電圧が低減され、より安定した動作を実現することができる。
【0116】
スイッチング素子600の電圧上昇後、電流は所定の速度で遮断される。このとき、第2の実施形態で一例として挙げたIGBTでは、導通時に基板領域21から注入されたホール電流の影響で電流の遮断速度が制限され損失は生じるものの、電流遮断による振動現象は起こりにくく、結果として安定動作する。そして、スイッチング素子600の電流が遮断された後は、下アームのスイッチング素子G及び受動素子Fは定常オフ状態となり、遮断状態を維持する。
【0117】
一方、上アームの受動素子Bは、下アームのスイッチング素子Gのターンオフ動作に連動して、順バイアス状態となり導通状態に移行する。即ち、図4に示した還流ダイオード100のドリフト領域2中に広がっていた空乏層が後退し、表面電極3とドリフト領域2との間に形成されているショットキー接合部にショットキー障壁高さに応じた順バイアス電圧が印加されると、還流ダイオード100は導通状態となる。このとき、還流ダイオード100に流れる電流は、ドリフト領域2中に裏面電極4側から供給される電子電流のみでほぼ構成されており、還流ダイオード100はユニポーラ動作をする。
【0118】
また、図5に示す半導体スナバ回路200においても、還流ダイオード100と同様に、高電圧の逆バイアス状態から低電圧の順バイアス状態に移行するため、誘電領域12に充電されていた電荷が放電され、過渡電流が流れる。しかしながら第2の実施形態では、誘電領域12の静電容量が、還流ダイオード100及びスイッチング素子600の遮断時に形成される空乏容量と同程度であり、非常に小さい。このため、放電によって流れる過渡電流の大きさは、並列する還流ダイオード100に流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。
【0119】
また、スイッチング素子Eについても、コレクタ−エミッタ間の電圧は逆バイアス電圧状態から順バイアス状態に移行するものの、ゲート信号はオフ状態を維持するように制御され、更に基板領域21とバッファ領域22間のPN接合が逆バイアス状態となるため、オフ状態を維持する。ただし、コレクタ−エミッタ間の電圧状態が変位するため、スイッチング素子600中のドリフト領域23中に生じていた空乏層の静電容量変化に伴うキャパシタの放電による過渡電流は流れる。しかし、半導体スナバ回路200と同様に、この過渡電流はスイッチング素子Eに並列接続された還流ダイオード100に流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。そして、半導体スナバ回路200及びスイッチング素子600は、バイアス電圧の変化に伴う過渡電流が流れた後は、順バイアス状態と定常状態に移行するため遮断状態となり、還流ダイオード100のみが導通状態となる。
【0120】
第2の実施形態において、還流ダイオード100が炭化珪素材料の半導体基体からなるショットキーバリアダイオードで構成されている場合、一般的なシリコン材料からなるPN接合ダイオードに比べて、ドリフト領域2の抵抗を低く形成することができる。このため、順バイアス導通時の導通損失を低減することができる。このように、導通状態においても、受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を有する。
【0121】
次に、下アームのスイッチング素子Gがターンオンし、再びスイッチング素子Gがオン状態に移行する動作について説明する。図31に示したモータ用インバータ回路(L負荷回路)では、スイッチング素子Gがターンオンする際には、電流上昇と電圧低下の位相がずれる。このため、比較的高い電圧が印加された状態で、スイッチング素子Gに電流が流れ始める。
【0122】
このとき、スイッチング素子Gに並列に接続されている受動素子Fに過渡電流が流れる。これは、スイッチング素子Gに電流が流れてコレクタ−エミッタ間の電圧が低下するのに伴って、受動素子Fに印加される電圧が電源電圧程度の高電圧の逆バイアス電圧からオン電圧程度の低い逆バイアス電圧へと変化し、この電圧変化の速度に応じた過渡電流が還流ダイオード100及び半導体スナバ回路200に流れるためである。このとき、図4に示した還流ダイオード100においては、電圧の減少に伴ってドリフト領域2中に広がっていた空乏層が表面電極3側に徐々に狭まり、裏面電極4側からドリフト領域2に電子が過渡電流として流れる。また、図5に示した半導体スナバ回路200においては、キャパシタ容量として働く誘電領域12が印加電圧の減少と共に放電されるため、過渡電流が流れる。
【0123】
半導体スナバ回路200に流れるこの過渡電流は、並列接続されたスイッチング素子600に流れるターンオン電流と比べると、動作にほとんど影響がない大きさである。下アームの半導体スナバ回路200及び還流ダイオード100は過渡電流が流れた後は定常状態に移行し電流は遮断されるため、スイッチング素子600のみが導通状態となる。
【0124】
一方、上アームのスイッチング素子Eと並列接続されている受動素子Bは、下アームのスイッチング素子Gのターンオン動作に連動して、逆バイアス状態となり遮断状態に移行する。図4に示すショットキーバリアダイオードにおいては、裏面電極4側からドリフト領域2中に供給される電子による電子電流は順バイアス電圧の低下と共に減少する。そして、順バイアス電圧がショットキー接合部のショットキー障壁高さに応じた電圧以下になり、更には、ショットキー接合部に逆バイアス電圧が印加されはじめると、ドリフト領域2中に表面電極3とのショットキー接合部から伸びた空乏層が広がり遮断状態へと移行する。
【0125】
この導通状態から遮断状態に移行する際に、還流ダイオード100の素子内部に蓄積されていた過剰キャリアが消滅する過程において、過渡的に発生する電流が逆回復電流である。この逆回復電流は、受動素子B及び下アームのスイッチング素子Gに過渡電流として流れ、それぞれの素子において損失(ここでは逆回復損失と呼ぶ)が発生する。このことから、還流ダイオードで発生する逆回復電流は極力小さいほうが良い。
【0126】
第2の実施形態に係る半導体装置10Aにおいて、還流ダイオード100に炭化珪素からなる半導体材料で形成したユニポーラ動作のショットキーバリアダイオードを用いた場合、一般的なシリコンで形成されたPN接合ダイオードに比べると、この逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。
【0127】
更に、半導体装置10Aは、従来技術である受動素子がショットキーバリアダイオードのみで構成されている場合では本質的に解決できなかったユニポーラ動作に起因する逆回復動作時の電流・電圧の振動現象を抑制する機能を有する。即ち半導体装置10Aにおいては、還流ダイオード100の順バイアス電流が減少してゼロになると、ドリフト領域2中に逆バイアス電圧による空乏層が形成され、過剰キャリアで構成される逆回復電流が流れ始める。この逆バイアス電圧が印加されるのとほぼ同時に、スイッチング素子600、及び半導体スナバ回路200中の誘電領域12からなるキャパシタ210にも同等の逆バイアス電圧が印加され、スイッチング素子600及び半導体スナバ回路200中にも相応の過渡電流が流れ始める。この半導体スナバ回路200に流れる過渡電流は、誘電領域12からなるキャパシタ210の大きさと基板領域11の抵抗成分の大きさで決まり、自由に設計することができる。
【0128】
半導体スナバ回路200の効果は、第1の実施形態で説明したように3つある。即ち、(1)還流ダイオード100に流れる順バイアス電流の遮断速度を高速に設定することができるため、メイン電流の遮断に伴う損失を低減できる;(2)還流ダイオード100が逆回復動作に入ったときにサージ電圧そのものを低減できる;(3)寄生インダクタンスLsで生じたエネルギーが吸収され、振動現象を素早く収束することができる。
【0129】
このように、第2の実施形態に係る半導体装置10Aにおいては、還流ダイオード100が有する過渡損失並びに導通損失を低減する性能を有すると同時に、半導体スナバ回路200を用いることでユニポーラ動作に特有の振動現象を解決することができる。
本発明の第2の実施形態においては、還流ダイオード100及びスイッチング素子600に流れる過渡電流が、高々ドリフト領域2及び23に空乏層が形成される際に発生するキャリアのみからなる過渡電流であることに着目し、スナバ回路を静電容量の小さい半導体スナバ回路200で形成しているところが従来技術と異なる点である。
【0130】
更に、第2の実施形態で説明した構成によっても、第1の実施形態と同様に、過渡損失と導通損失を低減する性能と振動現象を抑制する上で、従来技術にはない以下の新たな効果を奏する。
【0131】
1つの効果は、ユニポーラ動作をする還流ダイオード100及びスイッチング素子600に所定の静電容量及び抵抗を有する半導体スナバ回路200を並列接続することにより、還流ダイオード100が動作する全電流範囲、全温度範囲において、スナバ機能が有効に働くということである。上述したように、ショットキーバリアダイオードの逆回復時に発生する逆回復電流は、逆バイアス電圧によって還流ダイオード100及びスイッチング素子600に空乏層が生じた際に発生する過剰キャリアのみで構成されているため、還流動作時に流れていた電流の大きさによらず、毎回ほぼ一定の逆回復電流が流れる。また同様の理由で、還流ダイオード100は温度にもほとんど影響を受けず、ほぼ一定の逆回復電流が流れる。このため、全ての電流範囲、温度範囲において、過渡損失を低減し、かつ振動現象を抑制することができる。これらは、一般的なPN接合ダイオードとの組み合わせでは得られない効果である。
【0132】
もう1つの効果は、スナバ回路を半導体スナバ回路200で形成することで、図29に示すように還流ダイオード100及びスイッチング素子600の直近に低インダクタンスで半導体スナバ回路200を実装することができ、更に過渡損失を低減し且つ振動現象を抑制できる点である。これは、既に述べたように、寄生インダクタンスが小さいほどスナバ回路に流れる過渡電流が流れやすく、還流ダイオードに流れる逆回復電流の遮断速度を緩和しやすいこと、及び、キャパシタの耐圧範囲でスイッチング時間を速くできることによる。従って、第2の実施形態においても、従来のディスクリート部品であるキャパシタや抵抗を用いるスナバ回路の場合に比べて、寄生インダクタンスを低減することで、スイッチング時間を短縮し過渡損失を低減できるとともに、逆回復電流の遮断速度を適切に緩和し振動現象を抑制することができる。
【0133】
また、既に述べたように、スナバ回路を還流ダイオードの直近に実装することにより、不要なノイズ放射が低減される。これにより、ノイズによる制御回路等の誤動作を防ぐことができる。
【0134】
更に、スナバ回路を半導体スナバ回路200で形成することで、還流ダイオード100及びスイッチング素子600と同様の実装工程を用いて電力変換装置を構成することができる。このため、簡便でかつ容易に振動現象を抑制することができるとともに、従来技術のスナバ回路に比べて必要な体積も大幅に低減できる。
【0135】
また、第1の実施形態と同様に、半導体スナバ回路200の抵抗成分を半導体基体で形成して図2に示すような半導体パッケージに直接実装することができる。このため、高い放熱性を得られる。その結果、外付けの抵抗等を使用する場合に比べて、より高密度の抵抗設計が可能となる。つまり、破壊に対する耐性が高くより小型化が実現可能である。
【0136】
更に、第1の実施形態で例示したように、還流ダイオード100を炭化珪素からなるショットキーバリアダイオードで構成することで、本発明の効果を最大限に引き出すことができる。既に説明しように、還流ダイオード100を炭化珪素等のワイドバンドギャップ半導体で構成することで、より顕著に導通損失の低減と振動現象の緩和を両立することができる。還流ダイオード100の半導体材料に、炭化珪素以外の窒化ガリウムやダイヤモンド等のワイドギャップ半導体を用いても、同様の効果を得ることができる。
【0137】
実装形態についても、第1の実施形態と同様に、図8に対応するモールドパッケージ型の実装形態を用いてもよいし、他の実装形態を用いてもよい。また、第2の実施形態では、還流ダイオードチップ、スナバチップ及びスイッチング素子チップがそれぞれ1チップずつの場合を例示したが、いずれかのチップ或いはすべてのチップが複数個であってもよい。また、第1の実施形態で述べたように、コレクタ端子及びエミッタ端子の両面を半田等により実装する方式を採用してもよい。
【0138】
また、半導体スナバ回路200の構造の一例として図5を参照して説明したが、第1の実施形態と同様に、図10〜図25に示した種々の構成によってキャパシタ210及び抵抗220を形成してもよい。
【0139】
以上に説明したように、第2の実施形態に係る半導体装置10Aによれば、アノード端子300に接続する半導体スナバ回路200の表面電極13の個数や面積を可変にできることにより、キャパシタ210の静電容量値及抵抗220の抵抗値を所望の値に設定できる効果に加え、スイッチング素子600を還流ダイオード100及び半導体スナバ回路200に並列接続することによる種々の効果を得ることができる。他は第1の実施形態と実質的に同様であり、重複した説明を省略する。
【0140】
第1の実施形態において図20及び図21を参照して説明したのと同様に、スナバ回路に用いるキャパシタの静電容量C、及び遮断状態における還流ダイオードとスイッチング素子とのキャパシタ容量成分の総和C0であるとき、容量比C/C0が0.1前後から振動現象の減衰効果が顕著になり、容量比C/C0が10を超える辺りから振動現象の収束時間比の値が飽和傾向になる。また、過渡動作時には、スナバ回路に形成するキャパシタの静電容量の大きさに比例する過渡電流によって損失Eが発生する。このため、キャパシタ210の静電容量の大きさは極力小さいことが好ましい。
【0141】
このことから、第2の実施形態で用いるスナバ回路のキャパシタ210の静電容量Cを、還流ダイオード100及びスイッチング素子600の遮断状態におけるキャパシタ成分の静電容量の総和に比べて、10分の1倍以上10倍以下の範囲で選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第2の実施形態で説明したどの構成例においても得ることができる。
【0142】
(第3の実施形態)
第3の実施形態においては、第2の実施形態で説明した還流ダイオード100、半導体スナバ回路200及びスイッチング素子600が並列接続した構成において、還流ダイオード100及びスイッチング素子600がそれぞれショットキーバリアダイオード以外及びIGBT以外の素子で構成された場合について説明する。図33は図4に対応する還流ダイオード100の断面構造の一例を示し、図34は図30に対応するスイッチング素子600の断面構造の一例を示す。以下では、第1の実施形態若しくは第2の実施形態と同様の部分の説明は省略し、異なる特徴について説明する。
【0143】
図33に示す還流ダイオード100は、例えば炭化珪素のポリタイプが4HタイプのN+型である基板領域41上にN-型のドリフト領域42が形成された基板材料で構成されている。基板領域41は、例えば抵抗率が数mΩcmから数十mΩcm、厚さが数十μm〜数百μm程度である。
【0144】
ドリフト領域42は、例えばN型の不純物密度が1015〜1018cm-3、厚みが数〜数十μmである。素子構造や所要の耐圧により、抵抗率や不純物密度及び厚みが上記範囲外となってももちろんよいが、一般に抵抗率及び厚みは小さいほうが導通時の損失を低減できるため、可能な限り抵抗を小さくすること好ましい。第3の実施形態では、不純物密度が1016cm-3、厚みが5μmで耐圧が600Vクラスのドリフト領域42を用いた場合を説明する。
【0145】
なお、図33に示した構成例は、半導体基体が基板領域41とドリフト領域42の二層からなる基板について示したが、抵抗率の大きさが上記の一例によらない基板領域41のみで形成された基板を使用してもかまわないし、多層の基板を使用してもかまわない。また、一例として耐圧が600Vクラスの場合を説明しているが、耐圧クラスはこれに限定されない。
【0146】
図33に示したように、ドリフト領域42の基板領域41との接合面に対向する主面上に、炭化珪素よりもバンドギャップの小さい多結晶シリコンからなるヘテロ半導体領域43が堆積されている。ドリフト領域42とヘテロ半導体領域43との接合部には、バンドギャップが異なる材料である炭化珪素と多結晶シリコンによるヘテロ接合ダイオードが形成されており、その接合界面にエネルギー障壁が存在する。ヘテロ接合ダイオードでは、ヘテロ半導体領域43の不純物密度を変えることによってヘテロ接合部のエネルギー障壁の高さを制御することができる。このため、必要な耐圧に応じて、最適な障壁高さを設定することができる。ここでは、一例としてヘテロ半導体領域43が、P型不純物密度が1019cm-3、厚みが0.5μmであるとする。
【0147】
また、ヘテロ半導体領域43上に表面電極44が形成されている。表面電極44はアノード端子302として外部電極の接続する。更に、基板領域41とオーミック接続させた裏面電極45が形成されている。裏面電極45はカソード端子402として外部電極と接続する。
【0148】
上記のように、図33に示す還流ダイオード100は、表面電極44をアノード端子、裏面電極45をカソード端子とする縦型のヘテロ接合ダイオードとして機能する。
【0149】
一方、図34は、スイッチング素子600が炭化珪素からなるMOSFETである例を示す。図34において、例えば炭化珪素のポリタイプが4HタイプのN+型である基板領域51上にN-型のドリフト領域52を形成した基板材料が用いられている。基板領域51は、例えば抵抗率が数mΩcm〜数十mΩcm、厚さが数μm〜数百μm程度である。
【0150】
ドリフト領域52は、例えばN型の不純物密度が1014cm-3〜1017cm-3、厚みが数μm〜数十μmである。一般に抵抗率及び厚みは小さいほうが導通時の損失を低減できるため、可能な限り小さいことが好ましい。例えば不純物密度が2×1016cm-3、厚みが5μm、耐圧が600Vクラスのドリフト領域52が用いられる。第3の実施形態では、一例として基板領域51を支持基材とした場合を説明するが、ドリフト領域52を支持基材としても良い。
【0151】
ドリフト領域52中の表層部の一部にP型のウェル領域53が形成され、ウェル領域53中の表層部の一部にN+型ソース領域54が形成されている。ドリフト領域52、ウェル領域53及びソース領域54の表層部に接して、例えばシリコン酸化膜からなるゲート絶縁膜55が形成され、例えばN型の多結晶シリコンからなるゲート電極56がゲート絶縁膜55上に配設されている。
【0152】
更に、ゲート絶縁膜55に形成された開口部においてソース領域54及びウェル領域53に接して、例えばアルミニウム材料からなるソース電極57が形成されている。ソース電極57とゲート電極56とが接触しないように、例えばシリコン酸化膜からなる層間絶縁膜58がソース電極57とゲート電極56間に形成されている。また、基板領域51にオーミック接続するようにドレイン電極59が形成されている。このように、図34に示したMOSFETは、ゲート電極56が半導体基体平面上に形成された所謂プレーナ型である。
【0153】
第3の実施形態の説明では、図33に示した還流ダイオード100と図34に示したスイッチング素子600とを、図5に示した半導体スナバ回路200と共に並列接続して使用する場合を例示的に説明する。このとき、スナバ機能を効果的に発揮するために、還流ダイオード100とスイッチング素子600の遮断状態におけるキャパシタ容量を考慮して、誘電領域12によるキャパシタ、及び基板領域11による抵抗を設定することが好ましい。第1の実施の形態及び第2の実施の形態と同様に、第3の実施形態においても、例えば還流ダイオード100及びスイッチング素子600の耐圧よりも高くなるように例えばキャパシタ210の厚みを1μmとし、キャパシタ210の静電容量が還流ダイオード100及びスイッチング素子600の遮断状態時に形成される空乏容量の和と同程度であるとする。
【0154】
第2の実施形態と同様に図31に示したインバータの動作に対応させて、第3の実施形態の動作を以下に説明する。
図31中のスイッチング素子Gがオンし、スイッチング素子Gに電流が流れている状態においては、上アームのスイッチング素子Eと受動素子Bは逆バイアス状態となり遮断状態になる。
【0155】
導通状態にあるスイッチング素子Gは、炭化珪素材料からなるMOSFETで構成されているため、第2の実施形態で説明したIGBTに比べて、低オン抵抗で導通する。これは、炭化珪素材料のバンドギャップがシリコン材料に比べて約3倍大きく、最大絶縁電界が約1桁大きいため、ドリフト領域52の厚みを小さく且つ不純物濃度大きくできるためである。このため、IGBTのようなバイポーラ型の動作をしない場合にも、ドリフト領域52の抵抗を低くすることができる。
【0156】
また、導通状態にあるスイッチング素子Gと並列に接続されている受動素子Fにおいて、還流ダイオード100及び半導体スナバ回路200は遮断状態を維持する。還流ダイオード100であるヘテロ接合ダイオードが遮断状態を維持するのは、スイッチング素子Gのオン電圧程度と低いものの、逆バイアス電圧が還流ダイオード100の両端に印加されるためである。また、半導体スナバ回路200が遮断状態を維持するのは、キャパシタ210として機能する誘電領域12は電圧が変化するときのみ動作するため、スイッチング素子Gのオン電圧程度の電圧が定常状態で印加された状態では遮断状態となるためである。
【0157】
一方、上アームのスイッチング素子Eと受動素子Bについても、電源電圧程度の逆バイアス電圧が印加されているため、遮断状態を維持する。スイッチング素子600であるMOSFETが遮断状態を維持するのは、ソース端子302とドレイン端子402間に逆バイアス電圧が印加されるため、ウェル領域53とのPN接合部から伸びた空乏層がドリフト領域52中に形成され遮断状態が維持されるためである。また、還流ダイオード100であるヘテロ接合ダイオードが遮断状態を維持するのは、表面電極44と裏面電極45間に逆バイアス電圧が印加されるため、ヘテロ半導体領域43とのヘテロ接合部から伸びた空乏層がドリフト領域42中に生じるためである。半導体スナバ回路200も、キャパシタ210として機能する誘電領域12が高電圧により充電された状態になり、遮断状態を維持する。
【0158】
このように、下アームのスイッチング素子Gが導通状態の時には、上下アームの受動素子は第2の実施形態で構成されている従来技術と同様に動作する。
【0159】
次に、下アームのスイッチング素子Gがターンオフして遮断状態に移行する場合について説明する。図31に示すようなモータ用インバータ回路(L負荷回路)では、スイッチング素子Gがターンオフする際には、電圧上昇と電流遮断の位相がずれる。このため、導通時の電流をほぼ維持した状態で、まずスイッチング素子Gの電圧上昇が起こる。
【0160】
スイッチング素子Gに並列に接続されている受動素子Fについては、還流ダイオード100及び半導体スナバ回路200それぞれに過渡電流が流れる。これは、スイッチング素子Gの電圧上昇に伴って、オン電圧程度の低い逆バイアス電圧から電源電圧程度の高電圧の逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れるためである。即ち、還流ダイオード100においては、電圧の上昇に伴ってドリフト領域42中にヘテロ半導体領域43側から空乏層が広がる際に、電子が裏面電極45側に過渡電流として流れる。そして、半導体スナバ回路200には、キャパシタ210の静電容量として働く誘電領域12が印加電圧に応じて充電されるため、過渡電流が流れる。
【0161】
上記のように、半導体スナバ回路200の誘電領域12におけるキャパシタ容量の充電作用によって、スイッチング素子Gのコレクタ−エミッタ間に生じる過渡的な電圧上昇が緩和され、回路中に含まれる寄生インダクタンスによるサージ電圧の発生が抑制される。つまり、還流ダイオード100及び半導体スナバ回路200をスイッチング素子600と並列接続することで、スイッチング素子600自体がターンオフ動作する際にも、素子破壊や他の周辺回路への誤動作等を引き起こすサージ電圧を低減することができる。
【0162】
第3の実施形態で一例として挙げた炭化珪素からなるMOSFETでは、電圧上昇後、電流は急峻に遮断される。これは、第2の実施形態で説明したIGBTとは異なり、導通時にMOSFETがユニポーラ動作をしているため、電圧の上昇によって空乏層から吐き出された電子電流が空乏層の伸びの速さに応じて遮断されるためである。つまり、スイッチング素子600が炭化珪素からなるMOSFETであることによって、導通時においては低オン抵抗を実現できるものの、スイッチング素子の遮断性能の速さによって、スイッチング素子600自体のターンオフ時に振動現象が生じやすい。更に、オン抵抗が小さいため振動現象がなかなか減衰しないという問題が生じる。しかし、第3の実施形態においては、スイッチング素子600と並列に半導体スナバ回路200が配置されているため、効果的に振動現象を緩和することができる。
【0163】
つまり、スイッチング素子600の電流が遮断された際に、回路中の寄生インダクタンスと共振して電流及び電圧に振動現象が始まるものの、半導体スナバ回路200の誘電領域12からなるキャパシタ210にも同等の電圧が印加され、相応の過渡電流が流れ始める。すると、キャパシタ210及び抵抗220によって電流振動の傾き(dI/dt)を緩和し、基板領域11の抵抗成分により寄生インダクタンスLsに生じたエネルギーを消費するため、振動現象を素早く収束できる。このことから、第3の実施形態のように、スイッチング素子600がユニポーラ型で高速遮断性能を有している場合にも、振動現象を抑制することができる。
【0164】
また、スイッチング素子600が導通損失のより小さいワイドギャップ半導体からなり、振動現象が減衰しにくい構成であっても、導通損失を悪化させることなく、容易に振動現象を減衰させることができる。このように、第3の実施形態においては、スイッチング素子600においても導通損失と過渡損失を高い次元で両立できるような構成、即ち、スイッチング素子600が、高速動作が可能なユニポーラ型のスイッチング素子であることや低オン抵抗が実現できるワイドバンドギャップ半導体である場合に、更に高い効果を引き出すことができる。
【0165】
スイッチング素子600の電流が遮断した後は、下アームのスイッチング素子G及び受動素子Fは定常オフ状態となり、遮断状態を維持する。
【0166】
一方、上アームのスイッチング素子Eと並列に接続されている受動素子Bは、下アームのスイッチング素子Gのターンオフ動作に連動して、順バイアス状態となり導通状態に移行する。つまり、図33に示した還流ダイオード100のドリフト領域42中に広がっていた空乏層が後退し、ヘテロ半導体領域43とドリフト領域42との間に形成されているヘテロ接合部にヘテロ障壁高さに応じた順バイアス電圧が印加され、還流ダイオード100は導通状態となる。
【0167】
ヘテロ接合ダイオードにおいては、ヘテロ接合部からドリフト領域42側及びヘテロ半導体領域43側にそれぞれ広がる内蔵電位の和によって決まる電圧降下で順方向電流が流れるものの、価電子帯側の正孔に対するヘテロ障壁が大きいため、ドリフト領域42中を裏面電極45側から供給される電子電流のみで電流はほぼ構成されており、ユニポーラ動作をする。このとき、第2の実施形態で説明したショットキーバリアダイオードでは、ショットキー障壁高さが表面電極13のショットキーメタル固有の仕事関数差で一義的に決まる為、所定の耐圧を得るために、ドリフト領域42の不純物濃度や厚みが制限される。これに対し、第3の実施形態においては、ヘテロ接合ダイオードのヘテロ障壁の高さをヘテロ半導体領域43の不純物濃度を制御することによって変えることができるため、ドリフト領域42の抵抗をより低抵抗にすることができる。つまり、導通時の損失をより低減することができる。
【0168】
また、図5に示した半導体スナバ回路200においては、還流ダイオード100が逆バイアス状態から順バイアス状態に移行する際に、誘電領域12に充電されていた電荷が過渡電流として放電される。第3の実施形態では、誘電領域12のキャパシタ210としての静電容量が、還流ダイオード100及びスイッチング素子600に形成されていた空乏容量と同程度と小さい。このため、放電によって過渡電流は流れるものの、この過渡電流は並列接続する還流ダイオード100に流れる順バイアス電流に比べるとほとんど動作に影響がない大きさである。半導体スナバ回路200は、過渡電流が流れた後は定常状態に移行し電流は遮断される。
【0169】
受動素子Bに並列接続されているスイッチング素子Eについても、ドレイン−ソース間の電圧は逆バイアス電圧状態から順バイアス状態に移行するものの、ゲート信号はオフ状態を維持するように制御されること、及び、ウェル領域53とドリフト領域52間のPN接合が順バイアス状態となるものの、内蔵電位が2〜3Vと大きいことから、オフ状態を維持する。ただし、ドレイン−ソース間の電圧状態が変化するため、スイッチング素子600中のドリフト領域52中に生じていた空乏層の容量変化に伴う放電による過渡電流は流れる。しかし、この過渡電流は、半導体スナバ回路200と同様に、並列接続する還流ダイオード100に流れる順バイアス電流に比べるとほとんど動作に影響がない大きさである。上アームの半導体スナバ回路200及びスイッチング素子600は、過渡電流が流れた後は定常状態に移行し電流は遮断され、還流ダイオード100のみが導通状態となる。
【0170】
次に、下アームのスイッチング素子Gがターンオンし、再びスイッチング素子Gがオン状態に移行する動作について説明する。既に説明したように、図31に示したモータ用インバータ回路(L負荷回路)では、スイッチング素子Gがターンオンする際には、比較的高い電圧が印加された状態でスイッチング素子Gに電流が流れ始める。
【0171】
スイッチング素子Gに電流が流れてドレイン−ソース間の電圧が低下するのに伴って、受動素子Fに印加される電圧が電源電圧程度の高電圧の逆バイアス電圧からオン電圧程度の低い逆バイアス電圧に変化する。この電圧変化の速度に応じた過渡電流が、受動素子Fの還流ダイオード100及び半導体スナバ回路200に流れる。つまり、還流ダイオード100においては、電圧の減少に伴ってドリフト領域42中に広がっていた空乏層がヘテロ半導体領域43側に徐々に狭まり、裏面電極45側からドリフト領域42中に電子が過渡電流として流れる。半導体スナバ回路200においては、キャパシタ210として働く誘電領域12が印加電圧の減少と共に放電され、過渡電流が流れる。この過渡電流は、並列接続するスイッチング素子600に流れるターンオン電流と比べるとほとんど動作に影響がない大きさである。下アームの半導体スナバ回路200及び還流ダイオード100は、過渡電流が流れた後は定常状態に移行し電流は遮断され、スイッチング素子600のみが導通状態となる。
【0172】
一方、上アームの受動素子Bは、下アームのスイッチング素子Gのターンオン動作に連動して、逆バイアス状態となり遮断状態に移行する。つまり、ヘテロ接合ダイオードである還流ダイオード100において、裏面電極45側からドリフト領域42中に供給されていた電子電流が順バイアス電圧の低下と共に減少する。そして、順バイアス電圧がヘテロ接合部のヘテロ障壁高さに応じた電圧以下になり、更にヘテロ接合部に逆バイアス電圧が印加されると、ヘテロ半導体領域43とのヘテロ接合部から伸びた空乏層がドリフト領域42中に生じ、還流ダイオード100は遮断状態へと移行する。
【0173】
第3の実施形態において使用されるヘテロ接合ダイオードは、第1の実施形態及び第2の実施形態で説明したショットキーバリアダイオードと同様に、ユニポーラ動作する。このため、一般的なシリコンで形成されたPN接合ダイオードに比べると逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。
【0174】
更に、第3の実施形態においては、ショットキーバリアダイオードよりも導通損失を低減可能なヘテロ接合ダイオードと半導体スナバ回路200とを組み合わせることによって、導通損失と過渡損失を高い次元で両立することができる。即ち、第3の実施形態においては、還流ダイオード100が逆回復動作する場合に、ドリフト領域42中に逆バイアス電圧が印加されて過剰キャリアで構成される逆回復電流が流れ始めるのとほぼ同時に、スイッチング素子600及び半導体スナバ回路200中の誘電領域12からなるキャパシタにも同等の逆バイアス電圧が印加され、スイッチング素子600及び半導体スナバ回路200中にも相応の過渡電流が流れ始める。放電による過渡電流が還流ダイオード100及びスイッチング素子600に流れる過渡電流とほぼ同等となるように、キャパシタ210の大きさは設定されている。このため、下アームのスイッチング素子Gのスイッチング速度をほぼ変えることなく、逆回復電流の遮断速度(dI/dt)を緩和することができる。更に、半導体スナバ回路200に流れる電流を基板領域11の抵抗成分で消費するため、寄生インダクタンスLsで生じたエネルギーを吸収し、振動現象を素早く収束することができる。つまり、還流ダイオード100をヘテロ接合ダイオードにして導通損失が小さくなっても、第2の実施形態で説明したショットキーバリアダイオードを用いた場合と同様に、ユニポーラ動作に起因する振動現象を半導体スナバ回路200により解決できる。
【0175】
以上のように、還流ダイオード100に低オン抵抗を実現できるヘテロ接合ダイオードを使用することにより、更に高い効果を引き出すことができる。
【0176】
また、スイッチング素子600もユニポーラ型とすることで、還流ダイオード100が逆回復動作をする場合に加えて、スイッチング素子600がターンオフする場合においても、全電流範囲、全温度範囲においてスナバ機能が有効に働く。
【0177】
スイッチング素子600に、MOSFET以外の、例えば図35及び図36に示すような他のユニポーラ素子を用いても同様の効果を得ることができる。
【0178】
図35に示したスイッチング素子は、例えば炭化珪素のポリタイプが4HタイプのN+型である基板領域61上にN-型のドリフト領域62が形成され、ドリフト領域62の基板領域61との接合面に対向する主面上に例えばN型の多結晶シリコンからなるヘテロ半導体領域63が形成された構造である。つまり、ドリフト領域62とヘテロ半導体領域63の接合部は、バンドギャップが異なる材料である炭化珪素と多結晶シリコンにより形成されるヘテロ接合であり、その接合界面にエネルギー障壁が存在する。ヘテロ半導体領域63とドリフト領域62上に例えばシリコン酸化膜から成るゲート絶縁膜64が形成されている。また、ゲート絶縁膜64上にはゲート電極65が形成され、ゲート電極65の上方に、ヘテロ半導体領域63と接するソース電極66が形成されている。ゲート電極65とソース電極66間には例えばシリコン酸化膜からなる層間絶縁膜67が形成されている。また、基板領域61に接してドレイン電極68が形成されている。
【0179】
図35に示したスイッチング素子600の動作について説明する。図35に示したスイッチング素子600においても、MOSFETと同様に、ソース電極66を接地しドレイン電極68に正電位を印加して使用する。
【0180】
ゲート電極65を接地電位若しくは負電位とした場合、スイッチング素子600は遮断状態を保持する。ヘテロ半導体領域63とドリフト領域62とのヘテロ接合界面に、伝導電子に対するエネルギー障壁が形成されているためである。
【0181】
遮断状態から導通状態に移行させるためにゲート電極65に正電位を印加した場合、ゲート絶縁膜64を介してゲート電界が及ぶヘテロ半導体領域63及びドリフト領域62の表層部に、電子の蓄積層が形成される。このため、ヘテロ半導体領域63及びドリフト領域62の表層部は自由電子が存在可能なポテンシャルとなり、ドリフト領域62側に伸びていたエネルギー障壁が急峻になり、エネルギー障壁厚みが小さくなる。その結果、スイッチング素子600に電子電流が流れる。このとき、図35に示したスイッチング素子600の導通・遮断を制御する所謂チャネル部分の長さは、ヘテロ障壁によって形成されるエネルギー障壁の厚み程度であり、MOSFETにおいて耐圧保持に必要なチャネル長に比べて小さいため、より低抵抗で導通する。このため、半導体スナバ回路200によって、導通損失と過渡損失を更に高いレベルで両立することができる。
【0182】
図35に示したスイッチング素子600において、導通状態から遮断状態に移行させるために再びゲート電極65を接地すると、ヘテロ半導体領域63とドリフト領域62間のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。ヘテロ半導体領域63からドリフト領域62への伝導電子の流れが止まり、更にドリフト領域62中にあった伝導電子が基板領域61に流れて枯渇すると、ドリフト領域62側にヘテロ接合部から空乏層が広がり、スイッチング素子は遮断状態となる。
【0183】
また、図35に示したスイッチング素子600においては、ソース電極66を接地し、ドレイン電極67に負電位が印加された逆方向導通(還流動作)も可能である。例えばソース電極66及びゲート電極65を接地し、ドレイン電極67に所定の正電位を印加すると、伝導電子に対するエネルギー障壁は消滅し、ドリフト領域62側からヘテロ半導体領域63側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失は小さい。なお、ゲート電極65を接地にせずに制御電極として使用することも可能である。
図35に示したスイッチング素子600の構成は、ユニポーラ型の還流ダイオードとしても応用できるため、例えば、還流ダイオード100を図35に示した構成と同様の構成で実現することができる。即ち、図35に示したスイッチング素子をスイッチング素子600として使用する場合、スイッチング素子600と還流ダイオード100を別チップで形成する以外にも、還流ダイオード100とスイッチング素子600を1チップ化して、半導体パッケージを小型化することができる。これにより、配線等に生じる寄生インダクタンスが低減され、振動現象を更に低減することができる。配線長を短くすることには、振動電流によって配線から発せられる放射ノイズを低減させる効果もある。また、チップサイズの縮小によって製造コストが低減されると共に、還流ダイオード100とスイッチング素子600のキャパシタ容量の和が小さくなるため、半導体スナバ回路200に必要なキャパシタ210の静電容量も小さくすることができる。つまり、小型の半導体スナバ回路200により、低コストで振動現象を抑制することができる。
【0184】
以上、図35においては、ヘテロ半導体領域63に用いる材料として多結晶シリコンを用いた例で説明したが、炭化珪素とヘテロ接合を形成する材料であれば単結晶シリコン、アモルファスシリコン等他のシリコン材料やゲルマニウムやシリコンゲルマン等他の半導体材料や6H、3C等炭化珪素の他のポリタイプ等、どの材料でもかまわない。また、一例として、ドリフト領域62としてN型の炭化珪素を用い、ヘテロ半導体領域63としてP型の多結晶シリコンを用いて説明したが、ドリフト領域62とヘテロ半導体領域63を、N型の炭化珪素とP型の多結晶シリコン、P型の炭化珪素とP型の多結晶シリコン、或いはP型の炭化珪素とN型の多結晶シリコンとする等、如何なる組み合わせを採用してもよい。
【0185】
次に、図36に示した接合型FET(JFET)と呼ばれる接合型のFETについて説明する。図36に示したスイッチング素子は、例えば炭化珪素のポリタイプが4HタイプのN+型である基板領域71上にN-型のドリフト領域72が形成され、ドリフト領域72の中にP型のゲート領域73とN+型のソース領域74が形成された構造である。ドリフト領域72、ゲート領域73及びソース領域74上に層間絶縁膜77が形成されている。層間絶縁膜77の開口部において、ゲート領域73はゲート電極75に接続され、ソース領域74はソース電極76に接続されている。基板領域71はドレイン電極78に接している。
【0186】
図36に示したJFETは、MOSFETと同様にユニポーラ動作をするため、MOSFETで得られる効果と同様の効果を得ることができる。更に、JFETではMOSFETに必須のゲート絶縁膜が不要のため、例えば200℃を超えるような高い温度でのオペレーションが比較的容易であり、信頼性の確保という観点で有利である。このことから、スイッチング素子600にJFETを用いることで、本発明の効果である使用温度領域によらず振動現象を抑制できる点をより強みとして活かすことができる。なお、高温用途においては、例えば図19、図20等に示したようにキャパシタ210としてシリコン酸化膜を用いない空乏容量を用いる構成のほうが、半導体スナバ回路200の信頼性を確保しつつ、効果を発揮することができる。
【0187】
上記のように、スイッチング素子600についてMOSFET以外のスイッチング素子を用いた場合について説明したが、還流ダイオード100についても、ユニポーラ動作若しくはユニポーラ動作と同等の動作をするダイオードであれば、これまで説明してきた本発明の効果と同様の効果を得ることができる。
【0188】
例えば、図37に示すようなPN接合ダイオードの構造であっても、金や白金を用いた重金属拡散、電子線を用いた電子線照射、プロトン等を用いたイオン照射等の方策によって、導通時にP型領域から注入される過剰キャリアの主成分である少数キャリアのライフタイムを制御することにより、ユニポーラ動作と同等の動作をする。この場合、還流ダイオード100がPN接合ダイオードの構造であっても、本発明の効果が得られる。
【0189】
例えば、図37に示すPN接合ダイオードがソフトリカバリダイオードで構成されている場合について説明する。図37に示す還流ダイオード100は、例えばシリコンからなるN+型の基板領域81上にN-型のドリフト領域82が形成された基板材料で構成されている。基板領域81は、例えば抵抗率が数mΩcm〜数十mΩcm、厚さが数十μm〜数百μm程度である。ドリフト領域82は、例えばN型の不純物密度が1013cm-3〜1017cm-3、厚みが数μm〜数百μmである。ここでは、不純物密度が1014cm-3、厚みが50μmで耐圧が600Vクラスのドリフト領域82であるとする。図37は、半導体基体が基板領域81とドリフト領域82の二層からなる基板の場合について示しているが、抵抗率の大きさは上記の一例によらない基板領域81のみで形成された基板を使用してもかまわないし、多層の基板を使用してもかまわない。また、一例として耐圧が600Vクラスの場合について説明するが、耐圧クラスはこれに限定されない。
【0190】
図37に示すように、ドリフト領域82の基板領域81との接合面に対向する主面上にP型の反対導電型領域83及び表面電極84が積層され、基板領域81と接して裏面電極85が形成されている。なお、図37に示した還流ダイオードはPN接合のみで形成されているが、例えば一部がショットキーダイオードとして働くように構成されていてもよいし、他の構成含んでいてもよい。
【0191】
図37に示したPN接合ダイオードがソフトリカバリダイオードとして働くようにするひとつの手法として、導通時にドリフト領域82中に注入される少数キャリアのライフタイムを制御する方法がある。例えば、ドリフト領域82にイオン照射する等して、反対導電型領域83に近い領域と基板領域81に近い領域とでドリフト領域82中の少数キャリアのライフタイムが異なるように制御する。これにより、逆回復時に流れる少数キャリアによる過渡電流は小さくしつつ、基板領域81側に滞留していた少数キャリアの減少時間を緩和し、大電流時の逆回復動作においては振動現象が起こらないようにすることができる。
【0192】
しかしながら、少数キャリアのライフタイムを制御したPN接合ダイオードにおいては、電流の大きさによらず少数キャリアのライフタイムが短くなる。このため、電流が小さいときには、逆回復時において瞬時に少数キャリアが消滅してしまい、PN接合ダイオードがほとんどユニポーラ動作と同じ動作をする。この場合は、図37に示したダイオードに流れる過渡電流は、図4等を参照して説明したユニポーラ型のダイオードと同じように空乏層が広がる際の多数キャリアの移動による電流である。このため、半導体スナバ回路200が無い状態だと振動現象が生じる。しかし、還流ダイオード100に半導体スナバ回路200を並列接続することで、低電流時においての振動現象を緩和することができる。
【0193】
したがって、ソフトリカバリダイオードである還流ダイオード100と半導体スナバ回路200との組み合わせによって、大電流時も小電流時も振動現象を緩和することができる。なお、ここではソフトリカバリダイオードを一例として第3の実施形態の効果を説明したが、大電流時に逆回復特性がソフト化されていないファストリカバリダイオードを用いた場合にも、ユニポーラ動作と同等の動作をする電流領域があれば、少なくとも低電流時の振動現象を抑制する効果を得ることができる。また、例えば炭化珪素からなるPN接合ダイオード等の、シリコン材料に比べて熱処理による結晶の回復が起こりにくい材料においては、例えばイオン注入によってP型領域を形成した場合等ような少数キャリアのライフタイムが元々小さいダイオードにおいても、上記で説明したように、振動現象を抑制する効果を得ることができる。また、いずれの構造においても、少なくとも電流が流れず少数キャリアが注入されない条件でPN接合ダイオードを逆回復動作させる場合に、本発明の効果を得ることができる。
【0194】
このように、少なくともユニポーラ動作と同等の動作を一部でも行う還流ダイオード100であれば、逆回復動作時に振動現象を低減するという本発明の効果を得ることができる。
【0195】
なお、図37に示した還流ダイオード100は、第1の実施形態で説明したスイッチング素子600が還流ダイオード100に並列接続されていない場合でも、同様の効果を発揮する。このため、還流ダイオード100と半導体スナバ回路200のみを並列接続としてもよい。
【0196】
更に、第3に実施形態においては、還流ダイオード100とスイッチング素子600の素子の組み合わせが第2の実施形態で説明した組み合わせと異なる場合について説明したが、還流ダイオード100とスイッチング素子600の素子は、第1〜第3の実施形態で説明したどの素子を用いて組み合わせてもよい。即ち、例えば還流ダイオード100に第2の実施形態で説明したショットキーバリアダイオードを用い、スイッチング素子600に第3に実施形態で説明したMOSFETを用いた組み合わせでもよい。また、還流ダイオード100とスイッチング素子600を同一チップ上に形成していてもよい。
【0197】
以上に説明したように、第3の実施形態においても、還流ダイオード100及びスイッチング素子600に流れる過渡電流が、高々ドリフト領域に空乏層が形成される際に発生するキャリアのみであることに着目し、スナバ回路を半導体スナバ回路200で形成しているところが従来技術と異なる点である。他は第1〜第2の実施形態と実質的に同様であり、重複した説明を省略する。
【0198】
また、第1の実施形態において図26及び図27を参照して説明したのと同様に、スナバ回路に用いるキャパシタの静電容量C、及び遮断状態における還流ダイオードとスイッチング素子とのキャパシタ容量成分の総和C0であるとき、容量比C/C0が0.1前後から振動現象の減衰効果が顕著になり、容量比C/C0が10を超える辺りから振動現象の収束時間比の値が飽和傾向になる。また、過渡動作時にはスナバ回路に形成するキャパシタの静電容量の大きさに比例する過渡電流によって損失Eが発生するため、キャパシタの静電容量Cは極力小さいことが好ましい。
【0199】
したがって、第3の実施形態で用いる半導体スナバ回路200のキャパシタ210の静電容量は、還流ダイオード100及びスイッチング素子600の遮断状態におけるキャパシタ成分の容量の総和に比べて、1/10倍以上10倍以下の範囲で選択する。これにより、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第3の実施形態で説明したどの構成例においても得ることができる。
【0200】
(第4の実施形態)
第4の実施形態は、還流ダイオード100と半導体スナバ回路200が同一チップ上に形成された場合について例示する。
【0201】
図38は、図2に対応する半導体チップの実装図の一例である。図39は図38の実装図に用いられている半導体チップの断面構造図の一例であり、還流ダイオード100と半導体スナバ回路200とが形成された半導体チップの断面構造を示している。以下では、第1の実施形態と同様の部分の説明は省略し、異なる特徴について詳しく説明する。
【0202】
図38に示すように、還流ダイオード100と半導体スナバ回路200を含むスナバ内蔵還流ダイオード800が配置されたチップ(スナバ内蔵還流ダイオードチップ、図中に符号800で表示)が、絶縁基板500上の金属膜410上に配置されている。スナバ内蔵還流ダイオードチップのカソード端子は、例えば半田やろう材等の接合材料を介して、カソード側の金属膜410に接している。スナバ内蔵還流ダイオードチップのアノード端子は、例えばアルミニウムワイヤやアルミニウムリボン等の金属配線320を介して、アノード側の金属膜310に接続されている。図38では図示を省略したが、半導体スナバ回路200の表面電極13は複数形成されており、複数の表面電極13のうち少なくとも一部が金属配線320を介して金属膜310に接続されている。
【0203】
図39に、スナバ内蔵還流ダイオードチップの断面構造を示す。図39に示したように、スナバ内蔵還流ダイオード800は、図39中の右側破線の右側に形成される還流ダイオード100の部分と、図39中の左側破線の左側に形成される半導体スナバ回路200の部分で構成されている。
【0204】
還流ダイオード100の部分は、例えば炭化珪素のポリタイプが4HタイプのN+型である基板領域1上にN-型のドリフト領域2が形成された基板材料で構成されている。基板領域1は、例えば抵抗率が数mΩcm〜数十mΩcm、厚さが数十〜数百μm程度である。ドリフト領域2は、例えばN型の不純物密度が1015cm-3〜1018cm-3、厚みが数μm〜数十μmである。図39に示した構成例では、不純物密度が1016cm-3、厚みが5μmで耐圧が600Vクラスのドリフト領域2を用いることができる。ただし、耐圧クラスは600Vクラスに限定されない。なお、第4の実施形態においても、半導体基体が基板領域1とドリフト領域2の二層からなる基板の場合について説明するが、抵抗率の大きさが上記の一例にはよらない基板領域1のみで形成された基板を使用してもかまわないし、多層の基板を使用してもかまわない。
【0205】
図39中の右側破線の右側に形成される還流ダイオード100の部分では、ドリフト領域2の基板領域1との接合面に対向する主面上に表面電極3が形成され、表面電極3に対向し、且つ基板領域1と接して裏面電極4が形成されている。表面電極3は、ドリフト領域2との間にショットキー障壁を形成する金属材料を少なくとも含む単層若しくは多層の金属材料からなる。表面電極3はアノード端子300として外部電極と接続する。一方、裏面電極4は基板領域1とオーミック接続するような電極材料からなる。裏面電極4はカソード端子400として外部電極と接続する。このように、図39に示した還流ダイオード100は、表面電極3をアノード端子、裏面電極4をカソード端子とするダイオードとして機能する。
【0206】
更に、図39に示すように、還流ダイオード100が形成される領域を除いて、ドリフト領域2と表面電極3間に、例えばシリコン酸化膜からなるフィールド絶縁膜5が形成されている。フィールド絶縁膜5は、還流ダイオード100を半導体チップとして製造する際に、例えばチップ外周部のショットキー接合部における電界集中を緩和するために一般的に用いられるフィールド絶縁膜である。図39においては、フィールド絶縁膜5の端部形状の一例として、表面電極3と接する部分が直角の場合を示しているが、端部が鋭角形状になっていてもよい。
【0207】
また、フィールド絶縁膜5が形成される外周端部の構成として、例えば図40に示すように、表面電極3とフィールド絶縁膜5とが接する部分の直下のドリフト領域2中に、P型の電界緩和領域7を形成してもよい。更に、図40に示した構成に加えて、電界緩和領域7の外周を囲むように、1本若しくは複数のガードリングを形成してもよい。
【0208】
次に、図39中の左側破線の左側に形成される半導体スナバ回路200の部分について説明する。還流ダイオード100の外周端部の電界緩和に用いられているフィールド絶縁膜5の所定領域上に、例えば多結晶シリコンからなる複数の抵抗領域6が形成されている。そして、各抵抗領域6上に表面電極13がそれぞれ形成される。複数の表面電極13の少なくとも一部が還流ダイオード100のアノード端子が接続するアノード端子300に接続される。アノード端子300に接続される表面電極13の個数は、電流・電圧の振動現象を抑制するために必要なキャパシタ210及び抵抗220の値に応じて決定される。
【0209】
第4の実施形態に係る半導体スナバ回路200では、抵抗領域6が抵抗220として機能し、フィールド絶縁膜5がキャパシタ210として機能する。必要な抵抗値の大きさに応じて、抵抗領域6の不純物濃度や厚みを設定することができる。また、フィールド絶縁膜5についても、必要な耐圧並びに必要なキャパシタ210の静電容量の大きさに応じて、厚みや面積を設定することができる。
【0210】
耐圧については、半導体スナバ回路200の機能としてだけではなく、還流ダイオード100の電界緩和という機能を満たすために、フィールド絶縁膜5の破壊防止のため、還流ダイオード100で形成されるショットキーバリアダイオードよりも耐圧が高いことが好ましい。また、キャパシタ210の静電容量は、還流ダイオード100が遮断状態時(高電圧印加時)に充電される空乏容量に対して、100分の1程度から100倍程度の範囲で選ぶことができる。ただし、十分なスナバ機能を発揮し、且つ損失の増加を極力抑え、必要となるチップ面積を考慮すると、後述する計算結果に示すように、概ね10分の1程度から10倍程度の範囲が好ましい。
【0211】
第4の実施形態においては、還流ダイオード100のショットキーバリアダイオードよりも耐圧が高くなるように例えば厚みを1μmとし、キャパシタ210の静電容量が還流ダイオード100の遮断状態時に形成される空乏容量と同程度にした場合について説明する。なお、フィールド絶縁膜5は、シリコン酸化膜以外の材料でも、所定の耐圧を有し、且つ電界緩和機能とキャパシタ210として機能する誘電材料であればどのような材料でも良く、絶縁破壊電界と比誘電率との積の値がシリコン酸化膜の値よりも大きい材料であれば、更によい。そのような材料をフィールド絶縁膜5に用いた場合には、誘電領域12の絶縁耐圧を維持しつつ、少ない面積で必要な静電容量を得ることができる。
【0212】
例えば、第1の実施形態で説明したように、厚みが1μmの場合に1cm2当たりの静電容量が約3.4nF程度になるシリコン酸化膜に対し、シリコン酸化膜の代わりにSi3N4膜を用いた場合、厚みが1μmで同等の耐圧を確保することができ、Si3N4膜を用いた場合の1cm2当たりの静電容量は6.6nF程度である。つまり、フィールド絶縁膜5にSi3N4膜を用いると静電容量が約2倍程度大きくなり、誘電領域の絶縁耐圧を維持しつつ、より大きな静電容量を得ることができる。したがって、面積効率が向上し、ウェハコストを低減することができる。
【0213】
また、抵抗領域の抵抗の大きさは、既に説明したように、効果的にスナバ機能を発揮する一般的な設計式C=1/(2πfR)を満たすように設定するのが好ましい。
【0214】
このように、同一チップ上に還流ダイオード100と半導体スナバ回路200が形成された場合にも、第1の実施形態で説明した動作及び効果を得ることができる。
【0215】
図39に示した第4の実施形態においては、還流ダイオード100と半導体スナバ回路200が支持基体としての基板領域1及びドリフト領域2を共用し、且つ電極材として裏面電極4を共用している。表面電極3と表面電極13は同一材料を使用できる。更に、還流ダイオード100の電解緩和機能として働くフィールド絶縁膜5は、キャパシタ210として機能する。これら共用する部分については、同一プロセスで形成することができるため、製造プロセスを簡易化することができる。また、還流ダイオード100と半導体スナバ回路200を1チップ化することによって、実装面積(敷地面積)を減らすことができるため、半導体パッケージを小型化することができる。
【0216】
更に、第4の実施形態をL負荷回路に用いた場合には、還流ダイオード100と半導体スナバ回路200とを1チップ化した新たな効果を奏する。既に説明したように、還流ダイオード100が遮断時及び導通時には半導体スナバ回路200は動作せずに過渡時のみ動作をし、還流ダイオード100の空乏容量及び半導体スナバ回路200のキャパシタ210に起因して発生する過渡電流を消費するために抵抗220で発熱する。一方、還流ダイオード100においては、ターンオン及びターンオフの過渡動作時において、電流と電圧の位相ずれの影響であまり発熱しない。したがって、還流ダイオード100が最も発熱するのが定常の導通時となる。つまり、還流ダイオード100と半導体スナバ回路200とで、一連の動作中で発熱するタイミングが異なる。例えば還流ダイオード100の部分が導通時に発熱している際には半導体スナバ回路200の部分は遮断状態にあり発熱していない。このため、1チップ化した場合にチップ全体としての温度上昇を、別チップの場合と比べて低く抑えることができる。つまり、1チップ化することによって、還流ダイオード100の導通性能も向上することができる。
【0217】
以上のように、第4の実施形態では、振動現象を抑制し過渡性能を向上する効果と導通性能が共に向上すると同時に、小型化及び低コスト化を実現できる。
【0218】
図39、図40では、還流ダイオード100がショットキーバリアダイオードの場合を説明したが、例えば第3の実施の形態で説明したヘテロ接合ダイオードの場合でも同様に容易に実現することができる。還流ダイオード100がヘテロ接合ダイオードの場合における、図39に対応する断面図を図41に示す。
【0219】
図41に示すように、基板領域41、ドリフト領域42、ヘテロ半導体領域43、表面電極44及び裏面電極45からなるヘテロ接合ダイオードに加えて、フィールド絶縁膜46が形成されている。フィールド絶縁膜46は、還流ダイオード100が形成される領域を除いて、ドリフト領域42とヘテロ半導体領域43の間に形成されている。フィールド絶縁膜46の所定領域上に、例えば多結晶シリコンからなる複数の抵抗領域47が複数形成されている。そして、抵抗領域47上にそれぞれ表面電極13が形成され、複数の表面電極13の一部がアノード端子300に接続される。なお、図40に示したようにP型の電界緩和領域が形成されていてもよいし、電界緩和領域の外周を囲むようにガードリングが形成されていてもよい。
【0220】
図41に示したスナバ内蔵還流ダイオード800により、第3の実施形態で説明した還流ダイオード100やスイッチング素子600を種々の素子で実現できる効果と共に、第4の実施形態で説明したスナバ回路と還流ダイオードを1チップ化することによる効果を実現することができる。更に、図41に示したスナバ内蔵還流ダイオード800の特徴として、抵抗領域47を還流ダイオード100のヘテロ半導体領域43と同一材料で形成している点にある。このように構成することによって、還流ダイオード100としてヘテロ接合ダイオードを用いた場合の効果に加え、製造工程を更に簡略化し、低コストで実現することができる。
【0221】
他にも図42〜図45に示すような構成で、還流ダイオード100と半導体スナバ回路200とを1チップ化することができる。
【0222】
図42に示した構成は、半導体スナバ回路200の抵抗220を低濃度ドリフト領域8で構成している点が図39に示した構成と異なる。図42に示した構成は、例えば基板領域1と低濃度ドリフト領域8を積層した半導体材料を用いて、不純物導入と不純物の活性化によってドリフト領域2を形成することで容易に実現できる。図42に示した構成にすることによって、還流ダイオード100と半導体スナバ回路200を1チップ化する場合においても、半導体基板を抵抗成分として使用することもでき、振動現象で生じる熱エネルギーが半導体基板を通して放熱されるため、抵抗部分の高密度化が可能となる。
【0223】
図43に示した構成は、還流ダイオード100としてショットキーバリアダイオードの代わりに図37に示したユニポーラ動作と同等の動作を有するPN接合ダイオードを構成した点が、図39に示した構成と異なる。図43に示した構成を採用しても、1チップ化が容易に実現でき、振動現象を更に抑制し過渡性能を向上する効果と導通性能がともに向上すると同時に、小型化且つ低コスト化を実現できる。
【0224】
図44に示した構成は、半導体スナバ回路200の抵抗220を低濃度ドリフト領域88で構成している点が、図43に示した構成と異なる。図44に示した構成は、例えば基板領域81と低濃度ドリフト領域88を積層した半導体材料を用いて、不純物導入と不純物の活性化によってドリフト領域82を形成することで容易に実現できる。図44に示した構成にすることによって、還流ダイオード100と半導体スナバ回路200を1チップ化する場合においても、半導体基板を抵抗成分として使用することもでき、振動現象で生じる熱エネルギーが半導体基板を通して放熱されるため、抵抗部分の高密度化が可能となる。
【0225】
図45に示した構成は、半導体スナバ回路200のキャパシタ210の一部を反対導電型領域89と低濃度ドリフト領域88との間に形成されるPN接合で構成している点が、図44に示した構成と異なる。図45に示した構成は、例えば基板領域81と低濃度ドリフト領域88を積層した半導体材料を用いて、不純物導入と不純物の活性化によってドリフト領域82を形成し、不純物導入と不純物の活性化によって還流ダイオード100として働く反対導電型領域83と半導体スナバ回路200として働く反対導電型領域89とを同時に形成することで、容易に実現できる。図45に示した構成にすることによって、還流ダイオード100と半導体スナバ回路200とを同一プロセスで形成できるため、製造工程を簡略化でき製造コストを低減することができる。
【0226】
また、図45に示した構成においても、半導体基板を抵抗成分として使用することもでき、振動現象で生じる熱エネルギーが半導体基板を通して放熱されるため、抵抗部分の高密度化が可能となる。なお、図45に示した構成では、半導体スナバ回路200のキャパシタ210が、反対導電型領域89と低濃度ドリフト領域88との間に形成されるPN接合の空乏容量とフィールド絶縁膜86による容量とが直列に接続した容量である場合を例示しているが、PN接合容量のみの構成としてもよい。
【0227】
以上、還流ダイオード100と半導体スナバ回路200とを1チップ化した場合の構成を複数例示したが、上記で例示した以外にも、還流ダイオード100と半導体スナバ回路200の素子の組み合わせを替えて、1チップ化してももちろんよい。
【0228】
また、第4の実施形態においては、第1の実施形態に対応する還流ダイオード100と半導体スナバ回路200のみが並列接続している場合を例示したが、第2の実施形態及び第3の実施形態で示したような、スイッチング素子600が並列接続される回路においても同様に本発明の効果を奏することができる。いずれにしても、少なくとも還流ダイオード100と半導体スナバ回路200とを1チップ化することで、振動現象を抑制し過渡性能を向上する効果と導通性能をともに向上すると同時に、小型で且つ低コストで実現することができる。
【0229】
また、第1の実施形態で図26と図27を参照して説明したのと同様に、容量比C/C0が0.1前後から振動現象の減衰効果が顕著になり、容量比C/C0が10を超える辺りから振動現象の収束時間比の値が飽和傾向になる。また、過渡電流による損失Eの発生を考慮して、キャパシタの静電容量は極力小さいことが好ましい。つまり、第4の実施形態で用いる半導体スナバ回路200のキャパシタ210を、還流ダイオード100及びスイッチング素子600の遮断状態におけるキャパシタ成分の容量の総和に比べて、1/10倍以上10倍以下の範囲で選択することによって、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第4の実施形態で説明したどの構成例においても得ることができる。
【0230】
以上に説明したように、第4の実施形態においては、還流ダイオード100と1チップされた半導体スナバ回路200の表面電極13の個数や面積を可変にできることにより、配線工程時にキャパシタ210の静電容量値及抵抗220の抵抗値を所望の値に設定できる。これにより、さまざまな還流ダイオード100に適応可能な半導体スナバ回路200を提供することができる。このような構成にすることによって、回路構成が変更になった場合においても、配線を変更するだけで、安定的に電流・電圧の振動現象を抑制することができる。
【0231】
(第5の実施形態)
第5の実施形態においては、図28に示した第2の実施形態の回路において、スイッチング素子600と半導体スナバ回路200が同一チップ上に形成された場合について例示する。
【0232】
図46は、図29に対応する半導体チップの実装図の一例である。図47は図46の実装図に用いられている半導体チップの断面構造図の一例であり、スイッチング素子600と半導体スナバ回路200の構造断面を示す。以下では、第2の実施形態と同様の部分の説明は省略し、異なる特徴ついて詳しく説明する。
【0233】
図46に示すように、スイッチング素子600と半導体スナバ回路200を含むスナバ内蔵スイッチング素子900が形成されたチップ(スナバ内蔵スイッチング素子チップ、図中に符号900で示す)が絶縁基板500に形成された金属膜410上に配置されている。スナバ内蔵スイッチング素子チップのコレクタ端子、及び還流ダイオード100のカソード端子が、例えば半田やろう材等の接合材料を介してカソード側の金属膜410に接している。スナバ内蔵スイッチング素子チップのエミッタ端子、及び還流ダイオード100のアノード端子が、例えばアルミニウムワイヤやアルミニウミリボン等の金属配線350を介して、アノード側の金属膜310に接続される。図46では図示を省略したが、半導体スナバ回路200の表面電極13は複数形成してあり、複数の表面電極13のうち少なくとも一部が金属配線350を介して金属膜310に接続されている。
【0234】
スナバ内蔵スイッチング素子チップの断面構造を図47に示す。図47に示すように、スナバ内蔵スイッチング素子900は、図47中の右側破線の右側に形成されるスイッチング素子600の部分と、図47中の左側破線の左側に形成される半導体スナバ回路200の部分で構成されている。
【0235】
図47に示したスイッチング素子600の部分は、一例として一般的なIGBTで構成されている。例えばシリコンを材料としたP+型の基板領域21上に、N型のバッファ領域22とN-型のドリフト領域23とを積層した基板材料でスイッチング素子600は構成されている。ドリフト領域23中の表層部の一部にP型のウェル領域24形成され、ウェル領域24中の表層部の一部にN+型エミッタ領域25が形成されている。ドリフト領域23、ウェル領域24及びエミッタ領域25の表層部上に、例えばシリコン酸化膜からなるゲート絶縁膜26が配置され、ゲート絶縁膜26上に例えばN型の多結晶シリコンからなるゲート電極27が配設されている。ゲート絶縁膜26に形成された開口部においてエミッタ領域25及びウェル領域24に接して、例えばアルミニウムからなるエミッタ電極28が形成されている。また、基板領域21にオーミック接続させてコレクタ電極30が形成されている。このように、図47に示したIGBTは、ゲート電極27が半導体基体平面上に形成された所謂プレーナ型である。
【0236】
更に、図47に示すように、スイッチング素子600が形成される領域の外周部において、ドリフト領域23及びウェル領域24上に、例えばシリコン酸化膜からなるフィールド絶縁膜31が形成されている。既に述べたように、フィールド絶縁膜31はチップ外周部のPN接合部における電界集中を緩和するために用いられる。また、フィールド絶縁膜31が形成される外周端部の構成として、ウェル領域24の外周を囲むように、ガードリングが形成されていてもよい。
【0237】
次に、図47中の左側破線の左側に形成される半導体スナバ回路200の部分について説明する。スイッチング素子600の外周端部の電界緩和に用いられているフィールド絶縁膜31の所定領域上に、例えばスイッチング素子600のゲート絶縁膜26や層間絶縁膜(図示せず)等を形成する際に形成される絶縁膜32を介して、多結晶シリコンからなる複数の抵抗領域33が形成されている。なお、図47において絶縁膜32が形成された場合について例示しているが、絶縁膜32を介さずフィールド絶縁膜31上に抵抗領域33が形成されていてもよい。複数の抵抗領域33上にそれぞれ表面電極13が形成されている。複数の表面電極13の少なくとも一部がスイッチング素子600のエミッタ端子が接続するエミッタ端子301に接続される。エミッタ端子301に接続される表面電極13の個数は、電流・電圧の振動現象を抑制するために必要なキャパシタ210及び抵抗220の値に応じて決定される。
【0238】
図47に示した半導体スナバ回路200は、抵抗領域33が抵抗220として機能し、フィールド絶縁膜31及び絶縁膜32がキャパシタ210として機能する。抵抗220に必要な抵抗値の大きさに応じて、抵抗領域33の不純物濃度や厚みを設定することができる。フィールド絶縁膜31についても、キャパシタ210に必要な耐圧並びに必要な静電容量の大きさに応じて、厚みや面積を設定することができる。耐圧については、半導体スナバ回路200の機能としてだけではなく、スイッチング素子600の電界緩和という機能を果たすフィールド絶縁膜31の破壊防止のため、スイッチング素子600の耐圧よりも高くなるように設定することが好ましい。
【0239】
また、キャパシタ210の静電容量については、半導体スナバ回路200と並列に接続される還流ダイオード100が遮断状態時(高電圧印加時)に充電される空乏容量に対して、100分の1程度から100倍ぐらいの範囲で選ぶことができる。しかし、既に述べたように、十分なスナバ機能を発揮し、かつ損失の増加を極力抑え、必要となるチップ面積を考慮すると、キャパシタ210の静電容量は還流ダイオード100に充電される空乏容量の概ね10分の1程度から10倍程度の範囲が好ましい。
【0240】
図47に示した半導体スナバ回路200では、スイッチング素子600の耐圧よりも高くなるようにキャパシタ210の厚みを1μm程度とし、キャパシタ210の静電容量がスイッチング素子600と還流ダイオード100の遮断状態時に形成される空乏容量の和と同程度となるように形成される。なお、フィールド絶縁膜31は、シリコン酸化膜以外の材料でも、所定の耐圧を有し、且つ電界緩和機能とキャパシタ210として機能する誘電材料であればどのような材料でもよい。また、抵抗領域33の抵抗の大きさは、効果的にスナバ機能を発揮する一般的な設計式C=1/(2πfR)を満たすように設定するのが好ましい。
【0241】
上記のようにように、1チップにスイッチング素子600と半導体スナバ回路200が形成された場合にも、第1の実施形態で説明した動作及び効果を実現できる。
【0242】
図47に示した構成において、スイッチング素子600と半導体スナバ回路200が、支持基体としての基板領域21及びバッファ領域22及びドリフト領域23を共用し、且つコレクタ電極30を共用している。エミッタ電極28と表面電極13は、同一材料を使用できる。また、スイッチング素子600の電界緩和機能として働くフィールド絶縁膜31もキャパシタ210として機能する。更に、スイッチング素子600のゲート電極27として働く多結晶シリコン膜を、抵抗220である抵抗領域33と同様に形成することができる。つまり、これらの部分については、同一プロセスで形成することができ、製造プロセスを簡易化することができる。
【0243】
更に、半導体スナバ回路200とスイッチング素子600を1チップ化することによって、実装面積(敷地面積)を減らすことができるため、半導体パッケージを小型化することができる。
【0244】
更に、図47に示した構成を例えば図31に示したインバータ回路に適用した場合には、スイッチング素子600と半導体スナバ回路200とを1チップ化した新たな効果を生むことができる。即ち、第2の実施形態及び第3の実施形態で説明したように、還流ダイオード100が逆回復動作をする場合においては、半導体スナバ回路200は振動現象を緩和するべく、還流ダイオード100、スイッチング素子600の空乏容量及び半導体スナバ回路200のキャパシタ210に起因して発生する過渡電流を消費し、抵抗220で発熱する。一方、還流ダイオード100が逆回復動作をする場合においては、還流ダイオード100に並列接続されているスイッチング素子600は導通状態にないため、ほとんど発熱していない。このように、逆回復時に半導体スナバ回路200が発熱している場合にはスイッチング素子600の部分は遮断状態にあり発熱していない。このため、スイッチング素子600と半導体スナバ回路200を1チップ化することによって、チップ全体としての温度上昇を、別チップの場合と比べて低く抑えることができる。つまり、スイッチング素子600と半導体スナバ回路200を1チップ化することによって、発熱による抵抗領域33の高集積化が期待できる。
【0245】
以上のように、第5の実施形態では、振動現象をさらに抑制し過渡性能を向上する効果と導通性能をともに向上すると同時に、小型化且つ低コスト化を実現できる。
【0246】
図47に示した構成例では、スイッチング素子600がIGBTの場合を説明したが、例えば第2の実施形態および第3の実施形態で説明したさまざまなスイッチング素子600を半導体スナバ回路200と1チップ化することは、スイッチング素子600がIGBTである場合と同様に容易に実現できる。図48〜図50にその例を示す。
【0247】
図48は、図47に示したIGBTを用いる代わりに、スイッチング素子600としてMOSFETを用いた場合を示している。なお、図48に示したMOSFETは、例えば炭化珪素半導体基体からなる。例えばN+型である基板領域51上にN-型のドリフト領域52が形成された基板材料を用いる。ドリフト領域52中の表層部の一部にP型のウェル領域53が形成され、ウェル領域53中の表層部の一部にN+型ソース領域54が形成されている。ドリフト領域52、ウェル領域53及びソース領域54の表層部に接して、例えばシリコン酸化膜からなるゲート絶縁膜55が形成され、ゲート絶縁膜55上に例えばN型の多結晶シリコンからなるゲート電極56が配設されている。更に、ゲート絶縁膜55に形成された開口部においてソース領域54及びウェル領域53と接するソース電極57が形成されている。基板領域51にオーミック接続させてドレイン電極59が形成されている。
【0248】
更に、図48に示すように、スイッチング素子600の形成される領域の外周部に、ドリフト領域52及びウェル領域53の表層部に接して、例えばシリコン酸化膜からなるフィールド絶縁膜31が形成されている。
【0249】
次に、図48中の左側破線の左側に形成される半導体スナバ回路200について説明する。スイッチング素子600の外周端部の電界緩和に用いられているフィールド絶縁膜31の所定領域上に、例えばスイッチング素子600のゲート絶縁膜55を形成する際に形成される絶縁膜32や層間絶縁膜(図示せず)等を介して、多結晶シリコンからなる複数の抵抗領域33が形成されている。なお、図48には絶縁膜32が形成された場合について例示しているが、絶縁膜32を介さずフィールド絶縁膜31上に抵抗領域33が形成されていてもよい。
【0250】
複数の抵抗領域33上にそれぞれ表面電極13が形成されている。複数の表面電極13の少なくとも一部がスイッチング素子600のソース端子が接続するソース端子302に接続される。ソース端子302に接続される表面電極13の個数は、電流・電圧の振動現象を抑制するために必要なキャパシタ210及び抵抗220の値に応じて決定される。
【0251】
図48に示した半導体スナバ回路200は、抵抗領域33が抵抗220として機能し、フィールド絶縁膜31及び絶縁膜32がキャパシタ210として機能する。抵抗220に必要な抵抗値の大きさに応じて、抵抗領域33の不純物濃度や厚みを設定することができる。
【0252】
図48に示した構成によって、第3の実施形態で説明した還流ダイオード100やスイッチング素子600を種々の素子で実現できる効果と、第5の実施形態で説明した半導体スナバ回路200とスイッチング素子600を1チップ化したことにより効果を実現することができる。更に、図48に示した構成の特徴としては、抵抗領域33をスイッチング素子600のゲート電極56と同一材料で形成している点が挙げられる。図48に示した構成にすることによって、スイッチング素子600としてMOSFETを用いた場合の効果に加え、製造工程を更に簡略化し、低コスト化を実現することができる。
図49は、図47に示したIGBTを用いる代わりに、スイッチング素子600として図35に示したヘテロ接合部を絶縁ゲート電極で駆動するトランジスタを用いた場合を示している。
【0253】
先ず、図49中の右側破線の右側に形成されるスイッチング素子600について説明する。例えば炭化珪素のポリタイプが4HタイプのN+型である基板領域61上にN-型のドリフト領域62が形成され、ドリフト領域62の基板領域61との接合面に対向する主面上に、例えばN型の多結晶シリコンからなるヘテロ半導体領域63が形成されている。そして、ヘテロ半導体領域63の開口部でドリフト領域62と接して、ヘテロ半導体領域63上に例えばシリコン酸化膜から成るゲート絶縁膜64が形成されている。また、ゲート絶縁膜64上にはゲート電極65が形成され、ヘテロ半導体領域63に接してソース電極66が配置されている。基板領域1にはドレイン電極68が接続されている。更に、スイッチング素子600が形成される領域の周辺部において、ドリフト領域62の表層部と接してシリコン酸化膜等からなるフィールド絶縁膜31が形成されている。
【0254】
次に、図49中の左側破線の左側に形成される半導体スナバ回路200について説明する。スイッチング素子600の外周端部の電界緩和に用いられているフィールド絶縁膜31の所定領域上に、多結晶シリコンからなる複数の抵抗領域33が形成されている。複数の抵抗領域33上にそれぞれ表面電極13が形成されている。複数の表面電極13の少なくとも一部がスイッチング素子600のソース端子が接続するソース端子302に接続される。ソース端子302に接続される表面電極13の個数は、電流・電圧の振動現象を抑制するために必要なキャパシタ210及び抵抗220の値に応じて決定される。
【0255】
図49に示した半導体スナバ回路200は、抵抗領域33が抵抗220として機能し、フィールド絶縁膜31及び絶縁膜32がキャパシタ210として機能する。抵抗220に必要な抵抗値の大きさに応じて、抵抗領域33の不純物濃度や厚みを設定することができる。
【0256】
図49に示した構成によっても、第3の実施形態で説明した還流ダイオード100やスイッチング素子600を種々の素子で実現できる効果と、第5の実施形態で説明した半導体スナバ回路200とスイッチング素子600を1チップ化したことによる効果を実現することができる。更に、図49に示した構成の特徴としては、抵抗領域33をスイッチング素子600のヘテロ半導体領域63と同一材料で形成している点も挙げられる。また、図47、図48に示したスイッチング素子600の場合と同じように、抵抗領域33をスイッチング素子600のゲート電極65と同一材料で形成することもできる。
【0257】
図50は、図47に示したIGBTを用いる代わりに、スイッチング素子600として図36に示したJFETを用いた場合を示している。図50に示すスイッチング素子600では、例えば炭化珪素のポリタイプが4HタイプのN+型である基板領域71上にN-型のドリフト領域72が形成されている。ドリフト領域72中の表層部にN+型のソース領域73とP型のゲート領域74が形成されている。ゲート領域74はゲート電極75に接続され、ソース領域73はソース電極76に接続されている。基板領域71はドレイン電極78に接続されている。更に、スイッチング素子600の外周部に、ドリフト領域72の表層部に接して例えばシリコン酸化膜からなるフィールド絶縁膜31が形成されている。
【0258】
次に、図50中の左側破線の左側に形成される半導体スナバ回路200について説明する。スイッチング素子600の外周端部の電界緩和に用いられているフィールド絶縁膜31の所定領域上に、例えばスイッチング素子600の絶縁膜77を形成する際に形成される絶縁膜32や層間絶縁膜(図示せず)等を介して、多結晶シリコンからなる複数の抵抗領域33が形成されている。なお、図50では絶縁膜32が形成された場合について例示しているが、絶縁膜32を介さずフィールド絶縁膜31上に複数の抵抗領域33が形成されていてもよい。
【0259】
複数の抵抗領域33上にそれぞれ表面電極13が形成されている。複数の表面電極13の少なくとも一部がスイッチング素子600のソース端子が接続するソース端子302に接続される。ソース端子302に接続される表面電極13の個数は、電流・電圧の振動現象を抑制するために必要なキャパシタ210及び抵抗220の値に応じて決定される。
【0260】
図50に示した半導体スナバ回路200は、抵抗領域33が抵抗220として機能し、フィールド絶縁膜31及び絶縁膜32がキャパシタ210として機能する。抵抗220に必要な抵抗値の大きさに応じて、抵抗領域33の不純物濃度や厚みを変えることができる。
【0261】
図50に示した構成によって、第3の実施形態で説明した還流ダイオード100やスイッチング素子600を種々の素子で実現できる効果と、第5の実施形態で説明した半導体スナバ回路200とスイッチング素子600を1チップ化したことにより効果を実現することができる。このような構成することによって、製造工程をさらに簡略化し、低コストで実現することができる。
【0262】
また、第5の実施形態において、第3の実施形態で説明したのと同様に、スイッチング素子600に採用する構成がユニポーラ型の還流ダイオードとしても使用できる場合には、還流ダイオード100を別チップで形成する以外にも、還流ダイオード100とスイッチング素子600と半導体スナバ回路200とを1チップ化して、半導体パッケージを小型化することができる。これにより、配線等に生じる寄生インダクタンスを更に低減することができ、半導体スナバ回路200によって振動現象を更に低減することができる。
【0263】
また、還流ダイオード100、スイッチング素子600及び半導体スナバ回路200を1チップ化することにより配線長がより短くなって、振動電流により配線から発せられる放射ノイズを更に低減させる効果もある。更に、チップサイズの縮小によって製造コストが低減される。また、還流ダイオード100とスイッチング素子600とのキャパシタ容量の和が小さくなるため、半導体スナバ回路200のキャパシタ210に必要な静電容量も小さくすることができる。つまり、小型且つ低コストで振動現象を抑制することができる。
【0264】
以上、スイッチング素子600と半導体スナバ回路200を1チップ化する一例を説明してきたが、1チップ化する際に、半導体スナバ回路200の抵抗220として、例えば多結晶シリコンからなる抵抗領域33以外にも、半導体基体中の基板領域やドリフト領域を用いてもよい。また、半導体スナバ回路200のキャパシタ210として、例えばシリコン酸化膜からなるフィールド絶縁膜31以外にも、PN接合やヘテロ接合等の逆バイアス時に空乏層を形成する構成を採用し、この空乏層容量をキャパシタ210として用いてもよい。また、例えばショットキーバリアダイオードを内蔵するMOSFETなどのように、スイッチング素子600中に還流ダイオード100を内蔵する構成とし、半導体スナバ回路200と共に1チップ化してもよい。いずれの構成においても、本発明の特徴である振動現象を更に抑制し、過渡性能と導通性能をともに向上すると同時に、小型でかつ低コストで実現することができる。
【0265】
第1の実施形態において図20及び図21を参照して説明したのと同様に、スナバ回路に用いるキャパシタの静電容量C、及び遮断状態における還流ダイオードとスイッチング素子とのキャパシタ容量成分の総和C0であるとき、容量比C/C0が0.1前後から振動現象の減衰効果が顕著になり、容量比C/C0が10を超える辺りから振動現象の収束時間比の値が飽和傾向になる。また、過渡動作時には、スナバ回路に形成するキャパシタの静電容量の大きさに比例する過渡電流によって損失Eが発生する。このため、キャパシタ210の静電容量の大きさは極力小さいことが好ましい。
【0266】
このことから、第5の実施形態で用いるスナバ回路のキャパシタ210の静電容量Cは、還流ダイオード100及びスイッチング素子600の遮断状態におけるキャパシタ成分の容量の総和に比べて、10分の1倍以上10倍以下の範囲で選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第5の実施形態で説明したどの構成例においても得ることができる。
【0267】
以上に説明したように、第5の実施形態においては、スイッチング素子600と1チップされた半導体スナバ回路200の表面電極13の個数や面積を可変にできることにより、配線工程時にキャパシタ210の静電容量値及抵抗220の抵抗値を所望の値に設定できる。これにより、さまざまなスイッチング素子600に適応可能な半導体スナバ回路200を提供することができる。このような構成にすることによって、回路構成が変更になった場合においても、配線を変更するだけで、安定的に電流・電圧の振動現象を抑制することができる。
【0268】
(その他の実施形態)
上記のように、本発明は第1乃至第5の実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【0269】
半導体スナバ回路200は、少なくとも還流ダイオード100と並列接続されていれば、同一実装基板上に実装されていなくても発振現象を低減する効果を得ることができる。
【0270】
また、第1乃至第5の実施形態において、還流ダイオード100、スイッチング素子600、半導体スナバ回路200の材料として、シリコン材料、炭化珪素材料等を一例として説明してきたが、振動現象の低減効果が得られれば、基板材料はシリコンゲルマン、窒化ガリウム、ダイヤモンドなどその他の半導体材料でもかまわない。また、炭化珪素のポリタイプとして4Hタイプを用いて説明したが、6H、3C等その他のポリタイプでも構わない。また、スイッチング素子600及び還流ダイオード100のドリフト領域としてN型の場合で説明してきたが、P型で構成されていてももちろんよい。
【0271】
また、第1乃至第5の実施形態に係る半導体装置を適用可能な電力変換装置として、DC/DCコンバータや3相交流インバータ等を例として説明したが、図32に示すような一般にHブリッジと呼ばれる電力変換装置に用いてもよい。いずれにしても、直流電圧を交流電圧に変換するインバータや、交流電圧を直流電圧に変換する整流器や、直流電圧の電圧を変えて出力するDC/DCコンバータ等のように、あらゆるタイプの電力変換装置に適用することができる。そして、第1乃至第5の実施形態に係る半導体装置を用いる電力変換装置であれば、大電流領域及びゼロ電領域のいずれの領域においても、更には、低温及び高温時のいずれにおいても、振動現象を低減することができる。このため、導通損失及び過渡損失を低減し高密度化ができると共に、振動現象が低減し安定的に動作させることができるので、装置の基本性能を両立して向上させることができる。
【0272】
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【産業上の利用可能性】
【0273】
本発明の半導体装置は、還流ダイオードを有する半導体装置及び電力変換装置を製造する製造業を含む電子機器産業に利用可能である。
【符号の説明】
【0274】
1、11、21、41、51、61、71、81…基板領域
2、23、42、52、62、72、82…ドリフト領域
3、13、44、84…表面電極
4、14、45、85…裏面電極
5、31、46、86…フィールド絶縁膜
6、17、33、47…抵抗領域
7…電界緩和領域
8、88…低濃度ドリフト領域
10、10A…半導体装置
12…誘電領域
15、83、89…反対導電型領域
16…低抵抗基板領域
22…バッファ領域
24…ウェル領域
43、63…ヘテロ半導体領域
100…還流ダイオード
200…半導体スナバ回路
210…キャパシタ
220…抵抗
500…絶縁基板
600…スイッチング素子
800…スナバ内蔵還流ダイオード
900…スナバ内蔵スイッチング素子
1001…結合表面電極
【特許請求の範囲】
【請求項1】
一対の接続端子と、
前記一対の接続端子間に接続されたユニポーラ動作する還流ダイオードと、
前記一対の接続端子間に前記還流ダイオードと並列接続され、少なくともキャパシタと抵抗を含む半導体スナバ回路と
を備え、前記半導体スナバ回路の前記キャパシタと前記抵抗の値が可変であることを特徴とする半導体装置。
【請求項2】
前記一対の接続端子の一方と接続可能な前記半導体スナバ回路の表面電極の面積が可変であることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記半導体スナバ回路が、前記一対の接続端子の一方と接続可能な複数の表面電極を有することを特徴とする請求項1に記載の半導体装置。
【請求項4】
前記複数の表面電極のうち2個以上を接続するように、前記複数の表面電極上に配置された結合表面電極を更に備えることを特徴とする請求項3に記載の半導体装置。
【請求項5】
前記キャパシタが前記表面電極に沿って配置された膜厚の異なる複数の誘電領域を含み、前記複数の表面電極が前記複数の誘電領域の上方にそれぞれ配置されていることを特徴とする請求項3又は4に記載の半導体装置。
【請求項6】
前記キャパシタが前記表面電極に沿って配置された互いに誘電率の異なる誘電体からなる複数の誘電領域を含み、前記複数の表面電極が前記複数の誘電領域の上方にそれぞれ配置されていることを特徴とする請求項3乃至5のいずれか1項に記載の半導体装置。
【請求項7】
前記抵抗が前記表面電極に沿って配置された膜厚の異なる複数の基板領域を含み、前記複数の表面電極が前記複数の基板領域の上方にそれぞれ配置されていることを特徴とする請求項3乃至6のいずれか1項に記載の半導体装置。
【請求項8】
前記抵抗が前記表面電極に沿って配置された抵抗率の異なる複数の基板領域を含み、前記複数の表面電極が前記複数の基板領域の上方にそれぞれ配置されていることを特徴とする請求項3乃至7のいずれか1項に記載の半導体装置。
【請求項9】
前記複数の基板領域上に前記複数の基板領域と異なる導電型の半導体領域が配置され、前記複数の表面電極が前記半導体領域の上方にそれぞれ配置され、前記キャパシタが、前記複数の基板領域と前記半導体領域間に形成される空乏層による容量を含むことを特徴とする請求項8に記載の半導体装置。
【請求項10】
前記キャパシタが、前記複数の基板領域と前記複数の表面電極間に形成される空乏層による容量を含むことを特徴とする請求項8に記載の半導体装置。
【請求項11】
前記還流ダイオードに並列接続されたスイッチング素子を更に備えることを特徴とする請求項1乃至10のいずれか1項に記載の半導体装置。
【請求項12】
前記半導体スナバ回路が、前記還流ダイオードと同一チップ上に配置されていることを特徴とする請求項1乃至11のいずれか1項に記載の半導体装置。
【請求項13】
前記半導体スナバ回路が、前記スイッチング素子と同一チップ上に配置されていることを特徴とする請求項11又は12に記載の半導体装置。
【請求項14】
前記スナバ回路が、キャパシタと抵抗とを直列接続した構成であることを特徴とする請求項1乃至13のいずれか1項に記載の半導体装置。
【請求項15】
請求項1乃至14のいずれか1項に記載の半導体装置を備えることを特徴とする電力変換装置。
【請求項1】
一対の接続端子と、
前記一対の接続端子間に接続されたユニポーラ動作する還流ダイオードと、
前記一対の接続端子間に前記還流ダイオードと並列接続され、少なくともキャパシタと抵抗を含む半導体スナバ回路と
を備え、前記半導体スナバ回路の前記キャパシタと前記抵抗の値が可変であることを特徴とする半導体装置。
【請求項2】
前記一対の接続端子の一方と接続可能な前記半導体スナバ回路の表面電極の面積が可変であることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記半導体スナバ回路が、前記一対の接続端子の一方と接続可能な複数の表面電極を有することを特徴とする請求項1に記載の半導体装置。
【請求項4】
前記複数の表面電極のうち2個以上を接続するように、前記複数の表面電極上に配置された結合表面電極を更に備えることを特徴とする請求項3に記載の半導体装置。
【請求項5】
前記キャパシタが前記表面電極に沿って配置された膜厚の異なる複数の誘電領域を含み、前記複数の表面電極が前記複数の誘電領域の上方にそれぞれ配置されていることを特徴とする請求項3又は4に記載の半導体装置。
【請求項6】
前記キャパシタが前記表面電極に沿って配置された互いに誘電率の異なる誘電体からなる複数の誘電領域を含み、前記複数の表面電極が前記複数の誘電領域の上方にそれぞれ配置されていることを特徴とする請求項3乃至5のいずれか1項に記載の半導体装置。
【請求項7】
前記抵抗が前記表面電極に沿って配置された膜厚の異なる複数の基板領域を含み、前記複数の表面電極が前記複数の基板領域の上方にそれぞれ配置されていることを特徴とする請求項3乃至6のいずれか1項に記載の半導体装置。
【請求項8】
前記抵抗が前記表面電極に沿って配置された抵抗率の異なる複数の基板領域を含み、前記複数の表面電極が前記複数の基板領域の上方にそれぞれ配置されていることを特徴とする請求項3乃至7のいずれか1項に記載の半導体装置。
【請求項9】
前記複数の基板領域上に前記複数の基板領域と異なる導電型の半導体領域が配置され、前記複数の表面電極が前記半導体領域の上方にそれぞれ配置され、前記キャパシタが、前記複数の基板領域と前記半導体領域間に形成される空乏層による容量を含むことを特徴とする請求項8に記載の半導体装置。
【請求項10】
前記キャパシタが、前記複数の基板領域と前記複数の表面電極間に形成される空乏層による容量を含むことを特徴とする請求項8に記載の半導体装置。
【請求項11】
前記還流ダイオードに並列接続されたスイッチング素子を更に備えることを特徴とする請求項1乃至10のいずれか1項に記載の半導体装置。
【請求項12】
前記半導体スナバ回路が、前記還流ダイオードと同一チップ上に配置されていることを特徴とする請求項1乃至11のいずれか1項に記載の半導体装置。
【請求項13】
前記半導体スナバ回路が、前記スイッチング素子と同一チップ上に配置されていることを特徴とする請求項11又は12に記載の半導体装置。
【請求項14】
前記スナバ回路が、キャパシタと抵抗とを直列接続した構成であることを特徴とする請求項1乃至13のいずれか1項に記載の半導体装置。
【請求項15】
請求項1乃至14のいずれか1項に記載の半導体装置を備えることを特徴とする電力変換装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【公開番号】特開2010−205845(P2010−205845A)
【公開日】平成22年9月16日(2010.9.16)
【国際特許分類】
【出願番号】特願2009−48269(P2009−48269)
【出願日】平成21年3月2日(2009.3.2)
【出願人】(000003997)日産自動車株式会社 (16,386)
【Fターム(参考)】
【公開日】平成22年9月16日(2010.9.16)
【国際特許分類】
【出願日】平成21年3月2日(2009.3.2)
【出願人】(000003997)日産自動車株式会社 (16,386)
【Fターム(参考)】
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