半導体装置
【課題】ソース・ドレイン領域のエクステンション領域の不純物濃度プロファイルが急峻なｐ型トランジスタを有する半導体装置を提供する。
【解決手段】本発明の一態様に係る半導体装置１ａは、半導体基板２上に形成された結晶層１３と、結晶層１３上にゲート絶縁膜１４を介して形成されたゲート電極１５と、半導体基板２と結晶層１３との間に形成された、ゲート電極１５の下方の領域において第１の不純物を含むＣ含有Ｓｉ系結晶からなる不純物拡散抑制層１２と、半導体基板２、不純物拡散抑制層１２、および結晶層１３内のゲート電極１５の両側に形成され、結晶層１３内にエクステンション領域を有する、ｐ導電型を有する第２の不純物を含むｐ型ソース・ドレイン領域１７と、を有し、Ｃ含有Ｓｉ系結晶は第２の不純物の拡散を抑制する機能を有し、第１の不純物は、Ｃ含有Ｓｉ系結晶内の固定電荷の発生を抑制する機能を有する。
【解決手段】本発明の一態様に係る半導体装置１ａは、半導体基板２上に形成された結晶層１３と、結晶層１３上にゲート絶縁膜１４を介して形成されたゲート電極１５と、半導体基板２と結晶層１３との間に形成された、ゲート電極１５の下方の領域において第１の不純物を含むＣ含有Ｓｉ系結晶からなる不純物拡散抑制層１２と、半導体基板２、不純物拡散抑制層１２、および結晶層１３内のゲート電極１５の両側に形成され、結晶層１３内にエクステンション領域を有する、ｐ導電型を有する第２の不純物を含むｐ型ソース・ドレイン領域１７と、を有し、Ｃ含有Ｓｉ系結晶は第２の不純物の拡散を抑制する機能を有し、第１の不純物は、Ｃ含有Ｓｉ系結晶内の固定電荷の発生を抑制する機能を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来のｎ型トランジスタの構造として、チャネル不純物としてのＢ（ホウ素）を拡散させた領域上に、Ｓｉ：Ｃ、ＳｉＧｅ：Ｃ等からなる層を形成し、その上に意図的に不純物を注入しないＳｉ層を形成したものが知られている（例えば、非特許文献１、２）。
【０００３】
非特許文献１、２に記載のｎ型トランジスタによれば、Ｓｉ：Ｃ層中においてＢの拡散が抑制されるため、チャネル領域におけるＳｉ層へのＢの拡散を抑制し、急峻な不純物濃度分布を有するチャネル領域を形成することができる。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Hong-Jyh Li et al., “Mat. Res. Soc. Symp. Proc.”, vol. 737, p. 643, 2003.
【非特許文献２】F. Ducroquet et al., “2004 IEDM Technical Digest.”, p. 437.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、ソース・ドレイン領域のエクステンション領域の不純物濃度プロファイルが浅く急峻なｐ型トランジスタを有する半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様は、半導体基板上に形成された結晶層と、前記結晶層上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板と前記結晶層との間に形成された、前記ゲート電極の下方の領域において第１の不純物を含むＣ含有Ｓｉ系結晶からなる不純物拡散抑制層と、前記半導体基板、前記不純物拡散抑制層、および前記結晶層内の前記ゲート電極の両側に形成され、前記結晶層内にエクステンション領域を有する、ｐ導電型を有する第２の不純物を含むｐ型ソース・ドレイン領域と、を有し、前記Ｃ含有Ｓｉ系結晶は前記第２の不純物の拡散を抑制する機能を有し、前記第１の不純物は、前記Ｃ含有Ｓｉ系結晶内の固定電荷の発生を抑制する機能を有する、半導体装置を提供する。
【０００７】
また、本発明の他の一態様は、ｐ型トランジスタ領域およびｎ型トランジスタ領域を有する半導体基板と、前記ｐ型トランジスタ領域の前記半導体基板上に形成された第１の結晶層と、前記第１の結晶層上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記半導体基板と前記第１の結晶層との間に形成された、前記第１のゲート電極の下方の領域において第１の不純物を含むＣ含有Ｓｉ系結晶からなる第１の不純物拡散抑制層と、前記ｐ型トランジスタ領域の前記半導体基板、前記第１の不純物拡散抑制層、および前記第１の結晶層内の、前記第１のゲート電極の両側に形成され、前記第１の結晶層内にエクステンション領域を有する、ｐ導電型を有する第２の不純物を含むｐ型ソース・ドレイン領域と、前記ｐ型ソース・ドレイン領域の間に形成されたｎ型チャネル領域と、前記ｎ型トランジスタ領域の前記半導体基板上に形成された第２の結晶層と、前記第２の結晶層上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記半導体基板と前記第２の結晶層との間に形成された、前記第２のゲート電極の下方の領域において前記第１の不純物を含む前記Ｃ含有Ｓｉ系結晶からなる第２の不純物拡散抑制層と、前記ｎ型トランジスタ領域の前記半導体基板、前記第２の不純物拡散抑制層、および前記第２の結晶層内の、前記第２のゲート電極の両側に形成されたｎ型ソース・ドレイン領域と、前記ｎ型ソース・ドレイン領域の間に形成され、前記第２の不純物を含み、前記第２の不純物拡散抑制層上の領域における前記第２の不純物の濃度が、前記第２の不純物拡散抑制層下の領域における前記第２の不純物の濃度よりも小さいｐ型チャネル領域と、を有し、前記Ｃ含有Ｓｉ系結晶は前記第２の不純物の拡散を抑制する機能を有し、前記第１の不純物は、前記Ｃ含有Ｓｉ系結晶内の固定電荷の発生を抑制する機能を有する、半導体装置を提供する。
【発明の効果】
【０００８】
本発明によれば、ソース・ドレイン領域のエクステンション領域の不純物濃度プロファイルが急峻なｐ型トランジスタを有する半導体装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施の形態に係る半導体装置の断面図。
【図２】本発明の第１の実施の形態に係る半導体装置のｐ型トランジスタ領域のチャネル領域周辺の部分断面図。
【図３Ａ】（ａ）〜（ｄ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図３Ｂ】（ｅ）、（ｆ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図４】（ａ）〜（ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図。
【図５】本発明の第３の実施の形態に係る半導体装置の断面図。
【図６】（ａ）〜（ｃ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図。
【図７】本発明の第４の実施の形態に係る半導体装置の断面図。
【図８】（ａ）、（ｂ）は、本発明の第４の実施の形態に係る半導体装置のｐ型およびｎ型トランジスタ領域におけるチャネル領域周辺の部分断面図。
【図９Ａ】（ａ）〜（ｄ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図。
【図９Ｂ】（ｅ）、（ｆ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図。
【発明を実施するための形態】
【００１０】
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置１ａの断面図である。また、図２は、半導体装置１ａのｐ型トランジスタ領域１０のチャネル領域１８周辺の部分断面図である。
【００１１】
本実施の形態に係る半導体装置１ａは、半導体基板２上に、素子分離領域３によって他の素子領域から分離されたｐ型トランジスタ領域１０を有する。
【００１２】
ｐ型トランジスタ領域１０には、半導体基板２上に形成された不純物供給層１１と、不純物供給層１１上に形成された不純物拡散抑制層１２と、不純物拡散抑制層１２上に形成された結晶層１３と、結晶層１３上にゲート絶縁膜１４を介して形成されたゲート電極１５と、ゲート電極１５の側面に形成されたゲート側壁１６と、半導体基板２、不純物供給層１１、不純物拡散抑制層１２、および結晶層１３内のゲート電極１５の両側に形成されたソース・ドレイン領域１７と、ソース・ドレイン領域１７の間に形成されたチャネル領域１８と、が含まれる。
【００１３】
半導体基板２には、Ｓｉ基板等のＳｉ系基板が用いられる。
【００１４】
素子分離絶縁膜３は、ＳｉＯ２等の絶縁材料からなり、例えば、深さ２００〜３００ｎｍのＳＴＩ（Shallow Trench Isolation）構造を有する。
【００１５】
ソース・ドレイン領域１７（およびそのエクステンション領域１７ｅ）は、Ｂ等のｐ型不純物を含む。また、ソース・ドレイン領域１７の形成された結晶層１３の上面にはＮｉ、Ｃｏ、Ｅｒ、Ｐｔ、Ｐｄ等の金属を含む金属シリサイド層が形成されてもよい。
【００１６】
ｐ型トランジスタ領域１０のチャネル領域１８は、閾値電圧の調整等を目的として注入されたＡｓ等のｎ型不純物を含む。
【００１７】
不純物拡散抑制層１２は、その内部においてソース・ドレイン領域１７に含まれるＢ等のｐ型不純物の拡散を抑制する性質を有する。そのため、不純物拡散抑制層１２上に位置するエクステンション領域１７ｅに含まれるｐ型不純物の下層への拡散が不純物拡散抑制層１２により抑制され、エクステンション領域１７ｅの不純物濃度プロファイルを浅く急峻に保つことができる。
【００１８】
不純物拡散抑制層１２の材料としては、その内部においてソース・ドレイン領域１７に含まれるＢが拡散しにくい性質を有するＳｉ：Ｃ、ＳｉＧｅ：Ｃ等のＣ含有Ｓｉ系結晶にＢ、Ｎ、Ｆ等の不純物を導入したものが用いられる。また、不純物拡散抑制層１２は、例えば、２〜１０ｎｍの厚さを有する。
【００１９】
なお、不純物拡散抑制層１２をＳｉ：Ｃ結晶により形成する場合、Ｃの濃度は０．０５〜３原子％であることが好ましい。Ｓｉ：Ｃ結晶のＣ濃度が０．０５原子％未満の場合は、Ｂの拡散を抑制する機能が不十分となり、３原子％を超える場合は、トランジスタの動作特性が劣化するおそれがある。これは、Ｃの濃度が大きくなるほど、Ｓｉ：Ｃの格子間距離が小さくなるため、上層の結晶層１３と不純物拡散抑制層１２との格子定数の違いによりエピタキシャル結晶層１３に欠陥が発生するおそれがあるためである。
【００２０】
また、一般に、Ｓｉ：Ｃ、ＳｉＧｅ：Ｃ層がチャネル領域内に形成されると、Ｓｉ：Ｃ、ＳｉＧｅ：Ｃ内に固定電荷が発生することが知られている。不純物拡散抑制層１２は、この固定電荷の発生を抑えるために、Ｂ、Ｎ、Ｆ等の不純物（以下、抑制不純物と記す）を含む。抑制不純物を導入したＳｉ：ＣまたはＳｉＧｅ：Ｃを不純物拡散抑制層１２の材料として用いることにより、不純物拡散抑制層１２内部での固定電荷の発生を抑制することができる。なお、固定電荷の発生を効果的に抑制するためには、不純物拡散抑制層１２における抑制不純物の濃度は５．０×１０１７原子ｃｍ−２以上であることが好ましい。
【００２１】
また、不純物拡散抑制層１２内の抑制不純物の濃度分布は、不純物拡散抑制層１２の厚さ方向の中間よりも下側にピークがあることが好ましい。これは、不純物拡散抑制層１２内の抑制不純物がチャネル領域１８内に拡散しにくくなるためである。
【００２２】
不純物供給層１１は、抑制不純物を含むＳｉ系結晶からなる。不純物拡散抑制層１２に含まれる抑制不純物は、半導体装置１の製造工程において不純物供給層１１から供給されるものである。ここで、不純物供給層１１が不純物拡散抑制層１２の下にあるために、抑制不純物が不純物拡散抑制層１２の下側から供給され、不純物拡散抑制層１２内の抑制不純物の濃度分布のピークを不純物拡散抑制層１２の厚さ方向の中間よりも下側に設定することができる。不純物供給層１１は不純物拡散抑制層１２の上にある場合も、不純物拡散抑制層１２内の固定電荷の発生を抑制することはできるが、不純物供給層１１が不純物拡散抑制層１２の下にある場合と比較して、不純物拡散抑制層１２内の抑制不純物がチャネル領域１８内に拡散しやすくなる。
【００２３】
なお、ソース・ドレイン領域１７がＢを含む場合、不純物拡散抑制層１２にはソース・ドレイン領域１７からもＢが供給されるが、ソース・ドレイン領域１７に隣接しない領域（ゲート電極１５の下方のチャネル領域１８に隣接する領域）には供給されないため、不純物供給層１１が必要となる。
【００２４】
なお、Ｓｉ：Ｃ、ＳｉＧｅ：Ｃ内での固定電荷の発生は、Ｓｉ：Ｃ、ＳｉＧｅ：Ｃにおいて、Ｓｉ結晶の格子間に侵入したＣが電荷をトラップすることに起因すると考えられている。また、Ｂ、Ｎ、Ｆ等の不純物が固定電荷の発生を抑制するのは、これらの不純物がＳｉ結晶の格子間のＣと結合するためであると考えられる。そのため、不純物供給層１１が含む不純物としては、Ｂ、Ｎ、Ｆ等のように、Ｓｉ結晶、ＳｉＧｅ結晶等のＳｉ系結晶の格子間に侵入することができる程度に原子半径が小さく、かつＣと結合する性質を有するものを用いることができる。
【００２５】
結晶層１３は、不純物拡散抑制層１２を下地としてエピタキシャル結晶成長法により形成されたＳｉ結晶等のＳｉ系結晶からなる。また、結晶層１３は、例えば、５〜１５ｎｍの厚さを有する。
【００２６】
ゲート絶縁膜１４は、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ等の絶縁材料からなる。また、ゲート絶縁膜１４は、例えば、０．５〜６ｎｍの厚さを有する。
【００２７】
ゲート電極１５は、例えば、導電型不純物を含む多結晶シリコン等のＳｉ系多結晶からなる。これらの導電型不純物としては、ｎ型の場合は、Ａｓ、Ｐ等が用いられ、ｐ型の場合は、Ｂ、ＢＦ２等が用いられる。また、ゲート電極１５の上面にはＮｉ、Ｃｏ、Ｅｒ、Ｐｔ、Ｐｄ等の金属を含むシリサイド層が形成されてもよい。また、ゲート電極１５は、例えば、５０〜２００ｎｍの厚さを有する。
【００２８】
ゲート側壁１６は、例えばＳｉＮ等の絶縁材料からなる。また、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ（Tetraethoxysilane）等の複数種の絶縁材料からなる２層構造、更には３層以上の構造であってもよい。
【００２９】
以下に、本実施の形態に係る半導体装置の製造方法の一例について説明するが、実際にはこれに限られるものではない。
【００３０】
（半導体装置の製造）
図３Ａ（ａ）〜（ｄ）、図３Ｂ（ｅ）、（ｆ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００３１】
まず、図３Ａ（ａ）に示すように、半導体基板２内に埋め込み素子分離法により素子分離領域３を形成し、ｐ型トランジスタ領域１０を他の素子から分離する。続いて、厚さ１０ｎｍ以下の自然酸化膜（図示しない）を形成した後、イオン注入法により導電型不純物を半導体基板２表面に注入し、ｎ型ウェル（図示しない）およびチャネル領域１８を形成する。その後、ＲＴＡ（Rapid Thermal Annealing）等の熱処理を行い、ｎ型ウェルおよびチャネル領域１８内の導電型不純物を活性化させる。
【００３２】
ここで、例えば、Ｐを用いてｎ型ウェルを形成する場合は、注入エネルギー５００ｋｅＶ、注入量３．０×１０１３ｃｍ−２の条件でイオン注入を行う。また、Ａｓを用いてｎ型のチャネル領域１８を形成する場合は、注入エネルギー８０ｋｅＶ、注入量１．０×１０１３ｃｍ−２の条件でイオン注入を行う。
【００３３】
次に、図３Ａ（ｂ）に示すように、半導体基板２の上面の自然酸化膜を除去した後、ｐ型トランジスタ領域１０のチャネル領域１８上に不純物供給層１１を形成する。
【００３４】
不純物供給層１１は、Ｂ、Ｎ、Ｆ等の不純物をインサイチュドーピングしながら半導体基板２の表面を下地としてＳｉ結晶をエピタキシャル成長させることにより形成される。このエピタキシャル結晶成長は、例えば、７００℃以上の高温下で、水素雰囲気中において行われる。
【００３５】
ここで、ソース・ドレイン領域１７間にオフリーク電流を発生させないために、不純物供給層１１に残るＢ、Ｎ、Ｆ等の不純物の濃度がチャネル領域１８中のｎ型不純物の濃度よりも十分に小さくなるようにＢ、Ｎ、Ｆ等の不純物の注入量を制御する必要がある。
【００３６】
例えば、不純物供給層１１としてＢを添加したＳｉ結晶をエピタキシャル成長させる場合、例えば、モノシラン（ＳｉＨ４）、ジクロロシラン（ＳｉＨ２Ｃｌ２）、トリクロロシラン（ＳｉＨＣｌ３）等のＳｉの原料となるガス、ジボラン（Ｂ２Ｈ６）等のＢの原料となるガス、および塩化水素（ＨＣｌ）ガスを反応ガスとして用いる。
【００３７】
次に、図３Ａ（ｃ）に示すように、不純物供給層１１上に不純物拡散抑制層１２および結晶層１３を形成する。
【００３８】
不純物拡散抑制層１２は、不純物供給層１１を下地として、Ｓｉ：Ｃ結晶等をエピタキシャル成長させることにより形成される。また、結晶層１３は、不純物拡散抑制層１２を下地として、Ｓｉ結晶等をエピタキシャル成長させることにより形成される。なお、これらのエピタキシャル結晶成長は、例えば、７００℃以上の高温下で、水素雰囲気中において行われる。
【００３９】
例えば、不純物拡散抑制層１２としてＳｉ：Ｃ結晶をエピタキシャル成長させる場合、例えば、上記のＳｉの原料となるガス、アセチレン（Ｃ２Ｈ２）、モノメチルシラン（ＳｉＨ３ＣＨ３）等のＣの原料となるガス、および塩化水素（ＨＣｌ）ガスを反応ガスとして用いる。なお、Ｓｉ：Ｃ結晶は、Ｓｉ結晶を形成した後に、イオン注入法等によりＣを注入することにより形成されてもよい。
【００４０】
また、エピタキシャル結晶層１３としてＳｉ結晶をエピタキシャル成長させる場合、例えば、上記のＳｉの原料となるガス、および塩化水素（ＨＣｌ）ガスを反応ガスとして用いる。
【００４１】
なお、不純物供給層１１、不純物拡散抑制層１２および結晶層１３は、反応ガスを切り替えながら連続的にエピタキシャル成長させることができる。
【００４２】
次に、図３Ａ（ｄ）に示すように、結晶層１３上にゲート絶縁膜１４およびゲート電極１５を形成する。
【００４３】
ここで、ゲート絶縁膜１４およびゲート電極１５は、例えば、以下のような方法により形成される。まず、熱酸化法、ＬＰＣＶＤ（Low-Pressure Chemical Vapor Deposition）法等によりＳｉＯ２膜等のゲート絶縁膜１４の材料膜を半導体基板１上の全面に形成し、その上にＬＰＣＶＤ法により多結晶Ｓｉ膜等のゲート電極１５の材料膜を形成する。次に、光リソグラフィ法、Ｘ線リソグラフィ法、電子ビームリソグラフィ法等によりゲート電極１５の材料膜をパターニングし、さらにＲＩＥ（Reactive Ion Etching）法等によりゲート絶縁膜１４の材料膜をパターニングすることにより、ゲート絶縁膜１４およびゲート電極１５を得る。
【００４４】
次に、図３Ｂ（ｅ）に示すように、結晶層１３中にエクステンション領域１７ｅを含むソース・ドレイン領域１７の浅い領域を形成する。
【００４５】
ここで、ソース・ドレイン領域１７の浅い領域は、例えば、以下のような方法により形成される。まず、熱酸化法等によりゲート電極１５の表面にＳｉＯ２膜（図示しない）を１〜２ｎｍの厚さに形成した後、その上にＬＰＣＶＤ法等によりＳｉＯ２膜等のオフセットスペーサの材料膜（図示しない）を３〜１２ｎｍの厚さに形成する。次に、形成したオフセットスペーサの材料膜およびＳｉＯ２膜をＲＩＥ法等によりオフセットスペーサ（図示しない）に加工する。
【００４６】
次に、オフセットスペーサおよびゲート電極１５をマスクとして、イオン注入法等により半導体基板２上の全面にｐ型不純物を注入し、ソース・ドレイン領域１７の浅い領域を形成する。具体的には、例えば、Ａｓを注入エネルギー４０ｋｅＶ、注入量３．０×１０１３ｃｍ−２、注入角度３０°（半導体基板１の表面に垂直な方向を基準とした角度）の条件で注入することによりハロー領域を形成し、続いて、ＢＦ２を注入エネルギー１〜３ｋｅＶ、注入量５．０×１０１４〜１．５×１０１５ｃｍ−２の条件で注入することによりソース・ドレイン領域１７の浅い領域を形成し、活性化のためにＲＴＡ（Rapid Thermal Annealing）等の熱処理を行う。
【００４７】
ここで、熱処理によりソース・ドレイン領域１７の浅い領域（エクステンション領域１７ｅ）中のＢを活性化させた際にも、Ｂの下層への拡散を不純物拡散抑制層１２が抑制するため、エクステンション領域１７ｅの不純物濃度プロファイルを急峻に保つことができる。
【００４８】
次に、図３Ｂ（ｆ）に示すように、ゲート電極１５の側面にゲート側壁１６を形成し、ｐ型トランジスタ領域１０の半導体基板２、不純物供給層１１、不純物拡散抑制層１２および結晶層１３中にソース・ドレイン領域１７の深い高濃度領域を形成する。これにより、図１に示される半導体装置１ａが得られる。
【００４９】
ここで、ゲート側壁１６およびソース・ドレイン領域１７の深い高濃度領域は、例えば、以下のような方法により形成される。まず、ＬＰＣＶＤ法等によりＳｉＯ２等のゲート側壁１６の材料膜をゲート電極１５およびその側面のオフセットスペーサ（図示しない）を覆うように形成し、ＲＩＥ法等によりこれをゲート側壁１６に加工する。
【００５０】
次に、ゲート側壁１６およびゲート電極１５をマスクとして、イオン注入法等により半導体基板２上の全面に導電型不純物を注入し、ソース・ドレイン領域１７の深い高濃度領域を形成する。具体的には、例えば、Ｂを注入エネルギー２〜５ｋｅＶ、注入量１．０×１０１５〜５．０×１０１５ｃｍ−２の条件で注入することによりソース・ドレイン領域１７の深い高濃度領域を形成し、活性化のためにＲＴＡ等の熱処理を行う。
【００５１】
ここで、熱処理によりソース・ドレイン領域１７の深い高濃度領域中のＢを活性化させた際にも、ソース・ドレイン領域１７の浅い領域（エクステンション領域１７ｅ）中のＢの下層への拡散を不純物拡散抑制層１２が抑制するため、エクステンション領域１７ｅの不純物濃度プロファイルを急峻に保つことができる。
【００５２】
なお、ソース・ドレイン領域１７の深い高濃度領域を形成する前後において、エピタキシャル結晶層１３上にＳｉ結晶、ＳｉＧｅ結晶等をエピタキシャル成長させる工程を行ってもよい。
【００５３】
なお、この後、ゲート電極１５の上面、および結晶層１３の上面の露出部分にシリサイド層を形成してもよい。具体的には、例えば、シリサイド層としてＮｉシリサイド層を形成する場合、以下のような方法により形成される。まず、フッ酸処理によりゲート電極１５の上面および結晶層１３の上面の自然酸化膜を除去する。次に、スパッタ法等により半導体基板２上の全面にＮｉ膜を形成した後、温度条件４００〜５００℃のＲＴＡ等の熱処理によりＮｉ膜と、ゲート電極１５および結晶層１３とをシリサイド反応させ、シリサイド層を形成する。次に、硫酸と過酸化水素水との混合溶液等を用いて未反応のＮｉを除去する。
【００５４】
なお、Ｎｉシリサイド層を形成する場合、Ｎｉ膜を形成した後に、その上にＴｉＮ膜を形成する工程や、Ｎｉ膜を形成し、一度２５０℃〜４００℃の低温ＲＴＡを行った後に、これを硫酸と過酸化水素水との混合溶液を用いてエッチングし、再度、低シート抵抗化のために４００〜５５０℃のＲＴＡを行う工程（２ステップアニール）を行ってもよい。また、Ｎｉ膜にＰｔを添加してもよい。
【００５５】
さらに、図示しないが、図１に示した半導体装置１ａを得た後、半導体基板１上の全面にＴＥＯＳ（Tetraethoxysilane）、ＢＰＳＧ（Ｂ、Ｐを添加したＳｉＯ２）、ＳｉＮ等からなる絶縁膜を堆積させ、ＣＭＰ（Chemical Mechanical Polishing）法等により平坦化し、層間絶縁膜を形成する。続いて、例えば、フォトリソグラフィ法およびＲＩＥ法によりコンタクトホールを形成し、このコンタクトホール内を埋めるようにＴｉ、ＴｉＮ等のバリアメタルの材料膜およびＷ等のコンタクトプラグの材料膜を形成し、ＣＭＰ等を施してこれをコンタクトプラグに加工する。続いて、金属膜を層間絶縁膜およびコンタクトプラグ上に形成し、例えば、フォトリソグラフィ法およびＲＩＥ法によりこの金属膜を配線に加工する。
【００５６】
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、不純物拡散抑制層１２を形成することにより、ソース・ドレイン領域１７のエクステンション領域１７ｅに含まれるｐ型不純物の下層への拡散を抑制し、エクステンション領域１７ｅの不純物濃度プロファイルを急峻に保つことができる。
【００５７】
また、Ｂ、Ｎ、Ｆ等の不純物を不純物供給層１１から不純物拡散抑制層１２に供給することにより、不純物拡散抑制層１２内部での固定電荷の発生を抑制することができる。
【００５８】
〔第２の実施の形態〕
本発明の第２の実施の形態は、不純物供給層をイオン注入法により形成する点において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略または簡略化する。
【００５９】
（半導体装置の製造）
図４（ａ）〜（ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００６０】
まず、図４（ａ）に示すように、半導体基板２内に埋め込み素子分離法により素子分離領域３を形成し、ｐ型トランジスタ領域１０を他の素子から分離する。続いて、厚さ１０ｎｍ以下の自然酸化膜（図示しない）を形成した後、イオン注入法により導電型不純物を半導体基板２表面に注入し、ｎ型ウェル（図示しない）およびチャネル領域１８を形成する。その後、ＲＴＡ等の熱処理を行い、ｎ型ウェルおよびチャネル領域１８内の導電型不純物を活性化させる。
【００６１】
次に、図４（ｂ）に示すように、自然酸化膜を除去した後、ｐ型トランジスタ領域１０のチャネル領域１８上に不純物拡散抑制層１２および結晶層１３を形成する。
【００６２】
不純物拡散抑制層１２は、ｐ型トランジスタ領域１０の半導体基板２を下地として、Ｓｉ：Ｃ結晶等をエピタキシャル成長させることにより形成される。また、結晶層１３は、不純物拡散抑制層１２を下地として、Ｓｉ結晶等をエピタキシャル成長させることにより形成される。
【００６３】
次に、図４（ｃ）に示すように、イオン注入法によりＢ、Ｎ、Ｆ等の不純物を半導体基板２の不純物拡散抑制層１２下の領域に導入し、不純物供給層３１を形成する。具体的には、例えば、Ｂを注入エネルギー５ｋｅＶ、注入量２．０×１０１２ｃｍ−２の条件で注入することにより不純物供給層３１を形成する。ここで、不純物供給層３１は、第１の実施の形態の不純物供給層１１と同様の機能を有する。
【００６４】
その後、図３Ａ（ｄ）に示したゲート絶縁膜１４およびゲート電極１５を形成する工程以降の工程を第１の実施の形態と同様に行う。
【００６５】
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、第１の実施の形態と異なる方法により不純物供給層を形成し、第１の実施の形態と同様の効果を得ることができる。
【００６６】
〔第３の実施の形態〕
本発明の第３の実施の形態は、結晶層がＳｉＧｅ結晶からなる点において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略または簡略化する。
【００６７】
（半導体装置の構成）
図５は、本発明の第３の実施の形態に係る半導体装置１ｂの断面図である。
【００６８】
半導体装置１ｂにおいては、第１の実施の形態の半導体装置１ａの結晶層１３の代わりに、結晶層３３が形成される。
【００６９】
結晶層１３は、不純物拡散抑制層１２を下地としてエピタキシャル結晶成長法により形成されたＳｉＧｅ結晶からなる。
【００７０】
以下に、本実施の形態に係る半導体装置の製造方法の一例について説明するが、実際にはこれに限られるものではない。
【００７１】
（半導体装置の製造）
図６（ａ）〜（ｃ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００７２】
まず、図３Ａ（ａ）に示した素子分離領域３、チャネル領域１８を形成する工程を第１の実施の形態と同様に行う。
【００７３】
次に、図６（ａ）に示すように、半導体基板２の上面の自然酸化膜を除去した後、第１の実施の形態と同様に不純物供給層１１および不純物拡散抑制層１２を形成する。
【００７４】
次に、図６（ｂ）に示すように、不純物拡散抑制層１２上にＳｉ層３３ａ、ＳｉＧｅ層３３ｂ、およびＳｉ層３３ｃを積層する。
【００７５】
Ｓｉ層３３ａは、不純物拡散抑制層１２を下地として、Ｓｉ結晶をエピタキシャル成長させることにより形成される。また、ＳｉＧｅ層３３ｂは、Ｓｉ層３３ａを下地として、ＳｉＧｅ結晶をエピタキシャル成長させることにより形成される。また、Ｓｉ層３３ｃは、ＳｉＧｅ層３３ｂを下地として、Ｓｉ結晶をエピタキシャル成長させることにより形成される。なお、これらのエピタキシャル結晶成長は、例えば、７００℃以上の高温下で、水素雰囲気中において行われる。
【００７６】
ここで、Ｓｉ層３３ａ、３３ｃの成長条件は第１の実施の形態の結晶層１３と同様である。また、ＳｉＧｅ層３３ｂは、Ｓｉ層３３ａ、３３ｃの原料ガスに加えて、モノゲルマン（ＧｅＨ４）等のＧｅの原料となるガスを用いて形成される。
【００７７】
ＳｉＧｅ層３３ｂは、Ｇｅ濃度が５〜４０原子％となるように形成される。また、Ｓｉ層３３ａは２〜３ｎｍの厚さに形成され、ＳｉＧｅ層３３ｂは５〜１５ｎｍの厚さに形成され、Ｓｉ層３３ｃは２〜３ｎｍの厚さに形成される。
【００７８】
その後、図６（ｃ）に示すように、酸化膜を形成する工程や熱工程において加えられる熱により、ＳｉＧｅ層３３ｂ中のＧｅがＳｉ層３３ａ、３３ｃ中に拡散し、ＳｉＧｅ結晶からなる結晶層３３が得られる。なお、図６（ｃ）はＳｉ層３３ａ、ＳｉＧｅ層３３ｂ、およびＳｉ層３３ｃから結晶層３３が形成される様子を概略的に示した図であり、どのようなタイミングでＳｉＧｅ層３３ｂ中のＧｅが拡散して結晶層３３が形成されてもよい。
【００７９】
その後、ゲート絶縁膜１４およびゲート電極１５を形成工程以降の工程を第１の実施の形態と同様に行う。
【００８０】
（第３の実施の形態の効果）
本発明の第３の実施の形態によれば、ＳｉＧｅ結晶からなる結晶層３３を用いることにより、Ｓｉ結晶からなる結晶層を用いた場合よりも閾値電圧を低く設定することができる。
【００８１】
〔第４の実施の形態〕
本発明の第４の実施の形態は、半導体装置がｐ型トランジスタに加えてｎ型トランジスタを有する点において第１の実施の形態と異なる。なお、ｐ型半導体領域１０の構成等、第１の実施の形態と同様の点については説明を省略または簡略化する。
【００８２】
（半導体装置の構成）
図７は、本発明の第４の実施の形態に係る半導体装置１ｃの断面図である。また、図８（ａ）、（ｂ）は、それぞれｐ型およびｎ型トランジスタ領域１０、２０におけるチャネル領域周辺の部分断面図である。
【００８３】
本実施の形態に係る半導体装置１ｃは、半導体基板２上に、素子分離領域３によって電気的に分離されたｐ型トランジスタ領域１０およびｎ型トランジスタ領域２０を有する。
【００８４】
ｎ型トランジスタ領域２０には、半導体基板２上に形成された不純物供給層２１と、不純物供給層２１上に形成された不純物拡散抑制層２２と、不純物拡散抑制層２２上に形成された結晶層２３と、結晶層２３上にゲート絶縁膜２４を介して形成されたゲート電極２５と、ゲート電極２５の側面に形成されたゲート側壁２６と、半導体基板２、不純物供給層２１、不純物拡散抑制層２２、および結晶層２３内のゲート電極２５の両側に形成されたソース・ドレイン領域２７と、ソース・ドレイン領域２７の間に形成されたチャネル領域２８と、が含まれる。
【００８５】
ｎ型トランジスタ領域２０のチャネル領域２８は、不純物拡散抑制層２２上に位置する第１の領域２８ａと、不純物拡散抑制層２２下に位置する第２の領域２８ｂとを含む。チャネル領域２８の第２の領域２８ｂには、閾値電圧の調整等を目的として注入されたＢ、Ｉｎ等のｐ型不純物が含まれる。一方、第１の領域２８ａには、ｐ型不純物が第２の領域２８ｂよりも低い濃度で含まれ、好ましくはほとんど含まれない。
【００８６】
ここで、第２の領域２８ｂは、その製造工程において、ｐ型不純物が直接注入される領域である。一方、第１の領域２８ａは、製造工程において、ｐ型不純物が直接注入されない領域であり、第１の領域２８ａに含まれるｐ型不純物は、第２の領域２８ｂから拡散移動したものである。
【００８７】
不純物拡散抑制層２２は、ｐ型トランジスタ領域１０の不純物拡散抑制層１２と同一の材料からなり、その内部においてチャネル領域２８に含まれるＢ、Ｉｎ等のｐ型不純物の拡散を抑制する性質を有する。そのため、ｐ型不純物の第２の領域２８ｂから第１の領域２８ａへの拡散移動は、不純物拡散抑制層２２により抑制される。その結果、第１の領域２８ａに含まれるｐ型不純物の濃度は、第２の領域２８ｂに含まれるｐ型不純物の濃度よりも低くなる。第１の領域２８ａの不純物濃度を第２の領域２８ｂの不純物濃度よりも十分に小さくすることにより、チャネル領域２８の不純物濃度プロファイルを急峻に保つことができる。
【００８８】
不純物供給層２１は、ｐ型トランジスタ領域１０の不純物供給層１１と同一の材料からなり、Ｂ、Ｎ、Ｆ等の不純物を不純物拡散抑制層２２に供給することができるが、チャネル領域２８がＢを含む場合には、不純物拡散抑制層２２にチャネル領域２８からＢが供給されるため、不純物供給層２１が形成されない場合であっても不純物拡散抑制層２２内のチャネル領域２８に隣接する領域における固定電荷の発生は抑制される。そのため、不純物供給層２１は形成されなくてもよい。ただし、ｐ型トランジスタ領域１０の不純物供給層１１のみを選択的に形成するためには、リソグラフィ工程等を用いてｎ型トランジスタ領域２０をマスクする必要があるため、工程数が増加してしまう。そのため、不純物拡散抑制層１２と同時に不純物拡散抑制層２２を形成することが好ましい。
【００８９】
ソース・ドレイン領域２７は、Ａｓ等のｎ型不純物を含む。また、結晶層２３の上面にはＮｉ、Ｃｏ、Ｅｒ、Ｐｔ、Ｐｄ等の金属を含む金属シリサイド層が形成されてもよい。
【００９０】
ゲート電極２５は、例えば、ｎ型不純物を含む多結晶シリコン等のＳｉ系多結晶からなる。ｎ型不純物としては、Ａｓ、Ｐ等が用いられる。また、ゲート電極２５の上面にはＮｉ、Ｃｏ、Ｅｒ、Ｐｔ、Ｐｄ等の金属を含むシリサイド層が形成されてもよい。
【００９１】
結晶層２３、ゲート絶縁膜２４、およびゲート側壁２６は、ｐ型トランジスタ領域１０の結晶層１３、ゲート絶縁膜１４、およびゲート側壁１６とそれぞれ同一の材料からなる。
【００９２】
以下に、本実施の形態に係る半導体装置の製造方法の一例について説明するが、実際にはこれに限られるものではない。
【００９３】
（半導体装置の製造）
図９Ａ（ａ）〜（ｄ）、図９Ｂ（ｅ）、（ｆ）は、本発明の第４の実施の形態に係る半導体装置１ｃの製造工程を示す断面図である。
【００９４】
まず、図９Ａ（ａ）に示すように、半導体基板２内に埋め込み素子分離法により素子分離領域３を形成し、ｐ型トランジスタ領域１０とｎ型トランジスタ領域２０を分離する。続いて、厚さ１０ｎｍ以下の自然酸化膜（図示しない）を形成した後、イオン注入法により導電型不純物を半導体基板２表面に注入し、ｐ型トランジスタ領域１０にｎ型ウェル（図示しない）およびチャネル領域１８を形成し、ｎ型トランジスタ領域２０にｐ型ウェル（図示しない）および第２の領域２８ｂを形成する。その後、ＲＴＡ（Rapid Thermal Annealing）等の熱処理を行い、ｐ型ウェル、ｎ型ウェル、チャネル領域１８、および第２の領域２８ｂ内の導電型不純物を活性化させる。
【００９５】
次に、図９Ａ（ｂ）に示すように、半導体基板２の上面の自然酸化膜を除去した後、ｐ型トランジスタ領域１０のチャネル領域１８上に不純物供給層１１を形成し、ｎ型トランジスタ領域２０の第２の領域２８ｂ上に不純物供給層２１を形成する。
【００９６】
不純物供給層１１、２１は、Ｂ、Ｎ、Ｆ等の不純物をインサイチュドーピングしながら半導体基板２の表面を下地としてＳｉ結晶をエピタキシャル成長させることにより、同時に形成される。
【００９７】
次に、図９Ａ（ｃ）に示すように、不純物供給層１１、２１上に不純物拡散抑制層１２、２２および結晶層１３、２３を形成する。
【００９８】
不純物拡散抑制層１２、２２は、不純物供給層１１、２１を下地として、Ｓｉ：Ｃ結晶等をエピタキシャル成長させることにより、同時に形成される。また、結晶層１３、２３は、不純物拡散抑制層１２、２２を下地として、Ｓｉ結晶等をエピタキシャル成長させることにより、同時に形成される。
【００９９】
次に、図９Ａ（ｄ）に示すように、結晶層１３、２３上にゲート絶縁膜１４、２４およびゲート電極１５、２５を形成する。
【０１００】
次に、図９Ｂ（ｅ）に示すように、結晶層１３、２３中にエクステンション領域１７ｅ、２７ｅを含むソース・ドレイン領域１７、２７の浅い領域をそれぞれ形成する。
【０１０１】
次に、図９Ｂ（ｆ）に示すように、ゲート電極１５、２５の側面にゲート側壁１６、２６を形成し、ｐ型トランジスタ領域１０の半導体基板２、不純物供給層１１、不純物拡散抑制層１２および結晶層１３中にソース・ドレイン領域１７の深い高濃度領域を形成し、ｎ型トランジスタ領域２０の半導体基板２、不純物供給層２１、不純物拡散抑制層２２および結晶層２３中にソース・ドレイン領域２７の深い高濃度領域を形成する。これにより、図６に示される半導体装置１ｃが得られる。
【０１０２】
なお、この後、ゲート電極１５、２５の上面、および結晶層１３、２３の上面の露出部分にシリサイド層を形成してもよい。
【０１０３】
（第４の実施の形態の効果）
本発明の第４の実施の形態によれば、不純物拡散抑制層１２を形成することにより、ソース・ドレイン領域１７のエクステンション領域１７ｅに含まれるｐ型不純物の下層への拡散を抑制し、エクステンション領域１７ｅの不純物濃度プロファイルを急峻に保つことができる。
【０１０４】
また、不純物拡散抑制層２２を形成することにより、チャネル領域２８の第２の領域２８ｂに含まれるｐ型不純物の第１の領域２８ａへの拡散を抑制し、チャネル領域２８の不純物濃度プロファイルを急峻に保つことができる。
【０１０５】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
【０１０６】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【符号の説明】
【０１０７】
１ａ、１ｂ、１ｃ 半導体装置、 ２ 半導体基板、 １０ ｐ型トランジスタ領域、 ２０ ｎ型トランジスタ領域、 １１、２１ 不純物供給層、 １２、２２ 不純物拡散抑制層、 １３、２３ 結晶層、 １４、２４ ゲート絶縁膜、 １５、２５ ゲート電極、 １７、２７ ソース・ドレイン領域、 １８、２８ チャネル領域、 ２８ａ 第１の領域、 ２８ｂ 第２の領域
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来のｎ型トランジスタの構造として、チャネル不純物としてのＢ（ホウ素）を拡散させた領域上に、Ｓｉ：Ｃ、ＳｉＧｅ：Ｃ等からなる層を形成し、その上に意図的に不純物を注入しないＳｉ層を形成したものが知られている（例えば、非特許文献１、２）。
【０００３】
非特許文献１、２に記載のｎ型トランジスタによれば、Ｓｉ：Ｃ層中においてＢの拡散が抑制されるため、チャネル領域におけるＳｉ層へのＢの拡散を抑制し、急峻な不純物濃度分布を有するチャネル領域を形成することができる。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Hong-Jyh Li et al., “Mat. Res. Soc. Symp. Proc.”, vol. 737, p. 643, 2003.
【非特許文献２】F. Ducroquet et al., “2004 IEDM Technical Digest.”, p. 437.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、ソース・ドレイン領域のエクステンション領域の不純物濃度プロファイルが浅く急峻なｐ型トランジスタを有する半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様は、半導体基板上に形成された結晶層と、前記結晶層上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板と前記結晶層との間に形成された、前記ゲート電極の下方の領域において第１の不純物を含むＣ含有Ｓｉ系結晶からなる不純物拡散抑制層と、前記半導体基板、前記不純物拡散抑制層、および前記結晶層内の前記ゲート電極の両側に形成され、前記結晶層内にエクステンション領域を有する、ｐ導電型を有する第２の不純物を含むｐ型ソース・ドレイン領域と、を有し、前記Ｃ含有Ｓｉ系結晶は前記第２の不純物の拡散を抑制する機能を有し、前記第１の不純物は、前記Ｃ含有Ｓｉ系結晶内の固定電荷の発生を抑制する機能を有する、半導体装置を提供する。
【０００７】
また、本発明の他の一態様は、ｐ型トランジスタ領域およびｎ型トランジスタ領域を有する半導体基板と、前記ｐ型トランジスタ領域の前記半導体基板上に形成された第１の結晶層と、前記第１の結晶層上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記半導体基板と前記第１の結晶層との間に形成された、前記第１のゲート電極の下方の領域において第１の不純物を含むＣ含有Ｓｉ系結晶からなる第１の不純物拡散抑制層と、前記ｐ型トランジスタ領域の前記半導体基板、前記第１の不純物拡散抑制層、および前記第１の結晶層内の、前記第１のゲート電極の両側に形成され、前記第１の結晶層内にエクステンション領域を有する、ｐ導電型を有する第２の不純物を含むｐ型ソース・ドレイン領域と、前記ｐ型ソース・ドレイン領域の間に形成されたｎ型チャネル領域と、前記ｎ型トランジスタ領域の前記半導体基板上に形成された第２の結晶層と、前記第２の結晶層上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記半導体基板と前記第２の結晶層との間に形成された、前記第２のゲート電極の下方の領域において前記第１の不純物を含む前記Ｃ含有Ｓｉ系結晶からなる第２の不純物拡散抑制層と、前記ｎ型トランジスタ領域の前記半導体基板、前記第２の不純物拡散抑制層、および前記第２の結晶層内の、前記第２のゲート電極の両側に形成されたｎ型ソース・ドレイン領域と、前記ｎ型ソース・ドレイン領域の間に形成され、前記第２の不純物を含み、前記第２の不純物拡散抑制層上の領域における前記第２の不純物の濃度が、前記第２の不純物拡散抑制層下の領域における前記第２の不純物の濃度よりも小さいｐ型チャネル領域と、を有し、前記Ｃ含有Ｓｉ系結晶は前記第２の不純物の拡散を抑制する機能を有し、前記第１の不純物は、前記Ｃ含有Ｓｉ系結晶内の固定電荷の発生を抑制する機能を有する、半導体装置を提供する。
【発明の効果】
【０００８】
本発明によれば、ソース・ドレイン領域のエクステンション領域の不純物濃度プロファイルが急峻なｐ型トランジスタを有する半導体装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施の形態に係る半導体装置の断面図。
【図２】本発明の第１の実施の形態に係る半導体装置のｐ型トランジスタ領域のチャネル領域周辺の部分断面図。
【図３Ａ】（ａ）〜（ｄ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図３Ｂ】（ｅ）、（ｆ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図４】（ａ）〜（ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図。
【図５】本発明の第３の実施の形態に係る半導体装置の断面図。
【図６】（ａ）〜（ｃ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図。
【図７】本発明の第４の実施の形態に係る半導体装置の断面図。
【図８】（ａ）、（ｂ）は、本発明の第４の実施の形態に係る半導体装置のｐ型およびｎ型トランジスタ領域におけるチャネル領域周辺の部分断面図。
【図９Ａ】（ａ）〜（ｄ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図。
【図９Ｂ】（ｅ）、（ｆ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図。
【発明を実施するための形態】
【００１０】
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置１ａの断面図である。また、図２は、半導体装置１ａのｐ型トランジスタ領域１０のチャネル領域１８周辺の部分断面図である。
【００１１】
本実施の形態に係る半導体装置１ａは、半導体基板２上に、素子分離領域３によって他の素子領域から分離されたｐ型トランジスタ領域１０を有する。
【００１２】
ｐ型トランジスタ領域１０には、半導体基板２上に形成された不純物供給層１１と、不純物供給層１１上に形成された不純物拡散抑制層１２と、不純物拡散抑制層１２上に形成された結晶層１３と、結晶層１３上にゲート絶縁膜１４を介して形成されたゲート電極１５と、ゲート電極１５の側面に形成されたゲート側壁１６と、半導体基板２、不純物供給層１１、不純物拡散抑制層１２、および結晶層１３内のゲート電極１５の両側に形成されたソース・ドレイン領域１７と、ソース・ドレイン領域１７の間に形成されたチャネル領域１８と、が含まれる。
【００１３】
半導体基板２には、Ｓｉ基板等のＳｉ系基板が用いられる。
【００１４】
素子分離絶縁膜３は、ＳｉＯ２等の絶縁材料からなり、例えば、深さ２００〜３００ｎｍのＳＴＩ（Shallow Trench Isolation）構造を有する。
【００１５】
ソース・ドレイン領域１７（およびそのエクステンション領域１７ｅ）は、Ｂ等のｐ型不純物を含む。また、ソース・ドレイン領域１７の形成された結晶層１３の上面にはＮｉ、Ｃｏ、Ｅｒ、Ｐｔ、Ｐｄ等の金属を含む金属シリサイド層が形成されてもよい。
【００１６】
ｐ型トランジスタ領域１０のチャネル領域１８は、閾値電圧の調整等を目的として注入されたＡｓ等のｎ型不純物を含む。
【００１７】
不純物拡散抑制層１２は、その内部においてソース・ドレイン領域１７に含まれるＢ等のｐ型不純物の拡散を抑制する性質を有する。そのため、不純物拡散抑制層１２上に位置するエクステンション領域１７ｅに含まれるｐ型不純物の下層への拡散が不純物拡散抑制層１２により抑制され、エクステンション領域１７ｅの不純物濃度プロファイルを浅く急峻に保つことができる。
【００１８】
不純物拡散抑制層１２の材料としては、その内部においてソース・ドレイン領域１７に含まれるＢが拡散しにくい性質を有するＳｉ：Ｃ、ＳｉＧｅ：Ｃ等のＣ含有Ｓｉ系結晶にＢ、Ｎ、Ｆ等の不純物を導入したものが用いられる。また、不純物拡散抑制層１２は、例えば、２〜１０ｎｍの厚さを有する。
【００１９】
なお、不純物拡散抑制層１２をＳｉ：Ｃ結晶により形成する場合、Ｃの濃度は０．０５〜３原子％であることが好ましい。Ｓｉ：Ｃ結晶のＣ濃度が０．０５原子％未満の場合は、Ｂの拡散を抑制する機能が不十分となり、３原子％を超える場合は、トランジスタの動作特性が劣化するおそれがある。これは、Ｃの濃度が大きくなるほど、Ｓｉ：Ｃの格子間距離が小さくなるため、上層の結晶層１３と不純物拡散抑制層１２との格子定数の違いによりエピタキシャル結晶層１３に欠陥が発生するおそれがあるためである。
【００２０】
また、一般に、Ｓｉ：Ｃ、ＳｉＧｅ：Ｃ層がチャネル領域内に形成されると、Ｓｉ：Ｃ、ＳｉＧｅ：Ｃ内に固定電荷が発生することが知られている。不純物拡散抑制層１２は、この固定電荷の発生を抑えるために、Ｂ、Ｎ、Ｆ等の不純物（以下、抑制不純物と記す）を含む。抑制不純物を導入したＳｉ：ＣまたはＳｉＧｅ：Ｃを不純物拡散抑制層１２の材料として用いることにより、不純物拡散抑制層１２内部での固定電荷の発生を抑制することができる。なお、固定電荷の発生を効果的に抑制するためには、不純物拡散抑制層１２における抑制不純物の濃度は５．０×１０１７原子ｃｍ−２以上であることが好ましい。
【００２１】
また、不純物拡散抑制層１２内の抑制不純物の濃度分布は、不純物拡散抑制層１２の厚さ方向の中間よりも下側にピークがあることが好ましい。これは、不純物拡散抑制層１２内の抑制不純物がチャネル領域１８内に拡散しにくくなるためである。
【００２２】
不純物供給層１１は、抑制不純物を含むＳｉ系結晶からなる。不純物拡散抑制層１２に含まれる抑制不純物は、半導体装置１の製造工程において不純物供給層１１から供給されるものである。ここで、不純物供給層１１が不純物拡散抑制層１２の下にあるために、抑制不純物が不純物拡散抑制層１２の下側から供給され、不純物拡散抑制層１２内の抑制不純物の濃度分布のピークを不純物拡散抑制層１２の厚さ方向の中間よりも下側に設定することができる。不純物供給層１１は不純物拡散抑制層１２の上にある場合も、不純物拡散抑制層１２内の固定電荷の発生を抑制することはできるが、不純物供給層１１が不純物拡散抑制層１２の下にある場合と比較して、不純物拡散抑制層１２内の抑制不純物がチャネル領域１８内に拡散しやすくなる。
【００２３】
なお、ソース・ドレイン領域１７がＢを含む場合、不純物拡散抑制層１２にはソース・ドレイン領域１７からもＢが供給されるが、ソース・ドレイン領域１７に隣接しない領域（ゲート電極１５の下方のチャネル領域１８に隣接する領域）には供給されないため、不純物供給層１１が必要となる。
【００２４】
なお、Ｓｉ：Ｃ、ＳｉＧｅ：Ｃ内での固定電荷の発生は、Ｓｉ：Ｃ、ＳｉＧｅ：Ｃにおいて、Ｓｉ結晶の格子間に侵入したＣが電荷をトラップすることに起因すると考えられている。また、Ｂ、Ｎ、Ｆ等の不純物が固定電荷の発生を抑制するのは、これらの不純物がＳｉ結晶の格子間のＣと結合するためであると考えられる。そのため、不純物供給層１１が含む不純物としては、Ｂ、Ｎ、Ｆ等のように、Ｓｉ結晶、ＳｉＧｅ結晶等のＳｉ系結晶の格子間に侵入することができる程度に原子半径が小さく、かつＣと結合する性質を有するものを用いることができる。
【００２５】
結晶層１３は、不純物拡散抑制層１２を下地としてエピタキシャル結晶成長法により形成されたＳｉ結晶等のＳｉ系結晶からなる。また、結晶層１３は、例えば、５〜１５ｎｍの厚さを有する。
【００２６】
ゲート絶縁膜１４は、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ等の絶縁材料からなる。また、ゲート絶縁膜１４は、例えば、０．５〜６ｎｍの厚さを有する。
【００２７】
ゲート電極１５は、例えば、導電型不純物を含む多結晶シリコン等のＳｉ系多結晶からなる。これらの導電型不純物としては、ｎ型の場合は、Ａｓ、Ｐ等が用いられ、ｐ型の場合は、Ｂ、ＢＦ２等が用いられる。また、ゲート電極１５の上面にはＮｉ、Ｃｏ、Ｅｒ、Ｐｔ、Ｐｄ等の金属を含むシリサイド層が形成されてもよい。また、ゲート電極１５は、例えば、５０〜２００ｎｍの厚さを有する。
【００２８】
ゲート側壁１６は、例えばＳｉＮ等の絶縁材料からなる。また、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ（Tetraethoxysilane）等の複数種の絶縁材料からなる２層構造、更には３層以上の構造であってもよい。
【００２９】
以下に、本実施の形態に係る半導体装置の製造方法の一例について説明するが、実際にはこれに限られるものではない。
【００３０】
（半導体装置の製造）
図３Ａ（ａ）〜（ｄ）、図３Ｂ（ｅ）、（ｆ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００３１】
まず、図３Ａ（ａ）に示すように、半導体基板２内に埋め込み素子分離法により素子分離領域３を形成し、ｐ型トランジスタ領域１０を他の素子から分離する。続いて、厚さ１０ｎｍ以下の自然酸化膜（図示しない）を形成した後、イオン注入法により導電型不純物を半導体基板２表面に注入し、ｎ型ウェル（図示しない）およびチャネル領域１８を形成する。その後、ＲＴＡ（Rapid Thermal Annealing）等の熱処理を行い、ｎ型ウェルおよびチャネル領域１８内の導電型不純物を活性化させる。
【００３２】
ここで、例えば、Ｐを用いてｎ型ウェルを形成する場合は、注入エネルギー５００ｋｅＶ、注入量３．０×１０１３ｃｍ−２の条件でイオン注入を行う。また、Ａｓを用いてｎ型のチャネル領域１８を形成する場合は、注入エネルギー８０ｋｅＶ、注入量１．０×１０１３ｃｍ−２の条件でイオン注入を行う。
【００３３】
次に、図３Ａ（ｂ）に示すように、半導体基板２の上面の自然酸化膜を除去した後、ｐ型トランジスタ領域１０のチャネル領域１８上に不純物供給層１１を形成する。
【００３４】
不純物供給層１１は、Ｂ、Ｎ、Ｆ等の不純物をインサイチュドーピングしながら半導体基板２の表面を下地としてＳｉ結晶をエピタキシャル成長させることにより形成される。このエピタキシャル結晶成長は、例えば、７００℃以上の高温下で、水素雰囲気中において行われる。
【００３５】
ここで、ソース・ドレイン領域１７間にオフリーク電流を発生させないために、不純物供給層１１に残るＢ、Ｎ、Ｆ等の不純物の濃度がチャネル領域１８中のｎ型不純物の濃度よりも十分に小さくなるようにＢ、Ｎ、Ｆ等の不純物の注入量を制御する必要がある。
【００３６】
例えば、不純物供給層１１としてＢを添加したＳｉ結晶をエピタキシャル成長させる場合、例えば、モノシラン（ＳｉＨ４）、ジクロロシラン（ＳｉＨ２Ｃｌ２）、トリクロロシラン（ＳｉＨＣｌ３）等のＳｉの原料となるガス、ジボラン（Ｂ２Ｈ６）等のＢの原料となるガス、および塩化水素（ＨＣｌ）ガスを反応ガスとして用いる。
【００３７】
次に、図３Ａ（ｃ）に示すように、不純物供給層１１上に不純物拡散抑制層１２および結晶層１３を形成する。
【００３８】
不純物拡散抑制層１２は、不純物供給層１１を下地として、Ｓｉ：Ｃ結晶等をエピタキシャル成長させることにより形成される。また、結晶層１３は、不純物拡散抑制層１２を下地として、Ｓｉ結晶等をエピタキシャル成長させることにより形成される。なお、これらのエピタキシャル結晶成長は、例えば、７００℃以上の高温下で、水素雰囲気中において行われる。
【００３９】
例えば、不純物拡散抑制層１２としてＳｉ：Ｃ結晶をエピタキシャル成長させる場合、例えば、上記のＳｉの原料となるガス、アセチレン（Ｃ２Ｈ２）、モノメチルシラン（ＳｉＨ３ＣＨ３）等のＣの原料となるガス、および塩化水素（ＨＣｌ）ガスを反応ガスとして用いる。なお、Ｓｉ：Ｃ結晶は、Ｓｉ結晶を形成した後に、イオン注入法等によりＣを注入することにより形成されてもよい。
【００４０】
また、エピタキシャル結晶層１３としてＳｉ結晶をエピタキシャル成長させる場合、例えば、上記のＳｉの原料となるガス、および塩化水素（ＨＣｌ）ガスを反応ガスとして用いる。
【００４１】
なお、不純物供給層１１、不純物拡散抑制層１２および結晶層１３は、反応ガスを切り替えながら連続的にエピタキシャル成長させることができる。
【００４２】
次に、図３Ａ（ｄ）に示すように、結晶層１３上にゲート絶縁膜１４およびゲート電極１５を形成する。
【００４３】
ここで、ゲート絶縁膜１４およびゲート電極１５は、例えば、以下のような方法により形成される。まず、熱酸化法、ＬＰＣＶＤ（Low-Pressure Chemical Vapor Deposition）法等によりＳｉＯ２膜等のゲート絶縁膜１４の材料膜を半導体基板１上の全面に形成し、その上にＬＰＣＶＤ法により多結晶Ｓｉ膜等のゲート電極１５の材料膜を形成する。次に、光リソグラフィ法、Ｘ線リソグラフィ法、電子ビームリソグラフィ法等によりゲート電極１５の材料膜をパターニングし、さらにＲＩＥ（Reactive Ion Etching）法等によりゲート絶縁膜１４の材料膜をパターニングすることにより、ゲート絶縁膜１４およびゲート電極１５を得る。
【００４４】
次に、図３Ｂ（ｅ）に示すように、結晶層１３中にエクステンション領域１７ｅを含むソース・ドレイン領域１７の浅い領域を形成する。
【００４５】
ここで、ソース・ドレイン領域１７の浅い領域は、例えば、以下のような方法により形成される。まず、熱酸化法等によりゲート電極１５の表面にＳｉＯ２膜（図示しない）を１〜２ｎｍの厚さに形成した後、その上にＬＰＣＶＤ法等によりＳｉＯ２膜等のオフセットスペーサの材料膜（図示しない）を３〜１２ｎｍの厚さに形成する。次に、形成したオフセットスペーサの材料膜およびＳｉＯ２膜をＲＩＥ法等によりオフセットスペーサ（図示しない）に加工する。
【００４６】
次に、オフセットスペーサおよびゲート電極１５をマスクとして、イオン注入法等により半導体基板２上の全面にｐ型不純物を注入し、ソース・ドレイン領域１７の浅い領域を形成する。具体的には、例えば、Ａｓを注入エネルギー４０ｋｅＶ、注入量３．０×１０１３ｃｍ−２、注入角度３０°（半導体基板１の表面に垂直な方向を基準とした角度）の条件で注入することによりハロー領域を形成し、続いて、ＢＦ２を注入エネルギー１〜３ｋｅＶ、注入量５．０×１０１４〜１．５×１０１５ｃｍ−２の条件で注入することによりソース・ドレイン領域１７の浅い領域を形成し、活性化のためにＲＴＡ（Rapid Thermal Annealing）等の熱処理を行う。
【００４７】
ここで、熱処理によりソース・ドレイン領域１７の浅い領域（エクステンション領域１７ｅ）中のＢを活性化させた際にも、Ｂの下層への拡散を不純物拡散抑制層１２が抑制するため、エクステンション領域１７ｅの不純物濃度プロファイルを急峻に保つことができる。
【００４８】
次に、図３Ｂ（ｆ）に示すように、ゲート電極１５の側面にゲート側壁１６を形成し、ｐ型トランジスタ領域１０の半導体基板２、不純物供給層１１、不純物拡散抑制層１２および結晶層１３中にソース・ドレイン領域１７の深い高濃度領域を形成する。これにより、図１に示される半導体装置１ａが得られる。
【００４９】
ここで、ゲート側壁１６およびソース・ドレイン領域１７の深い高濃度領域は、例えば、以下のような方法により形成される。まず、ＬＰＣＶＤ法等によりＳｉＯ２等のゲート側壁１６の材料膜をゲート電極１５およびその側面のオフセットスペーサ（図示しない）を覆うように形成し、ＲＩＥ法等によりこれをゲート側壁１６に加工する。
【００５０】
次に、ゲート側壁１６およびゲート電極１５をマスクとして、イオン注入法等により半導体基板２上の全面に導電型不純物を注入し、ソース・ドレイン領域１７の深い高濃度領域を形成する。具体的には、例えば、Ｂを注入エネルギー２〜５ｋｅＶ、注入量１．０×１０１５〜５．０×１０１５ｃｍ−２の条件で注入することによりソース・ドレイン領域１７の深い高濃度領域を形成し、活性化のためにＲＴＡ等の熱処理を行う。
【００５１】
ここで、熱処理によりソース・ドレイン領域１７の深い高濃度領域中のＢを活性化させた際にも、ソース・ドレイン領域１７の浅い領域（エクステンション領域１７ｅ）中のＢの下層への拡散を不純物拡散抑制層１２が抑制するため、エクステンション領域１７ｅの不純物濃度プロファイルを急峻に保つことができる。
【００５２】
なお、ソース・ドレイン領域１７の深い高濃度領域を形成する前後において、エピタキシャル結晶層１３上にＳｉ結晶、ＳｉＧｅ結晶等をエピタキシャル成長させる工程を行ってもよい。
【００５３】
なお、この後、ゲート電極１５の上面、および結晶層１３の上面の露出部分にシリサイド層を形成してもよい。具体的には、例えば、シリサイド層としてＮｉシリサイド層を形成する場合、以下のような方法により形成される。まず、フッ酸処理によりゲート電極１５の上面および結晶層１３の上面の自然酸化膜を除去する。次に、スパッタ法等により半導体基板２上の全面にＮｉ膜を形成した後、温度条件４００〜５００℃のＲＴＡ等の熱処理によりＮｉ膜と、ゲート電極１５および結晶層１３とをシリサイド反応させ、シリサイド層を形成する。次に、硫酸と過酸化水素水との混合溶液等を用いて未反応のＮｉを除去する。
【００５４】
なお、Ｎｉシリサイド層を形成する場合、Ｎｉ膜を形成した後に、その上にＴｉＮ膜を形成する工程や、Ｎｉ膜を形成し、一度２５０℃〜４００℃の低温ＲＴＡを行った後に、これを硫酸と過酸化水素水との混合溶液を用いてエッチングし、再度、低シート抵抗化のために４００〜５５０℃のＲＴＡを行う工程（２ステップアニール）を行ってもよい。また、Ｎｉ膜にＰｔを添加してもよい。
【００５５】
さらに、図示しないが、図１に示した半導体装置１ａを得た後、半導体基板１上の全面にＴＥＯＳ（Tetraethoxysilane）、ＢＰＳＧ（Ｂ、Ｐを添加したＳｉＯ２）、ＳｉＮ等からなる絶縁膜を堆積させ、ＣＭＰ（Chemical Mechanical Polishing）法等により平坦化し、層間絶縁膜を形成する。続いて、例えば、フォトリソグラフィ法およびＲＩＥ法によりコンタクトホールを形成し、このコンタクトホール内を埋めるようにＴｉ、ＴｉＮ等のバリアメタルの材料膜およびＷ等のコンタクトプラグの材料膜を形成し、ＣＭＰ等を施してこれをコンタクトプラグに加工する。続いて、金属膜を層間絶縁膜およびコンタクトプラグ上に形成し、例えば、フォトリソグラフィ法およびＲＩＥ法によりこの金属膜を配線に加工する。
【００５６】
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、不純物拡散抑制層１２を形成することにより、ソース・ドレイン領域１７のエクステンション領域１７ｅに含まれるｐ型不純物の下層への拡散を抑制し、エクステンション領域１７ｅの不純物濃度プロファイルを急峻に保つことができる。
【００５７】
また、Ｂ、Ｎ、Ｆ等の不純物を不純物供給層１１から不純物拡散抑制層１２に供給することにより、不純物拡散抑制層１２内部での固定電荷の発生を抑制することができる。
【００５８】
〔第２の実施の形態〕
本発明の第２の実施の形態は、不純物供給層をイオン注入法により形成する点において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略または簡略化する。
【００５９】
（半導体装置の製造）
図４（ａ）〜（ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００６０】
まず、図４（ａ）に示すように、半導体基板２内に埋め込み素子分離法により素子分離領域３を形成し、ｐ型トランジスタ領域１０を他の素子から分離する。続いて、厚さ１０ｎｍ以下の自然酸化膜（図示しない）を形成した後、イオン注入法により導電型不純物を半導体基板２表面に注入し、ｎ型ウェル（図示しない）およびチャネル領域１８を形成する。その後、ＲＴＡ等の熱処理を行い、ｎ型ウェルおよびチャネル領域１８内の導電型不純物を活性化させる。
【００６１】
次に、図４（ｂ）に示すように、自然酸化膜を除去した後、ｐ型トランジスタ領域１０のチャネル領域１８上に不純物拡散抑制層１２および結晶層１３を形成する。
【００６２】
不純物拡散抑制層１２は、ｐ型トランジスタ領域１０の半導体基板２を下地として、Ｓｉ：Ｃ結晶等をエピタキシャル成長させることにより形成される。また、結晶層１３は、不純物拡散抑制層１２を下地として、Ｓｉ結晶等をエピタキシャル成長させることにより形成される。
【００６３】
次に、図４（ｃ）に示すように、イオン注入法によりＢ、Ｎ、Ｆ等の不純物を半導体基板２の不純物拡散抑制層１２下の領域に導入し、不純物供給層３１を形成する。具体的には、例えば、Ｂを注入エネルギー５ｋｅＶ、注入量２．０×１０１２ｃｍ−２の条件で注入することにより不純物供給層３１を形成する。ここで、不純物供給層３１は、第１の実施の形態の不純物供給層１１と同様の機能を有する。
【００６４】
その後、図３Ａ（ｄ）に示したゲート絶縁膜１４およびゲート電極１５を形成する工程以降の工程を第１の実施の形態と同様に行う。
【００６５】
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、第１の実施の形態と異なる方法により不純物供給層を形成し、第１の実施の形態と同様の効果を得ることができる。
【００６６】
〔第３の実施の形態〕
本発明の第３の実施の形態は、結晶層がＳｉＧｅ結晶からなる点において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略または簡略化する。
【００６７】
（半導体装置の構成）
図５は、本発明の第３の実施の形態に係る半導体装置１ｂの断面図である。
【００６８】
半導体装置１ｂにおいては、第１の実施の形態の半導体装置１ａの結晶層１３の代わりに、結晶層３３が形成される。
【００６９】
結晶層１３は、不純物拡散抑制層１２を下地としてエピタキシャル結晶成長法により形成されたＳｉＧｅ結晶からなる。
【００７０】
以下に、本実施の形態に係る半導体装置の製造方法の一例について説明するが、実際にはこれに限られるものではない。
【００７１】
（半導体装置の製造）
図６（ａ）〜（ｃ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００７２】
まず、図３Ａ（ａ）に示した素子分離領域３、チャネル領域１８を形成する工程を第１の実施の形態と同様に行う。
【００７３】
次に、図６（ａ）に示すように、半導体基板２の上面の自然酸化膜を除去した後、第１の実施の形態と同様に不純物供給層１１および不純物拡散抑制層１２を形成する。
【００７４】
次に、図６（ｂ）に示すように、不純物拡散抑制層１２上にＳｉ層３３ａ、ＳｉＧｅ層３３ｂ、およびＳｉ層３３ｃを積層する。
【００７５】
Ｓｉ層３３ａは、不純物拡散抑制層１２を下地として、Ｓｉ結晶をエピタキシャル成長させることにより形成される。また、ＳｉＧｅ層３３ｂは、Ｓｉ層３３ａを下地として、ＳｉＧｅ結晶をエピタキシャル成長させることにより形成される。また、Ｓｉ層３３ｃは、ＳｉＧｅ層３３ｂを下地として、Ｓｉ結晶をエピタキシャル成長させることにより形成される。なお、これらのエピタキシャル結晶成長は、例えば、７００℃以上の高温下で、水素雰囲気中において行われる。
【００７６】
ここで、Ｓｉ層３３ａ、３３ｃの成長条件は第１の実施の形態の結晶層１３と同様である。また、ＳｉＧｅ層３３ｂは、Ｓｉ層３３ａ、３３ｃの原料ガスに加えて、モノゲルマン（ＧｅＨ４）等のＧｅの原料となるガスを用いて形成される。
【００７７】
ＳｉＧｅ層３３ｂは、Ｇｅ濃度が５〜４０原子％となるように形成される。また、Ｓｉ層３３ａは２〜３ｎｍの厚さに形成され、ＳｉＧｅ層３３ｂは５〜１５ｎｍの厚さに形成され、Ｓｉ層３３ｃは２〜３ｎｍの厚さに形成される。
【００７８】
その後、図６（ｃ）に示すように、酸化膜を形成する工程や熱工程において加えられる熱により、ＳｉＧｅ層３３ｂ中のＧｅがＳｉ層３３ａ、３３ｃ中に拡散し、ＳｉＧｅ結晶からなる結晶層３３が得られる。なお、図６（ｃ）はＳｉ層３３ａ、ＳｉＧｅ層３３ｂ、およびＳｉ層３３ｃから結晶層３３が形成される様子を概略的に示した図であり、どのようなタイミングでＳｉＧｅ層３３ｂ中のＧｅが拡散して結晶層３３が形成されてもよい。
【００７９】
その後、ゲート絶縁膜１４およびゲート電極１５を形成工程以降の工程を第１の実施の形態と同様に行う。
【００８０】
（第３の実施の形態の効果）
本発明の第３の実施の形態によれば、ＳｉＧｅ結晶からなる結晶層３３を用いることにより、Ｓｉ結晶からなる結晶層を用いた場合よりも閾値電圧を低く設定することができる。
【００８１】
〔第４の実施の形態〕
本発明の第４の実施の形態は、半導体装置がｐ型トランジスタに加えてｎ型トランジスタを有する点において第１の実施の形態と異なる。なお、ｐ型半導体領域１０の構成等、第１の実施の形態と同様の点については説明を省略または簡略化する。
【００８２】
（半導体装置の構成）
図７は、本発明の第４の実施の形態に係る半導体装置１ｃの断面図である。また、図８（ａ）、（ｂ）は、それぞれｐ型およびｎ型トランジスタ領域１０、２０におけるチャネル領域周辺の部分断面図である。
【００８３】
本実施の形態に係る半導体装置１ｃは、半導体基板２上に、素子分離領域３によって電気的に分離されたｐ型トランジスタ領域１０およびｎ型トランジスタ領域２０を有する。
【００８４】
ｎ型トランジスタ領域２０には、半導体基板２上に形成された不純物供給層２１と、不純物供給層２１上に形成された不純物拡散抑制層２２と、不純物拡散抑制層２２上に形成された結晶層２３と、結晶層２３上にゲート絶縁膜２４を介して形成されたゲート電極２５と、ゲート電極２５の側面に形成されたゲート側壁２６と、半導体基板２、不純物供給層２１、不純物拡散抑制層２２、および結晶層２３内のゲート電極２５の両側に形成されたソース・ドレイン領域２７と、ソース・ドレイン領域２７の間に形成されたチャネル領域２８と、が含まれる。
【００８５】
ｎ型トランジスタ領域２０のチャネル領域２８は、不純物拡散抑制層２２上に位置する第１の領域２８ａと、不純物拡散抑制層２２下に位置する第２の領域２８ｂとを含む。チャネル領域２８の第２の領域２８ｂには、閾値電圧の調整等を目的として注入されたＢ、Ｉｎ等のｐ型不純物が含まれる。一方、第１の領域２８ａには、ｐ型不純物が第２の領域２８ｂよりも低い濃度で含まれ、好ましくはほとんど含まれない。
【００８６】
ここで、第２の領域２８ｂは、その製造工程において、ｐ型不純物が直接注入される領域である。一方、第１の領域２８ａは、製造工程において、ｐ型不純物が直接注入されない領域であり、第１の領域２８ａに含まれるｐ型不純物は、第２の領域２８ｂから拡散移動したものである。
【００８７】
不純物拡散抑制層２２は、ｐ型トランジスタ領域１０の不純物拡散抑制層１２と同一の材料からなり、その内部においてチャネル領域２８に含まれるＢ、Ｉｎ等のｐ型不純物の拡散を抑制する性質を有する。そのため、ｐ型不純物の第２の領域２８ｂから第１の領域２８ａへの拡散移動は、不純物拡散抑制層２２により抑制される。その結果、第１の領域２８ａに含まれるｐ型不純物の濃度は、第２の領域２８ｂに含まれるｐ型不純物の濃度よりも低くなる。第１の領域２８ａの不純物濃度を第２の領域２８ｂの不純物濃度よりも十分に小さくすることにより、チャネル領域２８の不純物濃度プロファイルを急峻に保つことができる。
【００８８】
不純物供給層２１は、ｐ型トランジスタ領域１０の不純物供給層１１と同一の材料からなり、Ｂ、Ｎ、Ｆ等の不純物を不純物拡散抑制層２２に供給することができるが、チャネル領域２８がＢを含む場合には、不純物拡散抑制層２２にチャネル領域２８からＢが供給されるため、不純物供給層２１が形成されない場合であっても不純物拡散抑制層２２内のチャネル領域２８に隣接する領域における固定電荷の発生は抑制される。そのため、不純物供給層２１は形成されなくてもよい。ただし、ｐ型トランジスタ領域１０の不純物供給層１１のみを選択的に形成するためには、リソグラフィ工程等を用いてｎ型トランジスタ領域２０をマスクする必要があるため、工程数が増加してしまう。そのため、不純物拡散抑制層１２と同時に不純物拡散抑制層２２を形成することが好ましい。
【００８９】
ソース・ドレイン領域２７は、Ａｓ等のｎ型不純物を含む。また、結晶層２３の上面にはＮｉ、Ｃｏ、Ｅｒ、Ｐｔ、Ｐｄ等の金属を含む金属シリサイド層が形成されてもよい。
【００９０】
ゲート電極２５は、例えば、ｎ型不純物を含む多結晶シリコン等のＳｉ系多結晶からなる。ｎ型不純物としては、Ａｓ、Ｐ等が用いられる。また、ゲート電極２５の上面にはＮｉ、Ｃｏ、Ｅｒ、Ｐｔ、Ｐｄ等の金属を含むシリサイド層が形成されてもよい。
【００９１】
結晶層２３、ゲート絶縁膜２４、およびゲート側壁２６は、ｐ型トランジスタ領域１０の結晶層１３、ゲート絶縁膜１４、およびゲート側壁１６とそれぞれ同一の材料からなる。
【００９２】
以下に、本実施の形態に係る半導体装置の製造方法の一例について説明するが、実際にはこれに限られるものではない。
【００９３】
（半導体装置の製造）
図９Ａ（ａ）〜（ｄ）、図９Ｂ（ｅ）、（ｆ）は、本発明の第４の実施の形態に係る半導体装置１ｃの製造工程を示す断面図である。
【００９４】
まず、図９Ａ（ａ）に示すように、半導体基板２内に埋め込み素子分離法により素子分離領域３を形成し、ｐ型トランジスタ領域１０とｎ型トランジスタ領域２０を分離する。続いて、厚さ１０ｎｍ以下の自然酸化膜（図示しない）を形成した後、イオン注入法により導電型不純物を半導体基板２表面に注入し、ｐ型トランジスタ領域１０にｎ型ウェル（図示しない）およびチャネル領域１８を形成し、ｎ型トランジスタ領域２０にｐ型ウェル（図示しない）および第２の領域２８ｂを形成する。その後、ＲＴＡ（Rapid Thermal Annealing）等の熱処理を行い、ｐ型ウェル、ｎ型ウェル、チャネル領域１８、および第２の領域２８ｂ内の導電型不純物を活性化させる。
【００９５】
次に、図９Ａ（ｂ）に示すように、半導体基板２の上面の自然酸化膜を除去した後、ｐ型トランジスタ領域１０のチャネル領域１８上に不純物供給層１１を形成し、ｎ型トランジスタ領域２０の第２の領域２８ｂ上に不純物供給層２１を形成する。
【００９６】
不純物供給層１１、２１は、Ｂ、Ｎ、Ｆ等の不純物をインサイチュドーピングしながら半導体基板２の表面を下地としてＳｉ結晶をエピタキシャル成長させることにより、同時に形成される。
【００９７】
次に、図９Ａ（ｃ）に示すように、不純物供給層１１、２１上に不純物拡散抑制層１２、２２および結晶層１３、２３を形成する。
【００９８】
不純物拡散抑制層１２、２２は、不純物供給層１１、２１を下地として、Ｓｉ：Ｃ結晶等をエピタキシャル成長させることにより、同時に形成される。また、結晶層１３、２３は、不純物拡散抑制層１２、２２を下地として、Ｓｉ結晶等をエピタキシャル成長させることにより、同時に形成される。
【００９９】
次に、図９Ａ（ｄ）に示すように、結晶層１３、２３上にゲート絶縁膜１４、２４およびゲート電極１５、２５を形成する。
【０１００】
次に、図９Ｂ（ｅ）に示すように、結晶層１３、２３中にエクステンション領域１７ｅ、２７ｅを含むソース・ドレイン領域１７、２７の浅い領域をそれぞれ形成する。
【０１０１】
次に、図９Ｂ（ｆ）に示すように、ゲート電極１５、２５の側面にゲート側壁１６、２６を形成し、ｐ型トランジスタ領域１０の半導体基板２、不純物供給層１１、不純物拡散抑制層１２および結晶層１３中にソース・ドレイン領域１７の深い高濃度領域を形成し、ｎ型トランジスタ領域２０の半導体基板２、不純物供給層２１、不純物拡散抑制層２２および結晶層２３中にソース・ドレイン領域２７の深い高濃度領域を形成する。これにより、図６に示される半導体装置１ｃが得られる。
【０１０２】
なお、この後、ゲート電極１５、２５の上面、および結晶層１３、２３の上面の露出部分にシリサイド層を形成してもよい。
【０１０３】
（第４の実施の形態の効果）
本発明の第４の実施の形態によれば、不純物拡散抑制層１２を形成することにより、ソース・ドレイン領域１７のエクステンション領域１７ｅに含まれるｐ型不純物の下層への拡散を抑制し、エクステンション領域１７ｅの不純物濃度プロファイルを急峻に保つことができる。
【０１０４】
また、不純物拡散抑制層２２を形成することにより、チャネル領域２８の第２の領域２８ｂに含まれるｐ型不純物の第１の領域２８ａへの拡散を抑制し、チャネル領域２８の不純物濃度プロファイルを急峻に保つことができる。
【０１０５】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
【０１０６】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【符号の説明】
【０１０７】
１ａ、１ｂ、１ｃ 半導体装置、 ２ 半導体基板、 １０ ｐ型トランジスタ領域、 ２０ ｎ型トランジスタ領域、 １１、２１ 不純物供給層、 １２、２２ 不純物拡散抑制層、 １３、２３ 結晶層、 １４、２４ ゲート絶縁膜、 １５、２５ ゲート電極、 １７、２７ ソース・ドレイン領域、 １８、２８ チャネル領域、 ２８ａ 第１の領域、 ２８ｂ 第２の領域
【特許請求の範囲】
【請求項１】
半導体基板上に形成された結晶層と、
前記結晶層上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板と前記結晶層との間に形成された、前記ゲート電極の下方の領域において第１の不純物を含むＣ含有Ｓｉ系結晶からなる不純物拡散抑制層と、
前記半導体基板、前記不純物拡散抑制層、および前記結晶層内の前記ゲート電極の両側に形成され、前記結晶層内にエクステンション領域を有する、ｐ導電型を有する第２の不純物を含むｐ型ソース・ドレイン領域と、
を有し、
前記Ｃ含有Ｓｉ系結晶は前記第２の不純物の拡散を抑制する機能を有し、
前記第１の不純物は、前記Ｃ含有Ｓｉ系結晶内の固定電荷の発生を抑制する機能を有する、半導体装置。
【請求項２】
ｐ型トランジスタ領域およびｎ型トランジスタ領域を有する半導体基板と、
前記ｐ型トランジスタ領域の前記半導体基板上に形成された第１の結晶層と、
前記第１の結晶層上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、
前記半導体基板と前記第１の結晶層との間に形成された、前記第１のゲート電極の下方の領域において第１の不純物を含むＣ含有Ｓｉ系結晶からなる第１の不純物拡散抑制層と、
前記ｐ型トランジスタ領域の前記半導体基板、前記第１の不純物拡散抑制層、および前記第１の結晶層内の、前記第１のゲート電極の両側に形成され、前記第１の結晶層内にエクステンション領域を有する、ｐ導電型を有する第２の不純物を含むｐ型ソース・ドレイン領域と、
前記ｐ型ソース・ドレイン領域の間に形成されたｎ型チャネル領域と、
前記ｎ型トランジスタ領域の前記半導体基板上に形成された第２の結晶層と、
前記第２の結晶層上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、
前記半導体基板と前記第２の結晶層との間に形成された、前記第２のゲート電極の下方の領域において前記第１の不純物を含む前記Ｃ含有Ｓｉ系結晶からなる第２の不純物拡散抑制層と、
前記ｎ型トランジスタ領域の前記半導体基板、前記第２の不純物拡散抑制層、および前記第２の結晶層内の、前記第２のゲート電極の両側に形成されたｎ型ソース・ドレイン領域と、
前記ｎ型ソース・ドレイン領域の間に形成され、前記第２の不純物を含み、前記第２の不純物拡散抑制層上の領域における前記第２の不純物の濃度が、前記第２の不純物拡散抑制層下の領域における前記第２の不純物の濃度よりも小さいｐ型チャネル領域と、
を有し、
前記Ｃ含有Ｓｉ系結晶は前記第２の不純物の拡散を抑制する機能を有し、
前記第１の不純物は、前記Ｃ含有Ｓｉ系結晶内の固定電荷の発生を抑制する機能を有する、半導体装置。
【請求項３】
前記第１の不純物は、Ｓｉ系結晶の格子間に侵入することができる程度に原子半径が小さく、かつＣと結合する性質を有する元素である、
請求項１または２に記載の半導体装置。
【請求項４】
前記第１の不純物は、Ｂ、Ｎ、およびＦのうち、少なくともいずれか１つから選択される、
請求項３に記載の半導体装置。
【請求項５】
前記不純物拡散抑制層の下に前記第１の不純物を含む不純物供給層が形成され、
前記不純物拡散抑制層内の前記第１の不純物の濃度分布は、前記不純物拡散抑制層の厚さ方向の中間よりも下側にピークがある、
請求項１に記載の半導体装置。
【請求項１】
半導体基板上に形成された結晶層と、
前記結晶層上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板と前記結晶層との間に形成された、前記ゲート電極の下方の領域において第１の不純物を含むＣ含有Ｓｉ系結晶からなる不純物拡散抑制層と、
前記半導体基板、前記不純物拡散抑制層、および前記結晶層内の前記ゲート電極の両側に形成され、前記結晶層内にエクステンション領域を有する、ｐ導電型を有する第２の不純物を含むｐ型ソース・ドレイン領域と、
を有し、
前記Ｃ含有Ｓｉ系結晶は前記第２の不純物の拡散を抑制する機能を有し、
前記第１の不純物は、前記Ｃ含有Ｓｉ系結晶内の固定電荷の発生を抑制する機能を有する、半導体装置。
【請求項２】
ｐ型トランジスタ領域およびｎ型トランジスタ領域を有する半導体基板と、
前記ｐ型トランジスタ領域の前記半導体基板上に形成された第１の結晶層と、
前記第１の結晶層上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、
前記半導体基板と前記第１の結晶層との間に形成された、前記第１のゲート電極の下方の領域において第１の不純物を含むＣ含有Ｓｉ系結晶からなる第１の不純物拡散抑制層と、
前記ｐ型トランジスタ領域の前記半導体基板、前記第１の不純物拡散抑制層、および前記第１の結晶層内の、前記第１のゲート電極の両側に形成され、前記第１の結晶層内にエクステンション領域を有する、ｐ導電型を有する第２の不純物を含むｐ型ソース・ドレイン領域と、
前記ｐ型ソース・ドレイン領域の間に形成されたｎ型チャネル領域と、
前記ｎ型トランジスタ領域の前記半導体基板上に形成された第２の結晶層と、
前記第２の結晶層上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、
前記半導体基板と前記第２の結晶層との間に形成された、前記第２のゲート電極の下方の領域において前記第１の不純物を含む前記Ｃ含有Ｓｉ系結晶からなる第２の不純物拡散抑制層と、
前記ｎ型トランジスタ領域の前記半導体基板、前記第２の不純物拡散抑制層、および前記第２の結晶層内の、前記第２のゲート電極の両側に形成されたｎ型ソース・ドレイン領域と、
前記ｎ型ソース・ドレイン領域の間に形成され、前記第２の不純物を含み、前記第２の不純物拡散抑制層上の領域における前記第２の不純物の濃度が、前記第２の不純物拡散抑制層下の領域における前記第２の不純物の濃度よりも小さいｐ型チャネル領域と、
を有し、
前記Ｃ含有Ｓｉ系結晶は前記第２の不純物の拡散を抑制する機能を有し、
前記第１の不純物は、前記Ｃ含有Ｓｉ系結晶内の固定電荷の発生を抑制する機能を有する、半導体装置。
【請求項３】
前記第１の不純物は、Ｓｉ系結晶の格子間に侵入することができる程度に原子半径が小さく、かつＣと結合する性質を有する元素である、
請求項１または２に記載の半導体装置。
【請求項４】
前記第１の不純物は、Ｂ、Ｎ、およびＦのうち、少なくともいずれか１つから選択される、
請求項３に記載の半導体装置。
【請求項５】
前記不純物拡散抑制層の下に前記第１の不純物を含む不純物供給層が形成され、
前記不純物拡散抑制層内の前記第１の不純物の濃度分布は、前記不純物拡散抑制層の厚さ方向の中間よりも下側にピークがある、
請求項１に記載の半導体装置。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【公開番号】特開２０１０−１７１１７４（Ｐ２０１０−１７１１７４Ａ）
【公開日】平成２２年８月５日（２０１０．８．５）
【国際特許分類】
【出願番号】特願２００９−１１７６８（Ｐ２００９−１１７６８）
【出願日】平成２１年１月２２日（２００９．１．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年８月５日（２０１０．８．５）
【国際特許分類】
【出願日】平成２１年１月２２日（２００９．１．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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