半導体装置及びその製造方法
【課題】ダミーゲート電極の除去により形成されたゲート溝へのゲート電極材料の埋め込み性を改善することにより、適切な閾値電圧を持つ電界効果型トランジスタを備えた半導体装置を容易に実現できるようにする。
【解決手段】ゲート電極１１１ｂは、それぞれ金属又は導電性金属化合物からなる第１導電膜１０８ｂ、第２導電膜１０９ｂ及び第３導電膜１１０ｂが下から順に形成された積層構造を有し、ゲート電極１１１ａは、第２導電膜１０９ａ及び第３導電膜１１０ａが下から順に形成された積層構造を有する。第１導電膜１０８ｂの仕事関数と第２導電膜１０９ａ、１０９ｂの仕事関数とは異なっている。第１導電膜１０８ｂは板状に形成されており、第２導電膜１０９ａ、１０９ｂは凹形状に形成されている。
【解決手段】ゲート電極１１１ｂは、それぞれ金属又は導電性金属化合物からなる第１導電膜１０８ｂ、第２導電膜１０９ｂ及び第３導電膜１１０ｂが下から順に形成された積層構造を有し、ゲート電極１１１ａは、第２導電膜１０９ａ及び第３導電膜１１０ａが下から順に形成された積層構造を有する。第１導電膜１０８ｂの仕事関数と第２導電膜１０９ａ、１０９ｂの仕事関数とは異なっている。第１導電膜１０８ｂは板状に形成されており、第２導電膜１０９ａ、１０９ｂは凹形状に形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メタルゲート電極を有する電界効果型トランジスタを備えた半導体装置及びその製造方法に関し、特に、ゲートラストプロセスを用いて適切な閾値電圧を得るための技術に関するものである。
【背景技術】
【０００２】
電界効果型トランジスタ（ＦＥＴ：Field Effect Transistor ）の高性能化のために、従来のシリコン酸化膜よりも比誘電率の高い金属酸化物（High-k）材料をゲート絶縁膜に採用し、且つ従来のポリシリコン膜に代えて金属材料をゲート電極に採用したHigh-k／メタルゲート構造を備えたトランジスタの開発が進められている。
【０００３】
High-k材料を用いたHigh-kゲート絶縁膜においては、誘電率が高いため、物理的な膜厚を厚くしてもゲート容量を維持して高い駆動電流を得ることができる。加えて、物理的な膜厚を厚くすることによって、リーク電流を抑制できるという効果も得られる。
【０００４】
また、金属材料を用いたメタルゲート電極においては、ポリシリコン電極の場合に発生するゲート電極空乏化に起因する実効的なゲート絶縁膜厚の増加は起こらない。
【０００５】
メタルゲート電極を採用する場合、低い閾値電圧を実現するために、ｎ型ＭＩＳ（Metal Insulator Semiconductor ）トランジスタにおいてはＳｉの伝導帯端（４．０５ｅＶ）に近い仕事関数を持つ金属材料を、ｐ型ＭＩＳトランジスタにおいてはＳｉの価電子帯端（５．１７ｅＶ）に近い仕事関数を持つ金属材料をそれぞれ用いることが望ましい。
【０００６】
しかしながら、一般的なゲートファーストプロセスにおいて、ｎ型トランジスタ及びｐ型トランジスタのそれぞれのゲート電極として異なる金属材料を用いると、物理的性質及び化学的性質の異なる材料からなる複数の金属膜をエッチングによりパターニングする必要があるので、加工が難しくなるという問題があった。
【０００７】
この加工上の問題を解決して、High-k／メタルゲート構造を有するトランジスタを実現する方法の１つとして、ゲートラストプロセスが提案されている（例えば特許文献１参照）。
【０００８】
図６は、特許文献１のゲートラストプロセスを用いて製造された従来の半導体装置の断面図である。
【０００９】
図６に示すように、半導体基板４００の上部におけるｎ型トランジスタ形成領域３０にはＰウェル領域４０１ａが形成されていると共に、半導体基板４００の上部におけるｐ型トランジスタ形成領域４０にはＮウェル領域４０１ｂが形成されている。ここで、ｎ型トランジスタ形成領域３０及びｐ型トランジスタ形成領域４０はそれぞれ、半導体基板４００の上部に形成された素子分離領域４０２によって区画されており、Ｐウェル領域４０１ａのうち素子分離領域４０２に囲まれた部分がｐ型活性領域４０３ａとなり、Ｎウェル領域４０１ｂのうち素子分離領域４０２に囲まれた部分がｎ型活性領域４０３ｂとなる。
【００１０】
ｐ型活性領域４０３ａ上には、ｐ型活性領域４０３ａを底部とし且つ絶縁性サイドウォールスペーサ４１２ａを側壁部とするゲート溝４０４ａが形成されている。ゲート溝４０４ａの底面及び側面を覆うようにHigh-kゲート絶縁膜４０６ａが形成されており、High-kゲート絶縁膜４０６ａを挟んでゲート溝４０４ａ内にゲート電極４１１ａが形成されている。ゲート電極４１１ａは、High-kゲート絶縁膜４０６ａに沿って凹形状に形成された金属障壁層４０８ａと、金属障壁層４０８ａに沿って凹形状に形成された金属膜４０９ａと、金属膜４０９ａ上にゲート溝４０４ａが埋まるように形成されたキャップ金属膜４１０ａとからなる。すなわち、ゲート電極４１１ａは３層構造を有している。ｐ型活性領域４０３ａにおけるゲート電極４１１ａの両側端部下から両側方下までの部分にはｎ型エクステンション領域４１３ａが形成されており、ｐ型活性領域４０３ａにおけるゲート電極４１１ａから見てｎ型エクステンション領域４１３ａの外側には、ｎ型エクステンション領域４１３ａと接続するｎ型ソース／ドレイン領域４１５ａが形成されている。
【００１１】
ｎ型活性領域４０３ｂ上には、ｎ型活性領域４０３ｂを底部とし且つ絶縁性サイドウォールスペーサ４１２ｂを側壁部とするゲート溝４０４ｂが形成されている。ゲート溝４０４ｂの底面及び側面を覆うようにHigh-kゲート絶縁膜４０６ｂが形成されており、High-kゲート絶縁膜４０６ｂを挟んでゲート溝４０４ｂ内にゲート電極４１１ｂが形成されている。ゲート電極４１１ｂは、High-kゲート絶縁膜４０６ｂに沿って凹形状に形成された金属障壁層４０８ｂと、金属障壁層４０８ｂに沿って凹形状に形成された金属膜４０９ｂと、金属膜４０９ｂ上にゲート溝４０４ｂが埋まるように形成されたキャップ金属膜４１０ｂとからなる。すなわち、ゲート電極４１１ｂは３層構造を有している。ｎ型活性領域４０３ｂにおけるゲート電極４１１ｂの両側端部下から両側方下までの部分にはｐ型エクステンション領域４１３ｂが形成されており、ｎ型活性領域４０３ｂにおけるゲート電極４１１ｂから見てｐ型エクステンション領域４１３ｂの外側には、ｐ型エクステンション領域４１３ｂと接続するｐ型ソース／ドレイン領域４１５ｂが形成されている。
【００１２】
尚、ｎ型ソース／ドレイン領域４１５ａ上には金属シリサイド膜４１６ａが形成されていると共に、ｐ型ソース／ドレイン領域４１５ｂ上には金属シリサイド膜４１６ｂが形成されている。
【００１３】
また、ゲート電極４１１ａ及び４１１ｂ並びに絶縁性サイドウォールスペーサ４１２ａ及び４１２ｂが形成されていない部分の半導体基板４００上には層間絶縁膜４１７が形成されている。
【００１４】
図６に示す従来の半導体装置の製造方法は以下の通りである。
【００１５】
まず、Ｐウェル領域４０１ａ及びＮウェル領域４０１ｂのそれぞれの上に、ダミーゲート絶縁膜（図示省略）を介して、犠牲層となるポリシリコン膜からなるダミーゲート電極（図示省略）を通常のゲート加工法によって形成する。続いて、ｎ型エクステンション領域４１３ａ及びｐ型エクステンション領域４１３ｂを形成するための不純物注入、絶縁性サイドウォールスペーサ４１２ａ及び４１２ｂの形成、ｎ型ソース／ドレイン領域４１５ａ及びｐ型ソース／ドレイン領域４１５ｂを形成するための不純物注入、不純物活性化のための高温熱処理を含む活性化アニール、並びに金属シリサイド膜４１６ａ及び４１６ｂの形成を順次行う。続いて、前述の各ダミーゲート電極を覆うように半導体基板４００上に層間絶縁層４１７を形成した後、各ダミーゲート電極が露出するまで、ＣＭＰ（Chemical Mechanical Polishing ）により層間絶縁層４１７の上部を研磨除去し、その後、各ダミーゲート電極及び各ダミーゲート絶縁膜をエッチングにより除去してゲート溝４０４ａ及び４０４ｂを形成する。続いて、ゲート溝４０４ａ及び４０４ｂの底面及び側面を覆うようにHigh-kゲート絶縁膜４０６ａ及び４０６ｂを形成した後、High-kゲート絶縁膜４０６ａ及び４０６ｂを挟んでゲート溝４０４ａ及び４０４ｂ内に、前述の構造を持つゲート電極（ダマシンゲート電極）４１１ａ及び４１１ｂを形成する。
【００１６】
以上に説明した従来の半導体装置の製造方法においては、エッチングによりダミーゲート電極をパターニング形成する際に、ｎ型トランジスタ及びｐ型トランジスタのいずれのダミーゲート電極にも同一の材料を用いているため、ゲート加工が容易になる。さらに、High-kゲート絶縁膜４０６ａ及び４０６ｂ及びゲート電極（メタルゲート電極）４１１ａ及び４１１ｂの形成前に、高温熱処理が必要な不純物活性化アニールを行っているため、High-k／メタルゲート構造が高温にさらされることがないので、例えばアルミニウムなどの耐熱性の低い材料をメタルゲート電極に用いることが可能になる。その結果、ｎ型トランジスタ（ＦＥＴ）及びｐ型トランジスタ（ＦＥＴ）のそれぞれに適したメタルゲート電極材料の選択を容易に行うことができるので、各トランジスタの閾値電圧制御が容易になる。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特表２００８−５１５１９０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかしながら、特許文献１に開示されているゲートラストプロセスを用いてトランジスタを形成する場合、ダミーゲート電極除去後の微細なトレンチ（ゲート溝）内部に、ｎ型トランジスタ及びｐ型トランジスタのそれぞれに適した仕事関数を有する異なる金属膜を形成する必要があるので、ゲート溝への金属材料の埋め込み性が悪化するという問題が生じる。
【００１９】
すなわち、特許文献１に開示されている従来技術では、ダミーゲート電極及びダミーゲート絶縁膜の除去により形成されたゲート溝４０４ａ及び４０４ｂの底面及び側面を覆うようにHigh-kゲート絶縁膜４０６ａ及び４０６ｂを形成した後、High-kゲート絶縁膜４０６ａ及び４０６ｂに沿って金属障壁層４０８ａ及び４０８ｂを凹形状に形成している。ここで、金属障壁層４０８ａ及び４０８ｂは、High-kゲート絶縁膜４０６ａ及び４０６ｂと仕事関数調整用の金属膜４０９ａ及び４０９ｂとの密着性を改善することと、High-kゲート絶縁膜４０６ａ及び４０６ｂと金属膜４０９ａ及び４０９ｂとの直接反応を抑制することとを目的として形成されており、ｎ型トランジスタの金属障壁層４０８ａの材料とｐ型トランジスタの金属障壁層４０８ｂの材料とは同じである。続いて、金属障壁層４０８ａ及び４０８ｂに沿って金属膜４０９ａ及び４０９ｂを凹形状に形成している。ここで、仕事関数調整用の金属膜４０９ａ及び４０９ｂとしては、ｐ型トランジスタ及びｎ型トランジスタで異なる材料が使用される。その後、金属膜４０９ａ及び４０９ｂ上にゲート溝４０４ａ及び４０４ｂが埋まるようにキャップ金属膜４１０ａ及び４１０ｂを形成している。ここで、キャップ金属膜４１０ａ及び４１０ｂとしては、ｐ型トランジスタ及びｎ型トランジスタで共通の材料が使用される。以上のようにして、それぞれ３層構造を有するゲート電極（メタルゲート電極）４１１ａ及び４１１ｂが形成される。
【００２０】
しかしながら、特許文献１に開示されている従来技術では、図６に示すように、ゲート溝４０４ａ及び４０４ｂの内部に、High-kゲート絶縁膜４０６ａ及び４０６ｂ、金属障壁層４０８ａ及び４０８ｂ、並びに金属膜４０９ａ及び４０９ｂをそれぞれ凹形状に形成した後、キャップ金属膜４１０ａ及び４１０ｂによってゲート溝４０４ａ及び４０４ｂを埋め込んでいる。このため、上層の膜ほど埋め込み時のアスペクト比が増大する結果、ゲート溝４０４ａ及び４０４ｂへの金属材料の埋め込み性が悪化するので、積層構造を持つダマシンゲート電極の形成を安定して行うことが困難になるという問題が発生する。
【００２１】
前記に鑑み、本発明は、ダミーゲート電極の除去により形成されたゲート溝へのゲート電極材料の埋め込み性を改善することにより、適切な閾値電圧を持つ電界効果型トランジスタを備えた半導体装置を容易に実現できるようにすることを目的とする。
【課題を解決するための手段】
【００２２】
前記に鑑み、本発明に係る半導体装置は、基板上部の第１活性領域上に形成された第１電界効果型トランジスタと、前記基板上部の第２活性領域上に形成された第２電界効果型トランジスタとを備えた半導体装置であって、前記第１電界効果型トランジスタは、第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成され且つダマシンゲート電極構造を持つ第１ゲート電極とを有し、前記第２電界効果型トランジスタは、第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成され且つダマシンゲート電極構造を持つ第２ゲート電極とを有し、前記第１ゲート電極は、それぞれ金属又は導電性金属化合物からなる第１導電膜、第２導電膜及び第３導電膜が下から順に形成された積層構造を有し、前記第２ゲート電極は、前記第２導電膜及び前記第３導電膜が下から順に形成された積層構造を有し、前記第１導電膜の仕事関数と前記第２導電膜の仕事関数とは異なっており、前記第１導電膜は板状に形成されており、前記第２導電膜は凹形状に形成されている。尚、前記第３導電膜は、前記第２導電膜により形成される凹部が埋まるように形成されていてもよい。
【００２３】
本発明に係る半導体装置において、前記第１電界効果型トランジスタの閾値電圧の絶対値は、前記第２電界効果型トランジスタの閾値電圧の絶対値よりも高くてもよい。例えば、前記第１電界効果型トランジスタはｐ型トランジスタであり、前記第２電界効果型トランジスタはｎ型トランジスタであってもよい。この場合、前記第１導電膜は、ルテニウム、パラジウム、白金、チタニウム、タングステン、タンタル、ルテニウム又はチタニウムアルミニウムのいずれかを含む金属窒化物から構成されており、前記第２導電膜は、ハフニウム、ジルコニウム、チタニウム、タンタル若しくはアルミニウムのいずれかの金属、又はこれらの金属のいずれかを含む金属炭化物から構成されていてもよい。
【００２４】
本発明に係る半導体装置において、前記第１電界効果型トランジスタの閾値電圧の絶対値は、前記第２電界効果型トランジスタの閾値電圧の絶対値よりも低くてもよい。例えば、前記第１電界効果型トランジスタはｎ型トランジスタであり、前記第２電界効果型トランジスタはｐ型トランジスタであってもよい。この場合、前記第１導電膜は、ハフニウム、ジルコニウム、チタニウム、タンタル若しくはアルミニウムのいずれかの金属、又はこれらの金属のいずれかを含む金属炭化物から構成されており、前記第２導電膜は、ルテニウム、パラジウム、白金、チタニウム、タングステン、タンタル、ルテニウム又はチタニウムアルミニウムのいずれかを含む金属窒化物から構成されていてもよい。
【００２５】
本発明に係る半導体装置において、前記第３導電膜は、タングステン、ポリシリコン、アルミニウム又は銅から構成されていてもよい。
【００２６】
本発明に係る半導体装置において、前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜はそれぞれ、下地絶縁膜と、前記下地絶縁膜上に形成された高誘電率絶縁膜とを含んでいてもよい。尚、本願において、高誘電率絶縁膜とは、ＳｉＮ膜よりも高い比誘電率を持つ絶縁膜を意味する。また、前記下地絶縁膜は、シリコン酸化膜又はシリコン酸窒化膜であってもよいし、前記高誘電率絶縁膜は、比誘電率が８以上の高誘電率材料から構成されていてもよい。
【００２７】
本発明に係る半導体装置において、前記第１導電膜の厚さは、５ｎｍ以上で且つ１５ｎｍ以下であってもよい。
【００２８】
本発明に係る半導体装置において、前記第２導電膜の厚さは、５ｎｍ以上で且つ１０ｎｍ以下であってもよい。
【００２９】
また、本発明に係る半導体装置の製造方法は、基板上部の第１活性領域上に形成された第１電界効果型トランジスタと、前記基板上部の第２活性領域上に形成された第２電界効果型トランジスタとを備えた半導体装置の製造方法であって、前記第１活性領域上及び前記第２活性領域上に、ゲート絶縁膜となる絶縁膜、金属又は導電性金属化合物からなる第１導電膜、及び犠牲膜を順次形成する工程（ａ）と、前記犠牲膜、前記第１導電膜及び前記絶縁膜を選択的に除去して、前記第１活性領域上に前記絶縁膜からなる第１ゲート絶縁膜を介して前記第１導電膜及び前記犠牲膜からなる第１ダミーゲート電極を形成すると共に前記第２活性領域上に前記絶縁膜からなる第２ゲート絶縁膜を介して前記第１導電膜及び前記犠牲膜からなる第２ダミーゲート電極を形成する工程（ｂ）と、前記第１ダミーゲート電極及び前記第２ダミーゲート電極を覆うように、前記第１活性領域上及び前記第２活性領域上に層間絶縁膜を形成し、その後、前記第１ダミーゲート電極及び前記第２ダミーゲート電極のそれぞれにおける前記犠牲膜が露出するように、前記層間絶縁膜を薄くする工程（ｃ）と、前記工程（ｃ）の後、前記第１ダミーゲート電極及び前記第２ダミーゲート電極のそれぞれにおける前記犠牲膜を除去して、第１ゲート溝及び第２ゲート溝を形成する工程（ｄ）と、前記第２ゲート溝内の前記第１導電膜を選択的に除去する工程（ｅ）と、前記工程（ｅ）の後、前記第１ゲート溝及び前記第２ゲート溝のそれぞれにおける底面及び側壁面を覆うように、金属又は導電性金属化合物からなる第２導電膜を形成し、その後、前記第２導電膜上に金属又は導電性金属化合物からなる第３導電膜を形成し、それにより、前記第１活性領域上に前記第１ゲート絶縁膜を介して前記第１導電膜、前記第２導電膜及び前記第３導電膜からなる第１ゲート電極を形成すると共に前記第２活性領域上に前記第２ゲート絶縁膜を介して前記第２導電膜及び前記第３導電膜からなる第２ゲート電極を形成する工程（ｆ）とを備え、前記第１導電膜の仕事関数と前記第２導電膜の仕事関数とは異なる。
【００３０】
本発明に係る半導体装置の製造方法において、前記工程（ｂ）と前記工程（ｃ）との間に、前記第１活性領域における前記第１ダミーゲート電極の両側方下に位置する部分に第１ソース／ドレイン領域を形成する工程（ｇ１）と、前記第２活性領域における前記第２ダミーゲート電極の両側方下に位置する部分に第２ソース／ドレイン領域を形成する工程（ｇ２）とをさらに備えていてもよい。この場合、前記工程（ｂ）と前記工程（ｇ１）及び前記工程（ｇ２）との間に、前記第１ダミーゲート電極の両側面上に第１絶縁性サイドウォールスペーサを形成すると共に前記第２ダミーゲート電極の両側面上に第２絶縁性サイドウォールスペーサを形成する工程（ｈ）をさらに備えていてもよい。また、前記工程（ｂ）と前記工程（ｈ）との間に、前記第１活性領域における少なくとも前記第１ダミーゲート電極の両側端部下に位置する部分に、前記第１ソース／ドレイン領域と接続する第１エクステンション領域を形成する工程（ｉ１）と、前記第２活性領域における少なくとも前記第２ダミーゲート電極の両側端部下に位置する部分に、前記第２ソース／ドレイン領域と接続する第２エクステンション領域を形成する工程（ｉ２）とをさらに備えていてもよい。また、前記工程（ｇ１）及び前記工程（ｇ２）と前記工程（ｃ）との間に、前記第１ソース／ドレイン領域上に第１金属シリサイド膜を形成すると共に前記第２ソース／ドレイン領域上に第２金属シリサイド膜を形成する工程（ｊ）をさらに備えていてもよい。
【００３１】
本発明に係る半導体装置の製造方法において、前記工程（ｆ）では、前記第１ゲート溝及び前記第２ゲート溝が埋まるように、前記第３導電膜が形成されてもよい。
【００３２】
本発明に係る半導体装置の製造方法において、前記工程（ｆ）では、前記第２導電膜及び前記第３導電膜は前記層間絶縁膜上にも形成され、前記第２導電膜及び前記第３導電膜のそれぞれにおける前記第１ゲート溝及び前記第２ゲート溝の外側に位置する部分を除去することにより、前記第１ゲート電極及び前記第２ゲート電極が形成されてもよい。
【発明の効果】
【００３３】
本発明によると、ダミーゲート電極の除去により形成されたゲート溝へのゲート電極材料の埋め込み性を改善することができるので、適切な閾値電圧を持つ電界効果型トランジスタを備えた半導体装置を容易に実現することができる。
【図面の簡単な説明】
【００３４】
【図１】図１は、実施形態に係る半導体装置の断面図である。
【図２】図２（ａ）及び（ｂ）は、実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】図３（ａ）及び（ｂ）は、実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】図４（ａ）及び（ｂ）は、実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図５】図５（ａ）及び（ｂ）は、実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図６】図６は、従来の半導体装置の断面図である。
【発明を実施するための形態】
【００３５】
以下、本発明の一実施形態に係る半導体装置について、図面を参照しながら説明する。図１は、本実施形態に係る半導体装置の断面図である。
【００３６】
図１に示すように、本実施形態に係る半導体装置においては、例えばｐ型シリコン（Ｓｉ）からなる半導体基板１００の上部におけるｎ型トランジスタ形成領域１０にＰウェル領域１０１ａが形成されていると共に、半導体基板１００の上部におけるｐ型トランジスタ形成領域２０にＮウェル領域１０１ｂが形成されている。ここで、ｎ型トランジスタ形成領域１０及びｐ型トランジスタ形成領域２０はそれぞれ、半導体基板１００の上部に形成された素子分離領域１０２によって区画されており、Ｐウェル領域１０１ａのうち素子分離領域１０２に囲まれた部分がｐ型活性領域１０３ａとなり、Ｎウェル領域１０１ｂのうち素子分離領域１０２に囲まれた部分がｎ型活性領域１０３ｂとなる。
【００３７】
まず、半導体基板１００のｎ型トランジスタ形成領域１０に形成されるｎ型トランジスタ（ｎ型ＦＥＴ）の構成について説明する。
【００３８】
ｐ型活性領域１０３ａの上にはゲート絶縁膜１０７ａを介してゲート電極１１１ａが形成されている。ゲート電極１１１ａは、凹形状の金属電極１０９ａと、金属電極１０９ａにより形成された凹部を埋め込む金属電極１１０ａとからなる。ゲート絶縁膜１０７ａ及びゲート電極１１１ａの両側面上には、例えばシリコン窒化膜からなる絶縁性サイドウォールスペーサ１１２ａが形成されている。ｐ型活性領域１０３ａの上部における金属ゲート電極１１１ａの両側方下の領域にはｎ型エクステンション領域１１３ａが形成されていると共に、ｐ型活性領域１０３ａの上部における金属ゲート電極１１１ａから見てｎ型エクステンション領域１１３ａの外側の領域には、ｎ型エクステンション領域１１３ａと接続するｎ型ソース／ドレイン領域１１５ａが形成されている。ここで、ｎ型ソース／ドレイン領域１１５ａは、ｎ型エクステンション領域１１３ａよりも高濃度のｎ型不純物を含んでいる。ｎ型ソース／ドレイン領域１１５ａの表面部には、例えばニッケルシリサイド等からなる金属シリサイド膜１１６ａが形成されている。金属シリサイド膜１１６ａ及び素子分離領域１０２の上には、例えばシリコン酸化膜等からなる層間絶縁膜１１７が形成されている。
【００３９】
ここで、ゲート絶縁膜１０７ａは、例えば膜厚０．５ｎｍ程度のシリコン酸化膜からなる下地絶縁膜１０５ａと、当該下地絶縁膜１０５ａ上に形成された例えば膜厚２ｎｍ程度のハフニウム酸化膜等の絶縁性金属酸化膜からなる高誘電率絶縁膜１０６ａとから構成されている。尚、高誘電率絶縁膜とは、窒化シリコン（ＳｉＮ）膜よりも誘電率が高い絶縁膜（例えば比誘電率が８以上の絶縁膜）を意味するものとする。
【００４０】
また、ゲート電極１１１ａは、ゲート絶縁膜１０７ａを底面とし且つ絶縁性サイドウォールスペーサ１１２ａを側壁面とするゲート溝１０４ａ内に埋め込まれている。具体的には、ゲート電極１１１ａのうち金属電極１０９ａは、ゲート絶縁膜１０７ａの上面及び絶縁性サイドウォールスペーサ１１２ａの側面を覆うように凹形状に形成されており、ゲート電極１１１ａのうち金属電極１１０ａは、凹形状の金属電極１０９ａにより形成された凹部を埋め込むように形成されている。尚、金属電極１０９ａ及び１１０ａはいずれも、金属又は導電性金属化合物からなる。また、金属電極１０９ａは、例えば膜厚５ｎｍ程度の炭化タンタル（ＴａＣ）膜からなり、ｎ型ＦＥＴに適した仕事関数（例えば４．０ｅＶ〜４．３ｅＶ程度）を有する。また、金属電極１１０ａは、例えばタングステン（Ｗ）膜からなる。さらに、ゲート電極１１１ａのゲート長及び高さはそれぞれ例えば４０ｎｍ程度及び８０ｎｍ程度であり、絶縁性サイドウォールスペーサ１１２ａの幅は例えば４０ｎｍ程度である。
【００４１】
また、ｎ型エクステンション領域１１３ａは、ｐ型活性領域１０３ａの上部における絶縁性サイドウォールスペーサ１１２ａの下側に位置すると共に、平面視においてゲート電極１１１ａのゲート長方向の両端部とそれぞれ重なるように設けられている。また、ｎ型エクステンション領域１１３ａには、例えばヒ素（Ａｓ）等のｎ型不純物がドープされており、ｎ型エクステンション領域１１３ａの最大不純物濃度は例えば２×１０20atoms/cm3 程度である。また、ｎ型エクステンション領域１１３ａの接合深さ、つまり、ｎ型エクステンション領域１１３ａとｐ型活性領域１０３ａとの間で形成されるＰＮ接合面の、絶縁性サイドウォールスペーサ１１２ａの下面（つまり半導体基板１００の表面）からの深さは例えば２０ｎｍ程度である。
【００４２】
また、図示はしていないが、半導体基板１００のｐ型活性領域１０３ａにおいてｎ型エクステンション領域１１３ａをその下方及び側方から覆うように、例えばボロン（Ｂ）又はインジウム（Ｉｎ）等のｐ型不純物をドープした公知のポケット領域（ｐ型不純物濃度は例えば３×１０18atoms/cm3 程度）を形成してもよい。このようなｐ型ポケット領域をｐ型活性領域１０３ａに形成することにより、ｎ型ＦＥＴの短チャネル特性を改善することが可能となる。
【００４３】
また、ｎ型ソース／ドレイン領域１１５ａは、ｐ型活性領域１０３ａの上部におけるゲート電極１１１ａから見てｎ型エクステンション領域１１３ａの外側の領域に、当該ｎ型エクステンション領域１１３ａと接続するように形成されている。ｎ型ソース／ドレイン領域１１５ａには、例えばヒ素（Ａｓ）等のｎ型不純物がドープされており、ｎ型ソース／ドレイン領域１１５ａの最大不純物濃度は例えば１×１０21atoms/cm3 程度である。また、ｎ型ソース／ドレイン領域１１５ａの接合深さ、つまり、ｎ型ソース／ドレイン領域１１５ａとｐ型活性領域１０３ａとの間で形成されるＰＮ接合面の、半導体基板１００の表面からの深さは例えば８０ｎｍ程度である。
【００４４】
また、ｐ型活性領域１０３ａのうちゲート電極１１１ａの下側に位置する部分には、Ｐウェル領域１０１ａの形成及び閾値電圧の制御のために例えばボロン（Ｂ）又はインジウム（Ｉｎ）等のｐ型不純物が例えば１×１０17atoms/cm3 程度の濃度でドープされている。
【００４５】
次に、半導体基板１００のｐ型トランジスタ形成領域２０に形成されるｐ型トランジスタ（ｐ型ＦＥＴ）の構成について説明する。
【００４６】
ｎ型活性領域１０３ｂの上にはゲート絶縁膜１０７ｂを介してゲート電極１１１ｂが形成されている。ゲート電極１１１ｂは、平坦形状（板状）の金属電極１０８ｂと、金属電極１０８ｂ上に形成された凹形状の金属電極１０９ｂと、金属電極１０９ｂにより形成された凹部を埋め込む金属電極１１０ｂとからなる。ゲート絶縁膜１０７ｂ及びゲート電極１１１ｂの両側面上には、例えばシリコン窒化膜からなる絶縁性サイドウォールスペーサ１１２ｂが形成されている。ｎ型活性領域１０３ｂの上部における金属ゲート電極１１１ｂの両側方下の領域にはｐ型エクステンション領域１１３ｂが形成されていると共に、ｎ型活性領域１０３ｂの上部における金属ゲート電極１１１ｂから見てｐ型エクステンション領域１１３ｂの外側の領域には、ｐ型エクステンション領域１１３ｂと接続するｐ型ソース／ドレイン領域１１５ｂが形成されている。ここで、ｐ型ソース／ドレイン領域１１５ｂは、ｐ型エクステンション領域１１３ｂよりも高濃度のｐ型不純物を含んでいる。ｐ型ソース／ドレイン領域１１５ｂの表面部には、例えばニッケルシリサイド等からなる金属シリサイド膜１１６ｂが形成されている。金属シリサイド膜１１６ｂ及び素子分離領域１０２の上には、例えばシリコン酸化膜等からなる層間絶縁膜１１７が形成されている。
【００４７】
ここで、ゲート絶縁膜１０７ｂは、例えば膜厚０．５ｎｍ程度のシリコン酸化膜からなる下地絶縁膜１０５ｂと、当該下地絶縁膜１０５ｂ上に形成された例えば膜厚２ｎｍ程度のハフニウム酸化膜等の絶縁性金属酸化膜からなる高誘電率絶縁膜１０６ｂとから構成されている。尚、高誘電率絶縁膜とは、窒化シリコン（ＳｉＮ）膜よりも誘電率が高い絶縁膜（例えば比誘電率が８以上の絶縁膜）を意味するものとする。
【００４８】
また、ゲート電極１１１ｂのうち金属電極１０９ｂ及び１１０ｂは、板状の金属電極１０８ｂを底面とし且つ絶縁性サイドウォールスペーサ１１２ｂを側壁面とするゲート溝１０４ｂ内に埋め込まれている。具体的には、ゲート電極１１１ｂのうち金属電極１０８ｂは、ゲート絶縁膜１０７ｂの上面上に板状に形成されており、ゲート電極１１１ｂのうち金属電極１０９ｂは、金属電極１０８ｂの上面及び絶縁性サイドウォールスペーサ１１２ｂの側面を覆うように凹形状に形成されており、ゲート電極１１１ｂのうち金属電極１１０ｂは、凹形状の金属電極１０９ｂにより形成された凹部を埋め込むように形成されている。尚、金属電極１０８ｂ、１０９ｂ及び１１０ｂはいずれも、金属又は導電性金属化合物からなる。また、金属電極１０８ｂは、例えば膜厚５ｎｍ程度の窒化チタン（ＴｉＮ）膜からなり、ｐ型ＦＥＴに適した仕事関数（例えば４．７ｅＶ〜５．１ｅＶ程度）を有する。また、金属電極１０９ｂは、例えば膜厚５ｎｍ程度の炭化タンタル（ＴａＣ）膜から構成されている。また、金属電極１１０ｂは、例えばタングステン（Ｗ）膜から構成されている。さらに、ゲート電極１１１ｂのゲート長及び高さはそれぞれ例えば４０ｎｍ程度及び８０ｎｍ程度であり、絶縁性サイドウォールスペーサ１１２ｂの幅は例えば４０ｎｍ程度である。
【００４９】
また、ｐ型エクステンション領域１１３ｂは、ｎ型活性領域１０３ｂの上部における絶縁性サイドウォールスペーサ１１２ｂの下側に位置すると共に、平面視においてゲート電極１１１ｂのゲート長方向の両端部とそれぞれ重なるように設けられている。また、ｐ型エクステンション領域１１３ｂには、例えばボロン（Ｂ）等のｐ型不純物がドープされており、ｐ型エクステンション領域１１３ｂの最大不純物濃度は例えば２×１０20atoms/cm3 程度である。また、ｐ型エクステンション領域１１３ｂの接合深さ、つまり、ｐ型エクステンション領域１１３ｂとｎ型活性領域１０３ｂとの間で形成されるＰＮ接合面の、絶縁性サイドウォールスペーサ１１２ｂの下面（つまり半導体基板１００の表面）からの深さは例えば２０ｎｍ程度である。
【００５０】
また、図示はしていないが、半導体基板１００のｎ型活性領域１０３ｂにおいてｐ型エクステンション領域１１３ｂをその下方及び側方から覆うように、例えばヒ素（Ａｓ）又はアンチモン（Ｓｂ）等のｎ型不純物をドープした公知のポケット領域（ｎ型不純物濃度は例えば３×１０18atoms/cm3 程度）を形成してもよい。このようなｎ型ポケット領域をｎ型活性領域１０３ｂに形成することにより、ｐ型ＦＥＴの短チャネル特性を改善することが可能となる。
【００５１】
また、ｐ型ソース／ドレイン領域１１５ｂは、ｎ型活性領域１０３ｂの上部におけるゲート電極１１１ｂから見てｐ型エクステンション領域１１３ｂの外側の領域に、当該ｐ型エクステンション領域１１３ｂと接続するように形成されている。ｐ型ソース／ドレイン領域１１５ｂには、例えばボロン（Ｂ）等のｐ型不純物がドープされており、ｐ型ソース／ドレイン領域１１５ｂの最大不純物濃度は例えば１×１０21atoms/cm3 程度である。また、ｐ型ソース／ドレイン領域１１５ｂの接合深さ、つまり、ｐ型ソース／ドレイン領域１１５ｂとｎ型活性領域１０３ｂとの間で形成されるＰＮ接合面の、半導体基板１００の表面からの深さは例えば８０ｎｍ程度である。
【００５２】
また、ｎ型活性領域１０３ｂのうちゲート電極１１１ｂの下側に位置する部分には、Ｎウェル領域１０１ｂの形成及び閾値電圧の制御のために例えばヒ素（Ａｓ）等のｎ型不純物が例えば１×１０17atoms/cm3 程度の濃度でドープされている。
【００５３】
以下、本発明の一実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００５４】
図２（ａ）、（ｂ）、図３（ａ）、（ｂ）、図４（ａ）、（ｂ）及び図５（ａ）、（ｂ）は、本発明の一実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００５５】
まず、図２（ａ）に示すように、例えばシャロウトレンチ分離（Shallow Trench Isolation：ＳＴＩ）法等により、例えばボロン等のｐ型不純物を含むシリコンからなる半導体基板１００の上部に、ｎ型トランジスタ形成領域１０とｐ型トランジスタ形成領域２０とを区画する素子分離領域１０２を選択的に形成する。続いて、半導体基板１００の上部におけるｎ型トランジスタ形成領域１０にＰウェル領域１０１ａを形成すると共に、半導体基板１００の上部におけるｐ型トランジスタ形成領域２０にＮウェル領域１０１ｂを形成する。その後、第１のＰウェル領域１０１ａ及び第２のＮウェル領域１０１ｂのそれぞれに閾値電圧調整用の不純物をドープする。これにより、Ｐウェル領域１０１ａのうち素子分離領域１０２に囲まれた部分に不純物濃度が例えば１×１０17atoms/cm3 程度のｐ型活性領域１０３ａが形成されると共に、Ｎウェル領域１０１ｂのうち素子分離領域１０２に囲まれた部分に不純物濃度が例えば１×１０17atoms/cm3 程度のｎ型活性領域１０３ｂが形成される。
【００５６】
次に、図２（ｂ）に示すように、例えば公知の熱酸化によるゲート酸化膜形成方法を用いることにより、ｎ型トランジスタ形成領域１０内のｐ型活性領域１０３ａ上及びｐ型トランジスタ形成領域２０内のｎ型活性領域１０３ｂ上に、例えば膜厚０．５ｎｍ程度のシリコン酸化膜１０５を形成する。続いて、例えばＡＬＤ（Atomic Layer Deposition ）法を用いることにより、シリコン酸化膜１０５上に例えば膜厚２ｎｍ程度のハフニウム酸化膜１０６を形成する。続いて、例えばＡＬＤ法を用いることにより、ハフニウム酸化膜１０６上に例えば膜厚５ｎｍ程度の窒化チタン膜１０８を形成する。続いて、窒化チタン膜１０８上に、例えば膜厚１００ｎｍ程度のポリシリコン膜２０１と例えば膜厚３０ｎｍ程度のシリコン酸化膜２０２との積層膜を形成する。
【００５７】
次に、シリコン酸化膜２０２上に、ダミーゲート電極形成領域を覆うレジストパターン（図示省略）を形成した後、図３（ａ）に示すように、当該レジストパターンをマスクとして、シリコン酸化膜２０２、ポリシリコン膜２０１、窒化チタン膜１０８、ハフニウム酸化膜１０６及びシリコン酸化膜１０５に対してドライエッチングを行って順次パターニングし、その後、前記レジストパターンを除去する。ここで、エッチングガスとして、例えばＣＨ2 Ｆ2 ／ＳＦ6 混合ガスを用いて、シリコン酸化膜２０２、ポリシリコン膜２０１、窒化チタン膜１０８、ハフニウム酸化膜１０６及びシリコン酸化膜１０５を一度にエッチングしてもよい。
【００５８】
これにより、ｐ型活性領域１０３ａ（ｎ型トランジスタ形成領域１０）上に、パターニングされたシリコン酸化膜１０５からなる下地絶縁膜１０５ａと、パターニングされたハフニウム酸化膜１０６からなる高誘電率絶縁膜１０６ａとを有するゲート絶縁膜１０７ａが形成される。また、ゲート絶縁膜１０７ａ上に、パターニングされた窒化チタン膜１０８からなる金属電極１０８ａと、パターニングされたポリシリコン膜２０１からなるポリシリコン電極２０１ａと、パターニングされたシリコン酸化膜２０２からなるハードマスク２０２ａとを有するダミーゲート電極２１１ａが形成される。
【００５９】
同様に、ｎ型活性領域１０３ｂ（ｐ型トランジスタ形成領域２０）上に、パターニングされたシリコン酸化膜１０５からなる下地絶縁膜１０５ｂと、パターニングされたハフニウム酸化膜１０６からなる高誘電率絶縁膜１０６ｂとを有するゲート絶縁膜１０７ｂが形成される。また、ゲート絶縁膜１０７ｂ上に、パターニングされた窒化チタン膜１０８からなる金属電極１０８ｂと、パターニングされたポリシリコン膜２０１からなるポリシリコン電極２０１ｂと、パターニングされたシリコン酸化膜２０２からなるハードマスク２０２ｂとを有するダミーゲート電極２１１ｂが形成される。
【００６０】
尚、各ダミーゲート電極２１１ａ及び２１１ｂのゲート長寸法は、例えば４０ｎｍ程度である。
【００６１】
また、本実施形態では、ゲート絶縁膜１０７ａ及び１０７ｂのいずれも、最終構造におけるゲート絶縁膜として残存する。また、ｐ型トランジスタ形成領域２０のダミーゲート電極２１１ｂに含まれる金属電極１０８ｂも、最終構造におけるゲート電極の一部として残存する。
【００６２】
次に、図３（ｂ）に示すように、例えば公知の製造方法を用いて、エクステンション注入から金属シリサイド膜形成までの工程を行う。具体的には、まず、ｐ型トランジスタ形成領域２０を覆うレジストパターン（図示省略）を形成した後、当該レジストパターン及びダミーゲート電極２１１ａをマスクとして、ｎ型トランジスタ形成領域１０におけるｐ型活性領域１０３ａに例えばヒ素（Ａｓ）をイオン注入し、その後、前記レジストパターンを除去する。これにより、図３（ｂ）に示すように、ｐ型活性領域１０３ａの上部におけるダミーゲート電極２１１ａの両側方下の領域にｎ型エクステンション領域１１３ａが形成される。ここで、ヒ素（Ａｓ）のイオン注入は、例えば、加速エネルギーを２ｋｅＶとし、ドーズ量を１×１０15atoms/cm2 とする条件で行う。続いて、ｎ型トランジスタ形成領域１０を覆うレジストパターン（図示省略）を形成した後、当該レジストパターン及びダミーゲート電極２１１ｂをマスクとして、ｐ型トランジスタ形成領域２０におけるｎ型活性領域１０３ｂに例えば二フッ化ボロン（ＢＦ2 ）をイオン注入し、その後、前記レジストパターンを除去する。これにより、図３（ｂ）に示すように、ｎ型活性領域１０３ｂの上部におけるダミーゲート電極２１１ｂの両側方下の領域にｐ型エクステンション領域１１３ｂが形成される。ここで、二フッ化ボロン（ＢＦ2 ）のイオン注入は、例えば、加速エネルギーを２ｋｅＶとし、ドーズ量を１×１０15atoms/cm2 とする条件で行う。
【００６３】
尚、ｎ型エクステンション領域１１３ａ及びｐ型エクステンション領域１１３ｂの形成の順序は特に限定されない。
【００６４】
また、図示はしていないが、短チャネル特性の改善を図るために、ｎ型エクステンション領域１１３ａの形成の前又は後に、ｎ型トランジスタ形成領域１０のｐ型活性領域１０３ａに対してｐ型ポケット注入を行ってもよい。ｐ型ポケット注入は、例えば、ボロン（Ｂ）を、加速エネルギーが５ｋｅＶ、ドーズ量が３×１０13atoms/cm2 、チルト角が１５°及びツイスト角が０°の４回転注入の条件で行ってもよい。同様に、ｐ型エクステンション領域１１３ｂの形成の前又は後に、ｐ型トランジスタ形成領域２０のｎ型活性領域１０３ｂに対してｎ型ポケット注入を行ってもよい。ｎ型ポケット注入は、例えば、砒素（Ａｓ）を、加速エネルギーが３０ｋｅＶ、ドーズ量が１×１０13atoms/cm2 、チルト角が１５°及びツイスト角が０°の４回転注入の条件で行ってもよい。
【００６５】
続いて、例えばＣＶＤ（Chemical Vapor Deposition ）法により、各ダミーゲート電極２１１ａ及び２１１ｂを含む半導体基板１００の上に例えば膜厚４０ｎｍ程度のシリコン窒化膜を形成する。その後、当該シリコン窒化膜をドライエッチングによりエッチバックをすることにより、図３（ｂ）に示すように、各ダミーゲート電極２１１ａ及び２１１ｂの両側面上に、例えば幅４０ｎｍのシリコン窒化膜からなる絶縁性サイドウォールスペーサ１１２ａ及び１１２ｂを形成する。
【００６６】
その後、ｐ型トランジスタ形成領域２０を覆うレジストパターン（図示省略）を形成した後、当該レジストパターン、ダミーゲート電極２１１ａ及び絶縁性サイドウォールスペーサ１１２ａをマスクとして、ｐ型活性領域１０３ａに例えばヒ素をイオン注入した後、前記レジストパターンを除去する。これにより、図３（ｂ）に示すように、ｐ型活性領域１０３ａにおけるダミーゲート電極２１１ａ及び絶縁性サイドウォールスペーサ１１２ａの両側方下に、ｎ型エクステンション領域１１３ａと接続されたｎ型ソース／ドレイン領域１１５ａが形成される。ここで、ヒ素のイオン注入は、例えば、加速エネルギーが２０ｋｅＶ、ドーズ量が４×１０15atoms/cm2 の条件で行う。続いて、ｎ型トランジスタ領域１０を覆うレジストパターン（図示省略）を形成した後、当該レジストパターン、ダミーゲート電極２１１ｂ及び絶縁性サイドウォールスペーサ１１２ｂをマスクとして、ｎ型活性領域１０３ｂに例えばボロン（Ｂ）をイオン注入した後、前記レジストパターンを除去する。これにより、図３（ｂ）に示すように、ｎ型活性領域１０３ｂにおけるダミーゲート電極２１１ｂ及び絶縁性サイドウォールスペーサ１１２ｂの両側方下に、ｐ型エクステンション領域１１３ｂと接続されたｐ型ソース／ドレイン領域１１５ｂが形成される。ここで、ボロンのイオン注入は、例えば、加速エネルギーが３ｋｅＶ、ドーズ量が４×１０15atoms/cm2 の条件で行う。尚、ｎ型ソース／ドレイン領域１１５ａ及びｐ型ソース／ドレイン領域１１５ｂの形成の順序は特に限定されない。
【００６７】
続いて、例えば温度が１０００℃のスパイクアニールを行うことにより、ｎ型エクステンション領域１１３ａ、ｎ型ソース／ドレイン領域１１５ａ、ｐ型エクステンション領域１１３ｂ及びｐ型ソース／ドレイン領域１１５ｂに導入された不純物を活性化する。ここで、ｎ型エクステンション領域１１３ａ、ｎ型ソース／ドレイン領域１１５ａ、ｐ型エクステンション領域１１３ｂ及びｐ型ソース／ドレイン領域１１５ｂのそれぞれにおける活性化アニール後の接合深さは、例えば、２０ｎｍ程度、８０ｎｍ程度、２０ｎｍ程度及び８０ｎｍ程度である。
【００６８】
続いて、ｎ型ソース／ドレイン領域１１５ａ上及びｐ型ソース／ドレイン領域１１５ｂ上に、例えば公知の製造方法を用いて、例えばニッケルシリサイドからなる膜厚２０ｎｍ程度の金属シリサイド膜１１６ａ及び１１６ｂを形成する。ここで、ハードマスク２０２ａ及び２０２ｂは、シリサイド化防止膜として機能する。
【００６９】
次に、図４（ａ）に示すように、例えばＣＶＤ法により、半導体基板１００上に、例えば膜厚３００ｎｍ程度のシリコン酸化膜からなる層間絶縁膜１１７を堆積する。続いて、例えばＣＭＰ法を用いて、ダミーゲート電極２１１ａ及び２１１ｂのそれぞれにおけるポリシリコン電極２０１ａ及び２０１ｂが露出するように、層間絶縁膜１１７を例えば膜厚８５ｎｍ程度まで薄くする。ここで、層間絶縁膜１１７の上部と共に、ダミーゲート電極２１１ａ及び２１１ｂの上部（ハードマスク２０２ａ及び２０２ｂとポリシリコン電極２０１ａ及び２０１ｂの上部）及び絶縁性サイドウォールスペーサ１１２ａ及び１１２ｂの上部も研磨除去される。
【００７０】
次に、図４（ｂ）に示すように、例えば水酸化アンモニウムを含む薬液を用いて、ダミーゲート電極２１１ａ及び２１１ｂにおけるポリシリコン電極２０１ａ及び２０１ｂを除去する。これにより、金属電極１０８ａを底面とし且つ絶縁性サイドウォールスペーサ１１２ａを側壁面とするゲート溝１０４ａが形成されると共に、金属電極１０８ｂを底面とし且つ絶縁性サイドウォールスペーサ１１２ｂを側壁面とするゲート溝１０４ｂが形成される。
【００７１】
次に、図５（ａ）に示すように、ｐ型トランジスタ領域２０を覆うレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクとして、例えばアンモニア及び過酸化水素水を含む薬液を用いて、ｎ型トランジスタ形成領域１０のゲート溝１０４ａ内の金属電極１０８ａを選択的に除去し、その後、前記レジストパターンを除去する。
【００７２】
次に、図５（ｂ）に示すように、例えばＡＬＤ法を用いて、ゲート溝１０４ａ及び１０４ｂのそれぞれにおける底面及び側壁面を覆うように、例えば膜厚５ｎｍ程度の炭化タンタル（ＴａＣ）膜１０９を形成した後、例えばＣＶＤ法を用いて、炭化タンタル膜１０９上にゲート溝１０４ａ及び１０４ｂが埋まるように、例えば膜厚２００ｎｍ程度のタングステン（Ｗ）膜１１０を堆積する。
【００７３】
最後に、例えばＣＭＰ法を用いて、ゲート溝１０４ａ及び１０４ｂの外側のタングステン膜１１０及び炭化タンタル膜１０９を研磨除去して平坦化する。これにより、炭化タンタル膜１０９からなる凹形状の金属電極１０９ａと、金属電極１０９ａにより形成された凹部を埋め込み且つタングステン膜１１０からなる金属電極１１０ａとを有するゲート電極１１１ａが形成される。また、窒化チタン膜１０８からなる板状の金属電極１０８ｂと、金属電極１０８ｂ上に形成され且つ炭化タンタル膜１０９からなる凹形状の金属電極１０９ｂと、金属電極１０９ｂにより形成された凹部を埋め込み且つタングステン膜１１０からなる金属電極１１０ｂとを有するゲート電極１１１ｂが形成される。すなわち、図１に示す本実施形態の半導体装置が完成する。
【００７４】
以上に説明したように、本実施形態によると、ダミーゲート電極除去時にｐ型トランジスタ形成領域２０のダミーゲート電極２１１ｂに含まれる金属電極１０８ｂを残存させている（図５（ａ）参照）ため、ｐ型トランジスタではゲート電極再形成前に金属電極１０８ｂ（つまり仕事関数調整用金属膜）を用いた閾値電圧の調整を行うことができる。このため、ゲートラストプロセスにおけるダミーゲート電極除去後のゲート電極再形成時（図５（ｂ）参照）には、各導電型トランジスタのゲート電極材料膜を個別に形成することなく同時に形成することができるので、ゲート電極材料の埋め込みが容易になると共に工程数を削減することができる。
【００７５】
また、本実施形態によると、ゲート溝１０４ａ及び１０４ｂに炭化タンタル膜１０９及びタングステン膜１１０を埋め込むだけで、ｎ型トランジスタ及びｐ型トランジスタのそれぞれに適切な閾値電圧を持つ半導体装置を得ることができるので、従来のようにゲート溝にゲート絶縁膜及び３種類以上のゲート電極材料膜を埋め込む場合（図６参照）と比較して、ゲート溝１０４ａ及び１０４ｂへのゲート電極材料の埋め込み性をさらに改善することができる。また、ゲート溝１０４ａ及び１０４ｂにおける低抵抗金属材料からなるゲート電極材料の占有面積が増加するため、ゲート電極１１１ａ及び１１１ｂの抵抗を低減することができる。
【００７６】
また、本実施形態によると、図４（ｂ）に示すように、ダミーゲート電極２１１ａ及び２１１ｂにおけるポリシリコン電極２０１ａ及び２０１ｂを除去する際に、金属電極１０８ａ及び１０８ｂがゲート絶縁膜１０７ａ及び１０７ｂに対する保護膜として働くため、ゲート絶縁膜１０７ａ及び１０７ｂの膜減りを防止することが可能になる。
【００７７】
ところで、微細なゲート溝内に金属膜を埋め込む場合、ゲート溝のサイズによっては金属膜の膜厚を十分に厚くすることができないという制約がある。しかし、本実施形態によれば、ｐ型トランジスタのゲート電極１１１ｂに含まれる金属電極１０８ｂとなる窒化チタン膜１０８は、ゲート溝１０４ａ及び１０４ｂの形成前に形成されている。このため、窒化チタン膜１０８の膜厚をゲート溝１０４ａ及び１０４ｂのサイズによらず厚くすることができるので、窒化チタン膜１０８の膜厚の調整によって閾値電圧を制御することが可能となり、それによって、閾値電圧の制御を容易に行うことができる。
【００７８】
尚、本実施形態においては、ゲート絶縁膜１０７ａ及び１０７ｂに含まれる下地絶縁膜１０５ａ及び１０５ｂとなるシリコン酸化膜１０５を熱酸化法を用いて形成したが、これに限らず、例えば、水素／酸素混合ガス若しくは水蒸気等を用いた酸化、又はオゾン水等を用いた化学処理による酸化など、形成したいシリコン酸化膜に応じた酸化膜形成方法を適宜選択してもよい。また、シリコン酸化膜１０５に代えて、例えばシリコン酸窒化膜等の他の絶縁膜を形成してもよい。
【００７９】
また、本実施形態においては、ゲート絶縁膜１０７ａ及び１０７ｂに含まれる高誘電率絶縁膜１０６ａ及び１０６ｂとなるハフニウム酸化膜１０６をＡＬＤ法を用いて堆積したが、これに限らず、例えば、ＰＶＤ（Physical Vapor Deposition ）法又はＣＶＤ法等の他の方法を用いて堆積してもよい。また、ハフニウム酸化膜１０６に代えて、例えばジルコニウム酸化膜等の他の高誘電率絶縁膜を形成してもよい。
【００８０】
また、本実施形態においては、金属電極１０８ａ及び１０８ｂとなる窒化チタン膜１０８をＡＬＤ法を用いて堆積したが、これに限らず、例えばＰＶＤ法又はＣＶＤ法等の他の方法を用いて堆積してもよい。
【００８１】
尚、本実施形態では、ｐ型トランジスタ（ｐ型ＦＥＴ）には仕事関数調整用の金属電極１０８ｂを形成し、且つｎ型トランジスタ（ｎ型ＦＥＴ）からは金属電極１０８ａを除去した構造について説明したが、金属電極１０８ａ及び１０８ｂとなる金属膜の種類を変更して仕事関数を調整することにより、ｎ型ＦＥＴには仕事関数調整用の金属電極１０８ａを形成し、且つｐ型ＦＥＴからは金属電極１０８ｂを除去した構造とした場合にも、本実施形態と同様の効果を得ることができる。具体的には、金属電極１０８ａ及び１０８ｂとなる金属膜として、ｎ型ＦＥＴに適した仕事関数（例えば４．０ｅＶ〜４．３ｅＶ）を有する膜厚５ｎｍ程度の炭化タンタル膜を用い、金属電極１０９ａ及び１０９ｂとなる金属膜として、ｐ型ＦＥＴに適した仕事関数（４．７ｅＶ〜５．１ｅＶ）を有する膜厚５ｎｍ程度の窒化チタン膜を用いてもよい。
【００８２】
また、本実施形態では、互いに異なる導電型を持つ２種類のＦＥＴを形成する場合について説明したが、同一導電型で閾値電圧が互いに異なる２種類以上のＦＥＴを形成する場合においても、ゲート電極となる金属膜の仕事関数を調整することにより、本実施形態と同様の構造及び製造方法を適用することができる。具体的には、閾値電圧の異なる２種類のｎ型ＦＥＴを形成する場合、金属電極１０８ａ及び１０８ｂとなる金属膜として、閾値電圧の絶対値が高いｎ型ＦＥＴに適した仕事関数（４．４ｅＶ〜４．７ｅＶ）を有する膜厚５ｎｍ程度の窒化タンタル膜を用い、金属電極１０９ａ及び１０９ｂとなる金属膜として、閾値電圧の絶対値が低いｎ型ＦＥＴに適した仕事関数（４．０ｅＶ〜４．３ｅＶ）を有する膜厚５ｎｍ程度の炭化タンタル膜を用いてもよい。或いは、閾値電圧の異なる２種類のｐ型ＦＥＴを形成する場合、金属電極１０８ａ及び１０８ｂとなる金属膜として、閾値電圧の絶対値が高いｐ型ＦＥＴに適した仕事関数（４．４ｅＶ〜４．７ｅＶ）を有する膜厚５ｎｍ程度の窒化タンタル膜を用い、金属電極１０９ａ及び１０９ｂとなる金属膜として、閾値電圧の絶対値が低いｐ型ＦＥＴに適した仕事関数（４．７ｅＶ〜５．１ｅＶ）を有する膜厚５ｎｍ程度の窒化チタンを用いてもよい。
【００８３】
尚、以上に説明した本実施形態における各構成要素の厚さ、構成材料、不純物濃度及び接合深さ等、並びに各工程におけるイオン注入条件及び熱処理条件等は、本発明の趣旨を逸脱しない範囲において適宜変更可能である。すなわち、これらの値は、所望するトランジスタの仕様に合わせて、任意に設定することができる。
【００８４】
例えば、下地絶縁膜１０５ａ及び１０５ｂとして、膜厚０．５ｎｍのシリコン酸化膜を例示しているが、シリコン酸化膜に限らず、例えばシリコン酸窒化膜等を用いてもよい。また、膜厚についても０．５ｎｍに限定されない。但し、高性能なトランジスタを実現するためには、下地絶縁膜１０５ａ及び１０５ｂを膜厚０．３ｎｍ〜１．５ｎｍの範囲で形成することが望ましい。
【００８５】
また、高誘電率絶縁膜１０６ａ及び１０６ｂとして、膜厚２ｎｍのハフニウム酸化膜を例示しているが、ハフニウム酸化膜に限らず、例えば比誘電率８以上の他の高誘電率絶縁膜も適用可能である。
【００８６】
また、金属電極１０９ａ及び１０９ｂとして、膜厚５ｎｍの炭化タンタル（ＴａＣ）膜を例示しているが、炭化タンタル膜に限らず、ｎ型ＦＥＴに適した仕事関数を有する導電膜、例えば、ハフニウム、ジルコニウム、チタニウム、タンタル若しくはアルミニウムのいずれかの金属からなる膜、又はこれらの金属のいずれかを含む金属炭化物からなる膜を用いてもよい。また、膜厚についても５ｎｍに限定されない。但し、埋め込み性の観点からは膜厚は１０ｎｍ以下が望ましい。
【００８７】
また、金属電極１１０ａ及び１１０ｂとして、タングステン（Ｗ）膜を例示しているが、タングステン膜に限らず、例えば、アルミニウム又は銅等の高導電率金属からなる膜を用いてもよい。或いは、金属電極１１０ａ及び１１０ｂに代えて、ポリシリコン電極を用いてもよい。
【００８８】
また、金属電極１０８ａ及び１０８ｂとして、膜厚５ｎｍの窒化チタン（ＴｉＮ）膜を例示しているが、窒化チタン膜に限らず、ｐ型ＦＥＴに適した仕事関数を有する導電膜、例えば、ルテニウム、パラジウム、白金、チタニウム、タングステン、タンタル、ルテニウム又はチタニウムアルミニウムのいずれかを含む金属窒化物からなる膜を用いてもよい。また、膜厚についても５ｎｍに限定されない。但し、微細化の観点からは膜厚は例えば１５ｎｍ以下が望ましい。
【００８９】
また、金属電極１０９ａとゲート絶縁膜１０７ａ（具体的には高誘電率絶縁膜１０６ａ）との間に、金属障壁層として、例えば厚さ１ｎｍ程度の窒化タンタル膜を形成してもよい。同様に、金属電極１０８ｂとゲート絶縁膜１０７ｂ（具体的には高誘電率絶縁膜１０６ｂ）との間、及び／又は、金属電極１０８ｂと金属電極１０９ｂとの間にも、金属障壁層として、例えば厚さ１ｎｍ程度の窒化タンタル膜を形成してもよい。ここで、金属障壁層となる窒化タンタル膜をＡＬＤ法を用いて形成してもよい。尚、金属障壁層として、窒化タンタル膜に代えて、例えば、チタニウム、タンタル、アルミニウム又はハフニウムのいずれかを含む金属窒化物又は金属炭化物からなる膜を用いてもよい。また、金属障壁層の形成方法として、ＡＬＤ法に代えて、例えば、ＣＶＤ法又はＰＶＤ法を用いてもよい。また、金属障壁層の厚さについても、１ｎｍに限定されるものではない。但し、微細化の観点から、金属障壁層の厚さを例えば５ｎｍ以下にすることが望ましい。
【００９０】
また、絶縁性サイドウォールスペーサ１１２ａ及び１１２ｂの構成材料として、シリコン窒化膜を例示しているが、これに限定されず、例えば、シリコン酸化膜、又はシリコン酸化膜とシリコン窒化膜との積層膜等を用いてもよい。
【００９１】
以上のようにして得られる本実施形態の半導体装置によると、ｐ型ＦＥＴにおいては、ゲート絶縁膜１０７ｂの上に当該ゲート絶縁膜１０７ｂの上面に対して平行に（つまり板状に）仕事関数調整用の金属電極１０８ｂが形成されていると共に、金属電極１０８ｂの上面上及び絶縁性サイドウォールスペーサ１１２ｂの側面上に金属電極１０９ｂが形成されている。また、ｎ型ＦＥＴにおいては、ゲート絶縁膜１０７ａの上面上及び絶縁性サイドウォールスペーサ１１２ａの側面上に金属電極１０９ａが形成されている。
【００９２】
すなわち、本実施形態では、ゲート絶縁膜１０７ａ及び１０７ｂとなる絶縁膜（シリコン酸化膜１０５及びハフニウム酸化膜１０６）の形成工程と、犠牲膜となるポリシリコン電極２０１ａ及び２０１ｂとなるポリシリコン膜２０１の堆積工程との間に、ｐ型ＦＥＴにおける仕事関数調整用の金属電極１０８ｂとなる窒化チタン膜１０８の形成工程を実施している。これにより、ダミーゲート電極形成時に、金属電極１０８ｂがゲート絶縁膜１０７ｂとポリシリコン電極２０１ｂとに挟み込まれた構造を形成し、ｐ型ＦＥＴにおいて当該金属電極１０８ｂをゲート電極１１１ｂの一部として用いている。他方、ｎ型ＦＥＴにおいては、ダミーゲート電極（正確にはポリシリコン電極２０１ａ及び２０１ｂ）の除去後にさらに金属電極１０８ａを除去し、それにより、窒化チタン膜１０８を１回形成するだけで、ｎ型ＦＥＴとｐ型ＦＥＴとの間の仕事関数の調整を実現している。
【００９３】
その結果、製造工程を削減できると共にゲート溝１０４ａ及び１０４ｂへの電極材料の埋め込みが容易になる。具体的には、本実施形態によると、ゲート溝１０４ａ及び１０４ｂに炭化タンタル膜１０９及びタングステン膜１１０を埋め込むだけで、ｎ型トランジスタ及びｐ型トランジスタのそれぞれに適切な閾値電圧を持つ半導体装置を得ることができる。このため、従来のようにゲート溝にゲート絶縁膜及び３種類以上のゲート電極材料膜を埋め込む場合（図６参照）と比較して、ゲート溝１０４ａ及び１０４ｂにおける低抵抗金属材料であるタングステン膜１１０（金属電極１１０ａ及び１１０ｂ）の占める体積を増加させることができるので、ゲート電極１１１ａ及び１１１ｂの抵抗を低減することができる。
【００９４】
また、ポリシリコン電極２０１ａ及び２０１ｂを除去する際に、金属電極１０８ａ及び１０８ｂがゲート絶縁膜１０７ａ及び１０７ｂに対する保護膜として働くため、ゲート絶縁膜１０７ａ及び１０７ｂの膜減りを防止することが可能になる。
【００９５】
また、微細なゲート溝内に金属膜を埋め込む場合に、当該金属膜が凹形状であれば、ゲート溝のサイズによって当該金属膜の膜厚を十分に厚くすることができないという制約があるのに対して、金属電極１０８ｂは平坦形状（板状）に形成されているため、ゲート溝１０４ａ及び１０４ｂのサイズによらず金属電極１０８ｂを厚くすることができる。従って、金属電極１０８ｂの厚さの調整によって閾値電圧を制御することが可能となり、それによって、閾値電圧の制御を容易に行うことができる。
【００９６】
以上に説明したように、本実施形態の半導体装置及びその製造方法によれば、ゲートラストプロセスの特徴を維持しつつ、ゲート溝への電極材料の埋め込み性を改善することによって、各トランジスタに適切な仕事関数を有する電極構造を容易に形成することができる。
【産業上の利用可能性】
【００９７】
以上に説明したように、本発明は、ダミーゲート電極の除去により形成されたゲート溝へのゲート電極材料の埋め込み性を改善することにより、適切な閾値電圧を持つ電界効果型トランジスタを備えた半導体装置を容易に実現することができるものであり、特に、メタルゲート電極を有する電界効果型トランジスタを備えた半導体装置及びその製造方法として有用である。
【符号の説明】
【００９８】
１０ ｎ型トランジスタ形成領域
２０ ｐ型トランジスタ形成領域
１００ 半導体基板
１０１ａ Ｐウェル領域
１０１ｂ Ｎウェル領域
１０２ 素子分離領域
１０３ａ ｐ型活性領域
１０３ｂ ｎ型活性領域
１０４ａ、１０４ｂ ゲート溝
１０５ シリコン酸化膜
１０５ａ、１０５ｂ 下地絶縁膜
１０６ ハフニウム酸化膜
１０６ａ、１０６ｂ 高誘電率絶縁膜
１０７ａ、１０７ｂ ゲート絶縁膜
１０８ 窒化チタン膜
１０８ａ、１０８ｂ 金属電極
１０９ 炭化タンタル膜
１０９ａ、１０９ｂ 金属電極
１１０ タングステン膜
１１０ａ、１１０ｂ 金属電極
１１１ａ、１１１ｂ ゲート電極
１１２ａ、１１２ｂ 絶縁性サイドウォールスペーサ
１１３ａ ｎ型エクステンション領域
１１３ｂ ｐ型エクステンション領域
１１５ａ ｎ型ソース／ドレイン領域
１１５ｂ ｐ型ソース／ドレイン領域
１１６ａ、１１６ｂ 金属シリサイド膜
１１７ 層間絶縁膜
２０１ ポリシリコン膜
２０１ａ、２０１ｂ ポリシリコン電極
２０２ シリコン酸化膜
２０２ａ、２０２ｂ ハードマスク
２１１ａ、２１１ｂ ダミーゲート電極
【技術分野】
【０００１】
本発明は、メタルゲート電極を有する電界効果型トランジスタを備えた半導体装置及びその製造方法に関し、特に、ゲートラストプロセスを用いて適切な閾値電圧を得るための技術に関するものである。
【背景技術】
【０００２】
電界効果型トランジスタ（ＦＥＴ：Field Effect Transistor ）の高性能化のために、従来のシリコン酸化膜よりも比誘電率の高い金属酸化物（High-k）材料をゲート絶縁膜に採用し、且つ従来のポリシリコン膜に代えて金属材料をゲート電極に採用したHigh-k／メタルゲート構造を備えたトランジスタの開発が進められている。
【０００３】
High-k材料を用いたHigh-kゲート絶縁膜においては、誘電率が高いため、物理的な膜厚を厚くしてもゲート容量を維持して高い駆動電流を得ることができる。加えて、物理的な膜厚を厚くすることによって、リーク電流を抑制できるという効果も得られる。
【０００４】
また、金属材料を用いたメタルゲート電極においては、ポリシリコン電極の場合に発生するゲート電極空乏化に起因する実効的なゲート絶縁膜厚の増加は起こらない。
【０００５】
メタルゲート電極を採用する場合、低い閾値電圧を実現するために、ｎ型ＭＩＳ（Metal Insulator Semiconductor ）トランジスタにおいてはＳｉの伝導帯端（４．０５ｅＶ）に近い仕事関数を持つ金属材料を、ｐ型ＭＩＳトランジスタにおいてはＳｉの価電子帯端（５．１７ｅＶ）に近い仕事関数を持つ金属材料をそれぞれ用いることが望ましい。
【０００６】
しかしながら、一般的なゲートファーストプロセスにおいて、ｎ型トランジスタ及びｐ型トランジスタのそれぞれのゲート電極として異なる金属材料を用いると、物理的性質及び化学的性質の異なる材料からなる複数の金属膜をエッチングによりパターニングする必要があるので、加工が難しくなるという問題があった。
【０００７】
この加工上の問題を解決して、High-k／メタルゲート構造を有するトランジスタを実現する方法の１つとして、ゲートラストプロセスが提案されている（例えば特許文献１参照）。
【０００８】
図６は、特許文献１のゲートラストプロセスを用いて製造された従来の半導体装置の断面図である。
【０００９】
図６に示すように、半導体基板４００の上部におけるｎ型トランジスタ形成領域３０にはＰウェル領域４０１ａが形成されていると共に、半導体基板４００の上部におけるｐ型トランジスタ形成領域４０にはＮウェル領域４０１ｂが形成されている。ここで、ｎ型トランジスタ形成領域３０及びｐ型トランジスタ形成領域４０はそれぞれ、半導体基板４００の上部に形成された素子分離領域４０２によって区画されており、Ｐウェル領域４０１ａのうち素子分離領域４０２に囲まれた部分がｐ型活性領域４０３ａとなり、Ｎウェル領域４０１ｂのうち素子分離領域４０２に囲まれた部分がｎ型活性領域４０３ｂとなる。
【００１０】
ｐ型活性領域４０３ａ上には、ｐ型活性領域４０３ａを底部とし且つ絶縁性サイドウォールスペーサ４１２ａを側壁部とするゲート溝４０４ａが形成されている。ゲート溝４０４ａの底面及び側面を覆うようにHigh-kゲート絶縁膜４０６ａが形成されており、High-kゲート絶縁膜４０６ａを挟んでゲート溝４０４ａ内にゲート電極４１１ａが形成されている。ゲート電極４１１ａは、High-kゲート絶縁膜４０６ａに沿って凹形状に形成された金属障壁層４０８ａと、金属障壁層４０８ａに沿って凹形状に形成された金属膜４０９ａと、金属膜４０９ａ上にゲート溝４０４ａが埋まるように形成されたキャップ金属膜４１０ａとからなる。すなわち、ゲート電極４１１ａは３層構造を有している。ｐ型活性領域４０３ａにおけるゲート電極４１１ａの両側端部下から両側方下までの部分にはｎ型エクステンション領域４１３ａが形成されており、ｐ型活性領域４０３ａにおけるゲート電極４１１ａから見てｎ型エクステンション領域４１３ａの外側には、ｎ型エクステンション領域４１３ａと接続するｎ型ソース／ドレイン領域４１５ａが形成されている。
【００１１】
ｎ型活性領域４０３ｂ上には、ｎ型活性領域４０３ｂを底部とし且つ絶縁性サイドウォールスペーサ４１２ｂを側壁部とするゲート溝４０４ｂが形成されている。ゲート溝４０４ｂの底面及び側面を覆うようにHigh-kゲート絶縁膜４０６ｂが形成されており、High-kゲート絶縁膜４０６ｂを挟んでゲート溝４０４ｂ内にゲート電極４１１ｂが形成されている。ゲート電極４１１ｂは、High-kゲート絶縁膜４０６ｂに沿って凹形状に形成された金属障壁層４０８ｂと、金属障壁層４０８ｂに沿って凹形状に形成された金属膜４０９ｂと、金属膜４０９ｂ上にゲート溝４０４ｂが埋まるように形成されたキャップ金属膜４１０ｂとからなる。すなわち、ゲート電極４１１ｂは３層構造を有している。ｎ型活性領域４０３ｂにおけるゲート電極４１１ｂの両側端部下から両側方下までの部分にはｐ型エクステンション領域４１３ｂが形成されており、ｎ型活性領域４０３ｂにおけるゲート電極４１１ｂから見てｐ型エクステンション領域４１３ｂの外側には、ｐ型エクステンション領域４１３ｂと接続するｐ型ソース／ドレイン領域４１５ｂが形成されている。
【００１２】
尚、ｎ型ソース／ドレイン領域４１５ａ上には金属シリサイド膜４１６ａが形成されていると共に、ｐ型ソース／ドレイン領域４１５ｂ上には金属シリサイド膜４１６ｂが形成されている。
【００１３】
また、ゲート電極４１１ａ及び４１１ｂ並びに絶縁性サイドウォールスペーサ４１２ａ及び４１２ｂが形成されていない部分の半導体基板４００上には層間絶縁膜４１７が形成されている。
【００１４】
図６に示す従来の半導体装置の製造方法は以下の通りである。
【００１５】
まず、Ｐウェル領域４０１ａ及びＮウェル領域４０１ｂのそれぞれの上に、ダミーゲート絶縁膜（図示省略）を介して、犠牲層となるポリシリコン膜からなるダミーゲート電極（図示省略）を通常のゲート加工法によって形成する。続いて、ｎ型エクステンション領域４１３ａ及びｐ型エクステンション領域４１３ｂを形成するための不純物注入、絶縁性サイドウォールスペーサ４１２ａ及び４１２ｂの形成、ｎ型ソース／ドレイン領域４１５ａ及びｐ型ソース／ドレイン領域４１５ｂを形成するための不純物注入、不純物活性化のための高温熱処理を含む活性化アニール、並びに金属シリサイド膜４１６ａ及び４１６ｂの形成を順次行う。続いて、前述の各ダミーゲート電極を覆うように半導体基板４００上に層間絶縁層４１７を形成した後、各ダミーゲート電極が露出するまで、ＣＭＰ（Chemical Mechanical Polishing ）により層間絶縁層４１７の上部を研磨除去し、その後、各ダミーゲート電極及び各ダミーゲート絶縁膜をエッチングにより除去してゲート溝４０４ａ及び４０４ｂを形成する。続いて、ゲート溝４０４ａ及び４０４ｂの底面及び側面を覆うようにHigh-kゲート絶縁膜４０６ａ及び４０６ｂを形成した後、High-kゲート絶縁膜４０６ａ及び４０６ｂを挟んでゲート溝４０４ａ及び４０４ｂ内に、前述の構造を持つゲート電極（ダマシンゲート電極）４１１ａ及び４１１ｂを形成する。
【００１６】
以上に説明した従来の半導体装置の製造方法においては、エッチングによりダミーゲート電極をパターニング形成する際に、ｎ型トランジスタ及びｐ型トランジスタのいずれのダミーゲート電極にも同一の材料を用いているため、ゲート加工が容易になる。さらに、High-kゲート絶縁膜４０６ａ及び４０６ｂ及びゲート電極（メタルゲート電極）４１１ａ及び４１１ｂの形成前に、高温熱処理が必要な不純物活性化アニールを行っているため、High-k／メタルゲート構造が高温にさらされることがないので、例えばアルミニウムなどの耐熱性の低い材料をメタルゲート電極に用いることが可能になる。その結果、ｎ型トランジスタ（ＦＥＴ）及びｐ型トランジスタ（ＦＥＴ）のそれぞれに適したメタルゲート電極材料の選択を容易に行うことができるので、各トランジスタの閾値電圧制御が容易になる。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特表２００８−５１５１９０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかしながら、特許文献１に開示されているゲートラストプロセスを用いてトランジスタを形成する場合、ダミーゲート電極除去後の微細なトレンチ（ゲート溝）内部に、ｎ型トランジスタ及びｐ型トランジスタのそれぞれに適した仕事関数を有する異なる金属膜を形成する必要があるので、ゲート溝への金属材料の埋め込み性が悪化するという問題が生じる。
【００１９】
すなわち、特許文献１に開示されている従来技術では、ダミーゲート電極及びダミーゲート絶縁膜の除去により形成されたゲート溝４０４ａ及び４０４ｂの底面及び側面を覆うようにHigh-kゲート絶縁膜４０６ａ及び４０６ｂを形成した後、High-kゲート絶縁膜４０６ａ及び４０６ｂに沿って金属障壁層４０８ａ及び４０８ｂを凹形状に形成している。ここで、金属障壁層４０８ａ及び４０８ｂは、High-kゲート絶縁膜４０６ａ及び４０６ｂと仕事関数調整用の金属膜４０９ａ及び４０９ｂとの密着性を改善することと、High-kゲート絶縁膜４０６ａ及び４０６ｂと金属膜４０９ａ及び４０９ｂとの直接反応を抑制することとを目的として形成されており、ｎ型トランジスタの金属障壁層４０８ａの材料とｐ型トランジスタの金属障壁層４０８ｂの材料とは同じである。続いて、金属障壁層４０８ａ及び４０８ｂに沿って金属膜４０９ａ及び４０９ｂを凹形状に形成している。ここで、仕事関数調整用の金属膜４０９ａ及び４０９ｂとしては、ｐ型トランジスタ及びｎ型トランジスタで異なる材料が使用される。その後、金属膜４０９ａ及び４０９ｂ上にゲート溝４０４ａ及び４０４ｂが埋まるようにキャップ金属膜４１０ａ及び４１０ｂを形成している。ここで、キャップ金属膜４１０ａ及び４１０ｂとしては、ｐ型トランジスタ及びｎ型トランジスタで共通の材料が使用される。以上のようにして、それぞれ３層構造を有するゲート電極（メタルゲート電極）４１１ａ及び４１１ｂが形成される。
【００２０】
しかしながら、特許文献１に開示されている従来技術では、図６に示すように、ゲート溝４０４ａ及び４０４ｂの内部に、High-kゲート絶縁膜４０６ａ及び４０６ｂ、金属障壁層４０８ａ及び４０８ｂ、並びに金属膜４０９ａ及び４０９ｂをそれぞれ凹形状に形成した後、キャップ金属膜４１０ａ及び４１０ｂによってゲート溝４０４ａ及び４０４ｂを埋め込んでいる。このため、上層の膜ほど埋め込み時のアスペクト比が増大する結果、ゲート溝４０４ａ及び４０４ｂへの金属材料の埋め込み性が悪化するので、積層構造を持つダマシンゲート電極の形成を安定して行うことが困難になるという問題が発生する。
【００２１】
前記に鑑み、本発明は、ダミーゲート電極の除去により形成されたゲート溝へのゲート電極材料の埋め込み性を改善することにより、適切な閾値電圧を持つ電界効果型トランジスタを備えた半導体装置を容易に実現できるようにすることを目的とする。
【課題を解決するための手段】
【００２２】
前記に鑑み、本発明に係る半導体装置は、基板上部の第１活性領域上に形成された第１電界効果型トランジスタと、前記基板上部の第２活性領域上に形成された第２電界効果型トランジスタとを備えた半導体装置であって、前記第１電界効果型トランジスタは、第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成され且つダマシンゲート電極構造を持つ第１ゲート電極とを有し、前記第２電界効果型トランジスタは、第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成され且つダマシンゲート電極構造を持つ第２ゲート電極とを有し、前記第１ゲート電極は、それぞれ金属又は導電性金属化合物からなる第１導電膜、第２導電膜及び第３導電膜が下から順に形成された積層構造を有し、前記第２ゲート電極は、前記第２導電膜及び前記第３導電膜が下から順に形成された積層構造を有し、前記第１導電膜の仕事関数と前記第２導電膜の仕事関数とは異なっており、前記第１導電膜は板状に形成されており、前記第２導電膜は凹形状に形成されている。尚、前記第３導電膜は、前記第２導電膜により形成される凹部が埋まるように形成されていてもよい。
【００２３】
本発明に係る半導体装置において、前記第１電界効果型トランジスタの閾値電圧の絶対値は、前記第２電界効果型トランジスタの閾値電圧の絶対値よりも高くてもよい。例えば、前記第１電界効果型トランジスタはｐ型トランジスタであり、前記第２電界効果型トランジスタはｎ型トランジスタであってもよい。この場合、前記第１導電膜は、ルテニウム、パラジウム、白金、チタニウム、タングステン、タンタル、ルテニウム又はチタニウムアルミニウムのいずれかを含む金属窒化物から構成されており、前記第２導電膜は、ハフニウム、ジルコニウム、チタニウム、タンタル若しくはアルミニウムのいずれかの金属、又はこれらの金属のいずれかを含む金属炭化物から構成されていてもよい。
【００２４】
本発明に係る半導体装置において、前記第１電界効果型トランジスタの閾値電圧の絶対値は、前記第２電界効果型トランジスタの閾値電圧の絶対値よりも低くてもよい。例えば、前記第１電界効果型トランジスタはｎ型トランジスタであり、前記第２電界効果型トランジスタはｐ型トランジスタであってもよい。この場合、前記第１導電膜は、ハフニウム、ジルコニウム、チタニウム、タンタル若しくはアルミニウムのいずれかの金属、又はこれらの金属のいずれかを含む金属炭化物から構成されており、前記第２導電膜は、ルテニウム、パラジウム、白金、チタニウム、タングステン、タンタル、ルテニウム又はチタニウムアルミニウムのいずれかを含む金属窒化物から構成されていてもよい。
【００２５】
本発明に係る半導体装置において、前記第３導電膜は、タングステン、ポリシリコン、アルミニウム又は銅から構成されていてもよい。
【００２６】
本発明に係る半導体装置において、前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜はそれぞれ、下地絶縁膜と、前記下地絶縁膜上に形成された高誘電率絶縁膜とを含んでいてもよい。尚、本願において、高誘電率絶縁膜とは、ＳｉＮ膜よりも高い比誘電率を持つ絶縁膜を意味する。また、前記下地絶縁膜は、シリコン酸化膜又はシリコン酸窒化膜であってもよいし、前記高誘電率絶縁膜は、比誘電率が８以上の高誘電率材料から構成されていてもよい。
【００２７】
本発明に係る半導体装置において、前記第１導電膜の厚さは、５ｎｍ以上で且つ１５ｎｍ以下であってもよい。
【００２８】
本発明に係る半導体装置において、前記第２導電膜の厚さは、５ｎｍ以上で且つ１０ｎｍ以下であってもよい。
【００２９】
また、本発明に係る半導体装置の製造方法は、基板上部の第１活性領域上に形成された第１電界効果型トランジスタと、前記基板上部の第２活性領域上に形成された第２電界効果型トランジスタとを備えた半導体装置の製造方法であって、前記第１活性領域上及び前記第２活性領域上に、ゲート絶縁膜となる絶縁膜、金属又は導電性金属化合物からなる第１導電膜、及び犠牲膜を順次形成する工程（ａ）と、前記犠牲膜、前記第１導電膜及び前記絶縁膜を選択的に除去して、前記第１活性領域上に前記絶縁膜からなる第１ゲート絶縁膜を介して前記第１導電膜及び前記犠牲膜からなる第１ダミーゲート電極を形成すると共に前記第２活性領域上に前記絶縁膜からなる第２ゲート絶縁膜を介して前記第１導電膜及び前記犠牲膜からなる第２ダミーゲート電極を形成する工程（ｂ）と、前記第１ダミーゲート電極及び前記第２ダミーゲート電極を覆うように、前記第１活性領域上及び前記第２活性領域上に層間絶縁膜を形成し、その後、前記第１ダミーゲート電極及び前記第２ダミーゲート電極のそれぞれにおける前記犠牲膜が露出するように、前記層間絶縁膜を薄くする工程（ｃ）と、前記工程（ｃ）の後、前記第１ダミーゲート電極及び前記第２ダミーゲート電極のそれぞれにおける前記犠牲膜を除去して、第１ゲート溝及び第２ゲート溝を形成する工程（ｄ）と、前記第２ゲート溝内の前記第１導電膜を選択的に除去する工程（ｅ）と、前記工程（ｅ）の後、前記第１ゲート溝及び前記第２ゲート溝のそれぞれにおける底面及び側壁面を覆うように、金属又は導電性金属化合物からなる第２導電膜を形成し、その後、前記第２導電膜上に金属又は導電性金属化合物からなる第３導電膜を形成し、それにより、前記第１活性領域上に前記第１ゲート絶縁膜を介して前記第１導電膜、前記第２導電膜及び前記第３導電膜からなる第１ゲート電極を形成すると共に前記第２活性領域上に前記第２ゲート絶縁膜を介して前記第２導電膜及び前記第３導電膜からなる第２ゲート電極を形成する工程（ｆ）とを備え、前記第１導電膜の仕事関数と前記第２導電膜の仕事関数とは異なる。
【００３０】
本発明に係る半導体装置の製造方法において、前記工程（ｂ）と前記工程（ｃ）との間に、前記第１活性領域における前記第１ダミーゲート電極の両側方下に位置する部分に第１ソース／ドレイン領域を形成する工程（ｇ１）と、前記第２活性領域における前記第２ダミーゲート電極の両側方下に位置する部分に第２ソース／ドレイン領域を形成する工程（ｇ２）とをさらに備えていてもよい。この場合、前記工程（ｂ）と前記工程（ｇ１）及び前記工程（ｇ２）との間に、前記第１ダミーゲート電極の両側面上に第１絶縁性サイドウォールスペーサを形成すると共に前記第２ダミーゲート電極の両側面上に第２絶縁性サイドウォールスペーサを形成する工程（ｈ）をさらに備えていてもよい。また、前記工程（ｂ）と前記工程（ｈ）との間に、前記第１活性領域における少なくとも前記第１ダミーゲート電極の両側端部下に位置する部分に、前記第１ソース／ドレイン領域と接続する第１エクステンション領域を形成する工程（ｉ１）と、前記第２活性領域における少なくとも前記第２ダミーゲート電極の両側端部下に位置する部分に、前記第２ソース／ドレイン領域と接続する第２エクステンション領域を形成する工程（ｉ２）とをさらに備えていてもよい。また、前記工程（ｇ１）及び前記工程（ｇ２）と前記工程（ｃ）との間に、前記第１ソース／ドレイン領域上に第１金属シリサイド膜を形成すると共に前記第２ソース／ドレイン領域上に第２金属シリサイド膜を形成する工程（ｊ）をさらに備えていてもよい。
【００３１】
本発明に係る半導体装置の製造方法において、前記工程（ｆ）では、前記第１ゲート溝及び前記第２ゲート溝が埋まるように、前記第３導電膜が形成されてもよい。
【００３２】
本発明に係る半導体装置の製造方法において、前記工程（ｆ）では、前記第２導電膜及び前記第３導電膜は前記層間絶縁膜上にも形成され、前記第２導電膜及び前記第３導電膜のそれぞれにおける前記第１ゲート溝及び前記第２ゲート溝の外側に位置する部分を除去することにより、前記第１ゲート電極及び前記第２ゲート電極が形成されてもよい。
【発明の効果】
【００３３】
本発明によると、ダミーゲート電極の除去により形成されたゲート溝へのゲート電極材料の埋め込み性を改善することができるので、適切な閾値電圧を持つ電界効果型トランジスタを備えた半導体装置を容易に実現することができる。
【図面の簡単な説明】
【００３４】
【図１】図１は、実施形態に係る半導体装置の断面図である。
【図２】図２（ａ）及び（ｂ）は、実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】図３（ａ）及び（ｂ）は、実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】図４（ａ）及び（ｂ）は、実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図５】図５（ａ）及び（ｂ）は、実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図６】図６は、従来の半導体装置の断面図である。
【発明を実施するための形態】
【００３５】
以下、本発明の一実施形態に係る半導体装置について、図面を参照しながら説明する。図１は、本実施形態に係る半導体装置の断面図である。
【００３６】
図１に示すように、本実施形態に係る半導体装置においては、例えばｐ型シリコン（Ｓｉ）からなる半導体基板１００の上部におけるｎ型トランジスタ形成領域１０にＰウェル領域１０１ａが形成されていると共に、半導体基板１００の上部におけるｐ型トランジスタ形成領域２０にＮウェル領域１０１ｂが形成されている。ここで、ｎ型トランジスタ形成領域１０及びｐ型トランジスタ形成領域２０はそれぞれ、半導体基板１００の上部に形成された素子分離領域１０２によって区画されており、Ｐウェル領域１０１ａのうち素子分離領域１０２に囲まれた部分がｐ型活性領域１０３ａとなり、Ｎウェル領域１０１ｂのうち素子分離領域１０２に囲まれた部分がｎ型活性領域１０３ｂとなる。
【００３７】
まず、半導体基板１００のｎ型トランジスタ形成領域１０に形成されるｎ型トランジスタ（ｎ型ＦＥＴ）の構成について説明する。
【００３８】
ｐ型活性領域１０３ａの上にはゲート絶縁膜１０７ａを介してゲート電極１１１ａが形成されている。ゲート電極１１１ａは、凹形状の金属電極１０９ａと、金属電極１０９ａにより形成された凹部を埋め込む金属電極１１０ａとからなる。ゲート絶縁膜１０７ａ及びゲート電極１１１ａの両側面上には、例えばシリコン窒化膜からなる絶縁性サイドウォールスペーサ１１２ａが形成されている。ｐ型活性領域１０３ａの上部における金属ゲート電極１１１ａの両側方下の領域にはｎ型エクステンション領域１１３ａが形成されていると共に、ｐ型活性領域１０３ａの上部における金属ゲート電極１１１ａから見てｎ型エクステンション領域１１３ａの外側の領域には、ｎ型エクステンション領域１１３ａと接続するｎ型ソース／ドレイン領域１１５ａが形成されている。ここで、ｎ型ソース／ドレイン領域１１５ａは、ｎ型エクステンション領域１１３ａよりも高濃度のｎ型不純物を含んでいる。ｎ型ソース／ドレイン領域１１５ａの表面部には、例えばニッケルシリサイド等からなる金属シリサイド膜１１６ａが形成されている。金属シリサイド膜１１６ａ及び素子分離領域１０２の上には、例えばシリコン酸化膜等からなる層間絶縁膜１１７が形成されている。
【００３９】
ここで、ゲート絶縁膜１０７ａは、例えば膜厚０．５ｎｍ程度のシリコン酸化膜からなる下地絶縁膜１０５ａと、当該下地絶縁膜１０５ａ上に形成された例えば膜厚２ｎｍ程度のハフニウム酸化膜等の絶縁性金属酸化膜からなる高誘電率絶縁膜１０６ａとから構成されている。尚、高誘電率絶縁膜とは、窒化シリコン（ＳｉＮ）膜よりも誘電率が高い絶縁膜（例えば比誘電率が８以上の絶縁膜）を意味するものとする。
【００４０】
また、ゲート電極１１１ａは、ゲート絶縁膜１０７ａを底面とし且つ絶縁性サイドウォールスペーサ１１２ａを側壁面とするゲート溝１０４ａ内に埋め込まれている。具体的には、ゲート電極１１１ａのうち金属電極１０９ａは、ゲート絶縁膜１０７ａの上面及び絶縁性サイドウォールスペーサ１１２ａの側面を覆うように凹形状に形成されており、ゲート電極１１１ａのうち金属電極１１０ａは、凹形状の金属電極１０９ａにより形成された凹部を埋め込むように形成されている。尚、金属電極１０９ａ及び１１０ａはいずれも、金属又は導電性金属化合物からなる。また、金属電極１０９ａは、例えば膜厚５ｎｍ程度の炭化タンタル（ＴａＣ）膜からなり、ｎ型ＦＥＴに適した仕事関数（例えば４．０ｅＶ〜４．３ｅＶ程度）を有する。また、金属電極１１０ａは、例えばタングステン（Ｗ）膜からなる。さらに、ゲート電極１１１ａのゲート長及び高さはそれぞれ例えば４０ｎｍ程度及び８０ｎｍ程度であり、絶縁性サイドウォールスペーサ１１２ａの幅は例えば４０ｎｍ程度である。
【００４１】
また、ｎ型エクステンション領域１１３ａは、ｐ型活性領域１０３ａの上部における絶縁性サイドウォールスペーサ１１２ａの下側に位置すると共に、平面視においてゲート電極１１１ａのゲート長方向の両端部とそれぞれ重なるように設けられている。また、ｎ型エクステンション領域１１３ａには、例えばヒ素（Ａｓ）等のｎ型不純物がドープされており、ｎ型エクステンション領域１１３ａの最大不純物濃度は例えば２×１０20atoms/cm3 程度である。また、ｎ型エクステンション領域１１３ａの接合深さ、つまり、ｎ型エクステンション領域１１３ａとｐ型活性領域１０３ａとの間で形成されるＰＮ接合面の、絶縁性サイドウォールスペーサ１１２ａの下面（つまり半導体基板１００の表面）からの深さは例えば２０ｎｍ程度である。
【００４２】
また、図示はしていないが、半導体基板１００のｐ型活性領域１０３ａにおいてｎ型エクステンション領域１１３ａをその下方及び側方から覆うように、例えばボロン（Ｂ）又はインジウム（Ｉｎ）等のｐ型不純物をドープした公知のポケット領域（ｐ型不純物濃度は例えば３×１０18atoms/cm3 程度）を形成してもよい。このようなｐ型ポケット領域をｐ型活性領域１０３ａに形成することにより、ｎ型ＦＥＴの短チャネル特性を改善することが可能となる。
【００４３】
また、ｎ型ソース／ドレイン領域１１５ａは、ｐ型活性領域１０３ａの上部におけるゲート電極１１１ａから見てｎ型エクステンション領域１１３ａの外側の領域に、当該ｎ型エクステンション領域１１３ａと接続するように形成されている。ｎ型ソース／ドレイン領域１１５ａには、例えばヒ素（Ａｓ）等のｎ型不純物がドープされており、ｎ型ソース／ドレイン領域１１５ａの最大不純物濃度は例えば１×１０21atoms/cm3 程度である。また、ｎ型ソース／ドレイン領域１１５ａの接合深さ、つまり、ｎ型ソース／ドレイン領域１１５ａとｐ型活性領域１０３ａとの間で形成されるＰＮ接合面の、半導体基板１００の表面からの深さは例えば８０ｎｍ程度である。
【００４４】
また、ｐ型活性領域１０３ａのうちゲート電極１１１ａの下側に位置する部分には、Ｐウェル領域１０１ａの形成及び閾値電圧の制御のために例えばボロン（Ｂ）又はインジウム（Ｉｎ）等のｐ型不純物が例えば１×１０17atoms/cm3 程度の濃度でドープされている。
【００４５】
次に、半導体基板１００のｐ型トランジスタ形成領域２０に形成されるｐ型トランジスタ（ｐ型ＦＥＴ）の構成について説明する。
【００４６】
ｎ型活性領域１０３ｂの上にはゲート絶縁膜１０７ｂを介してゲート電極１１１ｂが形成されている。ゲート電極１１１ｂは、平坦形状（板状）の金属電極１０８ｂと、金属電極１０８ｂ上に形成された凹形状の金属電極１０９ｂと、金属電極１０９ｂにより形成された凹部を埋め込む金属電極１１０ｂとからなる。ゲート絶縁膜１０７ｂ及びゲート電極１１１ｂの両側面上には、例えばシリコン窒化膜からなる絶縁性サイドウォールスペーサ１１２ｂが形成されている。ｎ型活性領域１０３ｂの上部における金属ゲート電極１１１ｂの両側方下の領域にはｐ型エクステンション領域１１３ｂが形成されていると共に、ｎ型活性領域１０３ｂの上部における金属ゲート電極１１１ｂから見てｐ型エクステンション領域１１３ｂの外側の領域には、ｐ型エクステンション領域１１３ｂと接続するｐ型ソース／ドレイン領域１１５ｂが形成されている。ここで、ｐ型ソース／ドレイン領域１１５ｂは、ｐ型エクステンション領域１１３ｂよりも高濃度のｐ型不純物を含んでいる。ｐ型ソース／ドレイン領域１１５ｂの表面部には、例えばニッケルシリサイド等からなる金属シリサイド膜１１６ｂが形成されている。金属シリサイド膜１１６ｂ及び素子分離領域１０２の上には、例えばシリコン酸化膜等からなる層間絶縁膜１１７が形成されている。
【００４７】
ここで、ゲート絶縁膜１０７ｂは、例えば膜厚０．５ｎｍ程度のシリコン酸化膜からなる下地絶縁膜１０５ｂと、当該下地絶縁膜１０５ｂ上に形成された例えば膜厚２ｎｍ程度のハフニウム酸化膜等の絶縁性金属酸化膜からなる高誘電率絶縁膜１０６ｂとから構成されている。尚、高誘電率絶縁膜とは、窒化シリコン（ＳｉＮ）膜よりも誘電率が高い絶縁膜（例えば比誘電率が８以上の絶縁膜）を意味するものとする。
【００４８】
また、ゲート電極１１１ｂのうち金属電極１０９ｂ及び１１０ｂは、板状の金属電極１０８ｂを底面とし且つ絶縁性サイドウォールスペーサ１１２ｂを側壁面とするゲート溝１０４ｂ内に埋め込まれている。具体的には、ゲート電極１１１ｂのうち金属電極１０８ｂは、ゲート絶縁膜１０７ｂの上面上に板状に形成されており、ゲート電極１１１ｂのうち金属電極１０９ｂは、金属電極１０８ｂの上面及び絶縁性サイドウォールスペーサ１１２ｂの側面を覆うように凹形状に形成されており、ゲート電極１１１ｂのうち金属電極１１０ｂは、凹形状の金属電極１０９ｂにより形成された凹部を埋め込むように形成されている。尚、金属電極１０８ｂ、１０９ｂ及び１１０ｂはいずれも、金属又は導電性金属化合物からなる。また、金属電極１０８ｂは、例えば膜厚５ｎｍ程度の窒化チタン（ＴｉＮ）膜からなり、ｐ型ＦＥＴに適した仕事関数（例えば４．７ｅＶ〜５．１ｅＶ程度）を有する。また、金属電極１０９ｂは、例えば膜厚５ｎｍ程度の炭化タンタル（ＴａＣ）膜から構成されている。また、金属電極１１０ｂは、例えばタングステン（Ｗ）膜から構成されている。さらに、ゲート電極１１１ｂのゲート長及び高さはそれぞれ例えば４０ｎｍ程度及び８０ｎｍ程度であり、絶縁性サイドウォールスペーサ１１２ｂの幅は例えば４０ｎｍ程度である。
【００４９】
また、ｐ型エクステンション領域１１３ｂは、ｎ型活性領域１０３ｂの上部における絶縁性サイドウォールスペーサ１１２ｂの下側に位置すると共に、平面視においてゲート電極１１１ｂのゲート長方向の両端部とそれぞれ重なるように設けられている。また、ｐ型エクステンション領域１１３ｂには、例えばボロン（Ｂ）等のｐ型不純物がドープされており、ｐ型エクステンション領域１１３ｂの最大不純物濃度は例えば２×１０20atoms/cm3 程度である。また、ｐ型エクステンション領域１１３ｂの接合深さ、つまり、ｐ型エクステンション領域１１３ｂとｎ型活性領域１０３ｂとの間で形成されるＰＮ接合面の、絶縁性サイドウォールスペーサ１１２ｂの下面（つまり半導体基板１００の表面）からの深さは例えば２０ｎｍ程度である。
【００５０】
また、図示はしていないが、半導体基板１００のｎ型活性領域１０３ｂにおいてｐ型エクステンション領域１１３ｂをその下方及び側方から覆うように、例えばヒ素（Ａｓ）又はアンチモン（Ｓｂ）等のｎ型不純物をドープした公知のポケット領域（ｎ型不純物濃度は例えば３×１０18atoms/cm3 程度）を形成してもよい。このようなｎ型ポケット領域をｎ型活性領域１０３ｂに形成することにより、ｐ型ＦＥＴの短チャネル特性を改善することが可能となる。
【００５１】
また、ｐ型ソース／ドレイン領域１１５ｂは、ｎ型活性領域１０３ｂの上部におけるゲート電極１１１ｂから見てｐ型エクステンション領域１１３ｂの外側の領域に、当該ｐ型エクステンション領域１１３ｂと接続するように形成されている。ｐ型ソース／ドレイン領域１１５ｂには、例えばボロン（Ｂ）等のｐ型不純物がドープされており、ｐ型ソース／ドレイン領域１１５ｂの最大不純物濃度は例えば１×１０21atoms/cm3 程度である。また、ｐ型ソース／ドレイン領域１１５ｂの接合深さ、つまり、ｐ型ソース／ドレイン領域１１５ｂとｎ型活性領域１０３ｂとの間で形成されるＰＮ接合面の、半導体基板１００の表面からの深さは例えば８０ｎｍ程度である。
【００５２】
また、ｎ型活性領域１０３ｂのうちゲート電極１１１ｂの下側に位置する部分には、Ｎウェル領域１０１ｂの形成及び閾値電圧の制御のために例えばヒ素（Ａｓ）等のｎ型不純物が例えば１×１０17atoms/cm3 程度の濃度でドープされている。
【００５３】
以下、本発明の一実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００５４】
図２（ａ）、（ｂ）、図３（ａ）、（ｂ）、図４（ａ）、（ｂ）及び図５（ａ）、（ｂ）は、本発明の一実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００５５】
まず、図２（ａ）に示すように、例えばシャロウトレンチ分離（Shallow Trench Isolation：ＳＴＩ）法等により、例えばボロン等のｐ型不純物を含むシリコンからなる半導体基板１００の上部に、ｎ型トランジスタ形成領域１０とｐ型トランジスタ形成領域２０とを区画する素子分離領域１０２を選択的に形成する。続いて、半導体基板１００の上部におけるｎ型トランジスタ形成領域１０にＰウェル領域１０１ａを形成すると共に、半導体基板１００の上部におけるｐ型トランジスタ形成領域２０にＮウェル領域１０１ｂを形成する。その後、第１のＰウェル領域１０１ａ及び第２のＮウェル領域１０１ｂのそれぞれに閾値電圧調整用の不純物をドープする。これにより、Ｐウェル領域１０１ａのうち素子分離領域１０２に囲まれた部分に不純物濃度が例えば１×１０17atoms/cm3 程度のｐ型活性領域１０３ａが形成されると共に、Ｎウェル領域１０１ｂのうち素子分離領域１０２に囲まれた部分に不純物濃度が例えば１×１０17atoms/cm3 程度のｎ型活性領域１０３ｂが形成される。
【００５６】
次に、図２（ｂ）に示すように、例えば公知の熱酸化によるゲート酸化膜形成方法を用いることにより、ｎ型トランジスタ形成領域１０内のｐ型活性領域１０３ａ上及びｐ型トランジスタ形成領域２０内のｎ型活性領域１０３ｂ上に、例えば膜厚０．５ｎｍ程度のシリコン酸化膜１０５を形成する。続いて、例えばＡＬＤ（Atomic Layer Deposition ）法を用いることにより、シリコン酸化膜１０５上に例えば膜厚２ｎｍ程度のハフニウム酸化膜１０６を形成する。続いて、例えばＡＬＤ法を用いることにより、ハフニウム酸化膜１０６上に例えば膜厚５ｎｍ程度の窒化チタン膜１０８を形成する。続いて、窒化チタン膜１０８上に、例えば膜厚１００ｎｍ程度のポリシリコン膜２０１と例えば膜厚３０ｎｍ程度のシリコン酸化膜２０２との積層膜を形成する。
【００５７】
次に、シリコン酸化膜２０２上に、ダミーゲート電極形成領域を覆うレジストパターン（図示省略）を形成した後、図３（ａ）に示すように、当該レジストパターンをマスクとして、シリコン酸化膜２０２、ポリシリコン膜２０１、窒化チタン膜１０８、ハフニウム酸化膜１０６及びシリコン酸化膜１０５に対してドライエッチングを行って順次パターニングし、その後、前記レジストパターンを除去する。ここで、エッチングガスとして、例えばＣＨ2 Ｆ2 ／ＳＦ6 混合ガスを用いて、シリコン酸化膜２０２、ポリシリコン膜２０１、窒化チタン膜１０８、ハフニウム酸化膜１０６及びシリコン酸化膜１０５を一度にエッチングしてもよい。
【００５８】
これにより、ｐ型活性領域１０３ａ（ｎ型トランジスタ形成領域１０）上に、パターニングされたシリコン酸化膜１０５からなる下地絶縁膜１０５ａと、パターニングされたハフニウム酸化膜１０６からなる高誘電率絶縁膜１０６ａとを有するゲート絶縁膜１０７ａが形成される。また、ゲート絶縁膜１０７ａ上に、パターニングされた窒化チタン膜１０８からなる金属電極１０８ａと、パターニングされたポリシリコン膜２０１からなるポリシリコン電極２０１ａと、パターニングされたシリコン酸化膜２０２からなるハードマスク２０２ａとを有するダミーゲート電極２１１ａが形成される。
【００５９】
同様に、ｎ型活性領域１０３ｂ（ｐ型トランジスタ形成領域２０）上に、パターニングされたシリコン酸化膜１０５からなる下地絶縁膜１０５ｂと、パターニングされたハフニウム酸化膜１０６からなる高誘電率絶縁膜１０６ｂとを有するゲート絶縁膜１０７ｂが形成される。また、ゲート絶縁膜１０７ｂ上に、パターニングされた窒化チタン膜１０８からなる金属電極１０８ｂと、パターニングされたポリシリコン膜２０１からなるポリシリコン電極２０１ｂと、パターニングされたシリコン酸化膜２０２からなるハードマスク２０２ｂとを有するダミーゲート電極２１１ｂが形成される。
【００６０】
尚、各ダミーゲート電極２１１ａ及び２１１ｂのゲート長寸法は、例えば４０ｎｍ程度である。
【００６１】
また、本実施形態では、ゲート絶縁膜１０７ａ及び１０７ｂのいずれも、最終構造におけるゲート絶縁膜として残存する。また、ｐ型トランジスタ形成領域２０のダミーゲート電極２１１ｂに含まれる金属電極１０８ｂも、最終構造におけるゲート電極の一部として残存する。
【００６２】
次に、図３（ｂ）に示すように、例えば公知の製造方法を用いて、エクステンション注入から金属シリサイド膜形成までの工程を行う。具体的には、まず、ｐ型トランジスタ形成領域２０を覆うレジストパターン（図示省略）を形成した後、当該レジストパターン及びダミーゲート電極２１１ａをマスクとして、ｎ型トランジスタ形成領域１０におけるｐ型活性領域１０３ａに例えばヒ素（Ａｓ）をイオン注入し、その後、前記レジストパターンを除去する。これにより、図３（ｂ）に示すように、ｐ型活性領域１０３ａの上部におけるダミーゲート電極２１１ａの両側方下の領域にｎ型エクステンション領域１１３ａが形成される。ここで、ヒ素（Ａｓ）のイオン注入は、例えば、加速エネルギーを２ｋｅＶとし、ドーズ量を１×１０15atoms/cm2 とする条件で行う。続いて、ｎ型トランジスタ形成領域１０を覆うレジストパターン（図示省略）を形成した後、当該レジストパターン及びダミーゲート電極２１１ｂをマスクとして、ｐ型トランジスタ形成領域２０におけるｎ型活性領域１０３ｂに例えば二フッ化ボロン（ＢＦ2 ）をイオン注入し、その後、前記レジストパターンを除去する。これにより、図３（ｂ）に示すように、ｎ型活性領域１０３ｂの上部におけるダミーゲート電極２１１ｂの両側方下の領域にｐ型エクステンション領域１１３ｂが形成される。ここで、二フッ化ボロン（ＢＦ2 ）のイオン注入は、例えば、加速エネルギーを２ｋｅＶとし、ドーズ量を１×１０15atoms/cm2 とする条件で行う。
【００６３】
尚、ｎ型エクステンション領域１１３ａ及びｐ型エクステンション領域１１３ｂの形成の順序は特に限定されない。
【００６４】
また、図示はしていないが、短チャネル特性の改善を図るために、ｎ型エクステンション領域１１３ａの形成の前又は後に、ｎ型トランジスタ形成領域１０のｐ型活性領域１０３ａに対してｐ型ポケット注入を行ってもよい。ｐ型ポケット注入は、例えば、ボロン（Ｂ）を、加速エネルギーが５ｋｅＶ、ドーズ量が３×１０13atoms/cm2 、チルト角が１５°及びツイスト角が０°の４回転注入の条件で行ってもよい。同様に、ｐ型エクステンション領域１１３ｂの形成の前又は後に、ｐ型トランジスタ形成領域２０のｎ型活性領域１０３ｂに対してｎ型ポケット注入を行ってもよい。ｎ型ポケット注入は、例えば、砒素（Ａｓ）を、加速エネルギーが３０ｋｅＶ、ドーズ量が１×１０13atoms/cm2 、チルト角が１５°及びツイスト角が０°の４回転注入の条件で行ってもよい。
【００６５】
続いて、例えばＣＶＤ（Chemical Vapor Deposition ）法により、各ダミーゲート電極２１１ａ及び２１１ｂを含む半導体基板１００の上に例えば膜厚４０ｎｍ程度のシリコン窒化膜を形成する。その後、当該シリコン窒化膜をドライエッチングによりエッチバックをすることにより、図３（ｂ）に示すように、各ダミーゲート電極２１１ａ及び２１１ｂの両側面上に、例えば幅４０ｎｍのシリコン窒化膜からなる絶縁性サイドウォールスペーサ１１２ａ及び１１２ｂを形成する。
【００６６】
その後、ｐ型トランジスタ形成領域２０を覆うレジストパターン（図示省略）を形成した後、当該レジストパターン、ダミーゲート電極２１１ａ及び絶縁性サイドウォールスペーサ１１２ａをマスクとして、ｐ型活性領域１０３ａに例えばヒ素をイオン注入した後、前記レジストパターンを除去する。これにより、図３（ｂ）に示すように、ｐ型活性領域１０３ａにおけるダミーゲート電極２１１ａ及び絶縁性サイドウォールスペーサ１１２ａの両側方下に、ｎ型エクステンション領域１１３ａと接続されたｎ型ソース／ドレイン領域１１５ａが形成される。ここで、ヒ素のイオン注入は、例えば、加速エネルギーが２０ｋｅＶ、ドーズ量が４×１０15atoms/cm2 の条件で行う。続いて、ｎ型トランジスタ領域１０を覆うレジストパターン（図示省略）を形成した後、当該レジストパターン、ダミーゲート電極２１１ｂ及び絶縁性サイドウォールスペーサ１１２ｂをマスクとして、ｎ型活性領域１０３ｂに例えばボロン（Ｂ）をイオン注入した後、前記レジストパターンを除去する。これにより、図３（ｂ）に示すように、ｎ型活性領域１０３ｂにおけるダミーゲート電極２１１ｂ及び絶縁性サイドウォールスペーサ１１２ｂの両側方下に、ｐ型エクステンション領域１１３ｂと接続されたｐ型ソース／ドレイン領域１１５ｂが形成される。ここで、ボロンのイオン注入は、例えば、加速エネルギーが３ｋｅＶ、ドーズ量が４×１０15atoms/cm2 の条件で行う。尚、ｎ型ソース／ドレイン領域１１５ａ及びｐ型ソース／ドレイン領域１１５ｂの形成の順序は特に限定されない。
【００６７】
続いて、例えば温度が１０００℃のスパイクアニールを行うことにより、ｎ型エクステンション領域１１３ａ、ｎ型ソース／ドレイン領域１１５ａ、ｐ型エクステンション領域１１３ｂ及びｐ型ソース／ドレイン領域１１５ｂに導入された不純物を活性化する。ここで、ｎ型エクステンション領域１１３ａ、ｎ型ソース／ドレイン領域１１５ａ、ｐ型エクステンション領域１１３ｂ及びｐ型ソース／ドレイン領域１１５ｂのそれぞれにおける活性化アニール後の接合深さは、例えば、２０ｎｍ程度、８０ｎｍ程度、２０ｎｍ程度及び８０ｎｍ程度である。
【００６８】
続いて、ｎ型ソース／ドレイン領域１１５ａ上及びｐ型ソース／ドレイン領域１１５ｂ上に、例えば公知の製造方法を用いて、例えばニッケルシリサイドからなる膜厚２０ｎｍ程度の金属シリサイド膜１１６ａ及び１１６ｂを形成する。ここで、ハードマスク２０２ａ及び２０２ｂは、シリサイド化防止膜として機能する。
【００６９】
次に、図４（ａ）に示すように、例えばＣＶＤ法により、半導体基板１００上に、例えば膜厚３００ｎｍ程度のシリコン酸化膜からなる層間絶縁膜１１７を堆積する。続いて、例えばＣＭＰ法を用いて、ダミーゲート電極２１１ａ及び２１１ｂのそれぞれにおけるポリシリコン電極２０１ａ及び２０１ｂが露出するように、層間絶縁膜１１７を例えば膜厚８５ｎｍ程度まで薄くする。ここで、層間絶縁膜１１７の上部と共に、ダミーゲート電極２１１ａ及び２１１ｂの上部（ハードマスク２０２ａ及び２０２ｂとポリシリコン電極２０１ａ及び２０１ｂの上部）及び絶縁性サイドウォールスペーサ１１２ａ及び１１２ｂの上部も研磨除去される。
【００７０】
次に、図４（ｂ）に示すように、例えば水酸化アンモニウムを含む薬液を用いて、ダミーゲート電極２１１ａ及び２１１ｂにおけるポリシリコン電極２０１ａ及び２０１ｂを除去する。これにより、金属電極１０８ａを底面とし且つ絶縁性サイドウォールスペーサ１１２ａを側壁面とするゲート溝１０４ａが形成されると共に、金属電極１０８ｂを底面とし且つ絶縁性サイドウォールスペーサ１１２ｂを側壁面とするゲート溝１０４ｂが形成される。
【００７１】
次に、図５（ａ）に示すように、ｐ型トランジスタ領域２０を覆うレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクとして、例えばアンモニア及び過酸化水素水を含む薬液を用いて、ｎ型トランジスタ形成領域１０のゲート溝１０４ａ内の金属電極１０８ａを選択的に除去し、その後、前記レジストパターンを除去する。
【００７２】
次に、図５（ｂ）に示すように、例えばＡＬＤ法を用いて、ゲート溝１０４ａ及び１０４ｂのそれぞれにおける底面及び側壁面を覆うように、例えば膜厚５ｎｍ程度の炭化タンタル（ＴａＣ）膜１０９を形成した後、例えばＣＶＤ法を用いて、炭化タンタル膜１０９上にゲート溝１０４ａ及び１０４ｂが埋まるように、例えば膜厚２００ｎｍ程度のタングステン（Ｗ）膜１１０を堆積する。
【００７３】
最後に、例えばＣＭＰ法を用いて、ゲート溝１０４ａ及び１０４ｂの外側のタングステン膜１１０及び炭化タンタル膜１０９を研磨除去して平坦化する。これにより、炭化タンタル膜１０９からなる凹形状の金属電極１０９ａと、金属電極１０９ａにより形成された凹部を埋め込み且つタングステン膜１１０からなる金属電極１１０ａとを有するゲート電極１１１ａが形成される。また、窒化チタン膜１０８からなる板状の金属電極１０８ｂと、金属電極１０８ｂ上に形成され且つ炭化タンタル膜１０９からなる凹形状の金属電極１０９ｂと、金属電極１０９ｂにより形成された凹部を埋め込み且つタングステン膜１１０からなる金属電極１１０ｂとを有するゲート電極１１１ｂが形成される。すなわち、図１に示す本実施形態の半導体装置が完成する。
【００７４】
以上に説明したように、本実施形態によると、ダミーゲート電極除去時にｐ型トランジスタ形成領域２０のダミーゲート電極２１１ｂに含まれる金属電極１０８ｂを残存させている（図５（ａ）参照）ため、ｐ型トランジスタではゲート電極再形成前に金属電極１０８ｂ（つまり仕事関数調整用金属膜）を用いた閾値電圧の調整を行うことができる。このため、ゲートラストプロセスにおけるダミーゲート電極除去後のゲート電極再形成時（図５（ｂ）参照）には、各導電型トランジスタのゲート電極材料膜を個別に形成することなく同時に形成することができるので、ゲート電極材料の埋め込みが容易になると共に工程数を削減することができる。
【００７５】
また、本実施形態によると、ゲート溝１０４ａ及び１０４ｂに炭化タンタル膜１０９及びタングステン膜１１０を埋め込むだけで、ｎ型トランジスタ及びｐ型トランジスタのそれぞれに適切な閾値電圧を持つ半導体装置を得ることができるので、従来のようにゲート溝にゲート絶縁膜及び３種類以上のゲート電極材料膜を埋め込む場合（図６参照）と比較して、ゲート溝１０４ａ及び１０４ｂへのゲート電極材料の埋め込み性をさらに改善することができる。また、ゲート溝１０４ａ及び１０４ｂにおける低抵抗金属材料からなるゲート電極材料の占有面積が増加するため、ゲート電極１１１ａ及び１１１ｂの抵抗を低減することができる。
【００７６】
また、本実施形態によると、図４（ｂ）に示すように、ダミーゲート電極２１１ａ及び２１１ｂにおけるポリシリコン電極２０１ａ及び２０１ｂを除去する際に、金属電極１０８ａ及び１０８ｂがゲート絶縁膜１０７ａ及び１０７ｂに対する保護膜として働くため、ゲート絶縁膜１０７ａ及び１０７ｂの膜減りを防止することが可能になる。
【００７７】
ところで、微細なゲート溝内に金属膜を埋め込む場合、ゲート溝のサイズによっては金属膜の膜厚を十分に厚くすることができないという制約がある。しかし、本実施形態によれば、ｐ型トランジスタのゲート電極１１１ｂに含まれる金属電極１０８ｂとなる窒化チタン膜１０８は、ゲート溝１０４ａ及び１０４ｂの形成前に形成されている。このため、窒化チタン膜１０８の膜厚をゲート溝１０４ａ及び１０４ｂのサイズによらず厚くすることができるので、窒化チタン膜１０８の膜厚の調整によって閾値電圧を制御することが可能となり、それによって、閾値電圧の制御を容易に行うことができる。
【００７８】
尚、本実施形態においては、ゲート絶縁膜１０７ａ及び１０７ｂに含まれる下地絶縁膜１０５ａ及び１０５ｂとなるシリコン酸化膜１０５を熱酸化法を用いて形成したが、これに限らず、例えば、水素／酸素混合ガス若しくは水蒸気等を用いた酸化、又はオゾン水等を用いた化学処理による酸化など、形成したいシリコン酸化膜に応じた酸化膜形成方法を適宜選択してもよい。また、シリコン酸化膜１０５に代えて、例えばシリコン酸窒化膜等の他の絶縁膜を形成してもよい。
【００７９】
また、本実施形態においては、ゲート絶縁膜１０７ａ及び１０７ｂに含まれる高誘電率絶縁膜１０６ａ及び１０６ｂとなるハフニウム酸化膜１０６をＡＬＤ法を用いて堆積したが、これに限らず、例えば、ＰＶＤ（Physical Vapor Deposition ）法又はＣＶＤ法等の他の方法を用いて堆積してもよい。また、ハフニウム酸化膜１０６に代えて、例えばジルコニウム酸化膜等の他の高誘電率絶縁膜を形成してもよい。
【００８０】
また、本実施形態においては、金属電極１０８ａ及び１０８ｂとなる窒化チタン膜１０８をＡＬＤ法を用いて堆積したが、これに限らず、例えばＰＶＤ法又はＣＶＤ法等の他の方法を用いて堆積してもよい。
【００８１】
尚、本実施形態では、ｐ型トランジスタ（ｐ型ＦＥＴ）には仕事関数調整用の金属電極１０８ｂを形成し、且つｎ型トランジスタ（ｎ型ＦＥＴ）からは金属電極１０８ａを除去した構造について説明したが、金属電極１０８ａ及び１０８ｂとなる金属膜の種類を変更して仕事関数を調整することにより、ｎ型ＦＥＴには仕事関数調整用の金属電極１０８ａを形成し、且つｐ型ＦＥＴからは金属電極１０８ｂを除去した構造とした場合にも、本実施形態と同様の効果を得ることができる。具体的には、金属電極１０８ａ及び１０８ｂとなる金属膜として、ｎ型ＦＥＴに適した仕事関数（例えば４．０ｅＶ〜４．３ｅＶ）を有する膜厚５ｎｍ程度の炭化タンタル膜を用い、金属電極１０９ａ及び１０９ｂとなる金属膜として、ｐ型ＦＥＴに適した仕事関数（４．７ｅＶ〜５．１ｅＶ）を有する膜厚５ｎｍ程度の窒化チタン膜を用いてもよい。
【００８２】
また、本実施形態では、互いに異なる導電型を持つ２種類のＦＥＴを形成する場合について説明したが、同一導電型で閾値電圧が互いに異なる２種類以上のＦＥＴを形成する場合においても、ゲート電極となる金属膜の仕事関数を調整することにより、本実施形態と同様の構造及び製造方法を適用することができる。具体的には、閾値電圧の異なる２種類のｎ型ＦＥＴを形成する場合、金属電極１０８ａ及び１０８ｂとなる金属膜として、閾値電圧の絶対値が高いｎ型ＦＥＴに適した仕事関数（４．４ｅＶ〜４．７ｅＶ）を有する膜厚５ｎｍ程度の窒化タンタル膜を用い、金属電極１０９ａ及び１０９ｂとなる金属膜として、閾値電圧の絶対値が低いｎ型ＦＥＴに適した仕事関数（４．０ｅＶ〜４．３ｅＶ）を有する膜厚５ｎｍ程度の炭化タンタル膜を用いてもよい。或いは、閾値電圧の異なる２種類のｐ型ＦＥＴを形成する場合、金属電極１０８ａ及び１０８ｂとなる金属膜として、閾値電圧の絶対値が高いｐ型ＦＥＴに適した仕事関数（４．４ｅＶ〜４．７ｅＶ）を有する膜厚５ｎｍ程度の窒化タンタル膜を用い、金属電極１０９ａ及び１０９ｂとなる金属膜として、閾値電圧の絶対値が低いｐ型ＦＥＴに適した仕事関数（４．７ｅＶ〜５．１ｅＶ）を有する膜厚５ｎｍ程度の窒化チタンを用いてもよい。
【００８３】
尚、以上に説明した本実施形態における各構成要素の厚さ、構成材料、不純物濃度及び接合深さ等、並びに各工程におけるイオン注入条件及び熱処理条件等は、本発明の趣旨を逸脱しない範囲において適宜変更可能である。すなわち、これらの値は、所望するトランジスタの仕様に合わせて、任意に設定することができる。
【００８４】
例えば、下地絶縁膜１０５ａ及び１０５ｂとして、膜厚０．５ｎｍのシリコン酸化膜を例示しているが、シリコン酸化膜に限らず、例えばシリコン酸窒化膜等を用いてもよい。また、膜厚についても０．５ｎｍに限定されない。但し、高性能なトランジスタを実現するためには、下地絶縁膜１０５ａ及び１０５ｂを膜厚０．３ｎｍ〜１．５ｎｍの範囲で形成することが望ましい。
【００８５】
また、高誘電率絶縁膜１０６ａ及び１０６ｂとして、膜厚２ｎｍのハフニウム酸化膜を例示しているが、ハフニウム酸化膜に限らず、例えば比誘電率８以上の他の高誘電率絶縁膜も適用可能である。
【００８６】
また、金属電極１０９ａ及び１０９ｂとして、膜厚５ｎｍの炭化タンタル（ＴａＣ）膜を例示しているが、炭化タンタル膜に限らず、ｎ型ＦＥＴに適した仕事関数を有する導電膜、例えば、ハフニウム、ジルコニウム、チタニウム、タンタル若しくはアルミニウムのいずれかの金属からなる膜、又はこれらの金属のいずれかを含む金属炭化物からなる膜を用いてもよい。また、膜厚についても５ｎｍに限定されない。但し、埋め込み性の観点からは膜厚は１０ｎｍ以下が望ましい。
【００８７】
また、金属電極１１０ａ及び１１０ｂとして、タングステン（Ｗ）膜を例示しているが、タングステン膜に限らず、例えば、アルミニウム又は銅等の高導電率金属からなる膜を用いてもよい。或いは、金属電極１１０ａ及び１１０ｂに代えて、ポリシリコン電極を用いてもよい。
【００８８】
また、金属電極１０８ａ及び１０８ｂとして、膜厚５ｎｍの窒化チタン（ＴｉＮ）膜を例示しているが、窒化チタン膜に限らず、ｐ型ＦＥＴに適した仕事関数を有する導電膜、例えば、ルテニウム、パラジウム、白金、チタニウム、タングステン、タンタル、ルテニウム又はチタニウムアルミニウムのいずれかを含む金属窒化物からなる膜を用いてもよい。また、膜厚についても５ｎｍに限定されない。但し、微細化の観点からは膜厚は例えば１５ｎｍ以下が望ましい。
【００８９】
また、金属電極１０９ａとゲート絶縁膜１０７ａ（具体的には高誘電率絶縁膜１０６ａ）との間に、金属障壁層として、例えば厚さ１ｎｍ程度の窒化タンタル膜を形成してもよい。同様に、金属電極１０８ｂとゲート絶縁膜１０７ｂ（具体的には高誘電率絶縁膜１０６ｂ）との間、及び／又は、金属電極１０８ｂと金属電極１０９ｂとの間にも、金属障壁層として、例えば厚さ１ｎｍ程度の窒化タンタル膜を形成してもよい。ここで、金属障壁層となる窒化タンタル膜をＡＬＤ法を用いて形成してもよい。尚、金属障壁層として、窒化タンタル膜に代えて、例えば、チタニウム、タンタル、アルミニウム又はハフニウムのいずれかを含む金属窒化物又は金属炭化物からなる膜を用いてもよい。また、金属障壁層の形成方法として、ＡＬＤ法に代えて、例えば、ＣＶＤ法又はＰＶＤ法を用いてもよい。また、金属障壁層の厚さについても、１ｎｍに限定されるものではない。但し、微細化の観点から、金属障壁層の厚さを例えば５ｎｍ以下にすることが望ましい。
【００９０】
また、絶縁性サイドウォールスペーサ１１２ａ及び１１２ｂの構成材料として、シリコン窒化膜を例示しているが、これに限定されず、例えば、シリコン酸化膜、又はシリコン酸化膜とシリコン窒化膜との積層膜等を用いてもよい。
【００９１】
以上のようにして得られる本実施形態の半導体装置によると、ｐ型ＦＥＴにおいては、ゲート絶縁膜１０７ｂの上に当該ゲート絶縁膜１０７ｂの上面に対して平行に（つまり板状に）仕事関数調整用の金属電極１０８ｂが形成されていると共に、金属電極１０８ｂの上面上及び絶縁性サイドウォールスペーサ１１２ｂの側面上に金属電極１０９ｂが形成されている。また、ｎ型ＦＥＴにおいては、ゲート絶縁膜１０７ａの上面上及び絶縁性サイドウォールスペーサ１１２ａの側面上に金属電極１０９ａが形成されている。
【００９２】
すなわち、本実施形態では、ゲート絶縁膜１０７ａ及び１０７ｂとなる絶縁膜（シリコン酸化膜１０５及びハフニウム酸化膜１０６）の形成工程と、犠牲膜となるポリシリコン電極２０１ａ及び２０１ｂとなるポリシリコン膜２０１の堆積工程との間に、ｐ型ＦＥＴにおける仕事関数調整用の金属電極１０８ｂとなる窒化チタン膜１０８の形成工程を実施している。これにより、ダミーゲート電極形成時に、金属電極１０８ｂがゲート絶縁膜１０７ｂとポリシリコン電極２０１ｂとに挟み込まれた構造を形成し、ｐ型ＦＥＴにおいて当該金属電極１０８ｂをゲート電極１１１ｂの一部として用いている。他方、ｎ型ＦＥＴにおいては、ダミーゲート電極（正確にはポリシリコン電極２０１ａ及び２０１ｂ）の除去後にさらに金属電極１０８ａを除去し、それにより、窒化チタン膜１０８を１回形成するだけで、ｎ型ＦＥＴとｐ型ＦＥＴとの間の仕事関数の調整を実現している。
【００９３】
その結果、製造工程を削減できると共にゲート溝１０４ａ及び１０４ｂへの電極材料の埋め込みが容易になる。具体的には、本実施形態によると、ゲート溝１０４ａ及び１０４ｂに炭化タンタル膜１０９及びタングステン膜１１０を埋め込むだけで、ｎ型トランジスタ及びｐ型トランジスタのそれぞれに適切な閾値電圧を持つ半導体装置を得ることができる。このため、従来のようにゲート溝にゲート絶縁膜及び３種類以上のゲート電極材料膜を埋め込む場合（図６参照）と比較して、ゲート溝１０４ａ及び１０４ｂにおける低抵抗金属材料であるタングステン膜１１０（金属電極１１０ａ及び１１０ｂ）の占める体積を増加させることができるので、ゲート電極１１１ａ及び１１１ｂの抵抗を低減することができる。
【００９４】
また、ポリシリコン電極２０１ａ及び２０１ｂを除去する際に、金属電極１０８ａ及び１０８ｂがゲート絶縁膜１０７ａ及び１０７ｂに対する保護膜として働くため、ゲート絶縁膜１０７ａ及び１０７ｂの膜減りを防止することが可能になる。
【００９５】
また、微細なゲート溝内に金属膜を埋め込む場合に、当該金属膜が凹形状であれば、ゲート溝のサイズによって当該金属膜の膜厚を十分に厚くすることができないという制約があるのに対して、金属電極１０８ｂは平坦形状（板状）に形成されているため、ゲート溝１０４ａ及び１０４ｂのサイズによらず金属電極１０８ｂを厚くすることができる。従って、金属電極１０８ｂの厚さの調整によって閾値電圧を制御することが可能となり、それによって、閾値電圧の制御を容易に行うことができる。
【００９６】
以上に説明したように、本実施形態の半導体装置及びその製造方法によれば、ゲートラストプロセスの特徴を維持しつつ、ゲート溝への電極材料の埋め込み性を改善することによって、各トランジスタに適切な仕事関数を有する電極構造を容易に形成することができる。
【産業上の利用可能性】
【００９７】
以上に説明したように、本発明は、ダミーゲート電極の除去により形成されたゲート溝へのゲート電極材料の埋め込み性を改善することにより、適切な閾値電圧を持つ電界効果型トランジスタを備えた半導体装置を容易に実現することができるものであり、特に、メタルゲート電極を有する電界効果型トランジスタを備えた半導体装置及びその製造方法として有用である。
【符号の説明】
【００９８】
１０ ｎ型トランジスタ形成領域
２０ ｐ型トランジスタ形成領域
１００ 半導体基板
１０１ａ Ｐウェル領域
１０１ｂ Ｎウェル領域
１０２ 素子分離領域
１０３ａ ｐ型活性領域
１０３ｂ ｎ型活性領域
１０４ａ、１０４ｂ ゲート溝
１０５ シリコン酸化膜
１０５ａ、１０５ｂ 下地絶縁膜
１０６ ハフニウム酸化膜
１０６ａ、１０６ｂ 高誘電率絶縁膜
１０７ａ、１０７ｂ ゲート絶縁膜
１０８ 窒化チタン膜
１０８ａ、１０８ｂ 金属電極
１０９ 炭化タンタル膜
１０９ａ、１０９ｂ 金属電極
１１０ タングステン膜
１１０ａ、１１０ｂ 金属電極
１１１ａ、１１１ｂ ゲート電極
１１２ａ、１１２ｂ 絶縁性サイドウォールスペーサ
１１３ａ ｎ型エクステンション領域
１１３ｂ ｐ型エクステンション領域
１１５ａ ｎ型ソース／ドレイン領域
１１５ｂ ｐ型ソース／ドレイン領域
１１６ａ、１１６ｂ 金属シリサイド膜
１１７ 層間絶縁膜
２０１ ポリシリコン膜
２０１ａ、２０１ｂ ポリシリコン電極
２０２ シリコン酸化膜
２０２ａ、２０２ｂ ハードマスク
２１１ａ、２１１ｂ ダミーゲート電極
【特許請求の範囲】
【請求項１】
基板上部の第１活性領域上に形成された第１電界効果型トランジスタと、前記基板上部の第２活性領域上に形成された第２電界効果型トランジスタとを備えた半導体装置であって、
前記第１電界効果型トランジスタは、第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成され且つダマシンゲート電極構造を持つ第１ゲート電極とを有し、
前記第２電界効果型トランジスタは、第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成され且つダマシンゲート電極構造を持つ第２ゲート電極とを有し、
前記第１ゲート電極は、それぞれ金属又は導電性金属化合物からなる第１導電膜、第２導電膜及び第３導電膜が下から順に形成された積層構造を有し、
前記第２ゲート電極は、前記第２導電膜及び前記第３導電膜が下から順に形成された積層構造を有し、
前記第１導電膜の仕事関数と前記第２導電膜の仕事関数とは異なっており、
前記第１導電膜は板状に形成されており、
前記第２導電膜は凹形状に形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１電界効果型トランジスタの閾値電圧の絶対値は、前記第２電界効果型トランジスタの閾値電圧の絶対値よりも高いことを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１電界効果型トランジスタはｐ型トランジスタであり、
前記第２電界効果型トランジスタはｎ型トランジスタであることを特徴とする半導体装置。
【請求項４】
請求項２又は３に記載の半導体装置において、
前記第１導電膜は、ルテニウム、パラジウム、白金、チタニウム、タングステン、タンタル、ルテニウム又はチタニウムアルミニウムのいずれかを含む金属窒化物からなり、
前記第２導電膜は、ハフニウム、ジルコニウム、チタニウム、タンタル若しくはアルミニウムのいずれかの金属、又はこれらの金属のいずれかを含む金属炭化物からなることを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記第１電界効果型トランジスタの閾値電圧の絶対値は、前記第２電界効果型トランジスタの閾値電圧の絶対値よりも低いことを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第１電界効果型トランジスタはｎ型トランジスタであり、
前記第２電界効果型トランジスタはｐ型トランジスタであることを特徴とする半導体装置。
【請求項７】
請求項５又は６に記載の半導体装置において、
前記第１導電膜は、ハフニウム、ジルコニウム、チタニウム、タンタル若しくはアルミニウムのいずれかの金属、又はこれらの金属のいずれかを含む金属炭化物からなり、
前記第２導電膜は、ルテニウム、パラジウム、白金、チタニウム、タングステン、タンタル、ルテニウム又はチタニウムアルミニウムのいずれかを含む金属窒化物からなることを特徴とする半導体装置。
【請求項８】
請求項１〜７のうちのいずれか１項に記載の半導体装置において、
前記第３導電膜は、タングステン、ポリシリコン、アルミニウム又は銅からなることを特徴とする半導体装置。
【請求項９】
請求項１〜８のうちのいずれか１項に記載の半導体装置において、
前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜はそれぞれ、下地絶縁膜と、前記下地絶縁膜上に形成された高誘電率絶縁膜とを含むことを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記下地絶縁膜は、シリコン酸化膜又はシリコン酸窒化膜であることを特徴とする半導体装置。
【請求項１１】
請求項９又は１０に記載の半導体装置において、
前記高誘電率絶縁膜は、比誘電率が８以上の高誘電率材料からなることを特徴とする半導体装置。
【請求項１２】
請求項１〜１１のうちのいずれか１項に記載の半導体装置において、
前記第１導電膜の厚さは、５ｎｍ以上で且つ１５ｎｍ以下であることを特徴とする半導体装置。
【請求項１３】
請求項１〜１２のうちのいずれか１項に記載の半導体装置において、
前記第２導電膜の厚さは、５ｎｍ以上で且つ１０ｎｍ以下であることを特徴とする半導体装置。
【請求項１４】
基板上部の第１活性領域上に形成された第１電界効果型トランジスタと、前記基板上部の第２活性領域上に形成された第２電界効果型トランジスタとを備えた半導体装置の製造方法であって、
前記第１活性領域上及び前記第２活性領域上に、ゲート絶縁膜となる絶縁膜、金属又は導電性金属化合物からなる第１導電膜、及び犠牲膜を順次形成する工程（ａ）と、
前記犠牲膜、前記第１導電膜及び前記絶縁膜を選択的に除去して、前記第１活性領域上に前記絶縁膜からなる第１ゲート絶縁膜を介して前記第１導電膜及び前記犠牲膜からなる第１ダミーゲート電極を形成すると共に前記第２活性領域上に前記絶縁膜からなる第２ゲート絶縁膜を介して前記第１導電膜及び前記犠牲膜からなる第２ダミーゲート電極を形成する工程（ｂ）と、
前記第１ダミーゲート電極及び前記第２ダミーゲート電極を覆うように、前記第１活性領域上及び前記第２活性領域上に層間絶縁膜を形成し、その後、前記第１ダミーゲート電極及び前記第２ダミーゲート電極のそれぞれにおける前記犠牲膜が露出するように、前記層間絶縁膜を薄くする工程（ｃ）と、
前記工程（ｃ）の後、前記第１ダミーゲート電極及び前記第２ダミーゲート電極のそれぞれにおける前記犠牲膜を除去して、第１ゲート溝及び第２ゲート溝を形成する工程（ｄ）と、
前記第２ゲート溝内の前記第１導電膜を選択的に除去する工程（ｅ）と、
前記工程（ｅ）の後、前記第１ゲート溝及び前記第２ゲート溝のそれぞれにおける底面及び側壁面を覆うように、金属又は導電性金属化合物からなる第２導電膜を形成し、その後、前記第２導電膜上に金属又は導電性金属化合物からなる第３導電膜を形成し、それにより、前記第１活性領域上に前記第１ゲート絶縁膜を介して前記第１導電膜、前記第２導電膜及び前記第３導電膜からなる第１ゲート電極を形成すると共に前記第２活性領域上に前記第２ゲート絶縁膜を介して前記第２導電膜及び前記第３導電膜からなる第２ゲート電極を形成する工程（ｆ）とを備え、
前記第１導電膜の仕事関数と前記第２導電膜の仕事関数とは異なることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記工程（ｂ）と前記工程（ｃ）との間に、
前記第１活性領域における前記第１ダミーゲート電極の両側方下に位置する部分に第１ソース／ドレイン領域を形成する工程（ｇ１）と、
前記第２活性領域における前記第２ダミーゲート電極の両側方下に位置する部分に第２ソース／ドレイン領域を形成する工程（ｇ２）とをさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法において、
前記工程（ｂ）と前記工程（ｇ１）及び前記工程（ｇ２）との間に、
前記第１ダミーゲート電極の両側面上に第１絶縁性サイドウォールスペーサを形成すると共に前記第２ダミーゲート電極の両側面上に第２絶縁性サイドウォールスペーサを形成する工程（ｈ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６に記載の半導体装置の製造方法において、
前記工程（ｂ）と前記工程（ｈ）との間に、
前記第１活性領域における少なくとも前記第１ダミーゲート電極の両側端部下に位置する部分に、前記第１ソース／ドレイン領域と接続する第１エクステンション領域を形成する工程（ｉ１）と、
前記第２活性領域における少なくとも前記第２ダミーゲート電極の両側端部下に位置する部分に、前記第２ソース／ドレイン領域と接続する第２エクステンション領域を形成する工程（ｉ２）とをさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１５〜１７のうちのいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｇ１）及び前記工程（ｇ２）と前記工程（ｃ）との間に、
前記第１ソース／ドレイン領域上に第１金属シリサイド膜を形成すると共に前記第２ソース／ドレイン領域上に第２金属シリサイド膜を形成する工程（ｊ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１４〜１８のうちのいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｆ）では、前記第１ゲート溝及び前記第２ゲート溝が埋まるように、前記第３導電膜が形成されることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１４〜１９のうちのいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｆ）では、前記第２導電膜及び前記第３導電膜は前記層間絶縁膜上にも形成され、前記第２導電膜及び前記第３導電膜のそれぞれにおける前記第１ゲート溝及び前記第２ゲート溝の外側に位置する部分を除去することにより、前記第１ゲート電極及び前記第２ゲート電極が形成されることを特徴とする半導体装置の製造方法。
【請求項１】
基板上部の第１活性領域上に形成された第１電界効果型トランジスタと、前記基板上部の第２活性領域上に形成された第２電界効果型トランジスタとを備えた半導体装置であって、
前記第１電界効果型トランジスタは、第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成され且つダマシンゲート電極構造を持つ第１ゲート電極とを有し、
前記第２電界効果型トランジスタは、第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成され且つダマシンゲート電極構造を持つ第２ゲート電極とを有し、
前記第１ゲート電極は、それぞれ金属又は導電性金属化合物からなる第１導電膜、第２導電膜及び第３導電膜が下から順に形成された積層構造を有し、
前記第２ゲート電極は、前記第２導電膜及び前記第３導電膜が下から順に形成された積層構造を有し、
前記第１導電膜の仕事関数と前記第２導電膜の仕事関数とは異なっており、
前記第１導電膜は板状に形成されており、
前記第２導電膜は凹形状に形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１電界効果型トランジスタの閾値電圧の絶対値は、前記第２電界効果型トランジスタの閾値電圧の絶対値よりも高いことを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１電界効果型トランジスタはｐ型トランジスタであり、
前記第２電界効果型トランジスタはｎ型トランジスタであることを特徴とする半導体装置。
【請求項４】
請求項２又は３に記載の半導体装置において、
前記第１導電膜は、ルテニウム、パラジウム、白金、チタニウム、タングステン、タンタル、ルテニウム又はチタニウムアルミニウムのいずれかを含む金属窒化物からなり、
前記第２導電膜は、ハフニウム、ジルコニウム、チタニウム、タンタル若しくはアルミニウムのいずれかの金属、又はこれらの金属のいずれかを含む金属炭化物からなることを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記第１電界効果型トランジスタの閾値電圧の絶対値は、前記第２電界効果型トランジスタの閾値電圧の絶対値よりも低いことを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第１電界効果型トランジスタはｎ型トランジスタであり、
前記第２電界効果型トランジスタはｐ型トランジスタであることを特徴とする半導体装置。
【請求項７】
請求項５又は６に記載の半導体装置において、
前記第１導電膜は、ハフニウム、ジルコニウム、チタニウム、タンタル若しくはアルミニウムのいずれかの金属、又はこれらの金属のいずれかを含む金属炭化物からなり、
前記第２導電膜は、ルテニウム、パラジウム、白金、チタニウム、タングステン、タンタル、ルテニウム又はチタニウムアルミニウムのいずれかを含む金属窒化物からなることを特徴とする半導体装置。
【請求項８】
請求項１〜７のうちのいずれか１項に記載の半導体装置において、
前記第３導電膜は、タングステン、ポリシリコン、アルミニウム又は銅からなることを特徴とする半導体装置。
【請求項９】
請求項１〜８のうちのいずれか１項に記載の半導体装置において、
前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜はそれぞれ、下地絶縁膜と、前記下地絶縁膜上に形成された高誘電率絶縁膜とを含むことを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記下地絶縁膜は、シリコン酸化膜又はシリコン酸窒化膜であることを特徴とする半導体装置。
【請求項１１】
請求項９又は１０に記載の半導体装置において、
前記高誘電率絶縁膜は、比誘電率が８以上の高誘電率材料からなることを特徴とする半導体装置。
【請求項１２】
請求項１〜１１のうちのいずれか１項に記載の半導体装置において、
前記第１導電膜の厚さは、５ｎｍ以上で且つ１５ｎｍ以下であることを特徴とする半導体装置。
【請求項１３】
請求項１〜１２のうちのいずれか１項に記載の半導体装置において、
前記第２導電膜の厚さは、５ｎｍ以上で且つ１０ｎｍ以下であることを特徴とする半導体装置。
【請求項１４】
基板上部の第１活性領域上に形成された第１電界効果型トランジスタと、前記基板上部の第２活性領域上に形成された第２電界効果型トランジスタとを備えた半導体装置の製造方法であって、
前記第１活性領域上及び前記第２活性領域上に、ゲート絶縁膜となる絶縁膜、金属又は導電性金属化合物からなる第１導電膜、及び犠牲膜を順次形成する工程（ａ）と、
前記犠牲膜、前記第１導電膜及び前記絶縁膜を選択的に除去して、前記第１活性領域上に前記絶縁膜からなる第１ゲート絶縁膜を介して前記第１導電膜及び前記犠牲膜からなる第１ダミーゲート電極を形成すると共に前記第２活性領域上に前記絶縁膜からなる第２ゲート絶縁膜を介して前記第１導電膜及び前記犠牲膜からなる第２ダミーゲート電極を形成する工程（ｂ）と、
前記第１ダミーゲート電極及び前記第２ダミーゲート電極を覆うように、前記第１活性領域上及び前記第２活性領域上に層間絶縁膜を形成し、その後、前記第１ダミーゲート電極及び前記第２ダミーゲート電極のそれぞれにおける前記犠牲膜が露出するように、前記層間絶縁膜を薄くする工程（ｃ）と、
前記工程（ｃ）の後、前記第１ダミーゲート電極及び前記第２ダミーゲート電極のそれぞれにおける前記犠牲膜を除去して、第１ゲート溝及び第２ゲート溝を形成する工程（ｄ）と、
前記第２ゲート溝内の前記第１導電膜を選択的に除去する工程（ｅ）と、
前記工程（ｅ）の後、前記第１ゲート溝及び前記第２ゲート溝のそれぞれにおける底面及び側壁面を覆うように、金属又は導電性金属化合物からなる第２導電膜を形成し、その後、前記第２導電膜上に金属又は導電性金属化合物からなる第３導電膜を形成し、それにより、前記第１活性領域上に前記第１ゲート絶縁膜を介して前記第１導電膜、前記第２導電膜及び前記第３導電膜からなる第１ゲート電極を形成すると共に前記第２活性領域上に前記第２ゲート絶縁膜を介して前記第２導電膜及び前記第３導電膜からなる第２ゲート電極を形成する工程（ｆ）とを備え、
前記第１導電膜の仕事関数と前記第２導電膜の仕事関数とは異なることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記工程（ｂ）と前記工程（ｃ）との間に、
前記第１活性領域における前記第１ダミーゲート電極の両側方下に位置する部分に第１ソース／ドレイン領域を形成する工程（ｇ１）と、
前記第２活性領域における前記第２ダミーゲート電極の両側方下に位置する部分に第２ソース／ドレイン領域を形成する工程（ｇ２）とをさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法において、
前記工程（ｂ）と前記工程（ｇ１）及び前記工程（ｇ２）との間に、
前記第１ダミーゲート電極の両側面上に第１絶縁性サイドウォールスペーサを形成すると共に前記第２ダミーゲート電極の両側面上に第２絶縁性サイドウォールスペーサを形成する工程（ｈ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６に記載の半導体装置の製造方法において、
前記工程（ｂ）と前記工程（ｈ）との間に、
前記第１活性領域における少なくとも前記第１ダミーゲート電極の両側端部下に位置する部分に、前記第１ソース／ドレイン領域と接続する第１エクステンション領域を形成する工程（ｉ１）と、
前記第２活性領域における少なくとも前記第２ダミーゲート電極の両側端部下に位置する部分に、前記第２ソース／ドレイン領域と接続する第２エクステンション領域を形成する工程（ｉ２）とをさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１５〜１７のうちのいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｇ１）及び前記工程（ｇ２）と前記工程（ｃ）との間に、
前記第１ソース／ドレイン領域上に第１金属シリサイド膜を形成すると共に前記第２ソース／ドレイン領域上に第２金属シリサイド膜を形成する工程（ｊ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１４〜１８のうちのいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｆ）では、前記第１ゲート溝及び前記第２ゲート溝が埋まるように、前記第３導電膜が形成されることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１４〜１９のうちのいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｆ）では、前記第２導電膜及び前記第３導電膜は前記層間絶縁膜上にも形成され、前記第２導電膜及び前記第３導電膜のそれぞれにおける前記第１ゲート溝及び前記第２ゲート溝の外側に位置する部分を除去することにより、前記第１ゲート電極及び前記第２ゲート電極が形成されることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１３−１２６８６（Ｐ２０１３−１２６８６Ａ）
【公開日】平成２５年１月１７日（２０１３．１．１７）
【国際特許分類】
【出願番号】特願２０１１−１４５９３８（Ｐ２０１１−１４５９３８）
【出願日】平成２３年６月３０日（２０１１．６．３０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２５年１月１７日（２０１３．１．１７）
【国際特許分類】
【出願日】平成２３年６月３０日（２０１１．６．３０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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