【課題】性能のばらつきが小さな半導体装置を提供する。
【解決手段】この半導体装置は、ノードＮ１，Ｎ２間に直列接続された第１のスイッチング素子（高耐圧のトランジスタＱ１）および第２のスイッチング素子（抵抗素子Ｒ１および低耐圧のトランジスタＱ２）と、第２のスイッチング素子に並列接続された第３のスイッチング素子（低耐圧のトランジスタＱ３）とを含む。トランジスタＱ２をオンさせるとトランジスタＱ１がオンし、さらにトランジスタＱ３をオンさせるとノードＮ１，Ｎ２間が導通状態になる。したがって、オン抵抗値の高い第１のスイッチング素子をオンさせて高耐圧のトランジスタＱ１をオンさせるので、ターンオン時間のばらつきが小さくなる。 （もっと読む）

【課題】ＶＩＡホールを高密度に形成したとしても半導体素子が割れやすくなるのを防止し、素子の形成歩留りを向上させることができる半導体装置を提供する。
【解決手段】半導体装置は、基板１１０と、基板の第１表面に配置され、それぞれ複数のフィンガーを有するゲート電極１２４、ソース電極１２０およびドレイン電極１２２と、ソース電極１２０の下部に配置されたＶＩＡホールＳＣと、基板の第１表面とは反対側の第２表面に配置され、ＶＩＡホールを介してソース電極に接続された接地電極とを備え、ＶＩＡホールＳＣは、基板１１０を形成する化合物半導体結晶のへき開方向とは異なる方向に沿って配置される。 （もっと読む）

【課題】半導体装置の製造後におけるチャージ蓄積用素子からのチャージの放電を防止してデバイス機能素子のチャージダメージを低減する半導体装置及びその製造方法を提供する。
【解決手段】 半導体基板上に形成されたデバイス機能素子と、半導体基板上に形成されたチャージ蓄積用素子と、半導体基板上に形成され、デバイス機能素子とチャージ蓄積用素子との間に接続され、電気的に書き換え可能な不揮発性メモリトランジスタにより形成された分離用素子とを有する。 （もっと読む）

【課題】半導体集積回路の設計ＴＡＴを短縮する。
【解決手段】本発明による半導体集積回路の設計方法は、コンピュータ装置１０によって実行される半導体集積回路の設計方法であって、論理セル５００と配線セル４００をチップ上に配置するステップと、論理セル５００内のゲート５０５に対するアンテナルール１２２を配線セル４００の第１アンテナ用ライブラリ１０１に追加することで、第１アンテナ用ライブラリ１０１を第２アンテナ用ライブラリ２０１に変更するステップと、配線セル４００と他の論理セル５１０を第１配線５５０で接続するステップと、第２アンテナ用ライブラリ２０１に規定されたアンテナルール１２２に従い、ゲート５０５の面積に対する前記第１配線５５０の面積の比を検証する第１検証ステップとを具備する。 （もっと読む）

【課題】半導体素子が短絡破壊したとき、ヒューズを設けることなく、主電流を遮断できる半導体装置を提供すること。
【解決手段】半導体装置１００を構成するパワー半導体素子を小さな半導体素子１に分割し、この小さな半導体素子１にそれぞれ1本のボンディングワイヤ１７を接続する。小さな半導体素子１が短絡破壊したとき、破壊した小さな半導体素子１に接続するワイヤ１７（ヒューズの役割をさせる）を溶断し、且つ、制御回路３０からオフ信号を健全な半導体素子１に与える。このようにして、半導体装置１００が短絡破壊したとき、ヒューズを設けることなく、主電流を遮断することができる。 （もっと読む）

【課題】電源ノイズによるデジタル信号の取込エラーを低減すること。
【解決手段】パルス制御信号に応じてスイッチング動作を行なうスイッチング回路１２０と、デジタル信号を取り込むデジタル信号保持回路１１１と、を備え、デジタル信号保持回路１１１は、スイッチング動作による電源ノイズの発生期間におけるデジタル信号の取り込みを回避するためのマスク信号をパルス制御信号から生成するマスク信号生成回路１１４を含み、電源ノイズの発生期間にはデジタル信号を取り込まず、電源ノイズの非発生期間に前記デジタル信号を取り込む半導体装置。 （もっと読む）

【課題】信頼性と電気的特性の確保を両立した半導体装置を提供する。
【解決手段】同一の半導体基板１上に形成されたパワーＭＯＳＦＥＴと保護回路を備える。パワーＭＯＳＦＥＴがトレンチゲート縦型ＰチャネルＭＯＳＦＥＴであって、そのゲート電極６の導電型をＰ型とする。また、保護回路がプレーナゲート横型オフセットＰチャネルＭＯＳＦＥＴを備え、そのゲート電極１０の導電型をＮ型とする。これらゲート電極６とゲート電極１０は別工程で形成される。 （もっと読む）

【課題】過大電流による素子の破壊を防止することができる、半導体回路、半導体装置、及び電池監視システムを提供する。
【解決手段】短絡保護回路３０のＰＭＯＳトランジスタＭＰ３により短絡状態の場合は、電源電圧ＶＤＤからＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤ（外部ＦＥＴ０）に電流が流れる経路をＰＭＯＳトランジスタＭＰ０及び短絡電流検出用抵抗素子Ｒ０を経由する経路から、ＰＭＯＳトランジスタＭＰ１及び抵抗素子Ｒｐｕを経由する抵抗値が大きい経路に切り替えるため、短絡電流を制限することができ、従って、短絡により、電池監視ＩＣ１４が破壊されるのを防止することができる。 （もっと読む）

【課題】クラックからの水分侵入に起因する金属配線端面の腐食防止、あるいは金属配線端面の腐食が生じている場合でも該腐食が液晶表示装置を駆動する液晶表示部分を構成するゲート線等の金属配線にまで到達することを防止する技術を提供する。
【解決手段】基板の上に、複数の金属配線が同一平面上に形成され、金属配線の上に絶縁膜が形成された積層構造を有し、切り出し加工により切断端面が露出している第１の金属配線を有する配線構造であって、
第１の金属配線の線幅をＸ（μｍ）、
第１の金属配線の長さをＹ（μｍ）としたとき、
（１）若しくは（２）、および／または下記（３）の要件を満足することを特徴とする配線構造。
（１）Ｘ≦２０μｍ
（２）Ｘ＞２０μｍのときは、Ｙ≧１０Ｘ−１６０、
（３）第１の金属配線の切断端面から、第１の金属配線に隣接する第２の金属配線までの間において、第１の金属配線は絶縁膜の存在しない領域Ｚを有する。 （もっと読む）

【課題】同一のデータを保持する３個以上のフリップフロップ回路と多数決論理回路を備えた半導体集積回路において、放射線の照射等により隣接する複数のフリップフロップ回路が同時に影響を受けてもソフトエラーの発生しにくい半導体集積回路を提供する。
【解決手段】保持するデータが、第１の論理値から第２の論理値へ遷移しやすく第２の論理値から第１の論理値には遷移しにくい特性を有する第１のフリップフロップ回路と、第２の論理値から第１の論理値へ遷移しやすく第１の論理値から第２の論理値には遷移しにくい特性を有する第２のフリップフロップ回路と、を第１のフリップフリップ回路同士及び第２のフリップフロップ回路同士が隣接して配置されないように、第１のフリップフロップ回路と第２のフリップフロップ回路が交互に配置されているレイアウトパターンを有する。 （もっと読む）

【課題】剥離が発生した段階を知ることのできるテスト方法の提供。
【解決手段】前記複数の剥離補強ブロック２−１，２，３，４の各々は、複数の配線層に形成された配線群と、前記複数の配線層間で前記配線群を電気的に接続する、導体ホールとを備える。前記テスト回路１は、前記複数の剥離補強ブロックに対応して設けられた、複数のデータ保持回路と、前記複数の剥離補強ブロックの各々の一端に、テスト信号を供給する、テスト信号供給端と、前記複数のデータ保持回路に接続された、不揮発性の記憶回路とを備える。前記複数のデータ保持回路の各々は、対応する前記各剥離補強ブロックの他端から前記テスト信号に応じて出力される信号をテスト結果データとして保持する。前記不揮発性の記憶回路は、前記各データ保持回路に保持された前記テスト結果データを、前記各データ保持回路と対応付けて記憶するように、前記各データ保持回路と接続されている。 （もっと読む）

【課題】 従来のポリシリコン層を抵抗層とする抵抗素子は、抵抗素子のシート抵抗を例えば１０ＭΩ／□以上に高くしたい場合、所望のシート抵抗が得られない問題があった。この原因は、製造工程中にポリシリコン層上の絶縁膜が帯電することが考えられ、このため設計値より２桁以上も低い値となってしまっていた。また、同一ウエハ内であっても抵抗素子毎に抵抗層のばらつきが大きくなる問題があった。
【解決手段】 ポリシリコン層を抵抗層とする抵抗素子において、抵抗層を被覆する絶縁膜の上に、保護層を設ける。保護層は金属層であり、抵抗素子の配線層や、電極等の金属層と同一金属層で形成できる。保護層は、ポリシリコン層の曲折部が露出するパターンに設ける。また、保護層に固定電位を印加する。固定電位に応じて、異なるシート抵抗が得られる。 （もっと読む）

【課題】チップ一体型パッケージ、半導体装置を提供する。
【解決手段】半導体基板１２上に積層した絶縁層１４と、前記絶縁層１４に横倒しに埋め
込んだ態様で形成され、前記半導体基板１２に形成された回路または外部回路と電気的に
接続するソレノイド型のインダクタ２８と、前記絶縁層１４において前記インダクタ２８
の両端の開口部２８ａを塞ぐ位置に埋め込んだ態様で形成した一対の金属部材（金属膜３
４、金属板３５）と、を有することを特徴とする。 （もっと読む）

【課題】高いシングルイベント耐性を有するＮＡＮＤ素子、ＮＯＲ素子を提供する。
【解決手段】チャネルが並列に接続された第１のｐチャネルＭＯＳトランジスタ及び第２のｐチャネルＭＯＳトランジスタと、チャネルが直列に接続された第１のｎチャネルＭＯＳトランジスタ及び第２のｎチャネルＭＯＳトランジスタと、が第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって直列にＳＯＩ構造の基板上で接続され、それらのトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルのＭＯＳトランジスタがチャネルが直列に更に接続された二重化構造を有する。 （もっと読む）

【課題】論理ゲートを構成するトランジスタの特性劣化を抑制する。
【解決手段】半導体集積回路７０には、マルチプレクサ１、信号発生回路２、制御回路３、ｍ個のインバータＩＮＶ１乃至ｍ列、ｎ個の２入力ＮＯＲ回路ＮＯＲ１乃至ｎ、縦続接続されるｎ個の２シフトレジスタＳＲ１乃至ｎが設けられる。制御回路３は、クロック信号が供給される通常動作ときにディセーブル状態の制御信号Ｓｃｔを生成し、クロック信号が供給されない通常動作以外のときにイネーブル状態の制御信号Ｓｃｔを生成する。マルチプレクサ１は、クロック信号Ｓｃｌｋと信号発生器２から出力される低周波信号Ｓｓｇが入力され、制御信号Ｓｃｔがディセーブル状態の時インバータＩＮＶ１乃至ｍ列にクロック信号Ｓｃｌｋを供給し、制御信号Ｓｃｔがイネーブル状態の時インバータＩＮＶ１乃至ｍ列に低周波信号Ｓｓｇを供給する。 （もっと読む）

【課題】半導体集積回路装置において、実動作に用いられる信号遅延パスにおける経年劣化の検出を可能とすること。
【解決手段】半導体集積回路装置は、複数の信号遅延パスと、当該複数の信号遅延パスの間の遅延量の大小関係を計測してメモリに格納するとともに、当該複数の信号遅延パスについて計測された遅延量の大小関係と当該メモリに格納された遅延量の大小関係とが一致するか否かを判定し、両者が一致しない場合には、当該複数の信号遅延パスのいずれかにおいて遅延故障が生じた旨を出力する遅延故障検出回路と、を有している。 （もっと読む）

【課題】適切な高い動作電圧を有するＮ型およびＰ型トランジスタ、ならびに適切な低い動作電圧を有するＮ型およびＰ型トランジスタを備えた半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１は、半導体基板２上に形成されたＨＶＮトランジスタ１０と、ＨＶＰトランジスタ２０と、ＬＶＮトランジスタ３０と、ＬＶＰトランジスタ４０と、抵抗素子５０を有する。ＬＶＮトランジスタ３０は、絶縁体層３１ａ、Ｌａ_２Ｏ_３層３１ｂおよび高誘電率絶縁体層３１ｃからなるゲート絶縁膜３１と、金属層３２ａおよび半導体層３２ｂからなるゲート電極３２を有する。ＬＶＰトランジスタ４０は、絶縁体層４１ａ、Ａｌ_２Ｏ_３層４１ｂおよび高誘電率絶縁体層４１ｃからなるゲート絶縁膜４１と、金属層４２ａおよび半導体層４２ｂからなるゲート電極４１を有する。抵抗素子５０は、絶縁体材料からなる第１の層５１と、半導体材料からなる第２の層５２を有する。 （もっと読む）

【課題】コンタクトホール側壁に付着した有機膜の抵抗値を簡単且つ的確に測定する。
【解決手段】基板２０上に形成された下部電極であるポリＳｉ膜２２ａと、このポリＳｉ膜２２ａ上にＢＰＳＧ膜２３を介して形成された中間電極であるポリＳｉ膜２４ａと、このポリＳｉ膜２４ａ上にＢＰＳＧ膜２５を介して選択的に形成されたホトレジスト膜からなるホールパターン２６ａと、このホールパターン２６ａをマスクにしてプラズマエッチングにより形成され、ポリＳｉ膜２４ａ，２２ａを貫通するコンタクトホール２７と、このコンタクトホール２７の形成時に、コンタクトホール側壁に付着する有機膜２８と、を有する半導体装置を用意する。そして、ポリＳｉ膜２２ａ，２４ａ上に有機膜・レジスト膜２６ｂが被着された状態で、ポリＳｉ膜２２ａ，２４ａ上から、プローブ針３１により複数回コンタクトを実施し、有機膜２８の抵抗値を測定する。 （もっと読む）

【課題】 加工処理を行なうための加工位置を精度よく特定することができる半導体チップを提供する。
【解決手段】 複数の半導体回路素子が形成され、それら半導体回路素子上に層間絶縁膜と配線層とが交互に積層されてなる半導体チップ１０において、この半導体チップ１０を構成する最上層の配線層であるダミーメタル１３に、半導体チップ１０上のＸ座標の位置を表わすＸ座標用コードパターン１３＿１およびＹ座標の位置を表わすＹ座標用コードパターン１３＿２を付加した。 （もっと読む）

【課題】貫通電流の防止機能を含む半導体装置を半導体基板上に１チップ化する場合に、従来の半導体製造工程を活用することができるようにした半導体装置の提供。
【解決手段】この発明は、ローサイドスイッチを構成するトランジスタＱＮ２のゲート・ソース端子間にダイオード接続されるトランジスタＱＮ５と、ローサイドスイッチを構成するトランジスタＱＮ４のゲート・ソース端子間にダイオード接続されるトランジスタＱＮ６と、を備えている。そして、トランジスタＱＮ５のしきい値電圧がトランジスタＱＮ２のしきい値電圧よりも相対的に低くなっている。また、トランジスタＱＮ６のしきい値電圧がトランジスタＱＮ４のしきい値電圧よりも相対的に低くなっている。 （もっと読む）