【課題】高いシングルイベント耐性を有するＮＡＮＤ素子、ＮＯＲ素子を提供する。
【解決手段】チャネルが並列に接続された第１のｐチャネルＭＯＳトランジスタ及び第２のｐチャネルＭＯＳトランジスタと、チャネルが直列に接続された第１のｎチャネルＭＯＳトランジスタ及び第２のｎチャネルＭＯＳトランジスタと、が第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって直列にＳＯＩ構造の基板上で接続され、それらのトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルのＭＯＳトランジスタがチャネルが直列に更に接続された二重化構造を有する。 （もっと読む）

【課題】強度高エネルギーの中性子ビームの積分フラックスのその場測定を可能とする、放射性物質を使用しない可搬型の測定演算装置を提供する。
【解決手段】ラジエータから中性子ビームに対して所定の角度（オフアングル角度）をおいて配置され、ノイズを防止する放射線遮蔽体に覆われた半導体検出器によって、ラジエータから発生する反跳陽子で所定のエネルギー以上のものの強度を測定し、それに所定の校正定数を乗ずることによって中性子ビームの積分フラックスを求める。 （もっと読む）

【課題】シングルイベント現象が発生しにくく、シングルイベントトランジェント（ＳＥＴ）現象が発生してもそれの回路への影響を排除することができるラッチ回路及びフリップフロップ回路を提供する。
【解決手段】形成される強電界領域を狭くするために、ラッチ回路をデュアルポートインバータと、トランスミッションゲートを含まないデュアルポートクロックドインバータとから構成する。ＳＥＴ現象の影響をクロックに遅延時間を設けることにより排除するが、その遅延時間によってホールド時間が増加させられることを防止するために、一方の記憶ノードへは、その記憶ノード及び全体のラッチモードからスルーモードへの移行が遅延させられるような前縁エッジ遅延クロックが入力される。 （もっと読む）

【課題】シングルイベント現象が発生しにくく、シングルイベントトランジェント（ＳＥＴ）現象が発生してもそれの回路への影響を排除することができるラッチ回路及びフリップフロップ回路を提供する。
【解決手段】形成される強電界領域を狭くするために、ラッチ回路をデュアルポートインバータと、トランスミッションゲートを含まないデュアルポートクロックドインバータとから構成する。ＳＥＴ現象の影響をクロックに遅延時間を設けることにより排除するが、その遅延時間によってホールド時間が増加させられることを防止するために、一方の記憶ノードへは、その記憶ノード及び全体のラッチモードからスルーモードへの移行が遅延させられるような前縁エッジ遅延クロックが入力される。 （もっと読む）

高いシングルイベント耐性を有するインバータ、ＮＡＮＤ素子、ＮＯＲ素子、メモリ素子、データラッチ回路を提供する。シングルイベント耐性インバータ（３Ｉ）は、インバータを構成するｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタのそれぞれに対して同じ導電型のトランジスタをさらに直列に接続した二重化構造（３Ｐ１，３Ｐ２，３Ｎ１，３Ｎ２）にし、２つのｐチャネルＭＯＳトランジスタの間のノード（Ａ）と、２つのｎチャネルＭＯＳトランジスタの間のノード（Ｂ）とを接続線で接続する。シングルイベント耐性のメモリ素子及びデータラッチ回路（４）は、当該シングルイベント耐性インバータ（３Ｉ）を含む。 （もっと読む）