ＳＯＩ構造シングルイベント耐性のＮＡＮＤ素子、及びＮＯＲ素子
【課題】高いシングルイベント耐性を有するＮＡＮＤ素子、ＮＯＲ素子を提供する。
【解決手段】チャネルが並列に接続された第１のｐチャネルＭＯＳトランジスタ及び第２のｐチャネルＭＯＳトランジスタと、チャネルが直列に接続された第１のｎチャネルＭＯＳトランジスタ及び第２のｎチャネルＭＯＳトランジスタと、が第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって直列にＳＯＩ構造の基板上で接続され、それらのトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルのＭＯＳトランジスタがチャネルが直列に更に接続された二重化構造を有する。
【解決手段】チャネルが並列に接続された第１のｐチャネルＭＯＳトランジスタ及び第２のｐチャネルＭＯＳトランジスタと、チャネルが直列に接続された第１のｎチャネルＭＯＳトランジスタ及び第２のｎチャネルＭＯＳトランジスタと、が第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって直列にＳＯＩ構造の基板上で接続され、それらのトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルのＭＯＳトランジスタがチャネルが直列に更に接続された二重化構造を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ構造インバータ、ＳＯＩ構造メモリ素子、及びＳＯＩ構造データラッチ回路に関し、より詳しくは、シングルイベント耐性を有するＳＯＩ構造シングルイベント耐性インバータ、ＳＯＩ構造シングルイベント耐性半導体メモリ素子、及びＳＯＩ構造シングルイベント耐性データラッチ回路に関する。本発明はまた、ＳＯＩ構造ＮＡＮＤ素子及びＳＯＩ構造ＮＯＲ素子にも関し、より詳しくは、シングルイベント耐性を有するＳＯＩ構造ＮＡＮＤ素子及びＳＯＩ構造ＮＯＲ素子に関する。
【背景技術】
【０００２】
メモリ素子、データラッチ回路などの半導体素子は、２つのインバータを組み合わせた記憶ノードを有している。動作中の従来の構成のインバータに、放射線、イオン線等の高エネルギー粒子線が入射すると、そのエネルギー粒子の電離作用、励起作用などによって、インバータの素子内に電子−正孔対を生じ、電荷が発生することがある。この発生電荷が素子内の電界によって異なる領域に流れ込む現象（電荷収集）、いわゆるシングルイベント現象が発生すると、それがその素子の誤動作を引き起こし、インバータの出力が一時的に反転したりする。この現象が、メモリ素子などを構成するインバータで発生すると、記憶している情報の反転という深刻な誤動作が発生することがある。このような現象は、シングルイベントアップセットと呼ばれている。このシングルイベントは、高エネルギー粒子が存在しやすい環境である、高空、宇宙空間、放射線関連施設等でしばしば観察され、そのような環境下でのコンピュータの正常な動作の阻害要因となっている。そのような高エネルギー粒子を物理的に完全に遮蔽することによってシングルイベントを防止することは現実的な対策ではない。従って、シングルイベントを効果的に防止するためには、シングルイベントに単体で耐性を有する構造を有するインバータやメモリ素子が必要となる。
【０００３】
図１は、従来のインバータ１Ｉ１の回路図である。なお、これから明細書中で使用する記号の説明を以下に示す：
Ｄ 入力データ信号；
Ｇ 入力クロック信号；
Ｇｉ クロック信号（入力クロック信号Ｇと同相）
ＧＢｉ 反転クロック信号；
Ｑ 出力データ信号；
ＸＱ 反転出力データ信号；
ＶDD 第１の電圧源からの電源電圧；及び
ＶSS 第２の電圧源からの電源電圧（０Ｖ）。
【０００４】
インバータ１Ｉ１は、ソース又はドレインのラインに関して直列に、第１の電圧源側（ＶDD）に接続されたノードから第２の電圧源側（ＶSS）に接続されたノードに向かって、ｐチャネルＭＯＳトランジスタ１Ｐ１及びｎチャネルＭＯＳトランジスタ１Ｎ１がその順番に接続された構成を有する。シングルイベントは、いずれかオフのトランジスタ、例えばハイレベルがクロック信号Ｇとして入力されたときのｐチャネルＭＯＳトランジスタ１Ｐ１を、瞬間的にオフからオンに変化させ、その結果として、反転クロック信号ＧＢｉとしてローレベルで出力されていた信号をハイレベル側に瞬間的にシフトさせる。
【０００５】
図２は、従来のインバータを使用したデータラッチ回路１の回路図である。図１のインバータ１Ｉ１は、データラッチ回路１に入力される反転クロック信号ＧＢｉを生成するために、組み合わせて使用される。データラッチ回路１において、クロック信号Ｇがローレベルのときは、出力データ信号Ｑには、入力データ信号Ｄと同じ論理レベルが出力される（トランスペアレントモード、スルーモード）。クロック信号Ｇの立ち上がり時に、入力データ信号Ｄが入力段のクロックドインバータ１Ｉ２から取り込まれてラッチされ、入力クロック信号Ｇがハイレベルの間、保持される（ラッチモード）。ラッチされたデータの保持は、出力と入力とが交差接続されたクロックドインバータ１Ｉ３とインバータ１Ｉ４とで構成される記憶ノードで行われる。バッファ回路を構成するインバータ１Ｉ５及びインバータ１Ｉ６とから、それぞれ出力データ信号Ｑ及び反転出力データ信号ＸＱとして出力される。ここで、例えばラッチモード時に、記憶ノードを構成するクロックドインバータ１Ｉ３及びインバータ１Ｉ４の中のいずれかのオフのトランジスタがシングルイベントによりオンとなったとする。すると、そのトランジスタを含むインバータの出力が反対の論理側にレベルシフトし、その論理値の変化が他方のインバータに入力されて当該インバータの出力を反転させると、記憶ノードの論理値が反転してシングルイベントアップセットが発生する。また、ラッチモードにおいては、入力段のクロックドインバータ１Ｉ２のトランジスタ１Ｐ３及びトランジスタ１Ｎ３はいずれもオフであって入力データ信号Ｄを後段に伝達しないようにしているが、そのトランジスタがシングルイベント現象によってオンになったとすると、入力データ信号Ｄが（反転されて）後段に出力されてしまう。このときに、入力データ信号Ｄが、記憶ノードで記憶されている論理状態と相反する論理レベルであれば、記憶データが反転（シングルイベントアップセット）してしまう。このように、従来のインバータや、それを含むメモリ素子は、シングルイベントに対して非常に脆弱である。
【０００６】
また、従来の基本的な論理回路の素子もシングルイベントに対して脆弱である。図９は、従来の２入力ＮＡＮＤ素子の回路図であり、図１０は、従来の３入力ＮＡＮＤ素子の回路図である。また、図１１は、従来の２入力ＮＯＲ素子の回路図であり、図１２は、従来の３入力ＮＯＲ素子の回路図である。いずれの素子の回路においても、オフのトランジスタがシングルイベントによってオンになったとすると、その出力の論理レベルは、反対方向に大きく動く場合がある。これによって、そのような誤動作をした素子からの出力が入力される素子においては、その入力の論理値が反転することもある（シングルイベントアップセット）。
【０００７】
上記のようなシングルイベントに耐性のある構造を有するインバータやメモリ素子としては、従来、以下のようなものがあった（特許出願第２００２−２００１３０号に記載の技術。）。図３は、二重化構造を有するインバータ２Ｉの回路図である。インバータ２Ｉは、ソース又はドレインのラインに関して直列に、第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって、第１のｐチャネルＭＯＳトランジスタ及び第１のｎチャネルＭＯＳトランジスタがその順番に接続された構造を有するインバータにおいて、当該第１のｐチャネルＭＯＳトランジスタ及び当該第１のｎチャネルＭＯＳトランジスタに対して、それとゲート同士が相互に接続された同じ導電型のチャネルの第２のＭＯＳトランジスタが、ソース又はドレインのラインに関して直列に更に接続された二重化構造を有する。
【０００８】
インバータ２Ｉでは、以下のような動作によって、シングルイベントをある程度抑制する。クロック信号Ｇがハイレベルのとき、トランジスタ２Ｐ１及び２Ｐ２はオフ、２Ｎ１及び２Ｎ２はオンであって、出力の反転クロック信号ＧＢｉはローレベルである。トランジスタ２Ｐ１及び２Ｐ２がオフの状態のとき、そのいずれか一方に高エネルギー粒子が入射してシングルイベントが発生してオンになったとする。しかし、ソース又はドレインのラインに関して直列に接続された他方のトランジスタがオフのままであるため、シングルイベントによる出力のレベル変化は他方のトランジスタによってブロックされ、出力の反転クロック信号ＧＢｉには伝わらない。このように、トランジスタのいずれか１個が上記のように誤動作しても、インバータ全体としては、シングルイベントが発生しにくいことになる。また、このような構成のインバータを使用することによって、シングルイベント耐性がある程度高いメモリ素子、データラッチ回路を構成することが可能であった。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしシングルイベントは有害な現象であるため、それに対する耐性はより高い方が望ましい。従って、さらに高いシングルイベント耐性を有するインバータ、メモリ素子、データラッチ回路が望まれていた。
【課題を解決するための手段】
【００１０】
本発明は、上記の課題に鑑みてなされたものであり、より高いシングルイベント耐性を有するインバータ、メモリ素子、データラッチ回路を提供するものである。その課題は、以下のような特徴を有する本発明によって解決される。すなわち本発明は、ソース又はドレインのラインに関して直列に、第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって、第１のｐチャネルＭＯＳトランジスタ及び第１のｎチャネルＭＯＳトランジスタがその順番にＳＯＩ構造の基板上で接続された構造を有するインバータにおいて、当該第１のｐチャネルＭＯＳトランジスタ及び当該第１のｎチャネルＭＯＳトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルの第２のＭＯＳトランジスタが、ソース又はドレインのラインに関して直列に更にそれぞれ接続され、かつ、当該第１のｐチャネルＭＯＳトランジスタと当該第２のｐチャネルＭＯＳトランジスタの間のノードと、当該第１のｎチャネルＭＯＳトランジスタと当該第２のｎチャネルＭＯＳトランジスタの間のノードとが接続された二重化構造を有するように構成できる。
【００１１】
本発明は、ソース又はドレインのラインに関して直列に、第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって、第１のｐチャネルＭＯＳトランジスタ、第２のｐチャネルＭＯＳトランジスタ、第１のｎチャネルＭＯＳトランジスタ、及び第２のｎチャネルＭＯＳトランジスタがその順番にＳＯＩ構造の基板上で接続されており、当該第１のｐチャネルＭＯＳトランジスタ、当該第２のｐチャネルＭＯＳトランジスタ、当該第１のｎチャネルＭＯＳトランジスタ、及び当該第２のｎチャネルＭＯＳトランジスタはインバータを構成し、当該第１のｐチャネルＭＯＳトランジスタ、当該第２のｐチャネルＭＯＳトランジスタ、当該第１のｎチャネルＭＯＳトランジスタ、及び当該第２のｎチャネルＭＯＳトランジスタのゲートは共通接続され、かつ、当該インバータの入力に接続され、当該第１のｐチャネルＭＯＳトランジスタと当該第２のｐチャネルＭＯＳトランジスタの間のノードと、当該第１のｎチャネルＭＯＳトランジスタと当該第２のｎチャネルＭＯＳトランジスタの間のノードとが接続され、当該第１のｐチャネルＭＯＳトランジスタと当該第２のｐチャネルＭＯＳトランジスタとによって二重化構造を有するｐチャネルＭＯＳトランジスタが形成されるようになっており、及び当該第１のｎチャネルＭＯＳトランジスタと当該第２のｎチャネルＭＯＳトランジスタとによって二重化構造を有するｎチャネルＭＯＳトランジスタが形成されるようにも構成できる。
【００１２】
本発明は、一方の出力が他方の入力に直接あるいはオンオフゲートを介してそれぞれ交差接続された２個のインバータを含むＳＯＩ構造の基板上に形成された半導体メモリにおいて、当該インバータの内の少なくとも１個のインバータは、上記の本発明のＳＯＩ構造シングルイベント耐性インバータであるようにも構成できる。
【００１３】
本発明は、出力が第２のインバータの入力に接続された第１のインバータと、お互いに相補な論理値の相補クロック信号に基づくオンオフ制御がなされる接続を通じて出力が第１のインバータの入力に接続された第２のインバータと、当該相補クロック信号とそれぞれ逆相の逆相相補クロック信号に基づいたオンオフ制御の下に、入力を当該第１のインバータの入力に反転出力するクロックドインバータと、を有するＳＯＩ構造の基板上で形成されたデータラッチ回路において、当該第１のインバータ及び当該第２のインバータのうちの少なくともいずれか上記の本発明のＳＯＩ構造シングルイベント耐性インバータであるようにも構成できる。
【００１４】
本発明は、当該クロックドインバータは、ソース又はドレインのラインに関して直列に、第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって、第１のｐチャネルＭＯＳトランジスタ、第２のｐチャネルＭＯＳトランジスタ、第３のｐチャネルＭＯＳトランジスタ、第１のｎチャネルＭＯＳトランジスタ、第２のｎチャネルＭＯＳトランジスタ、及び第３のｎチャネルＭＯＳトランジスタがその順番に接続され、当該第１のｐチャネルＭＯＳトランジスタ及び当該第３のｐチャネルＭＯＳトランジスタのゲートの組と、当該第１のｎチャネルＭＯＳトランジスタ及び当該第３のｎチャネルＭＯＳトランジスタのゲートの組には、それぞれ当該逆相相補クロック信号が印可され、当該第２のｐチャネルＭＯＳトランジスタ及び当該第２のｎチャネルＭＯＳトランジスタは、当該ＳＯＩ構造シングルイベント耐性データラッチ回路の入力を構成し、及び当該第３のｐチャネルＭＯＳトランジスタと当該第１のｎチャネルＭＯＳトランジスタの間のノードは当該クロックドインバータの出力を構成するようにも構成できる。
【００１５】
本発明は、チャネルが並列に接続された第１のｐチャネルＭＯＳトランジスタ及び第２のｐチャネルＭＯＳトランジスタと、チャネルが直列に接続された第１のｎチャネルＭＯＳトランジスタ及び第２のｎチャネルＭＯＳトランジスタと、が第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって直列にＳＯＩ構造の基板上で接続され、当該第１のｐチャネルＭＯＳトランジスタ及び当該第１のｎチャネルＭＯＳトランジスタのゲートに接続された第１の入力と、当該第２のｐチャネルＭＯＳトランジスタ及び当該第２のｎチャネルＭＯＳトランジスタのゲートに接続された第２の入力と、前記のｐチャネルＭＯＳトランジスタと前記のｎチャネルＭＯＳトランジスタの間のノードに接続された出力と、を有するＳＯＩ構造２入力ＮＡＮＤ素子であって、当該第１のｐチャネルＭＯＳトランジスタ、当該第２のｐチャネルＭＯＳトランジスタ、当該第１のｎチャネルＭＯＳトランジスタ、及び当該第２のｎチャネルＭＯＳトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルのＭＯＳトランジスタがチャネルが直列に更に接続された二重化構造を有するようにも構成できる。
【００１６】
本発明は、当該第１のｎチャネルＭＯＳトランジスタと当該第２のｎチャネルＭＯＳトランジスタとの間には二重化構造のための当該チャネルが直列に更に接続された他のｎチャネルＭＯＳトランジスタが接続されていないようにも構成できる。
【００１７】
本発明は、チャネルが並列に接続された、第１のｐチャネルＭＯＳトランジスタ、第２のｐチャネルＭＯＳトランジスタ、及び第３のｐチャネルＭＯＳトランジスタと、チャネルが直列に接続された、第１のｎチャネルＭＯＳトランジスタ、第２のｎチャネルＭＯＳトランジスタ、及び第３のｎチャネルＭＯＳトランジスタと、が第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって直列にＳＯＩ構造の基板上で接続され、当該第１のｐチャネルＭＯＳトランジスタ及び当該第１のｎチャネルＭＯＳトランジスタのゲートに接続された第１の入力と、当該第２のｐチャネルＭＯＳトランジスタ及び当該第２のｎチャネルＭＯＳトランジスタのゲートに接続された第２の入力と、当該第３のｐチャネルＭＯＳトランジスタ及び当該第３のｎチャネルＭＯＳトランジスタのゲートに接続された第３の入力と、前記のｐチャネルＭＯＳトランジスタと前記のｎチャネルＭＯＳトランジスタの間のノードに接続された出力と、を有するＳＯＩ構造３入力ＮＡＮＤ素子であって、当該第１のｐチャネルＭＯＳトランジスタ、当該第２のｐチャネルＭＯＳトランジスタ、当該第３のｐチャネルＭＯＳトランジスタ、当該第１のｎチャネルＭＯＳトランジスタ、当該第２のｎチャネルＭＯＳトランジスタ、及び当該第３のｎチャネルＭＯＳトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルのＭＯＳトランジスタがチャネルが直列に更に接続された二重化構造を有するようにも構成できる。
【００１８】
本発明は、当該第１のｎチャネルＭＯＳトランジスタ、当該第２のｎチャネルＭＯＳトランジスタ、及び当該第３のｎチャネルＭＯＳトランジスタのどのいずれか２つの間にも二重化構造のための当該チャネルが直列に更に接続された他のｎチャネルＭＯＳトランジスタが接続されていないようにも構成できる。
【００１９】
本発明は、チャネルが直列に接続された第１のｐチャネルＭＯＳトランジスタ及び第２のｐチャネルＭＯＳトランジスタと、チャネルが並列に接続された第１のｎチャネルＭＯＳトランジスタ及び第２のｎチャネルＭＯＳトランジスタと、が第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって直列にＳＯＩ構造の基板上で接続され、当該第１のｐチャネルＭＯＳトランジスタ及び当該第１のｎチャネルＭＯＳトランジスタのゲートに接続された第１の入力と、当該第２のｐチャネルＭＯＳトランジスタ及び当該第２のｎチャネルＭＯＳトランジスタのゲートに接続された第２の入力と、前記のｐチャネルＭＯＳトランジスタと前記のｎチャネルＭＯＳトランジスタの間のノードに接続された出力と、を有するＳＯＩ構造２入力ＮＯＲ素子であって、当該第１のｐチャネルＭＯＳトランジスタ、当該第２のｐチャネルＭＯＳトランジスタ、当該第１のｎチャネルＭＯＳトランジスタ、及び当該第２のｎチャネルＭＯＳトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルのＭＯＳトランジスタがチャネルが直列に更に接続された二重化構造を有するようにも構成できる。
【００２０】
本発明は、当該第１のｐチャネルＭＯＳトランジスタと当該第２のｐチャネルＭＯＳトランジスタとの間には二重化構造のための当該チャネルが直列に更に接続された他のｐチャネルＭＯＳトランジスタが接続されていないようにも構成できる。
【００２１】
本発明は、チャネルが直列に接続された、第１のｐチャネルＭＯＳトランジスタ、第２のｐチャネルＭＯＳトランジスタ、及び第３のｐチャネルＭＯＳトランジスタと、チャネルが並列に接続された、第１のｎチャネルＭＯＳトランジスタ、第２のｎチャネルＭＯＳトランジスタ、及び第３のｎチャネルＭＯＳトランジスタと、が第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって直列にＳＯＩ構造の基板上で接続され、当該第１のｐチャネルＭＯＳトランジスタ及び当該第１のｎチャネルＭＯＳトランジスタのゲートに接続された第１の入力と、当該第２のｐチャネルＭＯＳトランジスタ及び当該第２のｎチャネルＭＯＳトランジスタのゲートに接続された第２の入力と、当該第３のｐチャネルＭＯＳトランジスタ及び当該第３のｎチャネルＭＯＳトランジスタのゲートに接続された第３の入力と、前記のｐチャネルＭＯＳトランジスタと前記のｎチャネルＭＯＳトランジスタの間のノードに接続された出力と、を有するＳＯＩ構造３入力ＮＯＲ素子であって、当該第１のｐチャネルＭＯＳトランジスタ、当該第２のｐチャネルＭＯＳトランジスタ、当該第３のｐチャネルＭＯＳトランジスタ、当該第１のｎチャネルＭＯＳトランジスタ、当該第２のｎチャネルＭＯＳトランジスタ、及び当該第３のｎチャネルＭＯＳトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルのＭＯＳトランジスタがチャネルが直列に更に接続された二重化構造を有するようにも構成できる。
【００２２】
本発明は、当該第１のｐチャネルＭＯＳトランジスタ、当該第２のｐチャネルＭＯＳトランジスタ、及び当該第３のｐチャネルＭＯＳトランジスタのどのいずれか２つの間にも二重化構造のための当該チャネルが直列に更に接続された他のｐチャネルＭＯＳトランジスタが接続されていないようにも構成できる。
本発明は、出力が第２のインバータの入力に接続された第１のインバータと、出力が前記第１のインバータの入力に接続された第２のインバータと、お互いに相補な論理値の相補クロック信号に基づいたオンオフ制御の下に、入力を前記第１のインバータの入力に反転出力するクロックドインバータと、を有するＳＯＩ構造の基板上で形成されたデータラッチ回路において、前記第１のインバータ及び前記第２のインバータのうちの少なくともいずれかは、ソース又はドレインのラインに関して直列に、第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって、第１のｐチャネルＭＯＳトランジスタ及び第１のｎチャネルＭＯＳトランジスタがその順番にＳＯＩ構造の基板上で接続された構造を有するインバータであって、前記第１のｐチャネルＭＯＳトランジスタ及び前記第１のｎチャネルＭＯＳトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルの第２のＭＯＳトランジスタが、ソース又はドレインのラインに関して直列に更にそれぞれ接続され、かつ、前記第１のｐチャネルＭＯＳトランジスタと前記第２のｐチャネルＭＯＳトランジスタの間のノードと、前記第１のｎチャネルＭＯＳトランジスタと前記第２のｎチャネルＭＯＳトランジスタの間のノードとが接続された二重化構造を有するものであり、前記第１のインバータ及び前記第２のインバータのうちの少なくともいずれかは、前記相補クロック信号とそれぞれ逆相の逆相相補クロック信号に基づいたオンオフ制御がなされるクロックドインバータであるようにも構成できる。
【発明の効果】
【００２３】
本発明によれば、インバータを構成するｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタのそれぞれに対して同じ導電型のトランジスタをさらに直列に接続した二重化構造にし、２つのｐチャネルＭＯＳトランジスタの間のノードと、２つのｎチャネルＭＯＳトランジスタの間のノードとを接続線で接続したので、当該接続線との２つの接続線の間にある２つのＭＯＳトランジスタのソース・ドレイン間はほぼ同電位となってシングルイベントが発生しにくくなり、その他のＭＯＳトランジスタがシングルイベントによってオフからオンになったとしてもインバータの出力は影響を受けにくくなることによって、シングルイベントによる誤動作が効果的に防止されたシングルイベント耐性インバータを得ることができるという効果が得られる。
【００２４】
さらに本発明によれば、メモリ素子が、２つのシングルイベント耐性インバータの出力と入力とを交差接続して構成した記憶ノードを含むので、シングルイベントによる誤動作が効果的に防止されたシングルイベント耐性メモリ素子を得ることができるという効果が得られる。
【００２５】
さらに本発明によれば、データラッチ回路が、２つのシングルイベント耐性インバータから構成された記憶ノードを含み、データ入力段のクロックドインバータに含まれるクロックに接続されたｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタをそれぞれ１つずつさらに直列に接続したので、シングルイベントによる誤動作が効果的に防止されたシングルイベント耐性データラッチ回路を得ることができるという効果が得られる。
【００２６】
さらに本発明によれば、２入力ＮＡＮＤ素子、３入力ＮＡＮＤ素子、２入力ＮＯＲ素子、及び３入力ＮＯＲ素子において、それを構成するｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルのＭＯＳトランジスタがチャネルが直列に更に接続された二重化構造を設けたので、シングルイベントによる誤動作が効果的に防止された２入力ＮＡＮＤ素子、３入力ＮＡＮＤ素子、２入力ＮＯＲ素子、及び３入力ＮＯＲ素子を得ることができるという効果が得られる。
【図面の簡単な説明】
【００２７】
【図１】従来のインバータ１Ｉ１の構成を表わす回路図である。
【図２】従来のデータラッチ回路１の構成を表わす回路図である。
【図３】従来の二重化構造を有するトランジスタを含むインバータ２Ｉの構成を表わす回路図である。
【図４】本発明の第１の実施形態に係るシングルイベント耐性インバータ３Ｉの構成を表わす回路図である。
【図５】シングルイベント耐性データラッチ回路４と組み合わせて使用されるバッファ回路４Ｂの構成を表わす回路図である。
【図６】本発明の第３の実施形態に係るシングルイベント耐性データラッチ回路４の構成を表わす回路図である。
【図７】ＳＯＩ基板ｎチャネルＭＯＳトランジスタ１０の断面図である。
【図８】バルク基板ｎチャネルＭＯＳトランジスタ２０の断面図である。
【図９】従来の２入力ＮＡＮＤ素子９の構成を表わす回路図である。
【図１０】従来の３入力ＮＡＮＤ素子１０の構成を表わす回路図である。
【図１１】従来の２入力ＮＯＲ素子１１の構成を表わす回路図である。
【図１２】従来の３入力ＮＯＲ素子１２の構成を表わす回路図である。
【図１３】本発明の第４の実施形態に係る２入力ＮＡＮＤ素子１３の構成を表わす回路図である。
【図１４】本発明の第４の実施形態に係る３入力ＮＡＮＤ素子１４の構成を表わす回路図である。
【図１５】本発明の第５の実施形態に係る２入力ＮＯＲ素子１５の構成を表わす回路図である。
【図１６】本発明の第５の実施形態に係る３入力ＮＯＲ素子１６の構成を表わす回路図である。
【発明を実施するための形態】
【００２８】
（本発明の第１の実施形態に係るに係るインバータの構成）
これから回路図（図４〜６）を参照して、本発明の一実施形態としてのインバータ、データラッチ回路の構成及び動作を説明する。図４は、本発明の第１の実施形態に係る、二重化構造を有するトランジスタを含むインバータ３Ｉの構成を表わす回路図である。インバータ３Ｉにおいては、インバータ１Ｉ１におけるトランジスタ１Ｐ１に対応する（ｐチャネルＭＯＳ）トランジスタ３Ｐ１に対して、それとゲート同士が相互に接続された同じ導電型のチャネルの（ｐチャネルＭＯＳ）トランジスタ３Ｐ２が、ソース又はドレインのラインに関して直列に更に接続された二重化構造が形成されている。これらの２個のトランジスタ３Ｐ１及び３Ｐ２は、ゲートが共通であり、そのゲートによって制御されるソース又はドレインのラインがお互いに直列に接続されているため、それら２つで１個のトランジスタと同じ動作を実行する。同様に、（ｎチャネルＭＯＳ）トランジスタ３Ｎ１に対して（ｎチャネルＭＯＳ）トランジスタ３Ｎ２が、ソース又はドレインのラインに関して直列に更に接続されている。さらにインバータ３Ｉは、トランジスタ３Ｐ１とトランジスタ３Ｐ２の間のノード（図中のノードＡ）と、トランジスタ３Ｎ１とトランジスタ３Ｎ２の間のノード（図中のノードＢ）とが接続されており、ＡＢ間の電位差はほぼゼロとなっている。このノードＡとノードＢの間の接続を「ＡＢ短絡線」と呼ぶことにする。トランジスタ３Ｐ１のソースには電源電圧ＶDDの第１の電圧源からの接続点（図中で右上がりの斜線）が接続され、トランジスタ３Ｎ１のソースには電源電圧ＶSSの第２の電圧源からの接続点（図中でシャーシ接地のシンボル）が接続される。ＶSSは好適には０Ｖとされる。
【００２９】
（本発明の第１の実施形態に係るインバータの動作）
これから図４を参照して、本発明の第１の実施形態に係るインバータ３Ｉの動作を説明する。まず、クロック信号Ｇがハイレベルの場合の動作について説明する。この場合、インバータ３Ｉにおいて、トランジスタ３Ｐ１及びトランジスタ３Ｐ２はオフ、トランジスタ３Ｎ１及びトランジスタ３Ｎ２はオンである。従って反転クロック信号ＧＢｉはローレベルとなる。ここでＡＢ短絡線により、ノードＡはローレベルであるため、トランジスタ３Ｐ２のソース・ドレイン間はほぼ同電位となる。このとき、シングルイベントは効果的に防止されることが確認されたが、それは以下のような動作機構によるものと考えられる。シングルイベントアップセットは、基本的には、オフのトランジスタがシングルイベントによってオンになることによって発生する。従って、シングルイベントが発生し得るのは、オフであるトランジスタ３Ｐ１及びトランジスタ３Ｐ２である。しかし、トランジスタ３Ｐ２については、上述のように、ＡＢ短絡線によってソース・ドレイン間はほぼ同電位となり、内部に強電界領域はほぼ存在しない。従って、高エネルギー粒子の入射によって電荷が発生したとしても、それが電界によって異領域に収集されて一時的な電流が流れることが非常に起こりにくい。このように、トランジスタ３Ｐ２は、それ自身、シングルイベントが発生しにくい構成となっている。次にトランジスタ３Ｐ１については、シングルイベントは発生し得るものの、それはインバータ３Ｉの出力にはほとんど影響を与えない。これは以下のような動作機構によるものと考えられる。トランジスタ３Ｐ１がシングルイベントでオンになったとしても、トランジスタ３Ｐ２はオフであるため、そこを通じて影響が反転クロック信号ＧＢｉに及ぶことはない。ＡＢ短絡線によってノードＢの電位が上昇しようとするが、そのためにノードＡからノードＢに流れ込んできた電流は、トランジスタ３Ｎ１を通じて負荷抵抗の小さい第２の電圧源側（電圧ＶSS）に大部分が流れることになり、トランジスタ３Ｎ２を通じて反転クロック信号ＧＢｉとの接続点側にはほとんど流れない。従って、トランジスタ３Ｐ１がシングルイベントでオンになったとしても、反転クロック信号ＧＢｉのレベルにはほとんど影響を与えない。このように、トランジスタ３Ｐ１及びトランジスタ３Ｐ２のいずれにシングルイベントが生じたとしても、インバータ３Ｉの出力レベルの反転は効果的に防止されることになる。
【００３０】
次に、クロック信号Ｇがローレベルの場合の動作について説明する。この場合、インバータ３Ｉにおいて、トランジスタ３Ｐ１及びトランジスタ３Ｐ２はオン、トランジスタ３Ｎ１及びトランジスタ３Ｎ２はオフとなる。トランジスタ３Ｎ２については、上述の場合と同様に、ＡＢ短絡線によってソース・ドレイン間はほぼ同電位となり、内部に強電界領域はほぼ存在しないため、それ自身、シングルイベントが発生しにくい構成となっている。トランジスタ３Ｎ１については、上述の場合と同様に、シングルイベントが発生したとしても、ＡＢ短絡線を通じてノードＡからノードＢに流れ込む電流は、トランジスタ３Ｐ１を通じて負荷抵抗の小さい第１の電圧源側（電圧ＶDD）から大部分が供給されることになり、トランジスタ３Ｐ２を通じて反転クロック信号ＧＢｉとの接続点側からはほとんど供給されないと考えられる。従って、トランジスタ３Ｎ１がシングルイベントでオンになったとしても、反転クロック信号ＧＢｉのレベルにはほとんど影響を与えない。このように、トランジスタ３Ｎ１及びトランジスタ３Ｎ２のいずれにシングルイベントが生じたとしても、インバータ３Ｉの出力レベルの反転は効果的に防止されることになる。
【００３１】
このように、インバータ３Ｉを構成するいずれのトランジスタも、シングルイベントがそもそも発生しにくい構成であるか、あるいは、シングルイベントが発生したとしてもインバータ３Ｉの出力には影響をほとんど与えない構成であるため、インバータ３Ｉは高いシングルイベント耐性を有することになる。
【００３２】
なお、この構造によるシングルイベント耐性の向上は、バルク基板上に形成したインバータと比較すると、ＳＯＩ（シリコンオンインシュレータ）構造の基板上に形成したインバータにおいて特に顕著である。図７はＳＯＩ基板ｎチャネルＭＯＳトランジスタ３０の断面図である。ＳＯＩ構造の素子においてはＳｉＯ2絶縁膜３５によってボディ（ｐ領域３４）が基板３６からフローティング状態になっているため、まず、ボディと基板３６との間でのシングルイベントは原理的に発生しにくい。従って、ボディ−ソース・ドレイン間におけるシングルイベントが特に問題となる。ここで、ソース３１・ドレイン３３にかかる電圧によって、ボディの電位は変化する。オフ状態のｎチャネルＭＯＳトランジスタについては、ソース・ドレインにハイレベルの電圧が印可されると、ボディは内蔵電位分だけ電位が下がるが、上述の構成によりそれらはほぼ同電位と考えられ、シングルイベントの原因となるＰＮ接合部での強電界領域は形成されない。このように、ＳＯＩ基板においてはシングルイベントが、効果的に防止される。
【００３３】
一方、バルク基板においては以下のようになる。図８は、バルク基板ｎチャネルＭＯＳトランジスタ４０の断面図である。これはＳＯＩ基板のような絶縁膜を有しないため、基板４６がｐ型の場合、それの電圧は常にＶSSに固定されている。オフ状態のｎチャネルＭＯＳトランジスタについては、ソース４１・ドレイン４３にハイレベルの電圧が印可されると、ＰＮ接合部が逆バイアス状態となって強電界領域４７が形成され、依然としてソース／ドレインと基板との間でシングルイベントが発生し得る可能性が残るものと考えられる。
【００３４】
従って、本発明のいずれの実施形態も、バルク基板上に形成したものであっても、ＳＯＩ基板上に形成したものであってもよいが、ＳＯＩ基板上に形成したものの方がより好適である。
【００３５】
（本発明の第２の実施形態に係るメモリ素子）
次に、本発明の第２の実施形態に係るメモリ素子について説明する。２つのインバータの出力と入力とを直接あるいはオンオフゲートを介してそれぞれ交差接続すると、記憶ノードを構成できる。そのような記憶ノードを含むメモリ素子として、メモリ素子、例えば、ＳＲＡＭ、フリップフロップ回路、ラッチ回路などがある。本発明の第２の実施形態に係るメモリ素子の構成は、図示しないが、その記憶ノードに含まれるインバータが、上述の第１の実施形態に係るインバータ３Ｉと同じ構成のインバータで置換された構成である。これにより、高いシングルイベント耐性を有するメモリ素子を実現することができる。このメモリ素子の動作については、その記憶ノードを構成するそれぞれのインバータが上述の第１の実施形態に係るインバータ３Ｉと同じ動作を行うことになる。
【００３６】
（本発明の第３の実施形態に係るデータラッチ回路）
本発明の第３の実施形態に係るデータラッチ回路４について説明する。まず、データラッチ回路４の構成について説明する。図６は、データラッチ回路４の回路図である。また図５のバッファ回路４Ｂは、データラッチ回路４に入力されるクロック信号Ｇや反転クロック信号ＧＢｉの波形整形などのために、組み合わせて使用されるものであり、インバータ４Ｉ１とインバータ４Ｉ２とが縦続接続された構成をしている。データラッチ回路４は、大きく入力段のクロックドインバータ４Ｉ３、トランスミッションゲート４Ｓ１、インバータ４Ｉ４、及びインバータ４Ｉ５から構成される。
【００３７】
クロックドインバータ４Ｉ３の構成は、ソース又はドレインのラインに関して直列に、第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって、ｐチャネルＭＯＳトランジスタ４Ｐ３、ｐチャネルＭＯＳトランジスタ４Ｐ４、ｐチャネルＭＯＳトランジスタ４Ｐ５、ｎチャネルＭＯＳトランジスタ４Ｎ５、ｎチャネルＭＯＳトランジスタ４Ｎ４、及びｎチャネルＭＯＳトランジスタ４Ｎ３がその順番に接続され、ｐチャネルＭＯＳトランジスタ４Ｐ３及びｐチャネルＭＯＳトランジスタ４Ｐ５のゲートの組と、ｎチャネルＭＯＳトランジスタ４Ｎ３及びｎチャネルＭＯＳトランジスタ４Ｎ５のゲートの組には、相補のクロック信号であるクロック信号Ｇｉ及び反転クロック信号ＧＢｉが入力される構成である。通常のクロックドインバータは、２つのｐチャネルＭＯＳトランジスタと２つのｎチャネルＭＯＳトランジスタの合計４つのトランジスタで構成されるが、クロックドインバータ４Ｉ３は、３つのｐチャネルＭＯＳトランジスタと３つのｎチャネルＭＯＳトランジスタの合計６つのトランジスタで構成される。入力データ信号Ｄがゲートに接続されたトランジスタを挟むように、それと同じ導電型のトランジスタが上下にそれぞれ１つずつ接続されており、その２つのトランジスタのゲートにはクロック信号Ｇｉまたは反転クロック信号ＧＢｉが接続されている。クロックドインバータ４Ｉ３は、反転クロック信号ＧＢｉがハイレベルのときに入力データ信号Ｄを反転させてインバータ４Ｉ５及びトランスミッションゲート４Ｓ１に出力し（反転した上で導通）、反転クロック信号ＧＢｉがローレベルのときは出力がハイインピーダンス状態（非導通）となる。
【００３８】
トランスミッションゲート４Ｓ１は、ｐチャネルＭＯＳトランジスタ４Ｐ６とｎチャネルＭＯＳトランジスタ４Ｎ６とを並列に接続した構成である。トランジスタ４Ｐ６のゲートには反転クロック信号ＧＢｉが入力され、トランジスタ４Ｎ６のゲートにはクロック信号Ｇｉが入力される。トランスミッションゲート４Ｓ１は、反転クロック信号ＧＢｉがハイレベルのときにオフ（非導通、ハイインピーダンス状態）となり、反転クロック信号ＧＢｉがローレベルのときにオン（導通）となる。この動作は、クロック信号Ｇに関しては、クロックドインバータ４Ｉ３の動作と逆相の関係である。すなわち、同じ論理レベルのクロック信号Ｇに対しては、クロックドインバータ４Ｉ３とトランスミッションゲート４Ｓ１とは、一方が導通のとき他方は非導通となる。なお、インバータ４Ｉ４かインバータ４Ｉ５のいずれか一方をクロックドインバータとすることによって、トランスミッションゲート４Ｓ１をそれに統合することも可能である。
【００３９】
インバータ４Ｉ４は、入力がインバータ４Ｉ５の出力に接続され、出力がトランスミッションゲート４Ｓ１を介してクロックドインバータ４Ｉ３の出力及びインバータ４Ｉ５の入力に接続される。インバータ４Ｉ４の出力は、データラッチ回路４の出力として反転出力データ信号ＸＱの接続点にも出力される。インバータ４Ｉ４は、シングルイベント耐性のインバータ３Ｉと同じ構造である。インバータ４Ｉ５は、クロックドインバータ４Ｉ３からの出力が入力され、それの出力が出力データ信号Ｑの接続点及びインバータ４Ｉ４の入力に接続される。インバータ４Ｉ５の出力は、データラッチ回路４の出力として出力データ信号Ｑの接続点にも出力される。インバータ４Ｉ５は、シングルイベント耐性のインバータ３Ｉと同じ構造である。
【００４０】
これからデータラッチ回路４の動作について説明する。反転クロック信号ＧＢｉがハイレベルでクロック信号Ｇｉがローレベルのときは、クロックドインバータ４Ｉ３は、入力データ信号Ｄを反転させて後段に出力する。トランスミッションゲート４Ｓ１はオフであるので、クロックドインバータ４Ｉ３の出力はインバータ４Ｉ４の入力には伝達されない。クロックドインバータ４Ｉ３の出力は、インバータ４Ｉ５の入力に伝達され、そこで反転されて入力データ信号Ｄと同じ論理レベルになって、出力データ信号Ｑとして出力される。そのインバータ４Ｉ５の出力は、インバータ４Ｉ４に入力され、そこで反転されて入力データ信号Ｄと相反する論理レベルになって、反転出力データ信号ＸＱとして出力される。この状態では、出力データ信号Ｑは、入力データ信号Ｄと同じ論理レベルの信号として出力される（トランスペアレントモード、スルーモード）。
【００４１】
クロック信号Ｇがハイレベル（反転クロック信号ＧＢｉはローレベル、クロック信号Ｇｉはハイレベル）の間、クロックドインバータ４Ｉ３の出力はハイインピーダンス状態となり、入力データ信号Ｄを後段に伝達しなくなる。トランスミッションゲート４Ｓ１はオフからオンに切り替わり、入力データ信号Ｄと同じ論理レベルであるインバータ４Ｉ５からの出力を通過させ、それをインバータ４Ｉ４の入力に伝達する。インバータ４Ｉ４は、それを反転させて入力データ信号Ｄと相反する論理レベルにして、インバータ４Ｉ５の入力に伝達する。インバータ４Ｉ５において、入力と出力の論理レベルが相反しているので、この状態はインバータ４Ｉ４とインバータ４Ｉ５とで構成される記憶ノードで安定的に保持される。そして、クロック信号Ｇの立ち上がり時の入力データ信号Ｄと同じ論理レベルの出力データ信号Ｑを出力する（ラッチモード）。この状態は、クロック信号Ｇがローレベルになるまで継続する。
【００４２】
ここで、データラッチ回路４とシングルイベントとの関係について説明する。まず、インバータ４Ｉ４とインバータ４Ｉ５とで構成される記憶ノードについては、それぞれのインバータが、第１の実施形態に係るシングルイベント耐性インバータであるので、シングルイベントの発生は効果的に防止されている。従って、この記憶ノードにおけるシングルイベントによる記憶データの反転（シングルイベントアップセット）も効果的に防止される。
【００４３】
次に、入力段のクロックドインバータ４Ｉ３については、データラッチ回路４がラッチモードであって、クロックドインバータ４Ｉ３の出力がハイインピーダンス状態となっているときが特に問題となる。すなわちラッチモードでは、クロック信号Ｇ及び反転クロック信号ＧＢｉがゲートに接続されている４つのトランジスタはすべてオフであるが、その中のトランジスタがシングルイベントによってオンとなると、クロックドインバータ４Ｉ３が、入力データ信号Ｄを後段に瞬間的に（反転させて）出力してしまう可能性が考えられるからである。このときに、入力データ信号Ｄが、記憶ノードで記憶されている論理状態と相反する論理レベルであれば、記憶データが反転（シングルイベントアップセット）してしまう。
【００４４】
しかし本発明のクロックドインバータ４Ｉ３は、以下のような動作機構により、ラッチモードにおいて、入力データ信号Ｄの影響が後段に伝達されることを効果的に防止している。クロックドインバータ４Ｉ３は、３つのｐチャネルＭＯＳトランジスタと３つのｎチャネルＭＯＳトランジスタの合計６つのトランジスタで構成され、入力データ信号Ｄがゲートに接続されたトランジスタを挟むように、それと同じ導電型のトランジスタが上下に１つずつ接続されている。今、ラッチモードであるので、トランジスタ４Ｐ３及びトランジスタ４Ｐ５はオフである。従って、入力データ信号Ｄはブロックされて、後段にその影響は出力されない。ここで、トランジスタ４Ｐ３またはトランジスタ４Ｐ５のいずれか一方が、シングルイベントによってオンになったとする。しかし、他方のトランジスタがオフであるので、入力データ信号Ｄはブロックされたままである。トランジスタ４Ｎ３、トランジスタ４Ｎ４、トランジスタ４Ｎ５においても同様である。このように、シングルイベントによる、クロックドインバータ４Ｉ３の誤動作が効果的に防止される。
【００４５】
ここで、トランジスタ４Ｐ３とトランジスタ４Ｐ５をトランジスタ４Ｐ４を挟まないように配列することも可能である。すなわち、トランジスタ４Ｐ４の第１の電圧源側にそれら２つを直列に隣接接続したり、第２の電圧源側にそれら２つを直列に隣接接続したりすることも可能である。このような構成によっても、いずれか１つのトランジスタがシングルイベントによってオンになっても、他方のトランジスタがオフのままであれば、入力データ信号Ｄの影響が後段に出力されることはない。しかし、本実施形態のように、反転クロック信号ＧＢｉがゲートに接続された２つのトランジスタを、トランジスタ４Ｐ４の両側に接続することによって、トランジスタ４Ｐ３とトランジスタ４Ｐ５のゲート間距離を大きく取ることができる。ゲート間距離を大きくすると、１つの高エネルギー粒子の入射によってそれら２つのトランジスタに同時にシングルイベントが発生する確率を極めて小さくできる。トランジスタ４Ｎ３、トランジスタ４Ｎ４、トランジスタ４Ｎ５においても同様である。従って、入力データ信号Ｄが接続されるトランジスタを挟むように、クロックで制御されるトランジスタをそれぞれ１つずつ接続する構成がより好適である。
【００４６】
（本発明の第４の実施形態に係るＮＡＮＤ素子）
次に、本発明の第４の実施形態に係るＮＡＮＤ素子について説明する。まず、２入力ＮＡＮＤ素子１３について説明する。図１３は、２入力ＮＡＮＤ素子１３の回路図である。２入力ＮＡＮＤ素子１３の構成は、チャネルが並列に接続された第１のｐチャネルＭＯＳトランジスタ１３Ｐ１及び第２のｐチャネルＭＯＳトランジスタ１３Ｐ２と、チャネルが直列に接続された第１のｎチャネルＭＯＳトランジスタ１３Ｎ１及び第２のｎチャネルＭＯＳトランジスタ１３Ｎ２と、が第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって直列にＳＯＩ構造の基板上で接続され、第１のｐチャネルＭＯＳトランジスタ１３Ｐ１及び第１のｎチャネルＭＯＳトランジスタ１３Ｎ１のゲートに接続された第１の入力Ａと、第２のｐチャネルＭＯＳトランジスタ１３Ｐ２及び第２のｎチャネルＭＯＳトランジスタ１３Ｎ２のゲートに接続された第２の入力Ｂと、前記のｐチャネルＭＯＳトランジスタ（１３Ｐ１，１３Ｐ２）と前記のｎチャネルＭＯＳトランジスタ（１３Ｎ１，１３Ｎ２）の間のノードに接続された出力Ｙと、を有するＳＯＩ構造２入力ＮＡＮＤ素子であって、第１のｐチャネルＭＯＳトランジスタ１３Ｐ１、第２のｐチャネルＭＯＳトランジスタ１３Ｐ２、第１のｎチャネルＭＯＳトランジスタ１３Ｎ１、及び第２のｎチャネルＭＯＳトランジスタ１３Ｎ２のそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルのＭＯＳトランジスタ（それぞれ、１３Ｐ３，１３Ｐ４，１３Ｎ３，１３Ｎ４）がチャネルが直列に更に接続された二重化構造を有することを特徴とするＳＯＩ構造シングルイベント耐性２入力ＮＡＮＤ素子とした構成である。
【００４７】
好適には、第１のｎチャネルＭＯＳトランジスタ１３Ｎ１と第２のｎチャネルＭＯＳトランジスタ１３Ｎ２との間には二重化構造のためのチャネルが直列に更に接続された他のｎチャネルＭＯＳトランジスタ（１３Ｎ３，１３Ｎ４）が接続されていない。このような構成にすることによって、二重化構造のために追加されたトランジスタを距離的に離れた位置に配置することができ、高エネルギー粒子の入射によって二重化構造を有するトランジスタの両方が同時にオンになることを防止でき、より高いシングルイベント耐性を実現することができる。
【００４８】
これから２入力ＮＡＮＤ素子１３の動作について、図９に示された従来の２入力ＮＡＮＤ素子９と比較しながら説明する。入力Ａがハイレベルで、入力Ｂがローレベルの場合を考える。２入力ＮＡＮＤ素子９においては、ｐチャネルＭＯＳトランジスタ９Ｐ１がオフ、ｎチャネルＭＯＳトランジスタ９Ｎ１がオン、ｐチャネルＭＯＳトランジスタ９Ｐ２がオン、ｎチャネルＭＯＳトランジスタ９Ｎ２がオフとなって、出力Ｙはハイレベルとなる。しかし、オフであるｎチャネルＭＯＳトランジスタ９Ｎ２が高エネルギー粒子線の入射により誤動作してオンになったとすると、出力Ｙはハイレベルからローレベル側にレベルシフトして論理値が反転し、シングルイベントが発生する場合がある。一方、２入力ＮＡＮＤ素子１３においては、ｐチャネルＭＯＳトランジスタ１３Ｐ１及び１３Ｐ３がオフ、ｎチャネルＭＯＳトランジスタ１３Ｎ１及び１３Ｎ３及びがオン、ｐチャネルＭＯＳトランジスタ１３Ｐ２及び１３Ｐ４がオン、ｎチャネルＭＯＳトランジスタ１３Ｎ２及び１３Ｎ４がオフとなって、出力Ｙはハイレベルとなる。ここで、同様に、オフであるｎチャネルＭＯＳトランジスタ１３Ｎ２が高エネルギー粒子線の入射により誤動作してオンになったとしても、それと直列に接続されているｎチャネルＭＯＳトランジスタ１３Ｎ４がオフのままであるので誤動作によるレベル変化はブロックされ、出力Ｙはハイレベルのままとなって、シングルイベントが防止される。
【００４９】
次に、３入力ＮＡＮＤ素子１４について説明する。図１４は、３入力ＮＡＮＤ素子１４の回路図である。３入力ＮＡＮＤ素子１４の構成は、チャネルが並列に接続された、第１のｐチャネルＭＯＳトランジスタ１４Ｐ１、第２のｐチャネルＭＯＳトランジスタ１４Ｐ２、及び第３のｐチャネルＭＯＳトランジスタ１４Ｐ３と、チャネルが直列に接続された、第１のｎチャネルＭＯＳトランジスタ１４Ｎ１、第２のｎチャネルＭＯＳトランジスタ１４Ｎ２、及び第３のｎチャネルＭＯＳトランジスタ１４Ｎ３と、が第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって直列にＳＯＩ構造の基板上で接続され、第１のｐチャネルＭＯＳトランジスタ１４Ｐ１及び第１のｎチャネルＭＯＳトランジスタ１４Ｎ１のゲートに接続された第１の入力Ａと、第２のｐチャネルＭＯＳトランジスタ１４Ｐ２及び第２のｎチャネルＭＯＳトランジスタ１４Ｎ２のゲートに接続された第２の入力Ｂと、第３のｐチャネルＭＯＳトランジスタ１４Ｐ３及び第３のｎチャネルＭＯＳトランジスタ１４Ｎ３のゲートに接続された第３の入力Ｃと、前記のｐチャネルＭＯＳトランジスタ（１４Ｐ１，１４Ｐ２，１４Ｐ３）と前記のｎチャネルＭＯＳトランジスタ（１４Ｎ１，１４Ｎ２，１４Ｎ３）の間のノードに接続された出力Ｙと、を有するＳＯＩ構造３入力ＮＡＮＤ素子であって、第１のｐチャネルＭＯＳトランジスタ１４Ｐ１、第２のｐチャネルＭＯＳトランジスタ１４Ｐ２、第３のｐチャネルＭＯＳトランジスタ１４Ｐ３、第１のｎチャネルＭＯＳトランジスタ１４Ｎ１、第２のｎチャネルＭＯＳトランジスタ１４Ｎ２、及び第３のｎチャネルＭＯＳトランジスタ１４Ｎ３のそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルのＭＯＳトランジスタ（それぞれ、１４Ｐ４，１４Ｐ５，１４Ｐ６，１４Ｎ４，１４Ｎ５，１４Ｎ６）がチャネルが直列に更に接続された二重化構造を有することを特徴とするＳＯＩ構造シングルイベント耐性３入力ＮＡＮＤ素子とした構成である。
【００５０】
好適には、第１のｎチャネルＭＯＳトランジスタ１４Ｎ１、第２のｎチャネルＭＯＳトランジスタ１４Ｎ２、及び第３のｎチャネルＭＯＳトランジスタ１４Ｎ３のどのいずれか２つの間にも二重化構造のための前記チャネルが直列に更に接続された他のｎチャネルＭＯＳトランジスタ（１４Ｎ４，１４Ｎ５，１４Ｎ６）が接続されていない。このような構成にすることによって、二重化構造のために追加されたトランジスタを距離的に離れた位置に配置することができ、高エネルギー粒子の入射によって二重化構造を有するトランジスタの両方が同時にオンになることを防止でき、より高いシングルイベント耐性を実現することができる。
【００５１】
これから３入力ＮＡＮＤ素子１４の動作について、図１０に示された従来の３入力ＮＡＮＤ素子１０と比較しながら説明する。入力Ａがハイレベルで、入力Ｂがハイレベル、入力Ｃがローレベルの場合を考える。３入力ＮＡＮＤ素子１０においては、ｐチャネルＭＯＳトランジスタ１０Ｐ１がオフ、ｎチャネルＭＯＳトランジスタ１０Ｎ１がオン、ｐチャネルＭＯＳトランジスタ１０Ｐ２がオフ、ｎチャネルＭＯＳトランジスタ１０Ｎ２がオン、ｐチャネルＭＯＳトランジスタ１０Ｐ３がオン、ｎチャネルＭＯＳトランジスタ１０Ｎ３がオフとなって、出力Ｙはハイレベルとなる。しかし、オフであるｎチャネルＭＯＳトランジスタ１０Ｎ３が高エネルギー粒子線の入射により誤動作してオンになったとすると、出力Ｙはハイレベルからローレベル側にレベルシフトして論理値が反転し、シングルイベントが発生する場合がある。一方、３入力ＮＡＮＤ素子１４においては、ｐチャネルＭＯＳトランジスタ１４Ｐ１及び１４Ｐ４がオフ、ｎチャネルＭＯＳトランジスタ１４Ｎ１及び１４Ｎ４及びがオン、ｐチャネルＭＯＳトランジスタ１４Ｐ２及び１４Ｐ５がオフ、ｎチャネルＭＯＳトランジスタ１４Ｎ２及び１４Ｎ５及びがオン、ｐチャネルＭＯＳトランジスタ１４Ｐ３及び１４Ｐ６がオン、ｎチャネルＭＯＳトランジスタ１４Ｎ３及び１４Ｎ６がオフとなって、出力Ｙはハイレベルとなる。ここで、同様に、オフであるｎチャネルＭＯＳトランジスタ１４Ｎ３が高エネルギー粒子線の入射により誤動作してオンになったとしても、それと直列に接続されているｎチャネルＭＯＳトランジスタ１４Ｎ６がオフのままであるので誤動作によるレベル変化はブロックされ、出力Ｙはハイレベルのままとなって、シングルイベントが防止される。
【００５２】
（本発明の第５の実施形態に係るＮＯＲ素子）
次に、本発明の第５の実施形態に係るＮＯＲ素子について説明する。まず、２入力ＮＯＲ素子１５について説明する。図１５は、２入力ＮＯＲ素子１５の回路図である。２入力ＮＯＲ素子１５の構成は、チャネルが直列に接続された第１のｐチャネルＭＯＳトランジスタ１５Ｐ１及び第２のｐチャネルＭＯＳトランジスタ１５Ｐ２と、チャネルが並列に接続された第１のｎチャネルＭＯＳトランジスタ１５Ｎ１及び第２のｎチャネルＭＯＳトランジスタ１５Ｎ２と、が第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって直列にＳＯＩ構造の基板上で接続され、第１のｐチャネルＭＯＳトランジスタ１５Ｐ１及び第１のｎチャネルＭＯＳトランジスタ１５Ｎ１のゲートに接続された第１の入力Ａと、第２のｐチャネルＭＯＳトランジスタ１５Ｐ２及び第２のｎチャネルＭＯＳトランジスタ１５Ｎ２のゲートに接続された第２の入力Ｂと、前記のｐチャネルＭＯＳトランジスタ（１５Ｐ１，１５Ｐ２）と前記のｎチャネルＭＯＳトランジスタ（１５Ｎ１，１５Ｎ２）の間のノードに接続された出力Ｙと、を有するＳＯＩ構造２入力ＮＯＲ素子であって、第１のｐチャネルＭＯＳトランジスタ１５Ｐ１、第２のｐチャネルＭＯＳトランジスタ１５Ｐ２、第１のｎチャネルＭＯＳトランジスタ１５Ｎ１、及び第２のｎチャネルＭＯＳトランジスタ１５Ｎ２のそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルのＭＯＳトランジスタ（それぞれ、１５Ｐ３，１５Ｐ４，１５Ｎ３，１５Ｎ４）がチャネルが直列に更に接続された二重化構造を有することを特徴とするＳＯＩ構造シングルイベント耐性２入力ＮＯＲ素子とした構成である。
【００５３】
好適には、第１のｐチャネルＭＯＳトランジスタ１５Ｐ１と第２のｐチャネルＭＯＳトランジスタ１５Ｐ２との間には二重化構造のためのチャネルが直列に更に接続された他のｐチャネルＭＯＳトランジスタ（１５Ｐ３，１５Ｐ４）が接続されていない。このような構成にすることによって、二重化構造のために追加されたトランジスタを距離的に離れた位置に配置することができ、高エネルギー粒子の入射によって二重化構造を有するトランジスタの両方が同時にオンになることを防止でき、より高いシングルイベント耐性を実現することができる。
【００５４】
これから２入力ＮＯＲ素子１５の動作について、図１１に示された従来の２入力ＮＯＲ素子１１と比較しながら説明する。入力Ａがハイレベルで、入力Ｂがローレベルの場合を考える。２入力ＮＯＲ素子１１においては、ｐチャネルＭＯＳトランジスタ１１Ｐ１がオフ、ｎチャネルＭＯＳトランジスタ１１Ｎ１がオン、ｐチャネルＭＯＳトランジスタ１１Ｐ２がオン、ｎチャネルＭＯＳトランジスタ１１Ｎ２がオフとなって、出力Ｙはローレベルとなる。しかし、オフであるｐチャネルＭＯＳトランジスタ１１Ｐ１が高エネルギー粒子線の入射により誤動作してオンになったとすると、出力Ｙはローレベルからハイレベル側にレベルシフトして論理値が反転し、シングルイベントが発生する場合がある。一方、２入力ＮＯＲ素子１５においては、ｐチャネルＭＯＳトランジスタ１５Ｐ１及び１５Ｐ３がオフ、ｎチャネルＭＯＳトランジスタ１５Ｎ１及び１５Ｎ３及びがオン、ｐチャネルＭＯＳトランジスタ１５Ｐ２及び１５Ｐ４がオン、ｎチャネルＭＯＳトランジスタ１５Ｎ２及び１５Ｎ４がオフとなって、出力Ｙはローレベルとなる。ここで、同様に、オフであるｎチャネルＭＯＳトランジスタ１５Ｎ２が高エネルギー粒子線の入射により誤動作してオンになったとしても、それと直列に接続されているｎチャネルＭＯＳトランジスタ１５Ｎ４がオフのままであるので誤動作によるレベル変化はブロックされ、出力Ｙはローレベルのままとなって、シングルイベントが防止される。
【００５５】
次に、３入力ＮＯＲ素子１６について説明する。図１６は、３入力ＮＯＲ１６の回路図である。３入力ＮＯＲ素子１６の構成は、チャネルが直列に接続された、第１のｐチャネルＭＯＳトランジスタ１６Ｐ１、第２のｐチャネルＭＯＳトランジスタ１６Ｐ２、及び第３のｐチャネルＭＯＳトランジスタ１６Ｐ３と、チャネルが並列に接続された、第１のｎチャネルＭＯＳトランジスタ１６Ｎ１、第２のｎチャネルＭＯＳトランジスタ１６Ｎ２、及び第３のｎチャネルＭＯＳトランジスタ１６Ｎ３と、が第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって直列にＳＯＩ構造の基板上で接続され、第１のｐチャネルＭＯＳトランジスタ１６Ｐ１及び第１のｎチャネルＭＯＳトランジスタ１６Ｎ１のゲートに接続された第１の入力Ａと、第２のｐチャネルＭＯＳトランジスタ１６Ｐ２及び第２のｎチャネルＭＯＳトランジスタ１６Ｎ２のゲートに接続された第２の入力Ｂと、第３のｐチャネルＭＯＳトランジスタ１６Ｐ３及び第３のｎチャネルＭＯＳトランジスタ１６Ｎ３のゲートに接続された第３の入力Ｃと、前記のｐチャネルＭＯＳトランジスタ（１６Ｐ１，１６Ｐ２，１６Ｐ３）と前記のｎチャネルＭＯＳトランジスタ（１６Ｎ１，１６Ｎ２，１６Ｎ３）の間のノードに接続された出力Ｙと、を有するＳＯＩ構造３入力ＮＯＲ素子であって、第１のｐチャネルＭＯＳトランジスタ１６Ｐ１、第２のｐチャネルＭＯＳトランジスタ１６Ｐ２、第３のｐチャネルＭＯＳトランジスタ１６Ｐ３、第１のｎチャネルＭＯＳトランジスタ１６Ｎ１、第２のｎチャネルＭＯＳトランジスタ１６Ｎ２、及び第３のｎチャネルＭＯＳトランジスタ１６Ｎ３のそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルのＭＯＳトランジスタ（それぞれ、１６Ｐ４，１６Ｐ５，１６Ｐ６，１６Ｎ４，１６Ｎ５，及び１６Ｎ６）がチャネルが直列に更に接続された二重化構造を有することを特徴とするＳＯＩ構造シングルイベント耐性３入力ＮＯＲ素子とした構成である。
【００５６】
好適には、第１のｐチャネルＭＯＳトランジスタ１６Ｐ１、第２のｐチャネルＭＯＳトランジスタ１６Ｐ２、及び第３のｐチャネルＭＯＳトランジスタ１６Ｐ３のどのいずれか２つの間にも二重化構造のための前記チャネルが直列に更に接続された他のｐチャネルＭＯＳトランジスタ（１６Ｐ４，１６Ｐ５，１６Ｐ６）が接続されていない。このような構成にすることによって、二重化構造のために追加されたトランジスタを距離的に離れた位置に配置することができ、高エネルギー粒子の入射によって二重化構造を有するトランジスタの両方が同時にオンになることを防止でき、より高いシングルイベント耐性を実現することができる。
【００５７】
これから３入力ＮＯＲ素子１６の動作について、図１２に示された従来の３入力ＮＯＲ素子１２と比較しながら説明する。入力Ａがハイレベルで、入力Ｂがローレベル、入力Ｃがローレベルの場合を考える。３入力ＮＯＲ素子１２においては、ｐチャネルＭＯＳトランジスタ１２Ｐ１がオフ、ｎチャネルＭＯＳトランジスタ１２Ｎ１がオン、ｐチャネルＭＯＳトランジスタ１２Ｐ２がオン、ｎチャネルＭＯＳトランジスタ１２Ｎ２がオフ、ｐチャネルＭＯＳトランジスタ１２Ｐ３がオン、ｎチャネルＭＯＳトランジスタ１２Ｎ３がオフとなって、出力Ｙはローレベルとなる。しかし、オフであるｐチャネルＭＯＳトランジスタ１２Ｐ１が高エネルギー粒子線の入射により誤動作してオンになったとすると、出力Ｙはローレベルからハイレベル側にレベルシフトして論理値が反転し、シングルイベントが発生する場合がある。一方、３入力ＮＯＲ素子１６においては、ｐチャネルＭＯＳトランジスタ１６Ｐ１及び１６Ｐ４がオフ、ｎチャネルＭＯＳトランジスタ１６Ｎ１及び１６Ｎ４及びがオン、ｐチャネルＭＯＳトランジスタ１６Ｐ２及び１６Ｐ５がオン、ｎチャネルＭＯＳトランジスタ１６Ｎ２及び１６Ｎ５及びがオフ、ｐチャネルＭＯＳトランジスタ１６Ｐ３及び１６Ｐ６がオン、ｎチャネルＭＯＳトランジスタ１６Ｎ３及び１６Ｎ６がオフとなって、出力Ｙはローレベルとなる。ここで、同様に、オフであるｐチャネルＭＯＳトランジスタ１６Ｐ１が高エネルギー粒子線の入射により誤動作してオンになったとしても、それと直列に接続されているｐチャネルＭＯＳトランジスタ１６Ｐ４がオフのままであるので誤動作によるレベル変化はブロックされ、出力Ｙはローレベルのままとなって、シングルイベントが防止される。
【符号の説明】
【００５８】
１ データラッチ回路
１Ｉ１〜１Ｉ６ インバータ
１Ｎ１〜１Ｎ８ ｎチャネルＭＯＳトランジスタ
１Ｐ１〜１Ｐ８ ｐチャネルＭＯＳトランジスタ
２Ｉ インバータ
２Ｎ１〜２Ｎ２ ｎチャネルＭＯＳトランジスタ
２Ｐ１〜２Ｐ２ ｐチャネルＭＯＳトランジスタ
３Ｉ シングルイベント耐性インバータ
３Ｎ１〜３Ｎ２ ｎチャネルＭＯＳトランジスタ
３Ｐ１〜３Ｐ２ ｐチャネルＭＯＳトランジスタ
４ シングルイベント耐性データラッチ回路
４Ｂ バッファ回路
４Ｉ１〜４Ｉ５ インバータ
４Ｎ１〜４Ｎ１０ ｎチャネルＭＯＳトランジスタ
４Ｐ１〜４Ｐ１０ ｐチャネルＭＯＳトランジスタ
４Ｓ１ トランスミッションゲート
９ ２入力ＮＡＮＤ素子
９Ｐ１〜９Ｐ２ ｐチャネルＭＯＳトランジスタ
９Ｎ１〜９Ｎ２ ｎチャネルＭＯＳトランジスタ
１０ ３入力ＮＡＮＤ素子
１０Ｐ１〜１０Ｐ３ ｐチャネルＭＯＳトランジスタ
１０Ｎ１〜１０Ｎ３ ｎチャネルＭＯＳトランジスタ
１１ ２入力ＮＯＲ素子
１１Ｐ１〜１１Ｐ２ ｐチャネルＭＯＳトランジスタ
１１Ｎ１〜１１Ｎ２ ｎチャネルＭＯＳトランジスタ
１２ ３入力ＮＯＲ素子
１２Ｐ１〜１２Ｐ３ ｐチャネルＭＯＳトランジスタ
１２Ｎ１〜１２Ｎ３ ｎチャネルＭＯＳトランジスタ
１３ ２入力ＮＡＮＤ素子
１３Ｐ１〜１３Ｐ２ ｐチャネルＭＯＳトランジスタ
１３Ｎ１〜１３Ｎ２ ｎチャネルＭＯＳトランジスタ
１４ ３入力ＮＡＮＤ素子
１４Ｐ１〜１４Ｐ３ ｐチャネルＭＯＳトランジスタ
１４Ｎ１〜１４Ｎ３ ｎチャネルＭＯＳトランジスタ
１５ ２入力ＮＯＲ素子
１５Ｐ１〜１５Ｐ２ ｐチャネルＭＯＳトランジスタ
１５Ｎ１〜１５Ｎ２ ｎチャネルＭＯＳトランジスタ
１６ ３入力ＮＯＲ素子
１６Ｐ１〜１６Ｐ３ ｐチャネルＭＯＳトランジスタ
１６Ｎ１〜１６Ｎ３ ｎチャネルＭＯＳトランジスタ
３０ ＳＯＩ基板ｎチャネルＭＯＳトランジスタ
３１ ソース
３２ ゲート
３３ ドレイン
３４ ｐ領域
３５ ＳｉＯ２絶縁膜
３６ 基板
４０ バルク基板ｎチャネルＭＯＳトランジスタ
４１ ソース
４２ ゲート
４３ ドレイン
４６ 基板
４７ 強電界領域
【技術分野】
【０００１】
本発明は、ＳＯＩ構造インバータ、ＳＯＩ構造メモリ素子、及びＳＯＩ構造データラッチ回路に関し、より詳しくは、シングルイベント耐性を有するＳＯＩ構造シングルイベント耐性インバータ、ＳＯＩ構造シングルイベント耐性半導体メモリ素子、及びＳＯＩ構造シングルイベント耐性データラッチ回路に関する。本発明はまた、ＳＯＩ構造ＮＡＮＤ素子及びＳＯＩ構造ＮＯＲ素子にも関し、より詳しくは、シングルイベント耐性を有するＳＯＩ構造ＮＡＮＤ素子及びＳＯＩ構造ＮＯＲ素子に関する。
【背景技術】
【０００２】
メモリ素子、データラッチ回路などの半導体素子は、２つのインバータを組み合わせた記憶ノードを有している。動作中の従来の構成のインバータに、放射線、イオン線等の高エネルギー粒子線が入射すると、そのエネルギー粒子の電離作用、励起作用などによって、インバータの素子内に電子−正孔対を生じ、電荷が発生することがある。この発生電荷が素子内の電界によって異なる領域に流れ込む現象（電荷収集）、いわゆるシングルイベント現象が発生すると、それがその素子の誤動作を引き起こし、インバータの出力が一時的に反転したりする。この現象が、メモリ素子などを構成するインバータで発生すると、記憶している情報の反転という深刻な誤動作が発生することがある。このような現象は、シングルイベントアップセットと呼ばれている。このシングルイベントは、高エネルギー粒子が存在しやすい環境である、高空、宇宙空間、放射線関連施設等でしばしば観察され、そのような環境下でのコンピュータの正常な動作の阻害要因となっている。そのような高エネルギー粒子を物理的に完全に遮蔽することによってシングルイベントを防止することは現実的な対策ではない。従って、シングルイベントを効果的に防止するためには、シングルイベントに単体で耐性を有する構造を有するインバータやメモリ素子が必要となる。
【０００３】
図１は、従来のインバータ１Ｉ１の回路図である。なお、これから明細書中で使用する記号の説明を以下に示す：
Ｄ 入力データ信号；
Ｇ 入力クロック信号；
Ｇｉ クロック信号（入力クロック信号Ｇと同相）
ＧＢｉ 反転クロック信号；
Ｑ 出力データ信号；
ＸＱ 反転出力データ信号；
ＶDD 第１の電圧源からの電源電圧；及び
ＶSS 第２の電圧源からの電源電圧（０Ｖ）。
【０００４】
インバータ１Ｉ１は、ソース又はドレインのラインに関して直列に、第１の電圧源側（ＶDD）に接続されたノードから第２の電圧源側（ＶSS）に接続されたノードに向かって、ｐチャネルＭＯＳトランジスタ１Ｐ１及びｎチャネルＭＯＳトランジスタ１Ｎ１がその順番に接続された構成を有する。シングルイベントは、いずれかオフのトランジスタ、例えばハイレベルがクロック信号Ｇとして入力されたときのｐチャネルＭＯＳトランジスタ１Ｐ１を、瞬間的にオフからオンに変化させ、その結果として、反転クロック信号ＧＢｉとしてローレベルで出力されていた信号をハイレベル側に瞬間的にシフトさせる。
【０００５】
図２は、従来のインバータを使用したデータラッチ回路１の回路図である。図１のインバータ１Ｉ１は、データラッチ回路１に入力される反転クロック信号ＧＢｉを生成するために、組み合わせて使用される。データラッチ回路１において、クロック信号Ｇがローレベルのときは、出力データ信号Ｑには、入力データ信号Ｄと同じ論理レベルが出力される（トランスペアレントモード、スルーモード）。クロック信号Ｇの立ち上がり時に、入力データ信号Ｄが入力段のクロックドインバータ１Ｉ２から取り込まれてラッチされ、入力クロック信号Ｇがハイレベルの間、保持される（ラッチモード）。ラッチされたデータの保持は、出力と入力とが交差接続されたクロックドインバータ１Ｉ３とインバータ１Ｉ４とで構成される記憶ノードで行われる。バッファ回路を構成するインバータ１Ｉ５及びインバータ１Ｉ６とから、それぞれ出力データ信号Ｑ及び反転出力データ信号ＸＱとして出力される。ここで、例えばラッチモード時に、記憶ノードを構成するクロックドインバータ１Ｉ３及びインバータ１Ｉ４の中のいずれかのオフのトランジスタがシングルイベントによりオンとなったとする。すると、そのトランジスタを含むインバータの出力が反対の論理側にレベルシフトし、その論理値の変化が他方のインバータに入力されて当該インバータの出力を反転させると、記憶ノードの論理値が反転してシングルイベントアップセットが発生する。また、ラッチモードにおいては、入力段のクロックドインバータ１Ｉ２のトランジスタ１Ｐ３及びトランジスタ１Ｎ３はいずれもオフであって入力データ信号Ｄを後段に伝達しないようにしているが、そのトランジスタがシングルイベント現象によってオンになったとすると、入力データ信号Ｄが（反転されて）後段に出力されてしまう。このときに、入力データ信号Ｄが、記憶ノードで記憶されている論理状態と相反する論理レベルであれば、記憶データが反転（シングルイベントアップセット）してしまう。このように、従来のインバータや、それを含むメモリ素子は、シングルイベントに対して非常に脆弱である。
【０００６】
また、従来の基本的な論理回路の素子もシングルイベントに対して脆弱である。図９は、従来の２入力ＮＡＮＤ素子の回路図であり、図１０は、従来の３入力ＮＡＮＤ素子の回路図である。また、図１１は、従来の２入力ＮＯＲ素子の回路図であり、図１２は、従来の３入力ＮＯＲ素子の回路図である。いずれの素子の回路においても、オフのトランジスタがシングルイベントによってオンになったとすると、その出力の論理レベルは、反対方向に大きく動く場合がある。これによって、そのような誤動作をした素子からの出力が入力される素子においては、その入力の論理値が反転することもある（シングルイベントアップセット）。
【０００７】
上記のようなシングルイベントに耐性のある構造を有するインバータやメモリ素子としては、従来、以下のようなものがあった（特許出願第２００２−２００１３０号に記載の技術。）。図３は、二重化構造を有するインバータ２Ｉの回路図である。インバータ２Ｉは、ソース又はドレインのラインに関して直列に、第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって、第１のｐチャネルＭＯＳトランジスタ及び第１のｎチャネルＭＯＳトランジスタがその順番に接続された構造を有するインバータにおいて、当該第１のｐチャネルＭＯＳトランジスタ及び当該第１のｎチャネルＭＯＳトランジスタに対して、それとゲート同士が相互に接続された同じ導電型のチャネルの第２のＭＯＳトランジスタが、ソース又はドレインのラインに関して直列に更に接続された二重化構造を有する。
【０００８】
インバータ２Ｉでは、以下のような動作によって、シングルイベントをある程度抑制する。クロック信号Ｇがハイレベルのとき、トランジスタ２Ｐ１及び２Ｐ２はオフ、２Ｎ１及び２Ｎ２はオンであって、出力の反転クロック信号ＧＢｉはローレベルである。トランジスタ２Ｐ１及び２Ｐ２がオフの状態のとき、そのいずれか一方に高エネルギー粒子が入射してシングルイベントが発生してオンになったとする。しかし、ソース又はドレインのラインに関して直列に接続された他方のトランジスタがオフのままであるため、シングルイベントによる出力のレベル変化は他方のトランジスタによってブロックされ、出力の反転クロック信号ＧＢｉには伝わらない。このように、トランジスタのいずれか１個が上記のように誤動作しても、インバータ全体としては、シングルイベントが発生しにくいことになる。また、このような構成のインバータを使用することによって、シングルイベント耐性がある程度高いメモリ素子、データラッチ回路を構成することが可能であった。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしシングルイベントは有害な現象であるため、それに対する耐性はより高い方が望ましい。従って、さらに高いシングルイベント耐性を有するインバータ、メモリ素子、データラッチ回路が望まれていた。
【課題を解決するための手段】
【００１０】
本発明は、上記の課題に鑑みてなされたものであり、より高いシングルイベント耐性を有するインバータ、メモリ素子、データラッチ回路を提供するものである。その課題は、以下のような特徴を有する本発明によって解決される。すなわち本発明は、ソース又はドレインのラインに関して直列に、第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって、第１のｐチャネルＭＯＳトランジスタ及び第１のｎチャネルＭＯＳトランジスタがその順番にＳＯＩ構造の基板上で接続された構造を有するインバータにおいて、当該第１のｐチャネルＭＯＳトランジスタ及び当該第１のｎチャネルＭＯＳトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルの第２のＭＯＳトランジスタが、ソース又はドレインのラインに関して直列に更にそれぞれ接続され、かつ、当該第１のｐチャネルＭＯＳトランジスタと当該第２のｐチャネルＭＯＳトランジスタの間のノードと、当該第１のｎチャネルＭＯＳトランジスタと当該第２のｎチャネルＭＯＳトランジスタの間のノードとが接続された二重化構造を有するように構成できる。
【００１１】
本発明は、ソース又はドレインのラインに関して直列に、第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって、第１のｐチャネルＭＯＳトランジスタ、第２のｐチャネルＭＯＳトランジスタ、第１のｎチャネルＭＯＳトランジスタ、及び第２のｎチャネルＭＯＳトランジスタがその順番にＳＯＩ構造の基板上で接続されており、当該第１のｐチャネルＭＯＳトランジスタ、当該第２のｐチャネルＭＯＳトランジスタ、当該第１のｎチャネルＭＯＳトランジスタ、及び当該第２のｎチャネルＭＯＳトランジスタはインバータを構成し、当該第１のｐチャネルＭＯＳトランジスタ、当該第２のｐチャネルＭＯＳトランジスタ、当該第１のｎチャネルＭＯＳトランジスタ、及び当該第２のｎチャネルＭＯＳトランジスタのゲートは共通接続され、かつ、当該インバータの入力に接続され、当該第１のｐチャネルＭＯＳトランジスタと当該第２のｐチャネルＭＯＳトランジスタの間のノードと、当該第１のｎチャネルＭＯＳトランジスタと当該第２のｎチャネルＭＯＳトランジスタの間のノードとが接続され、当該第１のｐチャネルＭＯＳトランジスタと当該第２のｐチャネルＭＯＳトランジスタとによって二重化構造を有するｐチャネルＭＯＳトランジスタが形成されるようになっており、及び当該第１のｎチャネルＭＯＳトランジスタと当該第２のｎチャネルＭＯＳトランジスタとによって二重化構造を有するｎチャネルＭＯＳトランジスタが形成されるようにも構成できる。
【００１２】
本発明は、一方の出力が他方の入力に直接あるいはオンオフゲートを介してそれぞれ交差接続された２個のインバータを含むＳＯＩ構造の基板上に形成された半導体メモリにおいて、当該インバータの内の少なくとも１個のインバータは、上記の本発明のＳＯＩ構造シングルイベント耐性インバータであるようにも構成できる。
【００１３】
本発明は、出力が第２のインバータの入力に接続された第１のインバータと、お互いに相補な論理値の相補クロック信号に基づくオンオフ制御がなされる接続を通じて出力が第１のインバータの入力に接続された第２のインバータと、当該相補クロック信号とそれぞれ逆相の逆相相補クロック信号に基づいたオンオフ制御の下に、入力を当該第１のインバータの入力に反転出力するクロックドインバータと、を有するＳＯＩ構造の基板上で形成されたデータラッチ回路において、当該第１のインバータ及び当該第２のインバータのうちの少なくともいずれか上記の本発明のＳＯＩ構造シングルイベント耐性インバータであるようにも構成できる。
【００１４】
本発明は、当該クロックドインバータは、ソース又はドレインのラインに関して直列に、第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって、第１のｐチャネルＭＯＳトランジスタ、第２のｐチャネルＭＯＳトランジスタ、第３のｐチャネルＭＯＳトランジスタ、第１のｎチャネルＭＯＳトランジスタ、第２のｎチャネルＭＯＳトランジスタ、及び第３のｎチャネルＭＯＳトランジスタがその順番に接続され、当該第１のｐチャネルＭＯＳトランジスタ及び当該第３のｐチャネルＭＯＳトランジスタのゲートの組と、当該第１のｎチャネルＭＯＳトランジスタ及び当該第３のｎチャネルＭＯＳトランジスタのゲートの組には、それぞれ当該逆相相補クロック信号が印可され、当該第２のｐチャネルＭＯＳトランジスタ及び当該第２のｎチャネルＭＯＳトランジスタは、当該ＳＯＩ構造シングルイベント耐性データラッチ回路の入力を構成し、及び当該第３のｐチャネルＭＯＳトランジスタと当該第１のｎチャネルＭＯＳトランジスタの間のノードは当該クロックドインバータの出力を構成するようにも構成できる。
【００１５】
本発明は、チャネルが並列に接続された第１のｐチャネルＭＯＳトランジスタ及び第２のｐチャネルＭＯＳトランジスタと、チャネルが直列に接続された第１のｎチャネルＭＯＳトランジスタ及び第２のｎチャネルＭＯＳトランジスタと、が第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって直列にＳＯＩ構造の基板上で接続され、当該第１のｐチャネルＭＯＳトランジスタ及び当該第１のｎチャネルＭＯＳトランジスタのゲートに接続された第１の入力と、当該第２のｐチャネルＭＯＳトランジスタ及び当該第２のｎチャネルＭＯＳトランジスタのゲートに接続された第２の入力と、前記のｐチャネルＭＯＳトランジスタと前記のｎチャネルＭＯＳトランジスタの間のノードに接続された出力と、を有するＳＯＩ構造２入力ＮＡＮＤ素子であって、当該第１のｐチャネルＭＯＳトランジスタ、当該第２のｐチャネルＭＯＳトランジスタ、当該第１のｎチャネルＭＯＳトランジスタ、及び当該第２のｎチャネルＭＯＳトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルのＭＯＳトランジスタがチャネルが直列に更に接続された二重化構造を有するようにも構成できる。
【００１６】
本発明は、当該第１のｎチャネルＭＯＳトランジスタと当該第２のｎチャネルＭＯＳトランジスタとの間には二重化構造のための当該チャネルが直列に更に接続された他のｎチャネルＭＯＳトランジスタが接続されていないようにも構成できる。
【００１７】
本発明は、チャネルが並列に接続された、第１のｐチャネルＭＯＳトランジスタ、第２のｐチャネルＭＯＳトランジスタ、及び第３のｐチャネルＭＯＳトランジスタと、チャネルが直列に接続された、第１のｎチャネルＭＯＳトランジスタ、第２のｎチャネルＭＯＳトランジスタ、及び第３のｎチャネルＭＯＳトランジスタと、が第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって直列にＳＯＩ構造の基板上で接続され、当該第１のｐチャネルＭＯＳトランジスタ及び当該第１のｎチャネルＭＯＳトランジスタのゲートに接続された第１の入力と、当該第２のｐチャネルＭＯＳトランジスタ及び当該第２のｎチャネルＭＯＳトランジスタのゲートに接続された第２の入力と、当該第３のｐチャネルＭＯＳトランジスタ及び当該第３のｎチャネルＭＯＳトランジスタのゲートに接続された第３の入力と、前記のｐチャネルＭＯＳトランジスタと前記のｎチャネルＭＯＳトランジスタの間のノードに接続された出力と、を有するＳＯＩ構造３入力ＮＡＮＤ素子であって、当該第１のｐチャネルＭＯＳトランジスタ、当該第２のｐチャネルＭＯＳトランジスタ、当該第３のｐチャネルＭＯＳトランジスタ、当該第１のｎチャネルＭＯＳトランジスタ、当該第２のｎチャネルＭＯＳトランジスタ、及び当該第３のｎチャネルＭＯＳトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルのＭＯＳトランジスタがチャネルが直列に更に接続された二重化構造を有するようにも構成できる。
【００１８】
本発明は、当該第１のｎチャネルＭＯＳトランジスタ、当該第２のｎチャネルＭＯＳトランジスタ、及び当該第３のｎチャネルＭＯＳトランジスタのどのいずれか２つの間にも二重化構造のための当該チャネルが直列に更に接続された他のｎチャネルＭＯＳトランジスタが接続されていないようにも構成できる。
【００１９】
本発明は、チャネルが直列に接続された第１のｐチャネルＭＯＳトランジスタ及び第２のｐチャネルＭＯＳトランジスタと、チャネルが並列に接続された第１のｎチャネルＭＯＳトランジスタ及び第２のｎチャネルＭＯＳトランジスタと、が第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって直列にＳＯＩ構造の基板上で接続され、当該第１のｐチャネルＭＯＳトランジスタ及び当該第１のｎチャネルＭＯＳトランジスタのゲートに接続された第１の入力と、当該第２のｐチャネルＭＯＳトランジスタ及び当該第２のｎチャネルＭＯＳトランジスタのゲートに接続された第２の入力と、前記のｐチャネルＭＯＳトランジスタと前記のｎチャネルＭＯＳトランジスタの間のノードに接続された出力と、を有するＳＯＩ構造２入力ＮＯＲ素子であって、当該第１のｐチャネルＭＯＳトランジスタ、当該第２のｐチャネルＭＯＳトランジスタ、当該第１のｎチャネルＭＯＳトランジスタ、及び当該第２のｎチャネルＭＯＳトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルのＭＯＳトランジスタがチャネルが直列に更に接続された二重化構造を有するようにも構成できる。
【００２０】
本発明は、当該第１のｐチャネルＭＯＳトランジスタと当該第２のｐチャネルＭＯＳトランジスタとの間には二重化構造のための当該チャネルが直列に更に接続された他のｐチャネルＭＯＳトランジスタが接続されていないようにも構成できる。
【００２１】
本発明は、チャネルが直列に接続された、第１のｐチャネルＭＯＳトランジスタ、第２のｐチャネルＭＯＳトランジスタ、及び第３のｐチャネルＭＯＳトランジスタと、チャネルが並列に接続された、第１のｎチャネルＭＯＳトランジスタ、第２のｎチャネルＭＯＳトランジスタ、及び第３のｎチャネルＭＯＳトランジスタと、が第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって直列にＳＯＩ構造の基板上で接続され、当該第１のｐチャネルＭＯＳトランジスタ及び当該第１のｎチャネルＭＯＳトランジスタのゲートに接続された第１の入力と、当該第２のｐチャネルＭＯＳトランジスタ及び当該第２のｎチャネルＭＯＳトランジスタのゲートに接続された第２の入力と、当該第３のｐチャネルＭＯＳトランジスタ及び当該第３のｎチャネルＭＯＳトランジスタのゲートに接続された第３の入力と、前記のｐチャネルＭＯＳトランジスタと前記のｎチャネルＭＯＳトランジスタの間のノードに接続された出力と、を有するＳＯＩ構造３入力ＮＯＲ素子であって、当該第１のｐチャネルＭＯＳトランジスタ、当該第２のｐチャネルＭＯＳトランジスタ、当該第３のｐチャネルＭＯＳトランジスタ、当該第１のｎチャネルＭＯＳトランジスタ、当該第２のｎチャネルＭＯＳトランジスタ、及び当該第３のｎチャネルＭＯＳトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルのＭＯＳトランジスタがチャネルが直列に更に接続された二重化構造を有するようにも構成できる。
【００２２】
本発明は、当該第１のｐチャネルＭＯＳトランジスタ、当該第２のｐチャネルＭＯＳトランジスタ、及び当該第３のｐチャネルＭＯＳトランジスタのどのいずれか２つの間にも二重化構造のための当該チャネルが直列に更に接続された他のｐチャネルＭＯＳトランジスタが接続されていないようにも構成できる。
本発明は、出力が第２のインバータの入力に接続された第１のインバータと、出力が前記第１のインバータの入力に接続された第２のインバータと、お互いに相補な論理値の相補クロック信号に基づいたオンオフ制御の下に、入力を前記第１のインバータの入力に反転出力するクロックドインバータと、を有するＳＯＩ構造の基板上で形成されたデータラッチ回路において、前記第１のインバータ及び前記第２のインバータのうちの少なくともいずれかは、ソース又はドレインのラインに関して直列に、第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって、第１のｐチャネルＭＯＳトランジスタ及び第１のｎチャネルＭＯＳトランジスタがその順番にＳＯＩ構造の基板上で接続された構造を有するインバータであって、前記第１のｐチャネルＭＯＳトランジスタ及び前記第１のｎチャネルＭＯＳトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルの第２のＭＯＳトランジスタが、ソース又はドレインのラインに関して直列に更にそれぞれ接続され、かつ、前記第１のｐチャネルＭＯＳトランジスタと前記第２のｐチャネルＭＯＳトランジスタの間のノードと、前記第１のｎチャネルＭＯＳトランジスタと前記第２のｎチャネルＭＯＳトランジスタの間のノードとが接続された二重化構造を有するものであり、前記第１のインバータ及び前記第２のインバータのうちの少なくともいずれかは、前記相補クロック信号とそれぞれ逆相の逆相相補クロック信号に基づいたオンオフ制御がなされるクロックドインバータであるようにも構成できる。
【発明の効果】
【００２３】
本発明によれば、インバータを構成するｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタのそれぞれに対して同じ導電型のトランジスタをさらに直列に接続した二重化構造にし、２つのｐチャネルＭＯＳトランジスタの間のノードと、２つのｎチャネルＭＯＳトランジスタの間のノードとを接続線で接続したので、当該接続線との２つの接続線の間にある２つのＭＯＳトランジスタのソース・ドレイン間はほぼ同電位となってシングルイベントが発生しにくくなり、その他のＭＯＳトランジスタがシングルイベントによってオフからオンになったとしてもインバータの出力は影響を受けにくくなることによって、シングルイベントによる誤動作が効果的に防止されたシングルイベント耐性インバータを得ることができるという効果が得られる。
【００２４】
さらに本発明によれば、メモリ素子が、２つのシングルイベント耐性インバータの出力と入力とを交差接続して構成した記憶ノードを含むので、シングルイベントによる誤動作が効果的に防止されたシングルイベント耐性メモリ素子を得ることができるという効果が得られる。
【００２５】
さらに本発明によれば、データラッチ回路が、２つのシングルイベント耐性インバータから構成された記憶ノードを含み、データ入力段のクロックドインバータに含まれるクロックに接続されたｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタをそれぞれ１つずつさらに直列に接続したので、シングルイベントによる誤動作が効果的に防止されたシングルイベント耐性データラッチ回路を得ることができるという効果が得られる。
【００２６】
さらに本発明によれば、２入力ＮＡＮＤ素子、３入力ＮＡＮＤ素子、２入力ＮＯＲ素子、及び３入力ＮＯＲ素子において、それを構成するｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルのＭＯＳトランジスタがチャネルが直列に更に接続された二重化構造を設けたので、シングルイベントによる誤動作が効果的に防止された２入力ＮＡＮＤ素子、３入力ＮＡＮＤ素子、２入力ＮＯＲ素子、及び３入力ＮＯＲ素子を得ることができるという効果が得られる。
【図面の簡単な説明】
【００２７】
【図１】従来のインバータ１Ｉ１の構成を表わす回路図である。
【図２】従来のデータラッチ回路１の構成を表わす回路図である。
【図３】従来の二重化構造を有するトランジスタを含むインバータ２Ｉの構成を表わす回路図である。
【図４】本発明の第１の実施形態に係るシングルイベント耐性インバータ３Ｉの構成を表わす回路図である。
【図５】シングルイベント耐性データラッチ回路４と組み合わせて使用されるバッファ回路４Ｂの構成を表わす回路図である。
【図６】本発明の第３の実施形態に係るシングルイベント耐性データラッチ回路４の構成を表わす回路図である。
【図７】ＳＯＩ基板ｎチャネルＭＯＳトランジスタ１０の断面図である。
【図８】バルク基板ｎチャネルＭＯＳトランジスタ２０の断面図である。
【図９】従来の２入力ＮＡＮＤ素子９の構成を表わす回路図である。
【図１０】従来の３入力ＮＡＮＤ素子１０の構成を表わす回路図である。
【図１１】従来の２入力ＮＯＲ素子１１の構成を表わす回路図である。
【図１２】従来の３入力ＮＯＲ素子１２の構成を表わす回路図である。
【図１３】本発明の第４の実施形態に係る２入力ＮＡＮＤ素子１３の構成を表わす回路図である。
【図１４】本発明の第４の実施形態に係る３入力ＮＡＮＤ素子１４の構成を表わす回路図である。
【図１５】本発明の第５の実施形態に係る２入力ＮＯＲ素子１５の構成を表わす回路図である。
【図１６】本発明の第５の実施形態に係る３入力ＮＯＲ素子１６の構成を表わす回路図である。
【発明を実施するための形態】
【００２８】
（本発明の第１の実施形態に係るに係るインバータの構成）
これから回路図（図４〜６）を参照して、本発明の一実施形態としてのインバータ、データラッチ回路の構成及び動作を説明する。図４は、本発明の第１の実施形態に係る、二重化構造を有するトランジスタを含むインバータ３Ｉの構成を表わす回路図である。インバータ３Ｉにおいては、インバータ１Ｉ１におけるトランジスタ１Ｐ１に対応する（ｐチャネルＭＯＳ）トランジスタ３Ｐ１に対して、それとゲート同士が相互に接続された同じ導電型のチャネルの（ｐチャネルＭＯＳ）トランジスタ３Ｐ２が、ソース又はドレインのラインに関して直列に更に接続された二重化構造が形成されている。これらの２個のトランジスタ３Ｐ１及び３Ｐ２は、ゲートが共通であり、そのゲートによって制御されるソース又はドレインのラインがお互いに直列に接続されているため、それら２つで１個のトランジスタと同じ動作を実行する。同様に、（ｎチャネルＭＯＳ）トランジスタ３Ｎ１に対して（ｎチャネルＭＯＳ）トランジスタ３Ｎ２が、ソース又はドレインのラインに関して直列に更に接続されている。さらにインバータ３Ｉは、トランジスタ３Ｐ１とトランジスタ３Ｐ２の間のノード（図中のノードＡ）と、トランジスタ３Ｎ１とトランジスタ３Ｎ２の間のノード（図中のノードＢ）とが接続されており、ＡＢ間の電位差はほぼゼロとなっている。このノードＡとノードＢの間の接続を「ＡＢ短絡線」と呼ぶことにする。トランジスタ３Ｐ１のソースには電源電圧ＶDDの第１の電圧源からの接続点（図中で右上がりの斜線）が接続され、トランジスタ３Ｎ１のソースには電源電圧ＶSSの第２の電圧源からの接続点（図中でシャーシ接地のシンボル）が接続される。ＶSSは好適には０Ｖとされる。
【００２９】
（本発明の第１の実施形態に係るインバータの動作）
これから図４を参照して、本発明の第１の実施形態に係るインバータ３Ｉの動作を説明する。まず、クロック信号Ｇがハイレベルの場合の動作について説明する。この場合、インバータ３Ｉにおいて、トランジスタ３Ｐ１及びトランジスタ３Ｐ２はオフ、トランジスタ３Ｎ１及びトランジスタ３Ｎ２はオンである。従って反転クロック信号ＧＢｉはローレベルとなる。ここでＡＢ短絡線により、ノードＡはローレベルであるため、トランジスタ３Ｐ２のソース・ドレイン間はほぼ同電位となる。このとき、シングルイベントは効果的に防止されることが確認されたが、それは以下のような動作機構によるものと考えられる。シングルイベントアップセットは、基本的には、オフのトランジスタがシングルイベントによってオンになることによって発生する。従って、シングルイベントが発生し得るのは、オフであるトランジスタ３Ｐ１及びトランジスタ３Ｐ２である。しかし、トランジスタ３Ｐ２については、上述のように、ＡＢ短絡線によってソース・ドレイン間はほぼ同電位となり、内部に強電界領域はほぼ存在しない。従って、高エネルギー粒子の入射によって電荷が発生したとしても、それが電界によって異領域に収集されて一時的な電流が流れることが非常に起こりにくい。このように、トランジスタ３Ｐ２は、それ自身、シングルイベントが発生しにくい構成となっている。次にトランジスタ３Ｐ１については、シングルイベントは発生し得るものの、それはインバータ３Ｉの出力にはほとんど影響を与えない。これは以下のような動作機構によるものと考えられる。トランジスタ３Ｐ１がシングルイベントでオンになったとしても、トランジスタ３Ｐ２はオフであるため、そこを通じて影響が反転クロック信号ＧＢｉに及ぶことはない。ＡＢ短絡線によってノードＢの電位が上昇しようとするが、そのためにノードＡからノードＢに流れ込んできた電流は、トランジスタ３Ｎ１を通じて負荷抵抗の小さい第２の電圧源側（電圧ＶSS）に大部分が流れることになり、トランジスタ３Ｎ２を通じて反転クロック信号ＧＢｉとの接続点側にはほとんど流れない。従って、トランジスタ３Ｐ１がシングルイベントでオンになったとしても、反転クロック信号ＧＢｉのレベルにはほとんど影響を与えない。このように、トランジスタ３Ｐ１及びトランジスタ３Ｐ２のいずれにシングルイベントが生じたとしても、インバータ３Ｉの出力レベルの反転は効果的に防止されることになる。
【００３０】
次に、クロック信号Ｇがローレベルの場合の動作について説明する。この場合、インバータ３Ｉにおいて、トランジスタ３Ｐ１及びトランジスタ３Ｐ２はオン、トランジスタ３Ｎ１及びトランジスタ３Ｎ２はオフとなる。トランジスタ３Ｎ２については、上述の場合と同様に、ＡＢ短絡線によってソース・ドレイン間はほぼ同電位となり、内部に強電界領域はほぼ存在しないため、それ自身、シングルイベントが発生しにくい構成となっている。トランジスタ３Ｎ１については、上述の場合と同様に、シングルイベントが発生したとしても、ＡＢ短絡線を通じてノードＡからノードＢに流れ込む電流は、トランジスタ３Ｐ１を通じて負荷抵抗の小さい第１の電圧源側（電圧ＶDD）から大部分が供給されることになり、トランジスタ３Ｐ２を通じて反転クロック信号ＧＢｉとの接続点側からはほとんど供給されないと考えられる。従って、トランジスタ３Ｎ１がシングルイベントでオンになったとしても、反転クロック信号ＧＢｉのレベルにはほとんど影響を与えない。このように、トランジスタ３Ｎ１及びトランジスタ３Ｎ２のいずれにシングルイベントが生じたとしても、インバータ３Ｉの出力レベルの反転は効果的に防止されることになる。
【００３１】
このように、インバータ３Ｉを構成するいずれのトランジスタも、シングルイベントがそもそも発生しにくい構成であるか、あるいは、シングルイベントが発生したとしてもインバータ３Ｉの出力には影響をほとんど与えない構成であるため、インバータ３Ｉは高いシングルイベント耐性を有することになる。
【００３２】
なお、この構造によるシングルイベント耐性の向上は、バルク基板上に形成したインバータと比較すると、ＳＯＩ（シリコンオンインシュレータ）構造の基板上に形成したインバータにおいて特に顕著である。図７はＳＯＩ基板ｎチャネルＭＯＳトランジスタ３０の断面図である。ＳＯＩ構造の素子においてはＳｉＯ2絶縁膜３５によってボディ（ｐ領域３４）が基板３６からフローティング状態になっているため、まず、ボディと基板３６との間でのシングルイベントは原理的に発生しにくい。従って、ボディ−ソース・ドレイン間におけるシングルイベントが特に問題となる。ここで、ソース３１・ドレイン３３にかかる電圧によって、ボディの電位は変化する。オフ状態のｎチャネルＭＯＳトランジスタについては、ソース・ドレインにハイレベルの電圧が印可されると、ボディは内蔵電位分だけ電位が下がるが、上述の構成によりそれらはほぼ同電位と考えられ、シングルイベントの原因となるＰＮ接合部での強電界領域は形成されない。このように、ＳＯＩ基板においてはシングルイベントが、効果的に防止される。
【００３３】
一方、バルク基板においては以下のようになる。図８は、バルク基板ｎチャネルＭＯＳトランジスタ４０の断面図である。これはＳＯＩ基板のような絶縁膜を有しないため、基板４６がｐ型の場合、それの電圧は常にＶSSに固定されている。オフ状態のｎチャネルＭＯＳトランジスタについては、ソース４１・ドレイン４３にハイレベルの電圧が印可されると、ＰＮ接合部が逆バイアス状態となって強電界領域４７が形成され、依然としてソース／ドレインと基板との間でシングルイベントが発生し得る可能性が残るものと考えられる。
【００３４】
従って、本発明のいずれの実施形態も、バルク基板上に形成したものであっても、ＳＯＩ基板上に形成したものであってもよいが、ＳＯＩ基板上に形成したものの方がより好適である。
【００３５】
（本発明の第２の実施形態に係るメモリ素子）
次に、本発明の第２の実施形態に係るメモリ素子について説明する。２つのインバータの出力と入力とを直接あるいはオンオフゲートを介してそれぞれ交差接続すると、記憶ノードを構成できる。そのような記憶ノードを含むメモリ素子として、メモリ素子、例えば、ＳＲＡＭ、フリップフロップ回路、ラッチ回路などがある。本発明の第２の実施形態に係るメモリ素子の構成は、図示しないが、その記憶ノードに含まれるインバータが、上述の第１の実施形態に係るインバータ３Ｉと同じ構成のインバータで置換された構成である。これにより、高いシングルイベント耐性を有するメモリ素子を実現することができる。このメモリ素子の動作については、その記憶ノードを構成するそれぞれのインバータが上述の第１の実施形態に係るインバータ３Ｉと同じ動作を行うことになる。
【００３６】
（本発明の第３の実施形態に係るデータラッチ回路）
本発明の第３の実施形態に係るデータラッチ回路４について説明する。まず、データラッチ回路４の構成について説明する。図６は、データラッチ回路４の回路図である。また図５のバッファ回路４Ｂは、データラッチ回路４に入力されるクロック信号Ｇや反転クロック信号ＧＢｉの波形整形などのために、組み合わせて使用されるものであり、インバータ４Ｉ１とインバータ４Ｉ２とが縦続接続された構成をしている。データラッチ回路４は、大きく入力段のクロックドインバータ４Ｉ３、トランスミッションゲート４Ｓ１、インバータ４Ｉ４、及びインバータ４Ｉ５から構成される。
【００３７】
クロックドインバータ４Ｉ３の構成は、ソース又はドレインのラインに関して直列に、第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって、ｐチャネルＭＯＳトランジスタ４Ｐ３、ｐチャネルＭＯＳトランジスタ４Ｐ４、ｐチャネルＭＯＳトランジスタ４Ｐ５、ｎチャネルＭＯＳトランジスタ４Ｎ５、ｎチャネルＭＯＳトランジスタ４Ｎ４、及びｎチャネルＭＯＳトランジスタ４Ｎ３がその順番に接続され、ｐチャネルＭＯＳトランジスタ４Ｐ３及びｐチャネルＭＯＳトランジスタ４Ｐ５のゲートの組と、ｎチャネルＭＯＳトランジスタ４Ｎ３及びｎチャネルＭＯＳトランジスタ４Ｎ５のゲートの組には、相補のクロック信号であるクロック信号Ｇｉ及び反転クロック信号ＧＢｉが入力される構成である。通常のクロックドインバータは、２つのｐチャネルＭＯＳトランジスタと２つのｎチャネルＭＯＳトランジスタの合計４つのトランジスタで構成されるが、クロックドインバータ４Ｉ３は、３つのｐチャネルＭＯＳトランジスタと３つのｎチャネルＭＯＳトランジスタの合計６つのトランジスタで構成される。入力データ信号Ｄがゲートに接続されたトランジスタを挟むように、それと同じ導電型のトランジスタが上下にそれぞれ１つずつ接続されており、その２つのトランジスタのゲートにはクロック信号Ｇｉまたは反転クロック信号ＧＢｉが接続されている。クロックドインバータ４Ｉ３は、反転クロック信号ＧＢｉがハイレベルのときに入力データ信号Ｄを反転させてインバータ４Ｉ５及びトランスミッションゲート４Ｓ１に出力し（反転した上で導通）、反転クロック信号ＧＢｉがローレベルのときは出力がハイインピーダンス状態（非導通）となる。
【００３８】
トランスミッションゲート４Ｓ１は、ｐチャネルＭＯＳトランジスタ４Ｐ６とｎチャネルＭＯＳトランジスタ４Ｎ６とを並列に接続した構成である。トランジスタ４Ｐ６のゲートには反転クロック信号ＧＢｉが入力され、トランジスタ４Ｎ６のゲートにはクロック信号Ｇｉが入力される。トランスミッションゲート４Ｓ１は、反転クロック信号ＧＢｉがハイレベルのときにオフ（非導通、ハイインピーダンス状態）となり、反転クロック信号ＧＢｉがローレベルのときにオン（導通）となる。この動作は、クロック信号Ｇに関しては、クロックドインバータ４Ｉ３の動作と逆相の関係である。すなわち、同じ論理レベルのクロック信号Ｇに対しては、クロックドインバータ４Ｉ３とトランスミッションゲート４Ｓ１とは、一方が導通のとき他方は非導通となる。なお、インバータ４Ｉ４かインバータ４Ｉ５のいずれか一方をクロックドインバータとすることによって、トランスミッションゲート４Ｓ１をそれに統合することも可能である。
【００３９】
インバータ４Ｉ４は、入力がインバータ４Ｉ５の出力に接続され、出力がトランスミッションゲート４Ｓ１を介してクロックドインバータ４Ｉ３の出力及びインバータ４Ｉ５の入力に接続される。インバータ４Ｉ４の出力は、データラッチ回路４の出力として反転出力データ信号ＸＱの接続点にも出力される。インバータ４Ｉ４は、シングルイベント耐性のインバータ３Ｉと同じ構造である。インバータ４Ｉ５は、クロックドインバータ４Ｉ３からの出力が入力され、それの出力が出力データ信号Ｑの接続点及びインバータ４Ｉ４の入力に接続される。インバータ４Ｉ５の出力は、データラッチ回路４の出力として出力データ信号Ｑの接続点にも出力される。インバータ４Ｉ５は、シングルイベント耐性のインバータ３Ｉと同じ構造である。
【００４０】
これからデータラッチ回路４の動作について説明する。反転クロック信号ＧＢｉがハイレベルでクロック信号Ｇｉがローレベルのときは、クロックドインバータ４Ｉ３は、入力データ信号Ｄを反転させて後段に出力する。トランスミッションゲート４Ｓ１はオフであるので、クロックドインバータ４Ｉ３の出力はインバータ４Ｉ４の入力には伝達されない。クロックドインバータ４Ｉ３の出力は、インバータ４Ｉ５の入力に伝達され、そこで反転されて入力データ信号Ｄと同じ論理レベルになって、出力データ信号Ｑとして出力される。そのインバータ４Ｉ５の出力は、インバータ４Ｉ４に入力され、そこで反転されて入力データ信号Ｄと相反する論理レベルになって、反転出力データ信号ＸＱとして出力される。この状態では、出力データ信号Ｑは、入力データ信号Ｄと同じ論理レベルの信号として出力される（トランスペアレントモード、スルーモード）。
【００４１】
クロック信号Ｇがハイレベル（反転クロック信号ＧＢｉはローレベル、クロック信号Ｇｉはハイレベル）の間、クロックドインバータ４Ｉ３の出力はハイインピーダンス状態となり、入力データ信号Ｄを後段に伝達しなくなる。トランスミッションゲート４Ｓ１はオフからオンに切り替わり、入力データ信号Ｄと同じ論理レベルであるインバータ４Ｉ５からの出力を通過させ、それをインバータ４Ｉ４の入力に伝達する。インバータ４Ｉ４は、それを反転させて入力データ信号Ｄと相反する論理レベルにして、インバータ４Ｉ５の入力に伝達する。インバータ４Ｉ５において、入力と出力の論理レベルが相反しているので、この状態はインバータ４Ｉ４とインバータ４Ｉ５とで構成される記憶ノードで安定的に保持される。そして、クロック信号Ｇの立ち上がり時の入力データ信号Ｄと同じ論理レベルの出力データ信号Ｑを出力する（ラッチモード）。この状態は、クロック信号Ｇがローレベルになるまで継続する。
【００４２】
ここで、データラッチ回路４とシングルイベントとの関係について説明する。まず、インバータ４Ｉ４とインバータ４Ｉ５とで構成される記憶ノードについては、それぞれのインバータが、第１の実施形態に係るシングルイベント耐性インバータであるので、シングルイベントの発生は効果的に防止されている。従って、この記憶ノードにおけるシングルイベントによる記憶データの反転（シングルイベントアップセット）も効果的に防止される。
【００４３】
次に、入力段のクロックドインバータ４Ｉ３については、データラッチ回路４がラッチモードであって、クロックドインバータ４Ｉ３の出力がハイインピーダンス状態となっているときが特に問題となる。すなわちラッチモードでは、クロック信号Ｇ及び反転クロック信号ＧＢｉがゲートに接続されている４つのトランジスタはすべてオフであるが、その中のトランジスタがシングルイベントによってオンとなると、クロックドインバータ４Ｉ３が、入力データ信号Ｄを後段に瞬間的に（反転させて）出力してしまう可能性が考えられるからである。このときに、入力データ信号Ｄが、記憶ノードで記憶されている論理状態と相反する論理レベルであれば、記憶データが反転（シングルイベントアップセット）してしまう。
【００４４】
しかし本発明のクロックドインバータ４Ｉ３は、以下のような動作機構により、ラッチモードにおいて、入力データ信号Ｄの影響が後段に伝達されることを効果的に防止している。クロックドインバータ４Ｉ３は、３つのｐチャネルＭＯＳトランジスタと３つのｎチャネルＭＯＳトランジスタの合計６つのトランジスタで構成され、入力データ信号Ｄがゲートに接続されたトランジスタを挟むように、それと同じ導電型のトランジスタが上下に１つずつ接続されている。今、ラッチモードであるので、トランジスタ４Ｐ３及びトランジスタ４Ｐ５はオフである。従って、入力データ信号Ｄはブロックされて、後段にその影響は出力されない。ここで、トランジスタ４Ｐ３またはトランジスタ４Ｐ５のいずれか一方が、シングルイベントによってオンになったとする。しかし、他方のトランジスタがオフであるので、入力データ信号Ｄはブロックされたままである。トランジスタ４Ｎ３、トランジスタ４Ｎ４、トランジスタ４Ｎ５においても同様である。このように、シングルイベントによる、クロックドインバータ４Ｉ３の誤動作が効果的に防止される。
【００４５】
ここで、トランジスタ４Ｐ３とトランジスタ４Ｐ５をトランジスタ４Ｐ４を挟まないように配列することも可能である。すなわち、トランジスタ４Ｐ４の第１の電圧源側にそれら２つを直列に隣接接続したり、第２の電圧源側にそれら２つを直列に隣接接続したりすることも可能である。このような構成によっても、いずれか１つのトランジスタがシングルイベントによってオンになっても、他方のトランジスタがオフのままであれば、入力データ信号Ｄの影響が後段に出力されることはない。しかし、本実施形態のように、反転クロック信号ＧＢｉがゲートに接続された２つのトランジスタを、トランジスタ４Ｐ４の両側に接続することによって、トランジスタ４Ｐ３とトランジスタ４Ｐ５のゲート間距離を大きく取ることができる。ゲート間距離を大きくすると、１つの高エネルギー粒子の入射によってそれら２つのトランジスタに同時にシングルイベントが発生する確率を極めて小さくできる。トランジスタ４Ｎ３、トランジスタ４Ｎ４、トランジスタ４Ｎ５においても同様である。従って、入力データ信号Ｄが接続されるトランジスタを挟むように、クロックで制御されるトランジスタをそれぞれ１つずつ接続する構成がより好適である。
【００４６】
（本発明の第４の実施形態に係るＮＡＮＤ素子）
次に、本発明の第４の実施形態に係るＮＡＮＤ素子について説明する。まず、２入力ＮＡＮＤ素子１３について説明する。図１３は、２入力ＮＡＮＤ素子１３の回路図である。２入力ＮＡＮＤ素子１３の構成は、チャネルが並列に接続された第１のｐチャネルＭＯＳトランジスタ１３Ｐ１及び第２のｐチャネルＭＯＳトランジスタ１３Ｐ２と、チャネルが直列に接続された第１のｎチャネルＭＯＳトランジスタ１３Ｎ１及び第２のｎチャネルＭＯＳトランジスタ１３Ｎ２と、が第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって直列にＳＯＩ構造の基板上で接続され、第１のｐチャネルＭＯＳトランジスタ１３Ｐ１及び第１のｎチャネルＭＯＳトランジスタ１３Ｎ１のゲートに接続された第１の入力Ａと、第２のｐチャネルＭＯＳトランジスタ１３Ｐ２及び第２のｎチャネルＭＯＳトランジスタ１３Ｎ２のゲートに接続された第２の入力Ｂと、前記のｐチャネルＭＯＳトランジスタ（１３Ｐ１，１３Ｐ２）と前記のｎチャネルＭＯＳトランジスタ（１３Ｎ１，１３Ｎ２）の間のノードに接続された出力Ｙと、を有するＳＯＩ構造２入力ＮＡＮＤ素子であって、第１のｐチャネルＭＯＳトランジスタ１３Ｐ１、第２のｐチャネルＭＯＳトランジスタ１３Ｐ２、第１のｎチャネルＭＯＳトランジスタ１３Ｎ１、及び第２のｎチャネルＭＯＳトランジスタ１３Ｎ２のそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルのＭＯＳトランジスタ（それぞれ、１３Ｐ３，１３Ｐ４，１３Ｎ３，１３Ｎ４）がチャネルが直列に更に接続された二重化構造を有することを特徴とするＳＯＩ構造シングルイベント耐性２入力ＮＡＮＤ素子とした構成である。
【００４７】
好適には、第１のｎチャネルＭＯＳトランジスタ１３Ｎ１と第２のｎチャネルＭＯＳトランジスタ１３Ｎ２との間には二重化構造のためのチャネルが直列に更に接続された他のｎチャネルＭＯＳトランジスタ（１３Ｎ３，１３Ｎ４）が接続されていない。このような構成にすることによって、二重化構造のために追加されたトランジスタを距離的に離れた位置に配置することができ、高エネルギー粒子の入射によって二重化構造を有するトランジスタの両方が同時にオンになることを防止でき、より高いシングルイベント耐性を実現することができる。
【００４８】
これから２入力ＮＡＮＤ素子１３の動作について、図９に示された従来の２入力ＮＡＮＤ素子９と比較しながら説明する。入力Ａがハイレベルで、入力Ｂがローレベルの場合を考える。２入力ＮＡＮＤ素子９においては、ｐチャネルＭＯＳトランジスタ９Ｐ１がオフ、ｎチャネルＭＯＳトランジスタ９Ｎ１がオン、ｐチャネルＭＯＳトランジスタ９Ｐ２がオン、ｎチャネルＭＯＳトランジスタ９Ｎ２がオフとなって、出力Ｙはハイレベルとなる。しかし、オフであるｎチャネルＭＯＳトランジスタ９Ｎ２が高エネルギー粒子線の入射により誤動作してオンになったとすると、出力Ｙはハイレベルからローレベル側にレベルシフトして論理値が反転し、シングルイベントが発生する場合がある。一方、２入力ＮＡＮＤ素子１３においては、ｐチャネルＭＯＳトランジスタ１３Ｐ１及び１３Ｐ３がオフ、ｎチャネルＭＯＳトランジスタ１３Ｎ１及び１３Ｎ３及びがオン、ｐチャネルＭＯＳトランジスタ１３Ｐ２及び１３Ｐ４がオン、ｎチャネルＭＯＳトランジスタ１３Ｎ２及び１３Ｎ４がオフとなって、出力Ｙはハイレベルとなる。ここで、同様に、オフであるｎチャネルＭＯＳトランジスタ１３Ｎ２が高エネルギー粒子線の入射により誤動作してオンになったとしても、それと直列に接続されているｎチャネルＭＯＳトランジスタ１３Ｎ４がオフのままであるので誤動作によるレベル変化はブロックされ、出力Ｙはハイレベルのままとなって、シングルイベントが防止される。
【００４９】
次に、３入力ＮＡＮＤ素子１４について説明する。図１４は、３入力ＮＡＮＤ素子１４の回路図である。３入力ＮＡＮＤ素子１４の構成は、チャネルが並列に接続された、第１のｐチャネルＭＯＳトランジスタ１４Ｐ１、第２のｐチャネルＭＯＳトランジスタ１４Ｐ２、及び第３のｐチャネルＭＯＳトランジスタ１４Ｐ３と、チャネルが直列に接続された、第１のｎチャネルＭＯＳトランジスタ１４Ｎ１、第２のｎチャネルＭＯＳトランジスタ１４Ｎ２、及び第３のｎチャネルＭＯＳトランジスタ１４Ｎ３と、が第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって直列にＳＯＩ構造の基板上で接続され、第１のｐチャネルＭＯＳトランジスタ１４Ｐ１及び第１のｎチャネルＭＯＳトランジスタ１４Ｎ１のゲートに接続された第１の入力Ａと、第２のｐチャネルＭＯＳトランジスタ１４Ｐ２及び第２のｎチャネルＭＯＳトランジスタ１４Ｎ２のゲートに接続された第２の入力Ｂと、第３のｐチャネルＭＯＳトランジスタ１４Ｐ３及び第３のｎチャネルＭＯＳトランジスタ１４Ｎ３のゲートに接続された第３の入力Ｃと、前記のｐチャネルＭＯＳトランジスタ（１４Ｐ１，１４Ｐ２，１４Ｐ３）と前記のｎチャネルＭＯＳトランジスタ（１４Ｎ１，１４Ｎ２，１４Ｎ３）の間のノードに接続された出力Ｙと、を有するＳＯＩ構造３入力ＮＡＮＤ素子であって、第１のｐチャネルＭＯＳトランジスタ１４Ｐ１、第２のｐチャネルＭＯＳトランジスタ１４Ｐ２、第３のｐチャネルＭＯＳトランジスタ１４Ｐ３、第１のｎチャネルＭＯＳトランジスタ１４Ｎ１、第２のｎチャネルＭＯＳトランジスタ１４Ｎ２、及び第３のｎチャネルＭＯＳトランジスタ１４Ｎ３のそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルのＭＯＳトランジスタ（それぞれ、１４Ｐ４，１４Ｐ５，１４Ｐ６，１４Ｎ４，１４Ｎ５，１４Ｎ６）がチャネルが直列に更に接続された二重化構造を有することを特徴とするＳＯＩ構造シングルイベント耐性３入力ＮＡＮＤ素子とした構成である。
【００５０】
好適には、第１のｎチャネルＭＯＳトランジスタ１４Ｎ１、第２のｎチャネルＭＯＳトランジスタ１４Ｎ２、及び第３のｎチャネルＭＯＳトランジスタ１４Ｎ３のどのいずれか２つの間にも二重化構造のための前記チャネルが直列に更に接続された他のｎチャネルＭＯＳトランジスタ（１４Ｎ４，１４Ｎ５，１４Ｎ６）が接続されていない。このような構成にすることによって、二重化構造のために追加されたトランジスタを距離的に離れた位置に配置することができ、高エネルギー粒子の入射によって二重化構造を有するトランジスタの両方が同時にオンになることを防止でき、より高いシングルイベント耐性を実現することができる。
【００５１】
これから３入力ＮＡＮＤ素子１４の動作について、図１０に示された従来の３入力ＮＡＮＤ素子１０と比較しながら説明する。入力Ａがハイレベルで、入力Ｂがハイレベル、入力Ｃがローレベルの場合を考える。３入力ＮＡＮＤ素子１０においては、ｐチャネルＭＯＳトランジスタ１０Ｐ１がオフ、ｎチャネルＭＯＳトランジスタ１０Ｎ１がオン、ｐチャネルＭＯＳトランジスタ１０Ｐ２がオフ、ｎチャネルＭＯＳトランジスタ１０Ｎ２がオン、ｐチャネルＭＯＳトランジスタ１０Ｐ３がオン、ｎチャネルＭＯＳトランジスタ１０Ｎ３がオフとなって、出力Ｙはハイレベルとなる。しかし、オフであるｎチャネルＭＯＳトランジスタ１０Ｎ３が高エネルギー粒子線の入射により誤動作してオンになったとすると、出力Ｙはハイレベルからローレベル側にレベルシフトして論理値が反転し、シングルイベントが発生する場合がある。一方、３入力ＮＡＮＤ素子１４においては、ｐチャネルＭＯＳトランジスタ１４Ｐ１及び１４Ｐ４がオフ、ｎチャネルＭＯＳトランジスタ１４Ｎ１及び１４Ｎ４及びがオン、ｐチャネルＭＯＳトランジスタ１４Ｐ２及び１４Ｐ５がオフ、ｎチャネルＭＯＳトランジスタ１４Ｎ２及び１４Ｎ５及びがオン、ｐチャネルＭＯＳトランジスタ１４Ｐ３及び１４Ｐ６がオン、ｎチャネルＭＯＳトランジスタ１４Ｎ３及び１４Ｎ６がオフとなって、出力Ｙはハイレベルとなる。ここで、同様に、オフであるｎチャネルＭＯＳトランジスタ１４Ｎ３が高エネルギー粒子線の入射により誤動作してオンになったとしても、それと直列に接続されているｎチャネルＭＯＳトランジスタ１４Ｎ６がオフのままであるので誤動作によるレベル変化はブロックされ、出力Ｙはハイレベルのままとなって、シングルイベントが防止される。
【００５２】
（本発明の第５の実施形態に係るＮＯＲ素子）
次に、本発明の第５の実施形態に係るＮＯＲ素子について説明する。まず、２入力ＮＯＲ素子１５について説明する。図１５は、２入力ＮＯＲ素子１５の回路図である。２入力ＮＯＲ素子１５の構成は、チャネルが直列に接続された第１のｐチャネルＭＯＳトランジスタ１５Ｐ１及び第２のｐチャネルＭＯＳトランジスタ１５Ｐ２と、チャネルが並列に接続された第１のｎチャネルＭＯＳトランジスタ１５Ｎ１及び第２のｎチャネルＭＯＳトランジスタ１５Ｎ２と、が第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって直列にＳＯＩ構造の基板上で接続され、第１のｐチャネルＭＯＳトランジスタ１５Ｐ１及び第１のｎチャネルＭＯＳトランジスタ１５Ｎ１のゲートに接続された第１の入力Ａと、第２のｐチャネルＭＯＳトランジスタ１５Ｐ２及び第２のｎチャネルＭＯＳトランジスタ１５Ｎ２のゲートに接続された第２の入力Ｂと、前記のｐチャネルＭＯＳトランジスタ（１５Ｐ１，１５Ｐ２）と前記のｎチャネルＭＯＳトランジスタ（１５Ｎ１，１５Ｎ２）の間のノードに接続された出力Ｙと、を有するＳＯＩ構造２入力ＮＯＲ素子であって、第１のｐチャネルＭＯＳトランジスタ１５Ｐ１、第２のｐチャネルＭＯＳトランジスタ１５Ｐ２、第１のｎチャネルＭＯＳトランジスタ１５Ｎ１、及び第２のｎチャネルＭＯＳトランジスタ１５Ｎ２のそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルのＭＯＳトランジスタ（それぞれ、１５Ｐ３，１５Ｐ４，１５Ｎ３，１５Ｎ４）がチャネルが直列に更に接続された二重化構造を有することを特徴とするＳＯＩ構造シングルイベント耐性２入力ＮＯＲ素子とした構成である。
【００５３】
好適には、第１のｐチャネルＭＯＳトランジスタ１５Ｐ１と第２のｐチャネルＭＯＳトランジスタ１５Ｐ２との間には二重化構造のためのチャネルが直列に更に接続された他のｐチャネルＭＯＳトランジスタ（１５Ｐ３，１５Ｐ４）が接続されていない。このような構成にすることによって、二重化構造のために追加されたトランジスタを距離的に離れた位置に配置することができ、高エネルギー粒子の入射によって二重化構造を有するトランジスタの両方が同時にオンになることを防止でき、より高いシングルイベント耐性を実現することができる。
【００５４】
これから２入力ＮＯＲ素子１５の動作について、図１１に示された従来の２入力ＮＯＲ素子１１と比較しながら説明する。入力Ａがハイレベルで、入力Ｂがローレベルの場合を考える。２入力ＮＯＲ素子１１においては、ｐチャネルＭＯＳトランジスタ１１Ｐ１がオフ、ｎチャネルＭＯＳトランジスタ１１Ｎ１がオン、ｐチャネルＭＯＳトランジスタ１１Ｐ２がオン、ｎチャネルＭＯＳトランジスタ１１Ｎ２がオフとなって、出力Ｙはローレベルとなる。しかし、オフであるｐチャネルＭＯＳトランジスタ１１Ｐ１が高エネルギー粒子線の入射により誤動作してオンになったとすると、出力Ｙはローレベルからハイレベル側にレベルシフトして論理値が反転し、シングルイベントが発生する場合がある。一方、２入力ＮＯＲ素子１５においては、ｐチャネルＭＯＳトランジスタ１５Ｐ１及び１５Ｐ３がオフ、ｎチャネルＭＯＳトランジスタ１５Ｎ１及び１５Ｎ３及びがオン、ｐチャネルＭＯＳトランジスタ１５Ｐ２及び１５Ｐ４がオン、ｎチャネルＭＯＳトランジスタ１５Ｎ２及び１５Ｎ４がオフとなって、出力Ｙはローレベルとなる。ここで、同様に、オフであるｎチャネルＭＯＳトランジスタ１５Ｎ２が高エネルギー粒子線の入射により誤動作してオンになったとしても、それと直列に接続されているｎチャネルＭＯＳトランジスタ１５Ｎ４がオフのままであるので誤動作によるレベル変化はブロックされ、出力Ｙはローレベルのままとなって、シングルイベントが防止される。
【００５５】
次に、３入力ＮＯＲ素子１６について説明する。図１６は、３入力ＮＯＲ１６の回路図である。３入力ＮＯＲ素子１６の構成は、チャネルが直列に接続された、第１のｐチャネルＭＯＳトランジスタ１６Ｐ１、第２のｐチャネルＭＯＳトランジスタ１６Ｐ２、及び第３のｐチャネルＭＯＳトランジスタ１６Ｐ３と、チャネルが並列に接続された、第１のｎチャネルＭＯＳトランジスタ１６Ｎ１、第２のｎチャネルＭＯＳトランジスタ１６Ｎ２、及び第３のｎチャネルＭＯＳトランジスタ１６Ｎ３と、が第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって直列にＳＯＩ構造の基板上で接続され、第１のｐチャネルＭＯＳトランジスタ１６Ｐ１及び第１のｎチャネルＭＯＳトランジスタ１６Ｎ１のゲートに接続された第１の入力Ａと、第２のｐチャネルＭＯＳトランジスタ１６Ｐ２及び第２のｎチャネルＭＯＳトランジスタ１６Ｎ２のゲートに接続された第２の入力Ｂと、第３のｐチャネルＭＯＳトランジスタ１６Ｐ３及び第３のｎチャネルＭＯＳトランジスタ１６Ｎ３のゲートに接続された第３の入力Ｃと、前記のｐチャネルＭＯＳトランジスタ（１６Ｐ１，１６Ｐ２，１６Ｐ３）と前記のｎチャネルＭＯＳトランジスタ（１６Ｎ１，１６Ｎ２，１６Ｎ３）の間のノードに接続された出力Ｙと、を有するＳＯＩ構造３入力ＮＯＲ素子であって、第１のｐチャネルＭＯＳトランジスタ１６Ｐ１、第２のｐチャネルＭＯＳトランジスタ１６Ｐ２、第３のｐチャネルＭＯＳトランジスタ１６Ｐ３、第１のｎチャネルＭＯＳトランジスタ１６Ｎ１、第２のｎチャネルＭＯＳトランジスタ１６Ｎ２、及び第３のｎチャネルＭＯＳトランジスタ１６Ｎ３のそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルのＭＯＳトランジスタ（それぞれ、１６Ｐ４，１６Ｐ５，１６Ｐ６，１６Ｎ４，１６Ｎ５，及び１６Ｎ６）がチャネルが直列に更に接続された二重化構造を有することを特徴とするＳＯＩ構造シングルイベント耐性３入力ＮＯＲ素子とした構成である。
【００５６】
好適には、第１のｐチャネルＭＯＳトランジスタ１６Ｐ１、第２のｐチャネルＭＯＳトランジスタ１６Ｐ２、及び第３のｐチャネルＭＯＳトランジスタ１６Ｐ３のどのいずれか２つの間にも二重化構造のための前記チャネルが直列に更に接続された他のｐチャネルＭＯＳトランジスタ（１６Ｐ４，１６Ｐ５，１６Ｐ６）が接続されていない。このような構成にすることによって、二重化構造のために追加されたトランジスタを距離的に離れた位置に配置することができ、高エネルギー粒子の入射によって二重化構造を有するトランジスタの両方が同時にオンになることを防止でき、より高いシングルイベント耐性を実現することができる。
【００５７】
これから３入力ＮＯＲ素子１６の動作について、図１２に示された従来の３入力ＮＯＲ素子１２と比較しながら説明する。入力Ａがハイレベルで、入力Ｂがローレベル、入力Ｃがローレベルの場合を考える。３入力ＮＯＲ素子１２においては、ｐチャネルＭＯＳトランジスタ１２Ｐ１がオフ、ｎチャネルＭＯＳトランジスタ１２Ｎ１がオン、ｐチャネルＭＯＳトランジスタ１２Ｐ２がオン、ｎチャネルＭＯＳトランジスタ１２Ｎ２がオフ、ｐチャネルＭＯＳトランジスタ１２Ｐ３がオン、ｎチャネルＭＯＳトランジスタ１２Ｎ３がオフとなって、出力Ｙはローレベルとなる。しかし、オフであるｐチャネルＭＯＳトランジスタ１２Ｐ１が高エネルギー粒子線の入射により誤動作してオンになったとすると、出力Ｙはローレベルからハイレベル側にレベルシフトして論理値が反転し、シングルイベントが発生する場合がある。一方、３入力ＮＯＲ素子１６においては、ｐチャネルＭＯＳトランジスタ１６Ｐ１及び１６Ｐ４がオフ、ｎチャネルＭＯＳトランジスタ１６Ｎ１及び１６Ｎ４及びがオン、ｐチャネルＭＯＳトランジスタ１６Ｐ２及び１６Ｐ５がオン、ｎチャネルＭＯＳトランジスタ１６Ｎ２及び１６Ｎ５及びがオフ、ｐチャネルＭＯＳトランジスタ１６Ｐ３及び１６Ｐ６がオン、ｎチャネルＭＯＳトランジスタ１６Ｎ３及び１６Ｎ６がオフとなって、出力Ｙはローレベルとなる。ここで、同様に、オフであるｐチャネルＭＯＳトランジスタ１６Ｐ１が高エネルギー粒子線の入射により誤動作してオンになったとしても、それと直列に接続されているｐチャネルＭＯＳトランジスタ１６Ｐ４がオフのままであるので誤動作によるレベル変化はブロックされ、出力Ｙはローレベルのままとなって、シングルイベントが防止される。
【符号の説明】
【００５８】
１ データラッチ回路
１Ｉ１〜１Ｉ６ インバータ
１Ｎ１〜１Ｎ８ ｎチャネルＭＯＳトランジスタ
１Ｐ１〜１Ｐ８ ｐチャネルＭＯＳトランジスタ
２Ｉ インバータ
２Ｎ１〜２Ｎ２ ｎチャネルＭＯＳトランジスタ
２Ｐ１〜２Ｐ２ ｐチャネルＭＯＳトランジスタ
３Ｉ シングルイベント耐性インバータ
３Ｎ１〜３Ｎ２ ｎチャネルＭＯＳトランジスタ
３Ｐ１〜３Ｐ２ ｐチャネルＭＯＳトランジスタ
４ シングルイベント耐性データラッチ回路
４Ｂ バッファ回路
４Ｉ１〜４Ｉ５ インバータ
４Ｎ１〜４Ｎ１０ ｎチャネルＭＯＳトランジスタ
４Ｐ１〜４Ｐ１０ ｐチャネルＭＯＳトランジスタ
４Ｓ１ トランスミッションゲート
９ ２入力ＮＡＮＤ素子
９Ｐ１〜９Ｐ２ ｐチャネルＭＯＳトランジスタ
９Ｎ１〜９Ｎ２ ｎチャネルＭＯＳトランジスタ
１０ ３入力ＮＡＮＤ素子
１０Ｐ１〜１０Ｐ３ ｐチャネルＭＯＳトランジスタ
１０Ｎ１〜１０Ｎ３ ｎチャネルＭＯＳトランジスタ
１１ ２入力ＮＯＲ素子
１１Ｐ１〜１１Ｐ２ ｐチャネルＭＯＳトランジスタ
１１Ｎ１〜１１Ｎ２ ｎチャネルＭＯＳトランジスタ
１２ ３入力ＮＯＲ素子
１２Ｐ１〜１２Ｐ３ ｐチャネルＭＯＳトランジスタ
１２Ｎ１〜１２Ｎ３ ｎチャネルＭＯＳトランジスタ
１３ ２入力ＮＡＮＤ素子
１３Ｐ１〜１３Ｐ２ ｐチャネルＭＯＳトランジスタ
１３Ｎ１〜１３Ｎ２ ｎチャネルＭＯＳトランジスタ
１４ ３入力ＮＡＮＤ素子
１４Ｐ１〜１４Ｐ３ ｐチャネルＭＯＳトランジスタ
１４Ｎ１〜１４Ｎ３ ｎチャネルＭＯＳトランジスタ
１５ ２入力ＮＯＲ素子
１５Ｐ１〜１５Ｐ２ ｐチャネルＭＯＳトランジスタ
１５Ｎ１〜１５Ｎ２ ｎチャネルＭＯＳトランジスタ
１６ ３入力ＮＯＲ素子
１６Ｐ１〜１６Ｐ３ ｐチャネルＭＯＳトランジスタ
１６Ｎ１〜１６Ｎ３ ｎチャネルＭＯＳトランジスタ
３０ ＳＯＩ基板ｎチャネルＭＯＳトランジスタ
３１ ソース
３２ ゲート
３３ ドレイン
３４ ｐ領域
３５ ＳｉＯ２絶縁膜
３６ 基板
４０ バルク基板ｎチャネルＭＯＳトランジスタ
４１ ソース
４２ ゲート
４３ ドレイン
４６ 基板
４７ 強電界領域
【特許請求の範囲】
【請求項１】
ソース又はドレインのラインに関して直列に、第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって、第１のｐチャネルＭＯＳトランジスタ及び第１のｎチャネルＭＯＳトランジスタがその順番にＳＯＩ構造の基板上で接続された構造を有するインバータにおいて、
前記第１のｐチャネルＭＯＳトランジスタ及び前記第１のｎチャネルＭＯＳトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルの第２のＭＯＳトランジスタが、ソース又はドレインのラインに関して直列に更にそれぞれ接続され、かつ、前記第１のｐチャネルＭＯＳトランジスタと前記第２のｐチャネルＭＯＳトランジスタの間のノードと、前記第１のｎチャネルＭＯＳトランジスタと前記第２のｎチャネルＭＯＳトランジスタの間のノードとが接続された二重化構造を有することを特徴とするＳＯＩ構造シングルイベント耐性インバータ。
【請求項２】
ソース又はドレインのラインに関して直列に、第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって、第１のｐチャネルＭＯＳトランジスタ、第２のｐチャネルＭＯＳトランジスタ、第１のｎチャネルＭＯＳトランジスタ、及び第２のｎチャネルＭＯＳトランジスタがその順番にＳＯＩ構造の基板上で接続されており、
前記第１のｐチャネルＭＯＳトランジスタ、前記第２のｐチャネルＭＯＳトランジスタ、前記第１のｎチャネルＭＯＳトランジスタ、及び前記第２のｎチャネルＭＯＳトランジスタはインバータを構成し、
前記第１のｐチャネルＭＯＳトランジスタ、前記第２のｐチャネルＭＯＳトランジスタ、前記第１のｎチャネルＭＯＳトランジスタ、及び前記第２のｎチャネルＭＯＳトランジスタのゲートは共通接続され、かつ、前記インバータの入力に接続され、
前記第１のｐチャネルＭＯＳトランジスタと前記第２のｐチャネルＭＯＳトランジスタの間のノードと、前記第１のｎチャネルＭＯＳトランジスタと前記第２のｎチャネルＭＯＳトランジスタの間のノードとが接続され、
前記第１のｐチャネルＭＯＳトランジスタと前記第２のｐチャネルＭＯＳトランジスタとによって二重化構造を有するｐチャネルＭＯＳトランジスタが形成されるようになっており、及び
前記第１のｎチャネルＭＯＳトランジスタと前記第２のｎチャネルＭＯＳトランジスタとによって二重化構造を有するｎチャネルＭＯＳトランジスタが形成されるようになっていることを特徴とするＳＯＩ構造シングルイベント耐性インバータ。
【請求項３】
一方の出力が他方の入力に直接あるいはオンオフゲートを介してそれぞれ交差接続された２個のインバータを含むＳＯＩ構造の基板上に形成された半導体メモリにおいて、
前記インバータの内の少なくとも１個のインバータは、請求項１又は２に記載のＳＯＩ構造シングルイベント耐性インバータであることを特徴とするＳＯＩ構造シングルイベント耐性半導体メモリ素子。
【請求項４】
出力が第２のインバータの入力に接続された第１のインバータと、
お互いに相補な論理値の相補クロック信号に基づくオンオフ制御がなされる接続を通じて出力が第１のインバータの入力に接続された第２のインバータと、
前記相補クロック信号とそれぞれ逆相の逆相相補クロック信号に基づいたオンオフ制御の下に、入力を前記第１のインバータの入力に反転出力するクロックドインバータと、を有するＳＯＩ構造の基板上で形成されたデータラッチ回路において、
前記第１のインバータ及び前記第２のインバータのうちの少なくともいずれかは請求項１又は２に記載のＳＯＩ構造シングルイベント耐性インバータであることを特徴とするＳＯＩ構造シングルイベント耐性データラッチ回路。
【請求項５】
請求項４に記載のＳＯＩ構造シングルイベント耐性データラッチ回路において、
前記クロックドインバータは、ソース又はドレインのラインに関して直列に、第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって、第１のｐチャネルＭＯＳトランジスタ、第２のｐチャネルＭＯＳトランジスタ、第３のｐチャネルＭＯＳトランジスタ、第１のｎチャネルＭＯＳトランジスタ、第２のｎチャネルＭＯＳトランジスタ、及び第３のｎチャネルＭＯＳトランジスタがその順番に接続され、
前記第１のｐチャネルＭＯＳトランジスタ及び前記第３のｐチャネルＭＯＳトランジスタのゲートの組と、前記第１のｎチャネルＭＯＳトランジスタ及び前記第３のｎチャネルＭＯＳトランジスタのゲートの組には、それぞれ前記逆相相補クロック信号が印可され、
前記第２のｐチャネルＭＯＳトランジスタ及び前記第２のｎチャネルＭＯＳトランジスタは、当該ＳＯＩ構造シングルイベント耐性データラッチ回路の入力を構成し、及び
前記第３のｐチャネルＭＯＳトランジスタと前記第１のｎチャネルＭＯＳトランジスタの間のノードは前記クロックドインバータの出力を構成することを特徴とするＳＯＩ構造シングルイベント耐性データラッチ回路。
【請求項６】
チャネルが並列に接続された第１のｐチャネルＭＯＳトランジスタ及び第２のｐチャネルＭＯＳトランジスタと、チャネルが直列に接続された第１のｎチャネルＭＯＳトランジスタ及び第２のｎチャネルＭＯＳトランジスタと、が第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって直列にＳＯＩ構造の基板上で接続され、前記第１のｐチャネルＭＯＳトランジスタ及び前記第１のｎチャネルＭＯＳトランジスタのゲートに接続された第１の入力と、前記第２のｐチャネルＭＯＳトランジスタ及び前記第２のｎチャネルＭＯＳトランジスタのゲートに接続された第２の入力と、前記のｐチャネルＭＯＳトランジスタと前記のｎチャネルＭＯＳトランジスタの間のノードに接続された出力と、を有するＳＯＩ構造２入力ＮＡＮＤ素子であって、
前記第１のｐチャネルＭＯＳトランジスタ、前記第２のｐチャネルＭＯＳトランジスタ、前記第１のｎチャネルＭＯＳトランジスタ、及び前記第２のｎチャネルＭＯＳトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルのＭＯＳトランジスタがチャネルが直列に更に接続された二重化構造を有することを特徴とするＳＯＩ構造シングルイベント耐性２入力ＮＡＮＤ素子。
【請求項７】
前記第１のｎチャネルＭＯＳトランジスタと前記第２のｎチャネルＭＯＳトランジスタとの間には二重化構造のための前記チャネルが直列に更に接続された他のｎチャネルＭＯＳトランジスタが接続されていないことを特徴とする請求項６に記載のＳＯＩ構造シングルイベント耐性２入力ＮＡＮＤ素子。
【請求項８】
チャネルが並列に接続された、第１のｐチャネルＭＯＳトランジスタ、第２のｐチャネルＭＯＳトランジスタ、及び第３のｐチャネルＭＯＳトランジスタと、チャネルが直列に接続された、第１のｎチャネルＭＯＳトランジスタ、第２のｎチャネルＭＯＳトランジスタ、及び第３のｎチャネルＭＯＳトランジスタと、が第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって直列にＳＯＩ構造の基板上で接続され、前記第１のｐチャネルＭＯＳトランジスタ及び前記第１のｎチャネルＭＯＳトランジスタのゲートに接続された第１の入力と、前記第２のｐチャネルＭＯＳトランジスタ及び前記第２のｎチャネルＭＯＳトランジスタのゲートに接続された第２の入力と、前記第３のｐチャネルＭＯＳトランジスタ及び前記第３のｎチャネルＭＯＳトランジスタのゲートに接続された第３の入力と、前記のｐチャネルＭＯＳトランジスタと前記のｎチャネルＭＯＳトランジスタの間のノードに接続された出力と、を有するＳＯＩ構造３入力ＮＡＮＤ素子であって、
前記第１のｐチャネルＭＯＳトランジスタ、前記第２のｐチャネルＭＯＳトランジスタ、前記第３のｐチャネルＭＯＳトランジスタ、前記第１のｎチャネルＭＯＳトランジスタ、前記第２のｎチャネルＭＯＳトランジスタ、及び前記第３のｎチャネルＭＯＳトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルのＭＯＳトランジスタがチャネルが直列に更に接続された二重化構造を有することを特徴とするＳＯＩ構造シングルイベント耐性３入力ＮＡＮＤ素子。
【請求項９】
前記第１のｎチャネルＭＯＳトランジスタ、前記第２のｎチャネルＭＯＳトランジスタ、及び前記第３のｎチャネルＭＯＳトランジスタのどのいずれか２つの間にも二重化構造のための前記チャネルが直列に更に接続された他のｎチャネルＭＯＳトランジスタが接続されていないことを特徴とする請求項８に記載のＳＯＩ構造シングルイベント耐性３入力ＮＡＮＤ素子。
【請求項１０】
チャネルが直列に接続された第１のｐチャネルＭＯＳトランジスタ及び第２のｐチャネルＭＯＳトランジスタと、チャネルが並列に接続された第１のｎチャネルＭＯＳトランジスタ及び第２のｎチャネルＭＯＳトランジスタと、が第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって直列にＳＯＩ構造の基板上で接続され、前記第１のｐチャネルＭＯＳトランジスタ及び前記第１のｎチャネルＭＯＳトランジスタのゲートに接続された第１の入力と、前記第２のｐチャネルＭＯＳトランジスタ及び前記第２のｎチャネルＭＯＳトランジスタのゲートに接続された第２の入力と、前記のｐチャネルＭＯＳトランジスタと前記のｎチャネルＭＯＳトランジスタの間のノードに接続された出力と、を有するＳＯＩ構造２入力ＮＯＲ素子であって、
前記第１のｐチャネルＭＯＳトランジスタ、前記第２のｐチャネルＭＯＳトランジスタ、前記第１のｎチャネルＭＯＳトランジスタ、及び前記第２のｎチャネルＭＯＳトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルのＭＯＳトランジスタがチャネルが直列に更に接続された二重化構造を有することを特徴とするＳＯＩ構造シングルイベント耐性２入力ＮＯＲ素子。
【請求項１１】
前記第１のｐチャネルＭＯＳトランジスタと前記第２のｐチャネルＭＯＳトランジスタとの間には二重化構造のための前記チャネルが直列に更に接続された他のｐチャネルＭＯＳトランジスタが接続されていないことを特徴とする請求項１０に記載のＳＯＩ構造シングルイベント耐性２入力ＮＯＲ素子。
【請求項１２】
チャネルが直列に接続された、第１のｐチャネルＭＯＳトランジスタ、第２のｐチャネルＭＯＳトランジスタ、及び第３のｐチャネルＭＯＳトランジスタと、チャネルが並列に接続された、第１のｎチャネルＭＯＳトランジスタ、第２のｎチャネルＭＯＳトランジスタ、及び第３のｎチャネルＭＯＳトランジスタと、が第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって直列にＳＯＩ構造の基板上で接続され、前記第１のｐチャネルＭＯＳトランジスタ及び前記第１のｎチャネルＭＯＳトランジスタのゲートに接続された第１の入力と、前記第２のｐチャネルＭＯＳトランジスタ及び前記第２のｎチャネルＭＯＳトランジスタのゲートに接続された第２の入力と、前記第３のｐチャネルＭＯＳトランジスタ及び前記第３のｎチャネルＭＯＳトランジスタのゲートに接続された第３の入力と、前記のｐチャネルＭＯＳトランジスタと前記のｎチャネルＭＯＳトランジスタの間のノードに接続された出力と、を有するＳＯＩ構造３入力ＮＯＲ素子であって、
前記第１のｐチャネルＭＯＳトランジスタ、前記第２のｐチャネルＭＯＳトランジスタ、前記第３のｐチャネルＭＯＳトランジスタ、前記第１のｎチャネルＭＯＳトランジスタ、前記第２のｎチャネルＭＯＳトランジスタ、及び前記第３のｎチャネルＭＯＳトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルのＭＯＳトランジスタがチャネルが直列に更に接続された二重化構造を有することを特徴とするＳＯＩ構造シングルイベント耐性３入力ＮＯＲ素子。
【請求項１３】
前記第１のｐチャネルＭＯＳトランジスタ、前記第２のｐチャネルＭＯＳトランジスタ、及び前記第３のｐチャネルＭＯＳトランジスタのどのいずれか２つの間にも二重化構造のための前記チャネルが直列に更に接続された他のｐチャネルＭＯＳトランジスタが接続されていないことを特徴とする請求項１２に記載のＳＯＩ構造シングルイベント耐性３入力ＮＯＲ素子。
【請求項１４】
出力が第２のインバータの入力に接続された第１のインバータと、
出力が前記第１のインバータの入力に接続された第２のインバータと、
お互いに相補な論理値の相補クロック信号に基づいたオンオフ制御の下に、入力を前記第１のインバータの入力に反転出力するクロックドインバータと、を有するＳＯＩ構造の基板上で形成されたデータラッチ回路において、
前記第１のインバータ及び前記第２のインバータのうちの少なくともいずれかは、ソース又はドレインのラインに関して直列に、第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって、第１のｐチャネルＭＯＳトランジスタ及び第１のｎチャネルＭＯＳトランジスタがその順番にＳＯＩ構造の基板上で接続された構造を有するインバータであって、前記第１のｐチャネルＭＯＳトランジスタ及び前記第１のｎチャネルＭＯＳトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルの第２のＭＯＳトランジスタが、ソース又はドレインのラインに関して直列に更にそれぞれ接続され、かつ、前記第１のｐチャネルＭＯＳトランジスタと前記第２のｐチャネルＭＯＳトランジスタの間のノードと、前記第１のｎチャネルＭＯＳトランジスタと前記第２のｎチャネルＭＯＳトランジスタの間のノードとが接続された二重化構造を有するであり、
前記第１のインバータ及び前記第２のインバータのうちの少なくともいずれかは、前記相補クロック信号とそれぞれ逆相の逆相相補クロック信号に基づいたオンオフ制御がなされるクロックドインバータであることを特徴とするＳＯＩ構造シングルイベント耐性データラッチ回路。
【請求項１】
ソース又はドレインのラインに関して直列に、第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって、第１のｐチャネルＭＯＳトランジスタ及び第１のｎチャネルＭＯＳトランジスタがその順番にＳＯＩ構造の基板上で接続された構造を有するインバータにおいて、
前記第１のｐチャネルＭＯＳトランジスタ及び前記第１のｎチャネルＭＯＳトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルの第２のＭＯＳトランジスタが、ソース又はドレインのラインに関して直列に更にそれぞれ接続され、かつ、前記第１のｐチャネルＭＯＳトランジスタと前記第２のｐチャネルＭＯＳトランジスタの間のノードと、前記第１のｎチャネルＭＯＳトランジスタと前記第２のｎチャネルＭＯＳトランジスタの間のノードとが接続された二重化構造を有することを特徴とするＳＯＩ構造シングルイベント耐性インバータ。
【請求項２】
ソース又はドレインのラインに関して直列に、第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって、第１のｐチャネルＭＯＳトランジスタ、第２のｐチャネルＭＯＳトランジスタ、第１のｎチャネルＭＯＳトランジスタ、及び第２のｎチャネルＭＯＳトランジスタがその順番にＳＯＩ構造の基板上で接続されており、
前記第１のｐチャネルＭＯＳトランジスタ、前記第２のｐチャネルＭＯＳトランジスタ、前記第１のｎチャネルＭＯＳトランジスタ、及び前記第２のｎチャネルＭＯＳトランジスタはインバータを構成し、
前記第１のｐチャネルＭＯＳトランジスタ、前記第２のｐチャネルＭＯＳトランジスタ、前記第１のｎチャネルＭＯＳトランジスタ、及び前記第２のｎチャネルＭＯＳトランジスタのゲートは共通接続され、かつ、前記インバータの入力に接続され、
前記第１のｐチャネルＭＯＳトランジスタと前記第２のｐチャネルＭＯＳトランジスタの間のノードと、前記第１のｎチャネルＭＯＳトランジスタと前記第２のｎチャネルＭＯＳトランジスタの間のノードとが接続され、
前記第１のｐチャネルＭＯＳトランジスタと前記第２のｐチャネルＭＯＳトランジスタとによって二重化構造を有するｐチャネルＭＯＳトランジスタが形成されるようになっており、及び
前記第１のｎチャネルＭＯＳトランジスタと前記第２のｎチャネルＭＯＳトランジスタとによって二重化構造を有するｎチャネルＭＯＳトランジスタが形成されるようになっていることを特徴とするＳＯＩ構造シングルイベント耐性インバータ。
【請求項３】
一方の出力が他方の入力に直接あるいはオンオフゲートを介してそれぞれ交差接続された２個のインバータを含むＳＯＩ構造の基板上に形成された半導体メモリにおいて、
前記インバータの内の少なくとも１個のインバータは、請求項１又は２に記載のＳＯＩ構造シングルイベント耐性インバータであることを特徴とするＳＯＩ構造シングルイベント耐性半導体メモリ素子。
【請求項４】
出力が第２のインバータの入力に接続された第１のインバータと、
お互いに相補な論理値の相補クロック信号に基づくオンオフ制御がなされる接続を通じて出力が第１のインバータの入力に接続された第２のインバータと、
前記相補クロック信号とそれぞれ逆相の逆相相補クロック信号に基づいたオンオフ制御の下に、入力を前記第１のインバータの入力に反転出力するクロックドインバータと、を有するＳＯＩ構造の基板上で形成されたデータラッチ回路において、
前記第１のインバータ及び前記第２のインバータのうちの少なくともいずれかは請求項１又は２に記載のＳＯＩ構造シングルイベント耐性インバータであることを特徴とするＳＯＩ構造シングルイベント耐性データラッチ回路。
【請求項５】
請求項４に記載のＳＯＩ構造シングルイベント耐性データラッチ回路において、
前記クロックドインバータは、ソース又はドレインのラインに関して直列に、第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって、第１のｐチャネルＭＯＳトランジスタ、第２のｐチャネルＭＯＳトランジスタ、第３のｐチャネルＭＯＳトランジスタ、第１のｎチャネルＭＯＳトランジスタ、第２のｎチャネルＭＯＳトランジスタ、及び第３のｎチャネルＭＯＳトランジスタがその順番に接続され、
前記第１のｐチャネルＭＯＳトランジスタ及び前記第３のｐチャネルＭＯＳトランジスタのゲートの組と、前記第１のｎチャネルＭＯＳトランジスタ及び前記第３のｎチャネルＭＯＳトランジスタのゲートの組には、それぞれ前記逆相相補クロック信号が印可され、
前記第２のｐチャネルＭＯＳトランジスタ及び前記第２のｎチャネルＭＯＳトランジスタは、当該ＳＯＩ構造シングルイベント耐性データラッチ回路の入力を構成し、及び
前記第３のｐチャネルＭＯＳトランジスタと前記第１のｎチャネルＭＯＳトランジスタの間のノードは前記クロックドインバータの出力を構成することを特徴とするＳＯＩ構造シングルイベント耐性データラッチ回路。
【請求項６】
チャネルが並列に接続された第１のｐチャネルＭＯＳトランジスタ及び第２のｐチャネルＭＯＳトランジスタと、チャネルが直列に接続された第１のｎチャネルＭＯＳトランジスタ及び第２のｎチャネルＭＯＳトランジスタと、が第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって直列にＳＯＩ構造の基板上で接続され、前記第１のｐチャネルＭＯＳトランジスタ及び前記第１のｎチャネルＭＯＳトランジスタのゲートに接続された第１の入力と、前記第２のｐチャネルＭＯＳトランジスタ及び前記第２のｎチャネルＭＯＳトランジスタのゲートに接続された第２の入力と、前記のｐチャネルＭＯＳトランジスタと前記のｎチャネルＭＯＳトランジスタの間のノードに接続された出力と、を有するＳＯＩ構造２入力ＮＡＮＤ素子であって、
前記第１のｐチャネルＭＯＳトランジスタ、前記第２のｐチャネルＭＯＳトランジスタ、前記第１のｎチャネルＭＯＳトランジスタ、及び前記第２のｎチャネルＭＯＳトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルのＭＯＳトランジスタがチャネルが直列に更に接続された二重化構造を有することを特徴とするＳＯＩ構造シングルイベント耐性２入力ＮＡＮＤ素子。
【請求項７】
前記第１のｎチャネルＭＯＳトランジスタと前記第２のｎチャネルＭＯＳトランジスタとの間には二重化構造のための前記チャネルが直列に更に接続された他のｎチャネルＭＯＳトランジスタが接続されていないことを特徴とする請求項６に記載のＳＯＩ構造シングルイベント耐性２入力ＮＡＮＤ素子。
【請求項８】
チャネルが並列に接続された、第１のｐチャネルＭＯＳトランジスタ、第２のｐチャネルＭＯＳトランジスタ、及び第３のｐチャネルＭＯＳトランジスタと、チャネルが直列に接続された、第１のｎチャネルＭＯＳトランジスタ、第２のｎチャネルＭＯＳトランジスタ、及び第３のｎチャネルＭＯＳトランジスタと、が第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって直列にＳＯＩ構造の基板上で接続され、前記第１のｐチャネルＭＯＳトランジスタ及び前記第１のｎチャネルＭＯＳトランジスタのゲートに接続された第１の入力と、前記第２のｐチャネルＭＯＳトランジスタ及び前記第２のｎチャネルＭＯＳトランジスタのゲートに接続された第２の入力と、前記第３のｐチャネルＭＯＳトランジスタ及び前記第３のｎチャネルＭＯＳトランジスタのゲートに接続された第３の入力と、前記のｐチャネルＭＯＳトランジスタと前記のｎチャネルＭＯＳトランジスタの間のノードに接続された出力と、を有するＳＯＩ構造３入力ＮＡＮＤ素子であって、
前記第１のｐチャネルＭＯＳトランジスタ、前記第２のｐチャネルＭＯＳトランジスタ、前記第３のｐチャネルＭＯＳトランジスタ、前記第１のｎチャネルＭＯＳトランジスタ、前記第２のｎチャネルＭＯＳトランジスタ、及び前記第３のｎチャネルＭＯＳトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルのＭＯＳトランジスタがチャネルが直列に更に接続された二重化構造を有することを特徴とするＳＯＩ構造シングルイベント耐性３入力ＮＡＮＤ素子。
【請求項９】
前記第１のｎチャネルＭＯＳトランジスタ、前記第２のｎチャネルＭＯＳトランジスタ、及び前記第３のｎチャネルＭＯＳトランジスタのどのいずれか２つの間にも二重化構造のための前記チャネルが直列に更に接続された他のｎチャネルＭＯＳトランジスタが接続されていないことを特徴とする請求項８に記載のＳＯＩ構造シングルイベント耐性３入力ＮＡＮＤ素子。
【請求項１０】
チャネルが直列に接続された第１のｐチャネルＭＯＳトランジスタ及び第２のｐチャネルＭＯＳトランジスタと、チャネルが並列に接続された第１のｎチャネルＭＯＳトランジスタ及び第２のｎチャネルＭＯＳトランジスタと、が第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって直列にＳＯＩ構造の基板上で接続され、前記第１のｐチャネルＭＯＳトランジスタ及び前記第１のｎチャネルＭＯＳトランジスタのゲートに接続された第１の入力と、前記第２のｐチャネルＭＯＳトランジスタ及び前記第２のｎチャネルＭＯＳトランジスタのゲートに接続された第２の入力と、前記のｐチャネルＭＯＳトランジスタと前記のｎチャネルＭＯＳトランジスタの間のノードに接続された出力と、を有するＳＯＩ構造２入力ＮＯＲ素子であって、
前記第１のｐチャネルＭＯＳトランジスタ、前記第２のｐチャネルＭＯＳトランジスタ、前記第１のｎチャネルＭＯＳトランジスタ、及び前記第２のｎチャネルＭＯＳトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルのＭＯＳトランジスタがチャネルが直列に更に接続された二重化構造を有することを特徴とするＳＯＩ構造シングルイベント耐性２入力ＮＯＲ素子。
【請求項１１】
前記第１のｐチャネルＭＯＳトランジスタと前記第２のｐチャネルＭＯＳトランジスタとの間には二重化構造のための前記チャネルが直列に更に接続された他のｐチャネルＭＯＳトランジスタが接続されていないことを特徴とする請求項１０に記載のＳＯＩ構造シングルイベント耐性２入力ＮＯＲ素子。
【請求項１２】
チャネルが直列に接続された、第１のｐチャネルＭＯＳトランジスタ、第２のｐチャネルＭＯＳトランジスタ、及び第３のｐチャネルＭＯＳトランジスタと、チャネルが並列に接続された、第１のｎチャネルＭＯＳトランジスタ、第２のｎチャネルＭＯＳトランジスタ、及び第３のｎチャネルＭＯＳトランジスタと、が第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって直列にＳＯＩ構造の基板上で接続され、前記第１のｐチャネルＭＯＳトランジスタ及び前記第１のｎチャネルＭＯＳトランジスタのゲートに接続された第１の入力と、前記第２のｐチャネルＭＯＳトランジスタ及び前記第２のｎチャネルＭＯＳトランジスタのゲートに接続された第２の入力と、前記第３のｐチャネルＭＯＳトランジスタ及び前記第３のｎチャネルＭＯＳトランジスタのゲートに接続された第３の入力と、前記のｐチャネルＭＯＳトランジスタと前記のｎチャネルＭＯＳトランジスタの間のノードに接続された出力と、を有するＳＯＩ構造３入力ＮＯＲ素子であって、
前記第１のｐチャネルＭＯＳトランジスタ、前記第２のｐチャネルＭＯＳトランジスタ、前記第３のｐチャネルＭＯＳトランジスタ、前記第１のｎチャネルＭＯＳトランジスタ、前記第２のｎチャネルＭＯＳトランジスタ、及び前記第３のｎチャネルＭＯＳトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルのＭＯＳトランジスタがチャネルが直列に更に接続された二重化構造を有することを特徴とするＳＯＩ構造シングルイベント耐性３入力ＮＯＲ素子。
【請求項１３】
前記第１のｐチャネルＭＯＳトランジスタ、前記第２のｐチャネルＭＯＳトランジスタ、及び前記第３のｐチャネルＭＯＳトランジスタのどのいずれか２つの間にも二重化構造のための前記チャネルが直列に更に接続された他のｐチャネルＭＯＳトランジスタが接続されていないことを特徴とする請求項１２に記載のＳＯＩ構造シングルイベント耐性３入力ＮＯＲ素子。
【請求項１４】
出力が第２のインバータの入力に接続された第１のインバータと、
出力が前記第１のインバータの入力に接続された第２のインバータと、
お互いに相補な論理値の相補クロック信号に基づいたオンオフ制御の下に、入力を前記第１のインバータの入力に反転出力するクロックドインバータと、を有するＳＯＩ構造の基板上で形成されたデータラッチ回路において、
前記第１のインバータ及び前記第２のインバータのうちの少なくともいずれかは、ソース又はドレインのラインに関して直列に、第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって、第１のｐチャネルＭＯＳトランジスタ及び第１のｎチャネルＭＯＳトランジスタがその順番にＳＯＩ構造の基板上で接続された構造を有するインバータであって、前記第１のｐチャネルＭＯＳトランジスタ及び前記第１のｎチャネルＭＯＳトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルの第２のＭＯＳトランジスタが、ソース又はドレインのラインに関して直列に更にそれぞれ接続され、かつ、前記第１のｐチャネルＭＯＳトランジスタと前記第２のｐチャネルＭＯＳトランジスタの間のノードと、前記第１のｎチャネルＭＯＳトランジスタと前記第２のｎチャネルＭＯＳトランジスタの間のノードとが接続された二重化構造を有するであり、
前記第１のインバータ及び前記第２のインバータのうちの少なくともいずれかは、前記相補クロック信号とそれぞれ逆相の逆相相補クロック信号に基づいたオンオフ制御がなされるクロックドインバータであることを特徴とするＳＯＩ構造シングルイベント耐性データラッチ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１１−２４２１６（Ｐ２０１１−２４２１６Ａ）
【公開日】平成２３年２月３日（２０１１．２．３）
【国際特許分類】
【出願番号】特願２０１０−１６１９５９（Ｐ２０１０−１６１９５９）
【出願日】平成２２年７月１６日（２０１０．７．１６）
【分割の表示】特願２００５−５１７７４３（Ｐ２００５−５１７７４３）の分割
【原出願日】平成１７年２月４日（２００５．２．４）
【出願人】（５０３３６１４００）独立行政法人 宇宙航空研究開発機構 (453)
【出願人】（５０４０４６０６１）ＨＩＲＥＣ株式会社 (5)
【Ｆターム（参考）】
【公開日】平成２３年２月３日（２０１１．２．３）
【国際特許分類】
【出願日】平成２２年７月１６日（２０１０．７．１６）
【分割の表示】特願２００５−５１７７４３（Ｐ２００５−５１７７４３）の分割
【原出願日】平成１７年２月４日（２００５．２．４）
【出願人】（５０３３６１４００）独立行政法人 宇宙航空研究開発機構 (453)
【出願人】（５０４０４６０６１）ＨＩＲＥＣ株式会社 (5)
【Ｆターム（参考）】
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