半導体装置およびその製造方法
【課題】適切な高い動作電圧を有するＮ型およびＰ型トランジスタ、ならびに適切な低い動作電圧を有するＮ型およびＰ型トランジスタを備えた半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１は、半導体基板２上に形成されたＨＶＮトランジスタ１０と、ＨＶＰトランジスタ２０と、ＬＶＮトランジスタ３０と、ＬＶＰトランジスタ４０と、抵抗素子５０を有する。ＬＶＮトランジスタ３０は、絶縁体層３１ａ、Ｌａ２Ｏ３層３１ｂおよび高誘電率絶縁体層３１ｃからなるゲート絶縁膜３１と、金属層３２ａおよび半導体層３２ｂからなるゲート電極３２を有する。ＬＶＰトランジスタ４０は、絶縁体層４１ａ、Ａｌ２Ｏ３層４１ｂおよび高誘電率絶縁体層４１ｃからなるゲート絶縁膜４１と、金属層４２ａおよび半導体層４２ｂからなるゲート電極４１を有する。抵抗素子５０は、絶縁体材料からなる第１の層５１と、半導体材料からなる第２の層５２を有する。
【解決手段】本発明の一態様に係る半導体装置１は、半導体基板２上に形成されたＨＶＮトランジスタ１０と、ＨＶＰトランジスタ２０と、ＬＶＮトランジスタ３０と、ＬＶＰトランジスタ４０と、抵抗素子５０を有する。ＬＶＮトランジスタ３０は、絶縁体層３１ａ、Ｌａ２Ｏ３層３１ｂおよび高誘電率絶縁体層３１ｃからなるゲート絶縁膜３１と、金属層３２ａおよび半導体層３２ｂからなるゲート電極３２を有する。ＬＶＰトランジスタ４０は、絶縁体層４１ａ、Ａｌ２Ｏ３層４１ｂおよび高誘電率絶縁体層４１ｃからなるゲート絶縁膜４１と、金属層４２ａおよび半導体層４２ｂからなるゲート電極４１を有する。抵抗素子５０は、絶縁体材料からなる第１の層５１と、半導体材料からなる第２の層５２を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のゲート絶縁膜に高誘電率材料からなる膜を用いて、物理的膜厚を厚くしてゲートリークの発生を抑えつつ、電気的な膜厚を薄くする提案がなされている。この高誘電率材料としては、例えば、ＨｆＯ２等のＨｆ化合物、ＺｒＯ２等のＺｒ化合物が用いられる。
【０００３】
また、Ｎ型ＭＯＳＦＥＴの閾値電圧を下げるためにＨｆＯ２からなる高誘電率ゲート絶縁膜上にＬａ２Ｏ３膜をキャップする技術が知られている（例えば、非特許文献１参照）。また、Ｐ型ＭＯＳＦＥＴの閾値電圧を下げるためにＨｆＳｉＯＮからなる高誘電率ゲート絶縁膜上にＡｌ２Ｏ３膜をキャップする技術が知られている（例えば、非特許文献２参照）。
【０００４】
さらに、Ｎ型ＭＯＳＦＥＴの閾値電圧を下げるためには、チャネル上に形成されるＳｉＯ２あるいはＳｉＯＮからなる界面絶縁層と、ＨｆＯ２やＨｆＳｉＯＮ等のＨｆ化合物からなる高誘電率ゲート絶縁膜との界面にＬａが存在することが要されることが知られている（例えば、非特許文献３参照）。
【非特許文献１】V. Narayanan et al., 2006 Symposium On VLSI Technology Digest of Technical Papers, pp.224
【非特許文献２】関根克行他、2006年秋季応用物理学学術講演会講演予稿集
【非特許文献３】Y. Yamamoto et al., Extended Abstracts of the 2006 International Conference on Solid State Devices and Materials, pp.212
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、適切な高い動作電圧を有するＮ型およびＰ型トランジスタ、ならびに適切な低い動作電圧を有するＮ型およびＰ型トランジスタを備えた半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様は、半導体基板内に素子分離領域を形成し、前記半導体基板上の前記素子分離領域に分離された第１、第２、第３、および第４の領域を形成する工程と、前記第１、第２の領域上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１の半導体膜を形成する工程と、前記第１の半導体膜形成後、前記第４の領域上に第２の絶縁膜を形成し、前記第２の絶縁膜上に酸化アルミニウム膜を形成する工程と、前記第１の半導体膜形成後、前記第３の領域上に第３の絶縁膜を形成し、前記第３の絶縁膜上に酸化ランタン膜を形成する工程と、前記酸化アルミニウム膜および前記酸化ランタン膜上に高誘電率絶縁膜を形成する工程と、前記高誘電率絶縁膜上に金属膜を形成する工程と、前記第１の半導体膜および前記金属膜上に第２の半導体膜を形成する工程と、前記第１の絶縁膜、前記第１の半導体膜、前記第２の絶縁膜、前記酸化アルミニウム膜、前記第３の絶縁膜、前記酸化ランタン膜、前記高誘電率絶縁膜、前記金属膜、および前記第２の半導体膜をパターニングする工程と、を含む半導体装置の製造方法を提供する。
【０００７】
また、本発明の他の態様は、半導体基板内に素子分離領域を形成し、前記半導体基板上の前記素子分離領域に分離された第１、第２、第３、および第４の領域、ならびに前記素子分離領域上の第５の領域を形成する工程と、前記第１、第２、および第５の領域上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１の半導体膜を形成する工程と、前記第１の半導体膜形成後、前記第４の領域上に第２の絶縁膜を形成し、前記第２の絶縁膜上に酸化アルミニウム膜を形成する工程と、前記第１の半導体膜形成後、前記第３の領域上に第３の絶縁膜を形成し、前記第３の絶縁膜上に酸化ランタン膜を形成する工程と、前記酸化アルミニウム膜および前記酸化ランタン膜上に高誘電率絶縁膜を形成する工程と、前記高誘電率絶縁膜上に金属膜を形成する工程と、前記第１の半導体膜および前記金属膜上に第２の半導体膜を形成する工程と、前記第１の絶縁膜、前記第１の半導体膜、前記第２の絶縁膜、前記酸化アルミニウム膜、前記第３の絶縁膜、前記酸化ランタン膜、前記高誘電率絶縁膜、前記金属膜、および前記第２の半導体膜をパターニングする工程と、を含む半導体装置の製造方法を提供する。
【０００８】
また、本発明の他の態様は、半導体基板上に形成され、第１の絶縁体層からなるゲート絶縁膜および第１の半導体層からなるゲート電極を有する第１のＮ型トランジスタと、前記半導体基板上に形成され、前記第１の絶縁体層からなるゲート絶縁膜および前記第１の半導体層からなるゲート電極を有する第１のＰ型トランジスタと、前記半導体基板上に形成され、第２の絶縁体層、前記第２の絶縁体層上の酸化ランタン層、および前記酸化ランタン層上の高誘電率絶縁体層からなるゲート絶縁膜ならびに金属層および前記金属層上の第２の半導体層からなるゲート電極を有し、前記第１のＮ型トランジスタよりも低い動作電圧を有する第２のＮ型トランジスタと、前記半導体基板上に形成され、第３の絶縁体層、前記第３の絶縁体層上の酸化アルミニウム層、および前記酸化アルミニウム層上の前記高誘電率絶縁体層からなるゲート絶縁膜ならびに前記金属層および前記金属層上の前記第２の半導体層からなるゲート電極を有し、前記第１のＰ型トランジスタよりも低い動作電圧を有する第２のＰ型トランジスタと、を有する半導体装置を提供する。
【発明の効果】
【０００９】
本発明によれば、適切な高い動作電圧を有するＮ型およびＰ型トランジスタ、ならびに適切な低い動作電圧を有するＮ型およびＰ型トランジスタを備えた半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置１の断面図である。半導体装置１は、半導体基板２上に、素子分離領域３により電気的に分離された高い動作電圧を有するＮ型トランジスタ１０（以下、ＨＶＮトランジスタ１０）、高い動作電圧を有するＰ型トランジスタ２０（以下、ＨＶＰトランジスタ２０）、低い動作電圧を有するＮ型トランジスタ３０（以下、ＬＶＮトランジスタ３０）、および低い動作電圧を有するＰ型トランジスタ４０（以下、ＬＶＰトランジスタ４０）、ならびに素子分離領域３上に形成された抵抗素子５０を有する。
【００１１】
半導体基板２は、Ｓｉ結晶等のＳｉ系結晶からなる。
【００１２】
素子分離領域３は、例えば、ＳｉＯ２等の絶縁材料からなり、ＳＴＩ（Shallow Trench Isolation）構造を有する。
【００１３】
ＨＶＮトランジスタ１０は、ゲート絶縁膜１１、ゲート電極１２、ゲート側壁１３、およびソース・ドレイン領域１４を有する。ゲート電極１２は、下層１２ａおよび上層１２ｂからなる。
【００１４】
ＨＶＰトランジスタ２０は、ゲート絶縁膜２１、ゲート電極２２、ゲート側壁２３、およびソース・ドレイン領域２４を有する。ゲート電極２２は、下層２２ａおよび上層２２ｂからなる。
【００１５】
ＬＶＮトランジスタ３０は、ゲート絶縁膜３１、ゲート電極３２、ゲート側壁３３、およびソース・ドレイン領域３４を有する。ゲート絶縁膜３１は、絶縁体層３１ａ、絶縁体層３１ａ上のＬａ２Ｏ３層３１ｂ、Ｌａ２Ｏ３層３１ｂ上の高誘電率絶縁体層３１ｃからなる。ゲート電極３２は、金属層３２ａおよび半導体層３２ｂからなる。ＬＶＮトランジスタ３０は、ＨＶＮトランジスタ１０よりも低い動作電圧を有する。
【００１６】
ＬＶＰトランジスタ４０は、ゲート絶縁膜４１、ゲート電極４２、ゲート側壁４３、およびソース・ドレイン領域４４を有する。ゲート絶縁膜４１は、絶縁体層４１ａ、絶縁体層４１ａ上のＡｌ２Ｏ３層４１ｂ、Ａｌ２Ｏ３層４１ｂ上の高誘電率絶縁体層４１ｃからなる。ゲート電極４２は、金属層４２ａおよび半導体層４２ｂからなる。ＬＶＰトランジスタ４０は、ＨＶＰトランジスタ２０よりも低い動作電圧を有する。
【００１７】
抵抗素子５０は、第１の層５１、第１の層５１上の第２の層５２、および側壁５３を有する。第２の層５２は、下層５２ａおよび上層５２ｂからなる。抵抗素子５０は、例えば、中抵抗素子、ｅフューズ（electronic fuse）として働く素子であり、半導体装置１の回路に悪影響を及ぼす大きさの電流が抵抗素子５０に流れた場合に第２の層５２が断線する。そのため、第２の層５２はある程度の大きさの電気抵抗を有する必要があり、金属からなる層を含まない。
【００１８】
ゲート絶縁膜１１、２１、絶縁体層３１ａ、４１ａ、および第１の層５１は、ＳｉＯ２、ＳｉＯＮ等の絶縁材料からなる。また、ゲート絶縁膜１１、２１、および第１の層５１は、同一の膜をパターニングすることにより形成され、同一の材料からなることが好ましい。また、ゲート絶縁膜１１および２１は、同じ膜厚を有しており、絶縁体層３１ａ、４１ａの膜厚は、ゲート絶縁膜１１、２１の膜厚よりも薄く形成されている。
【００１９】
下層１２ａ、２２ａ、５２ａ、上層１２ｂ、２２ｂ、５２ｂ、および半導体層３２ｂ、４２ｂは、Ｓｉ結晶等のＳｉを主成分とする結晶からなる。また、上層１２ｂ、２２ｂ、５２ｂ、および半導体層３２ｂ、４２ｂは、同一の膜をパターニングすることにより形成され、同一の材料からなることが好ましい。
【００２０】
Ｌａ２Ｏ３層３１ｂは、Ｌａ２Ｏ３からなる。Ｌａ２Ｏ３層３１ｂは、高誘電率絶縁体層３１ｃと組み合わせて用いることにより、Ｎ型トランジスタの閾値電圧を低下させる作用を有する。また、Ｌａ２Ｏ３層３１ｂは、絶縁体層３１ａと高誘電率絶縁体層３１ｃの間に形成されており、絶縁体層３１ａの下に形成される場合よりも、ＬＶＮトランジスタ３０の閾値電圧を小さくすることができる。
【００２１】
Ａｌ２Ｏ３層４１ｂは、Ａｌ２Ｏ３からなる。Ａｌ２Ｏ３層４１ｂは、高誘電率絶縁体層４１ｃと組み合わせて用いることにより、Ｐ型トランジスタの閾値電圧を低下させる作用を有する。また、Ａｌ２Ｏ３層４１ｂは、絶縁体層４１ａと高誘電率絶縁体層４１ｃの間に形成されており、絶縁体層４１ａの下に形成される場合よりも、ＬＶＰトランジスタ４０の閾値電圧を小さくすることができる。
【００２２】
高誘電率絶縁体層３１ｃ、４１ｃは、ＨｆＯ２、ＨｆＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＺｒＯ２、ＺｒＯＮ、ＺｒＳｉＯ、ＺｒＳｉＯＮ、ＨｆＺｒＯ、ＨｆＺｒＯＮ、ＨｆＺｒＳｉＯ、ＨｆＺｒＳｉＯＮ等の高誘電率材料からなる。また、高誘電率絶縁体層３１ｃ、４１ｃは、同一の膜をパターニングすることにより形成され、同一の材料からなることが好ましい。高誘電率絶縁体層３１ｃ、４１ｃを用いることにより、ゲート絶縁膜３１、４１の物理的膜厚を厚くしてゲートリークの発生を抑えつつ、電気的な膜厚を薄くすることができる。
【００２３】
金属層３２ａ、４２ａは、ＴｉＮ、ＭｏＮ、ＴａＣ、ＷＮ、ＴｉＡｌＮ等の金属からなる。また、金属層３２ａ、４２ａは、同一の材料からなる。ゲート絶縁膜３１、４１は、ゲート絶縁膜１１、２１よりも電気的な膜厚が薄いが、金属層３２ａ、４２ａを用いることにより、ゲート電極３２、４２の空乏化を防ぐことができる。
【００２４】
ゲート側壁１３、２３、３３、４３、および側壁５３は、ＳｉＮやＳｉＯ２等の絶縁膜、またはこれらの積層体からなる。
【００２５】
ソース・ドレイン領域１４、３４は、Ａｓ、Ｐ等のＮ型不純物を半導体基板２のＨＶＮトランジスタ１０の領域およびＬＶＮトランジスタ３０の領域に注入することにより形成される。また、ソース・ドレイン領域２４、４４は、Ｂ、ＢＦ２等のＰ型不純物を半導体基板２のＨＶＰトランジスタ２０の領域およびＬＶＰトランジスタ４０の領域に注入することにより形成される。
【００２６】
また、ＬＶＰトランジスタ４０は、ＳｉＧｅ結晶層４５上に形成される。これにより、ＬＶＰトランジスタ４０のチャネル領域がＳｉＧｅ結晶層４５内に形成されるため、ＬＶＰトランジスタ４０の閾値電圧をより小さくすることができる。
【００２７】
上記した本発明の第１の実施の形態に係る半導体装置では次のような効果を得ることができる。すなわち、ゲート絶縁膜１１および２１が同じ膜厚を有しているため、ＨＶＮトランジスタ１０およびＨＶＰトランジスタ２０の反転膜厚の広がりを防止することができる。
【００２８】
以下に、本実施の形態に係る半導体装置１の製造方法の一例を示す。
【００２９】
（半導体装置の製造方法）
図２Ａ（ａ）〜（ｄ）、図２Ｂ（ｅ）〜（ｈ）、図２Ｃ（ｉ）〜（ｋ）は、本発明の第１の実施の形態に係る半導体装置１の製造工程を示す断面図である。
【００３０】
まず、図２Ａ（ａ）に示すように、半導体基板２上に素子分離領域３を形成してＨＶＮトランジスタ１０を形成するＨＶＮトランジスタ領域１０Ｒ、ＨＶＰトランジスタ２０を形成するＨＶＰトランジスタ２０Ｒ、ＬＶＮトランジスタ３０を形成するＬＶＮトランジスタ領域３０Ｒ、ＬＶＰトランジスタ４０を形成するＬＶＰトランジスタ領域４０Ｒを分離した後、ＬＶＰトランジスタ領域４０Ｒの半導体基板２の表面にＳｉＧｅ結晶層４５を形成する。なお、ＳｉＧｅ結晶層４５上に厚さ０．５〜３ｎｍのＳｉ結晶膜をエピタキシャル成長させてもよい。
【００３１】
また、本実施の形態においては、ＨＶＰトランジスタ２０ＲとＬＶＮトランジスタ３０との間の素子分離領域３上の領域を抵抗素子５０を形成するための抵抗素子領域５０Ｒとして用いる。
【００３２】
ここで、素子分離領域３は、例えば、次の様な工程により形成される。まず、例えば、フォトリソグラフィ法とＲＩＥ（Reactive Ion Etching）法を用いて半導体基板２に溝を形成する。次に、ＰＶＤ（Physical Vapor Deposition）法およびＣＶＤ（Chemical Vapor Deposition）法により、その溝にＳｉＯ２膜を堆積させた後、これをＣＭＰ（Chemical Mechanical Polishing）法により平坦化して、素子分離領域３に加工する。
【００３３】
また、図示しないが、素子分離領域３を形成した後、イオン注入法により導電型不純物を半導体基板２内に注入し、ＨＶＮトランジスタ領域１０Ｒ、ＨＶＰトランジスタ２０Ｒ、ＬＶＮトランジスタ領域３０Ｒ、およびＬＶＰトランジスタ領域４０Ｒのそれぞれにウェル（図示しない）を形成する。ここで、ウェルを形成するために、ＨＶＮトランジスタ領域１０ＲおよびＬＶＮトランジスタ領域３０ＲにはＰ等のｎ型不純物が注入され、ＨＶＰトランジスタ２０ＲおよびＬＶＰトランジスタ領域４０ＲにはＢ等のｐ型不純物が注入される。ウェル内の導電型不純物は、ＲＴＡ（Rapid Thermal Annealing）等の熱処理により活性化される。
【００３４】
また、ＳｉＧｅ結晶層４５は、例えば、次の様な工程により形成される。まず、ＬＶＰトランジスタ領域４０Ｒの半導体基板２の表面の高さをエッチングにより下げる。その後、高さを下げた半導体基板２の表面を下地としてＳｉＧｅ結晶をエピタキシャル成長させ、ＳｉＧｅ結晶層４５を得る。
【００３５】
次に、図２Ａ（ｂ）に示すように、ＨＶＮトランジスタ領域１０Ｒ、ＨＶＰトランジスタ２０Ｒ、および抵抗素子領域５０Ｒの半導体基板２および素子分離領域３上に絶縁膜６０および半導体膜６１を形成する。
【００３６】
ここで、絶縁膜６０および半導体膜６１は、ＣＶＤ法等により半導体基板２上に成膜された後、ＨＶＮトランジスタ領域１０Ｒ、ＨＶＰトランジスタ２０Ｒ、および抵抗素子領域５０Ｒ以外の領域に形成された部分をフォトリソグラフィ法を用いて選択的に除去することにより形成される。絶縁膜６０は、後の工程においてゲート絶縁膜１１、２１、および第１の層５１に加工される膜である。また、半導体膜６１は、後の工程において下層１２ａ、２２ａ、５２ａに加工される膜である。
【００３７】
また、半導体膜６１は、ピンホールの発生を抑えるために１ｎｍ以上の厚さに形成されることが好ましく、また、加工容易性を確保するために４０ｎｍ以下、特に２０ｎｍ以下の厚さに形成されることが好ましい。また、成膜時の半導体膜６１は、非晶質でも多結晶でもよい。
【００３８】
次に、図２Ａ（ｃ）に示すように、ＬＶＮトランジスタ領域３０ＲおよびＬＶＰトランジスタ領域４０Ｒの半導体基板２上ならびに半導体膜６１上に、絶縁膜６２およびＡｌ２Ｏ３膜６３を形成する。さらに、フォトリソグラフィ法によりＬＶＰトランジスタ領域４０ＲのＡｌ２Ｏ３膜６３上にレジスト７０ａを形成する。
【００３９】
ここで、絶縁膜６２は、ＣＶＤ法や酸化処理等により形成される。Ａｌ２Ｏ３膜６３は、例えば、ＰＶＤ法等によりＡｌ膜を０．２〜１．５ｎｍの厚さに成膜した後、これを大気に曝すことにより形成される。絶縁膜６２は、後の工程において絶縁体層４１ａに加工される膜である。また、Ａｌ２Ｏ３膜６３は、後の工程においてＡｌ２Ｏ３層４１ｂに加工される膜である。
【００４０】
次に、図２Ａ（ｄ）に示すように、レジスト７０ａをマスクとして用いてＡｌ２Ｏ３膜６３および絶縁膜６２をエッチングし、ＬＶＰトランジスタ領域４０Ｒ以外の領域に位置する部分を除去する。Ａｌ２Ｏ３膜６３のエッチングには、例えば、ＮＨ４ＯＨ／Ｈ２Ｏ２混合液等のアルカリ薬液が用いられる。なお、絶縁膜６０上には半導体膜６１が設けられているため、Ａｌ２Ｏ３膜６３をエッチングする際に絶縁膜６０を削るおそれがない。また、ＬＶＮトランジスタ領域３０Ｒの絶縁膜６２は除去されなくてもよい。Ａｌ２Ｏ３膜６３のエッチング後、残ったレジスト７０ａを水素等を用いて灰化し、除去する。
【００４１】
次に、図２Ｂ（ｅ）に示すように、ＬＶＮトランジスタ領域３０Ｒの半導体基板２の表面にＯ３水やＨ２Ｏ３水を用いたウェット処理、酸化雰囲気中での熱処理等による酸化処理を施し、ＳｉＯ２からなる絶縁膜６５を形成する。なお、この工程において、図２Ｂ（ｅ）に示すように、半導体膜６１の表面に絶縁膜６４が形成されてもよい。
【００４２】
ここで、絶縁膜６５は、後の工程において絶縁体層３１ａに加工される膜である。
【００４３】
次に、図２Ｂ（ｆ）に示すように、絶縁膜６４上、絶縁膜６５上、およびＡｌ２Ｏ３膜６３上にＬａ２Ｏ３膜６６を形成する。さらに、フォトリソグラフィ法によりＬＶＮトランジスタ領域３０ＲのＬａ２Ｏ３膜６６上にレジスト７０ｂを形成する。
【００４４】
ここで、Ｌａ２Ｏ３膜６６は、例えば、ＰＶＤ法等によりＬａ膜を０．１〜１．０ｎｍさらに望ましくは０．１〜０．５ｎｍの厚さに成膜した後、これを大気に曝すことにより形成される。Ｌａ２Ｏ３膜６６は、後の工程においてＬａ２Ｏ３層３１ｂに加工される膜である。
【００４５】
次に、図２Ｂ（ｇ）に示すように、レジスト７０ｂをマスクとして用いてＬａ２Ｏ３膜６６をエッチングし、ＬＶＮトランジスタ領域３０Ｒ以外の領域に位置する部分を除去する。Ｌａ２Ｏ３膜６６のエッチングには、例えば、希釈したＨＣｌ水溶液等が用いられる。希釈したＨＣｌ水溶液によりＬａ２Ｏ３膜６６をエッチングする場合は、Ａｌ２Ｏ３膜６３や絶縁膜６４との選択比が十分に確保できるため、これらの厚さがトランジスタの動作に影響を及ぼすほど薄くなるおそれはない。Ｌａ２Ｏ３膜６６のエッチング後、残ったレジスト７０ｂを水素ガス等を用いて灰化し、除去する。
【００４６】
なお、ＬＶＮトランジスタ領域３０ＲのＬａ２Ｏ３膜６６と、ＬＶＰトランジスタ領域４０ＲのＡｌ２Ｏ３膜６３を形成する順序は逆であってもよい。
【００４７】
次に、図２Ｂ（ｈ）に示すように、絶縁膜６４上、Ｌａ２Ｏ３膜６６上、およびＡｌ２Ｏ３膜６３上に、高誘電率絶縁体膜６７および金属膜６８を形成する。さらに、フォトリソグラフィ法によりＬＶＮトランジスタ領域３０ＲおよびＬＶＰトランジスタ領域４０Ｒの金属膜６８上にレジスト７０ｃを形成する。
【００４８】
ここで、高誘電率絶縁体膜６７がＨｆＳｉＯＮからなる場合は、例えば、ＣＶＤ法等によりＨｆＳｉＯ膜を成膜下後、これに窒化処理および熱処理を施すことにより形成される。また、金属膜６８は、ＰＶＤ法等により形成される。高誘電率絶縁体膜６７は、後の工程において高誘電率絶縁体層３１ｃ、４１ｃに加工される膜である。また、金属膜６８は、後の工程において金属層３２ａ、４２ａに加工される膜である。
【００４９】
次に、図２Ｃ（ｉ）に示すように、レジスト７０ｃをマスクとして用いて高誘電率絶縁体膜６７および金属膜６８をエッチングし、ＬＶＮトランジスタ領域３０ＲおよびＬＶＰトランジスタ領域４０Ｒ以外の領域に位置する部分を除去する。また、絶縁膜６４もエッチングにより除去する。高誘電率絶縁体膜６７、金属膜６８、および絶縁膜６４のエッチング後、残ったレジスト７０ｃを水素ガス等を用いて灰化し、除去する。
【００５０】
次に、図２Ｃ（ｊ）に示すように、半導体膜６１上および金属膜６８上に、半導体膜６９を形成する。
【００５１】
ここで、半導体膜６９は、ＣＶＤ法等により形成される。半導体膜６９は、後の工程において上層１２ｂ、２２ｂ、５２ｂ、および半導体層３２ｂ、４２ｂに加工される膜である。
【００５２】
次に、図２Ｃ（ｋ）に示すように、半導体膜６９、半導体膜６１、絶縁膜６０、金属膜６８、高誘電率絶縁体膜６７、Ｌａ２Ｏ３膜６６、Ａｌ２Ｏ３膜６３、絶縁膜６５、および絶縁膜６２をパターニングする。これにより、ＨＶＮトランジスタ領域１０Ｒのゲート絶縁膜１１、下層１２ａおよび上層１２ｂ、ＨＶＰトランジスタ領域２０Ｒのゲート絶縁膜２１、下層２２ａおよび上層２２ｂ、ＬＶＮトランジスタ領域３０Ｒの絶縁体層３１ａ、Ｌａ２Ｏ３層３１ｂ、高誘電率絶縁体層３１ｃ、金属層３２ａ、および半導体層３２ｂ、ＬＶＰトランジスタ領域４０Ｒの絶縁体層４１ａ、Ａｌ２Ｏ３層４１ｂ、高誘電率絶縁体層４１ｃ、金属層４２ａ、および半導体層４２ｂ、ならびに抵抗素子領域５０Ｒの第１の層５１、下層５２ａ、および上層５２ｂを形成する。
【００５３】
その後、イオン注入法等によりソース・ドレイン領域１４、２４、３４、４４を形成し、ＣＶＤ法およびＲＩＥ法等によりゲート側壁１３、２３、３３、４３、および側壁５３を形成して、図１に示す半導体装置１を得る。
【００５４】
なお、ソース・ドレイン領域１４、２４、３４、４４、上層１２ｂ、２２ｂ、および半導体層３２ｂ、４２ｂの上部に金属シリサイド層を形成してもよい。なお、抵抗素子５０の電気抵抗を低下させないために、上層５２ｂの上部には金属シリサイド層を形成しない。
【００５５】
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、メタルゲートとして働く金属層１２ａ、２２ａを用いることにより、ゲート電極１２、２２の空乏化を防ぐことができる。一方、抵抗素子５０は金属からなる層を含まないため、フューズとして働くために必要な程度の大きさの電気抵抗を有する。
【００５６】
また、ＬＶＰトランジスタ領域４０ＲのＡｌ２Ｏ３膜６３をパターニングした後にＬＶＮトランジスタ領域３０Ｒの絶縁膜６５を形成するため、Ａｌ２Ｏ３膜６３をパターニングする際に絶縁膜６５を削るおそれがない。これにより、ゲート絶縁膜３１の絶縁体層３１ａが薄くなることを防止でき、その結果、絶縁体層３１ａと絶縁体層４１ａの膜厚をほぼ等しくすることができる。
【００５７】
また、Ａｌ２Ｏ３膜６３をパターニングする際に、絶縁膜６０上に半導体膜６１が設けられているため、絶縁膜６０が削れて薄くなるおそれがない。これにより、ゲート絶縁膜１１、２１が薄くなることを防止できる。
【００５８】
上記の効果により、ＨＶＮトランジスタ１０、ＨＶＰトランジスタ２０、ＶＮトランジスタ３０、およびＬＶＰトランジスタ４０に適切な閾値電圧を設定し、また、フューズとして働く抵抗素子５０に適切な電気抵抗値を設定することができる。
【００５９】
〔第２の実施の形態〕
本発明の第２の実施の形態は、半導体装置１のＡｌ２Ｏ３膜６３をパターニングする際のマスクとして、レジスト膜７０ａの他にハードマスクを用いる点において、第１の実施の形態と異なる。
【００６０】
Ａｌ２Ｏ３膜６３のエッチングには、例えば、ＮＨ４ＯＨ／Ｈ２Ｏ２混合液等のアルカリ薬液が用いられるが、レジスト膜７０ａのアルカリ薬液に対する耐性があまり高くないために、Ａｌ２Ｏ３膜６３のエッチング中にレジスト膜７０ａが削れて小さくなる（レジスト膜７０ａのパターンエッジが後退する）場合がある。エッチング中にレジスト膜７０ａが小さくなると、Ａｌ２Ｏ３膜６３に形成されるパターンが小さくなり、Ａｌ２Ｏ３層４１ｂを形成するために必要な幅または厚さを確保できなくなるおそれがある。そのため、本実施の形態では、Ａｌ２Ｏ３膜６３をパターニングする際のマスクとして、レジスト膜７０ａの他にハードマスクを用いて、Ａｌ２Ｏ３膜６３を所望の大きさにパターニングする。
【００６１】
なお、その他の第１の実施の形態と同様の点については説明を省略または簡略化する。
【００６２】
（半導体装置の製造）
図３（ａ）〜（ｄ）は、本発明の第２の実施の形態に係る半導体装置１の製造工程を示す断面図である。
【００６３】
まず、図２Ａ（ａ）〜（ｃ）に示したＡｌ２Ｏ３膜６３を形成するまでの工程を第１の実施の形態と同様に行う。
【００６４】
次に、図３（ａ）に示すように、Ａｌ２Ｏ３膜６３上にハードマスク７１を形成し、フォトリソグラフィ法によりＬＶＰトランジスタ領域４０ＲのＡｌ２Ｏ３膜６３上にレジスト７０ａを形成する。
【００６５】
ここで、ハードマスク７１は、Ａｌ２Ｏ３膜６３との選択比が十分に確保できる材料、例えば、ＴｉＮ等の金属からなる。ハードマスク７１は、金属膜６８と同一の材料からなる膜であってもよい。また、ハードマスク７１は、ＰＶＤ法等により形成される。
【００６６】
次に、図３（ｂ）に示すように、レジスト７０ａをマスクとして用いてハードマスク７１をエッチングし、ＬＶＰトランジスタ領域４０Ｒ以外の領域に位置する部分を除去する。
【００６７】
次に、図３（ｃ）に示すように、レジスト７０ａおよびハードマスク７１をマスクとして用いてＡｌ２Ｏ３膜６３をエッチングし、ＬＶＰトランジスタ領域４０Ｒ以外の領域に位置する部分を除去する。
【００６８】
ここで、図３（ｃ）に示すように、Ａｌ２Ｏ３膜６３のエッチング中にレジスト７０ａが削れてなくなってしまう場合でも、ハードマスク７１がエッチングマスクとして働くため、Ａｌ２Ｏ３膜６３を所望の大きさにパターニングすることができる。
【００６９】
次に、図３（ｄ）に示すように、ハードマスク７１をマスクとして用いて絶縁膜６２をエッチングし、ＬＶＰトランジスタ領域４０Ｒ以外の領域に位置する部分を除去した後、ハードマスク７１を除去する。なお、ＬＶＮトランジスタ領域３０Ｒの絶縁膜６２は除去されなくてもよい。
【００７０】
その後、図２Ｂ（ｅ）に示した工程以降の工程を第１の実施の形態と同様に行い、図１に示す半導体装置１を得る。
【００７１】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【図面の簡単な説明】
【００７２】
【図１】本発明の第１の実施の形態に係る半導体装置の断面図。
【図２Ａ】（ａ）〜（ｄ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図２Ｂ】（ｅ）〜（ｈ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図２Ｃ】（ｉ）〜（ｋ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図３】（ａ）〜（ｄ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図。
【符号の説明】
【００７３】
１ 半導体装置、 ２ 半導体基板、 １０ ＨＶＮトランジスタ、 ２０ ＨＶＰトランジスタ、 ３０ ＬＶＮトランジスタ、 ４０ ＬＶＰトランジスタ、 １１、１２、３１、４１ ゲート絶縁膜、 １２、２２、３２、４２ ゲート電極、 ３１ａ、４１ａ 絶縁体層、 ３１ｂ Ｌａ２Ｏ３層、 ４１ｂ Ａｌ２Ｏ３層、 ３１ｃ、４１ｃ 高誘電率絶縁体層、 ３２ａ、４２ａ 金属層、 ３２ｂ、４２ｂ 半導体層、 ５０ 抵抗素子、 ５１ 第１の層、 ５２ 第２の層
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のゲート絶縁膜に高誘電率材料からなる膜を用いて、物理的膜厚を厚くしてゲートリークの発生を抑えつつ、電気的な膜厚を薄くする提案がなされている。この高誘電率材料としては、例えば、ＨｆＯ２等のＨｆ化合物、ＺｒＯ２等のＺｒ化合物が用いられる。
【０００３】
また、Ｎ型ＭＯＳＦＥＴの閾値電圧を下げるためにＨｆＯ２からなる高誘電率ゲート絶縁膜上にＬａ２Ｏ３膜をキャップする技術が知られている（例えば、非特許文献１参照）。また、Ｐ型ＭＯＳＦＥＴの閾値電圧を下げるためにＨｆＳｉＯＮからなる高誘電率ゲート絶縁膜上にＡｌ２Ｏ３膜をキャップする技術が知られている（例えば、非特許文献２参照）。
【０００４】
さらに、Ｎ型ＭＯＳＦＥＴの閾値電圧を下げるためには、チャネル上に形成されるＳｉＯ２あるいはＳｉＯＮからなる界面絶縁層と、ＨｆＯ２やＨｆＳｉＯＮ等のＨｆ化合物からなる高誘電率ゲート絶縁膜との界面にＬａが存在することが要されることが知られている（例えば、非特許文献３参照）。
【非特許文献１】V. Narayanan et al., 2006 Symposium On VLSI Technology Digest of Technical Papers, pp.224
【非特許文献２】関根克行他、2006年秋季応用物理学学術講演会講演予稿集
【非特許文献３】Y. Yamamoto et al., Extended Abstracts of the 2006 International Conference on Solid State Devices and Materials, pp.212
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、適切な高い動作電圧を有するＮ型およびＰ型トランジスタ、ならびに適切な低い動作電圧を有するＮ型およびＰ型トランジスタを備えた半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様は、半導体基板内に素子分離領域を形成し、前記半導体基板上の前記素子分離領域に分離された第１、第２、第３、および第４の領域を形成する工程と、前記第１、第２の領域上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１の半導体膜を形成する工程と、前記第１の半導体膜形成後、前記第４の領域上に第２の絶縁膜を形成し、前記第２の絶縁膜上に酸化アルミニウム膜を形成する工程と、前記第１の半導体膜形成後、前記第３の領域上に第３の絶縁膜を形成し、前記第３の絶縁膜上に酸化ランタン膜を形成する工程と、前記酸化アルミニウム膜および前記酸化ランタン膜上に高誘電率絶縁膜を形成する工程と、前記高誘電率絶縁膜上に金属膜を形成する工程と、前記第１の半導体膜および前記金属膜上に第２の半導体膜を形成する工程と、前記第１の絶縁膜、前記第１の半導体膜、前記第２の絶縁膜、前記酸化アルミニウム膜、前記第３の絶縁膜、前記酸化ランタン膜、前記高誘電率絶縁膜、前記金属膜、および前記第２の半導体膜をパターニングする工程と、を含む半導体装置の製造方法を提供する。
【０００７】
また、本発明の他の態様は、半導体基板内に素子分離領域を形成し、前記半導体基板上の前記素子分離領域に分離された第１、第２、第３、および第４の領域、ならびに前記素子分離領域上の第５の領域を形成する工程と、前記第１、第２、および第５の領域上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１の半導体膜を形成する工程と、前記第１の半導体膜形成後、前記第４の領域上に第２の絶縁膜を形成し、前記第２の絶縁膜上に酸化アルミニウム膜を形成する工程と、前記第１の半導体膜形成後、前記第３の領域上に第３の絶縁膜を形成し、前記第３の絶縁膜上に酸化ランタン膜を形成する工程と、前記酸化アルミニウム膜および前記酸化ランタン膜上に高誘電率絶縁膜を形成する工程と、前記高誘電率絶縁膜上に金属膜を形成する工程と、前記第１の半導体膜および前記金属膜上に第２の半導体膜を形成する工程と、前記第１の絶縁膜、前記第１の半導体膜、前記第２の絶縁膜、前記酸化アルミニウム膜、前記第３の絶縁膜、前記酸化ランタン膜、前記高誘電率絶縁膜、前記金属膜、および前記第２の半導体膜をパターニングする工程と、を含む半導体装置の製造方法を提供する。
【０００８】
また、本発明の他の態様は、半導体基板上に形成され、第１の絶縁体層からなるゲート絶縁膜および第１の半導体層からなるゲート電極を有する第１のＮ型トランジスタと、前記半導体基板上に形成され、前記第１の絶縁体層からなるゲート絶縁膜および前記第１の半導体層からなるゲート電極を有する第１のＰ型トランジスタと、前記半導体基板上に形成され、第２の絶縁体層、前記第２の絶縁体層上の酸化ランタン層、および前記酸化ランタン層上の高誘電率絶縁体層からなるゲート絶縁膜ならびに金属層および前記金属層上の第２の半導体層からなるゲート電極を有し、前記第１のＮ型トランジスタよりも低い動作電圧を有する第２のＮ型トランジスタと、前記半導体基板上に形成され、第３の絶縁体層、前記第３の絶縁体層上の酸化アルミニウム層、および前記酸化アルミニウム層上の前記高誘電率絶縁体層からなるゲート絶縁膜ならびに前記金属層および前記金属層上の前記第２の半導体層からなるゲート電極を有し、前記第１のＰ型トランジスタよりも低い動作電圧を有する第２のＰ型トランジスタと、を有する半導体装置を提供する。
【発明の効果】
【０００９】
本発明によれば、適切な高い動作電圧を有するＮ型およびＰ型トランジスタ、ならびに適切な低い動作電圧を有するＮ型およびＰ型トランジスタを備えた半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置１の断面図である。半導体装置１は、半導体基板２上に、素子分離領域３により電気的に分離された高い動作電圧を有するＮ型トランジスタ１０（以下、ＨＶＮトランジスタ１０）、高い動作電圧を有するＰ型トランジスタ２０（以下、ＨＶＰトランジスタ２０）、低い動作電圧を有するＮ型トランジスタ３０（以下、ＬＶＮトランジスタ３０）、および低い動作電圧を有するＰ型トランジスタ４０（以下、ＬＶＰトランジスタ４０）、ならびに素子分離領域３上に形成された抵抗素子５０を有する。
【００１１】
半導体基板２は、Ｓｉ結晶等のＳｉ系結晶からなる。
【００１２】
素子分離領域３は、例えば、ＳｉＯ２等の絶縁材料からなり、ＳＴＩ（Shallow Trench Isolation）構造を有する。
【００１３】
ＨＶＮトランジスタ１０は、ゲート絶縁膜１１、ゲート電極１２、ゲート側壁１３、およびソース・ドレイン領域１４を有する。ゲート電極１２は、下層１２ａおよび上層１２ｂからなる。
【００１４】
ＨＶＰトランジスタ２０は、ゲート絶縁膜２１、ゲート電極２２、ゲート側壁２３、およびソース・ドレイン領域２４を有する。ゲート電極２２は、下層２２ａおよび上層２２ｂからなる。
【００１５】
ＬＶＮトランジスタ３０は、ゲート絶縁膜３１、ゲート電極３２、ゲート側壁３３、およびソース・ドレイン領域３４を有する。ゲート絶縁膜３１は、絶縁体層３１ａ、絶縁体層３１ａ上のＬａ２Ｏ３層３１ｂ、Ｌａ２Ｏ３層３１ｂ上の高誘電率絶縁体層３１ｃからなる。ゲート電極３２は、金属層３２ａおよび半導体層３２ｂからなる。ＬＶＮトランジスタ３０は、ＨＶＮトランジスタ１０よりも低い動作電圧を有する。
【００１６】
ＬＶＰトランジスタ４０は、ゲート絶縁膜４１、ゲート電極４２、ゲート側壁４３、およびソース・ドレイン領域４４を有する。ゲート絶縁膜４１は、絶縁体層４１ａ、絶縁体層４１ａ上のＡｌ２Ｏ３層４１ｂ、Ａｌ２Ｏ３層４１ｂ上の高誘電率絶縁体層４１ｃからなる。ゲート電極４２は、金属層４２ａおよび半導体層４２ｂからなる。ＬＶＰトランジスタ４０は、ＨＶＰトランジスタ２０よりも低い動作電圧を有する。
【００１７】
抵抗素子５０は、第１の層５１、第１の層５１上の第２の層５２、および側壁５３を有する。第２の層５２は、下層５２ａおよび上層５２ｂからなる。抵抗素子５０は、例えば、中抵抗素子、ｅフューズ（electronic fuse）として働く素子であり、半導体装置１の回路に悪影響を及ぼす大きさの電流が抵抗素子５０に流れた場合に第２の層５２が断線する。そのため、第２の層５２はある程度の大きさの電気抵抗を有する必要があり、金属からなる層を含まない。
【００１８】
ゲート絶縁膜１１、２１、絶縁体層３１ａ、４１ａ、および第１の層５１は、ＳｉＯ２、ＳｉＯＮ等の絶縁材料からなる。また、ゲート絶縁膜１１、２１、および第１の層５１は、同一の膜をパターニングすることにより形成され、同一の材料からなることが好ましい。また、ゲート絶縁膜１１および２１は、同じ膜厚を有しており、絶縁体層３１ａ、４１ａの膜厚は、ゲート絶縁膜１１、２１の膜厚よりも薄く形成されている。
【００１９】
下層１２ａ、２２ａ、５２ａ、上層１２ｂ、２２ｂ、５２ｂ、および半導体層３２ｂ、４２ｂは、Ｓｉ結晶等のＳｉを主成分とする結晶からなる。また、上層１２ｂ、２２ｂ、５２ｂ、および半導体層３２ｂ、４２ｂは、同一の膜をパターニングすることにより形成され、同一の材料からなることが好ましい。
【００２０】
Ｌａ２Ｏ３層３１ｂは、Ｌａ２Ｏ３からなる。Ｌａ２Ｏ３層３１ｂは、高誘電率絶縁体層３１ｃと組み合わせて用いることにより、Ｎ型トランジスタの閾値電圧を低下させる作用を有する。また、Ｌａ２Ｏ３層３１ｂは、絶縁体層３１ａと高誘電率絶縁体層３１ｃの間に形成されており、絶縁体層３１ａの下に形成される場合よりも、ＬＶＮトランジスタ３０の閾値電圧を小さくすることができる。
【００２１】
Ａｌ２Ｏ３層４１ｂは、Ａｌ２Ｏ３からなる。Ａｌ２Ｏ３層４１ｂは、高誘電率絶縁体層４１ｃと組み合わせて用いることにより、Ｐ型トランジスタの閾値電圧を低下させる作用を有する。また、Ａｌ２Ｏ３層４１ｂは、絶縁体層４１ａと高誘電率絶縁体層４１ｃの間に形成されており、絶縁体層４１ａの下に形成される場合よりも、ＬＶＰトランジスタ４０の閾値電圧を小さくすることができる。
【００２２】
高誘電率絶縁体層３１ｃ、４１ｃは、ＨｆＯ２、ＨｆＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＺｒＯ２、ＺｒＯＮ、ＺｒＳｉＯ、ＺｒＳｉＯＮ、ＨｆＺｒＯ、ＨｆＺｒＯＮ、ＨｆＺｒＳｉＯ、ＨｆＺｒＳｉＯＮ等の高誘電率材料からなる。また、高誘電率絶縁体層３１ｃ、４１ｃは、同一の膜をパターニングすることにより形成され、同一の材料からなることが好ましい。高誘電率絶縁体層３１ｃ、４１ｃを用いることにより、ゲート絶縁膜３１、４１の物理的膜厚を厚くしてゲートリークの発生を抑えつつ、電気的な膜厚を薄くすることができる。
【００２３】
金属層３２ａ、４２ａは、ＴｉＮ、ＭｏＮ、ＴａＣ、ＷＮ、ＴｉＡｌＮ等の金属からなる。また、金属層３２ａ、４２ａは、同一の材料からなる。ゲート絶縁膜３１、４１は、ゲート絶縁膜１１、２１よりも電気的な膜厚が薄いが、金属層３２ａ、４２ａを用いることにより、ゲート電極３２、４２の空乏化を防ぐことができる。
【００２４】
ゲート側壁１３、２３、３３、４３、および側壁５３は、ＳｉＮやＳｉＯ２等の絶縁膜、またはこれらの積層体からなる。
【００２５】
ソース・ドレイン領域１４、３４は、Ａｓ、Ｐ等のＮ型不純物を半導体基板２のＨＶＮトランジスタ１０の領域およびＬＶＮトランジスタ３０の領域に注入することにより形成される。また、ソース・ドレイン領域２４、４４は、Ｂ、ＢＦ２等のＰ型不純物を半導体基板２のＨＶＰトランジスタ２０の領域およびＬＶＰトランジスタ４０の領域に注入することにより形成される。
【００２６】
また、ＬＶＰトランジスタ４０は、ＳｉＧｅ結晶層４５上に形成される。これにより、ＬＶＰトランジスタ４０のチャネル領域がＳｉＧｅ結晶層４５内に形成されるため、ＬＶＰトランジスタ４０の閾値電圧をより小さくすることができる。
【００２７】
上記した本発明の第１の実施の形態に係る半導体装置では次のような効果を得ることができる。すなわち、ゲート絶縁膜１１および２１が同じ膜厚を有しているため、ＨＶＮトランジスタ１０およびＨＶＰトランジスタ２０の反転膜厚の広がりを防止することができる。
【００２８】
以下に、本実施の形態に係る半導体装置１の製造方法の一例を示す。
【００２９】
（半導体装置の製造方法）
図２Ａ（ａ）〜（ｄ）、図２Ｂ（ｅ）〜（ｈ）、図２Ｃ（ｉ）〜（ｋ）は、本発明の第１の実施の形態に係る半導体装置１の製造工程を示す断面図である。
【００３０】
まず、図２Ａ（ａ）に示すように、半導体基板２上に素子分離領域３を形成してＨＶＮトランジスタ１０を形成するＨＶＮトランジスタ領域１０Ｒ、ＨＶＰトランジスタ２０を形成するＨＶＰトランジスタ２０Ｒ、ＬＶＮトランジスタ３０を形成するＬＶＮトランジスタ領域３０Ｒ、ＬＶＰトランジスタ４０を形成するＬＶＰトランジスタ領域４０Ｒを分離した後、ＬＶＰトランジスタ領域４０Ｒの半導体基板２の表面にＳｉＧｅ結晶層４５を形成する。なお、ＳｉＧｅ結晶層４５上に厚さ０．５〜３ｎｍのＳｉ結晶膜をエピタキシャル成長させてもよい。
【００３１】
また、本実施の形態においては、ＨＶＰトランジスタ２０ＲとＬＶＮトランジスタ３０との間の素子分離領域３上の領域を抵抗素子５０を形成するための抵抗素子領域５０Ｒとして用いる。
【００３２】
ここで、素子分離領域３は、例えば、次の様な工程により形成される。まず、例えば、フォトリソグラフィ法とＲＩＥ（Reactive Ion Etching）法を用いて半導体基板２に溝を形成する。次に、ＰＶＤ（Physical Vapor Deposition）法およびＣＶＤ（Chemical Vapor Deposition）法により、その溝にＳｉＯ２膜を堆積させた後、これをＣＭＰ（Chemical Mechanical Polishing）法により平坦化して、素子分離領域３に加工する。
【００３３】
また、図示しないが、素子分離領域３を形成した後、イオン注入法により導電型不純物を半導体基板２内に注入し、ＨＶＮトランジスタ領域１０Ｒ、ＨＶＰトランジスタ２０Ｒ、ＬＶＮトランジスタ領域３０Ｒ、およびＬＶＰトランジスタ領域４０Ｒのそれぞれにウェル（図示しない）を形成する。ここで、ウェルを形成するために、ＨＶＮトランジスタ領域１０ＲおよびＬＶＮトランジスタ領域３０ＲにはＰ等のｎ型不純物が注入され、ＨＶＰトランジスタ２０ＲおよびＬＶＰトランジスタ領域４０ＲにはＢ等のｐ型不純物が注入される。ウェル内の導電型不純物は、ＲＴＡ（Rapid Thermal Annealing）等の熱処理により活性化される。
【００３４】
また、ＳｉＧｅ結晶層４５は、例えば、次の様な工程により形成される。まず、ＬＶＰトランジスタ領域４０Ｒの半導体基板２の表面の高さをエッチングにより下げる。その後、高さを下げた半導体基板２の表面を下地としてＳｉＧｅ結晶をエピタキシャル成長させ、ＳｉＧｅ結晶層４５を得る。
【００３５】
次に、図２Ａ（ｂ）に示すように、ＨＶＮトランジスタ領域１０Ｒ、ＨＶＰトランジスタ２０Ｒ、および抵抗素子領域５０Ｒの半導体基板２および素子分離領域３上に絶縁膜６０および半導体膜６１を形成する。
【００３６】
ここで、絶縁膜６０および半導体膜６１は、ＣＶＤ法等により半導体基板２上に成膜された後、ＨＶＮトランジスタ領域１０Ｒ、ＨＶＰトランジスタ２０Ｒ、および抵抗素子領域５０Ｒ以外の領域に形成された部分をフォトリソグラフィ法を用いて選択的に除去することにより形成される。絶縁膜６０は、後の工程においてゲート絶縁膜１１、２１、および第１の層５１に加工される膜である。また、半導体膜６１は、後の工程において下層１２ａ、２２ａ、５２ａに加工される膜である。
【００３７】
また、半導体膜６１は、ピンホールの発生を抑えるために１ｎｍ以上の厚さに形成されることが好ましく、また、加工容易性を確保するために４０ｎｍ以下、特に２０ｎｍ以下の厚さに形成されることが好ましい。また、成膜時の半導体膜６１は、非晶質でも多結晶でもよい。
【００３８】
次に、図２Ａ（ｃ）に示すように、ＬＶＮトランジスタ領域３０ＲおよびＬＶＰトランジスタ領域４０Ｒの半導体基板２上ならびに半導体膜６１上に、絶縁膜６２およびＡｌ２Ｏ３膜６３を形成する。さらに、フォトリソグラフィ法によりＬＶＰトランジスタ領域４０ＲのＡｌ２Ｏ３膜６３上にレジスト７０ａを形成する。
【００３９】
ここで、絶縁膜６２は、ＣＶＤ法や酸化処理等により形成される。Ａｌ２Ｏ３膜６３は、例えば、ＰＶＤ法等によりＡｌ膜を０．２〜１．５ｎｍの厚さに成膜した後、これを大気に曝すことにより形成される。絶縁膜６２は、後の工程において絶縁体層４１ａに加工される膜である。また、Ａｌ２Ｏ３膜６３は、後の工程においてＡｌ２Ｏ３層４１ｂに加工される膜である。
【００４０】
次に、図２Ａ（ｄ）に示すように、レジスト７０ａをマスクとして用いてＡｌ２Ｏ３膜６３および絶縁膜６２をエッチングし、ＬＶＰトランジスタ領域４０Ｒ以外の領域に位置する部分を除去する。Ａｌ２Ｏ３膜６３のエッチングには、例えば、ＮＨ４ＯＨ／Ｈ２Ｏ２混合液等のアルカリ薬液が用いられる。なお、絶縁膜６０上には半導体膜６１が設けられているため、Ａｌ２Ｏ３膜６３をエッチングする際に絶縁膜６０を削るおそれがない。また、ＬＶＮトランジスタ領域３０Ｒの絶縁膜６２は除去されなくてもよい。Ａｌ２Ｏ３膜６３のエッチング後、残ったレジスト７０ａを水素等を用いて灰化し、除去する。
【００４１】
次に、図２Ｂ（ｅ）に示すように、ＬＶＮトランジスタ領域３０Ｒの半導体基板２の表面にＯ３水やＨ２Ｏ３水を用いたウェット処理、酸化雰囲気中での熱処理等による酸化処理を施し、ＳｉＯ２からなる絶縁膜６５を形成する。なお、この工程において、図２Ｂ（ｅ）に示すように、半導体膜６１の表面に絶縁膜６４が形成されてもよい。
【００４２】
ここで、絶縁膜６５は、後の工程において絶縁体層３１ａに加工される膜である。
【００４３】
次に、図２Ｂ（ｆ）に示すように、絶縁膜６４上、絶縁膜６５上、およびＡｌ２Ｏ３膜６３上にＬａ２Ｏ３膜６６を形成する。さらに、フォトリソグラフィ法によりＬＶＮトランジスタ領域３０ＲのＬａ２Ｏ３膜６６上にレジスト７０ｂを形成する。
【００４４】
ここで、Ｌａ２Ｏ３膜６６は、例えば、ＰＶＤ法等によりＬａ膜を０．１〜１．０ｎｍさらに望ましくは０．１〜０．５ｎｍの厚さに成膜した後、これを大気に曝すことにより形成される。Ｌａ２Ｏ３膜６６は、後の工程においてＬａ２Ｏ３層３１ｂに加工される膜である。
【００４５】
次に、図２Ｂ（ｇ）に示すように、レジスト７０ｂをマスクとして用いてＬａ２Ｏ３膜６６をエッチングし、ＬＶＮトランジスタ領域３０Ｒ以外の領域に位置する部分を除去する。Ｌａ２Ｏ３膜６６のエッチングには、例えば、希釈したＨＣｌ水溶液等が用いられる。希釈したＨＣｌ水溶液によりＬａ２Ｏ３膜６６をエッチングする場合は、Ａｌ２Ｏ３膜６３や絶縁膜６４との選択比が十分に確保できるため、これらの厚さがトランジスタの動作に影響を及ぼすほど薄くなるおそれはない。Ｌａ２Ｏ３膜６６のエッチング後、残ったレジスト７０ｂを水素ガス等を用いて灰化し、除去する。
【００４６】
なお、ＬＶＮトランジスタ領域３０ＲのＬａ２Ｏ３膜６６と、ＬＶＰトランジスタ領域４０ＲのＡｌ２Ｏ３膜６３を形成する順序は逆であってもよい。
【００４７】
次に、図２Ｂ（ｈ）に示すように、絶縁膜６４上、Ｌａ２Ｏ３膜６６上、およびＡｌ２Ｏ３膜６３上に、高誘電率絶縁体膜６７および金属膜６８を形成する。さらに、フォトリソグラフィ法によりＬＶＮトランジスタ領域３０ＲおよびＬＶＰトランジスタ領域４０Ｒの金属膜６８上にレジスト７０ｃを形成する。
【００４８】
ここで、高誘電率絶縁体膜６７がＨｆＳｉＯＮからなる場合は、例えば、ＣＶＤ法等によりＨｆＳｉＯ膜を成膜下後、これに窒化処理および熱処理を施すことにより形成される。また、金属膜６８は、ＰＶＤ法等により形成される。高誘電率絶縁体膜６７は、後の工程において高誘電率絶縁体層３１ｃ、４１ｃに加工される膜である。また、金属膜６８は、後の工程において金属層３２ａ、４２ａに加工される膜である。
【００４９】
次に、図２Ｃ（ｉ）に示すように、レジスト７０ｃをマスクとして用いて高誘電率絶縁体膜６７および金属膜６８をエッチングし、ＬＶＮトランジスタ領域３０ＲおよびＬＶＰトランジスタ領域４０Ｒ以外の領域に位置する部分を除去する。また、絶縁膜６４もエッチングにより除去する。高誘電率絶縁体膜６７、金属膜６８、および絶縁膜６４のエッチング後、残ったレジスト７０ｃを水素ガス等を用いて灰化し、除去する。
【００５０】
次に、図２Ｃ（ｊ）に示すように、半導体膜６１上および金属膜６８上に、半導体膜６９を形成する。
【００５１】
ここで、半導体膜６９は、ＣＶＤ法等により形成される。半導体膜６９は、後の工程において上層１２ｂ、２２ｂ、５２ｂ、および半導体層３２ｂ、４２ｂに加工される膜である。
【００５２】
次に、図２Ｃ（ｋ）に示すように、半導体膜６９、半導体膜６１、絶縁膜６０、金属膜６８、高誘電率絶縁体膜６７、Ｌａ２Ｏ３膜６６、Ａｌ２Ｏ３膜６３、絶縁膜６５、および絶縁膜６２をパターニングする。これにより、ＨＶＮトランジスタ領域１０Ｒのゲート絶縁膜１１、下層１２ａおよび上層１２ｂ、ＨＶＰトランジスタ領域２０Ｒのゲート絶縁膜２１、下層２２ａおよび上層２２ｂ、ＬＶＮトランジスタ領域３０Ｒの絶縁体層３１ａ、Ｌａ２Ｏ３層３１ｂ、高誘電率絶縁体層３１ｃ、金属層３２ａ、および半導体層３２ｂ、ＬＶＰトランジスタ領域４０Ｒの絶縁体層４１ａ、Ａｌ２Ｏ３層４１ｂ、高誘電率絶縁体層４１ｃ、金属層４２ａ、および半導体層４２ｂ、ならびに抵抗素子領域５０Ｒの第１の層５１、下層５２ａ、および上層５２ｂを形成する。
【００５３】
その後、イオン注入法等によりソース・ドレイン領域１４、２４、３４、４４を形成し、ＣＶＤ法およびＲＩＥ法等によりゲート側壁１３、２３、３３、４３、および側壁５３を形成して、図１に示す半導体装置１を得る。
【００５４】
なお、ソース・ドレイン領域１４、２４、３４、４４、上層１２ｂ、２２ｂ、および半導体層３２ｂ、４２ｂの上部に金属シリサイド層を形成してもよい。なお、抵抗素子５０の電気抵抗を低下させないために、上層５２ｂの上部には金属シリサイド層を形成しない。
【００５５】
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、メタルゲートとして働く金属層１２ａ、２２ａを用いることにより、ゲート電極１２、２２の空乏化を防ぐことができる。一方、抵抗素子５０は金属からなる層を含まないため、フューズとして働くために必要な程度の大きさの電気抵抗を有する。
【００５６】
また、ＬＶＰトランジスタ領域４０ＲのＡｌ２Ｏ３膜６３をパターニングした後にＬＶＮトランジスタ領域３０Ｒの絶縁膜６５を形成するため、Ａｌ２Ｏ３膜６３をパターニングする際に絶縁膜６５を削るおそれがない。これにより、ゲート絶縁膜３１の絶縁体層３１ａが薄くなることを防止でき、その結果、絶縁体層３１ａと絶縁体層４１ａの膜厚をほぼ等しくすることができる。
【００５７】
また、Ａｌ２Ｏ３膜６３をパターニングする際に、絶縁膜６０上に半導体膜６１が設けられているため、絶縁膜６０が削れて薄くなるおそれがない。これにより、ゲート絶縁膜１１、２１が薄くなることを防止できる。
【００５８】
上記の効果により、ＨＶＮトランジスタ１０、ＨＶＰトランジスタ２０、ＶＮトランジスタ３０、およびＬＶＰトランジスタ４０に適切な閾値電圧を設定し、また、フューズとして働く抵抗素子５０に適切な電気抵抗値を設定することができる。
【００５９】
〔第２の実施の形態〕
本発明の第２の実施の形態は、半導体装置１のＡｌ２Ｏ３膜６３をパターニングする際のマスクとして、レジスト膜７０ａの他にハードマスクを用いる点において、第１の実施の形態と異なる。
【００６０】
Ａｌ２Ｏ３膜６３のエッチングには、例えば、ＮＨ４ＯＨ／Ｈ２Ｏ２混合液等のアルカリ薬液が用いられるが、レジスト膜７０ａのアルカリ薬液に対する耐性があまり高くないために、Ａｌ２Ｏ３膜６３のエッチング中にレジスト膜７０ａが削れて小さくなる（レジスト膜７０ａのパターンエッジが後退する）場合がある。エッチング中にレジスト膜７０ａが小さくなると、Ａｌ２Ｏ３膜６３に形成されるパターンが小さくなり、Ａｌ２Ｏ３層４１ｂを形成するために必要な幅または厚さを確保できなくなるおそれがある。そのため、本実施の形態では、Ａｌ２Ｏ３膜６３をパターニングする際のマスクとして、レジスト膜７０ａの他にハードマスクを用いて、Ａｌ２Ｏ３膜６３を所望の大きさにパターニングする。
【００６１】
なお、その他の第１の実施の形態と同様の点については説明を省略または簡略化する。
【００６２】
（半導体装置の製造）
図３（ａ）〜（ｄ）は、本発明の第２の実施の形態に係る半導体装置１の製造工程を示す断面図である。
【００６３】
まず、図２Ａ（ａ）〜（ｃ）に示したＡｌ２Ｏ３膜６３を形成するまでの工程を第１の実施の形態と同様に行う。
【００６４】
次に、図３（ａ）に示すように、Ａｌ２Ｏ３膜６３上にハードマスク７１を形成し、フォトリソグラフィ法によりＬＶＰトランジスタ領域４０ＲのＡｌ２Ｏ３膜６３上にレジスト７０ａを形成する。
【００６５】
ここで、ハードマスク７１は、Ａｌ２Ｏ３膜６３との選択比が十分に確保できる材料、例えば、ＴｉＮ等の金属からなる。ハードマスク７１は、金属膜６８と同一の材料からなる膜であってもよい。また、ハードマスク７１は、ＰＶＤ法等により形成される。
【００６６】
次に、図３（ｂ）に示すように、レジスト７０ａをマスクとして用いてハードマスク７１をエッチングし、ＬＶＰトランジスタ領域４０Ｒ以外の領域に位置する部分を除去する。
【００６７】
次に、図３（ｃ）に示すように、レジスト７０ａおよびハードマスク７１をマスクとして用いてＡｌ２Ｏ３膜６３をエッチングし、ＬＶＰトランジスタ領域４０Ｒ以外の領域に位置する部分を除去する。
【００６８】
ここで、図３（ｃ）に示すように、Ａｌ２Ｏ３膜６３のエッチング中にレジスト７０ａが削れてなくなってしまう場合でも、ハードマスク７１がエッチングマスクとして働くため、Ａｌ２Ｏ３膜６３を所望の大きさにパターニングすることができる。
【００６９】
次に、図３（ｄ）に示すように、ハードマスク７１をマスクとして用いて絶縁膜６２をエッチングし、ＬＶＰトランジスタ領域４０Ｒ以外の領域に位置する部分を除去した後、ハードマスク７１を除去する。なお、ＬＶＮトランジスタ領域３０Ｒの絶縁膜６２は除去されなくてもよい。
【００７０】
その後、図２Ｂ（ｅ）に示した工程以降の工程を第１の実施の形態と同様に行い、図１に示す半導体装置１を得る。
【００７１】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【図面の簡単な説明】
【００７２】
【図１】本発明の第１の実施の形態に係る半導体装置の断面図。
【図２Ａ】（ａ）〜（ｄ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図２Ｂ】（ｅ）〜（ｈ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図２Ｃ】（ｉ）〜（ｋ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図３】（ａ）〜（ｄ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図。
【符号の説明】
【００７３】
１ 半導体装置、 ２ 半導体基板、 １０ ＨＶＮトランジスタ、 ２０ ＨＶＰトランジスタ、 ３０ ＬＶＮトランジスタ、 ４０ ＬＶＰトランジスタ、 １１、１２、３１、４１ ゲート絶縁膜、 １２、２２、３２、４２ ゲート電極、 ３１ａ、４１ａ 絶縁体層、 ３１ｂ Ｌａ２Ｏ３層、 ４１ｂ Ａｌ２Ｏ３層、 ３１ｃ、４１ｃ 高誘電率絶縁体層、 ３２ａ、４２ａ 金属層、 ３２ｂ、４２ｂ 半導体層、 ５０ 抵抗素子、 ５１ 第１の層、 ５２ 第２の層
【特許請求の範囲】
【請求項１】
半導体基板内に素子分離領域を形成し、前記半導体基板上の前記素子分離領域に分離された第１、第２、第３、および第４の領域を形成する工程と、
前記第１、第２の領域上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第１の半導体膜を形成する工程と、
前記第１の半導体膜形成後、前記第４の領域上に第２の絶縁膜を形成し、前記第２の絶縁膜上に酸化アルミニウム膜を形成する工程と、
前記第１の半導体膜形成後、前記第３の領域上に第３の絶縁膜を形成し、前記第３の絶縁膜上に酸化ランタン膜を形成する工程と、
前記酸化アルミニウム膜および前記酸化ランタン膜上に高誘電率絶縁膜を形成する工程と、
前記高誘電率絶縁膜上に金属膜を形成する工程と、
前記第１の半導体膜および前記金属膜上に第２の半導体膜を形成する工程と、
前記第１の絶縁膜、前記第１の半導体膜、前記第２の絶縁膜、前記酸化アルミニウム膜、前記第３の絶縁膜、前記酸化ランタン膜、前記高誘電率絶縁膜、前記金属膜、および前記第２の半導体膜をパターニングする工程と、
を含む半導体装置の製造方法。
【請求項２】
半導体基板内に素子分離領域を形成し、前記半導体基板上の前記素子分離領域に分離された第１、第２、第３、および第４の領域、ならびに前記素子分離領域上の第５の領域を形成する工程と、
前記第１、第２、および第５の領域上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第１の半導体膜を形成する工程と、
前記第１の半導体膜形成後、前記第４の領域上に第２の絶縁膜を形成し、前記第２の絶縁膜上に酸化アルミニウム膜を形成する工程と、
前記第１の半導体膜形成後、前記第３の領域上に第３の絶縁膜を形成し、前記第３の絶縁膜上に酸化ランタン膜を形成する工程と、
前記酸化アルミニウム膜および前記酸化ランタン膜上に高誘電率絶縁膜を形成する工程と、
前記高誘電率絶縁膜上に金属膜を形成する工程と、
前記第１の半導体膜および前記金属膜上に第２の半導体膜を形成する工程と、
前記第１の絶縁膜、前記第１の半導体膜、前記第２の絶縁膜、前記酸化アルミニウム膜、前記第３の絶縁膜、前記酸化ランタン膜、前記高誘電率絶縁膜、前記金属膜、および前記第２の半導体膜をパターニングする工程と、
を含む半導体装置の製造方法。
【請求項３】
前記第２の絶縁膜および前記第３の絶縁膜の膜厚は、前記第１の絶縁膜の膜厚よりも薄く形成される、
請求項１または２に記載の半導体装置の製造方法。
【請求項４】
半導体基板上に形成され、第１の絶縁体層からなるゲート絶縁膜および第１の半導体層からなるゲート電極を有する第１のＮ型トランジスタと、
前記半導体基板上に形成され、前記第１の絶縁体層からなるゲート絶縁膜および前記第１の半導体層からなるゲート電極を有する第１のＰ型トランジスタと、
前記半導体基板上に形成され、第２の絶縁体層、前記第２の絶縁体層上の酸化ランタン層、および前記酸化ランタン層上の高誘電率絶縁体層からなるゲート絶縁膜ならびに金属層および前記金属層上の第２の半導体層からなるゲート電極を有し、前記第１のＮ型トランジスタよりも低い動作電圧を有する第２のＮ型トランジスタと、
前記半導体基板上に形成され、第３の絶縁体層、前記第３の絶縁体層上の酸化アルミニウム層、および前記酸化アルミニウム層上の前記高誘電率絶縁体層からなるゲート絶縁膜ならびに前記金属層および前記金属層上の前記第２の半導体層からなるゲート電極を有し、前記第１のＰ型トランジスタよりも低い動作電圧を有する第２のＰ型トランジスタと、
を有する半導体装置。
【請求項５】
前記第１の絶縁体層からなる第１の層、前記第１の層上の前記第１の半導体層からなる第２の層を有する抵抗素子と、
をさらに有する請求項４に記載の半導体装置。
【請求項１】
半導体基板内に素子分離領域を形成し、前記半導体基板上の前記素子分離領域に分離された第１、第２、第３、および第４の領域を形成する工程と、
前記第１、第２の領域上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第１の半導体膜を形成する工程と、
前記第１の半導体膜形成後、前記第４の領域上に第２の絶縁膜を形成し、前記第２の絶縁膜上に酸化アルミニウム膜を形成する工程と、
前記第１の半導体膜形成後、前記第３の領域上に第３の絶縁膜を形成し、前記第３の絶縁膜上に酸化ランタン膜を形成する工程と、
前記酸化アルミニウム膜および前記酸化ランタン膜上に高誘電率絶縁膜を形成する工程と、
前記高誘電率絶縁膜上に金属膜を形成する工程と、
前記第１の半導体膜および前記金属膜上に第２の半導体膜を形成する工程と、
前記第１の絶縁膜、前記第１の半導体膜、前記第２の絶縁膜、前記酸化アルミニウム膜、前記第３の絶縁膜、前記酸化ランタン膜、前記高誘電率絶縁膜、前記金属膜、および前記第２の半導体膜をパターニングする工程と、
を含む半導体装置の製造方法。
【請求項２】
半導体基板内に素子分離領域を形成し、前記半導体基板上の前記素子分離領域に分離された第１、第２、第３、および第４の領域、ならびに前記素子分離領域上の第５の領域を形成する工程と、
前記第１、第２、および第５の領域上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第１の半導体膜を形成する工程と、
前記第１の半導体膜形成後、前記第４の領域上に第２の絶縁膜を形成し、前記第２の絶縁膜上に酸化アルミニウム膜を形成する工程と、
前記第１の半導体膜形成後、前記第３の領域上に第３の絶縁膜を形成し、前記第３の絶縁膜上に酸化ランタン膜を形成する工程と、
前記酸化アルミニウム膜および前記酸化ランタン膜上に高誘電率絶縁膜を形成する工程と、
前記高誘電率絶縁膜上に金属膜を形成する工程と、
前記第１の半導体膜および前記金属膜上に第２の半導体膜を形成する工程と、
前記第１の絶縁膜、前記第１の半導体膜、前記第２の絶縁膜、前記酸化アルミニウム膜、前記第３の絶縁膜、前記酸化ランタン膜、前記高誘電率絶縁膜、前記金属膜、および前記第２の半導体膜をパターニングする工程と、
を含む半導体装置の製造方法。
【請求項３】
前記第２の絶縁膜および前記第３の絶縁膜の膜厚は、前記第１の絶縁膜の膜厚よりも薄く形成される、
請求項１または２に記載の半導体装置の製造方法。
【請求項４】
半導体基板上に形成され、第１の絶縁体層からなるゲート絶縁膜および第１の半導体層からなるゲート電極を有する第１のＮ型トランジスタと、
前記半導体基板上に形成され、前記第１の絶縁体層からなるゲート絶縁膜および前記第１の半導体層からなるゲート電極を有する第１のＰ型トランジスタと、
前記半導体基板上に形成され、第２の絶縁体層、前記第２の絶縁体層上の酸化ランタン層、および前記酸化ランタン層上の高誘電率絶縁体層からなるゲート絶縁膜ならびに金属層および前記金属層上の第２の半導体層からなるゲート電極を有し、前記第１のＮ型トランジスタよりも低い動作電圧を有する第２のＮ型トランジスタと、
前記半導体基板上に形成され、第３の絶縁体層、前記第３の絶縁体層上の酸化アルミニウム層、および前記酸化アルミニウム層上の前記高誘電率絶縁体層からなるゲート絶縁膜ならびに前記金属層および前記金属層上の前記第２の半導体層からなるゲート電極を有し、前記第１のＰ型トランジスタよりも低い動作電圧を有する第２のＰ型トランジスタと、
を有する半導体装置。
【請求項５】
前記第１の絶縁体層からなる第１の層、前記第１の層上の前記第１の半導体層からなる第２の層を有する抵抗素子と、
をさらに有する請求項４に記載の半導体装置。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３】
【公開番号】特開２０１０−１３５４２７（Ｐ２０１０−１３５４２７Ａ）
【公開日】平成２２年６月１７日（２０１０．６．１７）
【国際特許分類】
【出願番号】特願２００８−３０７８６５（Ｐ２００８−３０７８６５）
【出願日】平成２０年１２月２日（２００８．１２．２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年６月１７日（２０１０．６．１７）
【国際特許分類】
【出願日】平成２０年１２月２日（２００８．１２．２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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