半導体チップ
【課題】 加工処理を行なうための加工位置を精度よく特定することができる半導体チップを提供する。
【解決手段】 複数の半導体回路素子が形成され、それら半導体回路素子上に層間絶縁膜と配線層とが交互に積層されてなる半導体チップ１０において、この半導体チップ１０を構成する最上層の配線層であるダミーメタル１３に、半導体チップ１０上のＸ座標の位置を表わすＸ座標用コードパターン１３＿１およびＹ座標の位置を表わすＹ座標用コードパターン１３＿２を付加した。
【解決手段】 複数の半導体回路素子が形成され、それら半導体回路素子上に層間絶縁膜と配線層とが交互に積層されてなる半導体チップ１０において、この半導体チップ１０を構成する最上層の配線層であるダミーメタル１３に、半導体チップ１０上のＸ座標の位置を表わすＸ座標用コードパターン１３＿１およびＹ座標の位置を表わすＹ座標用コードパターン１３＿２を付加した。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体回路素子が形成され、それら半導体回路素子上に層間絶縁膜と配線層とが交互に積層されてなる半導体チップに関する。
【背景技術】
【０００２】
従来より、製造された半導体チップの故障解析にあたり、収束イオンビーム（Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａｍ：ＦＩＢ）装置（以下、ＦＩＢ装置と称する）を使用して、半導体チップの故障個所に収束イオンビームを照射し、これにより露出した配線層を断線させたり接続する等の加工処理を行なって故障解析用の回路を実現するということが行なわれている。ここで、加工処理を行なうための加工位置の検出方法として、イメージオーバレイ法とＣＡＤナビゲーション法とが知られている。
【０００３】
イメージオーバレイ法では、ＦＩＢ装置内に搬入した半導体チップの表面に収束イオンビームを照射し、その表面から放出される二次電子を、そのＦＩＢ装置が有する走査型イオン顕微鏡（Ｓｃａｎｎｉｎｇ Ｉｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＳＩＭ）機能により検出して、二次電子からなる画像（ＳＩＭ画像）を取得する。さらに、取得したＳＩＭ画像に、半導体チップのＣＡＤデータからなる画像を重ね合わせることで、加工処理を行なうための加工位置を検出する。
【０００４】
一方、ＣＡＤナビゲーション法では，ＦＩＢ装置のステージ座標と半導体チップのＣＡＤデータとをリンクさせて、ＳＩＭ画像とは別画面にＣＡＤデータ（レイアウト像）を表示させて画像を重ね合わせることで、またＸ，Ｙの座標を入力して、ＳＩＭ画像のその座標（入力座標）へステージ移動させることで加工処理を行なうための加工位置を検出する。
【０００５】
図６は、従来の半導体チップの、イメージオーバレイ法により加工位置を検出するための説明図である。
【０００６】
図６（ａ）には、半導体チップ１００の概略平面図が示されている。この半導体チップ１００内の周辺部分には、複数の接続パッド１０１が形成されている。また、半導体チップ１００の、複数の接続パッド１０１で取り囲まれた領域内には、図６（ａ）の横方向に延びた複数の配線メタル１０２が形成されている。さらに、上記領域内の、配線メタル１０２が形成されていない部分には、ダミーメタル１０３，１０４，１０５が形成されている。これら複数の配線メタル１０２およびダミーメタル１０３，１０４，１０５は、いずれも半導体チップ１００の最上層に形成された配線層である。また、図６（ａ）には、半導体チップ１００のＳＩＭ画像に、同一画面上で重ね合わせられるＣＡＤデータからなる画像であるＣＡＤレイアウト１１０も示されている。
【０００７】
一方、図６（ｂ）には、図６（ａ）に示す配線メタル１０２のＡ―Ａ’断面が示されている。図６（ｂ）に示すように、配線メタル１０２は、層間絶縁膜１０６で覆われている。ここで、層間絶縁膜１０６の、配線メタル１０２が形成されている部分は、盛り上がって形成されている。即ち、図６（ａ）に示す半導体チップ１００のＳＩＭ画像においては、層間絶縁膜１０６の、複数の配線メタル１０２が形成されている複数の部分は、図６（ａ）の横方向について縞状に盛り上がって観察されることとなる。このため、半導体チップ１００のＳＩＭ画像に、ＣＡＤレイアウト１１０を同一画面上で精度よく重ね合わせることができる。従って、加工処理するための加工位置を精度よく特定することができる。
【０００８】
近年、半導体チップの益々の多層配線構造に伴い、交互に積層されてなる層間絶縁膜と配線層からなる段差部での高低差が増大し、その段差部での配線層の被覆率の低下による断線不良やエレクトロマイグレーションなどによる断線の発生が問題になってきている。そこで、配線層を覆う層間絶縁膜を化学的機械的ポリッシング（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法により平坦化し、更にその上に配線層を形成するなどの工程により、多層配線構造の平坦化が行なわれている。
【０００９】
図７は、従来の、多層配線構造の平坦化が行なわれた半導体チップの概略平面図である。
【００１０】
尚、図６に示す半導体チップ１００の構成要素と同じ構成要素には、同一の符号を付し、異なる点について説明する。
【００１１】
この半導体チップ２００は、ＣＭＰ法により層間絶縁膜が平坦化されている。このため、図７（ａ）に示す、半導体チップ２００の周辺部分に形成された複数の接続パッド１０１で取り込まれた、斜線で示す領域部を含む領域は、平坦化されている。即ち、図７（ｂ）に示すように、層間絶縁膜２０６の、配線メタル１０２が形成されている部分は、平坦化されている。このため、半導体チップ２００の上記領域には凹凸形状は存在せず、この半導体チップ２００のＳＩＭ画像に、ＣＡＤレイアウトを精度よく重ね合わせることは困難である。従って、加工処理するための加工位置を精度よく特定することは困難である。
【００１２】
そこで，半導体チップ内の、周辺部分に設けられた接続パッドの凹凸形状をＳＩＭ機能により検出し，この接続パッドを基準にしてＦＩＢ装置のステージを移動することで加工位置を特定するということが行なわれている。しかし、接続パッドを基準に加工位置を特定する場合、ステージの移動に伴うステージ誤差の関係で例えば１０μｍ〜２０μｍ程度の距離が限界であり、従ってこのような距離からかけ離れた距離にある加工位置を精度よく特定することは困難である。
【００１３】
ここで、半導体チップの、多層配線構造の最上層である電源用配線層に、貫通孔による加工位置検出用パターンを設ける技術が提案されている（特許文献１参照）。
【００１４】
また、半導体チップの、多層配線構造の最上部の保護膜上に、加工位置検出用の凹凸によるパターンを設ける技術が提案されている（特許文献２参照）。
【特許文献１】特開平９−２７５４９号公報
【特許文献２】特開平５−９０３７０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかし、上述した特許文献１に提案された技術では、最上層の電源用配線層に、単純な形状の加工位置検出用パターンが配列されているだけなので、加工位置の特定にあたり、例えば端から順番にパターンを数える必要があり、仮に１００個以上のパターンを数える場合、数え間違える恐れがある。従って、加工位置を精度よく特定することは困難である。
【００１６】
また、上述した特許文献２に提案された技術において、加工位置検出用の凹凸パターンが設けられる保護膜は、シリコン窒化膜に代表されるパッシベーション膜等の絶縁膜である。このような絶縁膜は、収束イオンビームでエッチングされてしまう。詳細には、ＦＩＢ装置において、加工位置を検出するために走査型イオン顕微鏡で半導体チップ表面のＳＩＭ画像を観察するにあたり、ＦＩＢ装置から照射される収束イオンビームで、保護膜の、観察している部分がエッチングされてしまう。従って、加工位置を調整している間に加工位置検出用の凹凸パターンが消滅してしまい、加工位置の特定が困難であるという問題がある。
【００１７】
本発明は、上記事情に鑑み、加工処理を行なうための加工位置を精度よく特定することができる半導体チップを提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成する本発明の半導体チップは、複数の半導体回路素子が形成されその半導体回路素子上に層間絶縁膜と配線層とが交互に積層されてなる半導体チップにおいて、
いずれかの配線層に、その配線層を形成しているメタルからなる、当該半導体チップ上の座標位置を表わすコードパターンを有することを特徴とする。
【００１９】
本発明の半導体チップは、当該半導体チップ上の座標位置を表わすコードパターンを有するものである。このため、特許文献１に提案された、電源用配線層に単純な形状の加工位置検出用パターンを配列する技術と比較し、加工位置の特定にあたり、パターンを数え間違えるというようなことはなく、例えば、実施形態で説明するように、半導体チップの、座標位置を表わすコードパターンを有するＳＩＭ画像に、その半導体チップの、上記コードパターンと同じコードパターンを有するＣＡＤデータからなる画像を同一画面上で重ね合わせることで、加工処理を行なうための加工位置を精度よく特定することができる。また、当該半導体チップ上の座標位置を表わすコードパターンは、いずれかの配線層に、その配線層を形成しているメタルからなるものである。このため、特許文献２に提案された、保護膜に設けられた加工位置検出用の凹凸パターンが収束イオンビームで消滅してしまい加工位置の特定が困難である技術と比較し、加工位置を検出するために走査型イオン顕微鏡で半導体チップ表面のＳＩＭ画像を観察するにあたりメタルからなるコードパターンが収束イオンビームで消滅してしまうというようなことはなく、加工位置を精度よく特定することができる。
【００２０】
ここで、上記コードパターンが配線層のうちの最上層の配線層に形成されていることが好ましい。
【００２１】
このようにすると、コードパターンを容易に検出することができる。
【００２２】
また、配線層のうちの最上層の配線層が電源ライン又はグランドラインの配線層であって、上記コードパターンが最上層よりも一段下の配線層に形成されていることも好ましい態様である。
【００２３】
このようにすると、広い面積を有する電源ライン又はグランドラインの一部をエッチングしてコードパターンを検出することができ、従って半導体チップの動作に悪影響を及ぼさないでコードパターンを検出することができる。
【００２４】
さらに、上記コードパターンが、そのコードパターンが形成された配線層と、その配線層よりも一段下の配線層との間を繋ぐビアの配置パターンで形成されていることも好ましい。
【００２５】
このようにすると、コードパターンを簡単に形成することができる。
【００２６】
また、上記コードパターンが、ダミーメタルに付加されていることも好ましい。
【００２７】
このようにすると、半導体チップの動作に悪影響を与えるか否かを考慮する必要もなく、コードパターンを自在に形成することができる。
【発明の効果】
【００２８】
本発明によれば、加工処理を行なうための加工位置を精度よく特定することができる半導体チップを提供することができる。
【発明を実施するための最良の形態】
【００２９】
以下、図面を参照して本発明の実施の形態を説明する。
【００３０】
図１は、本発明の一実施形態の半導体チップの概略平面図である。
【００３１】
図１に示す半導体チップ１０は、複数の半導体回路素子が形成されそれら複数の半導体回路素子上に層間絶縁膜と配線層とが交互に積層されてなる、ＣＭＰ法により平坦化された多層配線構造を有する半導体チップである。この半導体チップ１０内の周辺部分には、複数の接続パッド１１が形成されている。また、半導体チップ１０の、複数の接続パッド１１で取り囲まれた領域内には、図１の横方向に延びた複数の配線メタル１２が形成されている。さらに、上記領域内の、配線メタル１２が形成されていない部分に、ダミーメタル１３，１４，１５が形成されている。これら複数の配線メタル１２およびダミーメタル１３，１４，１５は、いずれも半導体チップ１０の最上層に形成された配線層（トップメタル）である。
【００３２】
ここで、ダミーメタル１３には、半導体チップ１０上のＸ座標の位置を表わすＸ座標用コードパターン１３＿１（本発明にいうコードパターンの一例）およびＹ座標の位置を表わすＹ座標用コードパターン１３＿２（本発明にいうコードパターンの他の一例）が付加されている。
【００３３】
なお、本実施形態では、図１に示す様にチップ上の一箇所にのみ、Ｘ軸用及びＹ軸用のコードパターンが一対で設けられている。しかし、本発明は、これに限定されずチップ上の複数箇所に上記のコードパターンが設けられていてもよい。
【００３４】
以下、Ｘ座標用コードパターン１３＿１，Ｙ座標用コードパターン１３＿２について、図２，図３を参照して説明する。
【００３５】
図２は、Ｘ座標用コードパターンを示す図、図３は、Ｙ座標用コードパターンを示す図である。
【００３６】
図２に示すＸ座標用コードパターン１３＿１は、Ｘ座標コード部１３＿１０と、４つのセグメント１３＿１１，１３＿１２，１３＿１３，１３＿１４から構成されている。また、図３に示すＹ座標用コードパターン１３＿２は、Ｙ座標コード部１３＿２０と、３つのセグメント１３＿２１，１３＿２２，１３＿２３から構成されている。ここで、図２，図３に実線で示す正方形の図形は、図１に示すダミーメタル１３と、そのダミーメタル１３の一段下の配線層との間を繋ぐビアを表わしている。また、図２，図３に点線で示す正方形の図形は、ダミーメタル１３と、そのダミーメタル１３の一段下の配線層との間を繋ぐビアを形成することができるスペースを表わしている。
【００３７】
先ず、図２に示す４つのセグメント１３＿１１，１３＿１２，１３＿１３，１３＿１４、および図３に示す３つのセグメント１３＿２１，１３＿２２，１３＿２３について、図４を参照して説明する。
【００３８】
図４は、セグメントの概念を説明するための図である。
【００３９】
図４に示すセグメントは、カルラコードで意味付けされるセグメントである。このセグメントには、中心に１個のビアが形成されている。また、このビアの周囲に、４個のビアを形成することのできる４個のスペースが確保されている。詳細には、中心のビアに対して、斜め左上のスペース，斜め左下のスペース，斜め右下のスペース，斜め右上のスペースの合計４個のスペースが確保されている。ここで、４個のスペースに形成される４個のビアに、１，２，４，８の意味付け（重み付け）を行なう。また、中心に形成された１個のビアと周囲に形成されるビアとを合わせて（最大で５個のビア）、１つのセグメントとする。中心に１個のビアを形成する意味は、周辺のビアだけだと相対的な位置関係が分からないことと、周辺にビアが無く中心にのみビアが有る場合は０と表現することができるためである。従って、中心の１個のビアと周囲の４個のビアとの組み合わせにより、０から１５までの１６進数の表記のコードを表わすことが可能となる。この１６進数の表記のコードを１０進数の表記に換算して、その数値をμｍ単位と考えると距離（座標）として表現することができる。
【００４０】
この場合、セグメント４個で６５，５３５（１６４）μｍまで表現することができるため、通常の半導体チップでは４セグメント有れば十分である。
【００４１】
図５は、図４に示すセグメントの構成とは異なるセグメントの構成を示す図である。
【００４２】
図５に示すセグメントは、図４に示すセグメントと比較し、中心のビアに対して、左側のスペース，下側のスペース，右側のスペース，上側のスペースの合計４個のスペースが確保される。これら４個のスペースに形成される４個のビアに、１，２，４，８の意味付けを行なって、６５，５３５μｍまでの距離（座標）を表現してもよい。尚、本実施形態では、図４に示すセグメントは図２に示すＸ座標用コードパターン１３＿１に適用され、図５に示すセグメントは図３に示すＹ座標用コードパターン１３＿２に適用される。以下、図２，図３に戻って説明を続ける。
【００４３】
図２に示すＸ座標用コードパターン１３＿１には、図２の左側にＸ座標コード部１３＿１０（５個×４個のビアの塊）が形成されている。このＸ座標コード部１３＿１０は、矢印で示す横方向にビアが５個並んでいる。この横方向にビアが５個並んでいる向きをＸ方向とする。また、この５個のビアを１つのユニットとすると４ユニット、即ち４セグメントが存在する。従って、この図２では、Ｘ座標を表わす４つのセグメント１３＿１１，１３＿１２，１３＿１３，１３＿１４が存在する。
【００４４】
同様に、図３に示すＹ座標用コードパターン１３＿２には、図３の左側にＹ座標コード部１３＿２０（５個×３個のビアの塊）が形成されている。このＹ座標コード部１３＿２０は、矢印で示す縦方向にビアが５個並んでいる。この縦方向にビアが５個並んでいる向きをＹ方向とする。また、この５個のビアを１つのユニットとすると３ユニット、即ち３セグメントが存在する。従って、この図３では、Ｙ座標を表わす３つのセグメント１３＿２１，１３＿２２，１３＿２３が存在する。
【００４５】
ここで、図２に示すＸ座標用コードパターン１３＿１と、図３に示すＹ座標用コードパターン１３＿２とを組み合わせることにより、基準点から横方向（Ｘ方向）に何μｍ、縦方向（Ｙ方向）に何μｍというように位置情報をダミーメタル１３に表示することができる。具体的には、図２に示すＸ座標用コードパターン１３＿１は、Ｘ座標を表わし、このＸ座標は、
１６３×８（セグメント１３＿１１）＋１６２×９（セグメント１３＿１２）＋１６×１４（セグメント１３＿１３）＋１０（セグメント１３＿１４）
＝４，０９６×８＋２５６×９＋１６×１４＋１０
＝３５，３０６
である。
【００４６】
同様にして、図３に示すＹ座標用コードパターン１３＿２は、Ｙ座標を表わし、このＹ座標は、
１６２×１２（セグメント１３＿２１）＋１６×１（セグメント１３＿２２）＋１５（セグメント１３＿２３）
＝２５６×１２＋１６×１＋１５
＝３，１０３
である。
【００４７】
尚、ここでいうＸ座標，Ｙ座標は、基準点を元にして、図２に示すＸ座標コード部１３＿１０（５個×４個のビアの塊）の中心座標，図３に示すＹ座標コード部１３＿２０（５個×３個のビアの塊）の中心座標を表現している。
【００４８】
本実施形態の半導体チップ１０は、この半導体チップ１０を構成するダミーメタル１３に、半導体チップ１０上のＸ座標の位置を表わすＸ座標用コードパターン１３＿１およびＹ座標の位置を表わすＹ座標用コードパターン１３＿２が付加されている。このため、特許文献１に提案された、電源用配線層に単純な形状の加工位置検出用パターンを配列する技術と比較し、加工位置の特定にあたり、パターンを数え間違えるというようなことはなく、半導体チップ１０の、上記Ｘ座標用コードパターン１３＿１およびＹ座標用コードパターン１３＿２を有するＳＩＭ画像に、その半導体チップ１０の、上記Ｘ座標用コードパターン１３＿１およびＹ座標用コードパターン１３＿２と同じコードパターンを有するＣＡＤデータからなる画像を同一画面上で重ね合わせることで、加工処理を行なうための加工位置を精度よく特定することができる。また、これらＸ座標用コードパターン１３＿１，Ｙ座標用コードパターン１３＿２は、ダミーメタル１３に形成されたビアからなるものである。このため、特許文献２に提案された、保護膜に設けられた加工位置検出用の凹凸パターンが収束イオンビームで消滅してしまい加工位置の特定が困難である技術と比較し、加工位置を検出するために走査型イオン顕微鏡で半導体チップ１０の表面のＳＩＭ画像を観察するにあたりダミーメタル１３に形成されたビアからなるＸ座標用コードパターン１３＿１，Ｙ座標用コードパターン１３＿２が収束イオンビームで消滅してしまうというようなことはなく、加工位置を精度よく特定することができる。
【００４９】
また、Ｘ座標用コードパターン１３＿１，Ｙ座標用コードパターン１３＿２は配線層のうちの最上層の配線層であるダミーメタル１３に形成されている。このため、ダミーメタル１３の上層の絶縁膜を除去するだけで、Ｘ座標用コードパターン１３＿１，Ｙ座標用コードパターン１３＿２を簡単に観測することができる。従って、これらＸ座標用コードパターン１３＿１，Ｙ座標用コードパターン１３＿２から位置情報を読み取ることができ、さらにこれらＸ座標用コードパターン１３＿１，Ｙ座標用コードパターン１３＿２のＳＩＭ画像にイメージオーバーレイを行なうことにより正確な加工位置の特定が可能となる。
【図面の簡単な説明】
【００５０】
【図１】本発明の一実施形態の半導体チップの概略平面図である。
【図２】Ｘ座標用コードパターンを示す図である。
【図３】Ｙ座標用コードパターンを示す図である。
【図４】セグメントの概念を説明するための図である。
【図５】図４に示すセグメントの構成とは異なるセグメントの構成を示す図である。
【図６】従来の半導体チップの、イメージオーバレイ法により加工位置を検出するための説明図である。
【図７】従来の、多層配線構造の平坦化が行なわれた半導体チップの概略平面図である。
【符号の説明】
【００５１】
１０ 半導体チップ
１１ 接続パッド
１２ 配線メタル
１３，１４，１５ ダミーメタル
１３＿１ Ｘ座標用コードパターン
１３＿２ Ｙ座標用コードパターン
１３＿１０ Ｘ座標コード部
１３＿１１，１３＿１２，１３＿１３，１３＿１４，１３＿２１，１３＿２２，１３＿２３ セグメント
１３＿２０ Ｙ座標コード部
【技術分野】
【０００１】
本発明は、複数の半導体回路素子が形成され、それら半導体回路素子上に層間絶縁膜と配線層とが交互に積層されてなる半導体チップに関する。
【背景技術】
【０００２】
従来より、製造された半導体チップの故障解析にあたり、収束イオンビーム（Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａｍ：ＦＩＢ）装置（以下、ＦＩＢ装置と称する）を使用して、半導体チップの故障個所に収束イオンビームを照射し、これにより露出した配線層を断線させたり接続する等の加工処理を行なって故障解析用の回路を実現するということが行なわれている。ここで、加工処理を行なうための加工位置の検出方法として、イメージオーバレイ法とＣＡＤナビゲーション法とが知られている。
【０００３】
イメージオーバレイ法では、ＦＩＢ装置内に搬入した半導体チップの表面に収束イオンビームを照射し、その表面から放出される二次電子を、そのＦＩＢ装置が有する走査型イオン顕微鏡（Ｓｃａｎｎｉｎｇ Ｉｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＳＩＭ）機能により検出して、二次電子からなる画像（ＳＩＭ画像）を取得する。さらに、取得したＳＩＭ画像に、半導体チップのＣＡＤデータからなる画像を重ね合わせることで、加工処理を行なうための加工位置を検出する。
【０００４】
一方、ＣＡＤナビゲーション法では，ＦＩＢ装置のステージ座標と半導体チップのＣＡＤデータとをリンクさせて、ＳＩＭ画像とは別画面にＣＡＤデータ（レイアウト像）を表示させて画像を重ね合わせることで、またＸ，Ｙの座標を入力して、ＳＩＭ画像のその座標（入力座標）へステージ移動させることで加工処理を行なうための加工位置を検出する。
【０００５】
図６は、従来の半導体チップの、イメージオーバレイ法により加工位置を検出するための説明図である。
【０００６】
図６（ａ）には、半導体チップ１００の概略平面図が示されている。この半導体チップ１００内の周辺部分には、複数の接続パッド１０１が形成されている。また、半導体チップ１００の、複数の接続パッド１０１で取り囲まれた領域内には、図６（ａ）の横方向に延びた複数の配線メタル１０２が形成されている。さらに、上記領域内の、配線メタル１０２が形成されていない部分には、ダミーメタル１０３，１０４，１０５が形成されている。これら複数の配線メタル１０２およびダミーメタル１０３，１０４，１０５は、いずれも半導体チップ１００の最上層に形成された配線層である。また、図６（ａ）には、半導体チップ１００のＳＩＭ画像に、同一画面上で重ね合わせられるＣＡＤデータからなる画像であるＣＡＤレイアウト１１０も示されている。
【０００７】
一方、図６（ｂ）には、図６（ａ）に示す配線メタル１０２のＡ―Ａ’断面が示されている。図６（ｂ）に示すように、配線メタル１０２は、層間絶縁膜１０６で覆われている。ここで、層間絶縁膜１０６の、配線メタル１０２が形成されている部分は、盛り上がって形成されている。即ち、図６（ａ）に示す半導体チップ１００のＳＩＭ画像においては、層間絶縁膜１０６の、複数の配線メタル１０２が形成されている複数の部分は、図６（ａ）の横方向について縞状に盛り上がって観察されることとなる。このため、半導体チップ１００のＳＩＭ画像に、ＣＡＤレイアウト１１０を同一画面上で精度よく重ね合わせることができる。従って、加工処理するための加工位置を精度よく特定することができる。
【０００８】
近年、半導体チップの益々の多層配線構造に伴い、交互に積層されてなる層間絶縁膜と配線層からなる段差部での高低差が増大し、その段差部での配線層の被覆率の低下による断線不良やエレクトロマイグレーションなどによる断線の発生が問題になってきている。そこで、配線層を覆う層間絶縁膜を化学的機械的ポリッシング（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法により平坦化し、更にその上に配線層を形成するなどの工程により、多層配線構造の平坦化が行なわれている。
【０００９】
図７は、従来の、多層配線構造の平坦化が行なわれた半導体チップの概略平面図である。
【００１０】
尚、図６に示す半導体チップ１００の構成要素と同じ構成要素には、同一の符号を付し、異なる点について説明する。
【００１１】
この半導体チップ２００は、ＣＭＰ法により層間絶縁膜が平坦化されている。このため、図７（ａ）に示す、半導体チップ２００の周辺部分に形成された複数の接続パッド１０１で取り込まれた、斜線で示す領域部を含む領域は、平坦化されている。即ち、図７（ｂ）に示すように、層間絶縁膜２０６の、配線メタル１０２が形成されている部分は、平坦化されている。このため、半導体チップ２００の上記領域には凹凸形状は存在せず、この半導体チップ２００のＳＩＭ画像に、ＣＡＤレイアウトを精度よく重ね合わせることは困難である。従って、加工処理するための加工位置を精度よく特定することは困難である。
【００１２】
そこで，半導体チップ内の、周辺部分に設けられた接続パッドの凹凸形状をＳＩＭ機能により検出し，この接続パッドを基準にしてＦＩＢ装置のステージを移動することで加工位置を特定するということが行なわれている。しかし、接続パッドを基準に加工位置を特定する場合、ステージの移動に伴うステージ誤差の関係で例えば１０μｍ〜２０μｍ程度の距離が限界であり、従ってこのような距離からかけ離れた距離にある加工位置を精度よく特定することは困難である。
【００１３】
ここで、半導体チップの、多層配線構造の最上層である電源用配線層に、貫通孔による加工位置検出用パターンを設ける技術が提案されている（特許文献１参照）。
【００１４】
また、半導体チップの、多層配線構造の最上部の保護膜上に、加工位置検出用の凹凸によるパターンを設ける技術が提案されている（特許文献２参照）。
【特許文献１】特開平９−２７５４９号公報
【特許文献２】特開平５−９０３７０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかし、上述した特許文献１に提案された技術では、最上層の電源用配線層に、単純な形状の加工位置検出用パターンが配列されているだけなので、加工位置の特定にあたり、例えば端から順番にパターンを数える必要があり、仮に１００個以上のパターンを数える場合、数え間違える恐れがある。従って、加工位置を精度よく特定することは困難である。
【００１６】
また、上述した特許文献２に提案された技術において、加工位置検出用の凹凸パターンが設けられる保護膜は、シリコン窒化膜に代表されるパッシベーション膜等の絶縁膜である。このような絶縁膜は、収束イオンビームでエッチングされてしまう。詳細には、ＦＩＢ装置において、加工位置を検出するために走査型イオン顕微鏡で半導体チップ表面のＳＩＭ画像を観察するにあたり、ＦＩＢ装置から照射される収束イオンビームで、保護膜の、観察している部分がエッチングされてしまう。従って、加工位置を調整している間に加工位置検出用の凹凸パターンが消滅してしまい、加工位置の特定が困難であるという問題がある。
【００１７】
本発明は、上記事情に鑑み、加工処理を行なうための加工位置を精度よく特定することができる半導体チップを提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成する本発明の半導体チップは、複数の半導体回路素子が形成されその半導体回路素子上に層間絶縁膜と配線層とが交互に積層されてなる半導体チップにおいて、
いずれかの配線層に、その配線層を形成しているメタルからなる、当該半導体チップ上の座標位置を表わすコードパターンを有することを特徴とする。
【００１９】
本発明の半導体チップは、当該半導体チップ上の座標位置を表わすコードパターンを有するものである。このため、特許文献１に提案された、電源用配線層に単純な形状の加工位置検出用パターンを配列する技術と比較し、加工位置の特定にあたり、パターンを数え間違えるというようなことはなく、例えば、実施形態で説明するように、半導体チップの、座標位置を表わすコードパターンを有するＳＩＭ画像に、その半導体チップの、上記コードパターンと同じコードパターンを有するＣＡＤデータからなる画像を同一画面上で重ね合わせることで、加工処理を行なうための加工位置を精度よく特定することができる。また、当該半導体チップ上の座標位置を表わすコードパターンは、いずれかの配線層に、その配線層を形成しているメタルからなるものである。このため、特許文献２に提案された、保護膜に設けられた加工位置検出用の凹凸パターンが収束イオンビームで消滅してしまい加工位置の特定が困難である技術と比較し、加工位置を検出するために走査型イオン顕微鏡で半導体チップ表面のＳＩＭ画像を観察するにあたりメタルからなるコードパターンが収束イオンビームで消滅してしまうというようなことはなく、加工位置を精度よく特定することができる。
【００２０】
ここで、上記コードパターンが配線層のうちの最上層の配線層に形成されていることが好ましい。
【００２１】
このようにすると、コードパターンを容易に検出することができる。
【００２２】
また、配線層のうちの最上層の配線層が電源ライン又はグランドラインの配線層であって、上記コードパターンが最上層よりも一段下の配線層に形成されていることも好ましい態様である。
【００２３】
このようにすると、広い面積を有する電源ライン又はグランドラインの一部をエッチングしてコードパターンを検出することができ、従って半導体チップの動作に悪影響を及ぼさないでコードパターンを検出することができる。
【００２４】
さらに、上記コードパターンが、そのコードパターンが形成された配線層と、その配線層よりも一段下の配線層との間を繋ぐビアの配置パターンで形成されていることも好ましい。
【００２５】
このようにすると、コードパターンを簡単に形成することができる。
【００２６】
また、上記コードパターンが、ダミーメタルに付加されていることも好ましい。
【００２７】
このようにすると、半導体チップの動作に悪影響を与えるか否かを考慮する必要もなく、コードパターンを自在に形成することができる。
【発明の効果】
【００２８】
本発明によれば、加工処理を行なうための加工位置を精度よく特定することができる半導体チップを提供することができる。
【発明を実施するための最良の形態】
【００２９】
以下、図面を参照して本発明の実施の形態を説明する。
【００３０】
図１は、本発明の一実施形態の半導体チップの概略平面図である。
【００３１】
図１に示す半導体チップ１０は、複数の半導体回路素子が形成されそれら複数の半導体回路素子上に層間絶縁膜と配線層とが交互に積層されてなる、ＣＭＰ法により平坦化された多層配線構造を有する半導体チップである。この半導体チップ１０内の周辺部分には、複数の接続パッド１１が形成されている。また、半導体チップ１０の、複数の接続パッド１１で取り囲まれた領域内には、図１の横方向に延びた複数の配線メタル１２が形成されている。さらに、上記領域内の、配線メタル１２が形成されていない部分に、ダミーメタル１３，１４，１５が形成されている。これら複数の配線メタル１２およびダミーメタル１３，１４，１５は、いずれも半導体チップ１０の最上層に形成された配線層（トップメタル）である。
【００３２】
ここで、ダミーメタル１３には、半導体チップ１０上のＸ座標の位置を表わすＸ座標用コードパターン１３＿１（本発明にいうコードパターンの一例）およびＹ座標の位置を表わすＹ座標用コードパターン１３＿２（本発明にいうコードパターンの他の一例）が付加されている。
【００３３】
なお、本実施形態では、図１に示す様にチップ上の一箇所にのみ、Ｘ軸用及びＹ軸用のコードパターンが一対で設けられている。しかし、本発明は、これに限定されずチップ上の複数箇所に上記のコードパターンが設けられていてもよい。
【００３４】
以下、Ｘ座標用コードパターン１３＿１，Ｙ座標用コードパターン１３＿２について、図２，図３を参照して説明する。
【００３５】
図２は、Ｘ座標用コードパターンを示す図、図３は、Ｙ座標用コードパターンを示す図である。
【００３６】
図２に示すＸ座標用コードパターン１３＿１は、Ｘ座標コード部１３＿１０と、４つのセグメント１３＿１１，１３＿１２，１３＿１３，１３＿１４から構成されている。また、図３に示すＹ座標用コードパターン１３＿２は、Ｙ座標コード部１３＿２０と、３つのセグメント１３＿２１，１３＿２２，１３＿２３から構成されている。ここで、図２，図３に実線で示す正方形の図形は、図１に示すダミーメタル１３と、そのダミーメタル１３の一段下の配線層との間を繋ぐビアを表わしている。また、図２，図３に点線で示す正方形の図形は、ダミーメタル１３と、そのダミーメタル１３の一段下の配線層との間を繋ぐビアを形成することができるスペースを表わしている。
【００３７】
先ず、図２に示す４つのセグメント１３＿１１，１３＿１２，１３＿１３，１３＿１４、および図３に示す３つのセグメント１３＿２１，１３＿２２，１３＿２３について、図４を参照して説明する。
【００３８】
図４は、セグメントの概念を説明するための図である。
【００３９】
図４に示すセグメントは、カルラコードで意味付けされるセグメントである。このセグメントには、中心に１個のビアが形成されている。また、このビアの周囲に、４個のビアを形成することのできる４個のスペースが確保されている。詳細には、中心のビアに対して、斜め左上のスペース，斜め左下のスペース，斜め右下のスペース，斜め右上のスペースの合計４個のスペースが確保されている。ここで、４個のスペースに形成される４個のビアに、１，２，４，８の意味付け（重み付け）を行なう。また、中心に形成された１個のビアと周囲に形成されるビアとを合わせて（最大で５個のビア）、１つのセグメントとする。中心に１個のビアを形成する意味は、周辺のビアだけだと相対的な位置関係が分からないことと、周辺にビアが無く中心にのみビアが有る場合は０と表現することができるためである。従って、中心の１個のビアと周囲の４個のビアとの組み合わせにより、０から１５までの１６進数の表記のコードを表わすことが可能となる。この１６進数の表記のコードを１０進数の表記に換算して、その数値をμｍ単位と考えると距離（座標）として表現することができる。
【００４０】
この場合、セグメント４個で６５，５３５（１６４）μｍまで表現することができるため、通常の半導体チップでは４セグメント有れば十分である。
【００４１】
図５は、図４に示すセグメントの構成とは異なるセグメントの構成を示す図である。
【００４２】
図５に示すセグメントは、図４に示すセグメントと比較し、中心のビアに対して、左側のスペース，下側のスペース，右側のスペース，上側のスペースの合計４個のスペースが確保される。これら４個のスペースに形成される４個のビアに、１，２，４，８の意味付けを行なって、６５，５３５μｍまでの距離（座標）を表現してもよい。尚、本実施形態では、図４に示すセグメントは図２に示すＸ座標用コードパターン１３＿１に適用され、図５に示すセグメントは図３に示すＹ座標用コードパターン１３＿２に適用される。以下、図２，図３に戻って説明を続ける。
【００４３】
図２に示すＸ座標用コードパターン１３＿１には、図２の左側にＸ座標コード部１３＿１０（５個×４個のビアの塊）が形成されている。このＸ座標コード部１３＿１０は、矢印で示す横方向にビアが５個並んでいる。この横方向にビアが５個並んでいる向きをＸ方向とする。また、この５個のビアを１つのユニットとすると４ユニット、即ち４セグメントが存在する。従って、この図２では、Ｘ座標を表わす４つのセグメント１３＿１１，１３＿１２，１３＿１３，１３＿１４が存在する。
【００４４】
同様に、図３に示すＹ座標用コードパターン１３＿２には、図３の左側にＹ座標コード部１３＿２０（５個×３個のビアの塊）が形成されている。このＹ座標コード部１３＿２０は、矢印で示す縦方向にビアが５個並んでいる。この縦方向にビアが５個並んでいる向きをＹ方向とする。また、この５個のビアを１つのユニットとすると３ユニット、即ち３セグメントが存在する。従って、この図３では、Ｙ座標を表わす３つのセグメント１３＿２１，１３＿２２，１３＿２３が存在する。
【００４５】
ここで、図２に示すＸ座標用コードパターン１３＿１と、図３に示すＹ座標用コードパターン１３＿２とを組み合わせることにより、基準点から横方向（Ｘ方向）に何μｍ、縦方向（Ｙ方向）に何μｍというように位置情報をダミーメタル１３に表示することができる。具体的には、図２に示すＸ座標用コードパターン１３＿１は、Ｘ座標を表わし、このＸ座標は、
１６３×８（セグメント１３＿１１）＋１６２×９（セグメント１３＿１２）＋１６×１４（セグメント１３＿１３）＋１０（セグメント１３＿１４）
＝４，０９６×８＋２５６×９＋１６×１４＋１０
＝３５，３０６
である。
【００４６】
同様にして、図３に示すＹ座標用コードパターン１３＿２は、Ｙ座標を表わし、このＹ座標は、
１６２×１２（セグメント１３＿２１）＋１６×１（セグメント１３＿２２）＋１５（セグメント１３＿２３）
＝２５６×１２＋１６×１＋１５
＝３，１０３
である。
【００４７】
尚、ここでいうＸ座標，Ｙ座標は、基準点を元にして、図２に示すＸ座標コード部１３＿１０（５個×４個のビアの塊）の中心座標，図３に示すＹ座標コード部１３＿２０（５個×３個のビアの塊）の中心座標を表現している。
【００４８】
本実施形態の半導体チップ１０は、この半導体チップ１０を構成するダミーメタル１３に、半導体チップ１０上のＸ座標の位置を表わすＸ座標用コードパターン１３＿１およびＹ座標の位置を表わすＹ座標用コードパターン１３＿２が付加されている。このため、特許文献１に提案された、電源用配線層に単純な形状の加工位置検出用パターンを配列する技術と比較し、加工位置の特定にあたり、パターンを数え間違えるというようなことはなく、半導体チップ１０の、上記Ｘ座標用コードパターン１３＿１およびＹ座標用コードパターン１３＿２を有するＳＩＭ画像に、その半導体チップ１０の、上記Ｘ座標用コードパターン１３＿１およびＹ座標用コードパターン１３＿２と同じコードパターンを有するＣＡＤデータからなる画像を同一画面上で重ね合わせることで、加工処理を行なうための加工位置を精度よく特定することができる。また、これらＸ座標用コードパターン１３＿１，Ｙ座標用コードパターン１３＿２は、ダミーメタル１３に形成されたビアからなるものである。このため、特許文献２に提案された、保護膜に設けられた加工位置検出用の凹凸パターンが収束イオンビームで消滅してしまい加工位置の特定が困難である技術と比較し、加工位置を検出するために走査型イオン顕微鏡で半導体チップ１０の表面のＳＩＭ画像を観察するにあたりダミーメタル１３に形成されたビアからなるＸ座標用コードパターン１３＿１，Ｙ座標用コードパターン１３＿２が収束イオンビームで消滅してしまうというようなことはなく、加工位置を精度よく特定することができる。
【００４９】
また、Ｘ座標用コードパターン１３＿１，Ｙ座標用コードパターン１３＿２は配線層のうちの最上層の配線層であるダミーメタル１３に形成されている。このため、ダミーメタル１３の上層の絶縁膜を除去するだけで、Ｘ座標用コードパターン１３＿１，Ｙ座標用コードパターン１３＿２を簡単に観測することができる。従って、これらＸ座標用コードパターン１３＿１，Ｙ座標用コードパターン１３＿２から位置情報を読み取ることができ、さらにこれらＸ座標用コードパターン１３＿１，Ｙ座標用コードパターン１３＿２のＳＩＭ画像にイメージオーバーレイを行なうことにより正確な加工位置の特定が可能となる。
【図面の簡単な説明】
【００５０】
【図１】本発明の一実施形態の半導体チップの概略平面図である。
【図２】Ｘ座標用コードパターンを示す図である。
【図３】Ｙ座標用コードパターンを示す図である。
【図４】セグメントの概念を説明するための図である。
【図５】図４に示すセグメントの構成とは異なるセグメントの構成を示す図である。
【図６】従来の半導体チップの、イメージオーバレイ法により加工位置を検出するための説明図である。
【図７】従来の、多層配線構造の平坦化が行なわれた半導体チップの概略平面図である。
【符号の説明】
【００５１】
１０ 半導体チップ
１１ 接続パッド
１２ 配線メタル
１３，１４，１５ ダミーメタル
１３＿１ Ｘ座標用コードパターン
１３＿２ Ｙ座標用コードパターン
１３＿１０ Ｘ座標コード部
１３＿１１，１３＿１２，１３＿１３，１３＿１４，１３＿２１，１３＿２２，１３＿２３ セグメント
１３＿２０ Ｙ座標コード部
【特許請求の範囲】
【請求項１】
複数の半導体回路素子が形成され、該半導体回路素子上に層間絶縁膜と配線層とが交互に積層されてなる半導体チップにおいて、
いずれかの配線層に、該配線層を形成しているメタルからなる、当該半導体チップ上の座標位置を表わすコードパターンを有することを特徴とする半導体チップ。
【請求項２】
前記コードパターンが、配線層のうちの最上層の配線層に形成されていることを特徴とする請求項１記載の半導体チップ。
【請求項３】
配線層のうちの最上層の配線層が電源ライン又はグランドラインの配線層であって、前記コードパターンが、最上層よりも一段下の配線層に形成されていることを特徴とする請求項１記載の半導体チップ。
【請求項４】
前記コードパターンが、該コードパターンが形成された配線層と、該配線層よりも一段下の配線層との間を繋ぐビアの配置パターンで形成されていることを特徴とする請求項１から３のうちのいずれか１項記載の半導体チップ。
【請求項５】
前記コードパターンが、ダミーメタルに付加されていることを特徴とする請求項１から４のうちのいずれか１項記載の半導体チップ。
【請求項１】
複数の半導体回路素子が形成され、該半導体回路素子上に層間絶縁膜と配線層とが交互に積層されてなる半導体チップにおいて、
いずれかの配線層に、該配線層を形成しているメタルからなる、当該半導体チップ上の座標位置を表わすコードパターンを有することを特徴とする半導体チップ。
【請求項２】
前記コードパターンが、配線層のうちの最上層の配線層に形成されていることを特徴とする請求項１記載の半導体チップ。
【請求項３】
配線層のうちの最上層の配線層が電源ライン又はグランドラインの配線層であって、前記コードパターンが、最上層よりも一段下の配線層に形成されていることを特徴とする請求項１記載の半導体チップ。
【請求項４】
前記コードパターンが、該コードパターンが形成された配線層と、該配線層よりも一段下の配線層との間を繋ぐビアの配置パターンで形成されていることを特徴とする請求項１から３のうちのいずれか１項記載の半導体チップ。
【請求項５】
前記コードパターンが、ダミーメタルに付加されていることを特徴とする請求項１から４のうちのいずれか１項記載の半導体チップ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１０−４５２６６（Ｐ２０１０−４５２６６Ａ）
【公開日】平成２２年２月２５日（２０１０．２．２５）
【国際特許分類】
【出願番号】特願２００８−２０９３７３（Ｐ２００８−２０９３７３）
【出願日】平成２０年８月１５日（２００８．８．１５）
【出願人】（５０１２８５１３３）川崎マイクロエレクトロニクス株式会社 (449)
【Ｆターム（参考）】
【公開日】平成２２年２月２５日（２０１０．２．２５）
【国際特許分類】
【出願日】平成２０年８月１５日（２００８．８．１５）
【出願人】（５０１２８５１３３）川崎マイクロエレクトロニクス株式会社 (449)
【Ｆターム（参考）】
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