【課題】 ３次元集積化構造中の不良を超音波スキャンによって検出することであって、シリコンウエハなどのボードに配列されているシリコン貫通配線（ＴＳＶ）においてプロセス中に発生してしまう可能性のあるボイドの存在を非破壊的に検出すること。
【解決手段】 ボード面にわたって超音波スキャンをすると、（はんだ）バンプ等が物理的な遮蔽物として超音波を散乱させてしまい、超音波スキャンによる測定を妨げてしまう。そこで、これら複数のＴＳＶの中から、テスト要素グループ（ＴＥＧ）に属する単数または複数のＴＳＶを選び出すにあたって、物理的な遮蔽物を少なく存在するように選び出す。 （もっと読む）

【課題】半導体装置の配線層或いはビア層の観察に際し、所望の配線層或いはビア層を容易に識別し特定する。
【解決手段】半導体装置１００は、複数の配線層１〜５と、これら配線層１〜５の間に設けられたビア層１１〜１４と、少なくとも１つの配線層１〜５が何れの層であるかを識別させる識別用アクセサリ６１〜６５と、を有している。識別用アクセサリ６１〜６５は、複数の配線層１〜５のうちの所定の配線層に形成された識別パターン８１〜８５を含む。各識別パターン８１〜８５は、少なくとも１つの配線層１〜５が何れの層であるかを識別させる平面形状に形成されている。 （もっと読む）

【課題】欠陥検査パターン回路に関し、ｐ側コンタクト及びｎ側コンタクトのいずれのコンタクト不良も検出可能にする。
【解決手段】ｐ型半導体基板１と、少なくとも２つのｐ型ウエル領域２，４と、少なくとも１つのｎ型ウエル領域３と、ｐ型ウエル領域の一つに設けた第１のｐ⁺型活性領域６と、他のｐ型ウエル領域４に設けたｎ⁺型活性領域８と、ｎ型ウエル領域３に設けた第２のｐ⁺型活性領域７と、第１のｐ⁺型活性領域６に設けたコンタクトプラグ１０と、ｎ⁺型活性領域８及び第２のｐ⁺型活性領域７に設けた各一対のコンタクトプラグ１２，１３と、各コンタクトプラグを、第１のｐ⁺型活性領域６に設けたコンタクトプラグ１０から順に上下互いに接続してコンタクトチェーンを形成する配線１５，１６，１７とを有する欠陥検査パターン回路におけるｎ型ウエル領域３の体積を第１のｐ⁺型活性領域６を形成したｐ型ウエル領域２の体積より小さくする。 （もっと読む）

【課題】チップサイズを増加させずに、チップ位置情報等の識別情報を記録した集積回路装置を提供すること。
【解決手段】集積回路を有する集積回路基板と、前記集積回路に接続された導電性パッドと、前記導電性パッドを露出する開口部を持つ絶縁膜を備えた外部電極構造体とを有し、前記外部電極構造体が、前記集積回路基板の識別情報に対応する形状を有すること。 （もっと読む）

【課題】メタル配線層や絶縁層を剥離した場合においても、半導体基板上におけるメモリセル等の物理的な位置を容易に確認できる、位置識別マークを提供する。
【解決手段】本発明の位置識別マークは、拡散層で形成される直線状の基板電位供給用パターン１１の側面部（辺側）に、凹凸形状を設けて形成される。そして、基板電位供給用パターン１１の一方の側（図１で上側）に、Ｙ（ｃｏｌｕｍｎ）方向の個数（左側から何個目の６４ｋブロックかを示す個数）、もう一方の側（図１で下側）に、Ｘ（Ｒｏｗ）方向の個数（下側から何個目の６４ｋブロックかを示す個数）を示す位置識別マークが形成される。この位置識別マークは、１〜６４の間の数値を示すように形成される。図１に示す例では、１，５，１０の単位で、幅Ｗ・長さＬを変えた凸状のパターンａ，ｂ，ｃ等を配置する。 （もっと読む）

【課題】ウエハ面内の複数のチップに対し、チップ毎に異なる内容の電気的な操作（チップＩＤの書き込み等）を、チップ毎ではなく複数チップ単位で一括して行えるようにする。
【解決手段】半導体チップ１０は、対向する左辺Ｓ１及び右辺Ｓ２を有する矩形の主面１０８を有する。主面１０８上には、半導体素子１０４Ａ及びＢと、配線Ｌ１１及びＬ１２が形成されている。配線Ｌ１１は、左辺Ｓ１から右辺Ｓ２に到達するように形成されるとともに、半導体素子１０４Ａに結合されている。配線Ｌ１２は、少なくとも左辺Ｓ１に接するように形成されるとともに、半導体素子１０４Ｂに結合されている。さらに、右辺Ｓ２上における配線Ｌ１１の端部（ＴＲ０）と左辺Ｓ１上における配線Ｌ１２の端部（ＴＬ０）は、辺Ｓ１及びＳ２に垂直な同一直線上に実質的に位置するように配置されている。 （もっと読む）

【課題】層間絶縁層の平坦度を、容易に、非破壊で検査することができる半導体装置および半導体装置の検査方法を提供する
【解決手段】本発明に係る半導体装置１０００は、層間絶縁層４０の表面の平坦度を評価するための評価用素子１００を含む半導体装置であって、評価用素子１００は、半導体基板１０の上方に設けられた、平面視において、矩形状のダミー電極２０と、ダミー電極２０の少なくとも１つの辺と対向するように設けられた評価用パターン３０と、ダミー電極２０および評価用パターン３０を覆う層間絶縁層４０と、を含み、評価用パターン３０は、複数のマーカー３２を有し、複数のマーカー３２は、各々、ダミー電極２０から所定の距離に設けられている。 （もっと読む）

【課題】イオンスパッタを用いて半導体ウエハ上の結晶シリコン等の深さ方向元素もしくは深さ方向不純物分析を行う際に、アモルファスシリコンで構成される深さ校正用標準試料から結晶シリコン等の正確なスパッタ率を評価することのできるスパッタ率補正用標準試料およびその試料を用いたスパッタ率比の算出方法を提供すること。
【解決手段】第１の材料２からなる第１の層と、第２の材料３からなる第２の層と、を備え、第１の層は、第２の層の上に積層され、第１の層と第２の層は、それぞれ面方向に隣接する第１の領域４と第２の領域５を有し、第１の層における第１の領域４と第２の領域５とは、上面位置が同一であり、第１の領域４における第１の層の厚さは、第２の領域５における第１の層の厚さより薄く形成されていること。 （もっと読む）

【課題】 加工処理を行なうための加工位置を精度よく特定することができる半導体チップを提供する。
【解決手段】 複数の半導体回路素子が形成され、それら半導体回路素子上に層間絶縁膜と配線層とが交互に積層されてなる半導体チップ１０において、この半導体チップ１０を構成する最上層の配線層であるダミーメタル１３に、半導体チップ１０上のＸ座標の位置を表わすＸ座標用コードパターン１３＿１およびＹ座標の位置を表わすＹ座標用コードパターン１３＿２を付加した。 （もっと読む）

【課題】ピンホール検査の検査精度を維持するために行う画像検査装置の校正に用いる校正用サンプルウエーハにおいて、表面にハードレーザーマークを施すことで、効率的に校正を行うことができる校正用サンプルウエーハを提供する。
【解決手段】シリコンウエーハのピンホール欠陥を画像処理により検査する画像検査装置の校正に用いる校正用サンプルウエーハであって、校正用サンプルウエーハの表面にハードレーザーマークが施されたものであることを特徴とする画像検査装置の校正用サンプルウエーハである。 （もっと読む）

【課題】正確にかつ簡便に半導体基板の表面処理工程をモニターできる方法を提供する。
【解決手段】本半導体基板の表面処理のモニター方法は、半導体基板の表面にマーカ１０を形成する工程と、マーカ１０が形成された表面を処理する工程とを備え、表面を処理する工程における表面のマーカ１０の形態の変化により表面を処理する工程をモニターする。 （もっと読む）

【課題】観察者が論理情報提供者と常に連携することなく優れた作業効率をもって電子デバイスにおける不良箇所を特定するに際して、解析対象物に関する各種情報を認識したり解析対象物上の平坦性を確認したりするための指標体を設けてもその配置位置の制限が緩和され、しかも面積を増加させることなく、更には解析対象物の表面出し作業に際して平坦性を容易且つ確実に確認する。
【解決手段】指標体１０は、その直上に存する配線部２４下に位置整合するように（平坦視では配線部２４に内包されるように）、層間絶縁膜２１内で当該層間絶縁膜２１に非貫通で形成された窪み内に導電材料が充填されて形成されている。指標体１０は、その上部の配線部２４とは接続されているが、下部の配線部２４とは非接続とされている。指標体１０の直下の層間絶縁膜２２に設けられた配線部２４が解析対象物となる。 （もっと読む）

【課題】電気特性測定時とピッキング時のチップ座標の対応を正確に取り、簡便にランク分けをして半導体装置の品質を向上させる半導体装置の製造装置および方法を提供する。
【解決手段】プローブ基準チップとピッキング基準チップを設け、プローブ基準座標とプローブ基準チップの電気特性と、ピッキング基準座標と、ピッキング基準チップのパターンと、複数のチップの電気特性とチップの座標を対応付けて記憶するメモリと、プローブ基準チップの電気特性と一致するチップを特定する第１チップ特定部と、特定された第１座標とプローブ基準座標とが異なる場合、第１座標をプローブ基準座標に座標変換し、第１座標以外の座標を座標変換に基づいて座標変換する座標補正部と、ピッキング基準チップのパターンと一致するチップを特定する第２チップ特定部と、特定したチップの座標をピッキング基準座標とするピッキング基準設定部と、を有する半導体装置の製造装置である。 （もっと読む）

【課題】ダイシング後に各半導体チップのウエハ上の位置を確実に認識できるようにする。
【解決手段】半導体チップ２は、抵抗素子Ｒ１〜Ｒｎ、測定パッドＰ１、Ｐ２、アルミパターンＡ１、Ａ２を備える。アルミパターンＡ１、Ａ２は、測定パッドＰ１、Ｐ２間の抵抗値が、ウエハ上における半導体チップ２の座標に一意に対応するように、抵抗素子Ｒ１〜Ｒｎの中の１以上の抵抗素子を測定パッドに接続するように形成される。アルミパターンＡ１、Ａ２は、視覚的にその形状を観察できる。 （もっと読む）

【課題】複数のチップ領域の電気的特性を検査する工程を含む半導体装置の製造技術において、製造歩留まりを向上させる。
【解決手段】ウェハの主面に配列した複数のチップ領域の中から、基準チップ領域を選定し（工程１０１）、その後、複数のチップ領域に複数の半導体素子および配線を形成する工程１０２および工程１０３の際に、基準チップ領域における最上の配線である基準導体膜を、そのパターン形状が、他の複数のチップ領域における最上の配線のパターン形状と異なるようにして形成し、その後、基準チップ領域の位置を半導体基板上の基準アドレスとして特定し（工程１０４）、その基準アドレスをもとに他の複数のチップ領域にそれぞれアドレスを決め（工程１０５）、電気的特性を順に検査し（工程１０６）、複数のチップ領域を選別する（工程１０６）。 （もっと読む）

【課題】ＩＤＩＰから出力されるＩＤのユニーク性やランダム性の自己診断を可能にした半導体装置及びその検証方法を提供する。
【解決手段】互いに同じ製造過程をもって同一の形態として半導体基板上に形成された複数の識別要素の持つ電気的特性バラツキに起因する上記複数の識別要素の相互の物理量の大小関係に決定される複数ビットからなる識別情報（ＩＤ）を発生させる識別情報発生回路（ＩＤＩＰ）を備えた半導体装置に上記複数ビットの識別情報におけるランダム性を判別する判別回路を設ける。この判別回路は、確率論に基づく簡単な手法により実現することができる。 （もっと読む）

【課題】電子デバイスの劣化を精度よく解析し、かつ、電子デバイスを精度よく識別する。
【解決手段】電子デバイスの実動作時に動作する実動作回路と、電子デバイスの試験時に動作する第３のテスト用回路及び第２のテスト用回路と、電子デバイスの実動作時に、第２のテスト用回路に電源電圧が印加されない状態を維持して、実動作回路及び第３のテスト用回路に電源電圧を印加し、電子デバイスの識別時に、第２のテスト用回路に電源電圧を印加する電源部とを備える電子デバイスを提供する。第２および第３のテスト用回路は、電気的に並列に設けられた複数のテスト用素子と、電子デバイスの試験時において、それぞれのテスト用素子を順次オン状態に制御する選択部と、選択部が順次オン状態に制御したテスト用素子のそれぞれの端子電圧を、電子デバイスの識別情報として出力する識別情報出力部とを有してよい。 （もっと読む）

【課題】ＦＩＢ加工による薄板化を行うＴＥＭ用観察試料の作製において、ＦＩＢ加工試料台への試料設置における試料表面の傾斜誤差を精度高く補正する。
【解決手段】観察を行う試料表面とその近傍の斜面部に、それぞれ直線状をなす目印があり、各部の目印の直線状位置関係に関し、一直線に繋がっていない場合、あるいは平行関係にない場合、ＦＩＢ加工面は所定の位置から傾いており、試料台の回転機構などを用いて、前記関係が一直線に繋がるように調整することで、試料面の傾斜を補正する。 （もっと読む）

【課題】ＬＣＤ製品に備わるドライバＩＣの外観検査において、不良箇所の位置の特定に要する時間を短縮することのできる技術を提供する。
【解決手段】ＬＣＤ製品に備わるドライバＩＣ１Ａの一部を構成する出力回路部５の長手方向の側縁部に沿って複数個の出力バンプ７を形成し、作業者が出力バンプ７の数を間違えることなく容易に数えることのできる個数置き、例えば１０の倍数、２０の倍数、２５の倍数または５０の倍数の出力バンプ７の個数置きに最上層配線と同一層からなる目印パターン８を配置し、目印パターン８を数えることによって外観不良９の位置を特定する。 （もっと読む）

【課題】 半導体装置に設ける電子ビームテスティング用のテスト端子に対して、識別マークを設けて容易に特定することを可能にした半導体装置を提供する。
【解決手段】 複数の配線層が絶縁層を介して多層構造になっており、最上層には該配線層がビアを介して接続された電子ビームテスティング用のテスト端子５が設けられている半導体装置１０において、該テスト端子５の近傍に該テスト端子５を識別する識別マーク６が設けられており、該識別マーク６が複数の識別パターン６１をバーコード状に並設したものであるように構成する。 （もっと読む）