【課題】半導体素子が有する寄生容量や寄生インダクタンスによる電力の損失を抑えるこ
とが出来る、整流回路の提供を課題とする。
【解決手段】入力された交流電圧の振幅に従い、前段の回路と該整流回路の間におけるイ
ンピーダンスを整合または不整合にする。入力される交流電圧が規定の振幅以下である場
合は、インピーダンスを整合にし、該交流電圧をそのまま整流回路に印加する。逆に入力
される交流電圧が規定の振幅よりも大きい場合は、インピーダンスを不整合にし、反射に
より該交流電圧の振幅を小さくしてから整流回路に印加する。 （もっと読む）

【課題】本発明の目的は、特定の構造を有するポリシロキサン化合物を含有する高誘電率でありかつ絶縁性に優れた薄膜となる硬化性組成物に関するものである。本発明の硬化性組成物を硬化して得られる薄膜は、特に薄膜トランジスタのゲート絶縁膜やコンデンサ用材料として有用である。
【解決手段】アルケニル基を有する化合物（Ａ）および特定の構造を有するポリシロキサン化合物（Ｂ）からなるヒドロシリル化反応性を有する硬化性組成物であり、得られる硬化物における１ｋＨｚでの比誘電率が３．５以上であることを特徴とする硬化性組成物により達成できる。 （もっと読む）

【課題】半導体装置において、消費電力を低減する。また、スタンバイ回路を少ない素子で構成し、半導体装置の回路面積の増大を防ぐ。
【解決手段】半導体装置に備えるスタンバイ回路をトランジスタ一つのみで構成し、該トランジスタに供給する電圧を切り替えることで、半導体装置の出力電流を制御する。これにより、スタンバイ状態での半導体装置の出力電流をほぼゼロにすることができるため、消費電力の低減が可能になる。なお、トランジスタの半導体層に酸化物半導体を用いることで、リーク電流を極小に抑えることができる。 （もっと読む）

【課題】コイル状のアンテナ部の内部に、占有面積が大きい導電層が設けられていると、電源を安定して供給することが困難になっていた。
【解決手段】記憶回路部とコイル状のアンテナ部とを積層して配置することにより、記憶回路部が含む占有面積の大きい導電層に電流が流れてしまうことを防止することができ、省電力化を図ることができる。また、記憶回路部とコイル状のアンテナ部とを積層して配置することにより、スペースを有効に利用することができる。従って、半導体装置の小型化を実現することができる。 （もっと読む）

【課題】多くの半導体装置に必要な低温処理と両立しない高温操作を必要とするような欠点がない、半導体構造を提供することを目的とする。
【解決手段】下部誘電層（１５１）へ接合された基板（１０３）、および、下部電極（１２１）を通じて前記下部誘電層（１５１）と接合される垂直方向半導体装置（１１１）を含む半導体構造であって、前記垂直方向半導体装置（１１１）は、ｎ^＋−ｐ−ｎ^＋層（１２４）を有する隔離構造（１３５）を含む。 （もっと読む）

【課題】 生産性に優れる温度補償型の静電容量素子を提供する。
【解決手段】 静電容量素子１０は、基板２０と、該基板２０の上に位置する第１コンデンサ３０と、基板２０の上に位置し且つ第１コンデンサ３０と電気的に並列接続されている第２コンデンサ４０とを有する。第１コンデンサ３０は、第１下部電極３１と、第１誘電体３２と、第１上部電極３３とで構成される。第２コンデンサ４０は、第１下部電極３１と組成の異なる第２下部電極４１と、第１誘電体３２と同組成である第２誘電体４２と、第２上部電極４３とで構成される。第１コンデンサ３０の温度が上昇する際に変化する静電容量と、第２コンデンサ４０の温度が上昇する際に変化する静電容量とで正負が異なっている。 （もっと読む）

【課題】第１の半導体集積回路と第２の半導体集積回路とをフリップチップ工法で１つの基板上に搭載して半導体装置とする場合に、第１の半導体集積回路のパッド列を複数段としながら、第１の半導体集積回路から第２の半導体集積回路への配線をビアを介さずに行い得るようにする。
【解決手段】第１の半導体集積回路３２と第２の半導体集積回路３３とが基板３１上に配置される。前記第１の半導体集積回路３２には、その辺方向に延びる外側パッド列３４Ｒが備えられる。また、前記第１の半導体集積回路３２の外側パッド列３４Ｒの内方には、前記外側パッド列３４Ｒと並行に延びる内側パッド列３５が備えられる。前記外側パッド列３４Ｒのうち、前記内側パッド列３５に対向する部分のパッド列３４Ｒａは、前記基板３１に配置された金属配線３６により、前記第２の半導体集積回路３３の各パッド３３ａに電気的に接続される。 （もっと読む）

【課題】入力信号が有する２値の電位に関わらず、正常に動作させることが可能なデジタ
ル回路の提案を課題とする。
【解決手段】半導体装置の一態様は、入力端子、容量素子、スイッチ、トランジスタ、配
線、及び出力端子を有し、前記入力端子は、前記容量素子の第１の電極に電気的に接続さ
れ、前記配線は、前記スイッチを介して前記容量素子の第２の電極に電気的に接続され、
前記トランジスタのゲートは、前記容量素子の第２の電極に電気的に接続され、前記トラ
ンジスタのソース又はドレインの一方は、前記配線に電気的に接続され、前記トランジス
タのソース又はドレインの他方は、前記配線に電気的に接続されていることを特徴とする
。 （もっと読む）

【課題】 層間絶縁膜を挟んでゲート電極と容量電極が対向してできる容量の占有面積を小さくする。
【解決手段】 チャネル領域上の層間絶縁膜が周囲よりも膜厚が薄く、その部分で容量電極がゲート電極と対向して容量を形成している半導体装置。 （もっと読む）

【課題】サイズやコストを増大させることなく、テスト容易なシステムインパッケージを実現するとともに、そのシステムインパッケージをテストボードとして活用する。
【解決手段】テスト容易化回路内装ＳＩＰ１ｃは、少なくともその１つに集積回路チップが搭載された複数のコア基板を、絶縁樹脂層を介して貼り合わせて構成するとともに、コア基板に形成された配線層を、スルーホールを介して接続して構成される。そのコア基板の１つであるテスト容易化回路内装基板１０ｃには、テスト対象の集積回路であるＤＵＴ１２１を装着するソケット１２２が搭載されており、また、そのソケット１２２内に設けられたポゴピン１２２０には、インピーダンス整合用のチップ抵抗１２２４、インダクタ１２２５などの受動素子が設けられている。 （もっと読む）

【課題】電源配線と接地配線とを有する半導体装置において、配線の一部における電圧ドロップや、電圧ドロップに伴うマイグレーションの発生を抑制することが可能な半導体装置を提供する。
【解決手段】主表面を有する半導体基板ＳＵＢと、主表面に沿うように層状に広がる電源シート状配線ＰＰＷＲと、主表面に沿うように、主表面に交差する方向に関して電源シート状配線と一定の距離を隔てて層状に広がる接地シート状配線ＰＧＮＤと、上記主表面上に形成され、主表面内の一の方向に延在する電源配線ＰＷＲと、主表面上に形成され、一の方向に沿う方向に延在し、電源配線ＰＰＷＲと一定の距離を隔てて形成された接地配線ＧＮＤとを備える。上記電源シート状配線ＰＰＷＲは、電源配線ＰＷＲと電気的に接続されており、接地シート状配線ＰＧＮＤは、接地配線ＧＮＤと電気的に接続されている。 （もっと読む）

【課題】積層される半導体基板同士が、貫通孔の内部に埋め込まれる導電体により、電気的に良好に接続される半導体装置を提供する。
【解決手段】第１半導体基板ＳＣＰは、主表面を有する基板ＳＵＢと、基板ＳＵＢ内および基板ＳＵＢ上に形成された半導体素子ＴＲと、半導体素子ＴＲに電気的に接続された配線ＭＴＬと、基板ＳＵＢの主表面であり、互いに対向する第１主面と第２主面とを貫通し、配線ＭＴＬに達する貫通孔の内部に形成された導電層ＴＳＶとを有する。第１半導体基板ＳＣＰと第２半導体基板ＳＣＰとが積層され、導電層ＴＳＶは第２半導体基板ＳＣＰの配線ＭＴＬと電気的に接続される。導電層ＴＳＶの第２主面では、貫通孔の端部の周囲には凹部ＤＵＭが形成され、凹部ＤＵＭの底壁面は基板ＳＵＢの内部に存在する。導電層ＴＳＶを構成する導電材料ＣＵが凹部ＤＵＭの内部に充填される。 （もっと読む）

【課題】サイズやコストを増大させることなく、テスト容易なシステムインパッケージを実現する。
【解決手段】テスト容易化回路内装ＳＩＰ１ｂは、少なくともその１つに集積回路チップ２が搭載された複数のコア基板３，４ｂ，５を、絶縁樹脂層７を介して貼り合わせて構成するとともに、コア基板３，５に形成された配線層３１，５１を、スルーホール６を介して接続して構成される。このうち、コア基板４ｂには、半導体層が形成されており、コア基板４ｂには、その半導体層を用いたトランジスタ素子が形成され、さらに、そのトランジスタ素子がコア基板４ｂに含まれる配線層の配線で接続されることによって、集積回路チップ２のテストを容易化するためのテスト容易化回路が形成されている。 （もっと読む）

【課題】簡素な構成で製造安定性に優れた容量素子を提供する。
【解決手段】半導体装置１００は、下部電極１０２、ＳｉＣＮ膜１０７および上部電極１１３からなる容量素子を備えた装置である。半導体基板上の絶縁膜１０１中に溝が設けられ、溝中に下部電極１０２が埋設されている。下部電極１０２は、第一下部電極１０３と第二下部電極１０５の二つの領域を有し、これらが絶縁膜１０１によって分離されている。 （もっと読む）

【課題】トランジスタにおけるオフ電流を低減し、電圧調整回路における出力電圧の変換効率を向上させる。
【解決手段】ゲート、ソース、及びドレインを有し、ソース及びドレインの一方に第１の信号が入力され、ゲートにクロック信号である第２の信号が入力され、チャネル形成層として酸化物半導体層を有し、オフ電流が１０ａＡ／μｍ以下であるトランジスタと、第１の電極及び第２の電極を有し、第１の電極がトランジスタのソース及びドレインの他方に電気的に接続され、第２の電極に高電源電圧及び低電源電圧が交互に与えられる容量素子と、を有し、第１の信号の電圧を昇圧又は降圧し、昇圧又は降圧した電圧である第３の信号を出力信号としてトランジスタのソース及びドレインの他方を介して出力する構成とする。 （もっと読む）

【課題】高性能なフレキシブル半導体装置を提供すること。
【解決手段】可撓性を有するフレキシブル半導体装置であって、絶縁膜と、かかる絶縁膜の下面に位置する金属箔をエッチングすることによって形成されたソース電極およびドレイン電極と、絶縁膜の上面の一部に形成された半導体層と、ソース電極およびドレイン電極のそれぞれと、前記半導体層とを電気的に接続する取出し電極パターンと、取出し電極パターンおよび半導体層を封止する封止樹脂層と、封止樹脂層の面のうちソース電極およびドレイン電極が形成された面とは反対側の面に形成されたゲート電極とを備えたフレキシブル半導体装置。 （もっと読む）

【課題】室温で使用可能なレドックスキャパシタ及びその作製方法を提供する。
【解決手段】レドックスキャパシタの電解質として、水素を含む非晶質半導体を用いる。水素を含む非晶質半導体の代表例としては、非晶質シリコン、非晶質シリコンゲルマニウム、または非晶質ゲルマニウム等の半導体元素を有する非晶質半導体がある。また、水素を含む非晶質半導体の他の例としては、水素を含む酸化物半導体があり、代表例としては、酸化亜鉛、酸化チタン、酸化ニッケル、酸化バナジウム、または酸化インジウム等の一元系酸化物半導体を有する非晶質半導体がある。または、水素を含む酸化物半導体の他の例としては多元系酸化物半導体があり、代表的にはＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０、ＭはＧａ、Ｆｅ、Ｎｉ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素）がある。 （もっと読む）

【課題】マルチフェーズ方式を用いた電源装置の小型化を実現する。
【解決手段】例えば、共通制御ユニットＣＣＴＬＵと、複数のＰＷＮ搭載型駆動ユニットＰＳＩＰ［１］〜ＰＳＩＰ［６］と、複数のインダクタＬ［１］〜Ｌ［６］を備える。ＣＣＴＬＵは、各ＰＳＩＰ［１］〜ＰＳＩＰ［６］に対してそれぞれ位相が異なるクロック信号ＣＬＫ［１］〜ＣＬＫ［６］を出力する。この各ＣＬＫ［１］〜ＣＬＫ［６］は、それぞれ個別に電圧状態を制御可能となっており、例えば、ＣＬＫ［２］をハイインピーダンス状態にするなどが可能となっている。この場合、ＰＳＩＰ［２］は、このハイインピーダンス状態を検出し、自身の動作を停止する。これによって、別途イネーブル信号等を用いずに、マルチフェーズのフェーズ数を任意に設定可能となる。 （もっと読む）

【課題】商品の意匠性を低下させないＩＣタグ等を形成することができる薄膜集積回路装置を提供する。
【解決手段】透明基板１上に少なくともＴＦＴ素子Ａと容量素子Ｂ及び／又は抵抗素子Ｃとを有し、ＴＦＴ素子Ａを構成するゲート電極２Ａ、ゲート絶縁膜３Ａ、半導体膜４、ソース電極６Ｓ及びドレイン電極６Ｄがいずれも透明膜であり、容量素子Ｃを構成する誘電体膜３Ｂが前記ゲート絶縁膜３Ａと同一材料であり、その誘電体膜３Ｂを積層方向Ｚに挟む一方の第１電極２Ｂが前記ゲート電極２Ａと同一材料で、他方の第２電極６Ｂが前記ソース電極６Ｓ及びドレイン電極６Ｄと同一材料であり、抵抗素子Ｃを構成する抵抗体膜４Ｃが前記半導体膜４と同一材料であり、その抵抗体膜４Ｃを面内方向Ｘに挟む第３電極６Ｅと第４電極６Ｆが前記ソース電極６Ｓ及びドレイン電極６Ｆと同一材料であるようにした薄膜集積回路装置１０Ａを提供する。 （もっと読む）

【課題】バンプ等の外部接続端子に働く鉛直方向の応力が電極層に集中しない構造を有するとともに、等価直列抵抗を所望の値に増加させることが容易な薄膜キャパシタとその製造方法を提供する。
【解決手段】基板と、前記基板上に形成され少なくとも１層の誘電体薄膜と少なくとも２層の電極層からなるキャパシタ部と、前記キャパシタ部の少なくとも一部を覆う保護層と、前記キャパシタ部のいずれかの電極層と電気的に接続する引き出し導体と、前記引き出し導体上に形成されたバンプと、を備え、前記引き出し導体は、前記保護層に形成された開口部内に形成されて前記キャパシタ部のいずれかの電極層と電気的に接続する接続部と、前記保護層上に延伸された引き回し部とからなり、前記バンプは前記引き回し部上に形成されている。 （もっと読む）