【課題】半導体チップを実装できる幅を増大し、実装基板上を有効に使用可能な高周波用半導体装置を提供する。
【解決手段】導体ベースプレートと、導体ベースプレート上に配置されたマルチセル構成の半導体チップと、導体ベースプレート上に配置され、半導体チップを内在する矩形のキャビティを形成する金属壁と、金属壁の入出力部に設けられた貫通孔とを備え、半導体チップを、金属壁に囲まれた矩形のキャビティ内において、半導体チップの長手方向が、貫通孔の設けられていない金属壁の延伸方向から０度より大で、９０度より小の所定の角度に配置した半導体装置。 （もっと読む）

【課題】ボンディングワイヤの長さを長くすることなくインダクタンスの値を大きくできる高周波用半導体装置を提供する。
【解決手段】高周波半導体装置１は、マルチセル構成の半導体チップ２４と、整合回路と、半導体チップ２４と整合回路間に並列に接続された複数本のボンディングワイヤ１２、１４とを備え、複数本のボンディングワイヤ１２、１４は、半導体チップ２４に対して平面上で９０°以下の所定の角度を有する。 （もっと読む）

【課題】チャージアップに起因するリーク電流及び閾値電圧の変動を抑制することが可能な半導体装置の製造方法を提供すること。
【解決手段】本発明は、半導体層内に、活性領域３０を含むＦＥＴ３４、活性領域３０からなるスクライブライン３６、ＦＥＴ３４とスクライブライン３６との間に位置する不活性領域３２、及び不活性領域３２を横断してＦＥＴ３４とスクライブライン３６とを電気的に接続する接続領域３８を設ける工程と、半導体層上に絶縁膜２０を形成する工程と、ドライエッチング法により絶縁膜２０に選択的に開口部２１を形成する工程と、を有する半導体装置である。 （もっと読む）

【課題】 従来に比べて小型で、素子機能部間で、高い周波数の信号を高精度に伝送することができる集積型半導体装置を提供する。
【解決手段】
サファイア単結晶基板１０の一方主面１０Ａ上に配置された第１素子機能部２６と、一方主面上１０Ａに配置された第１アンテナ部２３と、他方主面１０Ｂに配置された第２素子機能部３６と、他方主面１０Ｂ上に配置された第２アンテナ部３３とを備え、第１素子機能部２６が第１アンテナ部２３に送信用電気信号を送り、第１アンテナ部２３が送信用電気信号に応じた電波を発信し、第２アンテナ部３３がサファイア単結晶基板１０を透過した電波を受信することで、高い周波数の信号を基板の上下面で高精度に処理することができる。 （もっと読む）

【課題】窒化物半導体を用いたＦＥＴを樹脂封止パッケージに搭載した半導体装置の耐湿性を向上させること。
【解決手段】本発明は、窒化物半導体を用いたＦＥＴが形成されたチップ３０と、前記チップがＡｇペースト２２を用い搭載されたベース１２と、前記チップ３０を封止するガラス転移温度が１９０℃以上の樹脂２０と、を具備する半導体装置である。 （もっと読む）

【課題】ゲート電極とソース電極との間に印加される電圧がソース電極パッドの電気抵抗による電圧降下で低下することを防止でき、安定した動作を実現できる電界効果トランジスタを提供する。
【解決手段】このＧａＮ ＨＦＥＴによれば、ボンディング部１６Ｂの第２のパッド部１６Ｂ‐２は、電極接続部１６Ａが含有する複数の接続部分１９のうちの第２の方向(ソース電極１２とドレイン電極１１が対向している方向)の一端に配置された接続部分１９の上記第２の方向の外端を電極延在方向へ延長した仮想延長線Ｌ１に関して第１のパッド部１６Ｂ‐１とは反対側に位置している。第２のパッド部１６Ｂ‐２に接続された第２のソース配線２４のボンディング箇所の第２の方向の位置を電極接続部１６Ａのソース電極１２との接続部分１９の第２の方向の位置と重ならないようにして、ソース電極１２からの電流が第２のソース配線２４に流れにくくできる。 （もっと読む）

【課題】リードフレーム上に搭載された窒化物ＦＥＴを備えスイッチング特性に優れた窒化物半導体装置を提供する。
【解決手段】窒化物ＦＥＴと、複数のリードを含むリードフレームと、を備え、前記窒化物ＦＥＴは少なくとも第１の主電極と第２の主電極と制御電極とを有し、前記リードフレームは、前記第１の主電極に接続される第１のリードと、前記第２の主電極に接続される第２のリード及び第３のリードと、前記制御電極に接続される第４のリードと、を有し、前記窒化物ＦＥＴは、前記第３のリードと前記第４のリードとの間に印加される電圧に応じて前記第１のリードと前記第２のリードとの間に電流を流すことを特徴とする窒化物半導体装置。 （もっと読む）

【課題】半導体パッケージ内における半導体素子の位置ずれを抑制することができる半導体装置を提供すること。
【解決手段】実施形態に係る半導体装置１０は、凸部２３が形成されたパッケージ基板１１、導電性の接着剤２５、およびパッケージ基板１１上に実装された半導体素子１４、を具備する。パッケージ基板１１は、少なくとも２箇所に凸部２３が形成された基板である。導電性の接着剤２５は、凸部２３を含むパッケージ基板１１上に形成される。パッケージ基板１１上に実装される半導体素子１４は、各凸部２３に係合する複数のバイアホール２４を有している。さらに、半導体素子１４は、少なくとも２箇所のバイアホール２４が、各凸部２３に接着剤２５を介して係合するようにパッケージ基板１１上に実装される。 （もっと読む）

【課題】差分周波数Δｆが数百ＭＨｚにおいても高周波半導体チップのドレイン端面の電圧が平滑化された半導体装置を提供する。
【解決手段】高周波半導体チップと、高周波半導体チップの入力側に配置された入力側分布回路と、高周波半導体チップの出力側に配置された出力側分布回路と、入力側分布回路に接続された高周波入力端子と、出力側分布回路に接続された高周波出力端子と、高周波半導体チップのドレイン端子電極近傍に配置された平滑化キャパシタとを備え、高周波半導体チップと、入力側分布回路と、出力側分布回路と、平滑化キャパシタとが１つのパッケージに収納されたことを特徴とする半導体装置。 （もっと読む）

【課題】放熱性と耐久性に優れた半導体装置およびその製造方法を提供する。
【解決手段】導電ベースプレートと、導電ベースプレート上に接合される半導体チップと、半導体チップと導電ベースプレートとの接合面の中央部に配置された第１接着剤と、半導体チップと導電ベースプレートとの接合面の周辺部に配置された第２接着剤とを備え、第１接着剤は第２接着剤よりも相対的に熱伝導率が高く、第２接着剤は第１接着剤より相対的に接合力が高い半導体装置。 （もっと読む）

【課題】横方向からのノイズに対するトランジスタ動作の影響を抑制する。
【解決手段】ＧａＮを用いたＨＥＭＴが形成されたチップ３０と、前記チップを搭載する導電性のステージ１１と、前記ステージと前記ＨＥＭＴのソースとに電気的に接続されたソースリード１２と、前記ＨＥＭＴのゲートに電気的に接続されたゲートリード１４と、前記ＨＥＭＴのドレインに電気的に接続されたドレインリード１３と、を具備し、前記ソースリード、前記ドレインリードおよび前記ゲートリードの順に配列されている半導体装置。 （もっと読む）

【課題】従来の共通基板上へのデバイスの並置構成は、電流通路の寄生のインダクタンス、抵抗、及びパッケージの放熱要件を増大し、製造コストも増大するため、III−窒化物又は他のIII−V族トランジスタをIV族ダイオードと一体化するコンパクトでコストエフェクティブなパッケージングを提供する。
【解決手段】積層複合デバイスはIV族縦型トランジスタ１２０と該IV族縦型トランジスタの上に積層されたIII−Ｖ族トランジスタ１１０とを備える。IV族縦型トランジスタのドレインがIII−Ｖ族トランジスタのソースと接触され、IV族縦型トランジスタのソースが前記積層複合デバイスの底面の複合ソースを与えるためにIII−Ｖ族トランジスタのゲートに結合され、III−Ｖ族トランジスタのドレインが積層複合デバイスの上面の複合ドレインを与える。IV族縦型トランジスタのゲートが前記積層複合デバイスの上面の複合ゲートを与える。 （もっと読む）

【課題】内部に横型トランジスタが形成されたシリコン又はＩＶ族アクティブダイの上面に、ＩＩＩ−Ｖ族アクティブダイが積層された積層複合デバイスを製作する。
【解決手段】積層複合デバイスはＩＶ族横型トランジスタ１２０と、ＩＶ族横型トランジスタの上に積層されたＩＩＩ−Ｖ族トランジスタ１１０とを備える。ＩＶ族横型トランジスタのドレインがＩＩＩ−Ｖ族トランジスタのソースと接触され、IV族横型トランジスタのソースがＩＩＩ−Ｖ族トランジスタのゲート１１６に結合されて前記複合デバイスパッケージの上面の複合ソース１０２を与え、ＩＩＩ−Ｖ族トランジスタのドレインが複合デバイスパッケージの上面の複合ドレイン１０４を与える。ＩＶ族横型トランジスタのゲート１２６が積層複合デバイスの上面の複合ゲート１０６を与え、ＩＶ族横型トランジスタの基板が積層複合デバイスの底面にある。 （もっと読む）

【課題】トランジスタの占有面積をほとんど増やすことなく、かつ、ＨＢＴとＨＦＥＴとを接続する配線による悪影響を受けないＢｉ−ＨＦＥＴ（半導体装置）を提供する。
【解決手段】基板１０１上に形成されたＨＦＥＴ１６０と、ＨＦＥＴ１６０上に形成されたＨＢＴ１７０とを備え、ＨＦＥＴ１６０は、チャネル層１０２と、コンタクト層１０４とを有し、ＨＢＴ１７０は、ＨＦＥＴ１６０のコンタクト層１０４と接続、又は、一体化されたサブコレクタ層１０７と、コレクタ層１０８と、ベース層１０９と、エミッタ層１１０と、エミッタキャップ層１１１と、エミッタコンタクト層１１２とを有し、コレクタ層１０８、ベース層１０９及びエミッタ層１１０は、メサ形状の構造体であるベースメサ領域８３０を構成し、ゲート電極２０２は、第一のコレクタ電極２０３とベースメサ領域８３０との平面的な間に設けられたリセス領域８２０内に形成されている。 （もっと読む）

【課題】電流容量が高く、かつ生じる応力が低減されてクラックの発生が抑制され、信頼性の高いパッケージを提供する。
【解決手段】パッケージ外壁１６と、パッケージ外壁１６を貫通する貫通孔と、貫通孔にはめ込まれた凸状フィードスルー２５と、凸状フィードスルー２５に固定され端子電極２１ｂとを備え、端子電極２１ｂは、相対的に線熱膨張率は低いが抵抗率が高い第１の金属層９０と、相対的に線熱膨張率は高いが抵抗率が低い第２の金属層８０ａ，８０ｂとを備える。 （もっと読む）

【課題】チップサイズの大きい高周波部品（ＭＭＩＣ）とパッケージ端子間を接続するインダクタンス成分を抑制し、高周波特性を改善したＭＭＩＣ用パッケージを提供する。
【解決手段】導体ベースプレート２００と、導体ベースプレート２００上に配置され、入力端子２４ａおよび出力端子２４ｂを有するＭＭＩＣ基板２４と、導体ベースプレート２００上に配置され、ＭＭＩＣ基板２４を囲むセラミック枠体１８０と、セラミック枠体１８０上に配置されたパッケージ入力端子２１ａおよびパッケージ出力端子２１ｂと、ＭＭＩＣ基板２４とセラミック枠体１８０との間の導体ベースプレート２００上に配置された結合用基板２５と、結合用基板２５上に配置された結合ライン２５ａとを備え、パッケージ入力端子２１ａと結合ライン２５ａ間、および結合ライン２５ａと入力端子２４ａ間とが接続されている。 （もっと読む）

【課題】ゲート電極の電界集中を緩和して耐圧の更なる向上を実現することに加え、デバイス動作速度を向上させ、アバランシェ耐量が大きく、サージに対して強く、例えばインバータ回路等に適用する場合に外部のダイオードを接続することを要せず、ホールが発生しても安定動作を得ることができる信頼性の高い高耐圧の化合物半導体装置を実現する。
【解決手段】化合物半導体積層構造２に形成された電極用リセス２Ｃを、ゲート絶縁膜６を介して電極材料で埋め込むようにゲート電極７を形成すると共に、化合物半導体積層構造２に形成されたフィールドプレート用リセス２Ｄをｐ型半導体で埋め込み、化合物半導体積層構造２とｐ型半導体層８ａで接触するフィールドプレート８を形成する。 （もっと読む）

【課題】ベース面の反りの少ないパッケージを提供する。
【解決手段】導体ベースプレート２００と、導体ベースプレート上に配置された半導体装置と、半導体装置を内在し、導体ベースプレート上に配置され、導体ベースプレートとは異なる材料からなる金属壁１６とを備え、導体ベースプレートは、対抗する1対の端面１００a・１００bが緩やかな弧を有し、金属壁も緩やかな弧を有しているので、接合時や基板実装時、キャップ半田付け時の反りの発生を抑制できる。 （もっと読む）

【課題】良好なノーマリ・オフ動作を可能とすることに加え、アバランシェ耐量が大きく、外部のダイオードを接続することを要せず、確実に安定動作を得ることができる信頼性の高い高耐圧のＨＥＭＴを得る。
【解決手段】化合物半導体積層構造２に形成された電極用リセス２Ｃを、ゲート絶縁膜６を介して電極材料で埋め込むようにゲート電極７を形成すると共に、化合物半導体積層構造２に形成された電極用リセス２Ｄを、少なくとも電極用リセス２Ｄの底面で化合物半導体積層構造２と直接的に接するように電極材料で埋め込み、化合物半導体積層構造２とショットキー接触するフィールドプレート電極８を形成する。 （もっと読む）

【課題】歩留りが高く信頼性の高いパッケージングされた半導体装置を提供する。
【解決手段】電極が形成された半導体チップと、前記電極に対応するリードと、前記電極と前記リードとを接続する金属配線と、前記金属配線と前記電極との接続部分及び前記金属配線と前記リードとの接続部分を覆う第１の樹脂部と、前記金属配線、前記第１の樹脂部及び前記半導体チップを覆う第２の樹脂部と、を有することを特徴とする半導体装置により上記課題を解決する。 （もっと読む）