高周波半導体装置
【課題】半導体チップを実装できる幅を増大し、実装基板上を有効に使用可能な高周波用半導体装置を提供する。
【解決手段】導体ベースプレートと、導体ベースプレート上に配置されたマルチセル構成の半導体チップと、導体ベースプレート上に配置され、半導体チップを内在する矩形のキャビティを形成する金属壁と、金属壁の入出力部に設けられた貫通孔とを備え、半導体チップを、金属壁に囲まれた矩形のキャビティ内において、半導体チップの長手方向が、貫通孔の設けられていない金属壁の延伸方向から０度より大で、９０度より小の所定の角度に配置した半導体装置。
【解決手段】導体ベースプレートと、導体ベースプレート上に配置されたマルチセル構成の半導体チップと、導体ベースプレート上に配置され、半導体チップを内在する矩形のキャビティを形成する金属壁と、金属壁の入出力部に設けられた貫通孔とを備え、半導体チップを、金属壁に囲まれた矩形のキャビティ内において、半導体チップの長手方向が、貫通孔の設けられていない金属壁の延伸方向から０度より大で、９０度より小の所定の角度に配置した半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、高周波半導体装置に関する。
【背景技術】
【０００２】
高周波パッケージ装置の空洞（Cavity:キャビティ）はキャビティ幅に依存した共振周波数を有し、キャビティ内に設ける高周波回路は、通常、キャビティ幅に依存した共振周波数と相違する周波数帯で用いられる。たとえば、キャビティ幅に依存した共振周波数を高周波回路の使用周波帯よりも高くしている。
【０００３】
ところで、近年、高周波パッケージ装置は高出力化している。高出力化に伴いキャビティに収納する回路素子の数が増加し、キャビティ幅が大きくなる傾向がある。キャビティ幅が大きくなると共振周波数が低くなる。その結果、キャビティ幅に依存した共振周波数と高周波回路の使用周波数が接近し、高周波回路の電気的特性が劣化する。
【０００４】
従来の高周波半導体装置においては、パッケージのキャビティは空洞共振周波数を使用周波数以上に保つために、その幅に上限がある。限られた幅に並べられるチップの大きさには上限が生じる。この上限のために、出力電力の上限やチップの密集による温度上昇が生じる。
【０００５】
より大きな出力電力を得るために電極本数を増やすと、チップの大きさ(幅)は限られているため、電極間隔を狭めることになる。電極間隔を狭めると発熱密度が高くなり、放熱しにくくなり、結果としてチップの温度が高くなる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−３２７０３１号公報
【特許文献２】特許第４５７５２４７号公報
【特許文献３】特開２００１−１８５９６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
従来の高周波半導体装置においては、パッケージの端子が対向する面の中心に配され、一方の端子から分配しながら配線を広げて、半導体チップに信号を供給し、合成しながら配線を束ねて他方の端子に繋げているため、端子の両脇付近が有効に使われていない。
【０００８】
本実施の形態は、半導体チップを実装できる幅を増大し、実装基板上を有効に使用可能な高周波半導体装置を提供する。
【課題を解決するための手段】
【０００９】
本実施の形態に係る高周波半導体装置は、導体ベースプレートと、マルチセル構成の半導体チップと、金属壁と、貫通孔とを備える。マルチセル構成の半導体チップは、導体ベースプレート上に配置される。金属壁は、導体ベースプレート上に配置され、半導体チップを内在する矩形のキャビティを形成する。貫通孔は、金属壁の入出力部に設けられる。ここで、半導体チップを、金属壁に囲まれた矩形のキャビティ内において、半導体チップの長手方向が、貫通孔の設けられていない金属壁の延伸方向から０度より大で、９０度より小の所定の角度に配置する。
【図面の簡単な説明】
【００１０】
【図１】第１の実施の形態に係る高周波半導体装置の模式的平面パターン構成図。
【図２】図１のＩ−Ｉ線に沿う模式的断面構造図。
【図３】図１のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図４】図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図５】図１のＩＶ−ＩＶ線に沿う模式的断面構造図。
【図６】比較例に係る高周波半導体装置の模式的平面パターン構成図。
【図７】第１の実施の形態に係る高周波半導体装置を収納するパッケージの模式的鳥瞰図であって、（ａ）メタルキャップ１０、（ｂ）メタルシールリング１０ａ、（ｃ）金属壁１６、（ｄ）導体ベースプレート２００、フィードスルー下層部２０、フィードスルー上層部２２およびフィードスルー下層部２０上に配置されたストリップライン１９ａ・１９ｂの模式的構成図。
【図８】（ａ）第１の実施の形態に係る高周波半導体装置を構成する半導体チップの模式的平面パターン構成の拡大図、（ｂ）図８（ａ）のＪ部分の拡大図。
【図９】第１の実施の形態に係る高周波半導体装置に搭載される半導体チップの構成例であって、図８（ｂ）のＶ−Ｖ線に沿う模式的断面構造図。
【図１０】（ａ）矩形のキャビティのほぼ対角線上に半導体チップが配置されている第１の実施の形態に係る高周波半導体装置において、入力端子Ｐｉおよび出力端子Ｐｏの配置例、（ｂ）矩形のキャビティのほぼ対角線上に半導体チップが配置されている第１の実施の形態に係る高周波半導体装置において、入力端子Ｐｉおよび出力端子Ｐｏの別の配置例。
【図１１】第２の実施の形態に係る高周波半導体装置の模式的平面パターン構成図。
【図１２】第２の実施の形態の変形例１に係る高周波半導体装置の模式的平面パターン構成図。
【図１３】第２の実施の変形例２に係る高周波半導体装置の模式的平面パターン構成図。
【発明を実施するための形態】
【００１１】
次に、図面を参照して、実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１２】
以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１３】
[第１の実施の形態]
（高周波半導体装置）
第１の実施の形態に係る高周波半導体装置１の模式的平面パターン構成は、図１に示すように表され、図１のＩ−Ｉ線に沿う模式的断面構造は、図２に示すように表され、図１のＩＩ−ＩＩ線に沿う模式的断面構造は、図３に示すように表され、図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造は、図４に示すように表され、図１のＩＶ−ＩＶ線に沿う模式的断面構造は、図５に示すように表される。
【００１４】
また、第１の実施の形態に係る高周波半導体装置１を収納するパッケージの模式的鳥瞰構成は、図７に示すように表される。図７（ａ）はメタルキャップ１０、図７（ｂ）はメタルシールリング１０ａ、図７（ｃ）は、金属壁１６、図７（ｄ）は、導体ベースプレート２００、フィードスルー下層部２０、フィードスルー上層部２２およびフィードスルー下層部２０上に配置されたストリップライン１９ａ・１９ｂの模式的構成をそれぞれ表す。
【００１５】
第１の実施の形態に係る高周波半導体装置１は、図１〜図５、および図７に示すように、導体ベースプレート２００と、導体ベースプレート２００上に配置されたマルチセル構成の半導体チップ２４ａ・２４ｂと、導体ベースプレート２００上に配置され、半導体チップ２４ａ・２４ｂを内在する矩形のキャビティを形成する金属壁１６と、金属壁１６の入出力部に設けられた貫通孔３４とを備える。ここで、半導体チップ２４ａ・２４ｂを、金属壁１６に囲まれた矩形のキャビティ内において、半導体チップ２４ａ・２４ｂの長手方向が、貫通孔３４の設けられていない金属壁の延伸方向から０度より大で、９０度より小の所定の角度に配置する。
【００１６】
また、第１の実施の形態に係る高周波半導体装置１は、図１〜図５、および図７に示すように、金属壁１６上に配置されたメタルシールリング１０ａと、メタルシールリング１０ａ上に配置されたメタルキャップ１０とを備え、導体ベースプレート２００と、導体ベースプレート２００上に配置された金属壁１６と、金属壁１６上に配置されたメタルキャップ１０によって、矩形状のキャビティが形成される。
【００１７】
また、第１の実施の形態に係る高周波半導体装置１は、図１〜図５、および図７に示すように、金属壁１６に囲まれた導体ベースプレート２００上に半導体チップ２４ａ・２４ｂに隣接して配置された入力回路基板２６および出力回路基板２８と、入力回路基板２６上に配置された入力整合回路１７ａ・１７ｂ・入力分配回路１７ｃ・ストリップライン１７ｄと、出力回路基板２８上に配置された出力整合回路１８ａ・１８ｂ・出力合成回路１８ｃ・ストリップライン１８ｄと、半導体チップ２４ａ・２４ｂと入力整合回路１７ａ・１７ｂ・出力整合回路１８ａ・１８ｂを接続する複数本の入力ボンディングワイヤ１２ａ・１２ｂ・複数本の出力ボンディングワイヤ１４ａ・１４ｂとを備える。
【００１８】
ここで、図１に示すように、入力ボンディングワイヤ１２ａ・１２ｂおよび出力ボンディングワイヤ１４ａ・１４ｂは、半導体チップ２４ａ・２４ｂに対して平面上で９０°の角度を有する。
【００１９】
また、第１の実施の形態に係る高周波半導体装置１は、図１〜図５、および図７に示すように、貫通孔３４にはめ込まれ、かつ導体ベースプレート２００上に配置されたフィードスルー下層部２０と、貫通孔３４にはめ込まれ、かつフィードスルー下層部２０上に配置されたフィードスルー上層部２２と、フィードスルー下層部２０とフィードスルー上層部２２の間に配置された入力ストリップライン１９ａおよび出力ストリップライン１９ｂと、入力ストリップライン１９ａおよび出力ストリップライン１９ｂ上にそれぞれ配置された入力端子電極２１ａおよび出力端子電極２１ｂとを備える。
【００２０】
第１の実施の形態に係る高周波半導体装置１においては、図１に示すように、複数チップの半導体チップ２４ａ・２４ｂを配置している。ここで、図１においては、２チップ構成の例が示されているが、さらに３チップ以上であっても同様に構成可能である。
【００２１】
また、第１の実施の形態に係る高周波半導体装置１においては、図１に示すように、２合成の回路パターン例が示されているが、4合成の回路パターン、６合成の回路パターンなどにも同様に適用可能である。
【００２２】
また、第１の実施の形態に係る高周波半導体装置１においては、図１に示すように、半導体チップ２４ａ・２４ｂを金属壁１６に囲まれた矩形のキャビティの１つの対角線にほぼ平行に配置している。
【００２３】
また、第１の実施の形態に係る高周波半導体装置１においては、図１に示すように、入力回路基板２６および出力回路基板２８は、上記の対角線に対してほぼ直交する線上に配置しても良い。
【００２４】
また、第１の実施の形態に係る高周波半導体装置１においては、図１に示すように、入力端子電極２１ａおよび出力端子電極２１ｂは、上記の対角線に対してほぼ直交する方向に配置しても良い。
【００２５】
また、第１の実施の形態に係る高周波半導体装置１においては、図１に示すように、入力回路基板および出力回路基板は、三角形状を有していても良い。
【００２６】
導体ベースプレート２００は、例えば、銅、モリブデン、銅モリブデン合金などの導電性金属によって形成されている。さらに、導体ベースプレート２００の表面には、例えば、Ａｕ、Ｎｉ、Ａｇ、Ａｇ−Ｐｔ合金、Ａｇ−Ｐｄ合金などのメッキ導体を形成してもよい。
【００２７】
金属壁１６は、例えば、Ｆｅ-Ｎｉ-Ｃｏ、アルミニウム、モリブデン、銅モリブデン合金などの導電性金属によって形成される。
【００２８】
金属壁１６の上面には、メタルシールリング１０ａを介して、半田付けのためのハンダメタル層（図示省略）が形成される。ハンダメタル層としては、例えば、金ゲルマニウム合金、金錫合金などから形成可能である。
【００２９】
メタルキャップ１０は、図１に示すように、平板形状を備える。メタルキャップ１０は、例えば、Fe-Ni-Co、アルミニウム、モリブデン、銅モリブデン合金などの導電性金属によって形成される。
【００３０】
また、フィードスルー下層部２０とフィードスルー上層部２２は、例えば、セラミックで形成されていても良い。セラミックの材質としては、例えば、アルミナ（Ａｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）などから形成可能である。
【００３１】
また、端子電極２１ａ・２１ｂは、ストリップライン１９ａ・１９ｂ上に銀ロウ付けなどによって固定されている。
【００３２】
一方、比較例に係る高周波半導体装置１ａの模式的平面パターン構成は、図６に示すように表される。比較例に係る高周波半導体装置１ａにおいては、半導体チップ２４ａ・２４ｂを、半導体チップ２４ａ・２４ｂの長手方向が貫通孔３４が配置された金属壁１６に対して平行に配置している。比較例に係る高周波半導体装置１ａにおいては、矩形のキャビティにおいて、辺と並行して半導体チップ２４ａ・２４ｂを配しているため、半導体チップ２４ａ・２４ｂチップを配置できる幅はキャビティーの辺の長さ以下となる。
【００３３】
第１の実施の形態に係る高周波半導体装置１においては、半導体チップ２４ａ・２４ｂを所定の角度に回転させて配置するため、キャビティ内の導体ベースプレート上を有効に活用することができる。例えば、半導体チップ２４ａ・２４ｂを４５°回転させて配置する場合には、半導体チップ２４ａ・２４ｂを実装できる幅が比較例に比べて、約１．４倍となる。
【００３４】
第１の実施の形態に係る高周波半導体装置１においては、入力側のフィードスルー構成（２０・１９ａ・２２）と出力側のフィードスルー構成（２０・１９ｂ・２２）は、図１に示すように、導体ベースプレート２００上の互いに対向する辺上において、シフトして配置され、従って、入力端子電極２１ａ・出力端子電極２１ｂもシフトして配置されている。
【００３５】
（半導体素子構造）
第１の実施の形態に係る高周波半導体装置１に搭載される半導体チップ２４の模式的平面パターン構成の拡大図は、図８（ａ）に示すように表され、図８（ａ）のＪ部分の拡大図は、図８（ｂ）に示すように表される。また、実施の形態に係る高周波半導体装置に搭載される半導体チップ２４の構成例であって、図８（ｂ）のＶ−Ｖ線に沿う模式的断面構成例は、図９に示すように表される。
【００３６】
第１の実施の形態に係る高周波半導体装置１に搭載される半導体チップ２４において、複数のＦＥＴセルＦＥＴ１〜ＦＥＴ８は、図８に示すように、半導体基板１１０と、半導体基板１１０の第１表面に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２と、半導体基板１１０の第１表面に配置され、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極Ｇ１，Ｇ２，…，Ｇ８、複数のソース端子電極Ｓ１，Ｓ２，…，Ｓ９よびドレイン端子電極Ｄ１，Ｄ２，…，Ｄ８と、ソース端子電極Ｓ１，Ｓ２，…，Ｓ９の下部に配置されたＶＩＡホールＳＣ１，ＳＣ２，…，ＳＣ９と、半導体基板１１０の第１表面と反対側の第２表面に配置され、ソース端子電極Ｓ１，Ｓ２，…，Ｓ９に対してＶＩＡホールＳＣ１，ＳＣ２，…，ＳＣ９を介して接続された接地電極（図示省略）とを備える。
【００３７】
ＶＩＡホールＳＣ１，ＳＣ２，…，ＳＣ９の内壁に形成されたバリア金属層（図示省略）およびバリア金属層上に形成され、ＶＩＡホールを充填する充填金属層（図示省略）を介してソース端子電極Ｓ１，Ｓ２，…，Ｓ９は、接地電極（図示省略）に接続される。
【００３８】
ゲート端子電極Ｇ１，Ｇ２，…，Ｇ８には、ボンディングワイヤ１２が接続され、ドレイン端子電極Ｄ１，Ｄ２，…，Ｄ８には、ボンディングワイヤ１４が接続される。
【００３９】
半導体基板１１０は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかである。
【００４０】
（構造例）
第１の実施の形態に係る高周波半導体装置１に搭載される半導体チップ２４のＦＥＴセルの構成例は、図９に示すように、半導体基板１１０と、半導体基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０、ゲートフィンガー電極（Ｇ）１２４およびドレインフィンガー電極（Ｄ）１２２とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１１６が形成されている。図９に示す構成例では、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が示されている。
【００４１】
ソースフィンガー電極１２０およびドレインフィンガー電極１２２は、例えば、Ｔｉ／Ａｌなどで形成される。ゲートフィンガー電極１２４は、例えばＮｉ／Ａｕなどで形成することができる。
【００４２】
なお、実施の形態に係る高周波半導体装置に搭載される半導体チップ２４において、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２の長手方向のパターン長は、マイクロ波／ミリ波／サブミリ波と動作周波数が高くなるにつれて、短く設定される。例えば、ミリ波帯においては、パターン長は、約２５μｍ〜５０μｍである。
【００４３】
また、ソースフィンガー電極１２０の幅は、例えば、約４０μｍ程度であり、ソース端子電極Ｓ１，Ｓ２，…，Ｓ９の幅は、例えば、約１００μｍ程度である。また、ＶＩＡホールＳＣ１，ＳＣ２，…，ＳＣ９の形成幅は、例えば、約１０μｍ〜４０μｍ程度である。
【００４４】
矩形のキャビティのほぼ対角線上に半導体チップ２４ａ・２４ｂが配置されている第１の実施の形態に係る高周波半導体装置１において、入力端子Ｐｉおよび出力端子Ｐｏの配置例は、図１０（ａ）および図１０（ｂ）に示すように表される。図１０（ａ）では、金属壁１６の対向する辺に入力端子Ｐｉおよび出力端子Ｐｏが配置されている。一方、図１０（ｂ）では、金属壁１６の隣り合う辺に入力端子Ｐｉおよび出力端子Ｐｏが配置されている。
【００４５】
第１の実施の形態によれば、半導体チップ２４ａ・２４ｂを、金属壁１６に囲まれた矩形のキャビティ内において、半導体チップ２４ａ・２４ｂの長手方向が、貫通孔３４の設けられていない金属壁１６の延伸方向から０度より大で、９０度より小の所定の角度θに配置することによって、金属壁１６に囲まれた矩形のキャビティ内の導体ベースプレート領域を有効利用することができる。
【００４６】
第１の実施の形態によれば、マイクロ波やミリ波などの高周波帯で用いる高周波回路を空洞内に収納した高周波半導体装置において、半導体チップを実装できる幅を増大し、実装基板上を有効に使用可能な高周波用半導体装置を提供することができる。
【００４７】
[第２の実施の形態]
第２の実施の形態に係る高周波半導体装置の模式的平面パターン構成は、図１１に示すように表される。また、第２の実施の形態の変形例１および変形例２に係る高周波半導体装置の模式的平面パターン構成は、図１２〜図１３に示すように表される。
【００４８】
第２の実施の形態およびその変形例１〜変形例２に係る高周波半導体装置１においては、図１１〜図１３に示すように、複数チップの半導体チップ２４ａ・２４ｂを矩形のキャビティのほぼ対角線上に配置し、かつ出力ボンディングワイヤ１４ａ・１４ｂを、半導体チップ２４ａ・２４ｂに対して平面上で９０°以下の所定の角度で斜めに配置している。ここで、図１１〜図１３においては、２チップ構成の例が示されているが、さらに３チップ以上であっても良い。
【００４９】
第２の実施の形態に係る高周波半導体装置１においては、図１１に示すように、半導体チップ２４ａ・２４ｂの長手方向が、それぞれ金属壁１６の２つの対角線にほぼ並行になるように配置されている。
【００５０】
また、出力ボンディングワイヤ１４ａ・１４ｂは、半導体チップ２４ａ・２４ｂに対して平面上で約＋４５°の角度を有する。尚、入力ボンディングワイヤ１２ａ・１２ｂは、半導体チップ２４ａ・２４ｂに対して平面上で実質的に９０°となるように配置されている。
【００５１】
また、第２の実施の形態の変形例１に係る高周波半導体装置１においては、図１２に示すように、半導体チップ２４ａ・２４ｂを、金属壁１６の対角線に対して実質的に平行に配置すると共に、出力ボンディングワイヤ１４ａ・１４ｂは、半導体チップ２４ａ・２４ｂに対して平面上で約−４５°の角度を有する。尚、入力ボンディングワイヤ１２ａ・１２ｂは、半導体チップ２４ａ・２４ｂに対して平面上で実質的に９０°となるように配置されている。
【００５２】
また、第２の実施の形態の変形例２に係る高周波半導体装置１においては、図１３に示すように、半導体チップ２４ａ・２４ｂを、金属壁１６の対角線に対して実質的に平行に配置すると共に、出力ボンディングワイヤ１４ａ・１４ｂは、半導体チップ２４ａ・２４ｂに対して平面上で約＋４５°の角度を有する。尚、入力ボンディングワイヤ１２ａ・１２ｂは、半導体チップ２４ａ・２４ｂに対して平面上で実質的に９０°となるように配置されている。
【００５３】
第２の実施の形態およびその変形例１〜変形例２に係る高周波半導体装置１は、図１１〜図１３に示すように、導体ベースプレート２００と、導体ベースプレート２００上に配置された複数チップのマルチセル構成の半導体チップ２４ａ・２４ｂと、半導体チップ２４ａ・２４ｂを内在し、導体ベースプレート２００上に配置された金属壁１６と、金属壁１６に囲まれた導体ベースプレート２００上に半導体チップ２４ａ・２４ｂに隣接して配置された入力回路基板２６・出力回路基板２８と、入力回路基板２６上に配置された入力整合回路１７ａ・１７ｂ・入力分配回路１７ｃ・ストリップライン１７ｄと、出力回路基板２８上に配置された出力整合回路１８ａ・１８ｂ・出力合成回路１８ｃ・ストリップライン１８ｄと、半導体チップ２４ａ・２４ｂと入力整合回路１７ａ・１７ｂおよび出力整合回路１８ａ・１８ｂを接続する複数本の入力ボンディングワイヤ１２ａ・１２ｂ・複数本の出力ボンディングワイヤ１４ａ・１４ｂとを備える。ここで、出力ボンディングワイヤ１４ａ・１４ｂは、半導体チップ２４ａ・２４ｂに対して平面上で９０°以下の所定の角度を有する。尚、入力ボンディングワイヤ１２ａ・１２ｂは、半導体チップ２４ａ・２４ｂに対して平面上で実質的に９０°となるように配置されているが、出力ボンディングワイヤ１４ａ・１４ｂと同様に、半導体チップ２４ａ・２４ｂに対して平面上で９０°以下の所定の角度を有していても良い。その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
【００５４】
[その他の実施の形態]
本実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００５５】
なお、実施の形態に係る高周波半導体装置に搭載される半導体チップとしては、ＦＥＴ、ＨＥＭＴに限らず、ＬＤＭＯＳ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子なども適用できることは言うまでもない。
【００５６】
このように、ここでは記載していない様々な実施の形態などを含む。
【符号の説明】
【００５７】
１…高周波半導体装置
１０…メタルキャップ
１０ａ…メタルシールリング
１１、１２ａ、１２ｂ、１４ａ、１４ｂ、１５…ボンディングワイヤ
１６…パッケージ外壁（金属壁）
１７ａ、１７ｂ…入力整合回路
１７ｃ…入力分配回路
１８ａ、１８ｂ…出力整合回路
１８ｃ…出力合成回路
１７ｄ、１８ｄ、１９ａ、１９ｂ…ストリップライン
２０…フィードスルー下層部
２１、２１ａ、２１ｂ…端子電極
２２…フィードスルー上層部
２４、２４ａ、２４ｂ…半導体チップ
２６…入力回路基板
２８…出力回路基板
３４…貫通孔
１１０…半導体基板
１１２…窒化物系化合物半導体層（ＧａＮエピタキシャル成長層）
１１６…２次元電子ガス（２ＤＥＧ）層
１１８…アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）
１２０…ソースフィンガー電極
１２２…ドレインフィンガー電極
１２４…ゲートフィンガー電極
２００…導体ベースプレート
Ｇ，Ｇ１，Ｇ２，…，Ｇ８…ゲート端子電極
Ｓ，Ｓ１，Ｓ１，…，Ｓ９…ソース端子電極
Ｄ，Ｄ１，Ｄ２，…，Ｄ８…ドレイン端子電極
ＳＣ１，ＳＣ２，…，ＳＣ９…ＶＩＡホール
【技術分野】
【０００１】
本発明の実施形態は、高周波半導体装置に関する。
【背景技術】
【０００２】
高周波パッケージ装置の空洞（Cavity:キャビティ）はキャビティ幅に依存した共振周波数を有し、キャビティ内に設ける高周波回路は、通常、キャビティ幅に依存した共振周波数と相違する周波数帯で用いられる。たとえば、キャビティ幅に依存した共振周波数を高周波回路の使用周波帯よりも高くしている。
【０００３】
ところで、近年、高周波パッケージ装置は高出力化している。高出力化に伴いキャビティに収納する回路素子の数が増加し、キャビティ幅が大きくなる傾向がある。キャビティ幅が大きくなると共振周波数が低くなる。その結果、キャビティ幅に依存した共振周波数と高周波回路の使用周波数が接近し、高周波回路の電気的特性が劣化する。
【０００４】
従来の高周波半導体装置においては、パッケージのキャビティは空洞共振周波数を使用周波数以上に保つために、その幅に上限がある。限られた幅に並べられるチップの大きさには上限が生じる。この上限のために、出力電力の上限やチップの密集による温度上昇が生じる。
【０００５】
より大きな出力電力を得るために電極本数を増やすと、チップの大きさ(幅)は限られているため、電極間隔を狭めることになる。電極間隔を狭めると発熱密度が高くなり、放熱しにくくなり、結果としてチップの温度が高くなる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−３２７０３１号公報
【特許文献２】特許第４５７５２４７号公報
【特許文献３】特開２００１−１８５９６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
従来の高周波半導体装置においては、パッケージの端子が対向する面の中心に配され、一方の端子から分配しながら配線を広げて、半導体チップに信号を供給し、合成しながら配線を束ねて他方の端子に繋げているため、端子の両脇付近が有効に使われていない。
【０００８】
本実施の形態は、半導体チップを実装できる幅を増大し、実装基板上を有効に使用可能な高周波半導体装置を提供する。
【課題を解決するための手段】
【０００９】
本実施の形態に係る高周波半導体装置は、導体ベースプレートと、マルチセル構成の半導体チップと、金属壁と、貫通孔とを備える。マルチセル構成の半導体チップは、導体ベースプレート上に配置される。金属壁は、導体ベースプレート上に配置され、半導体チップを内在する矩形のキャビティを形成する。貫通孔は、金属壁の入出力部に設けられる。ここで、半導体チップを、金属壁に囲まれた矩形のキャビティ内において、半導体チップの長手方向が、貫通孔の設けられていない金属壁の延伸方向から０度より大で、９０度より小の所定の角度に配置する。
【図面の簡単な説明】
【００１０】
【図１】第１の実施の形態に係る高周波半導体装置の模式的平面パターン構成図。
【図２】図１のＩ−Ｉ線に沿う模式的断面構造図。
【図３】図１のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図４】図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図５】図１のＩＶ−ＩＶ線に沿う模式的断面構造図。
【図６】比較例に係る高周波半導体装置の模式的平面パターン構成図。
【図７】第１の実施の形態に係る高周波半導体装置を収納するパッケージの模式的鳥瞰図であって、（ａ）メタルキャップ１０、（ｂ）メタルシールリング１０ａ、（ｃ）金属壁１６、（ｄ）導体ベースプレート２００、フィードスルー下層部２０、フィードスルー上層部２２およびフィードスルー下層部２０上に配置されたストリップライン１９ａ・１９ｂの模式的構成図。
【図８】（ａ）第１の実施の形態に係る高周波半導体装置を構成する半導体チップの模式的平面パターン構成の拡大図、（ｂ）図８（ａ）のＪ部分の拡大図。
【図９】第１の実施の形態に係る高周波半導体装置に搭載される半導体チップの構成例であって、図８（ｂ）のＶ−Ｖ線に沿う模式的断面構造図。
【図１０】（ａ）矩形のキャビティのほぼ対角線上に半導体チップが配置されている第１の実施の形態に係る高周波半導体装置において、入力端子Ｐｉおよび出力端子Ｐｏの配置例、（ｂ）矩形のキャビティのほぼ対角線上に半導体チップが配置されている第１の実施の形態に係る高周波半導体装置において、入力端子Ｐｉおよび出力端子Ｐｏの別の配置例。
【図１１】第２の実施の形態に係る高周波半導体装置の模式的平面パターン構成図。
【図１２】第２の実施の形態の変形例１に係る高周波半導体装置の模式的平面パターン構成図。
【図１３】第２の実施の変形例２に係る高周波半導体装置の模式的平面パターン構成図。
【発明を実施するための形態】
【００１１】
次に、図面を参照して、実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１２】
以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１３】
[第１の実施の形態]
（高周波半導体装置）
第１の実施の形態に係る高周波半導体装置１の模式的平面パターン構成は、図１に示すように表され、図１のＩ−Ｉ線に沿う模式的断面構造は、図２に示すように表され、図１のＩＩ−ＩＩ線に沿う模式的断面構造は、図３に示すように表され、図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造は、図４に示すように表され、図１のＩＶ−ＩＶ線に沿う模式的断面構造は、図５に示すように表される。
【００１４】
また、第１の実施の形態に係る高周波半導体装置１を収納するパッケージの模式的鳥瞰構成は、図７に示すように表される。図７（ａ）はメタルキャップ１０、図７（ｂ）はメタルシールリング１０ａ、図７（ｃ）は、金属壁１６、図７（ｄ）は、導体ベースプレート２００、フィードスルー下層部２０、フィードスルー上層部２２およびフィードスルー下層部２０上に配置されたストリップライン１９ａ・１９ｂの模式的構成をそれぞれ表す。
【００１５】
第１の実施の形態に係る高周波半導体装置１は、図１〜図５、および図７に示すように、導体ベースプレート２００と、導体ベースプレート２００上に配置されたマルチセル構成の半導体チップ２４ａ・２４ｂと、導体ベースプレート２００上に配置され、半導体チップ２４ａ・２４ｂを内在する矩形のキャビティを形成する金属壁１６と、金属壁１６の入出力部に設けられた貫通孔３４とを備える。ここで、半導体チップ２４ａ・２４ｂを、金属壁１６に囲まれた矩形のキャビティ内において、半導体チップ２４ａ・２４ｂの長手方向が、貫通孔３４の設けられていない金属壁の延伸方向から０度より大で、９０度より小の所定の角度に配置する。
【００１６】
また、第１の実施の形態に係る高周波半導体装置１は、図１〜図５、および図７に示すように、金属壁１６上に配置されたメタルシールリング１０ａと、メタルシールリング１０ａ上に配置されたメタルキャップ１０とを備え、導体ベースプレート２００と、導体ベースプレート２００上に配置された金属壁１６と、金属壁１６上に配置されたメタルキャップ１０によって、矩形状のキャビティが形成される。
【００１７】
また、第１の実施の形態に係る高周波半導体装置１は、図１〜図５、および図７に示すように、金属壁１６に囲まれた導体ベースプレート２００上に半導体チップ２４ａ・２４ｂに隣接して配置された入力回路基板２６および出力回路基板２８と、入力回路基板２６上に配置された入力整合回路１７ａ・１７ｂ・入力分配回路１７ｃ・ストリップライン１７ｄと、出力回路基板２８上に配置された出力整合回路１８ａ・１８ｂ・出力合成回路１８ｃ・ストリップライン１８ｄと、半導体チップ２４ａ・２４ｂと入力整合回路１７ａ・１７ｂ・出力整合回路１８ａ・１８ｂを接続する複数本の入力ボンディングワイヤ１２ａ・１２ｂ・複数本の出力ボンディングワイヤ１４ａ・１４ｂとを備える。
【００１８】
ここで、図１に示すように、入力ボンディングワイヤ１２ａ・１２ｂおよび出力ボンディングワイヤ１４ａ・１４ｂは、半導体チップ２４ａ・２４ｂに対して平面上で９０°の角度を有する。
【００１９】
また、第１の実施の形態に係る高周波半導体装置１は、図１〜図５、および図７に示すように、貫通孔３４にはめ込まれ、かつ導体ベースプレート２００上に配置されたフィードスルー下層部２０と、貫通孔３４にはめ込まれ、かつフィードスルー下層部２０上に配置されたフィードスルー上層部２２と、フィードスルー下層部２０とフィードスルー上層部２２の間に配置された入力ストリップライン１９ａおよび出力ストリップライン１９ｂと、入力ストリップライン１９ａおよび出力ストリップライン１９ｂ上にそれぞれ配置された入力端子電極２１ａおよび出力端子電極２１ｂとを備える。
【００２０】
第１の実施の形態に係る高周波半導体装置１においては、図１に示すように、複数チップの半導体チップ２４ａ・２４ｂを配置している。ここで、図１においては、２チップ構成の例が示されているが、さらに３チップ以上であっても同様に構成可能である。
【００２１】
また、第１の実施の形態に係る高周波半導体装置１においては、図１に示すように、２合成の回路パターン例が示されているが、4合成の回路パターン、６合成の回路パターンなどにも同様に適用可能である。
【００２２】
また、第１の実施の形態に係る高周波半導体装置１においては、図１に示すように、半導体チップ２４ａ・２４ｂを金属壁１６に囲まれた矩形のキャビティの１つの対角線にほぼ平行に配置している。
【００２３】
また、第１の実施の形態に係る高周波半導体装置１においては、図１に示すように、入力回路基板２６および出力回路基板２８は、上記の対角線に対してほぼ直交する線上に配置しても良い。
【００２４】
また、第１の実施の形態に係る高周波半導体装置１においては、図１に示すように、入力端子電極２１ａおよび出力端子電極２１ｂは、上記の対角線に対してほぼ直交する方向に配置しても良い。
【００２５】
また、第１の実施の形態に係る高周波半導体装置１においては、図１に示すように、入力回路基板および出力回路基板は、三角形状を有していても良い。
【００２６】
導体ベースプレート２００は、例えば、銅、モリブデン、銅モリブデン合金などの導電性金属によって形成されている。さらに、導体ベースプレート２００の表面には、例えば、Ａｕ、Ｎｉ、Ａｇ、Ａｇ−Ｐｔ合金、Ａｇ−Ｐｄ合金などのメッキ導体を形成してもよい。
【００２７】
金属壁１６は、例えば、Ｆｅ-Ｎｉ-Ｃｏ、アルミニウム、モリブデン、銅モリブデン合金などの導電性金属によって形成される。
【００２８】
金属壁１６の上面には、メタルシールリング１０ａを介して、半田付けのためのハンダメタル層（図示省略）が形成される。ハンダメタル層としては、例えば、金ゲルマニウム合金、金錫合金などから形成可能である。
【００２９】
メタルキャップ１０は、図１に示すように、平板形状を備える。メタルキャップ１０は、例えば、Fe-Ni-Co、アルミニウム、モリブデン、銅モリブデン合金などの導電性金属によって形成される。
【００３０】
また、フィードスルー下層部２０とフィードスルー上層部２２は、例えば、セラミックで形成されていても良い。セラミックの材質としては、例えば、アルミナ（Ａｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）などから形成可能である。
【００３１】
また、端子電極２１ａ・２１ｂは、ストリップライン１９ａ・１９ｂ上に銀ロウ付けなどによって固定されている。
【００３２】
一方、比較例に係る高周波半導体装置１ａの模式的平面パターン構成は、図６に示すように表される。比較例に係る高周波半導体装置１ａにおいては、半導体チップ２４ａ・２４ｂを、半導体チップ２４ａ・２４ｂの長手方向が貫通孔３４が配置された金属壁１６に対して平行に配置している。比較例に係る高周波半導体装置１ａにおいては、矩形のキャビティにおいて、辺と並行して半導体チップ２４ａ・２４ｂを配しているため、半導体チップ２４ａ・２４ｂチップを配置できる幅はキャビティーの辺の長さ以下となる。
【００３３】
第１の実施の形態に係る高周波半導体装置１においては、半導体チップ２４ａ・２４ｂを所定の角度に回転させて配置するため、キャビティ内の導体ベースプレート上を有効に活用することができる。例えば、半導体チップ２４ａ・２４ｂを４５°回転させて配置する場合には、半導体チップ２４ａ・２４ｂを実装できる幅が比較例に比べて、約１．４倍となる。
【００３４】
第１の実施の形態に係る高周波半導体装置１においては、入力側のフィードスルー構成（２０・１９ａ・２２）と出力側のフィードスルー構成（２０・１９ｂ・２２）は、図１に示すように、導体ベースプレート２００上の互いに対向する辺上において、シフトして配置され、従って、入力端子電極２１ａ・出力端子電極２１ｂもシフトして配置されている。
【００３５】
（半導体素子構造）
第１の実施の形態に係る高周波半導体装置１に搭載される半導体チップ２４の模式的平面パターン構成の拡大図は、図８（ａ）に示すように表され、図８（ａ）のＪ部分の拡大図は、図８（ｂ）に示すように表される。また、実施の形態に係る高周波半導体装置に搭載される半導体チップ２４の構成例であって、図８（ｂ）のＶ−Ｖ線に沿う模式的断面構成例は、図９に示すように表される。
【００３６】
第１の実施の形態に係る高周波半導体装置１に搭載される半導体チップ２４において、複数のＦＥＴセルＦＥＴ１〜ＦＥＴ８は、図８に示すように、半導体基板１１０と、半導体基板１１０の第１表面に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２と、半導体基板１１０の第１表面に配置され、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極Ｇ１，Ｇ２，…，Ｇ８、複数のソース端子電極Ｓ１，Ｓ２，…，Ｓ９よびドレイン端子電極Ｄ１，Ｄ２，…，Ｄ８と、ソース端子電極Ｓ１，Ｓ２，…，Ｓ９の下部に配置されたＶＩＡホールＳＣ１，ＳＣ２，…，ＳＣ９と、半導体基板１１０の第１表面と反対側の第２表面に配置され、ソース端子電極Ｓ１，Ｓ２，…，Ｓ９に対してＶＩＡホールＳＣ１，ＳＣ２，…，ＳＣ９を介して接続された接地電極（図示省略）とを備える。
【００３７】
ＶＩＡホールＳＣ１，ＳＣ２，…，ＳＣ９の内壁に形成されたバリア金属層（図示省略）およびバリア金属層上に形成され、ＶＩＡホールを充填する充填金属層（図示省略）を介してソース端子電極Ｓ１，Ｓ２，…，Ｓ９は、接地電極（図示省略）に接続される。
【００３８】
ゲート端子電極Ｇ１，Ｇ２，…，Ｇ８には、ボンディングワイヤ１２が接続され、ドレイン端子電極Ｄ１，Ｄ２，…，Ｄ８には、ボンディングワイヤ１４が接続される。
【００３９】
半導体基板１１０は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかである。
【００４０】
（構造例）
第１の実施の形態に係る高周波半導体装置１に搭載される半導体チップ２４のＦＥＴセルの構成例は、図９に示すように、半導体基板１１０と、半導体基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０、ゲートフィンガー電極（Ｇ）１２４およびドレインフィンガー電極（Ｄ）１２２とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１１６が形成されている。図９に示す構成例では、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が示されている。
【００４１】
ソースフィンガー電極１２０およびドレインフィンガー電極１２２は、例えば、Ｔｉ／Ａｌなどで形成される。ゲートフィンガー電極１２４は、例えばＮｉ／Ａｕなどで形成することができる。
【００４２】
なお、実施の形態に係る高周波半導体装置に搭載される半導体チップ２４において、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２の長手方向のパターン長は、マイクロ波／ミリ波／サブミリ波と動作周波数が高くなるにつれて、短く設定される。例えば、ミリ波帯においては、パターン長は、約２５μｍ〜５０μｍである。
【００４３】
また、ソースフィンガー電極１２０の幅は、例えば、約４０μｍ程度であり、ソース端子電極Ｓ１，Ｓ２，…，Ｓ９の幅は、例えば、約１００μｍ程度である。また、ＶＩＡホールＳＣ１，ＳＣ２，…，ＳＣ９の形成幅は、例えば、約１０μｍ〜４０μｍ程度である。
【００４４】
矩形のキャビティのほぼ対角線上に半導体チップ２４ａ・２４ｂが配置されている第１の実施の形態に係る高周波半導体装置１において、入力端子Ｐｉおよび出力端子Ｐｏの配置例は、図１０（ａ）および図１０（ｂ）に示すように表される。図１０（ａ）では、金属壁１６の対向する辺に入力端子Ｐｉおよび出力端子Ｐｏが配置されている。一方、図１０（ｂ）では、金属壁１６の隣り合う辺に入力端子Ｐｉおよび出力端子Ｐｏが配置されている。
【００４５】
第１の実施の形態によれば、半導体チップ２４ａ・２４ｂを、金属壁１６に囲まれた矩形のキャビティ内において、半導体チップ２４ａ・２４ｂの長手方向が、貫通孔３４の設けられていない金属壁１６の延伸方向から０度より大で、９０度より小の所定の角度θに配置することによって、金属壁１６に囲まれた矩形のキャビティ内の導体ベースプレート領域を有効利用することができる。
【００４６】
第１の実施の形態によれば、マイクロ波やミリ波などの高周波帯で用いる高周波回路を空洞内に収納した高周波半導体装置において、半導体チップを実装できる幅を増大し、実装基板上を有効に使用可能な高周波用半導体装置を提供することができる。
【００４７】
[第２の実施の形態]
第２の実施の形態に係る高周波半導体装置の模式的平面パターン構成は、図１１に示すように表される。また、第２の実施の形態の変形例１および変形例２に係る高周波半導体装置の模式的平面パターン構成は、図１２〜図１３に示すように表される。
【００４８】
第２の実施の形態およびその変形例１〜変形例２に係る高周波半導体装置１においては、図１１〜図１３に示すように、複数チップの半導体チップ２４ａ・２４ｂを矩形のキャビティのほぼ対角線上に配置し、かつ出力ボンディングワイヤ１４ａ・１４ｂを、半導体チップ２４ａ・２４ｂに対して平面上で９０°以下の所定の角度で斜めに配置している。ここで、図１１〜図１３においては、２チップ構成の例が示されているが、さらに３チップ以上であっても良い。
【００４９】
第２の実施の形態に係る高周波半導体装置１においては、図１１に示すように、半導体チップ２４ａ・２４ｂの長手方向が、それぞれ金属壁１６の２つの対角線にほぼ並行になるように配置されている。
【００５０】
また、出力ボンディングワイヤ１４ａ・１４ｂは、半導体チップ２４ａ・２４ｂに対して平面上で約＋４５°の角度を有する。尚、入力ボンディングワイヤ１２ａ・１２ｂは、半導体チップ２４ａ・２４ｂに対して平面上で実質的に９０°となるように配置されている。
【００５１】
また、第２の実施の形態の変形例１に係る高周波半導体装置１においては、図１２に示すように、半導体チップ２４ａ・２４ｂを、金属壁１６の対角線に対して実質的に平行に配置すると共に、出力ボンディングワイヤ１４ａ・１４ｂは、半導体チップ２４ａ・２４ｂに対して平面上で約−４５°の角度を有する。尚、入力ボンディングワイヤ１２ａ・１２ｂは、半導体チップ２４ａ・２４ｂに対して平面上で実質的に９０°となるように配置されている。
【００５２】
また、第２の実施の形態の変形例２に係る高周波半導体装置１においては、図１３に示すように、半導体チップ２４ａ・２４ｂを、金属壁１６の対角線に対して実質的に平行に配置すると共に、出力ボンディングワイヤ１４ａ・１４ｂは、半導体チップ２４ａ・２４ｂに対して平面上で約＋４５°の角度を有する。尚、入力ボンディングワイヤ１２ａ・１２ｂは、半導体チップ２４ａ・２４ｂに対して平面上で実質的に９０°となるように配置されている。
【００５３】
第２の実施の形態およびその変形例１〜変形例２に係る高周波半導体装置１は、図１１〜図１３に示すように、導体ベースプレート２００と、導体ベースプレート２００上に配置された複数チップのマルチセル構成の半導体チップ２４ａ・２４ｂと、半導体チップ２４ａ・２４ｂを内在し、導体ベースプレート２００上に配置された金属壁１６と、金属壁１６に囲まれた導体ベースプレート２００上に半導体チップ２４ａ・２４ｂに隣接して配置された入力回路基板２６・出力回路基板２８と、入力回路基板２６上に配置された入力整合回路１７ａ・１７ｂ・入力分配回路１７ｃ・ストリップライン１７ｄと、出力回路基板２８上に配置された出力整合回路１８ａ・１８ｂ・出力合成回路１８ｃ・ストリップライン１８ｄと、半導体チップ２４ａ・２４ｂと入力整合回路１７ａ・１７ｂおよび出力整合回路１８ａ・１８ｂを接続する複数本の入力ボンディングワイヤ１２ａ・１２ｂ・複数本の出力ボンディングワイヤ１４ａ・１４ｂとを備える。ここで、出力ボンディングワイヤ１４ａ・１４ｂは、半導体チップ２４ａ・２４ｂに対して平面上で９０°以下の所定の角度を有する。尚、入力ボンディングワイヤ１２ａ・１２ｂは、半導体チップ２４ａ・２４ｂに対して平面上で実質的に９０°となるように配置されているが、出力ボンディングワイヤ１４ａ・１４ｂと同様に、半導体チップ２４ａ・２４ｂに対して平面上で９０°以下の所定の角度を有していても良い。その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
【００５４】
[その他の実施の形態]
本実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００５５】
なお、実施の形態に係る高周波半導体装置に搭載される半導体チップとしては、ＦＥＴ、ＨＥＭＴに限らず、ＬＤＭＯＳ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子なども適用できることは言うまでもない。
【００５６】
このように、ここでは記載していない様々な実施の形態などを含む。
【符号の説明】
【００５７】
１…高周波半導体装置
１０…メタルキャップ
１０ａ…メタルシールリング
１１、１２ａ、１２ｂ、１４ａ、１４ｂ、１５…ボンディングワイヤ
１６…パッケージ外壁（金属壁）
１７ａ、１７ｂ…入力整合回路
１７ｃ…入力分配回路
１８ａ、１８ｂ…出力整合回路
１８ｃ…出力合成回路
１７ｄ、１８ｄ、１９ａ、１９ｂ…ストリップライン
２０…フィードスルー下層部
２１、２１ａ、２１ｂ…端子電極
２２…フィードスルー上層部
２４、２４ａ、２４ｂ…半導体チップ
２６…入力回路基板
２８…出力回路基板
３４…貫通孔
１１０…半導体基板
１１２…窒化物系化合物半導体層（ＧａＮエピタキシャル成長層）
１１６…２次元電子ガス（２ＤＥＧ）層
１１８…アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）
１２０…ソースフィンガー電極
１２２…ドレインフィンガー電極
１２４…ゲートフィンガー電極
２００…導体ベースプレート
Ｇ，Ｇ１，Ｇ２，…，Ｇ８…ゲート端子電極
Ｓ，Ｓ１，Ｓ１，…，Ｓ９…ソース端子電極
Ｄ，Ｄ１，Ｄ２，…，Ｄ８…ドレイン端子電極
ＳＣ１，ＳＣ２，…，ＳＣ９…ＶＩＡホール
【特許請求の範囲】
【請求項１】
導体ベースプレートと、
前記導体ベースプレート上に配置されたマルチセル構成の半導体チップと、
前記導体ベースプレート上に配置され、前記半導体チップを内在する矩形のキャビティを形成する金属壁と、
前記金属壁の入出力部に設けられた貫通孔と
を備え、前記半導体チップを、前記金属壁に囲まれた矩形のキャビティ内において、前記半導体チップの長手方向が、前記貫通孔の設けられていない前記金属壁の延伸方向から０度より大で、９０度より小の所定の角度に配置したことを特徴とする高周波半導体装置。
【請求項２】
前記金属壁に囲まれた前記導体ベースプレート上に前記半導体チップに隣接して配置された入力回路基板および出力回路基板と、
前記入力回路基板上に配置された入力整合回路および入力分配回路と、
前記出力回路基板上に配置された出力整合回路および出力合成回路と、
前記半導体チップと前記入力整合回路および前記出力整合回路を接続する複数本の入力ボンディングワイヤおよび複数本の出力ボンディングワイヤと
を備えることを特徴とする請求項１に記載の高周波半導体装置。
【請求項３】
前記貫通孔にはめ込まれ、かつ前記導体ベースプレート上に配置されたフィードスルー下層部と、
前記貫通孔にはめ込まれ、かつ前記フィードスルー下層部上に配置されたフィードスルー上層部と、
前記フィードスルー下層部と前記フィードスルー上層部の間に配置された入力ストリップラインおよび出力ストリップラインと、
前記入力ストリップラインおよび前記出力ストリップラインストリップライン上にそれぞれ配置された入力端子電極および出力端子電極と
を備えることを特徴とする請求項１または２に記載の高周波半導体装置。
【請求項４】
前記半導体チップを複数チップ配置したことを特徴とする請求項１〜３のいずれか１項に記載の高周波半導体装置。
【請求項５】
前記半導体チップを前記金属壁に囲まれた矩形のキャビティのほぼ対角線に平行に配置したことを特徴とする請求項１〜４のいずれか１項に記載の高周波半導体装置。
【請求項６】
前記半導体チップを、前記半導体チップの長手方向がそれぞれ金属壁の２つの対角線に対してほぼ平行なるように配置したことを特徴とする請求項５に記載の高周波半導体装置。
【請求項７】
前記入力回路基板および前記出力回路基板は、前記対角線に対してほぼ直交する線上に配置したことを特徴とする請求項５に記載の高周波半導体装置。
【請求項８】
前記入力回路基板および前記出力回路基板は、三角形状を有することを特徴とする請求項７に記載の高周波半導体装置。
【請求項９】
前記半導体チップは、
半導体基板と、
前記半導体基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
前記半導体基板の第１表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極、複数のソース端子電極および複数の前記ドレイン端子電極と、
前記ソース端子電極の下部に配置されたＶＩＡホールと、
前記半導体基板の第１表面と反対側の第２表面に配置され、前記ソース端子電極に対して前記ＶＩＡホールを介して接続された接地電極と
を備えることを特徴とする請求項１〜８のいずれか１項に記載の高周波半導体装置。
【請求項１０】
前記半導体基板は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ、Ｓｉ、もしくはサファイア基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ、Ｓｉ、もしくはサファイア基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、若しくはダイヤモンド基板のいずれかであることを特徴とする請求項９に記載の高周波半導体装置。
【請求項１】
導体ベースプレートと、
前記導体ベースプレート上に配置されたマルチセル構成の半導体チップと、
前記導体ベースプレート上に配置され、前記半導体チップを内在する矩形のキャビティを形成する金属壁と、
前記金属壁の入出力部に設けられた貫通孔と
を備え、前記半導体チップを、前記金属壁に囲まれた矩形のキャビティ内において、前記半導体チップの長手方向が、前記貫通孔の設けられていない前記金属壁の延伸方向から０度より大で、９０度より小の所定の角度に配置したことを特徴とする高周波半導体装置。
【請求項２】
前記金属壁に囲まれた前記導体ベースプレート上に前記半導体チップに隣接して配置された入力回路基板および出力回路基板と、
前記入力回路基板上に配置された入力整合回路および入力分配回路と、
前記出力回路基板上に配置された出力整合回路および出力合成回路と、
前記半導体チップと前記入力整合回路および前記出力整合回路を接続する複数本の入力ボンディングワイヤおよび複数本の出力ボンディングワイヤと
を備えることを特徴とする請求項１に記載の高周波半導体装置。
【請求項３】
前記貫通孔にはめ込まれ、かつ前記導体ベースプレート上に配置されたフィードスルー下層部と、
前記貫通孔にはめ込まれ、かつ前記フィードスルー下層部上に配置されたフィードスルー上層部と、
前記フィードスルー下層部と前記フィードスルー上層部の間に配置された入力ストリップラインおよび出力ストリップラインと、
前記入力ストリップラインおよび前記出力ストリップラインストリップライン上にそれぞれ配置された入力端子電極および出力端子電極と
を備えることを特徴とする請求項１または２に記載の高周波半導体装置。
【請求項４】
前記半導体チップを複数チップ配置したことを特徴とする請求項１〜３のいずれか１項に記載の高周波半導体装置。
【請求項５】
前記半導体チップを前記金属壁に囲まれた矩形のキャビティのほぼ対角線に平行に配置したことを特徴とする請求項１〜４のいずれか１項に記載の高周波半導体装置。
【請求項６】
前記半導体チップを、前記半導体チップの長手方向がそれぞれ金属壁の２つの対角線に対してほぼ平行なるように配置したことを特徴とする請求項５に記載の高周波半導体装置。
【請求項７】
前記入力回路基板および前記出力回路基板は、前記対角線に対してほぼ直交する線上に配置したことを特徴とする請求項５に記載の高周波半導体装置。
【請求項８】
前記入力回路基板および前記出力回路基板は、三角形状を有することを特徴とする請求項７に記載の高周波半導体装置。
【請求項９】
前記半導体チップは、
半導体基板と、
前記半導体基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
前記半導体基板の第１表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極、複数のソース端子電極および複数の前記ドレイン端子電極と、
前記ソース端子電極の下部に配置されたＶＩＡホールと、
前記半導体基板の第１表面と反対側の第２表面に配置され、前記ソース端子電極に対して前記ＶＩＡホールを介して接続された接地電極と
を備えることを特徴とする請求項１〜８のいずれか１項に記載の高周波半導体装置。
【請求項１０】
前記半導体基板は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ、Ｓｉ、もしくはサファイア基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ、Ｓｉ、もしくはサファイア基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、若しくはダイヤモンド基板のいずれかであることを特徴とする請求項９に記載の高周波半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図８】
【公開番号】特開２０１３−１０５９７７（Ｐ２０１３−１０５９７７Ａ）
【公開日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願番号】特願２０１１−２５０４６３（Ｐ２０１１−２５０４６３）
【出願日】平成２３年１１月１６日（２０１１．１１．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願日】平成２３年１１月１６日（２０１１．１１．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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