半導体集積回路装置の製造方法
【課題】高誘電率ゲート絶縁膜を用いたＣＭＩＳ型半導体集積回路において、短チャネル長、且つ狭チャネル幅のデバイス領域では、ソースドレイン領域の活性化アニールによって、高誘電率ゲート絶縁膜とシリコン系基板部との界面膜であるＩＬの膜厚が増加することによって、閾値電圧の絶対値が増加するという問題がある。
【解決手段】本願の一つの発明は、ＭＩＳＦＥＴを有する半導体集積回路装置の製造方法において、ＭＩＳＦＥＴのゲートスタック及びその周辺構造を形成した後、半導体基板表面を酸素吸収膜で覆い、その状態でソースドレインの不純物を活性化するためのアニールを実行し、その後、当該酸素吸収膜を除去するものである。
【解決手段】本願の一つの発明は、ＭＩＳＦＥＴを有する半導体集積回路装置の製造方法において、ＭＩＳＦＥＴのゲートスタック及びその周辺構造を形成した後、半導体基板表面を酸素吸収膜で覆い、その状態でソースドレインの不純物を活性化するためのアニールを実行し、その後、当該酸素吸収膜を除去するものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置（または半導体装置）の製造方法におけるゲートスタック（Ｇａｔｅ Ｓｔａｃｋ）および、その周辺構造形成技術に適用して有効な技術に関する。
【背景技術】
【０００２】
米国特許公開２００９−７５４４２号公報（特許文献１）には、金属膜をストレス付加膜とするＳＭＴ（Ｓｔｒｅｓｓ Ｍｅｍｏｒｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ）が開示されている。
【０００３】
米国特許公開２００７−１８２５２号公報（特許文献２）には、窒化シリコン膜等をストレス付加膜とするＳＭＴが開示されている。
【０００４】
日本特開２００４−１７２３８９号公報（特許文献３）または、これに対応する米国特許第７１８３２０４号公報（特許文献４）には、シリコン酸化膜、金属膜、またはシリサイド膜等をストレス付加膜とするＳＭＴが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許公開２００９−７５４４２号公報
【特許文献２】米国特許公開２００７−１８２５２号公報
【特許文献３】特開２００４−１７２３８９号公報
【特許文献４】米国特許第７１８３２０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
高誘電率ゲート絶縁膜（Ｈｉｇｈ−ｋ Ｇａｔｅ Ｉｎｓｕｌａｔｉｏｎ Ｌａｙｅｒ）を用いたＣＭＩＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体集積回路において、短チャネル長、且つ狭チャネル幅のデバイス領域では、ソースドレイン領域の活性化アニールによって、高誘電率ゲート絶縁膜とシリコン系基板部との界面膜（Ｉｎｔｅｒｆａｃｉａｌ Ｌａｙｅｒ）であるＩＬの膜厚が増加することによって、Ｎ型ＭＩＳＦＥＴは閾値電圧の絶対値が増加し、Ｐ型ＭＩＳＦＥＴも、変化の幅はＮ型ＭＩＳＦＥＴ程ではないが、閾値電圧の絶対値が減少するという問題がある。また、メタルゲート電極中に酸化物素子分離領域中の酸素やサイドウォール酸化シリコン膜中の酸素が拡散し、メタルゲート電極が酸化されて仕事関数が変調するという問題もある。
【０００７】
本願発明は、これらの課題を解決するためになされたものである。
【０００８】
本発明の目的は、信頼性の高い半導体集積回路装置の製造プロセスを提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
すなわち、本願の一つの発明は、ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を有する半導体集積回路装置の製造方法において、ＭＩＳＦＥＴのＨｉｇｈ−ｋゲートスタック及びその周辺構造を形成した後、半導体基板表面を酸素吸収膜で覆い、その状態でソースドレインの不純物を活性化するためのアニールを実行し、その後、当該酸素吸収膜を除去するものである。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１３】
すなわち、ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を有する半導体集積回路装置の製造方法において、ＭＩＳＦＥＴのＨｉｇｈ−ｋゲートスタック及びその周辺構造を形成した後、半導体基板表面を酸素吸収膜で覆い、その状態でソースドレインの不純物を活性化するためのアニールを実行し、その後、当該酸素吸収膜を除去するので、熱処理中における界面酸化シリコン膜の不所望な膜厚増加による短チャネル長＆狭チャネル幅ＭＩＳＦＥＴの閾値電圧（正確にはその絶対値）の上昇を低減することができる。
【図面の簡単な説明】
【００１４】
【図１】本願の各実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＣＭＯＳチップの上面レイアウト等を示すウエハ及び半導体チップ上面図である。
【図２】図１におけるチップ上のチャネル方向と結晶面方位の関係の一例を示すウエハ及び半導体チップ上面模式図である。
【図３】図１の半導体チップ上のロジックゲートＬＧの回路構成の一例を示す回路図である。
【図４】図１の半導体チップ上のメモリセルＭＣの回路構成の一例を示す回路図である。
【図５】本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（ゲートスタック加工完了時点）である。
【図６】本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（オフセットスペーサ用窒化シリコン膜成膜時点）である。
【図７】本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（Ｎ型ソースドレインエクステンション領域導入時点）である。
【図８】本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（オフセットスペーサ用窒化シリコン膜エッチバック時点）である。
【図９】本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（Ｐ型ソースドレインエクステンション領域導入時点）である。
【図１０】本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（サイドウォール酸化シリコン膜成膜時点）である。
【図１１】本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（サイドウォール窒化シリコン膜成膜時点）である。
【図１２】本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（サイドウォール絶縁膜エッチバック時点）である。
【図１３】本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（Ｐ型高濃度ソースドレイン領域導入時点）である。
【図１４】本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（Ｎ型高濃度ソースドレイン領域導入時点）である。
【図１５】本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（酸素吸収膜成膜＆活性化アニール時点）である。
【図１６】本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（酸素吸収膜成膜除去時点）である。
【図１７】本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（シリサイド化完了時点）である。
【図１８】本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（ＣＥＳＬ成膜時点）である。
【図１９】本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（酸化シリコン系プリメタル絶縁膜成膜時点）である。
【図２０】本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（コンタクトホール開口時点）である。
【図２１】本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（タングステンプラグ埋め込み完了時点）である。
【図２２】本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（多層配線完成時点）である。
【図２３】本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例におけるプロセスフローを説明するためのウエハ部分断面図（中間酸化シリコン系薄膜成膜時点）である。
【図２４】本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例におけるプロセスフローを説明するためのウエハ部分断面図（窒化シリコン系ストレッサ膜成膜＆活性化アニール時点）である。
【図２５】本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例におけるプロセスフローを説明するためのウエハ部分断面図（窒化シリコン系ストレッサ膜除去時点）である。
【図２６】本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例におけるプロセスフローを説明するためのウエハ部分断面図（中間酸化シリコン系薄膜除去時点）である。
【図２７】Ｈｉｇｈ−ｋゲート絶縁膜を有する狭チャネル幅Ｎチャネル型ＭＩＳＦＥＴおよびＳｉＯＮゲート絶縁膜を有する狭チャネル幅Ｎチャネル型ＭＩＳＦＥＴの閾値電圧のチャネル幅依存性を示すデータプロット図である。
【図２８】図１のロジックゲートＬＧ等のＮ型ＭＩＳＦＥＴＱｎ（図３）及び、その周辺を切り出したデバイス上面拡大図である。
【図２９】図２８のＸ−Ｘ’断面に対応するデバイス断面拡大図である。
【図３０】図２８のＹ−Ｙ’断面に対応するデバイス断面拡大図である。
【発明を実施するための形態】
【００１５】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１６】
１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体ウエハの第１の主面上に、酸化物素子分離領域を形成することにより、アクティブ領域をパターニングする工程；
（ｂ）前記半導体ウエハの前記第１の主面上において、前記アクティブ領域を横切るように、Ｎチャネル型ＭＩＳＦＥＴのＨｉｇｈ−ｋゲートスタックをパターニングする工程；
（ｃ）パターニングされた前記ゲートスタックの側面にゲート側面構造体を形成することによって、前記ゲートスタックおよび前記ゲート側面構造体を含むゲート構造体を形成する工程；
（ｄ）前記ゲート構造体の両側の前記半導体ウエハの前記アクティブ領域の半導体表面内に、前記Ｎチャネル型ＭＩＳＦＥＴのソースドレイン領域となる不純物ドープ領域をイオン注入により形成する工程；
（ｅ）前記工程（ｄ）の後、前記ゲート構造体上、前記酸化物素子分離領域上、および前記半導体表面上を覆うように、前記半導体ウエハの前記第１の主面上に酸素吸収膜を形成する工程；
（ｆ）前記酸素吸収膜が前記ゲート構造体上、前記酸化物素子分離領域上、および前記半導体表面上を覆った状態で、前記不純物ドープ領域に対する活性化アニールを実行する工程；
（ｇ）前記工程（ｆ）の後、前記酸素吸収膜を除去する工程。
【００１７】
２．前記１項の半導体集積回路装置の製造方法において、前記酸素吸収膜は、ポリシリコン膜又はアモルファスシリコン膜である。
【００１８】
３．前記１または２項の半導体集積回路装置の製造方法において、前記半導体集積回路装置は、ＣＭＩＳ型であり、前記工程（ｆ）においては、前記酸素吸収膜は、Ｐ型ＭＩＳＦＥＴ領域上を被覆していない。
【００１９】
４．前記１または３項の半導体集積回路装置の製造方法において、前記酸素吸収膜は、アモルファスまたはポリＳｉＧｅ膜である。
【００２０】
５．前記１から４項のいずれか一つの半導体集積回路装置の製造方法において、前記ゲートスタックを構成するＨｉｇｈ−ｋゲート絶縁膜には、ランタンが添加されている。
【００２１】
６．前記１から５項のいずれか一つの半導体集積回路装置の製造方法において、前記ゲートスタックは、実ゲートスタックである。
【００２２】
７．前記１から６項のいずれか一つの半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｈ）前記工程（ｅ）の後であって前記工程（ｆ）の前に、前記酸素吸収膜上に、前記ゲート構造体、前記酸化物素子分離領域、および前記半導体表面の上方を覆うように、ストレス付与膜を形成する工程；
（ｉ）前記工程（ｆ）の後であって前記工程（ｇ）の前に、前記ストレス付与膜を除去する工程。
【００２３】
８．前記７項の半導体集積回路装置の製造方法において、前記ストレス付与膜は、窒化シリコン系絶縁膜である。
【００２４】
９．前記８項の半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｊ）前記工程（ｅ）の後であって前記工程（ｈ）の前に、前記酸素吸収膜上のほぼ全面に、第１の酸化シリコン系絶縁膜を形成する工程；
（ｋ）前記工程（ｉ）の後であって前記工程（ｇ）の前に、前記酸化シリコン系絶縁膜を除去する工程。
【００２５】
１０．前記９項の半導体集積回路装置の製造方法において、前記第１の酸化シリコン系絶縁膜は、前記酸素吸収膜および前記ストレス付与膜のいずれよりも薄い。
【００２６】
１１．前記１から１０項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｅ）の前記酸素吸収膜の形成の際には、前記半導体表面との間に、第２の酸化シリコン系絶縁膜を介在させる。
【００２７】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００２８】
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
【００２９】
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程と、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程に大別できる。ＦＥＯＬ工程の内、ゲート電極パターニング工程、コンタクトホール形成工程等は、特に微細な加工が要求される微細加工工程である。一方、ＢＥＯＬ工程においては、ビアおよびトレンチ形成工程、特に、比較的下層のローカル配線（たとえば４層程度の構成の埋め込み配線では、Ｍ１からＭ３あたりまで、１０層程度の構成の埋め込み配線では、Ｍ１からＭ５あたりまでの微細埋め込み配線）等において、特に微細加工が要求される。なお、「ＭＮ（通常Ｎ＝１から１５程度）」で、下から第Ｎ層配線を表す。Ｍ１は第１層配線であり、Ｍ３は第３層配線である。
【００３０】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００３１】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００３２】
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
【００３３】
窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜またはＣＥＳＬ（Ｃｏｎｔａｃｔ Ｅｔｃｈ Ｓｔｏｐ Ｌａｙｅｒ）として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ Ｍｅｍｏｒｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ）における応力付与膜（ストレッサまたはストレッサ膜）としても使用される。
【００３４】
同様に、「ニッケルシリサイド」というときは、通常、ニッケルモノシリサイドを指すが、比較的純粋なものばかりではなく、ニッケルモノシリサイドを主要な構成要素とする合金、混晶等を含む。また、シリサイドは、ニッケルシリサイドに限らず、従来から実績のあるコバルトシリサイド、チタンシリサイド、タングステンシリサイド等でもよい。また、シリサイド化のための金属膜としては、Ｎｉ（ニッケル）膜以外にも、例えばＮｉ−Ｐｔ合金膜（ＮｉとＰｔの合金膜）、Ｎｉ−Ｖ合金膜（ＮｉとＶの合金膜）、Ｎｉ−Ｐｄ合金膜（ＮｉとＰｄの合金膜）、Ｎｉ−Ｙｂ合金膜（ＮｉとＹｂの合金膜）またはＮｉ−Ｅｒ合金膜（ＮｉとＥｒの合金膜）のようなニッケル合金膜などを用いることができる。なお、これらのニッケルを主要な金属元素とするシリサイドを「ニッケル系のシリサイド」と総称する。
【００３５】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００３６】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００３７】
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００３８】
６．本願において、「ゲート」というときは、「実ゲート」すなわち、実際にゲートとなるものとともに、後に除去するいわゆる「ダミーゲート」、「リプレースメントゲート」を含む。「ゲートスタック」とは、主にゲート絶縁膜およびゲート電極から構成された積層体を言う（「ダミーゲートスタック」と特に区別する必要があるときは、「実ゲートスタック」という）。「Ｈｉｇｈ−ｋゲートスタック」というときは、ゲート絶縁膜中にＨｉｇｈ−ｋゲート絶縁層を有するものをいう。
【００３９】
また、「ゲート側面構造体」とは、ゲートスタックの側壁に作られたオフセットスペーサ、サイドウォールスペーサ等のゲート周辺構造を言う。更に、ゲートスタックとゲート側面構造体を含むゲート周辺構造を「ゲート構造体」という。
【００４０】
また、本願において、「ゲートファースト方式」とは、ＭＩＳＦＥＴを集積した集積回路装置の製造方法において、実ゲートスタックの形成をソースドレインの活性化熱処理よりも前に実行する方式を言う。一方、「ゲートラスト方式」とは、実ゲートスタックの主要要素の形成をソースドレインの活性化熱処理よりも後に実行する方式を言う。ゲートラスト方式のうち、界面ゲート絶縁膜（界面実ゲート絶縁膜）およびＨｉｇｈ−ｋゲート絶縁膜（実ゲート絶縁膜）をソースドレインの活性化熱処理よりも前に実行し、それよりも上層の実ゲートスタックの主要要素の形成をソースドレインの活性化熱処理よりも後に実行する方式を「Ｈｉｇｈ−ｋファースト−メタルゲートラスト方式」言う。
【００４１】
更に、本願において、「酸素吸収膜」とは、ポリシリコン膜、アモルファスシリコン膜、ＳｉＧｅ膜等のシリコンを主要な成分とする膜（すなわち、Ｓｉ系半導体膜）のように、酸素を吸収する性質のある膜を言う。因みに、酸化シリコン系絶縁膜、窒化シリコン系絶縁膜等は、酸素吸収膜ではないが、Ｓｉ系半導体膜の一部（主要部は、Ｓｉ系半導体膜）に酸化シリコン系絶縁膜、窒化シリコン系絶縁膜等を含む膜は、全体として、酸素吸収膜である。
【００４２】
なお、結晶面又は結晶方位については、特定の結晶面又は結晶方位自体のみを指すのではなく、その結晶面又は結晶方位と実質的に同様の性質を示すような当該特定の結晶面又は結晶方位の周辺近傍を含むものとする。たとえば、一般に特定の結晶面又は結晶方位から１０度以内程度、ある方向に傾けた結晶面又は結晶方位は、歪特性や移動度等に関する限り、元の結晶面又は結晶方位と実質的に同一の特性を示すものと考えられている。
【００４３】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００４４】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００４５】
１．本願の各実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＣＭＯＳチップ等の説明（主に図１から図４）
図１は本願の各実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＣＭＯＳチップの上面レイアウト等を示すウエハ及び半導体チップ上面図である。図２は図１におけるチップ上のチャネル方向と結晶面方位の関係の一例を示すウエハ及び半導体チップ上面模式図である。図３は図１の半導体チップ上のロジックゲートＬＧの回路構成の一例を示す回路図である。図４は図１の半導体チップ上のメモリセルＭＣの回路構成の一例を示す回路図である。これらに基づいて、本願の各実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＣＭＯＳチップ等を説明する。
【００４６】
図１に示すように、ウエハ工程途中のウエハ１（ここでは、３００φシリコン単結晶ウエハを例に取り説明するが、直径は４５０φでも２００ファイでも良い）のデバイス主面１ａ（第１の主面）には、多数のチップ領域２が形成されている。また、ウエハ１には、その配向を判別するためのノッチ４３が設けられている。
【００４７】
次に、各チップ２（チップ領域）のレイアウトの詳細を説明する。チップ領域２の周辺部には、多数のボンディングパッド４４が設けられており、内部領域にはメモリ回路領域４２および演算およびロジック回路領域４１（単に「ロジック回路領域」という）が設けられている。
【００４８】
ここで、メモリ領域４２としては、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を例示するが、これに限らず、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）でもフラッシュメモリでもよい。
【００４９】
次に、図２により、ウエハ１の面方位、チップ２の配向、およびＭＩＳＦＥＴ（Ｑ）のチャネル方向４６との関係（「結晶方位関係」という）を説明する。結晶方位関係は、必要に応じて、比較的自由に設定できるが、ここでは、一例として、図２に示すように、デバイス主面１ａ（第１の主面）の結晶面が（１００）面、またはそれと等価な面であり（以下、単に「（１００）面」というと、それと等価な面を含む）、ノッチ４３の方向が〈１００〉方向（それと等価な方向を含む、以下同じ）とする。このようなウエハ１を（１００）/〈１００〉ウエハと略称する。なお、これ以外に好適なウエハとしては、（１００）/〈１１０〉ウエハ、（１００）/〈１１１〉ウエハ等がある。
【００５０】
このような（１００）/〈１００〉ウエハ１上のチップ２では、通常、ＭＩＳＦＥＴ（Ｑ）のチャネル方向４６、すなわち、ゲート電極５を挟んで対向するソースドレイン領域１２を結ぶ方向は、チップ２のＸ軸またはＹ軸方向に沿っている。もちろん、特別な目的があるときは、これらと異なる配向としても良い。
【００５１】
次に、図３及び図４によって、図１のロジック回路領域４１およびメモリ回路領域４２の回路の具定例を簡単に説明する。ロジック回路領域４１内には、たとえば非常に多数の各種の論理ゲートＬＧ（たとえばＣＭＯＳ−ＮＡＮＤゲート）が設けられている。図３に示すように、論理ゲートＬＧは、電源端子Ｖｄｄ（電源ライン）、グランド端子Ｖｓｓ（グランドライン）、単数又は複数の入力端子Ｄｉｎ１，Ｄｉｎ２、出力端子Ｄｏｕｔ、ゲートを形成するＮ型ＭＩＳＦＥＴ（Ｑｎ）、Ｐ型ＭＩＳＦＥＴ（Ｑｐ）等から構成されている。
【００５２】
更に、図４に示すように、メモリ回路領域４２（たとえばＳＲＡＭ）は、マトリクス状に配置された非常に多数のメモリセルＭＣから構成されている。各メモリセルＭＣは、たとえば、電源端子Ｖｄｄ（電源ライン）、グランド端子Ｖｓｓ（グランドライン）、ワードラインＷＬ、一対のビットラインＢＬ，ＢＬＢ、一対のＮ型読み出しトランジスタＱｎ３，Ｑｎ４、一対のＮ型メモリトランジスタＱｎ１，Ｑｎ２、一対のＰ型メモリトランジスタＱｐ１，Ｑｐ２等から構成されている。
【００５３】
２．本願の一実施の形態の半導体集積回路装置の製造方法におけるプロセスフローの説明（主に図５から図２２、及び図２９及び図３０を参照）
以下の例では、２８ｎｍテクノロジノードのデバイスを例にとり具体的に説明するが、その他のテクノロジノードのデバイスにも適用できることは言うまでもない。
【００５４】
図５は本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（ゲートスタック加工完了時点）である。図６は本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（オフセットスペーサ用窒化シリコン膜成膜時点）である。図７は本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（Ｎ型ソースドレインエクステンション領域導入時点）である。図８は本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（オフセットスペーサ用窒化シリコン膜エッチバック時点）である。図９は本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（Ｐ型ソースドレインエクステンション領域導入時点）である。図１０は本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（サイドウォール酸化シリコン膜成膜時点）である。図１１は本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（サイドウォール窒化シリコン膜成膜時点）である。図１２は本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（サイドウォール絶縁膜エッチバック時点）である。図１３は本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（Ｐ型高濃度ソースドレイン領域導入時点）である。図１４は本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（Ｎ型高濃度ソースドレイン領域導入時点）である。図１５は本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（酸素吸収膜成膜＆活性化アニール時点）である。図１６は本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（酸素吸収膜成膜除去時点）である。図１７は本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（シリサイド化完了時点）である。図１８は本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（ＣＥＳＬ成膜時点）である。図１９は本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（酸化シリコン系プリメタル絶縁膜成膜時点）である。図２０は本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（コンタクトホール開口時点）である。図２１は本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（タングステンプラグ埋め込み完了時点）である。図２２は本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（多層配線完成時点）である。これらに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法におけるプロセスフローを説明する。
【００５５】
図５に示すように、たとえばＰ型単結晶シリコンウエハ１の基板部１ｓ（たとえば比抵抗が１から１０Ωｃｍ程度）のデバイス面（第１の主面）１ａ側（裏面１bの反対側）には、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）領域（酸化物素子分離領域）２０で区画されたＰウエル領域３ｐおよびＮウエル領域３ｎが設けられている。Ｐウエル領域３ｐが設けられている部分が、Ｎ型ＭＩＳＦＥＴ領域Ｒｎに対応しており、Ｎウエル領域３ｎが設けられている部分が、Ｐ型ＭＩＳＦＥＴ領域Rpに対応している。Ｎ型ＭＩＳＦＥＴ領域Ｒｎのデバイス面１ａ上には、Ｎ型ＭＩＳＦＥＴのゲートスタック６ｎが設けられており、Ｐ型ＭＩＳＦＥＴ領域Rpのデバイス面１ａ上には、Ｐ型ＭＩＳＦＥＴのゲートスタック６ｐが設けられている。ここで、ＳＴＩ領域（酸化物素子分離領域）２０は、たとえば、通常のドライエッチング、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等による酸化シリコン系絶縁膜の埋め込み、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｄｅｐｏｓｉｔｉｏｎ）による平坦化処理等により実行される。
【００５６】
ゲートスタック６ｎは、下からゲート絶縁膜４ｎ、ゲート電極５ｎ等から構成されており、ゲート絶縁膜４ｎは、下から酸化シリコン系膜（酸窒化シリコン膜を含む）等の界面層ゲート絶縁膜４ｎａ（例えば、厚さ１ｎｍ程度）、ランタン等が添加された酸化ハフニウム系絶縁膜等のＨｉｇｈ−ｋゲート絶縁膜４ｎｂ（例えば、厚さ１．５ｎｍ程度）等から構成されており、ゲート電極５ｎは、下から窒化チタン等のメタルゲート電極５ｎａ（例えば、厚さ１０ｎｍ程度）、ポリＳｉゲート電極５ｎｂ（例えば、厚さ５０ｎｍ程度）等から構成されている。一方、ゲートスタック６ｐは、下からゲート絶縁膜４ｐ、ゲート電極５ｐ等から構成されており、ゲート絶縁膜４ｐは、下から酸化シリコン系膜（酸窒化シリコン膜を含む）等の界面層ゲート絶縁膜４ｐａ（例えば、厚さ１ｎｍ程度）、アルミニウム等が添加された酸化ハフニウム系絶縁膜等のＨｉｇｈ−ｋゲート絶縁膜４ｐｂ（例えば、厚さ１．５ｎｍ程度）等から構成されており、ゲート電極５ｐは、下から窒化チタン等のメタルゲート電極５ｐａ（例えば、厚さ１０ｎｍ程度）、ポリＳｉゲート電極５ｐｂ（例えば、厚さ５０ｎｍ程度）等から構成されている。ここで、ゲートスタック６ｎ，６ｐの形成は、熱酸化、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）、スパッタリング成膜、ＣＶＤ、異方性ドライエッチング等により実行される。
【００５７】
次に図６に示すように、ウエハ１のデバイス面１ａのほぼ全面に、たとえばＣＶＤ等により、オフセットスペーサ用窒化シリコン膜７（例えば、厚さ１０ｎｍ程度）を形成する。
【００５８】
次に図７に示すように、通常のリソグラフィにより、Ｐ型ＭＩＳＦＥＴ領域ＲｐをＮ型ソースドレインエクステンション領域導入用レジスト膜９で覆った状態で、たとえばイオン注入により、ゲートスタック６ｎの両側の半導体基板表面に、Ｎ型ソースドレインエクステンション領域８ｎを導入する。ここで、イオン注入条件としては、たとえば、イオン種：Ａｓ、打ち込みエネルギー：１ＫｅＶから１０ＫｅＶ、ドーズ量：１ｘ１０１５/ｃｍ２から９ｘ１０１５/ｃｍ２；イオン種：Ｃ、打ち込みエネルギー：１ＫｅＶから５ＫｅＶ、ドーズ量：４ｘ１０１４/ｃｍ２から９ｘ１０１４/ｃｍ２等を好適なものとして例示することができる。
【００５９】
その後、不要になったレジスト膜９をアッシング等により除去する。
【００６０】
次に図８に示すように、たとえば異方性ドライエッチング等により、窒化シリコン系オフセットスペーサ７を形成する。
【００６１】
次に図９に示すように、通常のリソグラフィにより、Ｎ型ＭＩＳＦＥＴ領域ＲｎをＰ型ソースドレインエクステンション領域導入用レジスト膜１０で覆った状態で、たとえばイオン注入により、ゲートスタック６ｐの両側の半導体基板表面に、Ｐ型ソースドレインエクステンション領域を導入する。ここで、イオン注入条件としては、たとえば、イオン種：ＢＦ２、打ち込みエネルギー：１ＫｅＶから５ＫｅＶ、ドーズ量：１ｘ１０１５/ｃｍ２から８ｘ１０１５/ｃｍ２；イオン種：Ｃ、打ち込みエネルギー：１ＫｅＶから５ＫｅＶ、ドーズ量：４ｘ１０１４/ｃｍ２から９ｘ１０１４/ｃｍ２等を好適なものとして例示することができる。
【００６２】
その後、不要になったレジスト膜１０をアッシング等により除去する。
【００６３】
次に図１０に示すように、ウエハ１のデバイス面１ａのほぼ全面に、たとえばＣＶＤ等により、サイドウォール酸化シリコン膜１１ａ（例えば、厚さ１０ｎｍ程度）を形成する。
【００６４】
次に図１１に示すように、ウエハ１のデバイス面１ａのほぼ全面に、たとえばＣＶＤ等により、サイドウォール窒化シリコン膜１１ｂ（例えば、厚さ２０ｎｍ程度）を形成する。サイドウォール酸化シリコン膜１１ａとサイドウォール酸化シリコン膜１１ａで、サイドウォール絶縁膜１１を構成している。
【００６５】
次に図１２に示すように、たとえば異方性ドライエッチング等により、酸化シリコン系サイドウォール１１ａと窒化シリコン系サイドウォール１１ｂからなるサイドウォール１１を形成する。ここで、窒化シリコン系オフセットスペーサ７、サイドウォール絶縁膜１１等から成る構造体をゲート側面構造体３２という。また、ゲートスタック（６ｎ、６ｐ）、ゲート側面構造体３２等から成る構造体をゲート構造体３３という。
【００６６】
次に図１３に示すように、通常のリソグラフィにより、Ｎ型ＭＩＳＦＥＴ領域ＲｎをＰ型高濃度ソースドレイン領域導入用レジスト膜１４で覆った状態で、たとえばイオン注入により、Ｐ型ＭＩＳＦＥＴのゲート構造体３３の両側の半導体基板表面に、Ｐ型高濃度ソースドレイン領域１２ｐを導入する。ここで、イオン注入条件としては、たとえば、イオン種：Ｂ、打ち込みエネルギー：０．５ＫｅＶから２０ＫｅＶ、ドーズ量：１ｘ１０１５/ｃｍ２から８ｘ１０１５/ｃｍ２等を好適なものとして例示することができる。
【００６７】
その後、不要になったレジスト膜１４をアッシング等により除去する。
【００６８】
次に図１４に示すように、通常のリソグラフィにより、Ｐ型ＭＩＳＦＥＴ領域ＲｐをＮ型高濃度ソースドレイン領域導入用レジスト膜１５で覆った状態で、たとえばイオン注入により、Ｎ型ＭＩＳＦＥＴのゲート構造体３３の両側の半導体基板表面に、Ｎ型高濃度ソースドレイン領域１２ｎを導入する。ここで、イオン注入条件としては、たとえば、イオン種：Ａｓ、打ち込みエネルギー：２ＫｅＶから４０ＫｅＶ、ドーズ量：８ｘ１０１４/ｃｍ２から４ｘ１０１５/ｃｍ２；イオン種：Ｐ、打ち込みエネルギー：１０ＫｅＶから８０ＫｅＶ、ドーズ量：１ｘ１０１３/ｃｍ２から８ｘ１０１３/ｃｍ２等を好適なものとして例示することができる。
【００６９】
その後、不要になったレジスト膜１５をアッシング等により除去する。
【００７０】
次に図１５に示すように、ウエハ１のデバイス面１ａのほぼ全面に、たとえばＣＶＤ等により、アモルファスＳｉ膜（たとえば、厚さ３０ｎｍ程度）等の酸素吸収膜１６を成膜する。酸素吸収膜１６の成膜温度としては、たとえば、摂氏４００度から５００度を好適なものとして例示することができる（なお、酸素吸収膜１６がポリシリコン膜の場合は、成膜温度は、たとえば、摂氏４５０度から６５０度を好適なものとして例示することができる）。なお、酸素吸収膜１６の成膜の前に、ウエハ１のデバイス面１ａのシリコン表面をたとえば、酸素雰囲気中でのプラズマ酸化処理（アッシング酸化処理）により、第２の酸化シリコン系絶縁膜すなわち１ｎｍ程度の薄膜酸化シリコン膜２８（「アッシング酸化シリコン膜」という）を形成しておくことが好適である（図２９及び図３０を参照）。すなわち、酸素吸収膜１６の除去の際に、下地のウエハ１のデバイス面１ａのシリコン表面にダメージを与えないためである。
【００７１】
その後、酸素吸収膜１６が形成された状態で、注入された不純物を活性化するための高温アニールを実行する。高温アニールは、たとえば、スパイクＲＴＡ（たとえば、摂氏１０００度程度で１秒程度），ＬＳＡ（Ｌａｓｅ Ｓｐｉｋｅ Ａｎｎｅａｌ）等の組み合わせを好適なものとして例示することができる。なお、ＬＳＡの条件としては、たとえば、摂氏１２００度程度で単位スパイクを好適なものとして例示することができる。
【００７２】
なお、酸素吸収膜１６としては、ポリＳｉ膜（たとえば、厚さ３０ｎｍ程度）でも良い。しかし、酸素吸収膜１６はストレス付与膜としても作用するので、ストレス付与作用については、アモルファスＳｉ膜の方が有利である。
【００７３】
次に図１６に示すように、酸素吸収膜１６を全面除去する。これにより、酸素吸収処理プロセスが完了したことになる。なお、酸素吸収膜１６の除去は、たとえば、アンモニア/過酸化水素水溶液等のアルカリ系エッチング液等により、アッシング酸化シリコン膜をエッチストップ膜として、実行する。アッシング酸化シリコン膜は、その後の、弗酸系洗浄液による洗浄によって除去される。
【００７４】
次に図１７に示すように、通常のサリサイド（Ｓａｌｉｃｉｄｅ）プロセスにより、ニッケルシリサイド系のシリサイド膜１７（たとえばＮｉＰｔシリサイド）を必要に応じて、Ｎ型高濃度ソースドレイン領域１２ｎ、Ｐ型高濃度ソースドレイン領域１２ｐ、およびゲートスタック６ｎ、６ｐ（ポリＳｉゲート電極５ｎｂ、５ｐｂ）上に形成する。
【００７５】
次に図１８に示すように、ウエハ１のデバイス面１ａのほぼ全面に、たとえばＣＶＤ等により、コンタクトエッチストップ用窒化シリコン膜１８ａ（たとえば、厚さ２５ｎｍ程度）を成膜する。
【００７６】
次に図１９に示すように、ウエハ１のデバイス面１ａのほぼ全面に、たとえばＣＶＤ等により、コンタクトエッチストップ用窒化シリコン膜１８ａとともにプリメタル絶縁膜１８を構成する酸化シリコン系プリメタル絶縁膜１８ｂ（通常、この膜は、コンタクトエッチストップ用窒化シリコン膜１８ａよりも厚い。たとえば、厚さ２００ｎｍ程度）を成膜する。その後必要に応じて、ＣＭＰ等により表面の平坦化を実施する。
【００７７】
次に図２０に示すように、通常のリソグラフィにより、コンタクトホール１９を開口する。
【００７８】
次に図２１に示すように、コンタクトホール１９にタングステンプラグ２１等を埋め込む。
【００７９】
次に図２２に示すように、プリメタル絶縁膜１８上に、たとえば、酸化シリコン膜系の第１層配線絶縁膜２２を成膜し、銅系埋め込み配線（たとえばシングルダマシン配線）のような第１層埋め込み配線２３（もちろん、アルミニウム系の非埋め込み配線や埋め込み配線と非埋め込み配線を層で分けて適用した混合配線を適用しても良い。）を形成する。その後、同様のプロセスを繰り返して、上層多層配線層２４（たとえばデュアルダマシン配線）、ファイナルパッシベーション膜、ボンディングパッド等を形成する。続いて、ウエハテスト工程、バックグラインディング工程、ダイシング工程等を経て、個々のチップ２となり、必要に応じて、パッケージされて最終のデバイスとなる。
【００８０】
３．本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例におけるプロセスフローの説明（主に図２３から図２６）
このセクションの例は、セクション２の図１５から図１６の酸素吸収処理プロセスの変形例１（「付加ストレッサオーバコート（Ｓｔｒｅｓｓｏｒ Ｏｖｅｒｃｏａｔ）方式」という）であり、酸素吸収膜１６の副次的作用であるストレス付与効果を高めるために、上方に付加的なストレス付与膜として、窒化シリコン膜等の窒化シリコン系ストレス付与膜を追加したものである。そのため、図５から図２２に説明したところは、全く同じであるので、以下では異なる部分すなわち、図１５と図１６の間のみを説明する。
【００８１】
図２３は本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例におけるプロセスフローを説明するためのウエハ部分断面図（中間酸化シリコン系薄膜成膜時点）である。図２４は本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例におけるプロセスフローを説明するためのウエハ部分断面図（窒化シリコン系ストレッサ膜成膜＆活性化アニール時点）である。図２５は本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例におけるプロセスフローを説明するためのウエハ部分断面図（窒化シリコン系ストレッサ膜除去時点）である。図２６は本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例におけるプロセスフローを説明するためのウエハ部分断面図（中間酸化シリコン系薄膜除去時点）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例におけるプロセスフローを説明する。
【００８２】
図１５に続き、図２３に示すように、酸素吸収膜１６（酸素吸収用アモルファスＳｉ膜または酸素吸収用ポリＳｉ膜）上のほぼ全面に、たとえばＣＶＤ等により、比較的薄い（酸素吸収膜１６と比べて薄い）酸化シリコン膜等の中間酸化シリコン系薄膜２５（たとえば、厚さ１０ｎｍ程度）すなわち第１の酸化シリコン系絶縁膜を成膜する。
【００８３】
次に、図２４に示すように、中間酸化シリコン系薄膜２５上のほぼ全面に、たとえばＣＶＤ等により、比較的厚い（酸素吸収膜１６と比べて厚い）窒化シリコン膜等の窒化シリコン系ストレッサ膜２６（たとえば、厚さ３０ｎｍ程度）を成膜する。
【００８４】
その後、酸素吸収膜１６、中間酸化シリコン系薄膜２５および窒化シリコン系ストレッサ膜２６が形成された状態で、注入された不純物を活性化するための高温アニールを実行する。
【００８５】
次に、図２５に示すように、窒化シリコン系ストレッサ膜２６を全面除去する。窒化シリコン系ストレッサ膜２６の除去は、たとえば、熱燐酸によるウエット処理等で実行する。
【００８６】
次に、図２６に示すように、中間酸化シリコン系薄膜２５を全面除去する。中間酸化シリコン系薄膜２５の除去は、たとえば、弗酸系酸化シリコン膜エッチング液等により、実行する。
【００８７】
その後、先と同様に、酸素吸収膜１６を全面除去すると、図１６の状態となる。なお、酸素吸収膜１６の除去は、たとえば、アンモニア/過酸化水素水溶液等のアルカリ系エッチング液等により、アッシング酸化シリコン膜をエッチストップ膜として、実行する。アッシング酸化シリコン膜は、その後の、弗酸系洗浄液による洗浄によって除去される。
【００８８】
その後は、先に説明した図１６図以降のプロセス処理を行う。
【００８９】
４．本願の全般及び各実施の形態に対する考察並びに補足的説明（主に図２７から図３０）
図２７はＨｉｇｈ−ｋゲート絶縁膜を有する狭チャネル幅Ｎチャネル型ＭＩＳＦＥＴおよびＳｉＯＮゲート絶縁膜を有する狭チャネル幅Ｎチャネル型ＭＩＳＦＥＴの閾値電圧のチャネル幅依存性を示すデータプロット図である。図２８は図１のロジックゲートＬＧ等のＮ型ＭＩＳＦＥＴＱｎ（図３）及び、その周辺を切り出したデバイス上面拡大図である。図２９は図２８のＸ−Ｘ’断面に対応するデバイス断面拡大図である。図３０は図２８のＹ−Ｙ’断面に対応するデバイス断面拡大図である。これらに基づいて、本願の全般及び各実施の形態に対する考察並びに補足的説明を行う。
【００９０】
（１）各実施の形態に共通なメカニズム等の説明：
先に述べたように、高誘電率ゲート絶縁膜を用いたＣＭＩＳ型半導体集積回路において、短チャネル長、且つ狭チャネル幅のデバイス領域（「狭チャネル幅領域」という）では、ソースドレイン領域の活性化アニールによって、高誘電率ゲート絶縁膜とシリコン系基板部との界面膜であるＩＬの膜厚が増加することによって、閾値電圧の絶対値が増加するという問題があることが、本願発明者等によって明らかにされた。このことを示したものが、図２７である。図２７に示すように、非Ｈｉｇｈ−ｋゲート絶縁膜である酸窒化シリコン膜（ＳｉＯＮゲート絶縁膜）をゲート絶縁膜とする短チャネル長ＭＩＳＦＥＴでは、狭チャネル幅領域では、閾値電圧が降下する傾向にあるのに対して、Ｈｉｇｈ−ｋゲート絶縁膜であるＨｆＯ系ゲート絶縁膜の短チャネル長ＭＩＳＦＥＴでは、狭チャネル幅領域では、閾値電圧が急速に上昇している。なお、この場合、Ｈｉｇｈ−ｋゲート絶縁膜は、その下に、界面膜すなわちＩＬ（Ｉｎｔｅｒｆａｃｉａｌ Ｌａｙｅｒ）として酸化シリコン膜または酸窒化シリコン膜等の酸化シリコン膜系下地絶縁膜を有する。
【００９１】
以下、図１５に対応するＮ型ＭＩＳＦＥＴ（Ｑｎ）を例に取り、原因及び対策を具体的に説明する。すなわち、この原因は、活性化アニール等の高温熱処理（たとえば、摂氏８５０度以上での熱処理）によって、ＳＴＩ領域２０（酸化物素子分離領域）中の酸素が、図３０に矢印で示すチャネル端部（アクティブ領域３１の端部）の界面層ゲート絶縁膜４ｎａに到達して、そこの膜厚を増加させるためと考えられる。
【００９２】
そこで、前記実施の形態では、図２８、図２９及び図３０に示すように、高温熱処理の際に、アモルファスＳｉ膜等の酸素吸収膜１６を近傍に介在させることによって、過剰な酸素を吸収させている。
【００９３】
（２）変形例２（Ｎチャネル側のみ酸素吸収膜適用；主に図１５又は図２４を参照）：
セクション２及び３の例では、Ｎ型ＭＩＳＦＥＴ領域ＲｎおよびＰ型ＭＩＳＦＥＴ領域Ｒｐの両方を酸素吸収膜１６で覆ったが、Ｎ型ＭＩＳＦＥＴ領域Ｒｎのみを覆うようにしてもよい。これは、Ｐチャネル側は、比較的酸素導入による界面層ゲート絶縁膜の膜厚増加が少なく、更にＰ型ＭＩＳＦＥＴ領域Ｒｐでは、酸素が導入される方が、Ｐ型ＭＩＳＦＥＴの閾値電圧の絶対値が低下するからである。
【００９４】
この場合、セクション３の方式（図２４）を適用する場合は、酸素吸収膜１６、中間酸化シリコン系薄膜２５、および窒化シリコン系ストレッサ膜２６の全てをＮ型ＭＩＳＦＥＴ領域Ｒｎのみに適用するやり方（第１方法）と、酸素吸収膜１６をＮ型ＭＩＳＦＥＴ領域Ｒｎのみに適用し、全領域に中間酸化シリコン系薄膜２５、および窒化シリコン系ストレッサ膜２６を適用するやり方（第２方法）がある。第１方法では、不要な酸素供給をしないメリットがあり、第２方法では、ＳＭＴの効果をＮ型ＭＩＳＦＥＴ領域ＲｎおよびＰ型ＭＩＳＦＥＴ領域Ｒｐの両方で享有できるメリットがある。
【００９５】
（３）酸素吸収膜の選択（主に図１５又は図２４を参照）：
図１５における酸素吸収膜１６の材質として、セクション２及び３の例では、アモルファスＳｉ膜の例を具体的に示したが、これは、ポリＳｉ膜等に比べて、サーマルバジェット（Ｔｈｅｒｍａｌ Ｂｕｄｇｅｔ）の面で有利なほか、ストレス付与効果が大きいと考えられるからである。
【００９６】
しかし、その他の材料として、ポリＳｉ膜のほか、アモルファスＳｉＧｅ膜、ポリＳｉＧｅ膜等を好適なものとして例示することができる。ここで、アモルファスＳｉＧｅ膜とポリＳｉＧｅ膜との関係は、上で述べたアモルファスＳｉ膜とポリＳｉ膜の関係と同じである。また、ＳｉＧｅ膜とシリコン膜（アモルファスＳｉ膜およびポリＳｉ膜）とでは、熱膨張係数が異なるので、ストレス付与膜としての効果が大きいと考えられる。
【００９７】
５．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９８】
例えば、前記実施の形態では、酸素吸収膜として、アモルファスＳｉ膜やポリＳｉ膜などのシリコン系半導体膜を使用した例を具体的に説明したが、本発明はそれに限定されるものではなく、ＳｉＧｅ系半導体膜、Ｇｅ系半導体膜等を使用したものにも適用できることは言うまでもない。
【００９９】
また、前記実施の形態では、前記実施の形態では、主にゲートファースト（Ｇａｔｅ Ｆｉｒｓｔ）方式を例に取り具体的に説明したが、本発明はそれに限定されるものではなく、ゲートラスト（Ｇａｔｅ Ｌａｓｔ）方式にも適用できることは言うまでもない。
【符号の説明】
【０１００】
１ 半導体ウエハ
１ａ 半導体ウエハのデバイス面（第１の主面）
１ｂ 半導体ウエハの裏面（第２の主面）
１ｓ Ｐ型単結晶シリコン基板（ウエハのＰ型基板部）
２ 半導体チップ又はチップ領域
３ｎ Ｎウエル領域
３ｐ Ｐウエル領域
４ｎ ゲート絶縁膜
４ｎａ Ｎ型ＭＩＳＦＥＴの界面層ゲート絶縁膜
４ｎｂ Ｎ型ＭＩＳＦＥＴのＨｉｇｈ−ｋゲート絶縁膜
４ｐａ Ｐ型ＭＩＳＦＥＴの界面層ゲート絶縁膜
４ｐｂ Ｐ型ＭＩＳＦＥＴのＨｉｇｈ−ｋゲート絶縁膜
５ ＭＩＳＦＥＴのゲート電極
５ｎ Ｎ型ＭＩＳＦＥＴのゲート電極
５ｎａ Ｎ型ＭＩＳＦＥＴのメタルゲート電極
５ｎｂ Ｎ型ＭＩＳＦＥＴのポリＳｉゲート電極
５ｐ P型ＭＩＳＦＥＴのゲート電極
５ｐａ Ｐ型ＭＩＳＦＥＴのメタルゲート電極
５ｐｂ Ｐ型ＭＩＳＦＥＴのポリＳｉゲート電極
６ｎ Ｎ型ＭＩＳＦＥＴのゲートスタック
６ｐ Ｐ型ＭＩＳＦＥＴのゲートスタック
７ 窒化シリコン系オフセットスペーサ（またはオフセットスペーサ用窒化シリコン膜）
８ｎ Ｎ型ソースドレインエクステンション領域
８ｐ Ｐ型ソースドレインエクステンション領域
９ Ｎ型ソースドレインエクステンション領域導入用レジスト膜
１０ Ｐ型ソースドレインエクステンション領域導入用レジスト膜
１１ サイドウォール（またはサイドウォール絶縁膜）
１１ａ 酸化シリコン系サイドウォール（またはサイドウォール酸化シリコン膜）
１１ｂ 窒化シリコン系サイドウォール（またはサイドウォール窒化シリコン膜）
１２ ＭＩＳＦＥＴの高濃度ソースドレイン領域
１２ｎ Ｎ型高濃度ソースドレイン領域
１２ｐ Ｐ型高濃度ソースドレイン領域
１４ Ｐ型高濃度ソースドレイン領域導入用レジスト膜
１５ Ｎ型高濃度ソースドレイン領域導入用レジスト膜
１６ 酸素吸収膜（酸素吸収用アモルファスＳｉ膜または酸素吸収用ポリＳｉ膜）
１７ シリサイド層
１８ プリメタル絶縁膜
１８ａ コンタクトエッチストップ用窒化シリコン膜
１８ｂ 酸化シリコン系プリメタル絶縁膜
１９ コンタクトホール
２０ ＳＴＩ領域（酸化物素子分離領域）
２１ タングステンプラグ
２２ 第１層配線絶縁膜
２３ 第１層埋め込み配線
２４ 上層多層配線層
２５ 中間酸化シリコン系薄膜（第１の酸化シリコン系絶縁膜）
２６ 窒化シリコン系ストレッサ膜
２７ 下地酸化シリコン系薄膜
２８ アッシング酸化シリコン膜（第２の酸化シリコン系絶縁膜）
３１ アクティブ領域
３２ ゲート側面構造体（サイドウォールおよびオフセットスペーサ）
３３ ゲート構造体（ゲートスタックおよびゲート側面構造体）
４１ 演算およびロジック回路領域（またはロジック回路領域）
４２ メモリ回路領域
４３ ノッチ
４４ ボンディングパッド
４６ ＭＩＳＦＥＴのチャネル方向
ＢＬ，ＢＬＢ ビットライン
Ｄｉｎ１，Ｄｉｎ２ 入力端子
Ｄｏｕｔ 出力端子
ＬＧ ロジックゲート
ＭＣ メモリセル
Ｑ ＭＩＳＦＥＴ
Ｑｎ Ｎ型ＭＩＳＦＥＴ
Ｑｎ１，Ｑｎ２ Ｎ型メモリトランジスタ
Ｑｎ３，Ｑｎ４ Ｎ型読み出しトランジスタ
Ｑｐ Ｐ型ＭＩＳＦＥＴ
Ｑｐ１，Ｑｐ２ Ｐ型メモリトランジスタ
Ｒｎ Ｎ型ＭＩＳＦＥＴ領域
Ｒｐ Ｐ型ＭＩＳＦＥＴ領域
Ｖｄｄ 電源端子（電源ライン）
Ｖｓｓ グランド端子（グランドライン）
ＷＬ ワードライン
【技術分野】
【０００１】
本発明は、半導体集積回路装置（または半導体装置）の製造方法におけるゲートスタック（Ｇａｔｅ Ｓｔａｃｋ）および、その周辺構造形成技術に適用して有効な技術に関する。
【背景技術】
【０００２】
米国特許公開２００９−７５４４２号公報（特許文献１）には、金属膜をストレス付加膜とするＳＭＴ（Ｓｔｒｅｓｓ Ｍｅｍｏｒｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ）が開示されている。
【０００３】
米国特許公開２００７−１８２５２号公報（特許文献２）には、窒化シリコン膜等をストレス付加膜とするＳＭＴが開示されている。
【０００４】
日本特開２００４−１７２３８９号公報（特許文献３）または、これに対応する米国特許第７１８３２０４号公報（特許文献４）には、シリコン酸化膜、金属膜、またはシリサイド膜等をストレス付加膜とするＳＭＴが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許公開２００９−７５４４２号公報
【特許文献２】米国特許公開２００７−１８２５２号公報
【特許文献３】特開２００４−１７２３８９号公報
【特許文献４】米国特許第７１８３２０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
高誘電率ゲート絶縁膜（Ｈｉｇｈ−ｋ Ｇａｔｅ Ｉｎｓｕｌａｔｉｏｎ Ｌａｙｅｒ）を用いたＣＭＩＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体集積回路において、短チャネル長、且つ狭チャネル幅のデバイス領域では、ソースドレイン領域の活性化アニールによって、高誘電率ゲート絶縁膜とシリコン系基板部との界面膜（Ｉｎｔｅｒｆａｃｉａｌ Ｌａｙｅｒ）であるＩＬの膜厚が増加することによって、Ｎ型ＭＩＳＦＥＴは閾値電圧の絶対値が増加し、Ｐ型ＭＩＳＦＥＴも、変化の幅はＮ型ＭＩＳＦＥＴ程ではないが、閾値電圧の絶対値が減少するという問題がある。また、メタルゲート電極中に酸化物素子分離領域中の酸素やサイドウォール酸化シリコン膜中の酸素が拡散し、メタルゲート電極が酸化されて仕事関数が変調するという問題もある。
【０００７】
本願発明は、これらの課題を解決するためになされたものである。
【０００８】
本発明の目的は、信頼性の高い半導体集積回路装置の製造プロセスを提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
すなわち、本願の一つの発明は、ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を有する半導体集積回路装置の製造方法において、ＭＩＳＦＥＴのＨｉｇｈ−ｋゲートスタック及びその周辺構造を形成した後、半導体基板表面を酸素吸収膜で覆い、その状態でソースドレインの不純物を活性化するためのアニールを実行し、その後、当該酸素吸収膜を除去するものである。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１３】
すなわち、ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を有する半導体集積回路装置の製造方法において、ＭＩＳＦＥＴのＨｉｇｈ−ｋゲートスタック及びその周辺構造を形成した後、半導体基板表面を酸素吸収膜で覆い、その状態でソースドレインの不純物を活性化するためのアニールを実行し、その後、当該酸素吸収膜を除去するので、熱処理中における界面酸化シリコン膜の不所望な膜厚増加による短チャネル長＆狭チャネル幅ＭＩＳＦＥＴの閾値電圧（正確にはその絶対値）の上昇を低減することができる。
【図面の簡単な説明】
【００１４】
【図１】本願の各実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＣＭＯＳチップの上面レイアウト等を示すウエハ及び半導体チップ上面図である。
【図２】図１におけるチップ上のチャネル方向と結晶面方位の関係の一例を示すウエハ及び半導体チップ上面模式図である。
【図３】図１の半導体チップ上のロジックゲートＬＧの回路構成の一例を示す回路図である。
【図４】図１の半導体チップ上のメモリセルＭＣの回路構成の一例を示す回路図である。
【図５】本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（ゲートスタック加工完了時点）である。
【図６】本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（オフセットスペーサ用窒化シリコン膜成膜時点）である。
【図７】本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（Ｎ型ソースドレインエクステンション領域導入時点）である。
【図８】本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（オフセットスペーサ用窒化シリコン膜エッチバック時点）である。
【図９】本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（Ｐ型ソースドレインエクステンション領域導入時点）である。
【図１０】本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（サイドウォール酸化シリコン膜成膜時点）である。
【図１１】本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（サイドウォール窒化シリコン膜成膜時点）である。
【図１２】本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（サイドウォール絶縁膜エッチバック時点）である。
【図１３】本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（Ｐ型高濃度ソースドレイン領域導入時点）である。
【図１４】本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（Ｎ型高濃度ソースドレイン領域導入時点）である。
【図１５】本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（酸素吸収膜成膜＆活性化アニール時点）である。
【図１６】本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（酸素吸収膜成膜除去時点）である。
【図１７】本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（シリサイド化完了時点）である。
【図１８】本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（ＣＥＳＬ成膜時点）である。
【図１９】本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（酸化シリコン系プリメタル絶縁膜成膜時点）である。
【図２０】本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（コンタクトホール開口時点）である。
【図２１】本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（タングステンプラグ埋め込み完了時点）である。
【図２２】本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（多層配線完成時点）である。
【図２３】本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例におけるプロセスフローを説明するためのウエハ部分断面図（中間酸化シリコン系薄膜成膜時点）である。
【図２４】本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例におけるプロセスフローを説明するためのウエハ部分断面図（窒化シリコン系ストレッサ膜成膜＆活性化アニール時点）である。
【図２５】本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例におけるプロセスフローを説明するためのウエハ部分断面図（窒化シリコン系ストレッサ膜除去時点）である。
【図２６】本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例におけるプロセスフローを説明するためのウエハ部分断面図（中間酸化シリコン系薄膜除去時点）である。
【図２７】Ｈｉｇｈ−ｋゲート絶縁膜を有する狭チャネル幅Ｎチャネル型ＭＩＳＦＥＴおよびＳｉＯＮゲート絶縁膜を有する狭チャネル幅Ｎチャネル型ＭＩＳＦＥＴの閾値電圧のチャネル幅依存性を示すデータプロット図である。
【図２８】図１のロジックゲートＬＧ等のＮ型ＭＩＳＦＥＴＱｎ（図３）及び、その周辺を切り出したデバイス上面拡大図である。
【図２９】図２８のＸ−Ｘ’断面に対応するデバイス断面拡大図である。
【図３０】図２８のＹ−Ｙ’断面に対応するデバイス断面拡大図である。
【発明を実施するための形態】
【００１５】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１６】
１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体ウエハの第１の主面上に、酸化物素子分離領域を形成することにより、アクティブ領域をパターニングする工程；
（ｂ）前記半導体ウエハの前記第１の主面上において、前記アクティブ領域を横切るように、Ｎチャネル型ＭＩＳＦＥＴのＨｉｇｈ−ｋゲートスタックをパターニングする工程；
（ｃ）パターニングされた前記ゲートスタックの側面にゲート側面構造体を形成することによって、前記ゲートスタックおよび前記ゲート側面構造体を含むゲート構造体を形成する工程；
（ｄ）前記ゲート構造体の両側の前記半導体ウエハの前記アクティブ領域の半導体表面内に、前記Ｎチャネル型ＭＩＳＦＥＴのソースドレイン領域となる不純物ドープ領域をイオン注入により形成する工程；
（ｅ）前記工程（ｄ）の後、前記ゲート構造体上、前記酸化物素子分離領域上、および前記半導体表面上を覆うように、前記半導体ウエハの前記第１の主面上に酸素吸収膜を形成する工程；
（ｆ）前記酸素吸収膜が前記ゲート構造体上、前記酸化物素子分離領域上、および前記半導体表面上を覆った状態で、前記不純物ドープ領域に対する活性化アニールを実行する工程；
（ｇ）前記工程（ｆ）の後、前記酸素吸収膜を除去する工程。
【００１７】
２．前記１項の半導体集積回路装置の製造方法において、前記酸素吸収膜は、ポリシリコン膜又はアモルファスシリコン膜である。
【００１８】
３．前記１または２項の半導体集積回路装置の製造方法において、前記半導体集積回路装置は、ＣＭＩＳ型であり、前記工程（ｆ）においては、前記酸素吸収膜は、Ｐ型ＭＩＳＦＥＴ領域上を被覆していない。
【００１９】
４．前記１または３項の半導体集積回路装置の製造方法において、前記酸素吸収膜は、アモルファスまたはポリＳｉＧｅ膜である。
【００２０】
５．前記１から４項のいずれか一つの半導体集積回路装置の製造方法において、前記ゲートスタックを構成するＨｉｇｈ−ｋゲート絶縁膜には、ランタンが添加されている。
【００２１】
６．前記１から５項のいずれか一つの半導体集積回路装置の製造方法において、前記ゲートスタックは、実ゲートスタックである。
【００２２】
７．前記１から６項のいずれか一つの半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｈ）前記工程（ｅ）の後であって前記工程（ｆ）の前に、前記酸素吸収膜上に、前記ゲート構造体、前記酸化物素子分離領域、および前記半導体表面の上方を覆うように、ストレス付与膜を形成する工程；
（ｉ）前記工程（ｆ）の後であって前記工程（ｇ）の前に、前記ストレス付与膜を除去する工程。
【００２３】
８．前記７項の半導体集積回路装置の製造方法において、前記ストレス付与膜は、窒化シリコン系絶縁膜である。
【００２４】
９．前記８項の半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｊ）前記工程（ｅ）の後であって前記工程（ｈ）の前に、前記酸素吸収膜上のほぼ全面に、第１の酸化シリコン系絶縁膜を形成する工程；
（ｋ）前記工程（ｉ）の後であって前記工程（ｇ）の前に、前記酸化シリコン系絶縁膜を除去する工程。
【００２５】
１０．前記９項の半導体集積回路装置の製造方法において、前記第１の酸化シリコン系絶縁膜は、前記酸素吸収膜および前記ストレス付与膜のいずれよりも薄い。
【００２６】
１１．前記１から１０項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｅ）の前記酸素吸収膜の形成の際には、前記半導体表面との間に、第２の酸化シリコン系絶縁膜を介在させる。
【００２７】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００２８】
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
【００２９】
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程と、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程に大別できる。ＦＥＯＬ工程の内、ゲート電極パターニング工程、コンタクトホール形成工程等は、特に微細な加工が要求される微細加工工程である。一方、ＢＥＯＬ工程においては、ビアおよびトレンチ形成工程、特に、比較的下層のローカル配線（たとえば４層程度の構成の埋め込み配線では、Ｍ１からＭ３あたりまで、１０層程度の構成の埋め込み配線では、Ｍ１からＭ５あたりまでの微細埋め込み配線）等において、特に微細加工が要求される。なお、「ＭＮ（通常Ｎ＝１から１５程度）」で、下から第Ｎ層配線を表す。Ｍ１は第１層配線であり、Ｍ３は第３層配線である。
【００３０】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００３１】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００３２】
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
【００３３】
窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜またはＣＥＳＬ（Ｃｏｎｔａｃｔ Ｅｔｃｈ Ｓｔｏｐ Ｌａｙｅｒ）として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ Ｍｅｍｏｒｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ）における応力付与膜（ストレッサまたはストレッサ膜）としても使用される。
【００３４】
同様に、「ニッケルシリサイド」というときは、通常、ニッケルモノシリサイドを指すが、比較的純粋なものばかりではなく、ニッケルモノシリサイドを主要な構成要素とする合金、混晶等を含む。また、シリサイドは、ニッケルシリサイドに限らず、従来から実績のあるコバルトシリサイド、チタンシリサイド、タングステンシリサイド等でもよい。また、シリサイド化のための金属膜としては、Ｎｉ（ニッケル）膜以外にも、例えばＮｉ−Ｐｔ合金膜（ＮｉとＰｔの合金膜）、Ｎｉ−Ｖ合金膜（ＮｉとＶの合金膜）、Ｎｉ−Ｐｄ合金膜（ＮｉとＰｄの合金膜）、Ｎｉ−Ｙｂ合金膜（ＮｉとＹｂの合金膜）またはＮｉ−Ｅｒ合金膜（ＮｉとＥｒの合金膜）のようなニッケル合金膜などを用いることができる。なお、これらのニッケルを主要な金属元素とするシリサイドを「ニッケル系のシリサイド」と総称する。
【００３５】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００３６】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００３７】
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００３８】
６．本願において、「ゲート」というときは、「実ゲート」すなわち、実際にゲートとなるものとともに、後に除去するいわゆる「ダミーゲート」、「リプレースメントゲート」を含む。「ゲートスタック」とは、主にゲート絶縁膜およびゲート電極から構成された積層体を言う（「ダミーゲートスタック」と特に区別する必要があるときは、「実ゲートスタック」という）。「Ｈｉｇｈ−ｋゲートスタック」というときは、ゲート絶縁膜中にＨｉｇｈ−ｋゲート絶縁層を有するものをいう。
【００３９】
また、「ゲート側面構造体」とは、ゲートスタックの側壁に作られたオフセットスペーサ、サイドウォールスペーサ等のゲート周辺構造を言う。更に、ゲートスタックとゲート側面構造体を含むゲート周辺構造を「ゲート構造体」という。
【００４０】
また、本願において、「ゲートファースト方式」とは、ＭＩＳＦＥＴを集積した集積回路装置の製造方法において、実ゲートスタックの形成をソースドレインの活性化熱処理よりも前に実行する方式を言う。一方、「ゲートラスト方式」とは、実ゲートスタックの主要要素の形成をソースドレインの活性化熱処理よりも後に実行する方式を言う。ゲートラスト方式のうち、界面ゲート絶縁膜（界面実ゲート絶縁膜）およびＨｉｇｈ−ｋゲート絶縁膜（実ゲート絶縁膜）をソースドレインの活性化熱処理よりも前に実行し、それよりも上層の実ゲートスタックの主要要素の形成をソースドレインの活性化熱処理よりも後に実行する方式を「Ｈｉｇｈ−ｋファースト−メタルゲートラスト方式」言う。
【００４１】
更に、本願において、「酸素吸収膜」とは、ポリシリコン膜、アモルファスシリコン膜、ＳｉＧｅ膜等のシリコンを主要な成分とする膜（すなわち、Ｓｉ系半導体膜）のように、酸素を吸収する性質のある膜を言う。因みに、酸化シリコン系絶縁膜、窒化シリコン系絶縁膜等は、酸素吸収膜ではないが、Ｓｉ系半導体膜の一部（主要部は、Ｓｉ系半導体膜）に酸化シリコン系絶縁膜、窒化シリコン系絶縁膜等を含む膜は、全体として、酸素吸収膜である。
【００４２】
なお、結晶面又は結晶方位については、特定の結晶面又は結晶方位自体のみを指すのではなく、その結晶面又は結晶方位と実質的に同様の性質を示すような当該特定の結晶面又は結晶方位の周辺近傍を含むものとする。たとえば、一般に特定の結晶面又は結晶方位から１０度以内程度、ある方向に傾けた結晶面又は結晶方位は、歪特性や移動度等に関する限り、元の結晶面又は結晶方位と実質的に同一の特性を示すものと考えられている。
【００４３】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００４４】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００４５】
１．本願の各実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＣＭＯＳチップ等の説明（主に図１から図４）
図１は本願の各実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＣＭＯＳチップの上面レイアウト等を示すウエハ及び半導体チップ上面図である。図２は図１におけるチップ上のチャネル方向と結晶面方位の関係の一例を示すウエハ及び半導体チップ上面模式図である。図３は図１の半導体チップ上のロジックゲートＬＧの回路構成の一例を示す回路図である。図４は図１の半導体チップ上のメモリセルＭＣの回路構成の一例を示す回路図である。これらに基づいて、本願の各実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＣＭＯＳチップ等を説明する。
【００４６】
図１に示すように、ウエハ工程途中のウエハ１（ここでは、３００φシリコン単結晶ウエハを例に取り説明するが、直径は４５０φでも２００ファイでも良い）のデバイス主面１ａ（第１の主面）には、多数のチップ領域２が形成されている。また、ウエハ１には、その配向を判別するためのノッチ４３が設けられている。
【００４７】
次に、各チップ２（チップ領域）のレイアウトの詳細を説明する。チップ領域２の周辺部には、多数のボンディングパッド４４が設けられており、内部領域にはメモリ回路領域４２および演算およびロジック回路領域４１（単に「ロジック回路領域」という）が設けられている。
【００４８】
ここで、メモリ領域４２としては、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を例示するが、これに限らず、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）でもフラッシュメモリでもよい。
【００４９】
次に、図２により、ウエハ１の面方位、チップ２の配向、およびＭＩＳＦＥＴ（Ｑ）のチャネル方向４６との関係（「結晶方位関係」という）を説明する。結晶方位関係は、必要に応じて、比較的自由に設定できるが、ここでは、一例として、図２に示すように、デバイス主面１ａ（第１の主面）の結晶面が（１００）面、またはそれと等価な面であり（以下、単に「（１００）面」というと、それと等価な面を含む）、ノッチ４３の方向が〈１００〉方向（それと等価な方向を含む、以下同じ）とする。このようなウエハ１を（１００）/〈１００〉ウエハと略称する。なお、これ以外に好適なウエハとしては、（１００）/〈１１０〉ウエハ、（１００）/〈１１１〉ウエハ等がある。
【００５０】
このような（１００）/〈１００〉ウエハ１上のチップ２では、通常、ＭＩＳＦＥＴ（Ｑ）のチャネル方向４６、すなわち、ゲート電極５を挟んで対向するソースドレイン領域１２を結ぶ方向は、チップ２のＸ軸またはＹ軸方向に沿っている。もちろん、特別な目的があるときは、これらと異なる配向としても良い。
【００５１】
次に、図３及び図４によって、図１のロジック回路領域４１およびメモリ回路領域４２の回路の具定例を簡単に説明する。ロジック回路領域４１内には、たとえば非常に多数の各種の論理ゲートＬＧ（たとえばＣＭＯＳ−ＮＡＮＤゲート）が設けられている。図３に示すように、論理ゲートＬＧは、電源端子Ｖｄｄ（電源ライン）、グランド端子Ｖｓｓ（グランドライン）、単数又は複数の入力端子Ｄｉｎ１，Ｄｉｎ２、出力端子Ｄｏｕｔ、ゲートを形成するＮ型ＭＩＳＦＥＴ（Ｑｎ）、Ｐ型ＭＩＳＦＥＴ（Ｑｐ）等から構成されている。
【００５２】
更に、図４に示すように、メモリ回路領域４２（たとえばＳＲＡＭ）は、マトリクス状に配置された非常に多数のメモリセルＭＣから構成されている。各メモリセルＭＣは、たとえば、電源端子Ｖｄｄ（電源ライン）、グランド端子Ｖｓｓ（グランドライン）、ワードラインＷＬ、一対のビットラインＢＬ，ＢＬＢ、一対のＮ型読み出しトランジスタＱｎ３，Ｑｎ４、一対のＮ型メモリトランジスタＱｎ１，Ｑｎ２、一対のＰ型メモリトランジスタＱｐ１，Ｑｐ２等から構成されている。
【００５３】
２．本願の一実施の形態の半導体集積回路装置の製造方法におけるプロセスフローの説明（主に図５から図２２、及び図２９及び図３０を参照）
以下の例では、２８ｎｍテクノロジノードのデバイスを例にとり具体的に説明するが、その他のテクノロジノードのデバイスにも適用できることは言うまでもない。
【００５４】
図５は本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（ゲートスタック加工完了時点）である。図６は本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（オフセットスペーサ用窒化シリコン膜成膜時点）である。図７は本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（Ｎ型ソースドレインエクステンション領域導入時点）である。図８は本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（オフセットスペーサ用窒化シリコン膜エッチバック時点）である。図９は本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（Ｐ型ソースドレインエクステンション領域導入時点）である。図１０は本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（サイドウォール酸化シリコン膜成膜時点）である。図１１は本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（サイドウォール窒化シリコン膜成膜時点）である。図１２は本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（サイドウォール絶縁膜エッチバック時点）である。図１３は本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（Ｐ型高濃度ソースドレイン領域導入時点）である。図１４は本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（Ｎ型高濃度ソースドレイン領域導入時点）である。図１５は本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（酸素吸収膜成膜＆活性化アニール時点）である。図１６は本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（酸素吸収膜成膜除去時点）である。図１７は本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（シリサイド化完了時点）である。図１８は本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（ＣＥＳＬ成膜時点）である。図１９は本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（酸化シリコン系プリメタル絶縁膜成膜時点）である。図２０は本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（コンタクトホール開口時点）である。図２１は本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（タングステンプラグ埋め込み完了時点）である。図２２は本願の一実施の形態の半導体集積回路装置の製造方法におけるＣＭＩＳプロセスフローを説明するためのウエハ部分断面図（多層配線完成時点）である。これらに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法におけるプロセスフローを説明する。
【００５５】
図５に示すように、たとえばＰ型単結晶シリコンウエハ１の基板部１ｓ（たとえば比抵抗が１から１０Ωｃｍ程度）のデバイス面（第１の主面）１ａ側（裏面１bの反対側）には、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）領域（酸化物素子分離領域）２０で区画されたＰウエル領域３ｐおよびＮウエル領域３ｎが設けられている。Ｐウエル領域３ｐが設けられている部分が、Ｎ型ＭＩＳＦＥＴ領域Ｒｎに対応しており、Ｎウエル領域３ｎが設けられている部分が、Ｐ型ＭＩＳＦＥＴ領域Rpに対応している。Ｎ型ＭＩＳＦＥＴ領域Ｒｎのデバイス面１ａ上には、Ｎ型ＭＩＳＦＥＴのゲートスタック６ｎが設けられており、Ｐ型ＭＩＳＦＥＴ領域Rpのデバイス面１ａ上には、Ｐ型ＭＩＳＦＥＴのゲートスタック６ｐが設けられている。ここで、ＳＴＩ領域（酸化物素子分離領域）２０は、たとえば、通常のドライエッチング、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等による酸化シリコン系絶縁膜の埋め込み、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｄｅｐｏｓｉｔｉｏｎ）による平坦化処理等により実行される。
【００５６】
ゲートスタック６ｎは、下からゲート絶縁膜４ｎ、ゲート電極５ｎ等から構成されており、ゲート絶縁膜４ｎは、下から酸化シリコン系膜（酸窒化シリコン膜を含む）等の界面層ゲート絶縁膜４ｎａ（例えば、厚さ１ｎｍ程度）、ランタン等が添加された酸化ハフニウム系絶縁膜等のＨｉｇｈ−ｋゲート絶縁膜４ｎｂ（例えば、厚さ１．５ｎｍ程度）等から構成されており、ゲート電極５ｎは、下から窒化チタン等のメタルゲート電極５ｎａ（例えば、厚さ１０ｎｍ程度）、ポリＳｉゲート電極５ｎｂ（例えば、厚さ５０ｎｍ程度）等から構成されている。一方、ゲートスタック６ｐは、下からゲート絶縁膜４ｐ、ゲート電極５ｐ等から構成されており、ゲート絶縁膜４ｐは、下から酸化シリコン系膜（酸窒化シリコン膜を含む）等の界面層ゲート絶縁膜４ｐａ（例えば、厚さ１ｎｍ程度）、アルミニウム等が添加された酸化ハフニウム系絶縁膜等のＨｉｇｈ−ｋゲート絶縁膜４ｐｂ（例えば、厚さ１．５ｎｍ程度）等から構成されており、ゲート電極５ｐは、下から窒化チタン等のメタルゲート電極５ｐａ（例えば、厚さ１０ｎｍ程度）、ポリＳｉゲート電極５ｐｂ（例えば、厚さ５０ｎｍ程度）等から構成されている。ここで、ゲートスタック６ｎ，６ｐの形成は、熱酸化、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）、スパッタリング成膜、ＣＶＤ、異方性ドライエッチング等により実行される。
【００５７】
次に図６に示すように、ウエハ１のデバイス面１ａのほぼ全面に、たとえばＣＶＤ等により、オフセットスペーサ用窒化シリコン膜７（例えば、厚さ１０ｎｍ程度）を形成する。
【００５８】
次に図７に示すように、通常のリソグラフィにより、Ｐ型ＭＩＳＦＥＴ領域ＲｐをＮ型ソースドレインエクステンション領域導入用レジスト膜９で覆った状態で、たとえばイオン注入により、ゲートスタック６ｎの両側の半導体基板表面に、Ｎ型ソースドレインエクステンション領域８ｎを導入する。ここで、イオン注入条件としては、たとえば、イオン種：Ａｓ、打ち込みエネルギー：１ＫｅＶから１０ＫｅＶ、ドーズ量：１ｘ１０１５/ｃｍ２から９ｘ１０１５/ｃｍ２；イオン種：Ｃ、打ち込みエネルギー：１ＫｅＶから５ＫｅＶ、ドーズ量：４ｘ１０１４/ｃｍ２から９ｘ１０１４/ｃｍ２等を好適なものとして例示することができる。
【００５９】
その後、不要になったレジスト膜９をアッシング等により除去する。
【００６０】
次に図８に示すように、たとえば異方性ドライエッチング等により、窒化シリコン系オフセットスペーサ７を形成する。
【００６１】
次に図９に示すように、通常のリソグラフィにより、Ｎ型ＭＩＳＦＥＴ領域ＲｎをＰ型ソースドレインエクステンション領域導入用レジスト膜１０で覆った状態で、たとえばイオン注入により、ゲートスタック６ｐの両側の半導体基板表面に、Ｐ型ソースドレインエクステンション領域を導入する。ここで、イオン注入条件としては、たとえば、イオン種：ＢＦ２、打ち込みエネルギー：１ＫｅＶから５ＫｅＶ、ドーズ量：１ｘ１０１５/ｃｍ２から８ｘ１０１５/ｃｍ２；イオン種：Ｃ、打ち込みエネルギー：１ＫｅＶから５ＫｅＶ、ドーズ量：４ｘ１０１４/ｃｍ２から９ｘ１０１４/ｃｍ２等を好適なものとして例示することができる。
【００６２】
その後、不要になったレジスト膜１０をアッシング等により除去する。
【００６３】
次に図１０に示すように、ウエハ１のデバイス面１ａのほぼ全面に、たとえばＣＶＤ等により、サイドウォール酸化シリコン膜１１ａ（例えば、厚さ１０ｎｍ程度）を形成する。
【００６４】
次に図１１に示すように、ウエハ１のデバイス面１ａのほぼ全面に、たとえばＣＶＤ等により、サイドウォール窒化シリコン膜１１ｂ（例えば、厚さ２０ｎｍ程度）を形成する。サイドウォール酸化シリコン膜１１ａとサイドウォール酸化シリコン膜１１ａで、サイドウォール絶縁膜１１を構成している。
【００６５】
次に図１２に示すように、たとえば異方性ドライエッチング等により、酸化シリコン系サイドウォール１１ａと窒化シリコン系サイドウォール１１ｂからなるサイドウォール１１を形成する。ここで、窒化シリコン系オフセットスペーサ７、サイドウォール絶縁膜１１等から成る構造体をゲート側面構造体３２という。また、ゲートスタック（６ｎ、６ｐ）、ゲート側面構造体３２等から成る構造体をゲート構造体３３という。
【００６６】
次に図１３に示すように、通常のリソグラフィにより、Ｎ型ＭＩＳＦＥＴ領域ＲｎをＰ型高濃度ソースドレイン領域導入用レジスト膜１４で覆った状態で、たとえばイオン注入により、Ｐ型ＭＩＳＦＥＴのゲート構造体３３の両側の半導体基板表面に、Ｐ型高濃度ソースドレイン領域１２ｐを導入する。ここで、イオン注入条件としては、たとえば、イオン種：Ｂ、打ち込みエネルギー：０．５ＫｅＶから２０ＫｅＶ、ドーズ量：１ｘ１０１５/ｃｍ２から８ｘ１０１５/ｃｍ２等を好適なものとして例示することができる。
【００６７】
その後、不要になったレジスト膜１４をアッシング等により除去する。
【００６８】
次に図１４に示すように、通常のリソグラフィにより、Ｐ型ＭＩＳＦＥＴ領域ＲｐをＮ型高濃度ソースドレイン領域導入用レジスト膜１５で覆った状態で、たとえばイオン注入により、Ｎ型ＭＩＳＦＥＴのゲート構造体３３の両側の半導体基板表面に、Ｎ型高濃度ソースドレイン領域１２ｎを導入する。ここで、イオン注入条件としては、たとえば、イオン種：Ａｓ、打ち込みエネルギー：２ＫｅＶから４０ＫｅＶ、ドーズ量：８ｘ１０１４/ｃｍ２から４ｘ１０１５/ｃｍ２；イオン種：Ｐ、打ち込みエネルギー：１０ＫｅＶから８０ＫｅＶ、ドーズ量：１ｘ１０１３/ｃｍ２から８ｘ１０１３/ｃｍ２等を好適なものとして例示することができる。
【００６９】
その後、不要になったレジスト膜１５をアッシング等により除去する。
【００７０】
次に図１５に示すように、ウエハ１のデバイス面１ａのほぼ全面に、たとえばＣＶＤ等により、アモルファスＳｉ膜（たとえば、厚さ３０ｎｍ程度）等の酸素吸収膜１６を成膜する。酸素吸収膜１６の成膜温度としては、たとえば、摂氏４００度から５００度を好適なものとして例示することができる（なお、酸素吸収膜１６がポリシリコン膜の場合は、成膜温度は、たとえば、摂氏４５０度から６５０度を好適なものとして例示することができる）。なお、酸素吸収膜１６の成膜の前に、ウエハ１のデバイス面１ａのシリコン表面をたとえば、酸素雰囲気中でのプラズマ酸化処理（アッシング酸化処理）により、第２の酸化シリコン系絶縁膜すなわち１ｎｍ程度の薄膜酸化シリコン膜２８（「アッシング酸化シリコン膜」という）を形成しておくことが好適である（図２９及び図３０を参照）。すなわち、酸素吸収膜１６の除去の際に、下地のウエハ１のデバイス面１ａのシリコン表面にダメージを与えないためである。
【００７１】
その後、酸素吸収膜１６が形成された状態で、注入された不純物を活性化するための高温アニールを実行する。高温アニールは、たとえば、スパイクＲＴＡ（たとえば、摂氏１０００度程度で１秒程度），ＬＳＡ（Ｌａｓｅ Ｓｐｉｋｅ Ａｎｎｅａｌ）等の組み合わせを好適なものとして例示することができる。なお、ＬＳＡの条件としては、たとえば、摂氏１２００度程度で単位スパイクを好適なものとして例示することができる。
【００７２】
なお、酸素吸収膜１６としては、ポリＳｉ膜（たとえば、厚さ３０ｎｍ程度）でも良い。しかし、酸素吸収膜１６はストレス付与膜としても作用するので、ストレス付与作用については、アモルファスＳｉ膜の方が有利である。
【００７３】
次に図１６に示すように、酸素吸収膜１６を全面除去する。これにより、酸素吸収処理プロセスが完了したことになる。なお、酸素吸収膜１６の除去は、たとえば、アンモニア/過酸化水素水溶液等のアルカリ系エッチング液等により、アッシング酸化シリコン膜をエッチストップ膜として、実行する。アッシング酸化シリコン膜は、その後の、弗酸系洗浄液による洗浄によって除去される。
【００７４】
次に図１７に示すように、通常のサリサイド（Ｓａｌｉｃｉｄｅ）プロセスにより、ニッケルシリサイド系のシリサイド膜１７（たとえばＮｉＰｔシリサイド）を必要に応じて、Ｎ型高濃度ソースドレイン領域１２ｎ、Ｐ型高濃度ソースドレイン領域１２ｐ、およびゲートスタック６ｎ、６ｐ（ポリＳｉゲート電極５ｎｂ、５ｐｂ）上に形成する。
【００７５】
次に図１８に示すように、ウエハ１のデバイス面１ａのほぼ全面に、たとえばＣＶＤ等により、コンタクトエッチストップ用窒化シリコン膜１８ａ（たとえば、厚さ２５ｎｍ程度）を成膜する。
【００７６】
次に図１９に示すように、ウエハ１のデバイス面１ａのほぼ全面に、たとえばＣＶＤ等により、コンタクトエッチストップ用窒化シリコン膜１８ａとともにプリメタル絶縁膜１８を構成する酸化シリコン系プリメタル絶縁膜１８ｂ（通常、この膜は、コンタクトエッチストップ用窒化シリコン膜１８ａよりも厚い。たとえば、厚さ２００ｎｍ程度）を成膜する。その後必要に応じて、ＣＭＰ等により表面の平坦化を実施する。
【００７７】
次に図２０に示すように、通常のリソグラフィにより、コンタクトホール１９を開口する。
【００７８】
次に図２１に示すように、コンタクトホール１９にタングステンプラグ２１等を埋め込む。
【００７９】
次に図２２に示すように、プリメタル絶縁膜１８上に、たとえば、酸化シリコン膜系の第１層配線絶縁膜２２を成膜し、銅系埋め込み配線（たとえばシングルダマシン配線）のような第１層埋め込み配線２３（もちろん、アルミニウム系の非埋め込み配線や埋め込み配線と非埋め込み配線を層で分けて適用した混合配線を適用しても良い。）を形成する。その後、同様のプロセスを繰り返して、上層多層配線層２４（たとえばデュアルダマシン配線）、ファイナルパッシベーション膜、ボンディングパッド等を形成する。続いて、ウエハテスト工程、バックグラインディング工程、ダイシング工程等を経て、個々のチップ２となり、必要に応じて、パッケージされて最終のデバイスとなる。
【００８０】
３．本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例におけるプロセスフローの説明（主に図２３から図２６）
このセクションの例は、セクション２の図１５から図１６の酸素吸収処理プロセスの変形例１（「付加ストレッサオーバコート（Ｓｔｒｅｓｓｏｒ Ｏｖｅｒｃｏａｔ）方式」という）であり、酸素吸収膜１６の副次的作用であるストレス付与効果を高めるために、上方に付加的なストレス付与膜として、窒化シリコン膜等の窒化シリコン系ストレス付与膜を追加したものである。そのため、図５から図２２に説明したところは、全く同じであるので、以下では異なる部分すなわち、図１５と図１６の間のみを説明する。
【００８１】
図２３は本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例におけるプロセスフローを説明するためのウエハ部分断面図（中間酸化シリコン系薄膜成膜時点）である。図２４は本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例におけるプロセスフローを説明するためのウエハ部分断面図（窒化シリコン系ストレッサ膜成膜＆活性化アニール時点）である。図２５は本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例におけるプロセスフローを説明するためのウエハ部分断面図（窒化シリコン系ストレッサ膜除去時点）である。図２６は本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例におけるプロセスフローを説明するためのウエハ部分断面図（中間酸化シリコン系薄膜除去時点）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例におけるプロセスフローを説明する。
【００８２】
図１５に続き、図２３に示すように、酸素吸収膜１６（酸素吸収用アモルファスＳｉ膜または酸素吸収用ポリＳｉ膜）上のほぼ全面に、たとえばＣＶＤ等により、比較的薄い（酸素吸収膜１６と比べて薄い）酸化シリコン膜等の中間酸化シリコン系薄膜２５（たとえば、厚さ１０ｎｍ程度）すなわち第１の酸化シリコン系絶縁膜を成膜する。
【００８３】
次に、図２４に示すように、中間酸化シリコン系薄膜２５上のほぼ全面に、たとえばＣＶＤ等により、比較的厚い（酸素吸収膜１６と比べて厚い）窒化シリコン膜等の窒化シリコン系ストレッサ膜２６（たとえば、厚さ３０ｎｍ程度）を成膜する。
【００８４】
その後、酸素吸収膜１６、中間酸化シリコン系薄膜２５および窒化シリコン系ストレッサ膜２６が形成された状態で、注入された不純物を活性化するための高温アニールを実行する。
【００８５】
次に、図２５に示すように、窒化シリコン系ストレッサ膜２６を全面除去する。窒化シリコン系ストレッサ膜２６の除去は、たとえば、熱燐酸によるウエット処理等で実行する。
【００８６】
次に、図２６に示すように、中間酸化シリコン系薄膜２５を全面除去する。中間酸化シリコン系薄膜２５の除去は、たとえば、弗酸系酸化シリコン膜エッチング液等により、実行する。
【００８７】
その後、先と同様に、酸素吸収膜１６を全面除去すると、図１６の状態となる。なお、酸素吸収膜１６の除去は、たとえば、アンモニア/過酸化水素水溶液等のアルカリ系エッチング液等により、アッシング酸化シリコン膜をエッチストップ膜として、実行する。アッシング酸化シリコン膜は、その後の、弗酸系洗浄液による洗浄によって除去される。
【００８８】
その後は、先に説明した図１６図以降のプロセス処理を行う。
【００８９】
４．本願の全般及び各実施の形態に対する考察並びに補足的説明（主に図２７から図３０）
図２７はＨｉｇｈ−ｋゲート絶縁膜を有する狭チャネル幅Ｎチャネル型ＭＩＳＦＥＴおよびＳｉＯＮゲート絶縁膜を有する狭チャネル幅Ｎチャネル型ＭＩＳＦＥＴの閾値電圧のチャネル幅依存性を示すデータプロット図である。図２８は図１のロジックゲートＬＧ等のＮ型ＭＩＳＦＥＴＱｎ（図３）及び、その周辺を切り出したデバイス上面拡大図である。図２９は図２８のＸ−Ｘ’断面に対応するデバイス断面拡大図である。図３０は図２８のＹ−Ｙ’断面に対応するデバイス断面拡大図である。これらに基づいて、本願の全般及び各実施の形態に対する考察並びに補足的説明を行う。
【００９０】
（１）各実施の形態に共通なメカニズム等の説明：
先に述べたように、高誘電率ゲート絶縁膜を用いたＣＭＩＳ型半導体集積回路において、短チャネル長、且つ狭チャネル幅のデバイス領域（「狭チャネル幅領域」という）では、ソースドレイン領域の活性化アニールによって、高誘電率ゲート絶縁膜とシリコン系基板部との界面膜であるＩＬの膜厚が増加することによって、閾値電圧の絶対値が増加するという問題があることが、本願発明者等によって明らかにされた。このことを示したものが、図２７である。図２７に示すように、非Ｈｉｇｈ−ｋゲート絶縁膜である酸窒化シリコン膜（ＳｉＯＮゲート絶縁膜）をゲート絶縁膜とする短チャネル長ＭＩＳＦＥＴでは、狭チャネル幅領域では、閾値電圧が降下する傾向にあるのに対して、Ｈｉｇｈ−ｋゲート絶縁膜であるＨｆＯ系ゲート絶縁膜の短チャネル長ＭＩＳＦＥＴでは、狭チャネル幅領域では、閾値電圧が急速に上昇している。なお、この場合、Ｈｉｇｈ−ｋゲート絶縁膜は、その下に、界面膜すなわちＩＬ（Ｉｎｔｅｒｆａｃｉａｌ Ｌａｙｅｒ）として酸化シリコン膜または酸窒化シリコン膜等の酸化シリコン膜系下地絶縁膜を有する。
【００９１】
以下、図１５に対応するＮ型ＭＩＳＦＥＴ（Ｑｎ）を例に取り、原因及び対策を具体的に説明する。すなわち、この原因は、活性化アニール等の高温熱処理（たとえば、摂氏８５０度以上での熱処理）によって、ＳＴＩ領域２０（酸化物素子分離領域）中の酸素が、図３０に矢印で示すチャネル端部（アクティブ領域３１の端部）の界面層ゲート絶縁膜４ｎａに到達して、そこの膜厚を増加させるためと考えられる。
【００９２】
そこで、前記実施の形態では、図２８、図２９及び図３０に示すように、高温熱処理の際に、アモルファスＳｉ膜等の酸素吸収膜１６を近傍に介在させることによって、過剰な酸素を吸収させている。
【００９３】
（２）変形例２（Ｎチャネル側のみ酸素吸収膜適用；主に図１５又は図２４を参照）：
セクション２及び３の例では、Ｎ型ＭＩＳＦＥＴ領域ＲｎおよびＰ型ＭＩＳＦＥＴ領域Ｒｐの両方を酸素吸収膜１６で覆ったが、Ｎ型ＭＩＳＦＥＴ領域Ｒｎのみを覆うようにしてもよい。これは、Ｐチャネル側は、比較的酸素導入による界面層ゲート絶縁膜の膜厚増加が少なく、更にＰ型ＭＩＳＦＥＴ領域Ｒｐでは、酸素が導入される方が、Ｐ型ＭＩＳＦＥＴの閾値電圧の絶対値が低下するからである。
【００９４】
この場合、セクション３の方式（図２４）を適用する場合は、酸素吸収膜１６、中間酸化シリコン系薄膜２５、および窒化シリコン系ストレッサ膜２６の全てをＮ型ＭＩＳＦＥＴ領域Ｒｎのみに適用するやり方（第１方法）と、酸素吸収膜１６をＮ型ＭＩＳＦＥＴ領域Ｒｎのみに適用し、全領域に中間酸化シリコン系薄膜２５、および窒化シリコン系ストレッサ膜２６を適用するやり方（第２方法）がある。第１方法では、不要な酸素供給をしないメリットがあり、第２方法では、ＳＭＴの効果をＮ型ＭＩＳＦＥＴ領域ＲｎおよびＰ型ＭＩＳＦＥＴ領域Ｒｐの両方で享有できるメリットがある。
【００９５】
（３）酸素吸収膜の選択（主に図１５又は図２４を参照）：
図１５における酸素吸収膜１６の材質として、セクション２及び３の例では、アモルファスＳｉ膜の例を具体的に示したが、これは、ポリＳｉ膜等に比べて、サーマルバジェット（Ｔｈｅｒｍａｌ Ｂｕｄｇｅｔ）の面で有利なほか、ストレス付与効果が大きいと考えられるからである。
【００９６】
しかし、その他の材料として、ポリＳｉ膜のほか、アモルファスＳｉＧｅ膜、ポリＳｉＧｅ膜等を好適なものとして例示することができる。ここで、アモルファスＳｉＧｅ膜とポリＳｉＧｅ膜との関係は、上で述べたアモルファスＳｉ膜とポリＳｉ膜の関係と同じである。また、ＳｉＧｅ膜とシリコン膜（アモルファスＳｉ膜およびポリＳｉ膜）とでは、熱膨張係数が異なるので、ストレス付与膜としての効果が大きいと考えられる。
【００９７】
５．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９８】
例えば、前記実施の形態では、酸素吸収膜として、アモルファスＳｉ膜やポリＳｉ膜などのシリコン系半導体膜を使用した例を具体的に説明したが、本発明はそれに限定されるものではなく、ＳｉＧｅ系半導体膜、Ｇｅ系半導体膜等を使用したものにも適用できることは言うまでもない。
【００９９】
また、前記実施の形態では、前記実施の形態では、主にゲートファースト（Ｇａｔｅ Ｆｉｒｓｔ）方式を例に取り具体的に説明したが、本発明はそれに限定されるものではなく、ゲートラスト（Ｇａｔｅ Ｌａｓｔ）方式にも適用できることは言うまでもない。
【符号の説明】
【０１００】
１ 半導体ウエハ
１ａ 半導体ウエハのデバイス面（第１の主面）
１ｂ 半導体ウエハの裏面（第２の主面）
１ｓ Ｐ型単結晶シリコン基板（ウエハのＰ型基板部）
２ 半導体チップ又はチップ領域
３ｎ Ｎウエル領域
３ｐ Ｐウエル領域
４ｎ ゲート絶縁膜
４ｎａ Ｎ型ＭＩＳＦＥＴの界面層ゲート絶縁膜
４ｎｂ Ｎ型ＭＩＳＦＥＴのＨｉｇｈ−ｋゲート絶縁膜
４ｐａ Ｐ型ＭＩＳＦＥＴの界面層ゲート絶縁膜
４ｐｂ Ｐ型ＭＩＳＦＥＴのＨｉｇｈ−ｋゲート絶縁膜
５ ＭＩＳＦＥＴのゲート電極
５ｎ Ｎ型ＭＩＳＦＥＴのゲート電極
５ｎａ Ｎ型ＭＩＳＦＥＴのメタルゲート電極
５ｎｂ Ｎ型ＭＩＳＦＥＴのポリＳｉゲート電極
５ｐ P型ＭＩＳＦＥＴのゲート電極
５ｐａ Ｐ型ＭＩＳＦＥＴのメタルゲート電極
５ｐｂ Ｐ型ＭＩＳＦＥＴのポリＳｉゲート電極
６ｎ Ｎ型ＭＩＳＦＥＴのゲートスタック
６ｐ Ｐ型ＭＩＳＦＥＴのゲートスタック
７ 窒化シリコン系オフセットスペーサ（またはオフセットスペーサ用窒化シリコン膜）
８ｎ Ｎ型ソースドレインエクステンション領域
８ｐ Ｐ型ソースドレインエクステンション領域
９ Ｎ型ソースドレインエクステンション領域導入用レジスト膜
１０ Ｐ型ソースドレインエクステンション領域導入用レジスト膜
１１ サイドウォール（またはサイドウォール絶縁膜）
１１ａ 酸化シリコン系サイドウォール（またはサイドウォール酸化シリコン膜）
１１ｂ 窒化シリコン系サイドウォール（またはサイドウォール窒化シリコン膜）
１２ ＭＩＳＦＥＴの高濃度ソースドレイン領域
１２ｎ Ｎ型高濃度ソースドレイン領域
１２ｐ Ｐ型高濃度ソースドレイン領域
１４ Ｐ型高濃度ソースドレイン領域導入用レジスト膜
１５ Ｎ型高濃度ソースドレイン領域導入用レジスト膜
１６ 酸素吸収膜（酸素吸収用アモルファスＳｉ膜または酸素吸収用ポリＳｉ膜）
１７ シリサイド層
１８ プリメタル絶縁膜
１８ａ コンタクトエッチストップ用窒化シリコン膜
１８ｂ 酸化シリコン系プリメタル絶縁膜
１９ コンタクトホール
２０ ＳＴＩ領域（酸化物素子分離領域）
２１ タングステンプラグ
２２ 第１層配線絶縁膜
２３ 第１層埋め込み配線
２４ 上層多層配線層
２５ 中間酸化シリコン系薄膜（第１の酸化シリコン系絶縁膜）
２６ 窒化シリコン系ストレッサ膜
２７ 下地酸化シリコン系薄膜
２８ アッシング酸化シリコン膜（第２の酸化シリコン系絶縁膜）
３１ アクティブ領域
３２ ゲート側面構造体（サイドウォールおよびオフセットスペーサ）
３３ ゲート構造体（ゲートスタックおよびゲート側面構造体）
４１ 演算およびロジック回路領域（またはロジック回路領域）
４２ メモリ回路領域
４３ ノッチ
４４ ボンディングパッド
４６ ＭＩＳＦＥＴのチャネル方向
ＢＬ，ＢＬＢ ビットライン
Ｄｉｎ１，Ｄｉｎ２ 入力端子
Ｄｏｕｔ 出力端子
ＬＧ ロジックゲート
ＭＣ メモリセル
Ｑ ＭＩＳＦＥＴ
Ｑｎ Ｎ型ＭＩＳＦＥＴ
Ｑｎ１，Ｑｎ２ Ｎ型メモリトランジスタ
Ｑｎ３，Ｑｎ４ Ｎ型読み出しトランジスタ
Ｑｐ Ｐ型ＭＩＳＦＥＴ
Ｑｐ１，Ｑｐ２ Ｐ型メモリトランジスタ
Ｒｎ Ｎ型ＭＩＳＦＥＴ領域
Ｒｐ Ｐ型ＭＩＳＦＥＴ領域
Ｖｄｄ 電源端子（電源ライン）
Ｖｓｓ グランド端子（グランドライン）
ＷＬ ワードライン
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体ウエハの第１の主面上に、酸化物素子分離領域を形成することにより、アクティブ領域をパターニングする工程；
（ｂ）前記半導体ウエハの前記第１の主面上において、前記アクティブ領域を横切るように、Ｎチャネル型ＭＩＳＦＥＴのＨｉｇｈ−ｋゲートスタックをパターニングする工程；
（ｃ）パターニングされた前記ゲートスタックの側面にゲート側面構造体を形成することによって、前記ゲートスタックおよび前記ゲート側面構造体を含むゲート構造体を形成する工程；
（ｄ）前記ゲート構造体の両側の前記半導体ウエハの前記アクティブ領域の半導体表面内に、前記Ｎチャネル型ＭＩＳＦＥＴのソースドレイン領域となる不純物ドープ領域をイオン注入により形成する工程；
（ｅ）前記工程（ｄ）の後、前記ゲート構造体上、前記酸化物素子分離領域上、および前記半導体表面上を覆うように、前記半導体ウエハの前記第１の主面上に酸素吸収膜を形成する工程；
（ｆ）前記酸素吸収膜が前記ゲート構造体上、前記酸化物素子分離領域上、および前記半導体表面上を覆った状態で、前記不純物ドープ領域に対する活性化アニールを実行する工程；
（ｇ）前記工程（ｆ）の後、前記酸素吸収膜を除去する工程。
【請求項２】
前記１項の半導体集積回路装置の製造方法において、前記酸素吸収膜は、ポリシリコン膜又はアモルファスシリコン膜である。
【請求項３】
前記２項の半導体集積回路装置の製造方法において、前記半導体集積回路装置は、ＣＭＩＳ型であり、前記工程（ｆ）においては、前記酸素吸収膜は、Ｐ型ＭＩＳＦＥＴ領域上を被覆していない。
【請求項４】
前記１項の半導体集積回路装置の製造方法において、前記酸素吸収膜は、アモルファスまたはポリＳｉＧｅ膜である。
【請求項５】
前記２項の半導体集積回路装置の製造方法において、前記ゲートスタックを構成するＨｉｇｈ−ｋゲート絶縁膜には、ランタンが添加されている。
【請求項６】
前記５項の半導体集積回路装置の製造方法において、前記ゲートスタックは、実ゲートスタックである。
【請求項７】
前記６項の半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｈ）前記工程（ｅ）の後であって前記工程（ｆ）の前に、前記酸素吸収膜上に、前記ゲート構造体、前記酸化物素子分離領域、および前記半導体表面の上方を覆うように、ストレス付与膜を形成する工程；
（ｉ）前記工程（ｆ）の後であって前記工程（ｇ）の前に、前記ストレス付与膜を除去する工程。
【請求項８】
前記７項の半導体集積回路装置の製造方法において、前記ストレス付与膜は、窒化シリコン系絶縁膜である。
【請求項９】
前記８項の半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｊ）前記工程（ｅ）の後であって前記工程（ｈ）の前に、前記酸素吸収膜上のほぼ全面に、第１の酸化シリコン系絶縁膜を形成する工程；
（ｋ）前記工程（ｉ）の後であって前記工程（ｇ）の前に、前記酸化シリコン系絶縁膜を除去する工程。
【請求項１０】
前記９項の半導体集積回路装置の製造方法において、前記第１の酸化シリコン系絶縁膜は、前記酸素吸収膜および前記ストレス付与膜のいずれよりも薄い。
【請求項１１】
前記２項の半導体集積回路装置の製造方法において、前記工程（ｅ）の前記酸素吸収膜の形成の際には、前記半導体表面との間に、第２の酸化シリコン系絶縁膜を介在させる。
【請求項１】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体ウエハの第１の主面上に、酸化物素子分離領域を形成することにより、アクティブ領域をパターニングする工程；
（ｂ）前記半導体ウエハの前記第１の主面上において、前記アクティブ領域を横切るように、Ｎチャネル型ＭＩＳＦＥＴのＨｉｇｈ−ｋゲートスタックをパターニングする工程；
（ｃ）パターニングされた前記ゲートスタックの側面にゲート側面構造体を形成することによって、前記ゲートスタックおよび前記ゲート側面構造体を含むゲート構造体を形成する工程；
（ｄ）前記ゲート構造体の両側の前記半導体ウエハの前記アクティブ領域の半導体表面内に、前記Ｎチャネル型ＭＩＳＦＥＴのソースドレイン領域となる不純物ドープ領域をイオン注入により形成する工程；
（ｅ）前記工程（ｄ）の後、前記ゲート構造体上、前記酸化物素子分離領域上、および前記半導体表面上を覆うように、前記半導体ウエハの前記第１の主面上に酸素吸収膜を形成する工程；
（ｆ）前記酸素吸収膜が前記ゲート構造体上、前記酸化物素子分離領域上、および前記半導体表面上を覆った状態で、前記不純物ドープ領域に対する活性化アニールを実行する工程；
（ｇ）前記工程（ｆ）の後、前記酸素吸収膜を除去する工程。
【請求項２】
前記１項の半導体集積回路装置の製造方法において、前記酸素吸収膜は、ポリシリコン膜又はアモルファスシリコン膜である。
【請求項３】
前記２項の半導体集積回路装置の製造方法において、前記半導体集積回路装置は、ＣＭＩＳ型であり、前記工程（ｆ）においては、前記酸素吸収膜は、Ｐ型ＭＩＳＦＥＴ領域上を被覆していない。
【請求項４】
前記１項の半導体集積回路装置の製造方法において、前記酸素吸収膜は、アモルファスまたはポリＳｉＧｅ膜である。
【請求項５】
前記２項の半導体集積回路装置の製造方法において、前記ゲートスタックを構成するＨｉｇｈ−ｋゲート絶縁膜には、ランタンが添加されている。
【請求項６】
前記５項の半導体集積回路装置の製造方法において、前記ゲートスタックは、実ゲートスタックである。
【請求項７】
前記６項の半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｈ）前記工程（ｅ）の後であって前記工程（ｆ）の前に、前記酸素吸収膜上に、前記ゲート構造体、前記酸化物素子分離領域、および前記半導体表面の上方を覆うように、ストレス付与膜を形成する工程；
（ｉ）前記工程（ｆ）の後であって前記工程（ｇ）の前に、前記ストレス付与膜を除去する工程。
【請求項８】
前記７項の半導体集積回路装置の製造方法において、前記ストレス付与膜は、窒化シリコン系絶縁膜である。
【請求項９】
前記８項の半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｊ）前記工程（ｅ）の後であって前記工程（ｈ）の前に、前記酸素吸収膜上のほぼ全面に、第１の酸化シリコン系絶縁膜を形成する工程；
（ｋ）前記工程（ｉ）の後であって前記工程（ｇ）の前に、前記酸化シリコン系絶縁膜を除去する工程。
【請求項１０】
前記９項の半導体集積回路装置の製造方法において、前記第１の酸化シリコン系絶縁膜は、前記酸素吸収膜および前記ストレス付与膜のいずれよりも薄い。
【請求項１１】
前記２項の半導体集積回路装置の製造方法において、前記工程（ｅ）の前記酸素吸収膜の形成の際には、前記半導体表面との間に、第２の酸化シリコン系絶縁膜を介在させる。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【公開番号】特開２０１２−２０９３３２（Ｐ２０１２−２０９３３２Ａ）
【公開日】平成２４年１０月２５日（２０１２．１０．２５）
【国際特許分類】
【出願番号】特願２０１１−７２２３５（Ｐ２０１１−７２２３５）
【出願日】平成２３年３月２９日（２０１１．３．２９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１０月２５日（２０１２．１０．２５）
【国際特許分類】
【出願日】平成２３年３月２９日（２０１１．３．２９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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