可変ゲート電界効果トランジスタ（ＦＥＴ）及びこのＦＥＴを備える電気電子装置
【課題】可変ゲート電界効果トランジスタ（ＦＥＴ）及びこのＦＥＴを備える電気電子装置を提供する。
【解決手段】熱によるＦＥＴのソース及びドレイン間の電流減少の問題を効果的に解決し、またＦＥＴの温度を低めることができる可変ゲートＦＥＴ及びこのＦＥＴを備える電気電子装置を提供し、可変ゲートＦＥＴは、ＦＥＴと、ＦＥＴの表面または発熱部分に取り付けられ、回路的には、ＦＥＴのゲート端子に連結されておりゲート端子の電圧を変化させるゲート制御素子と、を備え、ＦＥＴの温度が所定温度以上に上昇しているときに、ゲート制御素子が、ゲート端子の電圧を変化させて、ＦＥＴのソース及びドレイン間のチャンネル電流を制御する。
【解決手段】熱によるＦＥＴのソース及びドレイン間の電流減少の問題を効果的に解決し、またＦＥＴの温度を低めることができる可変ゲートＦＥＴ及びこのＦＥＴを備える電気電子装置を提供し、可変ゲートＦＥＴは、ＦＥＴと、ＦＥＴの表面または発熱部分に取り付けられ、回路的には、ＦＥＴのゲート端子に連結されておりゲート端子の電圧を変化させるゲート制御素子と、を備え、ＦＥＴの温度が所定温度以上に上昇しているときに、ゲート制御素子が、ゲート端子の電圧を変化させて、ＦＥＴのソース及びドレイン間のチャンネル電流を制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）に係り、特に、金属絶縁体遷移（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ Ｔｒａｎｓｉｔｉｏｎ：ＭＩＴ）素子やサーミスタ素子を用いてＦＥＴのゲート電圧を変化させることで、安定的に動作できる高効率及び低発熱のＦＥＴに関する。
【背景技術】
【０００２】
電子部品のうち代表的なスイッチは、３端子素子であるトランジスタであり、トランジスタは、ｐｎ接合原理を用いたバイポーラトランジスタと、キャパシタを利用するＦＥＴとに分類される。高速信号増幅用ＦＥＴは、電気電子装置（Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃ Ａｐｐａｒａｔｕｓ）の前端−後端（Ｆｒｏｎｔ−Ｅｎｄ）でＲＦ信号増幅、ＤＣ−ＤＣコンバータ、ＤＣスイッチング用素子として使われている。このようなＦＥＴは、高速スイッチング時にソース及びドレイン伝導層に熱が発生し、その熱がゲート絶縁体に伝達されてソース及びドレイン間のチャンネル電流が減少することが、ＦＥＴの代表的な問題点として指摘されている。
【０００３】
かかる問題のため、ＦＥＴは、高速の信号増幅が不可能である。それにより、ＦＥＴの高速増幅のために、温度センサー、メモリ、Ｄ−Ａ（Ｄｉｇｉｔａｌ−ｔｏ−Ａｎａｌｏｇ）コンバータなどの周辺素子と、このような周辺素子を制御するマイクロプロセッサーとが必要であり、このような周辺装置を動作させるために複雑なシステム概念のプログラムが要求される。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、熱によるＦＥＴのソース及びドレイン間の電流減少問題を効果的に解決し、また、ＦＥＴの温度を低めることができる可変ゲートＦＥＴ（Ｖａｒｉａｂｌｅ Ｇａｔｅ ＦＥＴ）及びこのＦＥＴを備える電気電子装置を提供するところにある。
【課題を解決するための手段】
【０００５】
前記課題を解決するために本発明は、ＦＥＴと、前記ＦＥＴの表面または発熱部分に取り付けられ、回路的には、前記ＦＥＴのゲート端子に連結されており前記ゲート端子の電圧を変化させるゲート制御素子と、を備え、前記ＦＥＴの温度が所定温度以上に上昇しているときに、前記ゲート制御素子が、前記ゲート端子の電圧を変化させて、前記ＦＥＴのソース及びドレイン間のチャンネル電流を制御する可変ゲートＦＥＴを提供する。
【０００６】
本発明の一実施形態において、前記ゲート制御素子は、臨界温度で急激な金属絶縁体遷移（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ Ｔｒａｎｓｉｔｉｏｎ：ＭＩＴ）が発生するＭＩＴ素子を含むことができる。かかる前記ＭＩＴ素子は、前記臨界温度で急激なＭＩＴを引き起こすＭＩＴ薄膜と、前記急激なＭＩＴ薄膜にコンタクトする２個の電極薄膜と、を備え、２個の前記電極薄膜のうちのいずれか一つである第１電極薄膜は、前記ゲート端子に連結され、他の一つの第２電極薄膜は、制御用電圧源またはグラウンドに連結される。一方、前記ＦＥＴのドレイン電極には駆動電圧源が連結され、前記ＦＥＴのソース電極には駆動素子が連結され、前記ＦＥＴのゲートには、ゲート電圧源及び前記ＭＩＴ素子が共通に連結される。
【０００７】
本発明の一実施形態において、前記ゲート制御素子は、温度増加によって抵抗が減少するサーミスタ素子を含む。かかる前記サーミスタ素子の２個の端子のうちのいずれか一つは、前記ＦＥＴのゲートに連結され、他の一つは、制御用電圧源またはグラウンドに連結される。
【０００８】
本発明の一実施形態において、前記ＦＥＴとゲート制御素子は、一つのチップにパッケージングされうる。また、前記可変ゲートＦＥＴは、前記ＦＥＴから発生した熱を伝達する熱伝達媒介体を備え、前記ＦＥＴとゲート制御素子は、それぞれパッケージングされ、パッケージングされた前記ＦＥＴとゲート制御素子は、前記熱伝達媒介体を通じて熱伝達されるように結合される。
【０００９】
前記課題を解決するために本発明はまた、駆動素子と、前記駆動素子に連結されており、前記駆動素子に供給される電流を制御する少なくとも一つの前記可変ゲートＦＥＴと、を備える電気電子装置を提供する。
【００１０】
本発明の一実施形態において、前記ゲート制御素子は、前記臨界温度で急激なＭＩＴを引き起こすＭＩＴ薄膜と、前記急激なＭＩＴ薄膜にコンタクトする２個の電極薄膜と、を備え、２個の前記電極薄膜のうちのいずれか一つである第１電極薄膜は、前記ゲート端子に連結され、他の一つの第２電極薄膜は、制御用電圧源またはグラウンドに連結される。
【００１１】
本発明の一実施形態において、前記可変ゲートＦＥＴは複数であり、複数個の前記可変ゲートＦＥＴのそれぞれの前記ＦＥＴは、アレイ構造に配されてＦＥＴアレイ素子を構成し、前記ＦＥＴアレイ素子のそれぞれのＦＥＴに前記ゲート制御素子が連結される。
【００１２】
本発明の一実施形態において、前記電気電子装置は、前記可変ゲートＦＥＴが使われる、ＲＦ信号増幅用素子、ＤＣ−ＤＣスイッチング素子、パワーサプライ用スイッチング素子、マイクロプロセッサーの高速信号処理用スイッチング素子、電子機器のパワー制御用スイッチング素子、リチウムイオン充電用スイッチング素子、ＬＥＤ制御用スイッチング素子、ディスプレイピクセル制御用スイッチ素子、メモリセル制御用スイッチング素子、音響機器で音響及び音声信号増幅用スイッチング素子、フォト・リレー、及び光スイッチのうち少なくとも一つを含む。
【発明の効果】
【００１３】
本発明の可変ゲートＦＥＴ及びこのＦＥＴを備える電気電子装置は、ＭＩＴ素子またはサーミスタ素子を用いて、ＦＥＴで発生した熱によって、ＦＥＴのゲートに印加される電圧を変化させて、ＦＥＴのソース及びドレイン間の電流を増大させ、またＦＥＴの温度を低めることで、ＦＥＴの動作を安定して維持させることができる。
【００１４】
それにより、本発明の可変ゲートＦＥＴは高速、高電力及び低発熱のスイッチング素子であって、ＲＦ信号増幅用素子、ＤＣ−ＤＣスイッチング素子、パワーサプライ用スイッチング素子、マイクロプロセッサーで高速信号処理用スイッチング素子、電子機器のパワー制御用スイッチング素子、リチウムイオン充電用スイッチング素子、ＬＥＤ制御用スイッチング素子、ディスプレイピクセル制御用スイッチング素子、メモリセル制御用スイッチング素子、音響機器で音響及び音声信号増幅用スイッチング素子、フォト・リレー、及び光スイッチなどのスイッチング素子に利用でき、またかかるスイッチング素子を含む携帯電話、ノート型パソコン、コンピュータ、メモリなどのあらゆる電気電子装置に有効に活用できる。
【図面の簡単な説明】
【００１５】
【図１】Ｎ型ＦＥＴの動作を説明するための基本回路図である。
【図２】図１の回路で、ゲート電圧ＶＧＳによるソース及びドレイン電圧ＶＤＳに対するドレイン電流ＩＤを示すグラフである。
【図３】図１の回路で、ゲート電圧ＶＧＳによるソース及びドレイン電流ＩＤＳに対するＦＥＴの表面温度Ｔを示すグラフである。
【図４】本発明の一実施形態による可変ゲートＦＥＴを備える電気電子装置についての回路図である。
【図５】本発明の一実施形態による可変ゲートＦＥＴを備える電気電子装置についての回路図である。
【図６Ａ】図４または５の可変ゲートＦＥＴに利用されるＭＩＴ素子についての断面図である。
【図６Ｂ】図４または５の可変ゲートＦＥＴに利用されるＭＩＴ素子についての断面図である。
【図６Ｃ】図６Ｂの水平型ＭＩＴ素子についての平面図である。
【図７】酸化バナジウム（ＶＯ２）を用いて具現化されたＭＩＴ素子の温度に対する抵抗特性を示すグラフである。
【図８】正弦波入力に対する出力電圧の変化を測定するために使われた図４の変形回路図である。
【図９Ａ】図８の回路図で測定した入力電圧と出力電圧とを示す信号波形図である。
【図９Ｂ】図８の回路図で測定した入力電圧と出力電圧とを示す信号波形図である。
【図１０】図８の回路図で測定した、ＶＭＩＴ変化による出力電圧の最大最小値を表示したグラフである。
【図１１】図８の回路図で測定した、ＲＭＩＴ変化による出力電圧の最大最小値を表示したグラフである。
【図１２Ａ】図８の回路図で、キャパシタを通過した後の出力電圧を示す信号波形図である。
【図１２Ｂ】図８の回路図で、キャパシタを通過した後の出力電圧を示す信号波形図である。
【図１３】本発明の他の実施形態による可変ゲートＦＥＴを備える電気電子装置についての回路図である。
【図１４】本発明の他の実施形態による可変ゲートＦＥＴを備える電気電子装置についての回路図である。
【図１５Ａ】図１３または図１４において、可変ゲートＦＥＴに利用されるサーミスタ素子についての断面図である。
【図１５Ｂ】図１３または図１４において、可変ゲートＦＥＴに利用されるサーミスタ素子についての断面図である。
【図１６】サーミスタ素子の温度に対する抵抗特性を示すグラフである。
【図１７】本発明の一実施形態による可変ゲートＦＥＴが一つのパッケージにパッケージングされた態様を示す平面図である。
【図１８Ａ】本発明の一実施形態による可変ゲートＦＥＴのゲート可変素子とＦＥＴとがそれぞれパッケージングされて結合された態様を示す断面図である。
【図１８Ｂ】本発明の一実施形態による可変ゲートＦＥＴのゲート可変素子とＦＥＴとがそれぞれパッケージングされて結合された態様を示す平面図である。
【発明を実施するための最良の形態】
【００１６】
以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。以下の説明である構成要素が他の構成要素の上部に存在すると記述される時、これは他の構成要素の真上に存在することでもあり、その間に第３の構成要素が介されることでもある。また、図面で各構成要素の厚さやサイズは説明の便宜及び明確性のために誇張され、説明と関係ない部分は省略された。図面上で同一符号は同じ要素を示す。一方、使われる用語は単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。また、本発明を説明するに当って、関連する公知の機能または構成についての具体的な説明が本発明の趣旨を不要に不明にしうると判断される場合には、それについての詳細な説明は省略する。
【００１７】
図１は、Ｎ型ＦＥＴの動作を説明するための基本回路図である。
【００１８】
図１を参照すれば、一般的にＦＥＴ １０（以下、‘ＦＥＴ’）は３端子スイッチであって、ゲート電圧源ＶＧからゲートＧに印加される電圧を調節して、ＦＥＴ １０のソースＳ及びドレインＤ間のチャンネルをオン−オフさせることで、駆動電圧源ＶＤからの電流を駆動素子（図示せず）に供給する機能を発揮する。ＦＥＴ １０は、Ｎ型ＦＥＴとＰ型ＦＥＴとに分類され、本図面ではＮ型ＦＥＴを図示している。
【００１９】
ＦＥＴ １０は、ゲートにゲート電圧が加えられ、その電圧により誘起される電荷をソース及びドレイン電圧により流して、駆動素子に電流を供給させる。このようなＦＥＴ １０は、ソース及びドレイン電圧を高めて大きい電流を流すことで、パワーＦＥＴとして利用されうる。また、ＦＥＴ １０は、低いソース及びドレイン電圧に適切なゲート電圧を印加することで、高速のスイッチングを行う高速スイッチング素子として利用されることもある。
【００２０】
しかし、このようなＦＥＴ １０は、高速スイッチング時にソース及びドレインチャンネル層に熱が発生し、その熱がゲート絶縁体に伝達されてソース及びドレイン間のチャンネル電流が減少することで、駆動素子（図示せず）の誤作動を引き起こす。ここで、丸で囲まれたＡは、駆動素子の代わりにＦＥＴ １０に連結させた電流計である。
【００２１】
図２は、図１の回路でゲート電圧ＶＧＳによるソース及びドレイン電圧ＶＤＳに対するドレイン電流ＩＤを示すグラフであって、ＦＥＴとしてＮ−ＭＯＳ ＩＲＦ６４０を使用して得たグラフである。
【００２２】
図２を参照すれば、ソース及びドレイン電圧ＶＤＳの増加によって、ドレイン電流ＩＤも増加することが分かる。また、ゲート電圧ＶＧＳが高いほどドレイン電流ＩＤの増加速度、すなわち、該当グラフの傾斜度も大きくなることが分かる。一方、５．５Ｖ以上のゲート電圧からはゲート電圧ＶＧＳの増加にもかかわらず、ドレイン電流ＩＤの増加速度はほぼ同一になる。グラフ上に、ソース及びドレイン電圧ＶＤＳが約３．７Ｖである時、ドレイン電流ＩＤが２Ａである部分が矢印で表示されている。
【００２３】
図３は、図１の回路でゲート電圧ＶＧＳによるソース及びドレイン電流ＩＤＳに対するＦＥＴの表面温度Ｔを示すグラフであって、やはりＦＥＴとしてＮ−ＭＯＳ ＩＲＦ６４０を使用して得たグラフである。ここで、ソース及びドレイン電流ＩＤＳは、前記図２のドレイン電流ＩＤと同じものと見なしても構わない。
【００２４】
図３を参照すれば、ソース及びドレイン電流ＩＤＳが増加するほどＦＥＴの表面温度Ｔが増加することが分かる。また、ゲート電圧ＶＧＳが高いほど表面温度Ｔグラフが右側に移動することが確認できるが、これは、ゲート電圧ＶＧＳを増加させることでＦＥＴの表面温度を低めることができると解釈できる。すなわち、Ｙ軸の７０℃付近にＸ軸に沿って描かれた黒色矢印を見れば、ゲート電圧ＶＧＳの増加によるソース及びドレイン電流ＩＤＳの増加にも係わらず、ＦＥＴの表面温度Ｔは一定である。
【００２５】
例えば、ゲート電圧ＶＧＳが５．０ＶであるグラフＡの場合、ソース及びドレイン電流ＩＤＳが２．０Ａほどである部分でＦＥＴの表面温度が１００℃以上になることが分かる。しかし、ゲート電圧ＶＧＳを増加させる場合（ゲート電圧ＶＧＳが５．５Ｖ以上であるグラフ）、同じ２．０Ａのソース及びドレイン電流ＩＤＳでＦＥＴの表面温度が６０℃ほどに低くなることが確認できる。一方、図２で、５．５Ｖ以上のゲート電圧ＶＧＳからゲート電圧ＶＧＳの増加にも係わらず、ドレイン電流ＩＤの増加速度は増加しないことと同じ脈絡で、５．５Ｖ以上のゲート電圧ＶＧＳからＦＥＴの表面温度グラフも右側に移動せずにほぼ同一に維持される。
【００２６】
結局、図３のグラフに基づいて、ＦＥＴのゲート電極に印加される電圧を高めることで、ソース及びドレイン電流ＩＤＳを増加させることができ、それと共にＦＥＴの表面温度も低めることが分かる。
【００２７】
図４は、本発明の一実施形態による可変ゲートＦＥＴを備える電気電子装置についての回路図である。
【００２８】
図４を参照すれば、本実施形態の電気電子装置は、可変ゲートＦＥＴ １０００、及び駆動素子３００を備えることができる。可変ゲートＦＥＴ １０００は、ＦＥＴ １００、及びＦＥＴ １００のゲートＧに連結されたＭＩＴ素子２００を備えることができる。
【００２９】
ＦＥＴ １００のドレインＤには駆動電圧源ＶＤが連結され、ソースＳには駆動素子３００が連結されうる。また、ＦＥＴ １００のゲートＧには、ゲート電圧源ＶＧ及びＭＩＴ素子２００が接点Ａを通じて共に連結されうる。ＭＩＴ素子２００の一端子はＦＥＴ １００のゲートＧに連結され、他端子は制御用電圧源ＶＭＩＴに連結されうる。
【００３０】
一方、ＦＥＴ １００のドレインＤと駆動電圧源ＶＤとの間に電圧降下及びＦＥＴ １００保護のための抵抗素子４００が連結されうる。また、図示されていないが、ゲート電圧源ＶＧとゲートＧ、そして制御用電圧源ＶＭＩＴと他端子との間にも抵抗素子が連結されることもある。さらに、他の抵抗素子が電気電子装置内の要求される各部分に追加されるか、または省略されうるということは言うまでもない。
【００３１】
ＭＩＴ素子２００は２端子素子であって、臨界温度未満で絶縁体としての特性を維持すると共に、臨界温度以上で急激に遷移して金属としての特性を持つ。ＭＩＴ素子２００の具体的な構造及び特徴については、図６Ａないし図７についての説明部分でさらに詳細に記述する。
【００３２】
本実施形態の電気電子装置での可変ゲートＦＥＴ １０００の動作を説明すれば、前述したように、ＦＥＴ １００が高速でスイッチングすれば、ソース及びドレインチャンネル層に熱が累積して、結局にはソース及びドレインのチャンネル電流を低減させる結果を招く。しかし、この時に発生した熱がＭＩＴ素子２００に伝達され、ＭＩＴ素子２００が熱により金属に遷移することで、制御用電圧源ＶＭＩＴの電圧が接点Ａを通じてＦＥＴ １００のゲートＧに印加されて、ＦＥＴ １００のゲート電圧を上昇させる。
【００３３】
ＦＥＴ １００のゲート電圧が上昇すれば、図３のグラフで確認したように、ソース及びドレイン電流が増加する。結果的に発熱により減少した電流が、ゲート電圧の上昇により増加した電流に補償されて、駆動素子３００に供給される実質的な電流の減少はなくなり、それにより、駆動素子３００を安定的に動作させることができる。一方、ソース及びドレイン電流の増加と共に、ソース及びドレインチャンネル層の温度も減少する傾向を示す。これは、図３のグラフで説明したように、Ｙ軸の７０℃にある黒色矢印で示すゲート電圧の増加によるソース及びドレイン電流の増加にも係わらず温度が一定に維持されることと同じ原理である。
【００３４】
図４のように設計された回路で、実験的に測定された結果は次の表１の通りである。ここで、ＦＥＴ １００としてＩＲＦ６４０を使用し、駆動電圧源ＶＤとＦＥＴ １００との間の抵抗素子４００の抵抗値は５Ωであり、ＭＩＴ素子２００にヒートガン（Ｈｅａｔ Ｇｕｎ）を通じて熱を加えた。
【表１】
【００３５】
表１で、ＶＧはＦＥＴ １００のゲート電圧を表し、ＶＤはＦＥＴ １００のドレイン電圧を表し、ＩＤＳはソース及びドレイン電流を表し、ＶＭＩＴはＭＩＴ素子２００に連結された制御用電圧源の電圧を表し、Ｔｅｍｐ．はＦＥＴ １００の表面温度を表す。
【００３６】
表１から分かるように、ＭＩＴ素子２００にヒートガンを通じて熱を加える前に、ＦＥＴ １００の表面温度は１３６℃であり、ソース及びドレイン電流は０．６Ａであった。ＭＩＴ素子２００に熱を加えた後、ＦＥＴ １００のゲート電圧が４Ｖから４．７Ｖに上昇し、これにより、ソース及びドレイン電流も０．６Ａから１．０Ａに上昇し、また、ＦＥＴ １００の表面温度は１３６℃から７０℃に減少した。このような結果は、可変ゲートＦＥＴ １０００の動作原理と正確に一致する。
【００３７】
一方、前記のような可変ゲートＦＥＴ １０００の動作原理に基づいて、ＭＩＴ素子２００はＦＥＴ １００の表面や、または発熱がよく起きる部分に取り付けられうる。例えば、ＭＩＴ素子２００は、発生した熱が効果的に伝えられるように発熱がよく起きるＦＥＴ １００のチャンネル層及びゲート電極などに近い部分に取り付けられうる。
【００３８】
図５は、本発明の一実施形態による可変ゲートＦＥＴを備える電気電子装置についての回路図である。
【００３９】
図５を参照すれば、本実施形態の電気電子装置は、図４の電気電子装置と類似した構造を持つが、ＭＩＴ素子２００部分のみ異なる。すなわち、ＭＩＴ素子２００の一端子は接点Ａを通じてＦＥＴ １００のゲートＧに連結され、他端子は制御用電圧源ではなくグラウンドに連結されうる。
【００４０】
このようにグラウンドをＭＩＴ素子２００に連結することで、ＦＥＴ １００のソース及びドレイン電流を減少させることができる。例えば、前記図４のような構造を通じてソース及びドレイン電流が上昇した後、ソース及びドレイン電流を減少させる必要がある場合に、ＭＩＴ素子２００にグラウンドを連結することで、ソース及びドレイン電流を減少させることができる。
【００４１】
一方、これまで一つのＦＥＴに一つのＭＩＴ素子が連結される回路構造について説明したが、それに限定されず、本発明の実施形態の可変ゲートＦＥＴは複数のＦＥＴがアレイ構造に配されたＦＥＴアレイ素子において、ＦＥＴアレイ素子内のそれぞれのＦＥＴにＭＩＴ素子が一つずつ連結された回路構造に拡張されうるということはいうまでもない。
【００４２】
図６Ａ及び図６Ｂは、図４または５の可変ゲートＦＥＴに利用されるＭＩＴ素子についての平面図及び平面図であって、図６Ａは、積層型構造を持つＭＩＴ素子２００についての平面図であり、図６Ｂは、水平型構造を持つＭＩＴ素子２００ａについての平面図であり、図６Ｃは、図６Ｂの水平型ＭＩＴ素子についての平面図である。
【００４３】
図６Ａを参照すれば、積層型ＭＩＴ素子２００は、基板２１０、バッファ層２２０、遷移薄膜２３０及び電極薄膜２４０を備えることができる。
【００４４】
基板２１０は、Ｓｉ、ＳｉＯ２、ＧａＡｓ、Ａｌ２Ｏ３、プラスチック、ガラス、Ｖ２Ｏ５、ＰｒＢａ２Ｃｕ３Ｏ７、ＹＢａ２Ｃｕ３Ｏ７、ＭｇＯ、ＳｒＴｉＯ３、ＮｂがドーピングされたＳｒＴｉＯ３及びＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）のうち少なくとも一つの物質を含んで形成されうる。
【００４５】
バッファ層２２０は基板２１０上に形成され、基板２１０と第１電極薄膜２４１との間の格子不整合を緩和させる役割を持つ。基板２１０と第１電極薄膜２４１との間に格子不整合が非常に小さい時は、バッファ層２２０は省略できる。このようなバッファ層２２０は、ＳｉＯ２またはＳｉ３Ｎ４膜を含んで形成できる。
【００４６】
電極薄膜２４０は、遷移薄膜２３０の下部の第１電極薄膜２４１及び上部の第２電極薄膜２４３を備えることができる。第１電極薄膜２４１はバッファ層２２０上に形成され、バッファ層２２０の場合には基板２１０上に直ちに形成されることもできる。電極薄膜２４０は、Ｗ、Ｍｏ、Ｗ／Ａｕ、Ｍｏ／Ａｕ、Ｃｒ／Ａｕ、Ｔｉ／Ｗ、Ｔｉ／Ａｌ／Ｎ、Ｎｉ／Ｃｒ、Ａｌ／Ａｕ、Ｐｔ、Ｃｒ／Ｍｏ／Ａｕ、ＹＢａ２Ｃｕ３Ｏ７−ｄ、Ｎｉ／Ａｕ、Ｎｉ／Ｍｏ、Ｎｉ／Ｍｏ／Ａｕ、Ｎｉ／Ｍｏ／Ａｇ、Ｎｉ／Ｍｏ／Ａｌ、Ｎｉ／Ｗ、Ｎｉ／Ｗ／Ａｕ、Ｎｉ／Ｗ／Ａｇ及びＮｉ／Ｗ／Ａｌから少なくとも一つの物質を含んで形成できる。このような電極薄膜２４０は、スパッタ蒸着法、真空蒸着法及びＥビーム蒸着法から少なくとも一つの蒸着法を用いて形成できる。
【００４７】
遷移薄膜２３０は第１電極薄膜２４１上に形成されうる。遷移薄膜２３０は、酸素、炭素、半導体元素（ＩＩＩ−Ｖ族、ＩＩ−ＶＩ族）、遷移金属元素、希土類元素、ランタン系元素を含む低濃度の正孔が添加された無機物化合物半導体及び絶縁体、低濃度の正孔が添加された有機物半導体及び絶縁体、低濃度の正孔が添加された半導体、及び低濃度の正孔が添加された酸化物半導体及び絶縁体から少なくとも一つを含むことができる。ここで、添加された正孔の濃度は３×１０１６ｃｍ−３ほどである。また、遷移薄膜２３０はｎ型でありつつ非常に大きい抵抗を持つ半導体及び絶縁体を含んで形成されることもできる。
【００４８】
ＭＩＴ素子２００は、電圧、温度、電磁波など多様な物理的特性変化によって電気的特性が急激に変わる。例えば、臨界温度未満でＭＩＴ素子２００は絶縁体の特性を表し、臨界温度以上で不連続ＭＩＴが発生して金属性物質の特性を持つようになる。
【００４９】
図６Ｂを参照すれば、水平型ＭＩＴ素子２００ａは、積層型ＭＩＴ素子２００と類似して、基板２１０、バッファ層２２０、遷移薄膜２３０ａ及び電極薄膜２４０ａを備えることができる。
【００５０】
遷移薄膜２３０ａはバッファ層２２０上に形成され、基板２１０との格子不整合が小さな場合に基板２１０上に直ぐに形成されうる。また、電極薄膜２４０ａの第１電極薄膜２４１ａ及び第２電極薄膜２４３ａはバッファ層２２０上に形成されるものの、遷移薄膜２３０ａの両側面に互いに対向するように形成されうる。また、第１電極薄膜２４１ａ及び第２電極薄膜２４３ａは、図示されたように、遷移薄膜２３０ａの上面一部は覆う構造に形成されうる。
【００５１】
一方、水平型ＭＩＴ素子２００ａの基板２１０、バッファ層２２０、遷移薄膜２３０ａ及び電極薄膜２４０ａの材質は、図６Ａに説明したものと同じ材質で形成できるということはいうまでもない。
【００５２】
図６Ｃを参照すれば、水平型ＭＩＴ素子２００ａのバッファ層２２０、遷移薄膜２３０ａ及び第１及び第２電極薄膜２４１ａ、２４３ａが図示される。図示されたように水平型ＭＩＴ素子２００ａで、第１電極薄膜２４１ａ及び第２電極薄膜２４３ａそれぞれは第１幅Ｗを持つことができ、また、第１電極薄膜２４１ａと第２電極薄膜２４３ａとの間には第１間隔ｄを持つことができる。
【００５３】
積層型または水平型ＭＩＴ素子２００、２００ａはμｍ単位の小型に作ることができ、経済的な側面でも非常に低コストで製作できる。また、ＭＩＴ素子２００、２００ａは構造自体の変化、例えば、図６Ｃで、電極薄膜の第１間隔ｄや第１幅Ｗなどの変化によって臨界温度を変化させることができる。
【００５４】
図７は、二酸化バナジウム（ＶＯ２）で製造されたＭＩＴ素子の温度に対する抵抗特性を示すグラフであって、ＭＩＴ素子には一定の所定電圧が印加されている。
【００５５】
図７を参照すれば、ＭＩＴ素子は３４０Ｋ未満では１０５Ω以上の抵抗値を持って絶縁体として特性を表していて、３４０Ｋ以上で急激な不連続遷移をして数十Ωほどの抵抗値を持つ金属としての特性を表す。本グラフを参照する時、実験に使われたＭＩＴ素子は３４０Ｋで不連続ＭＩＴが起きるので、臨界温度を３４０Ｋほどに見なすことができる。
【００５６】
図面で図示していないが、ＭＩＴ素子の電圧−電流曲線のグラフの場合には、臨界温度で電流が不連続ジャンプを通じて急激に増加し、電圧は減少するということが分かる。ここでは、温度によるＭＩＴ発生を説明したが、一般的にＭＩＴ素子は、温度以外にも圧力、電圧、電場、電磁波などのいろいろな物理的な特性によってＭＩＴが発生できる。しかし、本発明の趣旨と距離があるので、他の物理的特性によるＭＩＴ発生についての詳細な説明は省略する。
【００５７】
一方、本実験に利用されたＭＩＴ素子はＶＯ２で形成されたＭＩＴ薄膜を用いて製作されたが、ＶＯ２に限定されず、前記のいろいろな物理的特性により、不連続ジャンプ特性を持つことができる新素材または材料を用いてＭＩＴ薄膜を製作できるということはいうまでもない。また、ＭＩＴ薄膜は、セラミック薄膜または単結晶薄膜などの形態に製作することもできる。
【００５８】
図８は、正弦波入力に対する出力電圧の変化を測定するために使われた図４の変形回路図であって、キャパシタの一端子に連結されたゲート端子ＶＧに入力電圧ＶＩＮが印加され、ＦＥＴのドレイン端子で第１出力電圧ＶＯＵＴ１が測定され、キャパシタＣ１の他端子で第２出力電圧ＶＯＵＴ２が測定される。
【００５９】
図８を参照すれば、本実験で使用した可変ゲートＦＥＴは、ＦＥＴのゲートにキャパシタＣ１が連結されてＲＣ回路を構成する。このようなＲＣ回路は、キャパシタＣ１を除いては図４と同じ回路でありうる。一方、使われたＦＥＴは、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴであって、例えば、ＫＴＫ９１９Ｓでありうる。
【００６０】
このようなＲＣ回路でゲート端子ＶＧに入力電圧ＶＩＮで１５ＭＨｚの高周波正弦波を印加し、ＦＥＴのドレイン端子でＭＩＴ素子の抵抗ＲＭＩＴの変化及びＭＩＴ素子に印加される電圧ＶＭＩＴの変化による、第１出力電圧ＶＯＵＴ１に対する２種の出力波形を観察する。また、キャパシタの他端で、ＭＩＴ素子の抵抗ＲＭＩＴの変化による、第２出力電圧ＶＯＵＴ２に対する出力波形を観察する。
【００６１】
ＲＣ回路はＨｉｇｈ−ｐａｓｓ ｆｉｌｔｅｒと見なされ、下記の式１によって、高周波である場合に入力電圧に対する出力電圧の比が大きくなる。
【数１】
【００６２】
表１は、図８のＲＣ回路図で、ＭＩＴ素子に印加される電圧ＶＭＩＴを変化させる時の第１出力電圧ＶＯＵＴ１を示す。
【表２】
【００６３】
表２で、ＶＧはゲート端子に印加される電圧を表し、ＶＤはＦＥＴのドレイン端子に印加される電圧を表し、Ｆｒｅｑ．は入力電圧の周波数であって、単位はＭｈｚであり、ＣはキャパシタＣ１のキャパシタンスを表し、Ｒ１はＦＥＴのドレイン端子に連結された抵抗素子Ｒ１に対する抵抗値を表す。
【００６４】
表２を分析すれば、
ａ．ＶＭＩＴが印加される前の第１出力電圧ＶＯＵＴ１は２３０ｍＶである。ＶＭＩＴが印加できた後には第１出力電圧ＶＯＵＴ１は最大９００ｍＶまで増加して、ＶＭＩＴが印加される前の第１出力電圧ＶＯＵＴ１より２〜４倍まで増幅される。
ｂ．１Ｖ以上のＶＭＩＴ電圧が印加されてから正の正弦波にオフセットが発生する。第１出力電圧ＶＯＵＴ１の最大値はＶＭＩＴの電圧上昇によって上昇したが、最小値はＶＭＩＴ＝２Ｖ〜−７００ｍＶに一定である。
【００６５】
図９Ａ及び図９Ｂは、図８の回路図で測定した入力電圧と出力電圧とを示す信号波形図であって、図９Ａは、ＭＩＴ素子が連結されていない場合の第１出力電圧についての波形図であり、図９Ｂは、ＭＩＴ素子に４Ｖの電圧を印加した場合の第１出力電圧についての波形図である。
【００６６】
図９Ａの波形図は、表２の最上部の条件、すなわち、入力電圧ＶＩＮが５ｓｉｎ２πｆｔであり、ＲＭＩＴ及びＶＭＩＴが連結されていない場合を示す。このような場合、第１出力電圧は２３０ｍＶほどに非常に小さいことが分かる。一方、図９Ａの下部のｃｈ１ ５Ｖは、入力電圧部分のグラフ上の目盛りの単位が５Ｖであることを意味し、ｃｈ２ ２００ｍＶは、出力電圧部分の目盛りの単位が２００ｍＶであることを意味する。
【００６７】
図９Ｂの波形図は、表２の最下部の条件、すなわち、入力電圧ＶＩＮが５ｓｉｎ２πｆｔであり、ＲＭＩＴが３０Ω、そしてＶＭＩＴが４Ｖである場合を示す。このような場合、第１出力電圧は９００ｍＶほどに増加することが分かり、また、最小値が−７００ｍＶであって２００ｍＶほどのオフセットが発生することが分かる。結果的に、ＶＭＩＴ増加によって、第１出力電圧がＶＭＩＴ連結前より増幅することが分かる。例えば、ＶＭＩＴ連結前と比較して、ＶＭＩＴが４Ｖである時、第１出力電圧がほぼ４倍ほど増幅することが確認できる。
【００６８】
図１０は、図８の回路図で測定した、ＶＭＩＴ変化による第１出力電圧ＶＯＵＴ１の最大最小値を表示したグラフである。
【００６９】
図１０から分かるように、ＶＭＩＴが連結されていない部分での第１出力電圧が図示されており、また、ＶＭＩＴが増加するにつれて、第１出力電圧が増加するということが分かる。一方、第１出力電圧の最大値と最小値との側面で検討すれば、第１出力電圧はＶＭＩＴが増加するにつれて増加し続けるが、最小値はＶＭＩＴ＝２Ｖ〜−７００ｍＶに一定であるということが分かる。それにより、ＶＭＩＴ＝１Ｖ以上から発生したオフセットが増加し続けることが分かる。
【００７０】
図８の回路図で測定したＲＭＩＴ変化による第１出力電圧ＶＯＵＴ１は、表３の通りである。
【表３】
【００７１】
表３に示した変数の意味は、表１で説明した通りである。
【００７２】
表３を分析すれば、
ａ．ＲＭＩＴの抵抗が大きくなるほど第１出力電圧ＶＯＵＴ１が減少する。すなわち、よく増幅されない。
ｂ．ＲＭＩＴ＝３０Ω、ＶＯＵＴ１の最大値と最小値との絶対値差は２００ｍＶである。すなわち、
｜９００｜−｜−７００｜＝２００［ｍＶ］
ｃ．ＲＭＩＴ＝１００ｋΩでは、ＶＯＵＴ１の最大値と最小値との絶対値差が５０ｍＶであって、抵抗が増加するほどオフセットが減少する。すなわち、
｜４５０｜−｜−４００｜＝５０［ｍＶ］
【００７３】
図１１は、図８の回路図で測定した、ＲＭＩＴ変化による第１出力電圧ＶＯＵＴ１の最大最小値を表示したグラフである。
【００７４】
図１１を参照すれば、図示されたように、ＲＭＩＴ＝３０Ωである時、第１出力電圧のオフセットが２００ｍＶで最も大きく、ＲＭＩＴ＝１００ｋΩである時、第１出力電圧のオフセットが５０ｍＶに低減することが確認できる。グラフの傾斜度に基づいてＲＭＩＴが増加するほど第１出力電圧のオフセットが低減してある数値からオフセットが消えると予想される。
【００７５】
図１２Ａ及び図１２Ｂは、図８の回路図で、キャパシタを通過した後の第２出力電圧ＶＯＵＴ２を示す信号波形図であって、ＲＭＩＴを除いては、入力電圧、周波数などの実験条件は、表３による第１出力電圧の測定と同一に適用される。
【００７６】
図１２Ａは、１２０Ω≦ＲＭＩＴ≦２００Ω領域で第２出力電圧ＶＯＵＴ２を示すが、キャパシタを通過した後の出力波形の第２出力電圧ＶＯＵＴ２には直流成分が加えられたことが分かる。例えば、約、０．５ＶのＤＣ電圧が加えられる（ベース電圧が増加する）ことが確認できる。これは、ＭＩＴ素子からの電圧印加に起因すると推定される。
【００７７】
図１２Ｂは、１２０Ω≦ＲＭＩＴ≦２００Ω領域以外の抵抗領域での第２出力電圧ＶＯＵＴ２を示すが、やはり直流成分が追加される。追加されたＤＣ電圧は０．５Ｖ以上と測定される。ここで、ｃｈ１ ５Ｖは、入力電圧部分の目盛りの間隔が５Ｖであることを意味し、ｃｈ２ １Ｖは出力電圧部分の目盛りの間隔が１Ｖであることを意味する。
【００７８】
一方、図１２Ａ及び図１２Ｂの入力電圧と第２出力電圧との比較を通じて、キャパシタを通過した後の出力信号は入力信号の７〜８倍も低減することが分かる。また、ＤＣ電圧追加を考慮しなければ、１２０Ω≦ＲＭＩＴ≦２００Ω領域でオフセットが最も少なく発生する。
【００７９】
これまでの図８回路図を通じる第１出力電圧及び第２出力電圧測定実験における結論は、次の通りである。
ａ．ＲＣ高周波回路でＭＩＴ素子に印加される電圧と抵抗とを変化させた結果、Ｒ−Ｃのみで構成された回路よりさらに高い第１出力電圧を示す。
ｂ．ＶＭＩＴ＝４Ｖで最大第１出力電圧（９００ｍＶ）を示す。このような結果は、ＶＭＩＴが印加されていない場合より約４倍も第１出力電圧が増加することを示す。
ｃ．ＲＭＩＴが増加するほど第１出力電圧は落ちるが、オフセットは小さくなる。
ｄ．ＭＩＴ素子の抵抗が１２０Ω≦ＲＭＩＴ≦２００Ωの条件である時、オフセットが最も少なく発生する。さらに本実験で、入力電圧として１５ＭＨｚの高周波正弦波を用いたが、ＲＦ信号の場合にも同じ結果が出ると予測される。
【００８０】
図１３は、本発明の他の実施形態による可変ゲートＦＥＴを備える電気電子装置についての回路図である。
【００８１】
図１３を参照すれば、本実施形態の電気電子装置は、図４の電気電子装置と類似して可変ゲートＦＥＴ １０００ａ、及び駆動素子３００を備えることができる。しかし、可変ゲートＦＥＴ １０００ａは、図４の可変ゲートＦＥＴ １０００と異なる。すなわち、本実施形態の可変ゲートＦＥＴ １０００ａは、ＦＥＴ １００及びＦＥＴ １００のゲートＧに連結されたサーミスタ素子５００を備えることができる。
【００８２】
本実施形態でのサーミスタ素子５００は、図４の電気電子装置でのＭＩＴ素子２００と同一機能を行える。それにより、本実施形態での可変ゲートＦＥＴ １０００ａの素子連結構造は、図４での可変ゲートＦＥＴ １０００と同一である。
【００８３】
すなわち、ＦＥＴ １００のドレインＤには駆動電圧源ＶＤが連結され、ソースＳには駆動素子３００が連結される。また、ＦＥＴ １００のゲートＧには、ゲート電圧源ＶＧ及びサーミスタ素子５００が接点Ａを通じて共に連結される。サーミスタ素子５００の一端子はＦＥＴ １００のゲートＧに連結され、他端子は制御用電圧源ＶＴｈに連結される。さらに、抵抗素子４００がＦＥＴ １００のドレインＤと駆動電圧源ＶＤとの間に連結され、他の抵抗素子が電気電子装置内の要求される各部分に追加されるか、または省略されうる。
【００８４】
サーミスタ素子５００は２端子または３端子素子であって、温度の上昇によって抵抗が減少する特性を持つ。かかるサーミスタ素子５００についての具体的な構造及び特徴については、図１５Ａ及び図１５Ｂについての説明部分でさらに詳細に記述する。
【００８５】
本実施形態の電気電子装置での可変ゲートＦＥＴ １０００ａの動作原理は、図４の電気電子装置での可変ゲートＦＥＴ １０００と類似している。
【００８６】
すなわち、ＦＥＴ １００の高速スイッチングにより熱が発生しつつソース及びドレインのチャンネル電流が減少する。しかし、この時に発生した熱がサーミスタ素子５００に伝達され、サーミスタ素子５００が熱により抵抗が減少することで、制御用電圧源ＶＴｈの電圧が接点Ａを通じてＦＥＴ １００のゲートＧに印加されて、ＦＥＴ １００のゲート電圧を上昇させるようになる。ただし、ＭＩＴ素子２００の場合は金属に遷移されるため、制御用電圧源ＶＭＩＴの電圧とほぼ同じ電圧がＦＥＴ １００のゲートに印加されるが、サーミスタ素子５００の場合は、制御用電圧源ＶＴｈの電圧から抵抗減少後の抵抗値に該当する電圧降下を引いた電圧が、ＦＥＴ １００のゲートに印加される。
【００８７】
結果的に、ＦＥＴ １００のゲート電圧の上昇によりソース及びドレイン電流が増加し、また、ソース及びドレイン電流の増加によりソース及びドレインチャンネル層の温度が下降することは、前述した通りである。
【００８８】
図１４は、本発明の他の実施形態による可変ゲートＦＥＴを備える電気電子装置についての回路図である。
【００８９】
図１４を参照すれば、本実施形態の電気電子装置は図１３の電気電子装置と類似した構造を持つが、サーミスタ素子５００部分のみ異なる。すなわち、サーミスタ素子５００の一端子は接点Ａを通じてＦＥＴ １００のゲートＧに連結され、他端子はグラウンドに連結されうる。このようにグラウンドをサーミスタ素子５００に連結することで、ＦＥＴ １００のソース及びドレイン電流を減少させることができる。これは、図５の電気電子装置に対する回路で、ＭＩＴ素子２００にグラウンド電圧を印加する理由または原理と同一である。一方、サーミスタ薄膜を利用する可変ゲートＦＥＴの場合も、前記のＭＩＴ素子を利用する可変ゲートＦＥＴと共に、ＦＥＴアレイ素子内のそれぞれのＦＥＴにサーミスタ素子が一つずつ連結された回路構造に拡張されうるということはいうまでもない。
【００９０】
以下、可変ゲートＦＥＴについて説明する時、説明の便宜上、ＭＩＴ素子２００及びサーミスタ素子５００を‘ゲート制御素子’と通称する。
【００９１】
図１５Ａ及び図１５Ｂは、図１３または図１４において、可変ゲートＦＥＴに利用されるサーミスタ素子についての平面図であって、図１５Ａは、２端子サーミスタ素子についての平面図であり、図１５Ｂは、３端子サーミスタ素子についての平面図である。
【００９２】
図１５Ａを参照すれば、２端子サーミスタ素子５００は、基板５１０、サーミスタ薄膜５２０、及び電極薄膜５３０を備えることができる。
【００９３】
基板５１０は、絶縁基板またはシリコンのような半導体基板でありうる。
【００９４】
サーミスタ薄膜５２０は基板５１０上に形成され、ＮＴＣ（Ｎｅｇａｔｉｖｅ ｔｅｍｐｅｒａｔｕｒｅ ｃｏｅｆｆｉｃｉｅｎｔ）特性を持つ薄膜である。ＮＴＣ特性については、図１６のグラフ部分で説明する。例えば、サーミスタ薄膜２０は、III＋Ｖ族半導体、II＋VI半導体、炭素化合物であるグラフェンとカーボンナノチューブ、ｐｎ接合Ｓｉのようなｐｎ接合ダイオード、Ｖ２Ｏ５、ｐ型ＧａＡｓ、及びｐ型Ｇｅなどを含む半導体薄膜で形成されうる。
【００９５】
このようなサーミスタ薄膜５２０は、第１電極薄膜５３１と第２電極薄膜５３３との間に形成されるが、平面構造上で、一つの長方形のバンド状に前記第１及び第２電極薄膜５３１、５３３の間に連結される構造に形成されるか、または少なくとも２個の長方形のバンド状に第１及び第２電極薄膜５３１、５３３の間に並列に連結される構造に形成されうる。
【００９６】
電極薄膜５３０は、サーミスタ薄膜５２０に電圧を印加するための電極であって、第１電極薄膜５３１及び第２電極薄膜５３３を備えることができる。第１電極薄膜５３１及び第２電極薄膜５３３は、サーミスタ薄膜５２０の両側面に互いに対向するように、基板５１０上に形成されうる。一方、図示されたように、第１電極薄膜５３１及び第２電極薄膜５３３は、サーミスタ薄膜５２０の上面一部を覆うように形成されうる。
【００９７】
図１５Ｂを参照すれば、３端子サーミスタ素子５００ａは、基板５１０、サーミスタ薄膜５２０、電極薄膜５３０及び放熱薄膜５４０を備えることができる。すなわち、本実施形態のサーミスタ素子５００ａは、図１５Ａの２端子サーミスタ素子５００と異なって、基板５１０の下部に放熱薄膜５４０をさらに備える。
【００９８】
放熱薄膜５４０は、サーミスタ素子５００ａの放熱のための端子であって、基板５１０の下部全面によく熱伝逹される金属物質で形成されうる。このような放熱薄膜５４０を通じて熱が放出されることによって、サーミスタ素子５００ａの自体温度上昇による誤作動を防止できる。
【００９９】
一方、図示していないが、サーミスタ素子５００、５００ａは、基板５１０とサーミスタ薄膜５２０との間の格子不整合を緩和させるために、基板５１０上に形成されたバッファ層（図示せず）を備えることができる。また、サーミスタ素子５００、５００ａはサーミスタ薄膜５２０を保護するために、電極薄膜５３０及びサーミスタ薄膜５２０上に形成されたサーミスタ保護用絶縁膜（図示せず）を備えることもある。
【０１００】
図１６は、サーミスタ素子の温度に対する抵抗特性を示すグラフである。
【０１０１】
図１６を参照すれば、サーミスタ素子、さらに具体的には、サーミスタ薄膜の温度に対する抵抗のグラフＡは、図示されたように温度の増加によって指数的に減少する。このように温度に反比例して、温度の増加によって抵抗が減少するサーミスタを負特性温度係数（Ｎｅｇａｔｉｖｅ ｔｅｍｐｅｒａｔｕｒｅ ｃｏｅｆｆｉｃｉｅｎｔ：ＮＴＣ）サーミスタという。
【０１０２】
このような、ＮＴＣ特性を持つサーミスタ薄膜は、ＢｅドーピングされたＧａＡｓ薄膜で形成されうる。しかし、ＢｅドーピングされたＧａＡｓ薄膜に限定されず、ＮＴＣ特性を持ついかなる種類の物質薄膜もサーミスタ素子製作に利用されうるということはいうまでもない。例えば、ｐｎ接合ダイオードやトランジスタのベース−エミッタ間のｐｎジャンクション部分をサーミスタ素子として利用することもできる。前述した本実施形態のゲート制御素子を備える可変ゲートＦＥＴは、高速、高電力、及び低発熱のスイッチング素子であって、ＲＦ信号増幅用素子、ＤＣ−ＤＣスイッチング素子、パワーサプライ用スイッチング素子、マイクロプロセッサーで高速信号処理用スイッチング素子、電子機器のパワー制御用スイッチング素子、リチウムイオン充電用スイッチング素子、ＬＥＤ制御用スイッチング素子、ディスプレイピクセル制御用スイッチング素子、メモリセル制御用スイッチング素子、音響機器で音響及び音声信号増幅用スイッチング素子、フォト・リレー、及び光スイッチなどのスイッチング素子に利用されうる。また、かかるスイッチング素子を含む携帯電話、ノート型パソコン、コンピュータ、メモリなどのあらゆる電気電子装置に有効に活用できる。
【０１０３】
図１７は、本発明の一実施形態による可変ゲートＦＥＴが一つのパッケージにワンチップ化した態様を示す平面図である。
【０１０４】
図１７を参照すれば、図４、図５、図１３、図１４の電気電子装置内の可変ゲートＦＥＴ １０００、１０００ａ、すなわち、ＦＥＴ １００とゲート制御素子２００、５００とは、図示されたように一つのパッケージ２０００にワンチップ化されうる。このようなワンチップ構造パッケージ２０００内で、ゲート制御素子２００、５００はＦＥＴ １００の熱が発生しやすい部分に配されうる。
【０１０５】
ワンチップ構造パッケージ２０００の外部に露出されたピン１〜８は、図４、図５、図１３、図１４の電気電子装置内で可変ゲートＦＥＴ １０００、１０００ａに連結される素子の端子との連結のために利用されうる。一方、ワンチップ構造パッケージ２０００のピンの配置構造や数は変更されうるということはいうまでもない。
【０１０６】
図１８Ａ及び図１８Ｂは、本発明の一実施形態による可変ゲートＦＥＴの他のパッケージ構造を示す断面図及び平面図である。
【０１０７】
図１８Ａを参照すれば、本実施形態のゲート可変トランジスタ１０００、１０００ａのパッケージ構造は、図１７のワンチップ構造パッケージ２０００とは異なって、可変ゲートＦＥＴ １０００、１０００ａを構成するＦＥＴ １００及びゲート制御素子２００、５００がそれぞれパッケージングされて結合される構造を持つことができる。
【０１０８】
ゲート制御素子２００、５００がパッケージングされた第２パッケージ４０００は、ＦＥＴ １００がパッケージングされた第１パッケージ３０００に熱伝達媒介体３５００を通じて結合されうる。このような熱伝達媒介体３５００は、ＦＥＴ １００から発生した熱をゲート制御素子２００、５００に効率的に伝達する物質、例えば、熱伝導度の高い物質で形成されうる。また、ゲート制御素子２００、５００の動作性能向上のために、第２パッケージ４０００は、第１パッケージ３０００上で熱が多く発生する部分に結合されうる。
【０１０９】
図１８Ｂを参照すれば、第１パッケージ３０００内にＦＥＴ １００が配され、熱が多く発生する部分である楕円の点線部分Ｂの上部に第２パッケージ４０００が配されうる。平面図であるため図示されていないが、熱伝達媒介体３５００が第１パッケージ３０００と第２パッケージ４０００との間に存在できるということはいうまでもない。
【０１１０】
これまで、本発明を図面に図示された実施形態を参考として説明したが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により定められねばならない。
【産業上の利用可能性】
【０１１１】
本発明は、ＦＥＴ関連の技術分野に好適に用いられる。
【符号の説明】
【０１１２】
１００ ＦＥＴ
２００、２００ａ ＭＩＴ素子
２１０ 基板
２２０ バッファ
２３０、２３０ａ ＭＩＴ薄膜
２４０、２４０ａ 電極薄膜
２４１、２４１ａ 第１電極薄膜
２４３、２４３ａ 第２電極薄膜
３００ 駆動素子
４００ 抵抗素子
５００、５００ａ サーミスタ素子
５１０ 基板
５２０ サーミスタ薄膜
５３０ 電極薄膜
５３１ 第１電極薄膜
５３３ 第２電極薄膜
５４０ 放熱薄膜
１０００、１０００ａ ゲート可変トランジスタ
２０００ ワンチップ構造パッケージ
３０００ 第１パッケージ
３５００ 熱伝達媒介体
４０００ 第２パッケージ
【技術分野】
【０００１】
本発明は、電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）に係り、特に、金属絶縁体遷移（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ Ｔｒａｎｓｉｔｉｏｎ：ＭＩＴ）素子やサーミスタ素子を用いてＦＥＴのゲート電圧を変化させることで、安定的に動作できる高効率及び低発熱のＦＥＴに関する。
【背景技術】
【０００２】
電子部品のうち代表的なスイッチは、３端子素子であるトランジスタであり、トランジスタは、ｐｎ接合原理を用いたバイポーラトランジスタと、キャパシタを利用するＦＥＴとに分類される。高速信号増幅用ＦＥＴは、電気電子装置（Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃ Ａｐｐａｒａｔｕｓ）の前端−後端（Ｆｒｏｎｔ−Ｅｎｄ）でＲＦ信号増幅、ＤＣ−ＤＣコンバータ、ＤＣスイッチング用素子として使われている。このようなＦＥＴは、高速スイッチング時にソース及びドレイン伝導層に熱が発生し、その熱がゲート絶縁体に伝達されてソース及びドレイン間のチャンネル電流が減少することが、ＦＥＴの代表的な問題点として指摘されている。
【０００３】
かかる問題のため、ＦＥＴは、高速の信号増幅が不可能である。それにより、ＦＥＴの高速増幅のために、温度センサー、メモリ、Ｄ−Ａ（Ｄｉｇｉｔａｌ−ｔｏ−Ａｎａｌｏｇ）コンバータなどの周辺素子と、このような周辺素子を制御するマイクロプロセッサーとが必要であり、このような周辺装置を動作させるために複雑なシステム概念のプログラムが要求される。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、熱によるＦＥＴのソース及びドレイン間の電流減少問題を効果的に解決し、また、ＦＥＴの温度を低めることができる可変ゲートＦＥＴ（Ｖａｒｉａｂｌｅ Ｇａｔｅ ＦＥＴ）及びこのＦＥＴを備える電気電子装置を提供するところにある。
【課題を解決するための手段】
【０００５】
前記課題を解決するために本発明は、ＦＥＴと、前記ＦＥＴの表面または発熱部分に取り付けられ、回路的には、前記ＦＥＴのゲート端子に連結されており前記ゲート端子の電圧を変化させるゲート制御素子と、を備え、前記ＦＥＴの温度が所定温度以上に上昇しているときに、前記ゲート制御素子が、前記ゲート端子の電圧を変化させて、前記ＦＥＴのソース及びドレイン間のチャンネル電流を制御する可変ゲートＦＥＴを提供する。
【０００６】
本発明の一実施形態において、前記ゲート制御素子は、臨界温度で急激な金属絶縁体遷移（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ Ｔｒａｎｓｉｔｉｏｎ：ＭＩＴ）が発生するＭＩＴ素子を含むことができる。かかる前記ＭＩＴ素子は、前記臨界温度で急激なＭＩＴを引き起こすＭＩＴ薄膜と、前記急激なＭＩＴ薄膜にコンタクトする２個の電極薄膜と、を備え、２個の前記電極薄膜のうちのいずれか一つである第１電極薄膜は、前記ゲート端子に連結され、他の一つの第２電極薄膜は、制御用電圧源またはグラウンドに連結される。一方、前記ＦＥＴのドレイン電極には駆動電圧源が連結され、前記ＦＥＴのソース電極には駆動素子が連結され、前記ＦＥＴのゲートには、ゲート電圧源及び前記ＭＩＴ素子が共通に連結される。
【０００７】
本発明の一実施形態において、前記ゲート制御素子は、温度増加によって抵抗が減少するサーミスタ素子を含む。かかる前記サーミスタ素子の２個の端子のうちのいずれか一つは、前記ＦＥＴのゲートに連結され、他の一つは、制御用電圧源またはグラウンドに連結される。
【０００８】
本発明の一実施形態において、前記ＦＥＴとゲート制御素子は、一つのチップにパッケージングされうる。また、前記可変ゲートＦＥＴは、前記ＦＥＴから発生した熱を伝達する熱伝達媒介体を備え、前記ＦＥＴとゲート制御素子は、それぞれパッケージングされ、パッケージングされた前記ＦＥＴとゲート制御素子は、前記熱伝達媒介体を通じて熱伝達されるように結合される。
【０００９】
前記課題を解決するために本発明はまた、駆動素子と、前記駆動素子に連結されており、前記駆動素子に供給される電流を制御する少なくとも一つの前記可変ゲートＦＥＴと、を備える電気電子装置を提供する。
【００１０】
本発明の一実施形態において、前記ゲート制御素子は、前記臨界温度で急激なＭＩＴを引き起こすＭＩＴ薄膜と、前記急激なＭＩＴ薄膜にコンタクトする２個の電極薄膜と、を備え、２個の前記電極薄膜のうちのいずれか一つである第１電極薄膜は、前記ゲート端子に連結され、他の一つの第２電極薄膜は、制御用電圧源またはグラウンドに連結される。
【００１１】
本発明の一実施形態において、前記可変ゲートＦＥＴは複数であり、複数個の前記可変ゲートＦＥＴのそれぞれの前記ＦＥＴは、アレイ構造に配されてＦＥＴアレイ素子を構成し、前記ＦＥＴアレイ素子のそれぞれのＦＥＴに前記ゲート制御素子が連結される。
【００１２】
本発明の一実施形態において、前記電気電子装置は、前記可変ゲートＦＥＴが使われる、ＲＦ信号増幅用素子、ＤＣ−ＤＣスイッチング素子、パワーサプライ用スイッチング素子、マイクロプロセッサーの高速信号処理用スイッチング素子、電子機器のパワー制御用スイッチング素子、リチウムイオン充電用スイッチング素子、ＬＥＤ制御用スイッチング素子、ディスプレイピクセル制御用スイッチ素子、メモリセル制御用スイッチング素子、音響機器で音響及び音声信号増幅用スイッチング素子、フォト・リレー、及び光スイッチのうち少なくとも一つを含む。
【発明の効果】
【００１３】
本発明の可変ゲートＦＥＴ及びこのＦＥＴを備える電気電子装置は、ＭＩＴ素子またはサーミスタ素子を用いて、ＦＥＴで発生した熱によって、ＦＥＴのゲートに印加される電圧を変化させて、ＦＥＴのソース及びドレイン間の電流を増大させ、またＦＥＴの温度を低めることで、ＦＥＴの動作を安定して維持させることができる。
【００１４】
それにより、本発明の可変ゲートＦＥＴは高速、高電力及び低発熱のスイッチング素子であって、ＲＦ信号増幅用素子、ＤＣ−ＤＣスイッチング素子、パワーサプライ用スイッチング素子、マイクロプロセッサーで高速信号処理用スイッチング素子、電子機器のパワー制御用スイッチング素子、リチウムイオン充電用スイッチング素子、ＬＥＤ制御用スイッチング素子、ディスプレイピクセル制御用スイッチング素子、メモリセル制御用スイッチング素子、音響機器で音響及び音声信号増幅用スイッチング素子、フォト・リレー、及び光スイッチなどのスイッチング素子に利用でき、またかかるスイッチング素子を含む携帯電話、ノート型パソコン、コンピュータ、メモリなどのあらゆる電気電子装置に有効に活用できる。
【図面の簡単な説明】
【００１５】
【図１】Ｎ型ＦＥＴの動作を説明するための基本回路図である。
【図２】図１の回路で、ゲート電圧ＶＧＳによるソース及びドレイン電圧ＶＤＳに対するドレイン電流ＩＤを示すグラフである。
【図３】図１の回路で、ゲート電圧ＶＧＳによるソース及びドレイン電流ＩＤＳに対するＦＥＴの表面温度Ｔを示すグラフである。
【図４】本発明の一実施形態による可変ゲートＦＥＴを備える電気電子装置についての回路図である。
【図５】本発明の一実施形態による可変ゲートＦＥＴを備える電気電子装置についての回路図である。
【図６Ａ】図４または５の可変ゲートＦＥＴに利用されるＭＩＴ素子についての断面図である。
【図６Ｂ】図４または５の可変ゲートＦＥＴに利用されるＭＩＴ素子についての断面図である。
【図６Ｃ】図６Ｂの水平型ＭＩＴ素子についての平面図である。
【図７】酸化バナジウム（ＶＯ２）を用いて具現化されたＭＩＴ素子の温度に対する抵抗特性を示すグラフである。
【図８】正弦波入力に対する出力電圧の変化を測定するために使われた図４の変形回路図である。
【図９Ａ】図８の回路図で測定した入力電圧と出力電圧とを示す信号波形図である。
【図９Ｂ】図８の回路図で測定した入力電圧と出力電圧とを示す信号波形図である。
【図１０】図８の回路図で測定した、ＶＭＩＴ変化による出力電圧の最大最小値を表示したグラフである。
【図１１】図８の回路図で測定した、ＲＭＩＴ変化による出力電圧の最大最小値を表示したグラフである。
【図１２Ａ】図８の回路図で、キャパシタを通過した後の出力電圧を示す信号波形図である。
【図１２Ｂ】図８の回路図で、キャパシタを通過した後の出力電圧を示す信号波形図である。
【図１３】本発明の他の実施形態による可変ゲートＦＥＴを備える電気電子装置についての回路図である。
【図１４】本発明の他の実施形態による可変ゲートＦＥＴを備える電気電子装置についての回路図である。
【図１５Ａ】図１３または図１４において、可変ゲートＦＥＴに利用されるサーミスタ素子についての断面図である。
【図１５Ｂ】図１３または図１４において、可変ゲートＦＥＴに利用されるサーミスタ素子についての断面図である。
【図１６】サーミスタ素子の温度に対する抵抗特性を示すグラフである。
【図１７】本発明の一実施形態による可変ゲートＦＥＴが一つのパッケージにパッケージングされた態様を示す平面図である。
【図１８Ａ】本発明の一実施形態による可変ゲートＦＥＴのゲート可変素子とＦＥＴとがそれぞれパッケージングされて結合された態様を示す断面図である。
【図１８Ｂ】本発明の一実施形態による可変ゲートＦＥＴのゲート可変素子とＦＥＴとがそれぞれパッケージングされて結合された態様を示す平面図である。
【発明を実施するための最良の形態】
【００１６】
以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。以下の説明である構成要素が他の構成要素の上部に存在すると記述される時、これは他の構成要素の真上に存在することでもあり、その間に第３の構成要素が介されることでもある。また、図面で各構成要素の厚さやサイズは説明の便宜及び明確性のために誇張され、説明と関係ない部分は省略された。図面上で同一符号は同じ要素を示す。一方、使われる用語は単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。また、本発明を説明するに当って、関連する公知の機能または構成についての具体的な説明が本発明の趣旨を不要に不明にしうると判断される場合には、それについての詳細な説明は省略する。
【００１７】
図１は、Ｎ型ＦＥＴの動作を説明するための基本回路図である。
【００１８】
図１を参照すれば、一般的にＦＥＴ １０（以下、‘ＦＥＴ’）は３端子スイッチであって、ゲート電圧源ＶＧからゲートＧに印加される電圧を調節して、ＦＥＴ １０のソースＳ及びドレインＤ間のチャンネルをオン−オフさせることで、駆動電圧源ＶＤからの電流を駆動素子（図示せず）に供給する機能を発揮する。ＦＥＴ １０は、Ｎ型ＦＥＴとＰ型ＦＥＴとに分類され、本図面ではＮ型ＦＥＴを図示している。
【００１９】
ＦＥＴ １０は、ゲートにゲート電圧が加えられ、その電圧により誘起される電荷をソース及びドレイン電圧により流して、駆動素子に電流を供給させる。このようなＦＥＴ １０は、ソース及びドレイン電圧を高めて大きい電流を流すことで、パワーＦＥＴとして利用されうる。また、ＦＥＴ １０は、低いソース及びドレイン電圧に適切なゲート電圧を印加することで、高速のスイッチングを行う高速スイッチング素子として利用されることもある。
【００２０】
しかし、このようなＦＥＴ １０は、高速スイッチング時にソース及びドレインチャンネル層に熱が発生し、その熱がゲート絶縁体に伝達されてソース及びドレイン間のチャンネル電流が減少することで、駆動素子（図示せず）の誤作動を引き起こす。ここで、丸で囲まれたＡは、駆動素子の代わりにＦＥＴ １０に連結させた電流計である。
【００２１】
図２は、図１の回路でゲート電圧ＶＧＳによるソース及びドレイン電圧ＶＤＳに対するドレイン電流ＩＤを示すグラフであって、ＦＥＴとしてＮ−ＭＯＳ ＩＲＦ６４０を使用して得たグラフである。
【００２２】
図２を参照すれば、ソース及びドレイン電圧ＶＤＳの増加によって、ドレイン電流ＩＤも増加することが分かる。また、ゲート電圧ＶＧＳが高いほどドレイン電流ＩＤの増加速度、すなわち、該当グラフの傾斜度も大きくなることが分かる。一方、５．５Ｖ以上のゲート電圧からはゲート電圧ＶＧＳの増加にもかかわらず、ドレイン電流ＩＤの増加速度はほぼ同一になる。グラフ上に、ソース及びドレイン電圧ＶＤＳが約３．７Ｖである時、ドレイン電流ＩＤが２Ａである部分が矢印で表示されている。
【００２３】
図３は、図１の回路でゲート電圧ＶＧＳによるソース及びドレイン電流ＩＤＳに対するＦＥＴの表面温度Ｔを示すグラフであって、やはりＦＥＴとしてＮ−ＭＯＳ ＩＲＦ６４０を使用して得たグラフである。ここで、ソース及びドレイン電流ＩＤＳは、前記図２のドレイン電流ＩＤと同じものと見なしても構わない。
【００２４】
図３を参照すれば、ソース及びドレイン電流ＩＤＳが増加するほどＦＥＴの表面温度Ｔが増加することが分かる。また、ゲート電圧ＶＧＳが高いほど表面温度Ｔグラフが右側に移動することが確認できるが、これは、ゲート電圧ＶＧＳを増加させることでＦＥＴの表面温度を低めることができると解釈できる。すなわち、Ｙ軸の７０℃付近にＸ軸に沿って描かれた黒色矢印を見れば、ゲート電圧ＶＧＳの増加によるソース及びドレイン電流ＩＤＳの増加にも係わらず、ＦＥＴの表面温度Ｔは一定である。
【００２５】
例えば、ゲート電圧ＶＧＳが５．０ＶであるグラフＡの場合、ソース及びドレイン電流ＩＤＳが２．０Ａほどである部分でＦＥＴの表面温度が１００℃以上になることが分かる。しかし、ゲート電圧ＶＧＳを増加させる場合（ゲート電圧ＶＧＳが５．５Ｖ以上であるグラフ）、同じ２．０Ａのソース及びドレイン電流ＩＤＳでＦＥＴの表面温度が６０℃ほどに低くなることが確認できる。一方、図２で、５．５Ｖ以上のゲート電圧ＶＧＳからゲート電圧ＶＧＳの増加にも係わらず、ドレイン電流ＩＤの増加速度は増加しないことと同じ脈絡で、５．５Ｖ以上のゲート電圧ＶＧＳからＦＥＴの表面温度グラフも右側に移動せずにほぼ同一に維持される。
【００２６】
結局、図３のグラフに基づいて、ＦＥＴのゲート電極に印加される電圧を高めることで、ソース及びドレイン電流ＩＤＳを増加させることができ、それと共にＦＥＴの表面温度も低めることが分かる。
【００２７】
図４は、本発明の一実施形態による可変ゲートＦＥＴを備える電気電子装置についての回路図である。
【００２８】
図４を参照すれば、本実施形態の電気電子装置は、可変ゲートＦＥＴ １０００、及び駆動素子３００を備えることができる。可変ゲートＦＥＴ １０００は、ＦＥＴ １００、及びＦＥＴ １００のゲートＧに連結されたＭＩＴ素子２００を備えることができる。
【００２９】
ＦＥＴ １００のドレインＤには駆動電圧源ＶＤが連結され、ソースＳには駆動素子３００が連結されうる。また、ＦＥＴ １００のゲートＧには、ゲート電圧源ＶＧ及びＭＩＴ素子２００が接点Ａを通じて共に連結されうる。ＭＩＴ素子２００の一端子はＦＥＴ １００のゲートＧに連結され、他端子は制御用電圧源ＶＭＩＴに連結されうる。
【００３０】
一方、ＦＥＴ １００のドレインＤと駆動電圧源ＶＤとの間に電圧降下及びＦＥＴ １００保護のための抵抗素子４００が連結されうる。また、図示されていないが、ゲート電圧源ＶＧとゲートＧ、そして制御用電圧源ＶＭＩＴと他端子との間にも抵抗素子が連結されることもある。さらに、他の抵抗素子が電気電子装置内の要求される各部分に追加されるか、または省略されうるということは言うまでもない。
【００３１】
ＭＩＴ素子２００は２端子素子であって、臨界温度未満で絶縁体としての特性を維持すると共に、臨界温度以上で急激に遷移して金属としての特性を持つ。ＭＩＴ素子２００の具体的な構造及び特徴については、図６Ａないし図７についての説明部分でさらに詳細に記述する。
【００３２】
本実施形態の電気電子装置での可変ゲートＦＥＴ １０００の動作を説明すれば、前述したように、ＦＥＴ １００が高速でスイッチングすれば、ソース及びドレインチャンネル層に熱が累積して、結局にはソース及びドレインのチャンネル電流を低減させる結果を招く。しかし、この時に発生した熱がＭＩＴ素子２００に伝達され、ＭＩＴ素子２００が熱により金属に遷移することで、制御用電圧源ＶＭＩＴの電圧が接点Ａを通じてＦＥＴ １００のゲートＧに印加されて、ＦＥＴ １００のゲート電圧を上昇させる。
【００３３】
ＦＥＴ １００のゲート電圧が上昇すれば、図３のグラフで確認したように、ソース及びドレイン電流が増加する。結果的に発熱により減少した電流が、ゲート電圧の上昇により増加した電流に補償されて、駆動素子３００に供給される実質的な電流の減少はなくなり、それにより、駆動素子３００を安定的に動作させることができる。一方、ソース及びドレイン電流の増加と共に、ソース及びドレインチャンネル層の温度も減少する傾向を示す。これは、図３のグラフで説明したように、Ｙ軸の７０℃にある黒色矢印で示すゲート電圧の増加によるソース及びドレイン電流の増加にも係わらず温度が一定に維持されることと同じ原理である。
【００３４】
図４のように設計された回路で、実験的に測定された結果は次の表１の通りである。ここで、ＦＥＴ １００としてＩＲＦ６４０を使用し、駆動電圧源ＶＤとＦＥＴ １００との間の抵抗素子４００の抵抗値は５Ωであり、ＭＩＴ素子２００にヒートガン（Ｈｅａｔ Ｇｕｎ）を通じて熱を加えた。
【表１】
【００３５】
表１で、ＶＧはＦＥＴ １００のゲート電圧を表し、ＶＤはＦＥＴ １００のドレイン電圧を表し、ＩＤＳはソース及びドレイン電流を表し、ＶＭＩＴはＭＩＴ素子２００に連結された制御用電圧源の電圧を表し、Ｔｅｍｐ．はＦＥＴ １００の表面温度を表す。
【００３６】
表１から分かるように、ＭＩＴ素子２００にヒートガンを通じて熱を加える前に、ＦＥＴ １００の表面温度は１３６℃であり、ソース及びドレイン電流は０．６Ａであった。ＭＩＴ素子２００に熱を加えた後、ＦＥＴ １００のゲート電圧が４Ｖから４．７Ｖに上昇し、これにより、ソース及びドレイン電流も０．６Ａから１．０Ａに上昇し、また、ＦＥＴ １００の表面温度は１３６℃から７０℃に減少した。このような結果は、可変ゲートＦＥＴ １０００の動作原理と正確に一致する。
【００３７】
一方、前記のような可変ゲートＦＥＴ １０００の動作原理に基づいて、ＭＩＴ素子２００はＦＥＴ １００の表面や、または発熱がよく起きる部分に取り付けられうる。例えば、ＭＩＴ素子２００は、発生した熱が効果的に伝えられるように発熱がよく起きるＦＥＴ １００のチャンネル層及びゲート電極などに近い部分に取り付けられうる。
【００３８】
図５は、本発明の一実施形態による可変ゲートＦＥＴを備える電気電子装置についての回路図である。
【００３９】
図５を参照すれば、本実施形態の電気電子装置は、図４の電気電子装置と類似した構造を持つが、ＭＩＴ素子２００部分のみ異なる。すなわち、ＭＩＴ素子２００の一端子は接点Ａを通じてＦＥＴ １００のゲートＧに連結され、他端子は制御用電圧源ではなくグラウンドに連結されうる。
【００４０】
このようにグラウンドをＭＩＴ素子２００に連結することで、ＦＥＴ １００のソース及びドレイン電流を減少させることができる。例えば、前記図４のような構造を通じてソース及びドレイン電流が上昇した後、ソース及びドレイン電流を減少させる必要がある場合に、ＭＩＴ素子２００にグラウンドを連結することで、ソース及びドレイン電流を減少させることができる。
【００４１】
一方、これまで一つのＦＥＴに一つのＭＩＴ素子が連結される回路構造について説明したが、それに限定されず、本発明の実施形態の可変ゲートＦＥＴは複数のＦＥＴがアレイ構造に配されたＦＥＴアレイ素子において、ＦＥＴアレイ素子内のそれぞれのＦＥＴにＭＩＴ素子が一つずつ連結された回路構造に拡張されうるということはいうまでもない。
【００４２】
図６Ａ及び図６Ｂは、図４または５の可変ゲートＦＥＴに利用されるＭＩＴ素子についての平面図及び平面図であって、図６Ａは、積層型構造を持つＭＩＴ素子２００についての平面図であり、図６Ｂは、水平型構造を持つＭＩＴ素子２００ａについての平面図であり、図６Ｃは、図６Ｂの水平型ＭＩＴ素子についての平面図である。
【００４３】
図６Ａを参照すれば、積層型ＭＩＴ素子２００は、基板２１０、バッファ層２２０、遷移薄膜２３０及び電極薄膜２４０を備えることができる。
【００４４】
基板２１０は、Ｓｉ、ＳｉＯ２、ＧａＡｓ、Ａｌ２Ｏ３、プラスチック、ガラス、Ｖ２Ｏ５、ＰｒＢａ２Ｃｕ３Ｏ７、ＹＢａ２Ｃｕ３Ｏ７、ＭｇＯ、ＳｒＴｉＯ３、ＮｂがドーピングされたＳｒＴｉＯ３及びＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）のうち少なくとも一つの物質を含んで形成されうる。
【００４５】
バッファ層２２０は基板２１０上に形成され、基板２１０と第１電極薄膜２４１との間の格子不整合を緩和させる役割を持つ。基板２１０と第１電極薄膜２４１との間に格子不整合が非常に小さい時は、バッファ層２２０は省略できる。このようなバッファ層２２０は、ＳｉＯ２またはＳｉ３Ｎ４膜を含んで形成できる。
【００４６】
電極薄膜２４０は、遷移薄膜２３０の下部の第１電極薄膜２４１及び上部の第２電極薄膜２４３を備えることができる。第１電極薄膜２４１はバッファ層２２０上に形成され、バッファ層２２０の場合には基板２１０上に直ちに形成されることもできる。電極薄膜２４０は、Ｗ、Ｍｏ、Ｗ／Ａｕ、Ｍｏ／Ａｕ、Ｃｒ／Ａｕ、Ｔｉ／Ｗ、Ｔｉ／Ａｌ／Ｎ、Ｎｉ／Ｃｒ、Ａｌ／Ａｕ、Ｐｔ、Ｃｒ／Ｍｏ／Ａｕ、ＹＢａ２Ｃｕ３Ｏ７−ｄ、Ｎｉ／Ａｕ、Ｎｉ／Ｍｏ、Ｎｉ／Ｍｏ／Ａｕ、Ｎｉ／Ｍｏ／Ａｇ、Ｎｉ／Ｍｏ／Ａｌ、Ｎｉ／Ｗ、Ｎｉ／Ｗ／Ａｕ、Ｎｉ／Ｗ／Ａｇ及びＮｉ／Ｗ／Ａｌから少なくとも一つの物質を含んで形成できる。このような電極薄膜２４０は、スパッタ蒸着法、真空蒸着法及びＥビーム蒸着法から少なくとも一つの蒸着法を用いて形成できる。
【００４７】
遷移薄膜２３０は第１電極薄膜２４１上に形成されうる。遷移薄膜２３０は、酸素、炭素、半導体元素（ＩＩＩ−Ｖ族、ＩＩ−ＶＩ族）、遷移金属元素、希土類元素、ランタン系元素を含む低濃度の正孔が添加された無機物化合物半導体及び絶縁体、低濃度の正孔が添加された有機物半導体及び絶縁体、低濃度の正孔が添加された半導体、及び低濃度の正孔が添加された酸化物半導体及び絶縁体から少なくとも一つを含むことができる。ここで、添加された正孔の濃度は３×１０１６ｃｍ−３ほどである。また、遷移薄膜２３０はｎ型でありつつ非常に大きい抵抗を持つ半導体及び絶縁体を含んで形成されることもできる。
【００４８】
ＭＩＴ素子２００は、電圧、温度、電磁波など多様な物理的特性変化によって電気的特性が急激に変わる。例えば、臨界温度未満でＭＩＴ素子２００は絶縁体の特性を表し、臨界温度以上で不連続ＭＩＴが発生して金属性物質の特性を持つようになる。
【００４９】
図６Ｂを参照すれば、水平型ＭＩＴ素子２００ａは、積層型ＭＩＴ素子２００と類似して、基板２１０、バッファ層２２０、遷移薄膜２３０ａ及び電極薄膜２４０ａを備えることができる。
【００５０】
遷移薄膜２３０ａはバッファ層２２０上に形成され、基板２１０との格子不整合が小さな場合に基板２１０上に直ぐに形成されうる。また、電極薄膜２４０ａの第１電極薄膜２４１ａ及び第２電極薄膜２４３ａはバッファ層２２０上に形成されるものの、遷移薄膜２３０ａの両側面に互いに対向するように形成されうる。また、第１電極薄膜２４１ａ及び第２電極薄膜２４３ａは、図示されたように、遷移薄膜２３０ａの上面一部は覆う構造に形成されうる。
【００５１】
一方、水平型ＭＩＴ素子２００ａの基板２１０、バッファ層２２０、遷移薄膜２３０ａ及び電極薄膜２４０ａの材質は、図６Ａに説明したものと同じ材質で形成できるということはいうまでもない。
【００５２】
図６Ｃを参照すれば、水平型ＭＩＴ素子２００ａのバッファ層２２０、遷移薄膜２３０ａ及び第１及び第２電極薄膜２４１ａ、２４３ａが図示される。図示されたように水平型ＭＩＴ素子２００ａで、第１電極薄膜２４１ａ及び第２電極薄膜２４３ａそれぞれは第１幅Ｗを持つことができ、また、第１電極薄膜２４１ａと第２電極薄膜２４３ａとの間には第１間隔ｄを持つことができる。
【００５３】
積層型または水平型ＭＩＴ素子２００、２００ａはμｍ単位の小型に作ることができ、経済的な側面でも非常に低コストで製作できる。また、ＭＩＴ素子２００、２００ａは構造自体の変化、例えば、図６Ｃで、電極薄膜の第１間隔ｄや第１幅Ｗなどの変化によって臨界温度を変化させることができる。
【００５４】
図７は、二酸化バナジウム（ＶＯ２）で製造されたＭＩＴ素子の温度に対する抵抗特性を示すグラフであって、ＭＩＴ素子には一定の所定電圧が印加されている。
【００５５】
図７を参照すれば、ＭＩＴ素子は３４０Ｋ未満では１０５Ω以上の抵抗値を持って絶縁体として特性を表していて、３４０Ｋ以上で急激な不連続遷移をして数十Ωほどの抵抗値を持つ金属としての特性を表す。本グラフを参照する時、実験に使われたＭＩＴ素子は３４０Ｋで不連続ＭＩＴが起きるので、臨界温度を３４０Ｋほどに見なすことができる。
【００５６】
図面で図示していないが、ＭＩＴ素子の電圧−電流曲線のグラフの場合には、臨界温度で電流が不連続ジャンプを通じて急激に増加し、電圧は減少するということが分かる。ここでは、温度によるＭＩＴ発生を説明したが、一般的にＭＩＴ素子は、温度以外にも圧力、電圧、電場、電磁波などのいろいろな物理的な特性によってＭＩＴが発生できる。しかし、本発明の趣旨と距離があるので、他の物理的特性によるＭＩＴ発生についての詳細な説明は省略する。
【００５７】
一方、本実験に利用されたＭＩＴ素子はＶＯ２で形成されたＭＩＴ薄膜を用いて製作されたが、ＶＯ２に限定されず、前記のいろいろな物理的特性により、不連続ジャンプ特性を持つことができる新素材または材料を用いてＭＩＴ薄膜を製作できるということはいうまでもない。また、ＭＩＴ薄膜は、セラミック薄膜または単結晶薄膜などの形態に製作することもできる。
【００５８】
図８は、正弦波入力に対する出力電圧の変化を測定するために使われた図４の変形回路図であって、キャパシタの一端子に連結されたゲート端子ＶＧに入力電圧ＶＩＮが印加され、ＦＥＴのドレイン端子で第１出力電圧ＶＯＵＴ１が測定され、キャパシタＣ１の他端子で第２出力電圧ＶＯＵＴ２が測定される。
【００５９】
図８を参照すれば、本実験で使用した可変ゲートＦＥＴは、ＦＥＴのゲートにキャパシタＣ１が連結されてＲＣ回路を構成する。このようなＲＣ回路は、キャパシタＣ１を除いては図４と同じ回路でありうる。一方、使われたＦＥＴは、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴであって、例えば、ＫＴＫ９１９Ｓでありうる。
【００６０】
このようなＲＣ回路でゲート端子ＶＧに入力電圧ＶＩＮで１５ＭＨｚの高周波正弦波を印加し、ＦＥＴのドレイン端子でＭＩＴ素子の抵抗ＲＭＩＴの変化及びＭＩＴ素子に印加される電圧ＶＭＩＴの変化による、第１出力電圧ＶＯＵＴ１に対する２種の出力波形を観察する。また、キャパシタの他端で、ＭＩＴ素子の抵抗ＲＭＩＴの変化による、第２出力電圧ＶＯＵＴ２に対する出力波形を観察する。
【００６１】
ＲＣ回路はＨｉｇｈ−ｐａｓｓ ｆｉｌｔｅｒと見なされ、下記の式１によって、高周波である場合に入力電圧に対する出力電圧の比が大きくなる。
【数１】
【００６２】
表１は、図８のＲＣ回路図で、ＭＩＴ素子に印加される電圧ＶＭＩＴを変化させる時の第１出力電圧ＶＯＵＴ１を示す。
【表２】
【００６３】
表２で、ＶＧはゲート端子に印加される電圧を表し、ＶＤはＦＥＴのドレイン端子に印加される電圧を表し、Ｆｒｅｑ．は入力電圧の周波数であって、単位はＭｈｚであり、ＣはキャパシタＣ１のキャパシタンスを表し、Ｒ１はＦＥＴのドレイン端子に連結された抵抗素子Ｒ１に対する抵抗値を表す。
【００６４】
表２を分析すれば、
ａ．ＶＭＩＴが印加される前の第１出力電圧ＶＯＵＴ１は２３０ｍＶである。ＶＭＩＴが印加できた後には第１出力電圧ＶＯＵＴ１は最大９００ｍＶまで増加して、ＶＭＩＴが印加される前の第１出力電圧ＶＯＵＴ１より２〜４倍まで増幅される。
ｂ．１Ｖ以上のＶＭＩＴ電圧が印加されてから正の正弦波にオフセットが発生する。第１出力電圧ＶＯＵＴ１の最大値はＶＭＩＴの電圧上昇によって上昇したが、最小値はＶＭＩＴ＝２Ｖ〜−７００ｍＶに一定である。
【００６５】
図９Ａ及び図９Ｂは、図８の回路図で測定した入力電圧と出力電圧とを示す信号波形図であって、図９Ａは、ＭＩＴ素子が連結されていない場合の第１出力電圧についての波形図であり、図９Ｂは、ＭＩＴ素子に４Ｖの電圧を印加した場合の第１出力電圧についての波形図である。
【００６６】
図９Ａの波形図は、表２の最上部の条件、すなわち、入力電圧ＶＩＮが５ｓｉｎ２πｆｔであり、ＲＭＩＴ及びＶＭＩＴが連結されていない場合を示す。このような場合、第１出力電圧は２３０ｍＶほどに非常に小さいことが分かる。一方、図９Ａの下部のｃｈ１ ５Ｖは、入力電圧部分のグラフ上の目盛りの単位が５Ｖであることを意味し、ｃｈ２ ２００ｍＶは、出力電圧部分の目盛りの単位が２００ｍＶであることを意味する。
【００６７】
図９Ｂの波形図は、表２の最下部の条件、すなわち、入力電圧ＶＩＮが５ｓｉｎ２πｆｔであり、ＲＭＩＴが３０Ω、そしてＶＭＩＴが４Ｖである場合を示す。このような場合、第１出力電圧は９００ｍＶほどに増加することが分かり、また、最小値が−７００ｍＶであって２００ｍＶほどのオフセットが発生することが分かる。結果的に、ＶＭＩＴ増加によって、第１出力電圧がＶＭＩＴ連結前より増幅することが分かる。例えば、ＶＭＩＴ連結前と比較して、ＶＭＩＴが４Ｖである時、第１出力電圧がほぼ４倍ほど増幅することが確認できる。
【００６８】
図１０は、図８の回路図で測定した、ＶＭＩＴ変化による第１出力電圧ＶＯＵＴ１の最大最小値を表示したグラフである。
【００６９】
図１０から分かるように、ＶＭＩＴが連結されていない部分での第１出力電圧が図示されており、また、ＶＭＩＴが増加するにつれて、第１出力電圧が増加するということが分かる。一方、第１出力電圧の最大値と最小値との側面で検討すれば、第１出力電圧はＶＭＩＴが増加するにつれて増加し続けるが、最小値はＶＭＩＴ＝２Ｖ〜−７００ｍＶに一定であるということが分かる。それにより、ＶＭＩＴ＝１Ｖ以上から発生したオフセットが増加し続けることが分かる。
【００７０】
図８の回路図で測定したＲＭＩＴ変化による第１出力電圧ＶＯＵＴ１は、表３の通りである。
【表３】
【００７１】
表３に示した変数の意味は、表１で説明した通りである。
【００７２】
表３を分析すれば、
ａ．ＲＭＩＴの抵抗が大きくなるほど第１出力電圧ＶＯＵＴ１が減少する。すなわち、よく増幅されない。
ｂ．ＲＭＩＴ＝３０Ω、ＶＯＵＴ１の最大値と最小値との絶対値差は２００ｍＶである。すなわち、
｜９００｜−｜−７００｜＝２００［ｍＶ］
ｃ．ＲＭＩＴ＝１００ｋΩでは、ＶＯＵＴ１の最大値と最小値との絶対値差が５０ｍＶであって、抵抗が増加するほどオフセットが減少する。すなわち、
｜４５０｜−｜−４００｜＝５０［ｍＶ］
【００７３】
図１１は、図８の回路図で測定した、ＲＭＩＴ変化による第１出力電圧ＶＯＵＴ１の最大最小値を表示したグラフである。
【００７４】
図１１を参照すれば、図示されたように、ＲＭＩＴ＝３０Ωである時、第１出力電圧のオフセットが２００ｍＶで最も大きく、ＲＭＩＴ＝１００ｋΩである時、第１出力電圧のオフセットが５０ｍＶに低減することが確認できる。グラフの傾斜度に基づいてＲＭＩＴが増加するほど第１出力電圧のオフセットが低減してある数値からオフセットが消えると予想される。
【００７５】
図１２Ａ及び図１２Ｂは、図８の回路図で、キャパシタを通過した後の第２出力電圧ＶＯＵＴ２を示す信号波形図であって、ＲＭＩＴを除いては、入力電圧、周波数などの実験条件は、表３による第１出力電圧の測定と同一に適用される。
【００７６】
図１２Ａは、１２０Ω≦ＲＭＩＴ≦２００Ω領域で第２出力電圧ＶＯＵＴ２を示すが、キャパシタを通過した後の出力波形の第２出力電圧ＶＯＵＴ２には直流成分が加えられたことが分かる。例えば、約、０．５ＶのＤＣ電圧が加えられる（ベース電圧が増加する）ことが確認できる。これは、ＭＩＴ素子からの電圧印加に起因すると推定される。
【００７７】
図１２Ｂは、１２０Ω≦ＲＭＩＴ≦２００Ω領域以外の抵抗領域での第２出力電圧ＶＯＵＴ２を示すが、やはり直流成分が追加される。追加されたＤＣ電圧は０．５Ｖ以上と測定される。ここで、ｃｈ１ ５Ｖは、入力電圧部分の目盛りの間隔が５Ｖであることを意味し、ｃｈ２ １Ｖは出力電圧部分の目盛りの間隔が１Ｖであることを意味する。
【００７８】
一方、図１２Ａ及び図１２Ｂの入力電圧と第２出力電圧との比較を通じて、キャパシタを通過した後の出力信号は入力信号の７〜８倍も低減することが分かる。また、ＤＣ電圧追加を考慮しなければ、１２０Ω≦ＲＭＩＴ≦２００Ω領域でオフセットが最も少なく発生する。
【００７９】
これまでの図８回路図を通じる第１出力電圧及び第２出力電圧測定実験における結論は、次の通りである。
ａ．ＲＣ高周波回路でＭＩＴ素子に印加される電圧と抵抗とを変化させた結果、Ｒ−Ｃのみで構成された回路よりさらに高い第１出力電圧を示す。
ｂ．ＶＭＩＴ＝４Ｖで最大第１出力電圧（９００ｍＶ）を示す。このような結果は、ＶＭＩＴが印加されていない場合より約４倍も第１出力電圧が増加することを示す。
ｃ．ＲＭＩＴが増加するほど第１出力電圧は落ちるが、オフセットは小さくなる。
ｄ．ＭＩＴ素子の抵抗が１２０Ω≦ＲＭＩＴ≦２００Ωの条件である時、オフセットが最も少なく発生する。さらに本実験で、入力電圧として１５ＭＨｚの高周波正弦波を用いたが、ＲＦ信号の場合にも同じ結果が出ると予測される。
【００８０】
図１３は、本発明の他の実施形態による可変ゲートＦＥＴを備える電気電子装置についての回路図である。
【００８１】
図１３を参照すれば、本実施形態の電気電子装置は、図４の電気電子装置と類似して可変ゲートＦＥＴ １０００ａ、及び駆動素子３００を備えることができる。しかし、可変ゲートＦＥＴ １０００ａは、図４の可変ゲートＦＥＴ １０００と異なる。すなわち、本実施形態の可変ゲートＦＥＴ １０００ａは、ＦＥＴ １００及びＦＥＴ １００のゲートＧに連結されたサーミスタ素子５００を備えることができる。
【００８２】
本実施形態でのサーミスタ素子５００は、図４の電気電子装置でのＭＩＴ素子２００と同一機能を行える。それにより、本実施形態での可変ゲートＦＥＴ １０００ａの素子連結構造は、図４での可変ゲートＦＥＴ １０００と同一である。
【００８３】
すなわち、ＦＥＴ １００のドレインＤには駆動電圧源ＶＤが連結され、ソースＳには駆動素子３００が連結される。また、ＦＥＴ １００のゲートＧには、ゲート電圧源ＶＧ及びサーミスタ素子５００が接点Ａを通じて共に連結される。サーミスタ素子５００の一端子はＦＥＴ １００のゲートＧに連結され、他端子は制御用電圧源ＶＴｈに連結される。さらに、抵抗素子４００がＦＥＴ １００のドレインＤと駆動電圧源ＶＤとの間に連結され、他の抵抗素子が電気電子装置内の要求される各部分に追加されるか、または省略されうる。
【００８４】
サーミスタ素子５００は２端子または３端子素子であって、温度の上昇によって抵抗が減少する特性を持つ。かかるサーミスタ素子５００についての具体的な構造及び特徴については、図１５Ａ及び図１５Ｂについての説明部分でさらに詳細に記述する。
【００８５】
本実施形態の電気電子装置での可変ゲートＦＥＴ １０００ａの動作原理は、図４の電気電子装置での可変ゲートＦＥＴ １０００と類似している。
【００８６】
すなわち、ＦＥＴ １００の高速スイッチングにより熱が発生しつつソース及びドレインのチャンネル電流が減少する。しかし、この時に発生した熱がサーミスタ素子５００に伝達され、サーミスタ素子５００が熱により抵抗が減少することで、制御用電圧源ＶＴｈの電圧が接点Ａを通じてＦＥＴ １００のゲートＧに印加されて、ＦＥＴ １００のゲート電圧を上昇させるようになる。ただし、ＭＩＴ素子２００の場合は金属に遷移されるため、制御用電圧源ＶＭＩＴの電圧とほぼ同じ電圧がＦＥＴ １００のゲートに印加されるが、サーミスタ素子５００の場合は、制御用電圧源ＶＴｈの電圧から抵抗減少後の抵抗値に該当する電圧降下を引いた電圧が、ＦＥＴ １００のゲートに印加される。
【００８７】
結果的に、ＦＥＴ １００のゲート電圧の上昇によりソース及びドレイン電流が増加し、また、ソース及びドレイン電流の増加によりソース及びドレインチャンネル層の温度が下降することは、前述した通りである。
【００８８】
図１４は、本発明の他の実施形態による可変ゲートＦＥＴを備える電気電子装置についての回路図である。
【００８９】
図１４を参照すれば、本実施形態の電気電子装置は図１３の電気電子装置と類似した構造を持つが、サーミスタ素子５００部分のみ異なる。すなわち、サーミスタ素子５００の一端子は接点Ａを通じてＦＥＴ １００のゲートＧに連結され、他端子はグラウンドに連結されうる。このようにグラウンドをサーミスタ素子５００に連結することで、ＦＥＴ １００のソース及びドレイン電流を減少させることができる。これは、図５の電気電子装置に対する回路で、ＭＩＴ素子２００にグラウンド電圧を印加する理由または原理と同一である。一方、サーミスタ薄膜を利用する可変ゲートＦＥＴの場合も、前記のＭＩＴ素子を利用する可変ゲートＦＥＴと共に、ＦＥＴアレイ素子内のそれぞれのＦＥＴにサーミスタ素子が一つずつ連結された回路構造に拡張されうるということはいうまでもない。
【００９０】
以下、可変ゲートＦＥＴについて説明する時、説明の便宜上、ＭＩＴ素子２００及びサーミスタ素子５００を‘ゲート制御素子’と通称する。
【００９１】
図１５Ａ及び図１５Ｂは、図１３または図１４において、可変ゲートＦＥＴに利用されるサーミスタ素子についての平面図であって、図１５Ａは、２端子サーミスタ素子についての平面図であり、図１５Ｂは、３端子サーミスタ素子についての平面図である。
【００９２】
図１５Ａを参照すれば、２端子サーミスタ素子５００は、基板５１０、サーミスタ薄膜５２０、及び電極薄膜５３０を備えることができる。
【００９３】
基板５１０は、絶縁基板またはシリコンのような半導体基板でありうる。
【００９４】
サーミスタ薄膜５２０は基板５１０上に形成され、ＮＴＣ（Ｎｅｇａｔｉｖｅ ｔｅｍｐｅｒａｔｕｒｅ ｃｏｅｆｆｉｃｉｅｎｔ）特性を持つ薄膜である。ＮＴＣ特性については、図１６のグラフ部分で説明する。例えば、サーミスタ薄膜２０は、III＋Ｖ族半導体、II＋VI半導体、炭素化合物であるグラフェンとカーボンナノチューブ、ｐｎ接合Ｓｉのようなｐｎ接合ダイオード、Ｖ２Ｏ５、ｐ型ＧａＡｓ、及びｐ型Ｇｅなどを含む半導体薄膜で形成されうる。
【００９５】
このようなサーミスタ薄膜５２０は、第１電極薄膜５３１と第２電極薄膜５３３との間に形成されるが、平面構造上で、一つの長方形のバンド状に前記第１及び第２電極薄膜５３１、５３３の間に連結される構造に形成されるか、または少なくとも２個の長方形のバンド状に第１及び第２電極薄膜５３１、５３３の間に並列に連結される構造に形成されうる。
【００９６】
電極薄膜５３０は、サーミスタ薄膜５２０に電圧を印加するための電極であって、第１電極薄膜５３１及び第２電極薄膜５３３を備えることができる。第１電極薄膜５３１及び第２電極薄膜５３３は、サーミスタ薄膜５２０の両側面に互いに対向するように、基板５１０上に形成されうる。一方、図示されたように、第１電極薄膜５３１及び第２電極薄膜５３３は、サーミスタ薄膜５２０の上面一部を覆うように形成されうる。
【００９７】
図１５Ｂを参照すれば、３端子サーミスタ素子５００ａは、基板５１０、サーミスタ薄膜５２０、電極薄膜５３０及び放熱薄膜５４０を備えることができる。すなわち、本実施形態のサーミスタ素子５００ａは、図１５Ａの２端子サーミスタ素子５００と異なって、基板５１０の下部に放熱薄膜５４０をさらに備える。
【００９８】
放熱薄膜５４０は、サーミスタ素子５００ａの放熱のための端子であって、基板５１０の下部全面によく熱伝逹される金属物質で形成されうる。このような放熱薄膜５４０を通じて熱が放出されることによって、サーミスタ素子５００ａの自体温度上昇による誤作動を防止できる。
【００９９】
一方、図示していないが、サーミスタ素子５００、５００ａは、基板５１０とサーミスタ薄膜５２０との間の格子不整合を緩和させるために、基板５１０上に形成されたバッファ層（図示せず）を備えることができる。また、サーミスタ素子５００、５００ａはサーミスタ薄膜５２０を保護するために、電極薄膜５３０及びサーミスタ薄膜５２０上に形成されたサーミスタ保護用絶縁膜（図示せず）を備えることもある。
【０１００】
図１６は、サーミスタ素子の温度に対する抵抗特性を示すグラフである。
【０１０１】
図１６を参照すれば、サーミスタ素子、さらに具体的には、サーミスタ薄膜の温度に対する抵抗のグラフＡは、図示されたように温度の増加によって指数的に減少する。このように温度に反比例して、温度の増加によって抵抗が減少するサーミスタを負特性温度係数（Ｎｅｇａｔｉｖｅ ｔｅｍｐｅｒａｔｕｒｅ ｃｏｅｆｆｉｃｉｅｎｔ：ＮＴＣ）サーミスタという。
【０１０２】
このような、ＮＴＣ特性を持つサーミスタ薄膜は、ＢｅドーピングされたＧａＡｓ薄膜で形成されうる。しかし、ＢｅドーピングされたＧａＡｓ薄膜に限定されず、ＮＴＣ特性を持ついかなる種類の物質薄膜もサーミスタ素子製作に利用されうるということはいうまでもない。例えば、ｐｎ接合ダイオードやトランジスタのベース−エミッタ間のｐｎジャンクション部分をサーミスタ素子として利用することもできる。前述した本実施形態のゲート制御素子を備える可変ゲートＦＥＴは、高速、高電力、及び低発熱のスイッチング素子であって、ＲＦ信号増幅用素子、ＤＣ−ＤＣスイッチング素子、パワーサプライ用スイッチング素子、マイクロプロセッサーで高速信号処理用スイッチング素子、電子機器のパワー制御用スイッチング素子、リチウムイオン充電用スイッチング素子、ＬＥＤ制御用スイッチング素子、ディスプレイピクセル制御用スイッチング素子、メモリセル制御用スイッチング素子、音響機器で音響及び音声信号増幅用スイッチング素子、フォト・リレー、及び光スイッチなどのスイッチング素子に利用されうる。また、かかるスイッチング素子を含む携帯電話、ノート型パソコン、コンピュータ、メモリなどのあらゆる電気電子装置に有効に活用できる。
【０１０３】
図１７は、本発明の一実施形態による可変ゲートＦＥＴが一つのパッケージにワンチップ化した態様を示す平面図である。
【０１０４】
図１７を参照すれば、図４、図５、図１３、図１４の電気電子装置内の可変ゲートＦＥＴ １０００、１０００ａ、すなわち、ＦＥＴ １００とゲート制御素子２００、５００とは、図示されたように一つのパッケージ２０００にワンチップ化されうる。このようなワンチップ構造パッケージ２０００内で、ゲート制御素子２００、５００はＦＥＴ １００の熱が発生しやすい部分に配されうる。
【０１０５】
ワンチップ構造パッケージ２０００の外部に露出されたピン１〜８は、図４、図５、図１３、図１４の電気電子装置内で可変ゲートＦＥＴ １０００、１０００ａに連結される素子の端子との連結のために利用されうる。一方、ワンチップ構造パッケージ２０００のピンの配置構造や数は変更されうるということはいうまでもない。
【０１０６】
図１８Ａ及び図１８Ｂは、本発明の一実施形態による可変ゲートＦＥＴの他のパッケージ構造を示す断面図及び平面図である。
【０１０７】
図１８Ａを参照すれば、本実施形態のゲート可変トランジスタ１０００、１０００ａのパッケージ構造は、図１７のワンチップ構造パッケージ２０００とは異なって、可変ゲートＦＥＴ １０００、１０００ａを構成するＦＥＴ １００及びゲート制御素子２００、５００がそれぞれパッケージングされて結合される構造を持つことができる。
【０１０８】
ゲート制御素子２００、５００がパッケージングされた第２パッケージ４０００は、ＦＥＴ １００がパッケージングされた第１パッケージ３０００に熱伝達媒介体３５００を通じて結合されうる。このような熱伝達媒介体３５００は、ＦＥＴ １００から発生した熱をゲート制御素子２００、５００に効率的に伝達する物質、例えば、熱伝導度の高い物質で形成されうる。また、ゲート制御素子２００、５００の動作性能向上のために、第２パッケージ４０００は、第１パッケージ３０００上で熱が多く発生する部分に結合されうる。
【０１０９】
図１８Ｂを参照すれば、第１パッケージ３０００内にＦＥＴ １００が配され、熱が多く発生する部分である楕円の点線部分Ｂの上部に第２パッケージ４０００が配されうる。平面図であるため図示されていないが、熱伝達媒介体３５００が第１パッケージ３０００と第２パッケージ４０００との間に存在できるということはいうまでもない。
【０１１０】
これまで、本発明を図面に図示された実施形態を参考として説明したが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により定められねばならない。
【産業上の利用可能性】
【０１１１】
本発明は、ＦＥＴ関連の技術分野に好適に用いられる。
【符号の説明】
【０１１２】
１００ ＦＥＴ
２００、２００ａ ＭＩＴ素子
２１０ 基板
２２０ バッファ
２３０、２３０ａ ＭＩＴ薄膜
２４０、２４０ａ 電極薄膜
２４１、２４１ａ 第１電極薄膜
２４３、２４３ａ 第２電極薄膜
３００ 駆動素子
４００ 抵抗素子
５００、５００ａ サーミスタ素子
５１０ 基板
５２０ サーミスタ薄膜
５３０ 電極薄膜
５３１ 第１電極薄膜
５３３ 第２電極薄膜
５４０ 放熱薄膜
１０００、１０００ａ ゲート可変トランジスタ
２０００ ワンチップ構造パッケージ
３０００ 第１パッケージ
３５００ 熱伝達媒介体
４０００ 第２パッケージ
【特許請求の範囲】
【請求項１】
ＦＥＴと、
前記ＦＥＴの表面または発熱部分に取り付けられ、回路的には、前記ＦＥＴのゲート端子に連結されており前記ゲート端子の電圧を変化させるゲート制御素子と、を備え、
前記ＦＥＴの温度が所定温度以上に上昇しているときに、前記ゲート制御素子が、前記ゲート端子の電圧を変化させて、前記ＦＥＴのソース及びドレイン間のチャンネル電流を制御する可変ゲートＦＥＴ。
【請求項２】
前記ゲート制御素子は、
臨界温度で急激な金属絶縁体遷移（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ Ｔｒａｎｓｉｔｉｏｎ：ＭＩＴ）が発生するＭＩＴ素子を含むことを特徴とする請求項１に記載の可変ゲートＦＥＴ。
【請求項３】
前記ＭＩＴ素子は、
前記臨界温度で急激なＭＩＴを引き起こすＭＩＴ薄膜と、
前記急激なＭＩＴ薄膜にコンタクトする少なくとも２個の電極薄膜と、を備え、
前記ＭＩＴ素子は、前記ＭＩＴ薄膜を介して２個の前記電極薄膜が上下に積層された積層型であるか、または前記ＭＩＴ薄膜の両側面に２個の前記電極薄膜が配された水平型であることを特徴とする請求項２に記載の可変ゲートＦＥＴ。
【請求項４】
前記ＭＩＴ素子は、
前記臨界温度で急激なＭＩＴを引き起こすＭＩＴ薄膜と、
前記急激なＭＩＴ薄膜にコンタクトする２個の電極薄膜と、を備え、
２個の前記電極薄膜のうちのいずれか一つである第１電極薄膜は、前記ゲート端子に連結され、他の一つの第２電極薄膜は、制御用電圧源またはグラウンドに連結されていることを特徴とする請求項２に記載の可変ゲートＦＥＴ。
【請求項５】
前記ＦＥＴの温度が臨界温度以上に上昇しているときに、
前記ＭＩＴ薄膜が絶縁体から金属に遷移することで、前記制御用電圧源またはグラウンド電圧が前記ゲート端子に印加されることを特徴とする請求項４に記載の可変ゲートＦＥＴ。
【請求項６】
前記ＦＥＴのドレイン電極には駆動電圧源が連結され、
前記ＦＥＴのソース電極には駆動素子が連結され、
前記ＦＥＴのゲートには、ゲート電圧源及び前記ＭＩＴ素子が共通に連結されていることを特徴とする請求項４に記載の可変ゲートＦＥＴ。
【請求項７】
前記ＭＩＴ素子は、
前記臨界温度で急激なＭＩＴを引き起こすＭＩＴ薄膜と、
前記急激なＭＩＴ薄膜にコンタクトする２個の電極薄膜と、を備え、
前記ＭＩＴ薄膜はＶＯ２で形成されていることを特徴とする請求項２に記載の可変ゲートＦＥＴ。
【請求項８】
前記ゲート制御素子は、
温度増加によって抵抗が減少するサーミスタ素子を含むことを特徴とする請求項１に記載の可変ゲートＦＥＴ。
【請求項９】
前記サーミスタ素子の２個の端子のうちのいずれか一つは、前記ＦＥＴのゲートに連結され、他の一つは、制御用電圧源またはグラウンドに連結されていることを特徴とする請求項８に記載の可変ゲートＦＥＴ。
【請求項１０】
前記ＦＥＴは、Ｎ型またはＰ型であり、
前記ＦＥＴは、ＩＧＢＴ（ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）及びＭＯＳトランジスタのうちのいずれか一つを含む特徴とする請求項１に記載の可変ゲートＦＥＴ。
【請求項１１】
前記ＦＥＴとゲート制御素子は、一つのチップにパッケージングされていることを特徴とする請求項１に記載の可変ゲートＦＥＴ。
【請求項１２】
前記可変ゲートＦＥＴは、前記ＦＥＴから発生した熱を伝達する熱伝達媒介体を備え、
前記ＦＥＴとゲート制御素子は、それぞれパッケージングされており、パッケージングされた前記ＦＥＴとゲート制御素子は、前記熱伝達媒介体を通じて熱伝達されるように結合されていることを特徴とする請求項１に記載の可変ゲートＦＥＴ。
【請求項１３】
駆動素子と、
前記駆動素子に連結されており、前記駆動素子に供給される電流を制御する少なくとも一つの請求項１に記載の可変ゲートＦＥＴと、を備える電気電子装置。
【請求項１４】
前記ゲート制御素子は、
前記臨界温度で急激なＭＩＴが発生するＭＩＴ素子を含むことを特徴とする請求項１３に記載の電気電子装置。
【請求項１５】
前記ゲート制御素子は、
前記臨界温度で急激なＭＩＴを引き起こすＭＩＴ薄膜と、
前記急激なＭＩＴ薄膜にコンタクトする２個の電極薄膜と、を備え、
２個の前記電極薄膜のうちのいずれか一つである第１電極薄膜は、前記ゲート端子に連結され、他の一つの第２電極薄膜は、制御用電圧源またはグラウンドに連結されていることを特徴とする請求項１４に記載の電気電子装置。
【請求項１６】
前記ＦＥＴのドレイン電極には駆動電圧源が連結され、
前記ＦＥＴのソース電極には前記駆動素子が連結され、
前記ＦＥＴのゲートには、ゲート電圧源及び前記ＭＩＴ素子が共通に連結されていることを特徴とする請求項１５に記載の電気電子装置。
【請求項１７】
前記ゲート制御素子は、
温度増加によって抵抗が減少するサーミスタ素子を含むことを特徴とする請求項１３に記載の電気電子装置。
【請求項１８】
前記サーミスタ素子の２個の端子のうちのいずれか一つは、前記ＦＥＴのゲートに連結され、他の一つは、制御用電圧源またはグラウンドに連結されていることを特徴とする請求項１７に記載の電気電子装置。
【請求項１９】
前記可変ゲートＦＥＴは複数であり、
複数個の前記可変ゲートＦＥＴのそれぞれの前記ＦＥＴは、アレイ構造に配されてＦＥＴアレイ素子を構成し、前記ＦＥＴアレイ素子のそれぞれのＦＥＴに前記ゲート制御素子が連結されていることを特徴とする請求項１３に記載の電気電子装置。
【請求項２０】
前記電気電子装置は、
前記可変ゲートＦＥＴが使われる、ＲＦ信号増幅用素子、ＤＣ−ＤＣスイッチング素子、パワーサプライ用スイッチング素子、マイクロプロセッサーの高速信号処理用スイッチング素子、電子機器のパワー制御用スイッチング素子、リチウムイオン充電用スイッチング素子、ＬＥＤ制御用スイッチング素子、ディスプレイピクセル制御用スイッチ素子、メモリセル制御用スイッチング素子、音響機器で音響及び音声信号増幅用スイッチング素子、フォト・リレー、及び光スイッチのうち少なくとも一つを含むことを特徴とする請求項１３に記載の電気電子装置。
【請求項１】
ＦＥＴと、
前記ＦＥＴの表面または発熱部分に取り付けられ、回路的には、前記ＦＥＴのゲート端子に連結されており前記ゲート端子の電圧を変化させるゲート制御素子と、を備え、
前記ＦＥＴの温度が所定温度以上に上昇しているときに、前記ゲート制御素子が、前記ゲート端子の電圧を変化させて、前記ＦＥＴのソース及びドレイン間のチャンネル電流を制御する可変ゲートＦＥＴ。
【請求項２】
前記ゲート制御素子は、
臨界温度で急激な金属絶縁体遷移（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ Ｔｒａｎｓｉｔｉｏｎ：ＭＩＴ）が発生するＭＩＴ素子を含むことを特徴とする請求項１に記載の可変ゲートＦＥＴ。
【請求項３】
前記ＭＩＴ素子は、
前記臨界温度で急激なＭＩＴを引き起こすＭＩＴ薄膜と、
前記急激なＭＩＴ薄膜にコンタクトする少なくとも２個の電極薄膜と、を備え、
前記ＭＩＴ素子は、前記ＭＩＴ薄膜を介して２個の前記電極薄膜が上下に積層された積層型であるか、または前記ＭＩＴ薄膜の両側面に２個の前記電極薄膜が配された水平型であることを特徴とする請求項２に記載の可変ゲートＦＥＴ。
【請求項４】
前記ＭＩＴ素子は、
前記臨界温度で急激なＭＩＴを引き起こすＭＩＴ薄膜と、
前記急激なＭＩＴ薄膜にコンタクトする２個の電極薄膜と、を備え、
２個の前記電極薄膜のうちのいずれか一つである第１電極薄膜は、前記ゲート端子に連結され、他の一つの第２電極薄膜は、制御用電圧源またはグラウンドに連結されていることを特徴とする請求項２に記載の可変ゲートＦＥＴ。
【請求項５】
前記ＦＥＴの温度が臨界温度以上に上昇しているときに、
前記ＭＩＴ薄膜が絶縁体から金属に遷移することで、前記制御用電圧源またはグラウンド電圧が前記ゲート端子に印加されることを特徴とする請求項４に記載の可変ゲートＦＥＴ。
【請求項６】
前記ＦＥＴのドレイン電極には駆動電圧源が連結され、
前記ＦＥＴのソース電極には駆動素子が連結され、
前記ＦＥＴのゲートには、ゲート電圧源及び前記ＭＩＴ素子が共通に連結されていることを特徴とする請求項４に記載の可変ゲートＦＥＴ。
【請求項７】
前記ＭＩＴ素子は、
前記臨界温度で急激なＭＩＴを引き起こすＭＩＴ薄膜と、
前記急激なＭＩＴ薄膜にコンタクトする２個の電極薄膜と、を備え、
前記ＭＩＴ薄膜はＶＯ２で形成されていることを特徴とする請求項２に記載の可変ゲートＦＥＴ。
【請求項８】
前記ゲート制御素子は、
温度増加によって抵抗が減少するサーミスタ素子を含むことを特徴とする請求項１に記載の可変ゲートＦＥＴ。
【請求項９】
前記サーミスタ素子の２個の端子のうちのいずれか一つは、前記ＦＥＴのゲートに連結され、他の一つは、制御用電圧源またはグラウンドに連結されていることを特徴とする請求項８に記載の可変ゲートＦＥＴ。
【請求項１０】
前記ＦＥＴは、Ｎ型またはＰ型であり、
前記ＦＥＴは、ＩＧＢＴ（ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）及びＭＯＳトランジスタのうちのいずれか一つを含む特徴とする請求項１に記載の可変ゲートＦＥＴ。
【請求項１１】
前記ＦＥＴとゲート制御素子は、一つのチップにパッケージングされていることを特徴とする請求項１に記載の可変ゲートＦＥＴ。
【請求項１２】
前記可変ゲートＦＥＴは、前記ＦＥＴから発生した熱を伝達する熱伝達媒介体を備え、
前記ＦＥＴとゲート制御素子は、それぞれパッケージングされており、パッケージングされた前記ＦＥＴとゲート制御素子は、前記熱伝達媒介体を通じて熱伝達されるように結合されていることを特徴とする請求項１に記載の可変ゲートＦＥＴ。
【請求項１３】
駆動素子と、
前記駆動素子に連結されており、前記駆動素子に供給される電流を制御する少なくとも一つの請求項１に記載の可変ゲートＦＥＴと、を備える電気電子装置。
【請求項１４】
前記ゲート制御素子は、
前記臨界温度で急激なＭＩＴが発生するＭＩＴ素子を含むことを特徴とする請求項１３に記載の電気電子装置。
【請求項１５】
前記ゲート制御素子は、
前記臨界温度で急激なＭＩＴを引き起こすＭＩＴ薄膜と、
前記急激なＭＩＴ薄膜にコンタクトする２個の電極薄膜と、を備え、
２個の前記電極薄膜のうちのいずれか一つである第１電極薄膜は、前記ゲート端子に連結され、他の一つの第２電極薄膜は、制御用電圧源またはグラウンドに連結されていることを特徴とする請求項１４に記載の電気電子装置。
【請求項１６】
前記ＦＥＴのドレイン電極には駆動電圧源が連結され、
前記ＦＥＴのソース電極には前記駆動素子が連結され、
前記ＦＥＴのゲートには、ゲート電圧源及び前記ＭＩＴ素子が共通に連結されていることを特徴とする請求項１５に記載の電気電子装置。
【請求項１７】
前記ゲート制御素子は、
温度増加によって抵抗が減少するサーミスタ素子を含むことを特徴とする請求項１３に記載の電気電子装置。
【請求項１８】
前記サーミスタ素子の２個の端子のうちのいずれか一つは、前記ＦＥＴのゲートに連結され、他の一つは、制御用電圧源またはグラウンドに連結されていることを特徴とする請求項１７に記載の電気電子装置。
【請求項１９】
前記可変ゲートＦＥＴは複数であり、
複数個の前記可変ゲートＦＥＴのそれぞれの前記ＦＥＴは、アレイ構造に配されてＦＥＴアレイ素子を構成し、前記ＦＥＴアレイ素子のそれぞれのＦＥＴに前記ゲート制御素子が連結されていることを特徴とする請求項１３に記載の電気電子装置。
【請求項２０】
前記電気電子装置は、
前記可変ゲートＦＥＴが使われる、ＲＦ信号増幅用素子、ＤＣ−ＤＣスイッチング素子、パワーサプライ用スイッチング素子、マイクロプロセッサーの高速信号処理用スイッチング素子、電子機器のパワー制御用スイッチング素子、リチウムイオン充電用スイッチング素子、ＬＥＤ制御用スイッチング素子、ディスプレイピクセル制御用スイッチ素子、メモリセル制御用スイッチング素子、音響機器で音響及び音声信号増幅用スイッチング素子、フォト・リレー、及び光スイッチのうち少なくとも一つを含むことを特徴とする請求項１３に記載の電気電子装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０】
【図１１】
【図１２Ａ】
【図１２Ｂ】
【図１３】
【図１４】
【図１５Ａ】
【図１５Ｂ】
【図１６】
【図１７】
【図１８Ａ】
【図１８Ｂ】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０】
【図１１】
【図１２Ａ】
【図１２Ｂ】
【図１３】
【図１４】
【図１５Ａ】
【図１５Ｂ】
【図１６】
【図１７】
【図１８Ａ】
【図１８Ｂ】
【公開番号】特開２０１１−２２８７０６（Ｐ２０１１−２２８７０６Ａ）
【公開日】平成２３年１１月１０日（２０１１．１１．１０）
【国際特許分類】
【出願番号】特願２０１１−８９０２８（Ｐ２０１１−８９０２８）
【出願日】平成２３年４月１３日（２０１１．４．１３）
【出願人】（５９６１８００７６）韓國電子通信研究院 (733)
【氏名又は名称原語表記】Ｅｌｅｃｔｒｏｎｉｃｓ ａｎｄ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｒｅｓｅａｒｃｈ Ｉｎｓｔｉｔｕｔｅ
【住所又は居所原語表記】１６１ Ｋａｊｏｎｇ−ｄｏｎｇ， Ｙｕｓｏｎｇ−ｇｕ， Ｔａｅｊｏｎ ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２３年１１月１０日（２０１１．１１．１０）
【国際特許分類】
【出願日】平成２３年４月１３日（２０１１．４．１３）
【出願人】（５９６１８００７６）韓國電子通信研究院 (733)
【氏名又は名称原語表記】Ｅｌｅｃｔｒｏｎｉｃｓ ａｎｄ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｒｅｓｅａｒｃｈ Ｉｎｓｔｉｔｕｔｅ
【住所又は居所原語表記】１６１ Ｋａｊｏｎｇ−ｄｏｎｇ， Ｙｕｓｏｎｇ−ｇｕ， Ｔａｅｊｏｎ ｋｏｒｅａ
【Ｆターム（参考）】
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