保護トランジスタおよび半導体集積回路
【課題】占有面積が小さく、所望の耐圧と熱破壊の防止を両立した保護トランジスタを提供する。
【解決手段】ゲート長方向の一方の側でゲート直下の領域に隣接しているゲート・ドレイン間領域REgdが、ゲート幅方向に互いに隣接する領域として、第1領域REgd1と第2領域REgd2とを有する。第1領域は、ドレイン耐圧が相対的に大きく、第2領域は、ドレイン電極(ドレインコンタクト部に設けられているシリサイド層10D)からの距離が平面視で第1領域より遠く、ドレイン耐圧が相対的に小さい。このため、耐圧が低いゲート・ドレイン間領域REgd2の加熱部分Aからドレインコンタクト部が遠いが、面積は小さく(または拡大しない)構造となっている。
【解決手段】ゲート長方向の一方の側でゲート直下の領域に隣接しているゲート・ドレイン間領域REgdが、ゲート幅方向に互いに隣接する領域として、第1領域REgd1と第2領域REgd2とを有する。第1領域は、ドレイン耐圧が相対的に大きく、第2領域は、ドレイン電極(ドレインコンタクト部に設けられているシリサイド層10D)からの距離が平面視で第1領域より遠く、ドレイン耐圧が相対的に小さい。このため、耐圧が低いゲート・ドレイン間領域REgd2の加熱部分Aからドレインコンタクト部が遠いが、面積は小さく(または拡大しない)構造となっている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ドレインに静電気等の過度の電圧が印加されたときにターンオンして、当該電圧からドレインに接続される回路を保護する保護トランジスタと、当該保護トランジスタを内部回路の端子に接続させてなる半導体集積回路とに関する。
【背景技術】
【0002】
半導体集積回路では、外部端子から侵入する静電気から内部回路を保護するために、静電気放電(ESD;Electrostatic Discharge)を行う保護素子を備えていることが一般的である。
【0003】
保護素子は、内部回路の電源供給線とGND線との間など、静電気が重畳しやすい配線間にESD保護のために接続される。
ESD保護素子は、通常、内部回路を構成するMOSFETを使ったGGMOS(Gate-Grounded MOSFET)、または、サイリスタが用いられる。このうちサイリスタは、オン抵抗が低いが、そのトリガ電圧は、同じプロセスで作ったMOSトランジスタの耐圧よりも高い。また、サイリスタはラッチアップしやすい、動作速度がGGMOSより遅いといった欠点もあるため、GGMOSとサイリスタは用途に応じて使い分ける必要がある。
【0004】
例えば特許文献1,2に、GGMOS等の保護トランジスタが開示されている。
【0005】
特許文献2において、ESD保護回路に用いるGGMOSにおいて、シリサイド層の形成が静電破壊耐性の低下を招くことが指摘されている。その理由は、特許文献2によれば、高濃度なドレイン領域よりもシリサイド層の抵抗値が低いため、保護回路が動作する際に電流の殆どがシリサイド層に集中し、LDD端部で接合の熱破壊が起き易くなるからである。
【0006】
そこで、特許文献1,2に開示したトランジスタ構造では、非シリサイド領域と呼ぶ、シリサイド層が形成されないドレイン領域やLDD領域の一部を、ゲート側壁のサイドウォールスペーサと、ドレイン電極が接続されるドレイン領域上のシリサイド層との間に設けている。この非シリサイド領域の分だけ、ドレイン電流が流れるゲート長方向に、シリサイド層がゲート電極から離れることになる。その結果、特許文献1では、ESD保護トランジスタの接合の熱破壊を防止している。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開平07−106567号公報
【特許文献2】特開2002−009281号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
特許文献1,2のように、ゲート長方向に非シリサイド領域の形成によってゲート電極からシリサイド層までの距離をとるだけでは、その分、トランジスタサイズが大きくなり占有面積が増大する。
特許文献2は、その距離を単純に大きくする特許文献1に対して、不純物拡散層の構造を工夫して可能な限り当該距離を短くする技術を提案している。
しかしながら、特許文献2においてもゲート長方向のトランジスタサイズの拡大は避けられず、その占有面積の拡大を抑制する効果は限定的である。
また、非シリサイド領域の大きさはESD保護素子のスナップバック後の抵抗Ronを大きくするために適切な値があり、一般に、この大きさを自由に変更することはできない。
【0009】
本発明は、ゲート長方向のトランジスタサイズを拡大する必要がないため占有面積が小さく、所望の耐圧と熱破壊の防止を両立した保護トランジスタを提供するものである。また、本発明は、この保護トランジスタを内部回路の保護素子として有する半導体集積回路を提供するものである。
【課題を解決するための手段】
【0010】
本発明に関わる保護トランジスタは、ゲート電極と、第2導電型のゲート・ドレイン間領域と、第2導電型のドレイン領域およびソース領域と、ソース電極およびドレイン電極とを有する。
前記ゲート電極は、半導体基板のチャネル形成領域の上にゲート絶縁膜を介して積層されている。
前記ゲート・ドレイン間領域は、前記ゲート電極のゲート長を規定する第1方向の一方の側で、前記チャネル形成領域に隣接している。
前記ドレイン領域は、前記ゲート・ドレイン間領域に対し前記第1方向における前記チャネル形成領域と反対の側で隣接している。
前記ソース領域は、前記チャネル形成領域の前記第1方向の他方の側に位置している。
前記ソース電極およびドレイン電極は、前記ソース領域と前記ソース領域のそれぞれの上に接して設けられている。
【0011】
また、前記ゲート・ドレイン間領域が、前記第1方向と平面視で直交する第2方向に互いに隣接する領域として、第1領域と第2領域とを有する。
前記第1領域は、前記ソース電極の電位を基準に前記ドレイン電極に印加されるドレイン電圧に対する耐圧が相対的に大きい領域である。
前記第2領域は、前記ドレイン電極からの距離が平面視で前記第1領域より遠く、前記耐圧が相対的に小さい領域である。
【0012】
このような構造の保護トランジスタでは、ドレイン電極に外部からの電圧が印加される。このときソース電極とゲート電極は、上記外部からの電圧が印加されないときに当該保護トランジスタをオフする一定の電圧、例えばGND電圧等の基準電圧で保持される。
この状態で、ドレイン電極にある一定以上の大きな電圧が印加されると、ドレイン側のPN接合で接合降伏が発生する。
【0013】
接合降伏が一旦発生すると、当該接合降伏が発生したドレイン領域からソース領域に電流が流れる。これによりソース領域およびドレイン領域が形成され、表面部をチャネル形成領域とする半導体領域(通常ウェル)の電位が上昇し、当該半導体領域(ウェル)とソース領域間のPN接合を順バイアスする。以後は、ソース領域、ウェル、ドレイン領域をそれぞれ、エミッタ、ベース、コレクタとする寄生バイポーラトランジスタがオンする。
寄生バイポーラトランジスタがオンすると、エミッタとコレクタ間のインピーダンスが急激に低下するため、このインピーダンスが低下したウェル表面側を電流が流れるようになる。
【0014】
本発明のトランジスタ構造では、このような寄生バイポーラ動作のトリガとなる接合降伏は、より耐圧が低い第2領域で発生する。この接合降伏電圧が所望の値となるように第2領域の不純物濃度等が決められている。
接合降伏によりその発生箇所が発熱するが、第2領域はドレイン電極より第2方向、つまりゲート長方向と直交する方向に離してある。そのため、この発熱でドレイン電極部分の温度が殆んど上昇しない。例えば、ドレイン電極がドレイン領域と接触するドレインコンタクト部にシリサイド層が形成されている場合でも、そのシリサイド層が接合降伏による発熱から十分遠いため、その破壊が生じない。
【0015】
このように本構造では、保護トランジスタがターンオンするときの電圧印加で流れるチャネル電流は、ソース電極とドレイン電極の最短距離を流れるのではなく、第2方向(ゲート幅方向)に迂回して流れる。ターンオン時の接合降伏の発生以後は、寄生バイポーラトランジスタがオンするためインピーダンス低下によりドレイン電圧が一端低下した後、さらにある電圧から再び上昇するスナップバック現象が観測される。
このようなチャネル電流の迂回を起こす構造では、ゲート長方向にゲート電極からドレイン電極を余り離す必要がないため、ゲート長方向(第1方向)のサイズが小さい。一方、ゲート幅方向(第2方向)は必要なゲート幅を有するが、最初の接合降伏以後はボディ領域(ウェル)全体を使って電流が流れるため、この第2方向のサイズが、電流迂回構造の採用により拡大することはないか、拡大する必要があってもその量は格段に小さい。
【発明の効果】
【0016】
本発明によれば、ゲート長方向のトランジスタサイズを拡大することないため占有面積が小さく、所望の耐圧と熱破壊の防止を両立した保護トランジスタを提供することができる。また、本発明によれば、この保護トランジスタを内部回路の保護素子として有する半導体集積回路を提供することができる。
【図面の簡単な説明】
【0017】
【図1】実施形態に関わる保護素子を用いた保護回路の適用例を示す図である。
【図2】実施形態に関わる保護トランジスタの概略的な平面図である。
【図3】図2のA−A線とB−B線に沿った、第1の実施形態に関わる概略断面図である。
【図4】第1比較例の保護トランジスタの平面図である。
【図5】第1比較例のトランジスタ構造のシミュレーションで得られた電界分布図である。
【図6】第1比較例における、ドレインの電位と電流の関係を示すスナップバック特性図である。
【図7】第1比較例の構造について、TCADシミュレーションによる熱分布を求めた図である。
【図8】第2比較例の保護トランジスタの平面図である。
【図9】第2比較例のトランジスタ構造のシミュレーションで得られた電界分布図である。
【図10】第2比較例における、ドレインの電位と電流の関係を示すスナップバック特性図である。
【図11】第1の実施形態の電流経路を第1比較例と並べて示す平面図である。
【図12】中耐圧用途のトランジスタでサイズ比較を示す寸法図である。
【図13】低耐圧用途のトランジスタでサイズ比較を示す寸法図である。
【発明を実施するための形態】
【0018】
本発明の実施形態を、Nチャネル型のGGMOSと、その保護回路への適用例によって、以下の手順で図面を参照して説明する。
1.第1の実施の形態:ウェルの有無で耐圧差による電流迂回経路を形成する実施形態である。
2.第2の実施の形態:LDD領域の有無で耐圧差による電流迂回経路を形成する実施形態である。
3.第3の実施の形態:ウェルとLDD領域の有無で耐圧差による電流迂回経路を形成する実施形態である。
4.第4の実施の形態:濃度差で耐圧差を設け、これにより電流迂回経路を形成する実施形態である。
5.変形例
【0019】
<1.保護回路の適用例>
図1(A)と図1(B)に、本発明の実施形態に関わる保護素子を用いた保護回路の適用例を示す。
【0020】
図1(A)と図1(B)に図解する保護回路(破線で囲む部分)は、内部回路を保護するための回路であり、本例では1つのNMOSトランジスタから構成されている。保護回路を構成するトランジスタはPMOSトランジスタでもよい。ただし、NMOSトランジスタは電流駆動能力が高いため、保護回路の保護素子として望ましい。
このようなMOS型の保護トランジスタを符号“保護素子TRm”で表記している。以下、保護トランジスタTRmと呼ぶ。
【0021】
なお、保護トランジスタTRmは内部回路を含む集積回路(IC)に外付けのディスクリート部品でもよいが、ここでは、保護回路と内部回路は共通の半導体基板に集積化されているものとする。よって、この図1(A)と図1(B)に示す構成は、本発明の「半導体集積回路」の一実施例に該当する。また、保護トランジスタTRmは、本発明の「保護トランジスタ」の一実施例に該当する。
【0022】
保護トランジスタTRmは、そのドレインが電源電圧VDDの供給線に接続され、そのソースが基準電位線(ここではGND線)に接続されている。保護トランジスタTRmのゲートは基準電位線(GND線)に接続されている。このため、かかる接続形態のMOSトランジスタはGG(Gate-Grounded)MOSトランジスタと呼ばれる。
電源電圧VDDの供給線とGND線との間には内部回路が接続されている。このため内部回路は、電源電圧VDDで駆動される。
【0023】
図1(A)と図1(B)には、符号“I/O”により表記された不図示の入出力回路または入出力端子から、信号の入力線または出力線(以後、総称して信号線と呼ぶ)が内部回路に接続されている。
この信号線にも静電気等に起因したノイズが重畳されることがある。そのため、信号線と電源電圧VDDの供給線との間に、信号線側をアノードとする保護ダイオードD1が接続されている。また、信号線とGND線との間に、GND線側をアノードとする保護ダイオードD2が接続されている。
【0024】
なお、保護ダイオードD1,D2に代えて本発明が適用されたGGMOSトランジスタを追加してもよい。
【0025】
図1(A)は、電源端子に正電荷のサージが入った場合の保護回路の動作説明図を兼ねている。
電源電圧VDDの供給線に、不図示の電源端子等から正電荷のサージが入ると、そのサージによって電源電圧VDDの供給線の電位が上昇する。電源電圧VDDの供給線の電位が内部回路の破壊電圧に達する前に、保護トランジスタTRmがターンオンして導通状態に移行する。そのためサージが、保護トランジスタTRmを通してGND線に逃げる。
【0026】
図1(B)は、I/O端子に正電荷のサージが入った場合の保護回路の動作説明図を兼ねている。
I/O端子に正電荷のサージが入ると、保護ダイオードD1が順方向にバイアスされてターンオンし、サージを電源電圧VDDの供給線に流す。次に、電源電圧VDDの供給線が所定の電位に達すると保護トランジスタTRmがターンオンして導通状態に移行する。そのためサージが、保護ダイオードD1と保護トランジスタTRmを通してGND線に逃げる。内部回路の保護のためには、内部回路の入出力の耐圧を超える前に保護ダイオードD1がオンする必要がある。また、内部回路のトランジスタの(ドレイン)耐圧を超える前に、保護トランジスタTRmがオンする必要がある。
これにより、内部回路は、高電圧による破壊を免れる。
【0027】
以上より、保護トランジスタTRmは、以下の要件を備えている必要がある。
(1)サージによって発生する高電圧や大電流で破壊されない静電破壊耐性を有している。
(2)内部回路の動作電圧より高く、内部回路の破壊電圧より低い電圧でターンオンする。
(3)ターンオン後のインピーダンスが十分低い。
(4)ターンオンしていないときのインピーダンスは十分高い。
【0028】
<2.保護トランジスタ構造>
図2は、本発明の実施形態に関わる保護トランジスタの概略的な平面図である。また、図3(A)は、図2のA−A線に沿った概略的な断面図、図3(B)は、図2のB−B線に沿った概略的な断面図である。
図2に図解する保護トランジスタTRmは、図3(A)および図3(B)に示すように、例えば結晶方位面が100のP型シリコン基板である半導体基板1に形成されている。半導体基板1内の表面側に、所望のしきい値電圧や各部の耐圧が得られるように不純物が導入されたP型のウェル(以下、Pウェル2)が形成されている。
Pウェル2の表面には、例えば半導体基板1の表面を熱酸化して得られたSiO2よりなるゲート絶縁膜3が形成されている。
ゲート絶縁膜3の上に、N型またはP型の不純物がドーピングされたポリシリコン等により構成されたゲート電極4が形成されている。
【0029】
ゲート電極4は細長いフィンガー部を有する。フィンガー部は最低1本、通常は複数本形成される。図2の平面図では、フィンガー部の1本に対応した部分(またはフィンガー部が単一の場合のトランジスタ全体)を示す。フィンガー部の幅方向の一方側がドレイン、他方側がソースとなる。ここでフィンガー部の幅方向が“ゲート長方向(第1方向)”に該当する。
【0030】
より詳細には、ゲート電極4(フィンガー部)のゲート長方向の一方側に位置するPウェル2部分に、高濃度にN型不純物が導入されてドレイン領域6が形成されている。ゲート電極(フィンガー部)のゲート長方向の他方側に位置するPウェル2部分に、ドレイン領域6と同様に高濃度にN型不純物が導入されてソース領域5が形成されている。
ここで、図2に示されるように、ソース領域5とゲート電極4との距離に比べて、ドレイン領域6とゲート電極4との距離が大きい。このうちソース領域5とゲート電極4との間の領域を、以下、ゲート・ソース間領域REgsと呼ぶ。また、ドレイン領域6とゲート電極4との間の領域を、以下、ゲート・ドレイン間領域REgdと呼ぶ。
【0031】
ゲート絶縁膜3は、ゲート電極4と同じパターンに加工されていてもよいし、図3(A)および図3(B)に示すようにほぼ全域に残るようにしてもよい。
ゲート絶縁膜3およびゲート電極4の表面を覆って層間絶縁膜11が形成され、層間絶縁膜11の上にソース電極12とドレイン電極13が互いに離間して形成されている。
【0032】
層間絶縁膜11には、ソース領域5とドレイン領域6の一部に達するコンタクトホールが2つ開口されている。ソース領域5の上で層間絶縁膜11が開口する部分を“ドレインコンタクト部”と呼ぶ。ドレインコンタクト部にはシリサイド層10Dが形成され、その上面に対し金属プラグ等を介して、層間絶縁膜11上のドレイン電極13が電気的に接続されている。
一方、ソース領域5の上で層間絶縁膜11が開口する部分を“ソースコンタクト部”と呼ぶ。ソースコンタクト部にはシリサイド層10Sが形成され、その上面に対し金属プラグ等を介して、層間絶縁膜11上のソース電極12が電気的に接続されている。
【0033】
以上の構造の平面パターンを説明すると、図2の平面図において、ゲート電極4がy方向(ゲート幅方向;第2方向)に長い短冊状に形成されている。ここでゲート幅方向(第2方向)は、上記ゲート長方向(第1方向;x方向)と直交する方向である。
ゲート電極4のx方向の一方の側に、ゲート・ドレイン間領域REgdを介してドレイン領域6が、ゲート電極4と平行に配置されている。
同様に、ゲート電極4のx方向の他方の側に、ゲート・ソース間領域REgsを介してソース領域5が、ゲート電極4と平行に配置されている。
【0034】
ドレイン領域6のほぼ中央の一部にシリサイド層10Dが形成されている。図3の構造から、このシリサイド層10Dがドレイン電極13と電気的に等価である。
同様に、ソース領域5のほぼ中央の一部にシリサイド層10Sが形成されている。図3の構造から、このシリサイド層10Sがソース電極12と電気的に等価である。
【0035】
本実施形態では、この2つのシリサイド層10D,10Sの位置に対応して、ゲート・ドレイン間領域REgdが異なる構造の2つの領域、すなわち第1領域REgd1と第2領域Regd2に区分されていることに特徴がある。
【0036】
より詳細には、前述したようにシリサイド層10Dはドレイン電極13と電気的に等価な導電部位であり、シリサイド層10Sはソース電極12と電気的に等価な導電部位である。本実施形態では、電極と電気的に等価な導電部位は、その電極の一部であるとする。
よって、ソース電極(より厳格にはシリサイド層10S)とドレイン電極(より厳格にはシリサイド層10D)との最短距離部分を含むように第1領域REgd1が配置されていると言える。
【0037】
図2の例では、シリサイド層10D,10Sの各々がx方向の長方形の平面形状を有し、その対向する長辺の一方端同士と他方端同士を結ぶ矩形領域が最短距離領域である。その最短距離領域を一部に含むようにゲート・ドレイン間領域REgdの平面形状が決められている。具体的には、シリサイド層10D,10Sを直線で結ぶ線により区画される上記最短距離境域よりy方向の正側に離れて、ゲート・ドレイン間領域REgd1のy方向の正側端辺EG1が位置している。また、上記最短距離領域よりy方向の負側に離れて、ゲート・ドレイン間領域REgd1のy方向の負側端辺EG2が位置している。
【0038】
この第1領域REgd1のy方向の正側端辺EG1と負側端辺EG2にそれぞれ隣接して、2つの第2領域REgd2が配置されている。
【0039】
後述するように、ソース電極12の電位を基準として正の電圧(静電気等のサージ電圧)がドレイン電極13に印加される。このドレイン電圧の印加に対して、第2領域REgd2の耐圧が、第1領域REgd1の耐圧より低く設定されている。
この耐圧差は、ドレインの不純物領域分布構造設計(ドレインエンジニアリング)で決められる。耐圧差を設ける方法は、他の実施形態のように種々存在するが、本第1の実施形態では、Pウェル2の有無で耐圧差を設けている。
【0040】
図3(A)がゲート・ドレイン間領域REgd2の断面図、図3(B)が第1領域REgd1の断面図である。
第1領域REgd1と第2領域REgd2は、その基板表面部に、いわゆるLDD領域8が設けられている。LDD領域8は、ドレイン領域6より浅く、N型不純物濃度が低い。
但し、図3(A)に示す第2領域REgd2ではLDD領域8の下にPウェル2が存在するが、図3(B)に示す第1領域REgd1ではLDD領域8の下にPウェル2が存在しない。このPウェル2の有無が上記した耐圧差が生じる要因となっている。
【0041】
図2において、楕円Aで囲む部分で接合降伏が生じやすく、この部分が第2領域REgd2の耐圧を決める。また、楕円Bで囲む部分で接合降伏が生じやすく、この部分が第1領域REgd1の耐圧を決める。これらの部分は、図3(A)および図3(B)の断面で見ると分かるように、ドレイン領域6のゲート寄り基板深部側のコーナー部(凸部)で電界集中が起きやすいからである。
この凸部におけるPN接合では、図3(A)の場合、比較的高濃度のPウェル2が隣接しているが、図3(B)の場合、より濃度が低いP型の半導体基板1が隣接する。空乏層は低濃度側に延びるため、同じドレイン電圧の印加時に、図3(B)の構造のほうが、より空乏層厚が大きく、その分、耐圧(接合降伏電圧)も大きなものとなる。
【0042】
なお、一例としては、第1領域REgd1(図3(B))の耐圧が50[V]程度、第2領域REgd2(図3(A))の耐圧が30[V]程度になるように構造設計がされる。耐圧を決める構造パラメータとしては、ドレイン領域6およびLDD領域8のN型不純物濃度と深さ、Pウェル2および半導体基板1のP型不純物濃度を挙げることができる。
【0043】
これに対し、ゲート・ソース間領域REgsは、ゲート幅(y方向)に単一のLDD領域7を介してゲート電極直下のチャネル形成領域(Pウェル2の一部)とソース領域5が接続されている。
なお、通常、LDD領域7はLDD領域8と同時に形成されるため、同じ不純物濃度と深さを有する。
【0044】
LDD領域7とLDD領域8は、LDD領域8がドレイン領域6との境界部で電界集中のための凸部を形成する必要があるため、それらの深さはドレイン領域6(及び、これと同時形成されるソース領域5)より浅い。但し、LDD領域7とLDD領域8のN型濃度については、凸部で電界集中が生じる限り、ソース領域5やドレイン領域6と同程度でもよい。これら2つの浅い不純物領域を、LDD領域と呼ばずに、エクステンション領域と呼んでも構わない。
【0045】
なお、LDD領域8(およびLDD領域7)の深さとN型濃度は、上記接合降伏がLDD領域8とドレイン領域6の境界付近で発生するときに、LDD領域8の深さ方向全域が空乏化しない。よって、この深さと濃度を、電気的中性領域が基板表面側に抵抗層として残るように設定することが望ましい。接合降伏時にLDD領域8の一部が抵抗層として働くと、その後にLDD領域8でも接合降伏が発生して過熱箇所が分散される点で望ましいからである。
【0046】
なお、図2および図3には図示していないが、通常、Pウェル2には、P型不純物を高濃度に導入したウェルコンタクト領域が形成され、これによりPウェル2はソースと同電位に固定することが望ましい。後述するように、上記ドレイン側の接合降伏以後は、Pウェル2の電位が上昇して寄生バイポーラ動作を起こすが、Pウェル2を電位固定していたほうが、この寄生バイポーラ動作が安定して生じやすいからである。
【0047】
前述したように、ドレイン電極13(または、その一部である金属プラグ)に接してシリサイド層10Dが設けられている。図3の場合、金属プラグとほぼ同じ面積でシリサイド層10Dが形成される。このことは、ソース電極12側のシリサイド層10Sでも同様である。
シリサイド層は、シリコンと合金層とを熱反応させて形成されるが、その耐熱性はシリコン自身の耐熱性より低い。
図2に示すパターンレイアウトは、接合耐圧が相対的に低くドレイン端が発熱箇所となる第2領域REgd2を、シリサイド層などの耐熱性が低い部分から離す意図がある。
【0048】
なお、シリサイド層がない場合でも、ドレイン電極がシリコンと接触するドレインコンタクト部を過熱すると接触抵抗が大きくなることも考えられる。その意味では、シリサイド層の形成は必須でなく、第2領域REgd2をドレイン電極のコンタクト部から離すことに意味がある。但し、シリサイド層を設けた場合、シリサイド層は特に熱に弱いため、図2のレイアウトは、より大きな意味(効果)を持つ。
【0049】
[ESD動作によるサージ除去]
図2および図3の構造をもつ保護トランジスタTRmにサージが入ったときの各部の作用を、図4〜図11を用いて説明する。なお、ここでは、上記構造の利点(効果)を述べるにあたって、上記構造が採用されていない比較例の構造と動作を用いて比較することで、本発明の適用の効果を明らかにする。
【0050】
《第1比較例》
図4は、第1比較例の保護トランジスタの平面図である。図4において、図2と同一構成は同一符号を付している。
図4に示す第1比較例のトランジスタ構造が、図2に示す構造と異なる点は、ゲート電極4とドレイン領域6との間に存在するゲート・ドレイン間領域REgdが、図2で言う第2領域REgd2のみで構成されている点である。その他の構造は、図4と図2で共通する。
【0051】
図5に、図4のトランジスタ構造を前提としたシミュレーション結果(不純物分布図)を示す。図5を含む本実施形態で用いる不純物分布図では、濃度が高いほど濃い濃淡で不純物濃度の分布を表している。
図5では、図3(A)と同様に、ドレイン領域6、LDD領域7およびLDD領域8がPウェル2の表面部に形成されている。このため、ドレイン領域6のゲート寄り基板深部のコーナー部(凸部)がPウェル2に接している。凸部で接合降伏が発生するが、その箇所、及び、ドレイン領域6やLDD領域8の接合が浅い。これは、Pウェル2は、半導体基板1よりP型不純物濃度が高いことに起因する。
【0052】
ここで、一例として、濃度や深さの例を示す。
本例では、Pウェル2の濃度(イオン注入ドーズ量)は1E17[atms/cm2]程度、LDD領域8の濃度は1E18[atms/cm2]程度、ドレイン領域6の濃度は1E20[atms/cm2]程度である。また、LDD領域8の深さは0.2[μm]程度、ドレイン領域6の深さは0.4[μm]程度である。ドレイン電極13は、ドレインコンタクト部を介してドレインに電流を流すが、さらに抵抗緩和(接続抵抗低減)のためにシリサイド層10Dが間に入ることも多い。
【0053】
図6に、ドレイン電極の電位(以下、ドレイン電位Vdrain)とドレイン電流Idrainの関係を示す。この図6のグラフは、図5のシミュレーション構造を前提としてデバイスシミュレーションにより求めた計算例を示している。
この動作計算では、サージ電流を、時間に対してランプ関数的に単調増加する電流源がトランジスタのドレインに接続された場合と等価とみなしている。そのため、実際にドレインに印加する電圧は単調増加させているが、図6の横軸は、そのドレイン印加電圧ではなく、ドレイン印加電圧を増加させたときのドレイン電位に対応する。
ドレイン印加電圧を上げていくと、保護トランジスタTRmはチャネルがオフなので最初は電流が流れず、ドレイン印加電圧に比例してドレイン電位Vdrainだけが増加する。図6では約30[V]まで急激にドレインの電位が立ち上がっている。
【0054】
図6では約30[V]付近で、ドレイン領域6の凸部(LDD領域8との境界付近の基板深部側コーナー部)で接合降伏が発生する。このため、この素子ではドレイン電圧に対する耐圧が30[V]程度である。
【0055】
接合降伏(通常、雪崩降伏)が発生すると、雪崩降伏によって生じた正孔電流がPウェル2中を流れ、ウェル電極(不図示)から取り出される。このとき、Pウェル2中の抵抗成分に正孔電流が流れることによって、ウェル電位が上昇する。
上昇したウェル電位によってソース領域5とPウェル2間のPN接合が順方向にバイアスされる。そのため、ソース領域5からPウェル2に電子が注入されてバイポーラ動作が始まり、ドレイン電圧が減少し、スナップバックが観察される。ドレイン電圧が下がるので、凸部での雪崩降伏による衝突電離は相対的に弱まる。
【0056】
一方、注入された電子電流は、ソース領域5からドレイン領域6への最短経路に沿って流れ、LDD領域8を通って、ドレイン電極13から取り出される。
【0057】
さらにサージ電流が増加すると、LDD領域8に生じる電圧降下によって、ドレイン領域6の電位が再度、上昇する。その結果、電界が集中するドレイン領域6の凸部で雪崩降伏の臨界電界に達し、接合降伏(雪崩降伏)が凸部再度、強まる。この雪崩降伏で生じた正孔電流は、電位が高いLDD領域8を避けてウェル内を流れてソース電極12から取り出される割合が増える。
この一連のスナップバック動作において、雪崩降伏はドレイン領域6の凸部に集中して起こる。
【0058】
図7は、TCADシミュレーションによる熱分布を求めた図であり、温度が高いほど濃い濃淡で熱分布を表している。
この図7から、ドレイン領域6の端部(ゲート寄り基板深部の凸部)で最も発熱が激しいことが分かる。また、LDD領域8の途中でも一部、接合降伏が生じている。
【0059】
図4のような第1比較例のレイアウトでは、楕円Cで囲む発熱箇所にシリサイド層10Dが近いため、そこでデバイスが破壊される可能性が高い。また、シリサイド層10Dが設けられていない場合でも、ドレイン電極のコンタクト不良が発熱で生じやすい。
特にシリサイド層10Dを設けた場合、シリサイドは耐熱性が低く、シリコンの許容温度が1600[℃]に対して、コバルトシリサイドの許容温度では800[℃]程度である。この許容温度を超えた加熱がされると、コバルトシリサイドが溶けて抵抗が増大するか、破壊されてコンタクトとして不良となる場合もある。
【0060】
ESD保護素子(GGMOS)は、スナップバック後に電流を出来るだけ多く流す必要がある。破壊により電流をこれ以上流せないという限界電流を、一般に、破壊電流It2という。スナップバックと同時か、その後直ぐに破壊電流It2に到達するのでは、ESD保護素子(GGMOS)はサージ除去の役割を果たせない。
第1比較例は、加熱箇所にドレインコンタクトが近いため、破壊電流It2が低いという欠点がある。
【0061】
《第2比較例》
第2比較例では、上記第1比較例の欠点を克服する単純な方法として、発熱場所から壊れやすいシリサイドあるいはコンタクト部を離している。
図8に、第2比較例の平面図を示す。
第2比較例が、図4の第1比較例と異なるのは、ドレイン領域6を大きく設け、そのドレインコンタクト部(ここではシリサイド層10D)を、ドレイン領域6のゲート側エッジから離している。
【0062】
しかしながら、第2比較例の場合、破壊電流It2を十分大きくとるためには、図8のように、接合降伏が生じるドレインエッジ部(楕円Cの箇所)からドレインコンタクト部(ここではシリサイド層10D)をかなり離す必要があり、デバイス面積が大きくなる不利益がある。
【0063】
前述した特許文献2では、この離す距離をなるべく小さくするため、ドレイン不純物濃度が高い部分と低い部分を交互に設け、接合箇所自身を分散させることで最も加熱するドレインエッジの発熱を抑制する効果を狙っている。
しかし、この場合も、ドレインエッジ部(楕円Cの箇所)が最も加熱することに変わりがなく、その効果は限定的である。なぜなら、前述したようにLDD領域は空乏化により高抵抗化するため、ドレイン電圧の上昇とともにウェル内を電流が流れるようになる割合が増えるからである。
一方、加熱箇所の耐圧を上げれば、破壊電流It2も大きくなるが、それでは本末転倒であり、サージにより内部回路の保護が図れない。
【0064】
以上の、第1比較例と第2比較例のように、所望の適切な耐圧(ターンオン電圧)を得ることと、破壊防止のためにトランジスタサイズが大きくなることとは両立が困難である。
【0065】
本発明の実施形態は、その両者の両立を図るために、図2および図3に示す構造を提示している。
具体的な実施に際しては、図2の第2領域REgd2については、図5や図6のシミュレーションに用いた不純物領域の深さや濃度を採用できる。
そのため、この第2領域REgd2に限ると、その耐圧や動作カーブも図5や図6を用いて上記で説明したものとほぼ同等になる。
【0066】
図9と図10に、図2の第1領域REgd1に関する、電界分布とスナップバック特性図を示す。
この図9と図10は、図4のレイアウト構造において、ゲート・ドレイン間領域REgdの全域を、図2の第1領域REgd1と同様にPウェル2なしとした前提での計算結果である。但し、図9のシミュレーションでは、LDD領域8の直下を含めPウェル2自体を省略している。
【0067】
図9を図5と比較すると明らかなように、LDD領域8の直下にPウェル2を設けないとLDD領域8およびドレイン領域6からの接合位置は相対的に深くなる。LDD領域8直下のP型不純物濃度がPウェルを設けた場合より低く空乏層が延びやすいため耐圧が約50[V]程度と高い。また、図10のように、一旦スナップバックしてから再びピークを迎え、その後、ドレイン電位Vdrainが低下することから2度目の雪崩降伏もはっきりと特性から見て取れる。
【0068】
図11(B)に、第1実施形態における接合降伏時の電流経路を示す。また、比較のために、図11(A)には、第1比較例における接合降伏時の電流経路を示す。
図2および図3に示す第1実施形態に関わる構造(図11(B))は、50[V]耐圧構造と前記した30[V]耐圧構造のハイブリッドであるが、素子耐圧は低いほうで決まるため、保護トランジスタTRmの耐圧は約30[V]付近となる。これは、図11(B)のように、接合降伏時のドレイン電流Idrainが、耐圧が30[V]程度と低い側を流れるためである。一旦、接合降伏が発生すると、以後は、寄生バイポーラ動作によりウェル内を電流チャネルとする動作に移行するため、50[V]耐圧構造での接合降伏は通常、発生しない。
【0069】
先にブレークダウンする領域を電流が迂回して流れ、その迂回電流の途中で接合降伏が発生するため、発熱部分とドレイン電極のコンタクト部が離れている。その結果、第1比較例より多量に電流を流すことができ、より高いIt2を確保可能となる。また、第1比較例とほぼ同じ素子の占有面積となり、第2比較例のような面積の増大が回避できる。
【0070】
発熱部分の発熱量は、第1比較例の構造と本実施形態の構造では余り変わらない。
しかし、第1比較例では、耐熱性の低いシリサイドが近くにあって破壊したのに対し、本実施形態では耐熱性の高いシリコンが壊れるまで温度が上がってからデバイス破壊が生じる。
シミュレーションを行なうと、この温度差は、電流にして約10倍の差となる。すなわち、本実施形態のデバイス構造では破壊電流It2が第1比較例の約10倍になる。
【0071】
[製造方法]
次に、保護トランジスタTRmの作製方法を説明する。なお、ウェル形成パターンが異なるのみで、製造方法の概略は既存の手法が適用できる。
高濃度P型シリコンからなる半導体基板1に、Pウェル2を形成するために、低濃度のP型シリコン層をエピタキシャル成長する。このときエピタキシャル成長素子のためのマスク層を予め基板表面に形成しておくことで、Pウェル2の成長箇所を規定できる。本実施形態では、後で第1領域REgd1となる箇所にもマスク層によりエピタキシャル成長を阻止するようにする。
なお、エピタキシャル成長によるパターン精度が不十分な場合は、イオン注入マスクを利用した選択的なイオン注入でウェルを形成してもよい。
【0072】
半導体基板1表面を熱酸化してゲート絶縁膜3を形成する。ゲート絶縁膜3となるシリコン酸化膜の厚さは、同一基板に形成するMOSFETで、所望のゲート耐圧やしきい値電圧が得られるように定める。
続いて、熱CVD法を用いてゲート絶縁膜3の上にポリシリコン層(図示せず)を堆積し、燐(P)イオンをポリシリコン層に高濃度にイオン注入する。
続いて、レジスト(図示せず)を半導体基板全面に塗布した後、光学リソグラフィを行い、ゲートパターンをレジストに転写する。その後、レジストパターンをマスクに反応性イオンエッチングを行い、ポリシリコン層の不要部分を除去する。その後、アッシングによってレジストを除去し、ゲート電極4を得る。
【0073】
半導体基板1をレジストで被覆し、光学リソグラフィを行ってゲート電極4からドレイン領域6となる領域までを開口する。続いて、LDD領域7とLDD領域8を形成するための燐(P)イオンを半導体基板1表面に注入する。燐(P)のドーズ量と注入エネルギーは、スルー膜とするゲート絶縁膜3の厚さと、所望のドレイン耐圧に応じて定めればよい。その後、アッシング等によってレジストを除去する。
【0074】
半導体基板1をレジストで被覆し、光学リソグラフィを行ってソース領域5とドレイン領域6の領域を開口する。続いて、砒素(As)イオンと燐(P)イオンを、順次、半導体基板1の表面に注入する。それぞれのイオンのドーズ量と注入エネルギーは、後で形成するソース電極やドレイン電極との間にオーミック接触を形成するに足る表面濃度と、LDD領域8よりも深い接合深さが得られるように定める。その後、レジストを除去する。
【0075】
半導体基板1をレジストで被覆し、光学リソグラフィを行ってウェルコンタクト領域を形成する領域を開口する。続いて、硼素(B)イオン、または弗化硼素(BF2)イオンを半導体基板1の表面に注入する。ドーズ量と注入エネルギーは、後で形成するウェル電極との間にオーミック接触を形成するに足る表面濃度が得られるように定める。その後、レジストを除去する。
【0076】
基板に熱処理を行い、これまでの工程でイオン注入された不純物原子を活性化する。
続いて、基板表面にプラズマCVD法によりSiO2を厚く堆積し、CMPを用いて表面を平坦化し、これにより層間絶縁膜11を得る。
続いて、基板全面にレジスト膜(図示せず)を形成し、光学リソグラフィを行って、ソース領域5、ドレイン領域6、およびウェルコンタクト領域に対して設ける接続孔のパターンをレジスト膜に転写する。その後、反応性イオンエッチングを行って、各部への接続孔を形成する。
【0077】
次に、接続孔にシリサイド形成のための合金を埋め込み、熱処理によりシリコンと反応させる。また、タングステンなどの金属をスパッタリングやCVD法によって埋め込み、さらにその上部に、アルミニウムによる配線層を形成する。これにより、ソース電極12、ドレイン電極13、および、ウェル電極14を得る。
【0078】
以上の方法によって、第1の実施形態に関わる保護トランジスタTRmが得られる。
なお、開始基板は、高濃度P型基板である必要はなく、高抵抗P型基板やN型基板でもよい。
【0079】
<2.第2の実施の形態>
第1の実施形態では、第1領域REgd1にPウェル2を形成しないことで第2領域REgd2との耐圧差を設けたが、同じ効果は、第1領域REgd1にLDD領域8を設けないことによっても得られる。
【0080】
<3.第3の実施の形態>
第1の実施形態と第2の実施形態とを両方適用することで、ほぼ接合降伏時の電流をほぼ第2領域REgd2に限定することでも、同様な効果が得られる。この場合、バイポーラ動作時の電流は、第1領域REgd1直下の半導体基板1部分を流れる。
【0081】
<4.第4の実施の形態>
第1の実施形態では、Pウェル2の有無で耐圧差を設けたが、Pウェル2の濃度で耐圧差を設けてもよい。この場合、図2の第2領域REgd2より第1領域REgd1のウェル濃度を低くする。
【0082】
以上の第1〜第4の実施形態を総括すると、「第1領域REgd1の表面から基板深さ方向の総不純物量が、第2領域Regd2の表面から基板深さ方向の総不純物量より少ない」ことが本発明の好ましい適用要件となる。
【0083】
<5.変形例>
以上はチャネル導電型がN型のGGMOSを例としたが、P型のGGMOSにも本発明が適用可能である。
その場合に、不純物の導電型、それに伴うキャリア極性、ソースとドレインに対する印加電圧の向き等を、よく知られているように逆にすることで、P型GGMOSの構成と動作について、上述した説明を類推適用可能である。
また、GGMOSのように、ゲートとソース(P型の場合、ドレイン)をショートしなくても、ゲート電位を適切な電位で固定とするようにしてもよい。
【0084】
なお、半導体基板1というとき、シリコンその他の半導体材料製の基板に限らない。例えば、半導体または半導体以外の材料からなる基板を支持基板として、その基板に半導体層が形成されている場合も、本発明では“半導体基板”の範疇に属するものと定義する。したがって、基板と絶縁分離されたSOI層を有するSOI基板、その他、薄膜トランジスタを形成するための基板を半導体基板としてよい。
【0085】
以上の第1〜第4の実施形態および変形例によれば、GGMOS等を用いた回路のESD保護を行なうに当たり、本手法を用いれば、高いIt2を実現できる。本発明が非適用の第1比較例に対し10倍の破壊電流It2が得られる。また、同じ耐圧および破壊電流It2を得る場合でも、第2比較例より面積の縮小が可能である。
【0086】
図12と図13に、30[V]仕様の中耐圧用途の場合と、それより耐圧が低い低耐圧用途の場合において、それぞれ単純にドレイン電極を離す第2比較例との面積の計算例を示す。図12と図13の(A)が第2比較例の寸法図、(B)が第1の実施形態における寸法図である。
図12(B)に示す中高耐圧構造では、同じ中耐圧構造の第2比較例(図12(A))の場合より面積が58[%]と半分近くまで縮小できる。また、図13(B)に示す低耐圧構造では、同じ低耐圧構造の第2比較例(図13(A))の場合より面積が38[%]程度と1/3近くまで縮小できる。
【0087】
以上のように、本発明の実施形態に拠れば、耐圧および破壊電流It2を実用レベルにすることと、面積増大の抑制あるいは逆に縮小することの両立が可能となる。本発明によって、特にプロセスコストが増大することなく面積が小さくできるため、半導体集積回路への実装に有利な保護トランジスタおよび半導体集積回路の提供が可能となる。
【符号の説明】
【0088】
1…半導体基板、2…Pウェル、3…ゲート絶縁膜、4…ゲート電極、5…ソース領域、6…ドレイン領域、7,8…LDD領域、10D,10S…シリサイド層、11…層間絶縁膜、12…ソース電極、13…ドレイン電極、TRm…保護トランジスタ、REgd…ゲート・ドレイン間領域、REgd1…第1領域、REgd2…第2領域
【技術分野】
【0001】
本発明は、ドレインに静電気等の過度の電圧が印加されたときにターンオンして、当該電圧からドレインに接続される回路を保護する保護トランジスタと、当該保護トランジスタを内部回路の端子に接続させてなる半導体集積回路とに関する。
【背景技術】
【0002】
半導体集積回路では、外部端子から侵入する静電気から内部回路を保護するために、静電気放電(ESD;Electrostatic Discharge)を行う保護素子を備えていることが一般的である。
【0003】
保護素子は、内部回路の電源供給線とGND線との間など、静電気が重畳しやすい配線間にESD保護のために接続される。
ESD保護素子は、通常、内部回路を構成するMOSFETを使ったGGMOS(Gate-Grounded MOSFET)、または、サイリスタが用いられる。このうちサイリスタは、オン抵抗が低いが、そのトリガ電圧は、同じプロセスで作ったMOSトランジスタの耐圧よりも高い。また、サイリスタはラッチアップしやすい、動作速度がGGMOSより遅いといった欠点もあるため、GGMOSとサイリスタは用途に応じて使い分ける必要がある。
【0004】
例えば特許文献1,2に、GGMOS等の保護トランジスタが開示されている。
【0005】
特許文献2において、ESD保護回路に用いるGGMOSにおいて、シリサイド層の形成が静電破壊耐性の低下を招くことが指摘されている。その理由は、特許文献2によれば、高濃度なドレイン領域よりもシリサイド層の抵抗値が低いため、保護回路が動作する際に電流の殆どがシリサイド層に集中し、LDD端部で接合の熱破壊が起き易くなるからである。
【0006】
そこで、特許文献1,2に開示したトランジスタ構造では、非シリサイド領域と呼ぶ、シリサイド層が形成されないドレイン領域やLDD領域の一部を、ゲート側壁のサイドウォールスペーサと、ドレイン電極が接続されるドレイン領域上のシリサイド層との間に設けている。この非シリサイド領域の分だけ、ドレイン電流が流れるゲート長方向に、シリサイド層がゲート電極から離れることになる。その結果、特許文献1では、ESD保護トランジスタの接合の熱破壊を防止している。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開平07−106567号公報
【特許文献2】特開2002−009281号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
特許文献1,2のように、ゲート長方向に非シリサイド領域の形成によってゲート電極からシリサイド層までの距離をとるだけでは、その分、トランジスタサイズが大きくなり占有面積が増大する。
特許文献2は、その距離を単純に大きくする特許文献1に対して、不純物拡散層の構造を工夫して可能な限り当該距離を短くする技術を提案している。
しかしながら、特許文献2においてもゲート長方向のトランジスタサイズの拡大は避けられず、その占有面積の拡大を抑制する効果は限定的である。
また、非シリサイド領域の大きさはESD保護素子のスナップバック後の抵抗Ronを大きくするために適切な値があり、一般に、この大きさを自由に変更することはできない。
【0009】
本発明は、ゲート長方向のトランジスタサイズを拡大する必要がないため占有面積が小さく、所望の耐圧と熱破壊の防止を両立した保護トランジスタを提供するものである。また、本発明は、この保護トランジスタを内部回路の保護素子として有する半導体集積回路を提供するものである。
【課題を解決するための手段】
【0010】
本発明に関わる保護トランジスタは、ゲート電極と、第2導電型のゲート・ドレイン間領域と、第2導電型のドレイン領域およびソース領域と、ソース電極およびドレイン電極とを有する。
前記ゲート電極は、半導体基板のチャネル形成領域の上にゲート絶縁膜を介して積層されている。
前記ゲート・ドレイン間領域は、前記ゲート電極のゲート長を規定する第1方向の一方の側で、前記チャネル形成領域に隣接している。
前記ドレイン領域は、前記ゲート・ドレイン間領域に対し前記第1方向における前記チャネル形成領域と反対の側で隣接している。
前記ソース領域は、前記チャネル形成領域の前記第1方向の他方の側に位置している。
前記ソース電極およびドレイン電極は、前記ソース領域と前記ソース領域のそれぞれの上に接して設けられている。
【0011】
また、前記ゲート・ドレイン間領域が、前記第1方向と平面視で直交する第2方向に互いに隣接する領域として、第1領域と第2領域とを有する。
前記第1領域は、前記ソース電極の電位を基準に前記ドレイン電極に印加されるドレイン電圧に対する耐圧が相対的に大きい領域である。
前記第2領域は、前記ドレイン電極からの距離が平面視で前記第1領域より遠く、前記耐圧が相対的に小さい領域である。
【0012】
このような構造の保護トランジスタでは、ドレイン電極に外部からの電圧が印加される。このときソース電極とゲート電極は、上記外部からの電圧が印加されないときに当該保護トランジスタをオフする一定の電圧、例えばGND電圧等の基準電圧で保持される。
この状態で、ドレイン電極にある一定以上の大きな電圧が印加されると、ドレイン側のPN接合で接合降伏が発生する。
【0013】
接合降伏が一旦発生すると、当該接合降伏が発生したドレイン領域からソース領域に電流が流れる。これによりソース領域およびドレイン領域が形成され、表面部をチャネル形成領域とする半導体領域(通常ウェル)の電位が上昇し、当該半導体領域(ウェル)とソース領域間のPN接合を順バイアスする。以後は、ソース領域、ウェル、ドレイン領域をそれぞれ、エミッタ、ベース、コレクタとする寄生バイポーラトランジスタがオンする。
寄生バイポーラトランジスタがオンすると、エミッタとコレクタ間のインピーダンスが急激に低下するため、このインピーダンスが低下したウェル表面側を電流が流れるようになる。
【0014】
本発明のトランジスタ構造では、このような寄生バイポーラ動作のトリガとなる接合降伏は、より耐圧が低い第2領域で発生する。この接合降伏電圧が所望の値となるように第2領域の不純物濃度等が決められている。
接合降伏によりその発生箇所が発熱するが、第2領域はドレイン電極より第2方向、つまりゲート長方向と直交する方向に離してある。そのため、この発熱でドレイン電極部分の温度が殆んど上昇しない。例えば、ドレイン電極がドレイン領域と接触するドレインコンタクト部にシリサイド層が形成されている場合でも、そのシリサイド層が接合降伏による発熱から十分遠いため、その破壊が生じない。
【0015】
このように本構造では、保護トランジスタがターンオンするときの電圧印加で流れるチャネル電流は、ソース電極とドレイン電極の最短距離を流れるのではなく、第2方向(ゲート幅方向)に迂回して流れる。ターンオン時の接合降伏の発生以後は、寄生バイポーラトランジスタがオンするためインピーダンス低下によりドレイン電圧が一端低下した後、さらにある電圧から再び上昇するスナップバック現象が観測される。
このようなチャネル電流の迂回を起こす構造では、ゲート長方向にゲート電極からドレイン電極を余り離す必要がないため、ゲート長方向(第1方向)のサイズが小さい。一方、ゲート幅方向(第2方向)は必要なゲート幅を有するが、最初の接合降伏以後はボディ領域(ウェル)全体を使って電流が流れるため、この第2方向のサイズが、電流迂回構造の採用により拡大することはないか、拡大する必要があってもその量は格段に小さい。
【発明の効果】
【0016】
本発明によれば、ゲート長方向のトランジスタサイズを拡大することないため占有面積が小さく、所望の耐圧と熱破壊の防止を両立した保護トランジスタを提供することができる。また、本発明によれば、この保護トランジスタを内部回路の保護素子として有する半導体集積回路を提供することができる。
【図面の簡単な説明】
【0017】
【図1】実施形態に関わる保護素子を用いた保護回路の適用例を示す図である。
【図2】実施形態に関わる保護トランジスタの概略的な平面図である。
【図3】図2のA−A線とB−B線に沿った、第1の実施形態に関わる概略断面図である。
【図4】第1比較例の保護トランジスタの平面図である。
【図5】第1比較例のトランジスタ構造のシミュレーションで得られた電界分布図である。
【図6】第1比較例における、ドレインの電位と電流の関係を示すスナップバック特性図である。
【図7】第1比較例の構造について、TCADシミュレーションによる熱分布を求めた図である。
【図8】第2比較例の保護トランジスタの平面図である。
【図9】第2比較例のトランジスタ構造のシミュレーションで得られた電界分布図である。
【図10】第2比較例における、ドレインの電位と電流の関係を示すスナップバック特性図である。
【図11】第1の実施形態の電流経路を第1比較例と並べて示す平面図である。
【図12】中耐圧用途のトランジスタでサイズ比較を示す寸法図である。
【図13】低耐圧用途のトランジスタでサイズ比較を示す寸法図である。
【発明を実施するための形態】
【0018】
本発明の実施形態を、Nチャネル型のGGMOSと、その保護回路への適用例によって、以下の手順で図面を参照して説明する。
1.第1の実施の形態:ウェルの有無で耐圧差による電流迂回経路を形成する実施形態である。
2.第2の実施の形態:LDD領域の有無で耐圧差による電流迂回経路を形成する実施形態である。
3.第3の実施の形態:ウェルとLDD領域の有無で耐圧差による電流迂回経路を形成する実施形態である。
4.第4の実施の形態:濃度差で耐圧差を設け、これにより電流迂回経路を形成する実施形態である。
5.変形例
【0019】
<1.保護回路の適用例>
図1(A)と図1(B)に、本発明の実施形態に関わる保護素子を用いた保護回路の適用例を示す。
【0020】
図1(A)と図1(B)に図解する保護回路(破線で囲む部分)は、内部回路を保護するための回路であり、本例では1つのNMOSトランジスタから構成されている。保護回路を構成するトランジスタはPMOSトランジスタでもよい。ただし、NMOSトランジスタは電流駆動能力が高いため、保護回路の保護素子として望ましい。
このようなMOS型の保護トランジスタを符号“保護素子TRm”で表記している。以下、保護トランジスタTRmと呼ぶ。
【0021】
なお、保護トランジスタTRmは内部回路を含む集積回路(IC)に外付けのディスクリート部品でもよいが、ここでは、保護回路と内部回路は共通の半導体基板に集積化されているものとする。よって、この図1(A)と図1(B)に示す構成は、本発明の「半導体集積回路」の一実施例に該当する。また、保護トランジスタTRmは、本発明の「保護トランジスタ」の一実施例に該当する。
【0022】
保護トランジスタTRmは、そのドレインが電源電圧VDDの供給線に接続され、そのソースが基準電位線(ここではGND線)に接続されている。保護トランジスタTRmのゲートは基準電位線(GND線)に接続されている。このため、かかる接続形態のMOSトランジスタはGG(Gate-Grounded)MOSトランジスタと呼ばれる。
電源電圧VDDの供給線とGND線との間には内部回路が接続されている。このため内部回路は、電源電圧VDDで駆動される。
【0023】
図1(A)と図1(B)には、符号“I/O”により表記された不図示の入出力回路または入出力端子から、信号の入力線または出力線(以後、総称して信号線と呼ぶ)が内部回路に接続されている。
この信号線にも静電気等に起因したノイズが重畳されることがある。そのため、信号線と電源電圧VDDの供給線との間に、信号線側をアノードとする保護ダイオードD1が接続されている。また、信号線とGND線との間に、GND線側をアノードとする保護ダイオードD2が接続されている。
【0024】
なお、保護ダイオードD1,D2に代えて本発明が適用されたGGMOSトランジスタを追加してもよい。
【0025】
図1(A)は、電源端子に正電荷のサージが入った場合の保護回路の動作説明図を兼ねている。
電源電圧VDDの供給線に、不図示の電源端子等から正電荷のサージが入ると、そのサージによって電源電圧VDDの供給線の電位が上昇する。電源電圧VDDの供給線の電位が内部回路の破壊電圧に達する前に、保護トランジスタTRmがターンオンして導通状態に移行する。そのためサージが、保護トランジスタTRmを通してGND線に逃げる。
【0026】
図1(B)は、I/O端子に正電荷のサージが入った場合の保護回路の動作説明図を兼ねている。
I/O端子に正電荷のサージが入ると、保護ダイオードD1が順方向にバイアスされてターンオンし、サージを電源電圧VDDの供給線に流す。次に、電源電圧VDDの供給線が所定の電位に達すると保護トランジスタTRmがターンオンして導通状態に移行する。そのためサージが、保護ダイオードD1と保護トランジスタTRmを通してGND線に逃げる。内部回路の保護のためには、内部回路の入出力の耐圧を超える前に保護ダイオードD1がオンする必要がある。また、内部回路のトランジスタの(ドレイン)耐圧を超える前に、保護トランジスタTRmがオンする必要がある。
これにより、内部回路は、高電圧による破壊を免れる。
【0027】
以上より、保護トランジスタTRmは、以下の要件を備えている必要がある。
(1)サージによって発生する高電圧や大電流で破壊されない静電破壊耐性を有している。
(2)内部回路の動作電圧より高く、内部回路の破壊電圧より低い電圧でターンオンする。
(3)ターンオン後のインピーダンスが十分低い。
(4)ターンオンしていないときのインピーダンスは十分高い。
【0028】
<2.保護トランジスタ構造>
図2は、本発明の実施形態に関わる保護トランジスタの概略的な平面図である。また、図3(A)は、図2のA−A線に沿った概略的な断面図、図3(B)は、図2のB−B線に沿った概略的な断面図である。
図2に図解する保護トランジスタTRmは、図3(A)および図3(B)に示すように、例えば結晶方位面が100のP型シリコン基板である半導体基板1に形成されている。半導体基板1内の表面側に、所望のしきい値電圧や各部の耐圧が得られるように不純物が導入されたP型のウェル(以下、Pウェル2)が形成されている。
Pウェル2の表面には、例えば半導体基板1の表面を熱酸化して得られたSiO2よりなるゲート絶縁膜3が形成されている。
ゲート絶縁膜3の上に、N型またはP型の不純物がドーピングされたポリシリコン等により構成されたゲート電極4が形成されている。
【0029】
ゲート電極4は細長いフィンガー部を有する。フィンガー部は最低1本、通常は複数本形成される。図2の平面図では、フィンガー部の1本に対応した部分(またはフィンガー部が単一の場合のトランジスタ全体)を示す。フィンガー部の幅方向の一方側がドレイン、他方側がソースとなる。ここでフィンガー部の幅方向が“ゲート長方向(第1方向)”に該当する。
【0030】
より詳細には、ゲート電極4(フィンガー部)のゲート長方向の一方側に位置するPウェル2部分に、高濃度にN型不純物が導入されてドレイン領域6が形成されている。ゲート電極(フィンガー部)のゲート長方向の他方側に位置するPウェル2部分に、ドレイン領域6と同様に高濃度にN型不純物が導入されてソース領域5が形成されている。
ここで、図2に示されるように、ソース領域5とゲート電極4との距離に比べて、ドレイン領域6とゲート電極4との距離が大きい。このうちソース領域5とゲート電極4との間の領域を、以下、ゲート・ソース間領域REgsと呼ぶ。また、ドレイン領域6とゲート電極4との間の領域を、以下、ゲート・ドレイン間領域REgdと呼ぶ。
【0031】
ゲート絶縁膜3は、ゲート電極4と同じパターンに加工されていてもよいし、図3(A)および図3(B)に示すようにほぼ全域に残るようにしてもよい。
ゲート絶縁膜3およびゲート電極4の表面を覆って層間絶縁膜11が形成され、層間絶縁膜11の上にソース電極12とドレイン電極13が互いに離間して形成されている。
【0032】
層間絶縁膜11には、ソース領域5とドレイン領域6の一部に達するコンタクトホールが2つ開口されている。ソース領域5の上で層間絶縁膜11が開口する部分を“ドレインコンタクト部”と呼ぶ。ドレインコンタクト部にはシリサイド層10Dが形成され、その上面に対し金属プラグ等を介して、層間絶縁膜11上のドレイン電極13が電気的に接続されている。
一方、ソース領域5の上で層間絶縁膜11が開口する部分を“ソースコンタクト部”と呼ぶ。ソースコンタクト部にはシリサイド層10Sが形成され、その上面に対し金属プラグ等を介して、層間絶縁膜11上のソース電極12が電気的に接続されている。
【0033】
以上の構造の平面パターンを説明すると、図2の平面図において、ゲート電極4がy方向(ゲート幅方向;第2方向)に長い短冊状に形成されている。ここでゲート幅方向(第2方向)は、上記ゲート長方向(第1方向;x方向)と直交する方向である。
ゲート電極4のx方向の一方の側に、ゲート・ドレイン間領域REgdを介してドレイン領域6が、ゲート電極4と平行に配置されている。
同様に、ゲート電極4のx方向の他方の側に、ゲート・ソース間領域REgsを介してソース領域5が、ゲート電極4と平行に配置されている。
【0034】
ドレイン領域6のほぼ中央の一部にシリサイド層10Dが形成されている。図3の構造から、このシリサイド層10Dがドレイン電極13と電気的に等価である。
同様に、ソース領域5のほぼ中央の一部にシリサイド層10Sが形成されている。図3の構造から、このシリサイド層10Sがソース電極12と電気的に等価である。
【0035】
本実施形態では、この2つのシリサイド層10D,10Sの位置に対応して、ゲート・ドレイン間領域REgdが異なる構造の2つの領域、すなわち第1領域REgd1と第2領域Regd2に区分されていることに特徴がある。
【0036】
より詳細には、前述したようにシリサイド層10Dはドレイン電極13と電気的に等価な導電部位であり、シリサイド層10Sはソース電極12と電気的に等価な導電部位である。本実施形態では、電極と電気的に等価な導電部位は、その電極の一部であるとする。
よって、ソース電極(より厳格にはシリサイド層10S)とドレイン電極(より厳格にはシリサイド層10D)との最短距離部分を含むように第1領域REgd1が配置されていると言える。
【0037】
図2の例では、シリサイド層10D,10Sの各々がx方向の長方形の平面形状を有し、その対向する長辺の一方端同士と他方端同士を結ぶ矩形領域が最短距離領域である。その最短距離領域を一部に含むようにゲート・ドレイン間領域REgdの平面形状が決められている。具体的には、シリサイド層10D,10Sを直線で結ぶ線により区画される上記最短距離境域よりy方向の正側に離れて、ゲート・ドレイン間領域REgd1のy方向の正側端辺EG1が位置している。また、上記最短距離領域よりy方向の負側に離れて、ゲート・ドレイン間領域REgd1のy方向の負側端辺EG2が位置している。
【0038】
この第1領域REgd1のy方向の正側端辺EG1と負側端辺EG2にそれぞれ隣接して、2つの第2領域REgd2が配置されている。
【0039】
後述するように、ソース電極12の電位を基準として正の電圧(静電気等のサージ電圧)がドレイン電極13に印加される。このドレイン電圧の印加に対して、第2領域REgd2の耐圧が、第1領域REgd1の耐圧より低く設定されている。
この耐圧差は、ドレインの不純物領域分布構造設計(ドレインエンジニアリング)で決められる。耐圧差を設ける方法は、他の実施形態のように種々存在するが、本第1の実施形態では、Pウェル2の有無で耐圧差を設けている。
【0040】
図3(A)がゲート・ドレイン間領域REgd2の断面図、図3(B)が第1領域REgd1の断面図である。
第1領域REgd1と第2領域REgd2は、その基板表面部に、いわゆるLDD領域8が設けられている。LDD領域8は、ドレイン領域6より浅く、N型不純物濃度が低い。
但し、図3(A)に示す第2領域REgd2ではLDD領域8の下にPウェル2が存在するが、図3(B)に示す第1領域REgd1ではLDD領域8の下にPウェル2が存在しない。このPウェル2の有無が上記した耐圧差が生じる要因となっている。
【0041】
図2において、楕円Aで囲む部分で接合降伏が生じやすく、この部分が第2領域REgd2の耐圧を決める。また、楕円Bで囲む部分で接合降伏が生じやすく、この部分が第1領域REgd1の耐圧を決める。これらの部分は、図3(A)および図3(B)の断面で見ると分かるように、ドレイン領域6のゲート寄り基板深部側のコーナー部(凸部)で電界集中が起きやすいからである。
この凸部におけるPN接合では、図3(A)の場合、比較的高濃度のPウェル2が隣接しているが、図3(B)の場合、より濃度が低いP型の半導体基板1が隣接する。空乏層は低濃度側に延びるため、同じドレイン電圧の印加時に、図3(B)の構造のほうが、より空乏層厚が大きく、その分、耐圧(接合降伏電圧)も大きなものとなる。
【0042】
なお、一例としては、第1領域REgd1(図3(B))の耐圧が50[V]程度、第2領域REgd2(図3(A))の耐圧が30[V]程度になるように構造設計がされる。耐圧を決める構造パラメータとしては、ドレイン領域6およびLDD領域8のN型不純物濃度と深さ、Pウェル2および半導体基板1のP型不純物濃度を挙げることができる。
【0043】
これに対し、ゲート・ソース間領域REgsは、ゲート幅(y方向)に単一のLDD領域7を介してゲート電極直下のチャネル形成領域(Pウェル2の一部)とソース領域5が接続されている。
なお、通常、LDD領域7はLDD領域8と同時に形成されるため、同じ不純物濃度と深さを有する。
【0044】
LDD領域7とLDD領域8は、LDD領域8がドレイン領域6との境界部で電界集中のための凸部を形成する必要があるため、それらの深さはドレイン領域6(及び、これと同時形成されるソース領域5)より浅い。但し、LDD領域7とLDD領域8のN型濃度については、凸部で電界集中が生じる限り、ソース領域5やドレイン領域6と同程度でもよい。これら2つの浅い不純物領域を、LDD領域と呼ばずに、エクステンション領域と呼んでも構わない。
【0045】
なお、LDD領域8(およびLDD領域7)の深さとN型濃度は、上記接合降伏がLDD領域8とドレイン領域6の境界付近で発生するときに、LDD領域8の深さ方向全域が空乏化しない。よって、この深さと濃度を、電気的中性領域が基板表面側に抵抗層として残るように設定することが望ましい。接合降伏時にLDD領域8の一部が抵抗層として働くと、その後にLDD領域8でも接合降伏が発生して過熱箇所が分散される点で望ましいからである。
【0046】
なお、図2および図3には図示していないが、通常、Pウェル2には、P型不純物を高濃度に導入したウェルコンタクト領域が形成され、これによりPウェル2はソースと同電位に固定することが望ましい。後述するように、上記ドレイン側の接合降伏以後は、Pウェル2の電位が上昇して寄生バイポーラ動作を起こすが、Pウェル2を電位固定していたほうが、この寄生バイポーラ動作が安定して生じやすいからである。
【0047】
前述したように、ドレイン電極13(または、その一部である金属プラグ)に接してシリサイド層10Dが設けられている。図3の場合、金属プラグとほぼ同じ面積でシリサイド層10Dが形成される。このことは、ソース電極12側のシリサイド層10Sでも同様である。
シリサイド層は、シリコンと合金層とを熱反応させて形成されるが、その耐熱性はシリコン自身の耐熱性より低い。
図2に示すパターンレイアウトは、接合耐圧が相対的に低くドレイン端が発熱箇所となる第2領域REgd2を、シリサイド層などの耐熱性が低い部分から離す意図がある。
【0048】
なお、シリサイド層がない場合でも、ドレイン電極がシリコンと接触するドレインコンタクト部を過熱すると接触抵抗が大きくなることも考えられる。その意味では、シリサイド層の形成は必須でなく、第2領域REgd2をドレイン電極のコンタクト部から離すことに意味がある。但し、シリサイド層を設けた場合、シリサイド層は特に熱に弱いため、図2のレイアウトは、より大きな意味(効果)を持つ。
【0049】
[ESD動作によるサージ除去]
図2および図3の構造をもつ保護トランジスタTRmにサージが入ったときの各部の作用を、図4〜図11を用いて説明する。なお、ここでは、上記構造の利点(効果)を述べるにあたって、上記構造が採用されていない比較例の構造と動作を用いて比較することで、本発明の適用の効果を明らかにする。
【0050】
《第1比較例》
図4は、第1比較例の保護トランジスタの平面図である。図4において、図2と同一構成は同一符号を付している。
図4に示す第1比較例のトランジスタ構造が、図2に示す構造と異なる点は、ゲート電極4とドレイン領域6との間に存在するゲート・ドレイン間領域REgdが、図2で言う第2領域REgd2のみで構成されている点である。その他の構造は、図4と図2で共通する。
【0051】
図5に、図4のトランジスタ構造を前提としたシミュレーション結果(不純物分布図)を示す。図5を含む本実施形態で用いる不純物分布図では、濃度が高いほど濃い濃淡で不純物濃度の分布を表している。
図5では、図3(A)と同様に、ドレイン領域6、LDD領域7およびLDD領域8がPウェル2の表面部に形成されている。このため、ドレイン領域6のゲート寄り基板深部のコーナー部(凸部)がPウェル2に接している。凸部で接合降伏が発生するが、その箇所、及び、ドレイン領域6やLDD領域8の接合が浅い。これは、Pウェル2は、半導体基板1よりP型不純物濃度が高いことに起因する。
【0052】
ここで、一例として、濃度や深さの例を示す。
本例では、Pウェル2の濃度(イオン注入ドーズ量)は1E17[atms/cm2]程度、LDD領域8の濃度は1E18[atms/cm2]程度、ドレイン領域6の濃度は1E20[atms/cm2]程度である。また、LDD領域8の深さは0.2[μm]程度、ドレイン領域6の深さは0.4[μm]程度である。ドレイン電極13は、ドレインコンタクト部を介してドレインに電流を流すが、さらに抵抗緩和(接続抵抗低減)のためにシリサイド層10Dが間に入ることも多い。
【0053】
図6に、ドレイン電極の電位(以下、ドレイン電位Vdrain)とドレイン電流Idrainの関係を示す。この図6のグラフは、図5のシミュレーション構造を前提としてデバイスシミュレーションにより求めた計算例を示している。
この動作計算では、サージ電流を、時間に対してランプ関数的に単調増加する電流源がトランジスタのドレインに接続された場合と等価とみなしている。そのため、実際にドレインに印加する電圧は単調増加させているが、図6の横軸は、そのドレイン印加電圧ではなく、ドレイン印加電圧を増加させたときのドレイン電位に対応する。
ドレイン印加電圧を上げていくと、保護トランジスタTRmはチャネルがオフなので最初は電流が流れず、ドレイン印加電圧に比例してドレイン電位Vdrainだけが増加する。図6では約30[V]まで急激にドレインの電位が立ち上がっている。
【0054】
図6では約30[V]付近で、ドレイン領域6の凸部(LDD領域8との境界付近の基板深部側コーナー部)で接合降伏が発生する。このため、この素子ではドレイン電圧に対する耐圧が30[V]程度である。
【0055】
接合降伏(通常、雪崩降伏)が発生すると、雪崩降伏によって生じた正孔電流がPウェル2中を流れ、ウェル電極(不図示)から取り出される。このとき、Pウェル2中の抵抗成分に正孔電流が流れることによって、ウェル電位が上昇する。
上昇したウェル電位によってソース領域5とPウェル2間のPN接合が順方向にバイアスされる。そのため、ソース領域5からPウェル2に電子が注入されてバイポーラ動作が始まり、ドレイン電圧が減少し、スナップバックが観察される。ドレイン電圧が下がるので、凸部での雪崩降伏による衝突電離は相対的に弱まる。
【0056】
一方、注入された電子電流は、ソース領域5からドレイン領域6への最短経路に沿って流れ、LDD領域8を通って、ドレイン電極13から取り出される。
【0057】
さらにサージ電流が増加すると、LDD領域8に生じる電圧降下によって、ドレイン領域6の電位が再度、上昇する。その結果、電界が集中するドレイン領域6の凸部で雪崩降伏の臨界電界に達し、接合降伏(雪崩降伏)が凸部再度、強まる。この雪崩降伏で生じた正孔電流は、電位が高いLDD領域8を避けてウェル内を流れてソース電極12から取り出される割合が増える。
この一連のスナップバック動作において、雪崩降伏はドレイン領域6の凸部に集中して起こる。
【0058】
図7は、TCADシミュレーションによる熱分布を求めた図であり、温度が高いほど濃い濃淡で熱分布を表している。
この図7から、ドレイン領域6の端部(ゲート寄り基板深部の凸部)で最も発熱が激しいことが分かる。また、LDD領域8の途中でも一部、接合降伏が生じている。
【0059】
図4のような第1比較例のレイアウトでは、楕円Cで囲む発熱箇所にシリサイド層10Dが近いため、そこでデバイスが破壊される可能性が高い。また、シリサイド層10Dが設けられていない場合でも、ドレイン電極のコンタクト不良が発熱で生じやすい。
特にシリサイド層10Dを設けた場合、シリサイドは耐熱性が低く、シリコンの許容温度が1600[℃]に対して、コバルトシリサイドの許容温度では800[℃]程度である。この許容温度を超えた加熱がされると、コバルトシリサイドが溶けて抵抗が増大するか、破壊されてコンタクトとして不良となる場合もある。
【0060】
ESD保護素子(GGMOS)は、スナップバック後に電流を出来るだけ多く流す必要がある。破壊により電流をこれ以上流せないという限界電流を、一般に、破壊電流It2という。スナップバックと同時か、その後直ぐに破壊電流It2に到達するのでは、ESD保護素子(GGMOS)はサージ除去の役割を果たせない。
第1比較例は、加熱箇所にドレインコンタクトが近いため、破壊電流It2が低いという欠点がある。
【0061】
《第2比較例》
第2比較例では、上記第1比較例の欠点を克服する単純な方法として、発熱場所から壊れやすいシリサイドあるいはコンタクト部を離している。
図8に、第2比較例の平面図を示す。
第2比較例が、図4の第1比較例と異なるのは、ドレイン領域6を大きく設け、そのドレインコンタクト部(ここではシリサイド層10D)を、ドレイン領域6のゲート側エッジから離している。
【0062】
しかしながら、第2比較例の場合、破壊電流It2を十分大きくとるためには、図8のように、接合降伏が生じるドレインエッジ部(楕円Cの箇所)からドレインコンタクト部(ここではシリサイド層10D)をかなり離す必要があり、デバイス面積が大きくなる不利益がある。
【0063】
前述した特許文献2では、この離す距離をなるべく小さくするため、ドレイン不純物濃度が高い部分と低い部分を交互に設け、接合箇所自身を分散させることで最も加熱するドレインエッジの発熱を抑制する効果を狙っている。
しかし、この場合も、ドレインエッジ部(楕円Cの箇所)が最も加熱することに変わりがなく、その効果は限定的である。なぜなら、前述したようにLDD領域は空乏化により高抵抗化するため、ドレイン電圧の上昇とともにウェル内を電流が流れるようになる割合が増えるからである。
一方、加熱箇所の耐圧を上げれば、破壊電流It2も大きくなるが、それでは本末転倒であり、サージにより内部回路の保護が図れない。
【0064】
以上の、第1比較例と第2比較例のように、所望の適切な耐圧(ターンオン電圧)を得ることと、破壊防止のためにトランジスタサイズが大きくなることとは両立が困難である。
【0065】
本発明の実施形態は、その両者の両立を図るために、図2および図3に示す構造を提示している。
具体的な実施に際しては、図2の第2領域REgd2については、図5や図6のシミュレーションに用いた不純物領域の深さや濃度を採用できる。
そのため、この第2領域REgd2に限ると、その耐圧や動作カーブも図5や図6を用いて上記で説明したものとほぼ同等になる。
【0066】
図9と図10に、図2の第1領域REgd1に関する、電界分布とスナップバック特性図を示す。
この図9と図10は、図4のレイアウト構造において、ゲート・ドレイン間領域REgdの全域を、図2の第1領域REgd1と同様にPウェル2なしとした前提での計算結果である。但し、図9のシミュレーションでは、LDD領域8の直下を含めPウェル2自体を省略している。
【0067】
図9を図5と比較すると明らかなように、LDD領域8の直下にPウェル2を設けないとLDD領域8およびドレイン領域6からの接合位置は相対的に深くなる。LDD領域8直下のP型不純物濃度がPウェルを設けた場合より低く空乏層が延びやすいため耐圧が約50[V]程度と高い。また、図10のように、一旦スナップバックしてから再びピークを迎え、その後、ドレイン電位Vdrainが低下することから2度目の雪崩降伏もはっきりと特性から見て取れる。
【0068】
図11(B)に、第1実施形態における接合降伏時の電流経路を示す。また、比較のために、図11(A)には、第1比較例における接合降伏時の電流経路を示す。
図2および図3に示す第1実施形態に関わる構造(図11(B))は、50[V]耐圧構造と前記した30[V]耐圧構造のハイブリッドであるが、素子耐圧は低いほうで決まるため、保護トランジスタTRmの耐圧は約30[V]付近となる。これは、図11(B)のように、接合降伏時のドレイン電流Idrainが、耐圧が30[V]程度と低い側を流れるためである。一旦、接合降伏が発生すると、以後は、寄生バイポーラ動作によりウェル内を電流チャネルとする動作に移行するため、50[V]耐圧構造での接合降伏は通常、発生しない。
【0069】
先にブレークダウンする領域を電流が迂回して流れ、その迂回電流の途中で接合降伏が発生するため、発熱部分とドレイン電極のコンタクト部が離れている。その結果、第1比較例より多量に電流を流すことができ、より高いIt2を確保可能となる。また、第1比較例とほぼ同じ素子の占有面積となり、第2比較例のような面積の増大が回避できる。
【0070】
発熱部分の発熱量は、第1比較例の構造と本実施形態の構造では余り変わらない。
しかし、第1比較例では、耐熱性の低いシリサイドが近くにあって破壊したのに対し、本実施形態では耐熱性の高いシリコンが壊れるまで温度が上がってからデバイス破壊が生じる。
シミュレーションを行なうと、この温度差は、電流にして約10倍の差となる。すなわち、本実施形態のデバイス構造では破壊電流It2が第1比較例の約10倍になる。
【0071】
[製造方法]
次に、保護トランジスタTRmの作製方法を説明する。なお、ウェル形成パターンが異なるのみで、製造方法の概略は既存の手法が適用できる。
高濃度P型シリコンからなる半導体基板1に、Pウェル2を形成するために、低濃度のP型シリコン層をエピタキシャル成長する。このときエピタキシャル成長素子のためのマスク層を予め基板表面に形成しておくことで、Pウェル2の成長箇所を規定できる。本実施形態では、後で第1領域REgd1となる箇所にもマスク層によりエピタキシャル成長を阻止するようにする。
なお、エピタキシャル成長によるパターン精度が不十分な場合は、イオン注入マスクを利用した選択的なイオン注入でウェルを形成してもよい。
【0072】
半導体基板1表面を熱酸化してゲート絶縁膜3を形成する。ゲート絶縁膜3となるシリコン酸化膜の厚さは、同一基板に形成するMOSFETで、所望のゲート耐圧やしきい値電圧が得られるように定める。
続いて、熱CVD法を用いてゲート絶縁膜3の上にポリシリコン層(図示せず)を堆積し、燐(P)イオンをポリシリコン層に高濃度にイオン注入する。
続いて、レジスト(図示せず)を半導体基板全面に塗布した後、光学リソグラフィを行い、ゲートパターンをレジストに転写する。その後、レジストパターンをマスクに反応性イオンエッチングを行い、ポリシリコン層の不要部分を除去する。その後、アッシングによってレジストを除去し、ゲート電極4を得る。
【0073】
半導体基板1をレジストで被覆し、光学リソグラフィを行ってゲート電極4からドレイン領域6となる領域までを開口する。続いて、LDD領域7とLDD領域8を形成するための燐(P)イオンを半導体基板1表面に注入する。燐(P)のドーズ量と注入エネルギーは、スルー膜とするゲート絶縁膜3の厚さと、所望のドレイン耐圧に応じて定めればよい。その後、アッシング等によってレジストを除去する。
【0074】
半導体基板1をレジストで被覆し、光学リソグラフィを行ってソース領域5とドレイン領域6の領域を開口する。続いて、砒素(As)イオンと燐(P)イオンを、順次、半導体基板1の表面に注入する。それぞれのイオンのドーズ量と注入エネルギーは、後で形成するソース電極やドレイン電極との間にオーミック接触を形成するに足る表面濃度と、LDD領域8よりも深い接合深さが得られるように定める。その後、レジストを除去する。
【0075】
半導体基板1をレジストで被覆し、光学リソグラフィを行ってウェルコンタクト領域を形成する領域を開口する。続いて、硼素(B)イオン、または弗化硼素(BF2)イオンを半導体基板1の表面に注入する。ドーズ量と注入エネルギーは、後で形成するウェル電極との間にオーミック接触を形成するに足る表面濃度が得られるように定める。その後、レジストを除去する。
【0076】
基板に熱処理を行い、これまでの工程でイオン注入された不純物原子を活性化する。
続いて、基板表面にプラズマCVD法によりSiO2を厚く堆積し、CMPを用いて表面を平坦化し、これにより層間絶縁膜11を得る。
続いて、基板全面にレジスト膜(図示せず)を形成し、光学リソグラフィを行って、ソース領域5、ドレイン領域6、およびウェルコンタクト領域に対して設ける接続孔のパターンをレジスト膜に転写する。その後、反応性イオンエッチングを行って、各部への接続孔を形成する。
【0077】
次に、接続孔にシリサイド形成のための合金を埋め込み、熱処理によりシリコンと反応させる。また、タングステンなどの金属をスパッタリングやCVD法によって埋め込み、さらにその上部に、アルミニウムによる配線層を形成する。これにより、ソース電極12、ドレイン電極13、および、ウェル電極14を得る。
【0078】
以上の方法によって、第1の実施形態に関わる保護トランジスタTRmが得られる。
なお、開始基板は、高濃度P型基板である必要はなく、高抵抗P型基板やN型基板でもよい。
【0079】
<2.第2の実施の形態>
第1の実施形態では、第1領域REgd1にPウェル2を形成しないことで第2領域REgd2との耐圧差を設けたが、同じ効果は、第1領域REgd1にLDD領域8を設けないことによっても得られる。
【0080】
<3.第3の実施の形態>
第1の実施形態と第2の実施形態とを両方適用することで、ほぼ接合降伏時の電流をほぼ第2領域REgd2に限定することでも、同様な効果が得られる。この場合、バイポーラ動作時の電流は、第1領域REgd1直下の半導体基板1部分を流れる。
【0081】
<4.第4の実施の形態>
第1の実施形態では、Pウェル2の有無で耐圧差を設けたが、Pウェル2の濃度で耐圧差を設けてもよい。この場合、図2の第2領域REgd2より第1領域REgd1のウェル濃度を低くする。
【0082】
以上の第1〜第4の実施形態を総括すると、「第1領域REgd1の表面から基板深さ方向の総不純物量が、第2領域Regd2の表面から基板深さ方向の総不純物量より少ない」ことが本発明の好ましい適用要件となる。
【0083】
<5.変形例>
以上はチャネル導電型がN型のGGMOSを例としたが、P型のGGMOSにも本発明が適用可能である。
その場合に、不純物の導電型、それに伴うキャリア極性、ソースとドレインに対する印加電圧の向き等を、よく知られているように逆にすることで、P型GGMOSの構成と動作について、上述した説明を類推適用可能である。
また、GGMOSのように、ゲートとソース(P型の場合、ドレイン)をショートしなくても、ゲート電位を適切な電位で固定とするようにしてもよい。
【0084】
なお、半導体基板1というとき、シリコンその他の半導体材料製の基板に限らない。例えば、半導体または半導体以外の材料からなる基板を支持基板として、その基板に半導体層が形成されている場合も、本発明では“半導体基板”の範疇に属するものと定義する。したがって、基板と絶縁分離されたSOI層を有するSOI基板、その他、薄膜トランジスタを形成するための基板を半導体基板としてよい。
【0085】
以上の第1〜第4の実施形態および変形例によれば、GGMOS等を用いた回路のESD保護を行なうに当たり、本手法を用いれば、高いIt2を実現できる。本発明が非適用の第1比較例に対し10倍の破壊電流It2が得られる。また、同じ耐圧および破壊電流It2を得る場合でも、第2比較例より面積の縮小が可能である。
【0086】
図12と図13に、30[V]仕様の中耐圧用途の場合と、それより耐圧が低い低耐圧用途の場合において、それぞれ単純にドレイン電極を離す第2比較例との面積の計算例を示す。図12と図13の(A)が第2比較例の寸法図、(B)が第1の実施形態における寸法図である。
図12(B)に示す中高耐圧構造では、同じ中耐圧構造の第2比較例(図12(A))の場合より面積が58[%]と半分近くまで縮小できる。また、図13(B)に示す低耐圧構造では、同じ低耐圧構造の第2比較例(図13(A))の場合より面積が38[%]程度と1/3近くまで縮小できる。
【0087】
以上のように、本発明の実施形態に拠れば、耐圧および破壊電流It2を実用レベルにすることと、面積増大の抑制あるいは逆に縮小することの両立が可能となる。本発明によって、特にプロセスコストが増大することなく面積が小さくできるため、半導体集積回路への実装に有利な保護トランジスタおよび半導体集積回路の提供が可能となる。
【符号の説明】
【0088】
1…半導体基板、2…Pウェル、3…ゲート絶縁膜、4…ゲート電極、5…ソース領域、6…ドレイン領域、7,8…LDD領域、10D,10S…シリサイド層、11…層間絶縁膜、12…ソース電極、13…ドレイン電極、TRm…保護トランジスタ、REgd…ゲート・ドレイン間領域、REgd1…第1領域、REgd2…第2領域
【特許請求の範囲】
【請求項1】
半導体基板のチャネル形成領域の上にゲート絶縁膜を介して積層されたゲート電極と、
前記ゲート電極のゲート長を規定する第1方向の一方の側で、前記チャネル形成領域に隣接する第2導電型のゲート・ドレイン間領域と、
前記ゲート・ドレイン間領域に対し前記第1方向における前記チャネル形成領域と反対の側で隣接する第2導電型のドレイン領域と、
前記チャネル形成領域の前記第1方向の他方の側に位置する第2導電型のソース領域と、
前記ソース領域と前記ソース領域のそれぞれの上に接するソース電極およびドレイン電極と、
を有し、
前記ゲート・ドレイン間領域が、前記第1方向と平面視で直交する第2方向に互いに隣接する領域として、
前記ソース電極の電位を基準に前記ドレイン電極に印加されるドレイン電圧に対する耐圧が相対的に大きい第1領域と、
前記ドレイン電極からの距離が平面視で前記第1領域より遠く、前記耐圧が相対的に小さい第2領域と
を有する保護トランジスタ。
【請求項2】
前記ソース領域と前記ソース電極が接触するソースコンタクト部から前記ドレイン領域と前記ドレイン電極が接触するドレインコンタクト部までの距離が最短の領域を含むように前記第1領域が配置され、
前記第1領域の前記第2方向の少なくとも一方の側に前記第2領域が隣接配置され、
前記第2領域の前記第1方向の一方の側に前記ドレイン領域が延在している
請求項1に記載の保護トランジスタ。
【請求項3】
前記ソースコンタクト部と前記ドレインコンタクト部の各々にシリサイド層が形成されている
請求項2に記載の保護トランジスタ。
【請求項4】
前記第1領域の表面から基板深さ方向の総不純物量が、前記第2領域の表面から基板深さ方向の総不純物量より少ない
請求項3に記載の保護トランジスタ。
【請求項5】
前記ゲート・ドレイン間領域は、前記ドレイン領域より第2導電型の不純物濃度が低いLDD領域であり、
前記第2領域となるLDD領域の部分と、前記ソース領域および前記ドレイン領域とが、半導体基板に形成された第1導電型のウェルに形成され、
前記チャネル形成領域は前記ウェルの表面側部分であり、
前記第1領域となるLDD領域の部分は、前記ウェルが形成されていない半導体基板の領域に形成されている
請求項4に記載の保護トランジスタ。
【請求項6】
前記第1領域および前記第2領域は、前記ドレイン領域より第2導電型の不純物濃度が低いLDD領域であり、
前記第1領域は、LDD領域の第2導電型の不純物濃度が前記第2領域より低い
請求項4に記載の保護トランジスタ。
【請求項7】
前記保護トランジスタは、ソース電極と前記ゲート電極が基準電位線に接続され、前記ドレイン電極に一定電圧より大きな電圧が印加されたときにターンオンするゲートグランディドMOSトランジスタである
請求項4に記載の保護トランジスタ。
【請求項8】
内部回路と、
前記内部回路の端子に一定電圧より大きな電圧が印加されたときにターンオンする保護トランジスタと、
を有し、
前記保護トランジスタは、
半導体基板のチャネル形成領域の上にゲート絶縁膜を介して積層され、前記内部回路の基準電位線に電気的に接続されたゲート電極と、
前記ゲート電極のゲート長方向を規定する第1方向の一方の側で、前記チャネル形成領域に隣接する第2導電型のゲート・ドレイン間領域と、
前記ゲート・ドレイン間領域に対し前記第1方向における前記チャネル形成領域と反対の側に隣接する第2導電型のドレイン領域と、
前記チャネル形成領域の前記第1方向の他方の側に位置する第2導電型のソース領域と、
前記ソース領域の上に接して形成され前記基準電位線に電気的に接続されているソース電極と、
前記ドレイン領域の上に接して形成され前記内部回路の前記端子に電気的に接続されているドレイン電極と、
を有し、
前記ゲート・ドレイン間領域が、前記第1方向と平面視で直交する第2方向に互いに隣接する領域として、
前記ソース電極の電位を基準に前記ドレイン電極に印加されるドレイン電圧に対する耐圧が相対的に大きい第1領域と、
前記ドレイン電極からの距離が平面視で前記第1領域より遠く、前記耐圧が相対的に小さい第2領域と
を有する半導体集積回路。
【請求項1】
半導体基板のチャネル形成領域の上にゲート絶縁膜を介して積層されたゲート電極と、
前記ゲート電極のゲート長を規定する第1方向の一方の側で、前記チャネル形成領域に隣接する第2導電型のゲート・ドレイン間領域と、
前記ゲート・ドレイン間領域に対し前記第1方向における前記チャネル形成領域と反対の側で隣接する第2導電型のドレイン領域と、
前記チャネル形成領域の前記第1方向の他方の側に位置する第2導電型のソース領域と、
前記ソース領域と前記ソース領域のそれぞれの上に接するソース電極およびドレイン電極と、
を有し、
前記ゲート・ドレイン間領域が、前記第1方向と平面視で直交する第2方向に互いに隣接する領域として、
前記ソース電極の電位を基準に前記ドレイン電極に印加されるドレイン電圧に対する耐圧が相対的に大きい第1領域と、
前記ドレイン電極からの距離が平面視で前記第1領域より遠く、前記耐圧が相対的に小さい第2領域と
を有する保護トランジスタ。
【請求項2】
前記ソース領域と前記ソース電極が接触するソースコンタクト部から前記ドレイン領域と前記ドレイン電極が接触するドレインコンタクト部までの距離が最短の領域を含むように前記第1領域が配置され、
前記第1領域の前記第2方向の少なくとも一方の側に前記第2領域が隣接配置され、
前記第2領域の前記第1方向の一方の側に前記ドレイン領域が延在している
請求項1に記載の保護トランジスタ。
【請求項3】
前記ソースコンタクト部と前記ドレインコンタクト部の各々にシリサイド層が形成されている
請求項2に記載の保護トランジスタ。
【請求項4】
前記第1領域の表面から基板深さ方向の総不純物量が、前記第2領域の表面から基板深さ方向の総不純物量より少ない
請求項3に記載の保護トランジスタ。
【請求項5】
前記ゲート・ドレイン間領域は、前記ドレイン領域より第2導電型の不純物濃度が低いLDD領域であり、
前記第2領域となるLDD領域の部分と、前記ソース領域および前記ドレイン領域とが、半導体基板に形成された第1導電型のウェルに形成され、
前記チャネル形成領域は前記ウェルの表面側部分であり、
前記第1領域となるLDD領域の部分は、前記ウェルが形成されていない半導体基板の領域に形成されている
請求項4に記載の保護トランジスタ。
【請求項6】
前記第1領域および前記第2領域は、前記ドレイン領域より第2導電型の不純物濃度が低いLDD領域であり、
前記第1領域は、LDD領域の第2導電型の不純物濃度が前記第2領域より低い
請求項4に記載の保護トランジスタ。
【請求項7】
前記保護トランジスタは、ソース電極と前記ゲート電極が基準電位線に接続され、前記ドレイン電極に一定電圧より大きな電圧が印加されたときにターンオンするゲートグランディドMOSトランジスタである
請求項4に記載の保護トランジスタ。
【請求項8】
内部回路と、
前記内部回路の端子に一定電圧より大きな電圧が印加されたときにターンオンする保護トランジスタと、
を有し、
前記保護トランジスタは、
半導体基板のチャネル形成領域の上にゲート絶縁膜を介して積層され、前記内部回路の基準電位線に電気的に接続されたゲート電極と、
前記ゲート電極のゲート長方向を規定する第1方向の一方の側で、前記チャネル形成領域に隣接する第2導電型のゲート・ドレイン間領域と、
前記ゲート・ドレイン間領域に対し前記第1方向における前記チャネル形成領域と反対の側に隣接する第2導電型のドレイン領域と、
前記チャネル形成領域の前記第1方向の他方の側に位置する第2導電型のソース領域と、
前記ソース領域の上に接して形成され前記基準電位線に電気的に接続されているソース電極と、
前記ドレイン領域の上に接して形成され前記内部回路の前記端子に電気的に接続されているドレイン電極と、
を有し、
前記ゲート・ドレイン間領域が、前記第1方向と平面視で直交する第2方向に互いに隣接する領域として、
前記ソース電極の電位を基準に前記ドレイン電極に印加されるドレイン電圧に対する耐圧が相対的に大きい第1領域と、
前記ドレイン電極からの距離が平面視で前記第1領域より遠く、前記耐圧が相対的に小さい第2領域と
を有する半導体集積回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2011−171662(P2011−171662A)
【公開日】平成23年9月1日(2011.9.1)
【国際特許分類】
【出願番号】特願2010−36365(P2010−36365)
【出願日】平成22年2月22日(2010.2.22)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
【公開日】平成23年9月1日(2011.9.1)
【国際特許分類】
【出願日】平成22年2月22日(2010.2.22)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
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