MOSトランジスタ
【課題】MOSトランジスタを作成する。
【解決手段】MOSトランジスタであって、ゲート電極と、ゲート電極下地の頂部表面を有するチャンネル領域と、ゲート電極とチャンネル領域の頂部表面の間に挿入された誘電体スタックとを含み、前記誘電体スタックが、少なくとも高―k材料を含む高―k誘電体層と、少なくともケイ素および窒素を含む誘電体層と、前記高―k誘電体層と前記誘電体層の間に配設された中間層とを含み、該中間層が、少なくとも前記高―k材料、ケイ素および窒素を含み、前記ゲート電極がポリシリコンまたはポリシリコンゲルマニウムから作製される。
【解決手段】MOSトランジスタであって、ゲート電極と、ゲート電極下地の頂部表面を有するチャンネル領域と、ゲート電極とチャンネル領域の頂部表面の間に挿入された誘電体スタックとを含み、前記誘電体スタックが、少なくとも高―k材料を含む高―k誘電体層と、少なくともケイ素および窒素を含む誘電体層と、前記高―k誘電体層と前記誘電体層の間に配設された中間層とを含み、該中間層が、少なくとも前記高―k材料、ケイ素および窒素を含み、前記ゲート電極がポリシリコンまたはポリシリコンゲルマニウムから作製される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は集積回路製造工程に関し、また高−k材料の多層誘電体スタックを含む集積回路の形成に関し、特に、集積回路中でのこのような誘電体、および多層誘電体スタックを有するMOSトランジスタに関する。
【背景技術】
【0002】
本発明による多層誘電体スタックは、集積回路中の誘電体層である従来技術の二酸化ケイ素に取って代わる。
【0003】
ゲート電極を有する高−k誘電体を従来のCMOSゲートスタックに集積化するとき、2つの主要な工程/熱的安定性の問題に対処し、取り組む必要がある。すなわち、
(1)ポリシリコン堆積の間および/または後続の熱加工の間のいずれにおいても、高−k誘電体とポリシリコンなどのゲート電極間の頂部界面での反応を低減すること、および/または、
(2)ゲート電極堆積工程と相互作用して、電気的漏洩の増加、および/またはドーパント/不純物の拡散通路になる酸素空位および粒界などの構造的な欠陥の形成を招く、結晶化による高−k材料の一体性の低下を最小にすることが重要である。
【発明の概要】
【発明が解決しようとする課題】
【0004】
従来のSiO2−ベースのCMOSゲート誘電体材料(これは非晶質であり、ポリシリコンゲートと100%互換性がある)の知識に基づけば、窒素はホウ素の拡散に対する抵抗を改善するために導入される重要な修正剤であることが知られている。同様に、高−k誘電体において、ポリシリコンゲートからのドーパント(ホウ素)の拡散に対する安定性を向上させるには、金属−オキシナイトライド(MOxNy)の使用または金属酸化物の窒化によって達成することができる(米国特許第6,251,761号)。米国特許第6,251,761号は、電子的有効厚さを低減させたゲート誘電体を含むゲートスタックについて記載している。高−k誘電体はケイ素基板の上に堆積される。次のステップで、高−k誘電体層の遠隔プラズマ窒化を行い、高−k誘電体の上面を窒化物層へ変換する。導電層は窒化物層の上に形成され、CMOSゲートスタックが完成する。
【0005】
米国特許公開公報第2002/0130340 A1号は多層誘電体スタックを開示しており、これは、高−k材料の層と挿入材料の層が交互にある。挿入材料として、Al2O3、AlN、SiN、Si3N4、SiO2が使用できる。該挿入材料は原子層堆積、スパッタ、または蒸着によって堆積することができ、誘電体層上に挿入層が堆積される。各層は50オングストローム未満の厚さであることが好ましい。この構造は高−k材料の結晶化を抑制し防止する。
【課題を解決するための手段】
【0006】
本発明の第1の態様において、誘電体スタックを集積回路構造体の中に形成する方法が開示され、該方法は、
半導体基板上に高−k誘電体層を形成するステップと、
該高−k誘電体層を有する半導体基板を、プラズマ化学気相成長法(PECVD)またはプラズマ原子層化学気相成長法(PEALCVD)において窒素含有気相反応物およびケイ素含有気相反応物で処理するステップとを含む。
【0007】
本発明による工程で、窒素イオンもしくはラジカルなどの反応性の高い化学種およびケイ素化学種は、高−k材料頂部の中に浸透し、それによって中間層の相互混合、高密度化、および形成を促進する。中間層は少なくとも高−k材料と、ケイ素および窒素を含む。高反応性の化学種はプラズマ化学気相成長法(PECVD)またはプラズマ原子層化学気相成長法(PEALCVD)によって形成される。高反応性化学種はラジカルまたはイオンとすることができる。従って、PECVDまたはPEALCVDを用いて、プラズマ中に形成された化学種は下地の高−k誘電体層の頂部に浸透する。
【0008】
ケイ素および窒素が両方存在することは、高−k誘電体層と例えばゲート電極など任意の他の層との間の適合性(compatibility)に寄与する。
【0009】
従来技術の方法に比べて、高−k誘電体層と例えばゲート電極層との間で界面の層が形成されることが回避され、電気的特性の向上がもたらされる。
【0010】
本発明の第1の態様の一実施形態として、前述のいずれかの実施形態の方法において、処理ステップが、少なくともケイ素と窒素を含むが高−k材料を本質的に含まないかまたは全く含まない誘電体層を形成し、かつ、高−k誘電体層と誘電体層との間に少なくとも高―k材料、ケイ素および窒素を含む中間層が形成されることになる方法が開示されている。
【0011】
好ましい実施形態として、誘電体層はSiN、SiONおよびSi3N4からなる群から選択される。
【0012】
本発明の第1の態様の他の実施形態として、前述のいずれかの実施形態の方法において、処理ステップが、高−k誘電体層および誘電体層に隣接する中間層を形成し、該中間層は少なくとも高−k材料、ケイ素および窒素を含む方法が開示される。中間層は高−k誘電体層の頂部にあることが好ましい。処理ステップは、本質的に誘電体層を形成しないか、および/または全く誘電体層を形成しない(非常に薄い層の場合)。
【0013】
本発明の第1の態様の一実施形態として、前述のいずれかの実施形態の方法において、高―k誘電体層を有する基板をさらに酸素含有気相反応物で処理することを含む方法が開示される。この場合、形成された中間層もまた酸素を含む。
【0014】
好ましい実施形態においては、ケイ素含有化合物または気相反応物は、SiH4、Si2H6、Si3H8、SixHyClz、およびこれらの組み合わせからなる群から選択される。他の好ましい実施形態においては、窒素含有化合物は窒素、アンモニア、N2H4、NO、N2O、およびこれらの組み合わせからなる群から選択される。本発明の第1の態様のさらに他の実施形態においては、前述のいずれかの実施形態の方法において、シラン:窒素含有化合物の比は1:1〜1:10000の範囲である方法が開示される。該比は1:1〜1:1000であることが好ましい。
【0015】
本発明の第1の態様の一実施形態として、前述のいずれかの実施形態の方法において、形成ステップと処理ステップを2乃至100回、2乃至50回、10乃至50回、10乃至30回、2乃至10回繰り返すことをさらに含む方法が開示される。
【0016】
本発明の第1の態様の一実施形態として、前述のいずれかの実施形態の方法において、高−k誘電体層が、遷移金属もしくはランタニド酸化物および遷移金属もしくはランタニドオキシナイトライドからなる群から選択される高−k材料を含む方法が開示される。好ましい実施形態においては、高−k材料は、ZrO2、HfO2、TiO2、Ta2O5、Al2O3、HfOxNy、HfN、LaxOy、LaAlO3、および/またはこれらの混合物からなる群から選択される。
【0017】
本発明の好ましい実施形態として、形成ステップは半導体基板を原子層堆積工程で処理することを含む。
【0018】
好ましい実施形態として、高−k材料は、HfO2、HfOxNy、HfNからなる群から選択される。
【0019】
本発明の第1の態様の一実施形態として、前述のいずれかの実施形態の方法において、処理ステップは、プラズマ化学気相成長法(PECVD)のチャンバー中で300〜600℃の範囲の温度で行われる方法が開示される。
【0020】
本発明の第1の態様のさらに他の実施形態として、前述のいずれかの実施形態の方法において、処理ステップは、プラズマ原子層化学気相成長法(PECVD)のチャンバー中で300〜600℃の範囲の温度で行われる方法が開示される。高―k誘電体層を有する半導体基板は前躯体化合物の交互パルスで処理され、該前躯体化合物は窒素含有気相反応物またはケイ素含有気相反応物である。
【0021】
本発明の第1の態様のさらに他の実施形態として、前述のいずれかの実施形態の方法において、処理ステップは、10−3〜100トルの範囲の圧力で行われる方法が開示される。圧力は反応物の組成に応じて変化できる。反応物としてN2の場合、圧力は0.01乃至100トルが好ましく、シラン反応物の場合、圧力は1乃至100ミリトルである。
【0022】
本発明の第1の態様のさらに他の実施形態として、前述のいずれかの実施形態の方法において、処理ステップは、プラズマ中で1010〜1013/反応性化学種cm3の範囲のプラズマ密度で行われる方法が開示される。
【0023】
本発明の第1の態様のさらに他の実施形態として、前述のいずれかの実施形態の方法において、高−k誘電体層の厚さは、0.01nm〜20nm、0.05nm〜20nm、0.1nm〜20nm、0.3nm〜20nm、0.5nm〜20nmの範囲である方法が開示される。誘電体層の厚さは0.01nm〜20nm、0.05nm〜20nm、0.1nm〜20nm、0.3nm〜20nm、0.5nm〜20nmである。該厚さは1nmより薄い、0.5nmより薄い、および0.3nmより薄いことが好ましい。本発明の第1の態様の一実施形態によれば、誘電体層は0.01nm乃至1nm、0.01nm乃至0.5nm、0.01乃至0.1nmの厚さを有する。
【0024】
本発明の第1の態様のさらに他の実施形態として、前述のいずれかの実施形態の方法において、高−k誘電体層の形成ステップは原子層堆積方法(ALD)によって行われる方法が開示される。本発明の第1の態様のさらに他の実施形態として、前述のいずれかの実施形態の方法において、半導体基板を500乃至1000℃の温度でアニールするステップをさらに含む方法が開示される。基板は600乃至900℃の温度でアニールすることが好ましい。アニーリングのステップは各ステップの後に行うこともでき、または誘電体スタック形成の後に行うこともできる。
【0025】
前記実施形態中で述べた方法は、誘電体スタックの上に導電層を堆積するステップをさらに含みうる。該導電層はケイ素を含みうる。導電層はポリシリコン、ポリシリコンゲルマニウム、または金属とすることができる。後続のステップにおいて、誘電体スタックおよび電極層がパターン形成され、所望の集積回路が形成される。
【0026】
本発明の第2の態様においては、集積回路中の誘電体スタックが提供される。該誘電体スタックは、
少なくとも高−k材料を含む高−k誘電体層と、
前記高−k誘電体操と前記誘電体層との間に配設された中間層とを含み、該中間層は高−k材料、ケイ素および窒素を含む。
【0027】
本発明の第2の態様の好ましい実施形態として、前述のいずれかの実施形態のデバイスにおいて、誘電体スタックが少なくともケイ素と窒素とを含む誘電体層をさらに含むデバイスが開示される。
【0028】
本発明の第2の態様の一実施形態として、前述のいずれかの実施形態のデバイスにおいて、誘電体スタックは結晶化温度によって特徴付けられ、誘電体スタックの結晶化温度は高−k材料の結晶化温度よりも高いデバイスが開示される。
【0029】
本発明の第2の態様の好ましい実施形態として、前述のいずれかの実施形態の誘電体スタックにおいて、誘電体スタックの結晶化温度は800℃乃至1200℃である誘電体スタックが開示される。
【0030】
本発明の他の実施形態において、中間層および誘電体層は、高−k誘電体層を有する半導体基板をプラズマ化学気相成長法(PECVD)またはプラズマ原子層化学気相成長法(PEALCVD)において、窒素含有気相反応物およびケイ素含有気相反応物で処理することによって形成される。
【0031】
本発明の第2の態様の他の実施形態において、高―k層は、半導体基板を原子層堆積法で処理することによって形成される。
【0032】
本発明の第2の態様の他の実施形態として、前述のいずれかの実施形態の誘電体スタックにおいて、高−k誘電体層、中間層、および誘電体層の順序の層が3乃至60回繰り返されている誘電体スタックが開示される。好ましい実施形態においては、誘電体スタックは、高―k誘電体層とこれと隣接する1つの誘電体層との間に中間層が配設され、該中間層は誘電体材料、ケイ素および窒素を含む誘電体スタックが開示される。
【0033】
他の実施形態においては、誘電体層および中間層がさらに酸素を含む。
【0034】
本発明の第2の態様の他の実施形態として、前述のいずれかの実施形態の誘電体スタックにおいて、誘電体層は本質的に高―k材料を含まない誘電体スタックが開示される。好ましい実施形態においては、中間層は高―k材料、窒素およびケイ素と、任意選択的に酸素を含む。他の実施形態として、前述のいずれかの実施形態のスタックは、SiN、SiON、Si3N4からなる群から選択される誘電体層を含む。
本発明の第2の態様の他の実施形態として、前述のいずれかの実施形態の誘電体スタックにおいて、高―k誘電体層が遷移金属酸化物または遷移金属オキシナイトライドからなる群から選択される化合物を含む誘電体スタックが開示される。好ましい実施形態においては、高―k誘電体層は、ZrO2、HfO2、TiO2、Ta2O5、Al2O3、HfOxNy、HfN、および/またはこれらの混合物からなる群から選択される高―k誘電体材料を含む。高―k誘電体材料は、HfO2、HfOxNy、HfNからなる群から選択されることがさらに好ましい。
【0035】
本発明の第2の態様のさらに他の実施形態として、前述のいずれかの実施形態の誘電体スタックにおいて、高―k誘電体層の厚さが0.5nm乃至20nmである誘電体スタックを開示する。
【0036】
本発明の第2の態様のさらに他の実施形態として、前述のいずれかの実施形態の誘電体スタックにおいて、誘電体層の厚さは0.01nm〜20nm、0.05nm〜20nm、0.1nm〜20nm、0.3nm〜20nm、0.5nm〜20nmの範囲である。該厚さは1nmより薄い、0.5nmより薄い、0.3nmより薄いことが好ましい。本発明の第2の態様の一実施形態において、誘電体層の厚さは0.01nm乃至1nm、0.01nm乃至0.5nm、0.01nm乃至0.1nmの厚さを有する。
【0037】
本発明の一実施形態において、中間層はHf、窒素、ケイ素、酸素を含む。
【0038】
スタックの誘電体層は、SiN、SiON、Si3N4からなる群から選択されることが好ましい。
【0039】
本発明の第3の態様においては、MOSトランジスタが開示される。MOSトランジスタは、
ゲート電極と、
ゲート電極下地の頂部表面を有するチャンネル領域と、
ゲート電極とチャンネル領域の頂部表面の間に挿入された誘電体スタックとを含み、誘電体スタックは、少なくとも高―k誘電体材料を含む高―k誘電体層と、少なくともケイ素および窒素を含む誘電体層と、高―k誘電体層と誘電体層の間の配設された中間層とを含み、中間層は高―k材料、ケイ素および窒素を含む。
【0040】
誘電体スタックは本発明の第2の態様に開示された形態を特徴とする。
【図面の簡単な説明】
【0041】
【図1a】本発明の好ましい実施形態による誘電体スタックを形成する方法のフロー図である。
【図1b】本発明の他の好ましい実施形態による誘電体スタックを形成する方法のフロー図である。
【図2】本発明の一実施形態による誘電体スタックの概要図である。
【図3】本発明の一実施形態による集積回路構造の概要図である。
【図4】本発明の好ましい実施形態による集積回路を形成する方法のフロー図である。
【図5a】様々な方法によって得たデバイスのキャパシタ漏れ実験の結果を示す図である。
【図5b】様々な方法によって得たデバイスのキャパシタ漏れ実験の結果を示す図である。
【図5c】様々な方法によって得たデバイスのキャパシタ漏れ実験の結果を示す図である。
【図5d】様々な方法によって得たデバイスのキャパシタ漏れ実験の結果を示す図である。
【図6a】様々な方法によって得た誘電体スタックのTEM写真である。
【図6b】様々な方法によって得た誘電体スタックのTEM写真である。
【図7】本発明のデバイスの好ましい実施形態のToF−SIMS深さプロファイルを示す図である。
【図8a】様々な方法によって得たデバイスのX線−回折スペクトルを示す図である。
【図8b】様々な方法によって得たデバイスのX線−回折スペクトルを示す図である。
【図8c】様々な方法によって得たデバイスのX線−回折スペクトルを示す図である。
【図9】様々な方法によって得たn−MOSFETからのチャンネル電子移動度測定を示す図である。
【図10】異なる方法によって得た30個のダイオード/キャパシタデバイスのゲート漏洩電流の累積分布を示す図である。
【発明を実施するための形態】
【0042】
添付の図面に関して本発明を以下に詳細に説明する。しかし、当業者であれば、本発明を実施するいくつかの他の等しい実施形態または他の方法を想起できることは明らかである。
【0043】
本発明をMOSトランジスタに関連して説明するが、当業者には、本発明の利点を他のトランジスタ構造およびメモリセルキャパシタなどの他の構造に適用できることは明らかであろう。特に、当業者であれば、界面において類似の電気的および物理的特性が望まれる他の状況を想起することができる。
【0044】
本発明の目的のためには、プラズマCVDまたはプラズマALCVD方法は、少なくとも1種の化合物がプラズマ源で処理を受け、それによってラジカルまたはイオンなどの高反応性化学種を生成する工程であることを理解すべきである。
【0045】
高―k誘電体層という用語は、高―k材料を含む層と理解すべきである。高―k材料は酸化ケイ素の誘電率よりも大きな誘電率、好ましくは10を超える誘電率を有する誘電体材料である。
【0046】
高―k材料は遷移金属酸化物もしくは遷移金属オキシナイトライド(酸窒化物)、希土類金属酸化物、希土類金属オキシナイトライドからなる群から選択される高―k材料とすることができる。遷移金属は、例えばTi、Zr、Hf、V、Nb、TaなどIV族またはV族金属とすることができる。希土類金属は、例えばSo、Ce、Pr、Euなどのランタニドとすることができる。ランタニドはランタニド系の元素を意味する。また、高―k材料は、ランタン酸化物、ネオジミウム酸化物、セリウム酸化物とすることができる。金属はハフニウム(Hf)であることが好ましい。高―k材料はZrO2、HfO2、TiO2、Ta2O5、Al2O3、HfOxNy、HfN、および/またはその混合物であることが好ましい。高―k材料はLaAlO3、ZrO2、またはHfO2であることが好ましく、ZrO2またはHfO2がさらに好ましく、HfO2がさらに好ましい。
【0047】
本発明の第1の態様において、誘電体スタックを形成する方法が提供され、該方法は、
高−k誘電体層を半導体基板上に形成するステップと、
半導体基板をプラズマ化学気相成長方法(PECVD)またはプラズマ原子層化学気相成長法(PEALCVD)工程において窒素含有気相反応物およびケイ素含有気相反応物で処理するステップとを含む。
【0048】
形成ステップおよび処理ステップは、積層構造が形成されるようにn回繰り返すことが好ましい。nは、2乃至100回、3乃至70回、3乃至60回、3乃至50回、3乃至40回、2乃至30回、2乃至20回、2乃至10回とすることができる。
【0049】
方法は、誘電体層に隣接したゲート電極を堆積するステップをさらに含むことができる。ゲート電極は誘電体層の頂部に堆積されることが好ましい。ゲート電極は、ポリシリコンまたはポリSiGe(ポリシリコンゲルマニウム)などの導電性又は半導電性材料とすることができる。
【0050】
高―k誘電体層はALD、ALCVD、MOCVD(有機金属化学気相成長法)またはスパッタによって形成することができる。
【0051】
プラズマ強化の効果は、プラズマによってイオン又はラジカルとして生成された窒素含有化学種の反応性が強化されることに帰することができる。イオン衝突またはラジカルから放出されるエネルギーは、ケイ素と窒素の高―k誘電体層への相互混合、高密度化、および組み込みを促進することの助けとなる。ケイ素および窒素が両方存在することは、高―k誘電体層とゲート電極間の適合性(コンパチビリティ)に貢献する。
【0052】
高―k誘電体層とゲート電極との間の誘電体層は、ポリシリコンと高―k誘電体層との間の高温界面反応を最小にすることに貢献する。
【0053】
図1aは好ましい実施形態による誘電体スタックの形成の例示的順序を示す。順序は半導体基板とゲート電極との間のトランジスタゲート誘電体構造について示している。最初に、半導体基板は後続のALD堆積のために処理することができる(11)。それらの処理は、当業者に知られているように、表面に−OH基を形成するための水、アルコール、又はオゾン処理を含むことができる。続いて、ALDによって第1の高―k誘電体層が半導体基板上に堆積される(12)。誘電体層がPECVDによって第1の高―k層上に堆積される(13)。誘電体層は少なくともSiおよびNを含む。これは同じ装置の異なる反応チャンバー中で行うことができる。この2つのステップの順序はn回繰り返すことができる(14)。続いて、トランジスタゲート電極が誘電体層上に堆積される(15)。
【0054】
随意に、ゲート電極層を堆積する前に、堆積後アニールステップを実施して、フィルムの一体性をさらに高め、スタック中の個々の成分の相互混合を促進し、フィルムスタック中の酸素−窒素比をさらに最適化することができる。
【0055】
図1bは、好ましい実施形態による誘電体スタックを形成する他の例示的順序を示す。順序は半導体基板とゲート電極との間のトランジスタゲート誘電体構造について示されている。最初に、当業者に公知のように、半導体基板は後続のALD堆積のために処理することができる(11)。続いて、ALDによって第1の高―k誘電体層が半導体基板上に堆積される(12)。誘電体層がPEALCVDによって第1の高―k層上に堆積される(13)。このステップ(13)は、高―k誘電体層を有する基板を後続の窒素含有気相反応物およびケイ素含有気相反応物で処理することを含む。誘電体層は少なくともSiおよびNを含む。これは同じ装置の異なる反応チャンバー中で行うことができる。この2つのステップの順序はn回繰り返すことができる(14)。続いて、トランジスタゲート電極が誘電体層上に堆積される(15)。
【0056】
随意に、ゲート電極層堆積の前に堆積後アニールステップを行って、フィルムの一体性をさらに高め、スタック中の個々の成分の相互混合を促進し、フィルムスタック中の酸素−窒素比をさらに最適化することができる。
【0057】
本発明の第2の態様においては、集積回路用の誘電体スタックが開示される。一実施形態として、誘電体スタックはトランジスタゲート電極構造の一部がある。図2にそれらの構造の断面を示す。誘電体スタック(24)は、少なくとも高―k材料を含む高―k誘電体層(21)と、少なくともケイ素と窒素とを含む誘電体層(23)と、高―k誘電体層と誘電体層との間の中間層(22)とを含み、中間層は、高―k誘電体材料、ケイ素および窒素を含む。誘電体スタック(24)はn回繰り返し使うことができる。
【0058】
随意に、誘電体層を基板と高―k誘電体層の間に堆積することができる。この層は上述の誘電体層と同じ特性を有することができる。
【0059】
誘電体スタックの結晶化温度は高―k誘電体層の結晶化温度よりも高く、600℃よりも高く、700℃よりも高く、好ましくは800℃よりも高く、さらに好ましくは900℃よりも高い。該結晶化温度は、800℃乃至1200℃、800℃乃至1100℃、好ましくは900℃乃至1000℃である。
【0060】
ケイ素および窒素含有誘電体層は、HfO2、HfOxNy、またはHfSiONベースの単一誘電体層からなるあらゆる誘電体スタックに比べると、高―k誘電体層と導電性層(例えばポリシリコンゲート電極)との間の界面反応を防止するため、最大の障壁を提供する。
【0061】
図3は集積回路(IC)構造を示す。IC(38)は半導体基板上であって活性領域(36)の上方に形成される。ICは、従来技術で知られている二酸化ケイ素誘電体層の代わりに誘電体スタック(37)を含む。ICはゲート電極(35)と活性領域(36)の上面の間に挿入された誘電体スタック(37)を有する。誘電体スタックは、少なくとも高―k材料を含む高―k誘電体層(32)と、少なくともケイ素および窒素を含む誘電体層(34)と、高―k誘電体層と誘電体層の間の中間層(33)とからなり、中間層は高―k材料、ケイ素および窒素を含む。
【0062】
高―k材料はHfO2またはZrO2であることが好ましく、誘電体層はSi3N4またはSixOyNzからなることが好ましい。中間層はPECVDまたはPEALCVD誘電体層堆積工程においてプラズマ作用によって生成されたHfSiONからなることが好ましい。この層は、高―k材料、ケイ素および窒素の混合物であることが好ましい。この層は高―k材料、ケイ素および窒素の混合物であることが好ましい。
【0063】
好ましい実施形態において、層32、33、34が繰り返し使用される。
【0064】
好ましい実施形態において、ゲート電極(35)はポリシリコンであり、さらに好ましくはポリシリコンゲルマニウムである。
【0065】
高―k誘電体層の厚さは0.5nm乃至20nm、0.5nm乃至10nm、0.5nm乃至5nm、0.5nm乃至1nmである。誘電体層の厚さは0.5nm乃至20nm、0.5nm乃至10nm、0.5nm乃至5nm、0.5nm乃至1nmである。中間層の厚さは0.01nm乃至2nm、0.01nm乃至1nm、0.01nm乃至0.5nmとすることができる。
【0066】
本発明は、金属−ケイ素オキシナイトライドの中間層を形成することによりケイ素と窒素を高―k誘電体層に組み込み、それによって、構造全体の一体性の向上と熱安定性の強化がもたらされるという利点を有する。
【0067】
本発明は、さらに、ゲート酸化物の厚さによって集積回路の収率が犠牲になることを最小にすることができる利点を有する。本発明で提供される誘電体スタックは、高―k誘電体層からの漏れ電流低下の利点を維持しながら、等価酸化物厚さ(EOT)に優れ、特に集積回路とトランジスタの縮小化を可能にするので有益である。
【0068】
好ましい実施形態において、誘電体スタックの形成方法がある。誘電体スタックは、交互に配されたHfO2の層およびSiNの層と、Hf、Si、Nを含む中間層とを含む。該方法を図4に開示する。すなわち、該方法は、
ケイ素表面をALD用に調製するステップ(41)と、
原子層化学成長法(ALCVD)によってケイ素基板上にHfO2の層を形成するステップ(42)と、
HfO2層を有するケイ素基板を、プラズマ化学気相成長法(PECVD)において窒素含有化学種およびケイ素含有化学種で処理するステップ(43)と、ステップ(42)と(43)をn回繰り返す(nは0乃至100の整数、好ましくは2乃至100、3〜70、3〜60、3〜50、3〜40、3〜30、または2〜10)ステップと、次いで、
ポリシリコンゲート電極層を堆積するステップ(45)とを含む。
【0069】
この方法は、HfO2、SiNの交互層、およびHf、SiおよびNを含む中間層からなる誘電体スタックの形成をもたらす。本発明の目的のために、この誘電体スタックは[HfO2/SiN]×Z積層スタックと呼ぶ。ZはHfO2/SiNスタックが繰り返される回数を指す。この誘電体スタックは(1)ケイ素と窒素を高―k材料に組み込むこと、(2)HfSiONを含む中間層を形成することによって得られる利点をもたらす。したがって、高―k/ポリシリコン界面反応が防止され、その結果結晶化に対する高―k材料の熱安定性が向上する。
【0070】
(実施例1)
原子層CVD(ALCVD)による二酸化ハフニウム(HfO2)またはハフニウムオキシナイトライド(HfOxNy)の堆積
第1のHfO2高―k層の堆積は、開始のSiウェーハ表面を専用のALCVD反応器中でHfCl4とH2O前躯体のパルスに逐次的に露出するALCVDによって達成される。ALCVDはそれぞれHfCl4およびH2O前躯体の露出サイクル中の自己制限的な表面反応によって、単一層(未満の)レベルまで正確にHfO2の厚さを制御することを可能にする。
【0071】
代りに、第1のHfOxNy高−k誘電体の堆積は、専用のALCVD反応器中でHfCl4、H2Oおよび/またはNH3前躯体に逐次的に露出することによって達成される。ALCVDのHfOxNy誘電体中の酸素−窒素比は、前のHfCl4露出サイクルの後、NH3に対するH2O前駆体のサイクル比を制御することによって変化させることができる。NH3前躯体のみを用いる場合、形成されたALCVD層は純粋な窒化ハフニウム、HfNである。HfO2またはHfOxNyを製造するのに使用することのできる他の前躯体は、テトラ−キス−ジエチルアミドハフニウム、TDEAH、Hf[N(C2H5)2]4およびオゾン(O3)が挙げられる。
【0072】
HfO2またはHfOxNyの薄い誘電体層を製造する代わりの方法は、適切な前躯体またはターゲットでのMOCVDまたは物理的(スパッタ)堆積である。
【0073】
(実施例2)
プラズマCVD(PECVD)による窒化ケイ素(SiN)の堆積
HfO2高―k誘電体の形成に続いて、PECVD中の遠隔N2−プラズマ+希釈シラン(SiH4)流を用いて、ALCVD反応器ではクラスター化される、極薄の(酸)窒化ケイ素のキャップまたは中間層を容易に堆積することができる。この工程において、ケイ素および窒素化学種は下地の高―k誘電体層の頂部に組み込まれる。上述のCVD工程を2回繰り返して、スタックの製作を完成する。
【0074】
(実施例3)
堆積後アニール(PDA)
堆積後アニールステップは、スタックの一体性をさらに高め、成分間の材料の相互混合を促進するために行われる。誘電体スタック組成物の窒素および酸素含有量に関する最終的な最適化は、適切なアニール温度と共に、酸化、または窒素化または不活性雰囲気のいずれかを選択することによって行うことができる。典型的な不活性ガス雰囲気はN2、Ar、Heを含む。典型的な酸化雰囲気ガスはO2、NO、N2Oを含む。酸素のない典型的な窒素化ガス雰囲気はNH3である。
【0075】
(キャパシタ漏洩実験)
上述の方法によって得たデバイス構造について、キャパシタ漏洩実験を行った。ゲート電極は導電性ポリシリコンゲート電極である。実験の結果を図5および6に示す。
【0076】
誘電体スタックを含むデバイスは以下の方法によって得られる。
【0077】
(図5a−ステップの順序)
Si基板をO3とDI水の混合物で処理して−OH終端の表面を得るステップ、
続いてSi基板をALDチャンバー中でHfCl4とH2O前躯体(1サイクル)で処理し、これを総計80サイクル繰り返し、厚さ約4nmのHfO2の層を得るステップ、
HfO2層を有するSi基板を、PECVDチャンバー中で600℃で15秒間シラン+MRG(マイクロウェーブラジカル発生器)N2プラズマで処理するステップ、
ポリシリコンゲート層を堆積するステップ、及び
ゲート電極を1000℃で後アニールするステップ。
【0078】
(図5b−ステップの順序)
Si基板をO3とDI水の混合物で処理して−OH終端の表面を得るステップ、
続いてSi基板をALDチャンバー中でHfCl4とH2O前躯体(1サイクル)で処理し、これを総計80サイクル繰り返し、厚さ約4nmのHfO2の層を得るステップ、
HfO2層を有するSi基板を、N2プラズマなしに600℃で15秒間シランで処理するステップ、
ポリシリコンゲート層を堆積するステップ、及び
ゲート電極を1000℃で後アニールするステップ。
【0079】
(図5c−ステップの順序)
Si基板をO3とDI水の混合物で処理して−OH終端の表面を得るステップ、
続いてSi基板をALDチャンバー中でHfCl4とH2O前躯体(1サイクル)で処理し、これを総計80サイクル繰り返し、厚さ約4nmのHfO2の層を得るステップ、
HfO2層を有するSi基板を、PECVDチャンバー中で600℃で15秒間MRGN2プラズマで処理するステップ、
ポリシリコンゲート層を堆積するステップ、及び
ゲート電極を1000℃で後アニールするステップ。
【0080】
(図5d−ステップの順序)
Si基板をO3とDI水の混合物で処理して−OH終端の表面を得るステップ、
続いてSi基板をALDチャンバー中でHfCl4とH2O前躯体(1サイクル)で処理し、これを総計80サイクル繰り返し、厚さ約4nmのHfO2の層を得るステップ、
HfO2層を有するSi基板を、N2で処理するステップ、
600℃で15秒間、堆積後アニール(PDA)処理するステップ、
ポリシリコンゲート層を堆積するステップ、及び
ゲート電極を1000℃で後アニールするステップ。
【0081】
図5中の51は100×100μm2のデバイス面積のデバイスを指し、52は50×50μm2のデバイス面積のデバイスを指し、53は30×30μm2のデバイス面積のデバイスを指す。
【0082】
実験5aは良好な面積縮小挙動を有する低漏洩電流キャパシタデバイスを示す。次の比較実験の組において、4nmのHfO2への(a)シランと窒素プラズマ露出、(b)シラン露出のみ、(c)N2−プラズマ露出のみ、(d)N2堆積後アニール(PDA)、の効果が示されている。4nmのHfO2へN2−プラズマ処理を行わない熱シラン露出(図5b)は、図5aと同じ低漏洩電流を達成しなかった。プラズマの強化効果は、プラズマによりイオンまたはラジカルのいずれかとして生成された窒素含有化学種の反応性が高められることに帰することができる。イオン衝突またはラジカルによって放出されたエネルギーは相互混合、高密度化、およびケイ素/窒素のHfO2高―k誘電体への組み込みを促進する。ケイ素および窒素の両方が存在することは、N2−プラズマ処理だけ(図5c)またはN2堆積後アニール処理(図5d)がプラズマCVDSiN−HfO2制御(図5a)と同じ低漏洩電流を達成しないので、4nmのHfO2誘電体のポリシリコン適合性を確立するのに貢献する。したがって、プラズマCVD法堆積工程によって、N2−プラズマ/シランプラズマからHfO2中へケイ素と窒素を組み込むことは、誘電体スタックが望ましい化学的組成物および構造/電気的一体性を有することに貢献する。
【0083】
(界面反応の検討)
ポリシリコンゲートと高―k材料の間の界面反応が減少する効果は図6のTEM断面写真に示されている。図6aは誘電体スタックのTEMを示す。誘電体スタックは以下の方法によって得られる。
Si基板をO3とDI水の混合物で処理して−OH終端表面を得ること、
続いてSi基板をALDチャンバー中でHfCl4とH2O前躯体(1サイクル)で処理し、これを総計80サイクルまで繰り返し、厚さ約4nmのHfO2の層を得ること、
HfO2層を有するSi基板を、PECVDチャンバー中で、600℃で15秒間シラン+MRG(マイクロウェーブラジカル発生器)N2プラズマの混合物で処理すること、
ポリシリコンゲート層を堆積すること、
1000℃でゲート電極を後アニールすること、を有する方法。
【0084】
図6aにおいて、61はHfO2を指し、62はSiN層を指し、63はポリシリコンゲート電極を指す。誘電体スタックは図5aに示す方法で得られた。図6aは、ケイ素と窒素をHfO2の塊またはHfOxNy高―k誘電体層へ組み込むことによって、ハフニウム−ケイ素オキシナイトライド(HfSiON)の中間層が形成され、構造全体の一体化が向上し、ポリシリコン(ゲート電極)との界面反応に対する熱的安定性の向上がもたらされる。中間層形成は、プラズマ化学気相成長法によるケイ素オキシナイトライドの堆積からプラズマ作用に起因して起きる。Hf、O、Si、N成分の相対比率は、個々の層の厚さと堆積パラメーターによって調節することができる。
【0085】
図6bは、下記の方法によって得られる誘電体スタックのTEM画像を示す。即ち、
Si基板をO3とDI水の混合物で処理して−OH終端表面を得ること、
続いてSi基板をALDチャンバー中でHfCl4とH2O前躯体(1サイクル)で処理し、これを総計80サイクルまで繰り返し、厚さ約4nmのHfO2の層を得ること、
ポリシリコンゲート層を堆積すること、
1000℃でゲート電極を後アニールすること、を備えた方法。
【0086】
図6bにおいて、61はHfO2層を指し、64は典型的に界面反応によるHfO2/ポリSi界面である、灰色のコントラストの曇った層を指し、63はポリシリコンゲート電極を指す。
【0087】
図6aにおけるHfO2層とポリシリコンゲート電極間のケイ素に富むSiN層62は効果的な障壁を提供し、HfO2、HfOxNyまたはHfSiOMに基づくあらゆる単一層誘電体に比べて、HfO2層とポリシリコン(ゲート電極)間の望ましくない界面反応を防止する。
【0088】
高―k層をケイ素と窒素に相互混合する実施例は、図7に示したToFSIMS深さプロファイルに示されている。
【0089】
誘電体スタックは、下記の方法によって得られる。即ち、
Si基板をO3とDI水の混合物で処理して−OH終端表面を得ること、
続いてSi基板をALDチャンバー中でHfCl4とH2O前躯体(1サイクル)で処理し、これを総計80サイクルまで繰り返し、厚さ約4nmのHfO2の層を得ること、
HfO2層を有するSi基板を、PECVDチャンバー中で、600℃で15秒間シラン+MRG(マイクロウェーブラジカル発生器)N2プラズマの混合物で処理し、SiN(厚さ約5nm)の層を得ること、
ポリシリコンゲート層を堆積すること、及び
1000℃でゲート電極を後アニールすること、を有する方法。
【0090】
ToFSIMS深さプロファイルはHfN+二次イオン(74)の存在を示す。この図において、71はSiを指し、72はHfを指し、73はSiN2を指し、HfO2層とSiN層の間に中間のHf(Si)オキシナイトライド層が存在することを示している。
【0091】
誘電体スタックの結晶化温度の実験結果を図8に示す。
【0092】
ZrO2やHfO2などの二元酸化物は450乃至550℃の結晶化開始温度を有する。[HfO2/SiN]積層手法は結晶化開始温度を900乃至1000℃へ大きく高める。図8a〜cは、HfCl4/H2Oを30サイクル(図8a)、20サイクル(図8b)、15サイクル(図8c)行った、0.5nmのSiN(10回繰り返し)を有する[HfO2/SiN]×10積層構造のx−線回折スペクトルを示す。5〜10度の2−θの角度間に位置する回折ピークは個々の積層された[HfO2/SiN]層からの反射を表す。増加するアニーリング温度の関数として、29〜31度の2−θ角度に位置する二次x線回折ピークは900℃またはそれ以上で現れ始め、[HfO2/SiN]積層体から相分離したHfO2の結晶化を示している。
【0093】
誘電体スタックは、下記の方法によって得られた。即ち、
Si基板をO3とDI水の混合物で処理して−OH終端表面を得ること、
Si基板をALDチャンバー中でHfCl4とH2O前躯体(1サイクル)で処理し、これを総計yサイクルまで繰り返し、HfO2の層を得て、続いて、
HfO2層を有するSi基板を、PECVDチャンバー中で、550℃でシラン+MRG(マイクロウェーブラジカル発生器)N2プラズマの混合物で処理し、SiNの層を得るステップの順序を10回実施する方法によって得られた。
【0094】
ここで、y=30(図8a)、y=20(図8b)、y=20(図8c)である。
【0095】
図9は、誘電体スタックとして、HfO2(91)、HfO2/SiN(92)、[HfO2/SiN]×2(z=2)積層体(93)で作製したnMOSFETデバイスからのチャンネル電子移動度測定を示す。[HfO2/SiN]×2積層体(93)およびHfO2/SiN(92)はHfO2参照(91)に比べてより高いピークと全体の移動度を有することを見ることができる。
【0096】
誘電体スタックは、下記の方法によって得られる。即ち、
Si基板をO3とDI水の混合物で処理して−OH終端表面を得ること、
Si基板をALDチャンバー中でHfCl4とH2O前躯体(1サイクル)で処理し(条件91については総計80サイクルまで、条件92では60サイクル、条件93では20サイクルまで)、HfO2の層を得ること、
HfO2層を有するSi基板を、PECVDチャンバー中で、550℃でシラン+MRG(マイクロウェーブラジカル発生器)N2プラズマの混合物で処理し、ポリシリコンゲート層(条件92と93についてのみ)のSiNの堆積を得ること、及び
随意に、両方の処理ステップを1回繰り返す(条件93についてのみ)こと、を含む方法によって得られる。
【0097】
図10は、30のダイオード/キャパシタデバイスのサンプルについて、ゲート漏洩電流の累積分布を示す。デバイスは上述の方法(図9の条件91、92、93)によって得られる。HfO2/SiNおよび[HfO2/SiN]×2(z=2)デバイスの両方とも、100%近い収率を与えるが、約30%のHfO2デバイスが漏洩電流分布傾向を満足しない。
【符号の説明】
【0098】
21,32 高―k誘電体層、 22,33 中間層、 23,34 誘電体層、 24,37 誘電体スタック、 31 半導体基板、 35 ゲート電極、 36 活性領域、 38 集積回路
【技術分野】
【0001】
本発明は集積回路製造工程に関し、また高−k材料の多層誘電体スタックを含む集積回路の形成に関し、特に、集積回路中でのこのような誘電体、および多層誘電体スタックを有するMOSトランジスタに関する。
【背景技術】
【0002】
本発明による多層誘電体スタックは、集積回路中の誘電体層である従来技術の二酸化ケイ素に取って代わる。
【0003】
ゲート電極を有する高−k誘電体を従来のCMOSゲートスタックに集積化するとき、2つの主要な工程/熱的安定性の問題に対処し、取り組む必要がある。すなわち、
(1)ポリシリコン堆積の間および/または後続の熱加工の間のいずれにおいても、高−k誘電体とポリシリコンなどのゲート電極間の頂部界面での反応を低減すること、および/または、
(2)ゲート電極堆積工程と相互作用して、電気的漏洩の増加、および/またはドーパント/不純物の拡散通路になる酸素空位および粒界などの構造的な欠陥の形成を招く、結晶化による高−k材料の一体性の低下を最小にすることが重要である。
【発明の概要】
【発明が解決しようとする課題】
【0004】
従来のSiO2−ベースのCMOSゲート誘電体材料(これは非晶質であり、ポリシリコンゲートと100%互換性がある)の知識に基づけば、窒素はホウ素の拡散に対する抵抗を改善するために導入される重要な修正剤であることが知られている。同様に、高−k誘電体において、ポリシリコンゲートからのドーパント(ホウ素)の拡散に対する安定性を向上させるには、金属−オキシナイトライド(MOxNy)の使用または金属酸化物の窒化によって達成することができる(米国特許第6,251,761号)。米国特許第6,251,761号は、電子的有効厚さを低減させたゲート誘電体を含むゲートスタックについて記載している。高−k誘電体はケイ素基板の上に堆積される。次のステップで、高−k誘電体層の遠隔プラズマ窒化を行い、高−k誘電体の上面を窒化物層へ変換する。導電層は窒化物層の上に形成され、CMOSゲートスタックが完成する。
【0005】
米国特許公開公報第2002/0130340 A1号は多層誘電体スタックを開示しており、これは、高−k材料の層と挿入材料の層が交互にある。挿入材料として、Al2O3、AlN、SiN、Si3N4、SiO2が使用できる。該挿入材料は原子層堆積、スパッタ、または蒸着によって堆積することができ、誘電体層上に挿入層が堆積される。各層は50オングストローム未満の厚さであることが好ましい。この構造は高−k材料の結晶化を抑制し防止する。
【課題を解決するための手段】
【0006】
本発明の第1の態様において、誘電体スタックを集積回路構造体の中に形成する方法が開示され、該方法は、
半導体基板上に高−k誘電体層を形成するステップと、
該高−k誘電体層を有する半導体基板を、プラズマ化学気相成長法(PECVD)またはプラズマ原子層化学気相成長法(PEALCVD)において窒素含有気相反応物およびケイ素含有気相反応物で処理するステップとを含む。
【0007】
本発明による工程で、窒素イオンもしくはラジカルなどの反応性の高い化学種およびケイ素化学種は、高−k材料頂部の中に浸透し、それによって中間層の相互混合、高密度化、および形成を促進する。中間層は少なくとも高−k材料と、ケイ素および窒素を含む。高反応性の化学種はプラズマ化学気相成長法(PECVD)またはプラズマ原子層化学気相成長法(PEALCVD)によって形成される。高反応性化学種はラジカルまたはイオンとすることができる。従って、PECVDまたはPEALCVDを用いて、プラズマ中に形成された化学種は下地の高−k誘電体層の頂部に浸透する。
【0008】
ケイ素および窒素が両方存在することは、高−k誘電体層と例えばゲート電極など任意の他の層との間の適合性(compatibility)に寄与する。
【0009】
従来技術の方法に比べて、高−k誘電体層と例えばゲート電極層との間で界面の層が形成されることが回避され、電気的特性の向上がもたらされる。
【0010】
本発明の第1の態様の一実施形態として、前述のいずれかの実施形態の方法において、処理ステップが、少なくともケイ素と窒素を含むが高−k材料を本質的に含まないかまたは全く含まない誘電体層を形成し、かつ、高−k誘電体層と誘電体層との間に少なくとも高―k材料、ケイ素および窒素を含む中間層が形成されることになる方法が開示されている。
【0011】
好ましい実施形態として、誘電体層はSiN、SiONおよびSi3N4からなる群から選択される。
【0012】
本発明の第1の態様の他の実施形態として、前述のいずれかの実施形態の方法において、処理ステップが、高−k誘電体層および誘電体層に隣接する中間層を形成し、該中間層は少なくとも高−k材料、ケイ素および窒素を含む方法が開示される。中間層は高−k誘電体層の頂部にあることが好ましい。処理ステップは、本質的に誘電体層を形成しないか、および/または全く誘電体層を形成しない(非常に薄い層の場合)。
【0013】
本発明の第1の態様の一実施形態として、前述のいずれかの実施形態の方法において、高―k誘電体層を有する基板をさらに酸素含有気相反応物で処理することを含む方法が開示される。この場合、形成された中間層もまた酸素を含む。
【0014】
好ましい実施形態においては、ケイ素含有化合物または気相反応物は、SiH4、Si2H6、Si3H8、SixHyClz、およびこれらの組み合わせからなる群から選択される。他の好ましい実施形態においては、窒素含有化合物は窒素、アンモニア、N2H4、NO、N2O、およびこれらの組み合わせからなる群から選択される。本発明の第1の態様のさらに他の実施形態においては、前述のいずれかの実施形態の方法において、シラン:窒素含有化合物の比は1:1〜1:10000の範囲である方法が開示される。該比は1:1〜1:1000であることが好ましい。
【0015】
本発明の第1の態様の一実施形態として、前述のいずれかの実施形態の方法において、形成ステップと処理ステップを2乃至100回、2乃至50回、10乃至50回、10乃至30回、2乃至10回繰り返すことをさらに含む方法が開示される。
【0016】
本発明の第1の態様の一実施形態として、前述のいずれかの実施形態の方法において、高−k誘電体層が、遷移金属もしくはランタニド酸化物および遷移金属もしくはランタニドオキシナイトライドからなる群から選択される高−k材料を含む方法が開示される。好ましい実施形態においては、高−k材料は、ZrO2、HfO2、TiO2、Ta2O5、Al2O3、HfOxNy、HfN、LaxOy、LaAlO3、および/またはこれらの混合物からなる群から選択される。
【0017】
本発明の好ましい実施形態として、形成ステップは半導体基板を原子層堆積工程で処理することを含む。
【0018】
好ましい実施形態として、高−k材料は、HfO2、HfOxNy、HfNからなる群から選択される。
【0019】
本発明の第1の態様の一実施形態として、前述のいずれかの実施形態の方法において、処理ステップは、プラズマ化学気相成長法(PECVD)のチャンバー中で300〜600℃の範囲の温度で行われる方法が開示される。
【0020】
本発明の第1の態様のさらに他の実施形態として、前述のいずれかの実施形態の方法において、処理ステップは、プラズマ原子層化学気相成長法(PECVD)のチャンバー中で300〜600℃の範囲の温度で行われる方法が開示される。高―k誘電体層を有する半導体基板は前躯体化合物の交互パルスで処理され、該前躯体化合物は窒素含有気相反応物またはケイ素含有気相反応物である。
【0021】
本発明の第1の態様のさらに他の実施形態として、前述のいずれかの実施形態の方法において、処理ステップは、10−3〜100トルの範囲の圧力で行われる方法が開示される。圧力は反応物の組成に応じて変化できる。反応物としてN2の場合、圧力は0.01乃至100トルが好ましく、シラン反応物の場合、圧力は1乃至100ミリトルである。
【0022】
本発明の第1の態様のさらに他の実施形態として、前述のいずれかの実施形態の方法において、処理ステップは、プラズマ中で1010〜1013/反応性化学種cm3の範囲のプラズマ密度で行われる方法が開示される。
【0023】
本発明の第1の態様のさらに他の実施形態として、前述のいずれかの実施形態の方法において、高−k誘電体層の厚さは、0.01nm〜20nm、0.05nm〜20nm、0.1nm〜20nm、0.3nm〜20nm、0.5nm〜20nmの範囲である方法が開示される。誘電体層の厚さは0.01nm〜20nm、0.05nm〜20nm、0.1nm〜20nm、0.3nm〜20nm、0.5nm〜20nmである。該厚さは1nmより薄い、0.5nmより薄い、および0.3nmより薄いことが好ましい。本発明の第1の態様の一実施形態によれば、誘電体層は0.01nm乃至1nm、0.01nm乃至0.5nm、0.01乃至0.1nmの厚さを有する。
【0024】
本発明の第1の態様のさらに他の実施形態として、前述のいずれかの実施形態の方法において、高−k誘電体層の形成ステップは原子層堆積方法(ALD)によって行われる方法が開示される。本発明の第1の態様のさらに他の実施形態として、前述のいずれかの実施形態の方法において、半導体基板を500乃至1000℃の温度でアニールするステップをさらに含む方法が開示される。基板は600乃至900℃の温度でアニールすることが好ましい。アニーリングのステップは各ステップの後に行うこともでき、または誘電体スタック形成の後に行うこともできる。
【0025】
前記実施形態中で述べた方法は、誘電体スタックの上に導電層を堆積するステップをさらに含みうる。該導電層はケイ素を含みうる。導電層はポリシリコン、ポリシリコンゲルマニウム、または金属とすることができる。後続のステップにおいて、誘電体スタックおよび電極層がパターン形成され、所望の集積回路が形成される。
【0026】
本発明の第2の態様においては、集積回路中の誘電体スタックが提供される。該誘電体スタックは、
少なくとも高−k材料を含む高−k誘電体層と、
前記高−k誘電体操と前記誘電体層との間に配設された中間層とを含み、該中間層は高−k材料、ケイ素および窒素を含む。
【0027】
本発明の第2の態様の好ましい実施形態として、前述のいずれかの実施形態のデバイスにおいて、誘電体スタックが少なくともケイ素と窒素とを含む誘電体層をさらに含むデバイスが開示される。
【0028】
本発明の第2の態様の一実施形態として、前述のいずれかの実施形態のデバイスにおいて、誘電体スタックは結晶化温度によって特徴付けられ、誘電体スタックの結晶化温度は高−k材料の結晶化温度よりも高いデバイスが開示される。
【0029】
本発明の第2の態様の好ましい実施形態として、前述のいずれかの実施形態の誘電体スタックにおいて、誘電体スタックの結晶化温度は800℃乃至1200℃である誘電体スタックが開示される。
【0030】
本発明の他の実施形態において、中間層および誘電体層は、高−k誘電体層を有する半導体基板をプラズマ化学気相成長法(PECVD)またはプラズマ原子層化学気相成長法(PEALCVD)において、窒素含有気相反応物およびケイ素含有気相反応物で処理することによって形成される。
【0031】
本発明の第2の態様の他の実施形態において、高―k層は、半導体基板を原子層堆積法で処理することによって形成される。
【0032】
本発明の第2の態様の他の実施形態として、前述のいずれかの実施形態の誘電体スタックにおいて、高−k誘電体層、中間層、および誘電体層の順序の層が3乃至60回繰り返されている誘電体スタックが開示される。好ましい実施形態においては、誘電体スタックは、高―k誘電体層とこれと隣接する1つの誘電体層との間に中間層が配設され、該中間層は誘電体材料、ケイ素および窒素を含む誘電体スタックが開示される。
【0033】
他の実施形態においては、誘電体層および中間層がさらに酸素を含む。
【0034】
本発明の第2の態様の他の実施形態として、前述のいずれかの実施形態の誘電体スタックにおいて、誘電体層は本質的に高―k材料を含まない誘電体スタックが開示される。好ましい実施形態においては、中間層は高―k材料、窒素およびケイ素と、任意選択的に酸素を含む。他の実施形態として、前述のいずれかの実施形態のスタックは、SiN、SiON、Si3N4からなる群から選択される誘電体層を含む。
本発明の第2の態様の他の実施形態として、前述のいずれかの実施形態の誘電体スタックにおいて、高―k誘電体層が遷移金属酸化物または遷移金属オキシナイトライドからなる群から選択される化合物を含む誘電体スタックが開示される。好ましい実施形態においては、高―k誘電体層は、ZrO2、HfO2、TiO2、Ta2O5、Al2O3、HfOxNy、HfN、および/またはこれらの混合物からなる群から選択される高―k誘電体材料を含む。高―k誘電体材料は、HfO2、HfOxNy、HfNからなる群から選択されることがさらに好ましい。
【0035】
本発明の第2の態様のさらに他の実施形態として、前述のいずれかの実施形態の誘電体スタックにおいて、高―k誘電体層の厚さが0.5nm乃至20nmである誘電体スタックを開示する。
【0036】
本発明の第2の態様のさらに他の実施形態として、前述のいずれかの実施形態の誘電体スタックにおいて、誘電体層の厚さは0.01nm〜20nm、0.05nm〜20nm、0.1nm〜20nm、0.3nm〜20nm、0.5nm〜20nmの範囲である。該厚さは1nmより薄い、0.5nmより薄い、0.3nmより薄いことが好ましい。本発明の第2の態様の一実施形態において、誘電体層の厚さは0.01nm乃至1nm、0.01nm乃至0.5nm、0.01nm乃至0.1nmの厚さを有する。
【0037】
本発明の一実施形態において、中間層はHf、窒素、ケイ素、酸素を含む。
【0038】
スタックの誘電体層は、SiN、SiON、Si3N4からなる群から選択されることが好ましい。
【0039】
本発明の第3の態様においては、MOSトランジスタが開示される。MOSトランジスタは、
ゲート電極と、
ゲート電極下地の頂部表面を有するチャンネル領域と、
ゲート電極とチャンネル領域の頂部表面の間に挿入された誘電体スタックとを含み、誘電体スタックは、少なくとも高―k誘電体材料を含む高―k誘電体層と、少なくともケイ素および窒素を含む誘電体層と、高―k誘電体層と誘電体層の間の配設された中間層とを含み、中間層は高―k材料、ケイ素および窒素を含む。
【0040】
誘電体スタックは本発明の第2の態様に開示された形態を特徴とする。
【図面の簡単な説明】
【0041】
【図1a】本発明の好ましい実施形態による誘電体スタックを形成する方法のフロー図である。
【図1b】本発明の他の好ましい実施形態による誘電体スタックを形成する方法のフロー図である。
【図2】本発明の一実施形態による誘電体スタックの概要図である。
【図3】本発明の一実施形態による集積回路構造の概要図である。
【図4】本発明の好ましい実施形態による集積回路を形成する方法のフロー図である。
【図5a】様々な方法によって得たデバイスのキャパシタ漏れ実験の結果を示す図である。
【図5b】様々な方法によって得たデバイスのキャパシタ漏れ実験の結果を示す図である。
【図5c】様々な方法によって得たデバイスのキャパシタ漏れ実験の結果を示す図である。
【図5d】様々な方法によって得たデバイスのキャパシタ漏れ実験の結果を示す図である。
【図6a】様々な方法によって得た誘電体スタックのTEM写真である。
【図6b】様々な方法によって得た誘電体スタックのTEM写真である。
【図7】本発明のデバイスの好ましい実施形態のToF−SIMS深さプロファイルを示す図である。
【図8a】様々な方法によって得たデバイスのX線−回折スペクトルを示す図である。
【図8b】様々な方法によって得たデバイスのX線−回折スペクトルを示す図である。
【図8c】様々な方法によって得たデバイスのX線−回折スペクトルを示す図である。
【図9】様々な方法によって得たn−MOSFETからのチャンネル電子移動度測定を示す図である。
【図10】異なる方法によって得た30個のダイオード/キャパシタデバイスのゲート漏洩電流の累積分布を示す図である。
【発明を実施するための形態】
【0042】
添付の図面に関して本発明を以下に詳細に説明する。しかし、当業者であれば、本発明を実施するいくつかの他の等しい実施形態または他の方法を想起できることは明らかである。
【0043】
本発明をMOSトランジスタに関連して説明するが、当業者には、本発明の利点を他のトランジスタ構造およびメモリセルキャパシタなどの他の構造に適用できることは明らかであろう。特に、当業者であれば、界面において類似の電気的および物理的特性が望まれる他の状況を想起することができる。
【0044】
本発明の目的のためには、プラズマCVDまたはプラズマALCVD方法は、少なくとも1種の化合物がプラズマ源で処理を受け、それによってラジカルまたはイオンなどの高反応性化学種を生成する工程であることを理解すべきである。
【0045】
高―k誘電体層という用語は、高―k材料を含む層と理解すべきである。高―k材料は酸化ケイ素の誘電率よりも大きな誘電率、好ましくは10を超える誘電率を有する誘電体材料である。
【0046】
高―k材料は遷移金属酸化物もしくは遷移金属オキシナイトライド(酸窒化物)、希土類金属酸化物、希土類金属オキシナイトライドからなる群から選択される高―k材料とすることができる。遷移金属は、例えばTi、Zr、Hf、V、Nb、TaなどIV族またはV族金属とすることができる。希土類金属は、例えばSo、Ce、Pr、Euなどのランタニドとすることができる。ランタニドはランタニド系の元素を意味する。また、高―k材料は、ランタン酸化物、ネオジミウム酸化物、セリウム酸化物とすることができる。金属はハフニウム(Hf)であることが好ましい。高―k材料はZrO2、HfO2、TiO2、Ta2O5、Al2O3、HfOxNy、HfN、および/またはその混合物であることが好ましい。高―k材料はLaAlO3、ZrO2、またはHfO2であることが好ましく、ZrO2またはHfO2がさらに好ましく、HfO2がさらに好ましい。
【0047】
本発明の第1の態様において、誘電体スタックを形成する方法が提供され、該方法は、
高−k誘電体層を半導体基板上に形成するステップと、
半導体基板をプラズマ化学気相成長方法(PECVD)またはプラズマ原子層化学気相成長法(PEALCVD)工程において窒素含有気相反応物およびケイ素含有気相反応物で処理するステップとを含む。
【0048】
形成ステップおよび処理ステップは、積層構造が形成されるようにn回繰り返すことが好ましい。nは、2乃至100回、3乃至70回、3乃至60回、3乃至50回、3乃至40回、2乃至30回、2乃至20回、2乃至10回とすることができる。
【0049】
方法は、誘電体層に隣接したゲート電極を堆積するステップをさらに含むことができる。ゲート電極は誘電体層の頂部に堆積されることが好ましい。ゲート電極は、ポリシリコンまたはポリSiGe(ポリシリコンゲルマニウム)などの導電性又は半導電性材料とすることができる。
【0050】
高―k誘電体層はALD、ALCVD、MOCVD(有機金属化学気相成長法)またはスパッタによって形成することができる。
【0051】
プラズマ強化の効果は、プラズマによってイオン又はラジカルとして生成された窒素含有化学種の反応性が強化されることに帰することができる。イオン衝突またはラジカルから放出されるエネルギーは、ケイ素と窒素の高―k誘電体層への相互混合、高密度化、および組み込みを促進することの助けとなる。ケイ素および窒素が両方存在することは、高―k誘電体層とゲート電極間の適合性(コンパチビリティ)に貢献する。
【0052】
高―k誘電体層とゲート電極との間の誘電体層は、ポリシリコンと高―k誘電体層との間の高温界面反応を最小にすることに貢献する。
【0053】
図1aは好ましい実施形態による誘電体スタックの形成の例示的順序を示す。順序は半導体基板とゲート電極との間のトランジスタゲート誘電体構造について示している。最初に、半導体基板は後続のALD堆積のために処理することができる(11)。それらの処理は、当業者に知られているように、表面に−OH基を形成するための水、アルコール、又はオゾン処理を含むことができる。続いて、ALDによって第1の高―k誘電体層が半導体基板上に堆積される(12)。誘電体層がPECVDによって第1の高―k層上に堆積される(13)。誘電体層は少なくともSiおよびNを含む。これは同じ装置の異なる反応チャンバー中で行うことができる。この2つのステップの順序はn回繰り返すことができる(14)。続いて、トランジスタゲート電極が誘電体層上に堆積される(15)。
【0054】
随意に、ゲート電極層を堆積する前に、堆積後アニールステップを実施して、フィルムの一体性をさらに高め、スタック中の個々の成分の相互混合を促進し、フィルムスタック中の酸素−窒素比をさらに最適化することができる。
【0055】
図1bは、好ましい実施形態による誘電体スタックを形成する他の例示的順序を示す。順序は半導体基板とゲート電極との間のトランジスタゲート誘電体構造について示されている。最初に、当業者に公知のように、半導体基板は後続のALD堆積のために処理することができる(11)。続いて、ALDによって第1の高―k誘電体層が半導体基板上に堆積される(12)。誘電体層がPEALCVDによって第1の高―k層上に堆積される(13)。このステップ(13)は、高―k誘電体層を有する基板を後続の窒素含有気相反応物およびケイ素含有気相反応物で処理することを含む。誘電体層は少なくともSiおよびNを含む。これは同じ装置の異なる反応チャンバー中で行うことができる。この2つのステップの順序はn回繰り返すことができる(14)。続いて、トランジスタゲート電極が誘電体層上に堆積される(15)。
【0056】
随意に、ゲート電極層堆積の前に堆積後アニールステップを行って、フィルムの一体性をさらに高め、スタック中の個々の成分の相互混合を促進し、フィルムスタック中の酸素−窒素比をさらに最適化することができる。
【0057】
本発明の第2の態様においては、集積回路用の誘電体スタックが開示される。一実施形態として、誘電体スタックはトランジスタゲート電極構造の一部がある。図2にそれらの構造の断面を示す。誘電体スタック(24)は、少なくとも高―k材料を含む高―k誘電体層(21)と、少なくともケイ素と窒素とを含む誘電体層(23)と、高―k誘電体層と誘電体層との間の中間層(22)とを含み、中間層は、高―k誘電体材料、ケイ素および窒素を含む。誘電体スタック(24)はn回繰り返し使うことができる。
【0058】
随意に、誘電体層を基板と高―k誘電体層の間に堆積することができる。この層は上述の誘電体層と同じ特性を有することができる。
【0059】
誘電体スタックの結晶化温度は高―k誘電体層の結晶化温度よりも高く、600℃よりも高く、700℃よりも高く、好ましくは800℃よりも高く、さらに好ましくは900℃よりも高い。該結晶化温度は、800℃乃至1200℃、800℃乃至1100℃、好ましくは900℃乃至1000℃である。
【0060】
ケイ素および窒素含有誘電体層は、HfO2、HfOxNy、またはHfSiONベースの単一誘電体層からなるあらゆる誘電体スタックに比べると、高―k誘電体層と導電性層(例えばポリシリコンゲート電極)との間の界面反応を防止するため、最大の障壁を提供する。
【0061】
図3は集積回路(IC)構造を示す。IC(38)は半導体基板上であって活性領域(36)の上方に形成される。ICは、従来技術で知られている二酸化ケイ素誘電体層の代わりに誘電体スタック(37)を含む。ICはゲート電極(35)と活性領域(36)の上面の間に挿入された誘電体スタック(37)を有する。誘電体スタックは、少なくとも高―k材料を含む高―k誘電体層(32)と、少なくともケイ素および窒素を含む誘電体層(34)と、高―k誘電体層と誘電体層の間の中間層(33)とからなり、中間層は高―k材料、ケイ素および窒素を含む。
【0062】
高―k材料はHfO2またはZrO2であることが好ましく、誘電体層はSi3N4またはSixOyNzからなることが好ましい。中間層はPECVDまたはPEALCVD誘電体層堆積工程においてプラズマ作用によって生成されたHfSiONからなることが好ましい。この層は、高―k材料、ケイ素および窒素の混合物であることが好ましい。この層は高―k材料、ケイ素および窒素の混合物であることが好ましい。
【0063】
好ましい実施形態において、層32、33、34が繰り返し使用される。
【0064】
好ましい実施形態において、ゲート電極(35)はポリシリコンであり、さらに好ましくはポリシリコンゲルマニウムである。
【0065】
高―k誘電体層の厚さは0.5nm乃至20nm、0.5nm乃至10nm、0.5nm乃至5nm、0.5nm乃至1nmである。誘電体層の厚さは0.5nm乃至20nm、0.5nm乃至10nm、0.5nm乃至5nm、0.5nm乃至1nmである。中間層の厚さは0.01nm乃至2nm、0.01nm乃至1nm、0.01nm乃至0.5nmとすることができる。
【0066】
本発明は、金属−ケイ素オキシナイトライドの中間層を形成することによりケイ素と窒素を高―k誘電体層に組み込み、それによって、構造全体の一体性の向上と熱安定性の強化がもたらされるという利点を有する。
【0067】
本発明は、さらに、ゲート酸化物の厚さによって集積回路の収率が犠牲になることを最小にすることができる利点を有する。本発明で提供される誘電体スタックは、高―k誘電体層からの漏れ電流低下の利点を維持しながら、等価酸化物厚さ(EOT)に優れ、特に集積回路とトランジスタの縮小化を可能にするので有益である。
【0068】
好ましい実施形態において、誘電体スタックの形成方法がある。誘電体スタックは、交互に配されたHfO2の層およびSiNの層と、Hf、Si、Nを含む中間層とを含む。該方法を図4に開示する。すなわち、該方法は、
ケイ素表面をALD用に調製するステップ(41)と、
原子層化学成長法(ALCVD)によってケイ素基板上にHfO2の層を形成するステップ(42)と、
HfO2層を有するケイ素基板を、プラズマ化学気相成長法(PECVD)において窒素含有化学種およびケイ素含有化学種で処理するステップ(43)と、ステップ(42)と(43)をn回繰り返す(nは0乃至100の整数、好ましくは2乃至100、3〜70、3〜60、3〜50、3〜40、3〜30、または2〜10)ステップと、次いで、
ポリシリコンゲート電極層を堆積するステップ(45)とを含む。
【0069】
この方法は、HfO2、SiNの交互層、およびHf、SiおよびNを含む中間層からなる誘電体スタックの形成をもたらす。本発明の目的のために、この誘電体スタックは[HfO2/SiN]×Z積層スタックと呼ぶ。ZはHfO2/SiNスタックが繰り返される回数を指す。この誘電体スタックは(1)ケイ素と窒素を高―k材料に組み込むこと、(2)HfSiONを含む中間層を形成することによって得られる利点をもたらす。したがって、高―k/ポリシリコン界面反応が防止され、その結果結晶化に対する高―k材料の熱安定性が向上する。
【0070】
(実施例1)
原子層CVD(ALCVD)による二酸化ハフニウム(HfO2)またはハフニウムオキシナイトライド(HfOxNy)の堆積
第1のHfO2高―k層の堆積は、開始のSiウェーハ表面を専用のALCVD反応器中でHfCl4とH2O前躯体のパルスに逐次的に露出するALCVDによって達成される。ALCVDはそれぞれHfCl4およびH2O前躯体の露出サイクル中の自己制限的な表面反応によって、単一層(未満の)レベルまで正確にHfO2の厚さを制御することを可能にする。
【0071】
代りに、第1のHfOxNy高−k誘電体の堆積は、専用のALCVD反応器中でHfCl4、H2Oおよび/またはNH3前躯体に逐次的に露出することによって達成される。ALCVDのHfOxNy誘電体中の酸素−窒素比は、前のHfCl4露出サイクルの後、NH3に対するH2O前駆体のサイクル比を制御することによって変化させることができる。NH3前躯体のみを用いる場合、形成されたALCVD層は純粋な窒化ハフニウム、HfNである。HfO2またはHfOxNyを製造するのに使用することのできる他の前躯体は、テトラ−キス−ジエチルアミドハフニウム、TDEAH、Hf[N(C2H5)2]4およびオゾン(O3)が挙げられる。
【0072】
HfO2またはHfOxNyの薄い誘電体層を製造する代わりの方法は、適切な前躯体またはターゲットでのMOCVDまたは物理的(スパッタ)堆積である。
【0073】
(実施例2)
プラズマCVD(PECVD)による窒化ケイ素(SiN)の堆積
HfO2高―k誘電体の形成に続いて、PECVD中の遠隔N2−プラズマ+希釈シラン(SiH4)流を用いて、ALCVD反応器ではクラスター化される、極薄の(酸)窒化ケイ素のキャップまたは中間層を容易に堆積することができる。この工程において、ケイ素および窒素化学種は下地の高―k誘電体層の頂部に組み込まれる。上述のCVD工程を2回繰り返して、スタックの製作を完成する。
【0074】
(実施例3)
堆積後アニール(PDA)
堆積後アニールステップは、スタックの一体性をさらに高め、成分間の材料の相互混合を促進するために行われる。誘電体スタック組成物の窒素および酸素含有量に関する最終的な最適化は、適切なアニール温度と共に、酸化、または窒素化または不活性雰囲気のいずれかを選択することによって行うことができる。典型的な不活性ガス雰囲気はN2、Ar、Heを含む。典型的な酸化雰囲気ガスはO2、NO、N2Oを含む。酸素のない典型的な窒素化ガス雰囲気はNH3である。
【0075】
(キャパシタ漏洩実験)
上述の方法によって得たデバイス構造について、キャパシタ漏洩実験を行った。ゲート電極は導電性ポリシリコンゲート電極である。実験の結果を図5および6に示す。
【0076】
誘電体スタックを含むデバイスは以下の方法によって得られる。
【0077】
(図5a−ステップの順序)
Si基板をO3とDI水の混合物で処理して−OH終端の表面を得るステップ、
続いてSi基板をALDチャンバー中でHfCl4とH2O前躯体(1サイクル)で処理し、これを総計80サイクル繰り返し、厚さ約4nmのHfO2の層を得るステップ、
HfO2層を有するSi基板を、PECVDチャンバー中で600℃で15秒間シラン+MRG(マイクロウェーブラジカル発生器)N2プラズマで処理するステップ、
ポリシリコンゲート層を堆積するステップ、及び
ゲート電極を1000℃で後アニールするステップ。
【0078】
(図5b−ステップの順序)
Si基板をO3とDI水の混合物で処理して−OH終端の表面を得るステップ、
続いてSi基板をALDチャンバー中でHfCl4とH2O前躯体(1サイクル)で処理し、これを総計80サイクル繰り返し、厚さ約4nmのHfO2の層を得るステップ、
HfO2層を有するSi基板を、N2プラズマなしに600℃で15秒間シランで処理するステップ、
ポリシリコンゲート層を堆積するステップ、及び
ゲート電極を1000℃で後アニールするステップ。
【0079】
(図5c−ステップの順序)
Si基板をO3とDI水の混合物で処理して−OH終端の表面を得るステップ、
続いてSi基板をALDチャンバー中でHfCl4とH2O前躯体(1サイクル)で処理し、これを総計80サイクル繰り返し、厚さ約4nmのHfO2の層を得るステップ、
HfO2層を有するSi基板を、PECVDチャンバー中で600℃で15秒間MRGN2プラズマで処理するステップ、
ポリシリコンゲート層を堆積するステップ、及び
ゲート電極を1000℃で後アニールするステップ。
【0080】
(図5d−ステップの順序)
Si基板をO3とDI水の混合物で処理して−OH終端の表面を得るステップ、
続いてSi基板をALDチャンバー中でHfCl4とH2O前躯体(1サイクル)で処理し、これを総計80サイクル繰り返し、厚さ約4nmのHfO2の層を得るステップ、
HfO2層を有するSi基板を、N2で処理するステップ、
600℃で15秒間、堆積後アニール(PDA)処理するステップ、
ポリシリコンゲート層を堆積するステップ、及び
ゲート電極を1000℃で後アニールするステップ。
【0081】
図5中の51は100×100μm2のデバイス面積のデバイスを指し、52は50×50μm2のデバイス面積のデバイスを指し、53は30×30μm2のデバイス面積のデバイスを指す。
【0082】
実験5aは良好な面積縮小挙動を有する低漏洩電流キャパシタデバイスを示す。次の比較実験の組において、4nmのHfO2への(a)シランと窒素プラズマ露出、(b)シラン露出のみ、(c)N2−プラズマ露出のみ、(d)N2堆積後アニール(PDA)、の効果が示されている。4nmのHfO2へN2−プラズマ処理を行わない熱シラン露出(図5b)は、図5aと同じ低漏洩電流を達成しなかった。プラズマの強化効果は、プラズマによりイオンまたはラジカルのいずれかとして生成された窒素含有化学種の反応性が高められることに帰することができる。イオン衝突またはラジカルによって放出されたエネルギーは相互混合、高密度化、およびケイ素/窒素のHfO2高―k誘電体への組み込みを促進する。ケイ素および窒素の両方が存在することは、N2−プラズマ処理だけ(図5c)またはN2堆積後アニール処理(図5d)がプラズマCVDSiN−HfO2制御(図5a)と同じ低漏洩電流を達成しないので、4nmのHfO2誘電体のポリシリコン適合性を確立するのに貢献する。したがって、プラズマCVD法堆積工程によって、N2−プラズマ/シランプラズマからHfO2中へケイ素と窒素を組み込むことは、誘電体スタックが望ましい化学的組成物および構造/電気的一体性を有することに貢献する。
【0083】
(界面反応の検討)
ポリシリコンゲートと高―k材料の間の界面反応が減少する効果は図6のTEM断面写真に示されている。図6aは誘電体スタックのTEMを示す。誘電体スタックは以下の方法によって得られる。
Si基板をO3とDI水の混合物で処理して−OH終端表面を得ること、
続いてSi基板をALDチャンバー中でHfCl4とH2O前躯体(1サイクル)で処理し、これを総計80サイクルまで繰り返し、厚さ約4nmのHfO2の層を得ること、
HfO2層を有するSi基板を、PECVDチャンバー中で、600℃で15秒間シラン+MRG(マイクロウェーブラジカル発生器)N2プラズマの混合物で処理すること、
ポリシリコンゲート層を堆積すること、
1000℃でゲート電極を後アニールすること、を有する方法。
【0084】
図6aにおいて、61はHfO2を指し、62はSiN層を指し、63はポリシリコンゲート電極を指す。誘電体スタックは図5aに示す方法で得られた。図6aは、ケイ素と窒素をHfO2の塊またはHfOxNy高―k誘電体層へ組み込むことによって、ハフニウム−ケイ素オキシナイトライド(HfSiON)の中間層が形成され、構造全体の一体化が向上し、ポリシリコン(ゲート電極)との界面反応に対する熱的安定性の向上がもたらされる。中間層形成は、プラズマ化学気相成長法によるケイ素オキシナイトライドの堆積からプラズマ作用に起因して起きる。Hf、O、Si、N成分の相対比率は、個々の層の厚さと堆積パラメーターによって調節することができる。
【0085】
図6bは、下記の方法によって得られる誘電体スタックのTEM画像を示す。即ち、
Si基板をO3とDI水の混合物で処理して−OH終端表面を得ること、
続いてSi基板をALDチャンバー中でHfCl4とH2O前躯体(1サイクル)で処理し、これを総計80サイクルまで繰り返し、厚さ約4nmのHfO2の層を得ること、
ポリシリコンゲート層を堆積すること、
1000℃でゲート電極を後アニールすること、を備えた方法。
【0086】
図6bにおいて、61はHfO2層を指し、64は典型的に界面反応によるHfO2/ポリSi界面である、灰色のコントラストの曇った層を指し、63はポリシリコンゲート電極を指す。
【0087】
図6aにおけるHfO2層とポリシリコンゲート電極間のケイ素に富むSiN層62は効果的な障壁を提供し、HfO2、HfOxNyまたはHfSiOMに基づくあらゆる単一層誘電体に比べて、HfO2層とポリシリコン(ゲート電極)間の望ましくない界面反応を防止する。
【0088】
高―k層をケイ素と窒素に相互混合する実施例は、図7に示したToFSIMS深さプロファイルに示されている。
【0089】
誘電体スタックは、下記の方法によって得られる。即ち、
Si基板をO3とDI水の混合物で処理して−OH終端表面を得ること、
続いてSi基板をALDチャンバー中でHfCl4とH2O前躯体(1サイクル)で処理し、これを総計80サイクルまで繰り返し、厚さ約4nmのHfO2の層を得ること、
HfO2層を有するSi基板を、PECVDチャンバー中で、600℃で15秒間シラン+MRG(マイクロウェーブラジカル発生器)N2プラズマの混合物で処理し、SiN(厚さ約5nm)の層を得ること、
ポリシリコンゲート層を堆積すること、及び
1000℃でゲート電極を後アニールすること、を有する方法。
【0090】
ToFSIMS深さプロファイルはHfN+二次イオン(74)の存在を示す。この図において、71はSiを指し、72はHfを指し、73はSiN2を指し、HfO2層とSiN層の間に中間のHf(Si)オキシナイトライド層が存在することを示している。
【0091】
誘電体スタックの結晶化温度の実験結果を図8に示す。
【0092】
ZrO2やHfO2などの二元酸化物は450乃至550℃の結晶化開始温度を有する。[HfO2/SiN]積層手法は結晶化開始温度を900乃至1000℃へ大きく高める。図8a〜cは、HfCl4/H2Oを30サイクル(図8a)、20サイクル(図8b)、15サイクル(図8c)行った、0.5nmのSiN(10回繰り返し)を有する[HfO2/SiN]×10積層構造のx−線回折スペクトルを示す。5〜10度の2−θの角度間に位置する回折ピークは個々の積層された[HfO2/SiN]層からの反射を表す。増加するアニーリング温度の関数として、29〜31度の2−θ角度に位置する二次x線回折ピークは900℃またはそれ以上で現れ始め、[HfO2/SiN]積層体から相分離したHfO2の結晶化を示している。
【0093】
誘電体スタックは、下記の方法によって得られた。即ち、
Si基板をO3とDI水の混合物で処理して−OH終端表面を得ること、
Si基板をALDチャンバー中でHfCl4とH2O前躯体(1サイクル)で処理し、これを総計yサイクルまで繰り返し、HfO2の層を得て、続いて、
HfO2層を有するSi基板を、PECVDチャンバー中で、550℃でシラン+MRG(マイクロウェーブラジカル発生器)N2プラズマの混合物で処理し、SiNの層を得るステップの順序を10回実施する方法によって得られた。
【0094】
ここで、y=30(図8a)、y=20(図8b)、y=20(図8c)である。
【0095】
図9は、誘電体スタックとして、HfO2(91)、HfO2/SiN(92)、[HfO2/SiN]×2(z=2)積層体(93)で作製したnMOSFETデバイスからのチャンネル電子移動度測定を示す。[HfO2/SiN]×2積層体(93)およびHfO2/SiN(92)はHfO2参照(91)に比べてより高いピークと全体の移動度を有することを見ることができる。
【0096】
誘電体スタックは、下記の方法によって得られる。即ち、
Si基板をO3とDI水の混合物で処理して−OH終端表面を得ること、
Si基板をALDチャンバー中でHfCl4とH2O前躯体(1サイクル)で処理し(条件91については総計80サイクルまで、条件92では60サイクル、条件93では20サイクルまで)、HfO2の層を得ること、
HfO2層を有するSi基板を、PECVDチャンバー中で、550℃でシラン+MRG(マイクロウェーブラジカル発生器)N2プラズマの混合物で処理し、ポリシリコンゲート層(条件92と93についてのみ)のSiNの堆積を得ること、及び
随意に、両方の処理ステップを1回繰り返す(条件93についてのみ)こと、を含む方法によって得られる。
【0097】
図10は、30のダイオード/キャパシタデバイスのサンプルについて、ゲート漏洩電流の累積分布を示す。デバイスは上述の方法(図9の条件91、92、93)によって得られる。HfO2/SiNおよび[HfO2/SiN]×2(z=2)デバイスの両方とも、100%近い収率を与えるが、約30%のHfO2デバイスが漏洩電流分布傾向を満足しない。
【符号の説明】
【0098】
21,32 高―k誘電体層、 22,33 中間層、 23,34 誘電体層、 24,37 誘電体スタック、 31 半導体基板、 35 ゲート電極、 36 活性領域、 38 集積回路
【特許請求の範囲】
【請求項1】
MOSトランジスタであって、
ゲート電極と、
ゲート電極下地の頂部表面を有するチャンネル領域と、
ゲート電極とチャンネル領域の頂部表面の間に挿入された誘電体スタックとを含み、
前記誘電体スタックが、
少なくとも高―k材料を含む高―k誘電体層と、
少なくともケイ素および窒素を含む誘電体層と、
前記高―k誘電体層と前記誘電体層の間に配設された中間層とを含み、
該中間層が、少なくとも前記高―k材料、ケイ素および窒素を含み、
前記ゲート電極がポリシリコンまたはポリシリコンゲルマニウムから作製される
MOSトランジスタ。
【請求項2】
前記誘電体スタックの結晶化温度が前記高―k材料の結晶化温度よりも高い請求項1に記載のMOSトランジスタ。
【請求項3】
前記誘電体スタックの結晶化温度が800℃乃至1200℃である請求項1または2に記載のMOSトランジスタ。
【請求項4】
前記高―k誘電体層、前記中間層、および前記誘電体層の順序の構成が、3乃至60回繰り返されている請求項1〜3のいずれか一項に記載のMOSトランジスタ。
【請求項5】
前記誘電体層が酸素をさらに含む請求項1〜4のいずれか一項に記載のMOSトランジスタ。
【請求項6】
前記高―k誘電体層が遷移金属酸化物または遷移金属オキシナイトライドからなる群から選択される化合物を含む請求項1〜5のいずれか一項に記載のMOSトランジスタ。
【請求項7】
前記高―k誘電体層が、ZrO2、HfO2、TiO2、Ta2O5、Al2O3、HfOxNy、HfN、およびこれらの混合物からなる群から選択される化合物を含む請求項1〜6のいずれか一項に記載のMOSトランジスタ。
【請求項8】
前記高―k誘電体層の厚さが0.5nm乃至20nmである請求項1〜7のいずれか一項に記載のMOSトランジスタ。
【請求項9】
前記誘電体層の厚さが0.5nm〜20nmである請求項1〜8のいずれか一項に記載のMOSトランジスタ。
【請求項10】
前記中間層が、Hfおよび窒素、ケイ素、酸素を含む請求項1〜9のいずれか一項に記載のMOSトランジスタ。
【請求項11】
前記誘電体層がSiN、SiONおよびSi3N4からなる群から選択される請求項1〜10のいずれか一項に記載のMOSトランジスタ。
【請求項1】
MOSトランジスタであって、
ゲート電極と、
ゲート電極下地の頂部表面を有するチャンネル領域と、
ゲート電極とチャンネル領域の頂部表面の間に挿入された誘電体スタックとを含み、
前記誘電体スタックが、
少なくとも高―k材料を含む高―k誘電体層と、
少なくともケイ素および窒素を含む誘電体層と、
前記高―k誘電体層と前記誘電体層の間に配設された中間層とを含み、
該中間層が、少なくとも前記高―k材料、ケイ素および窒素を含み、
前記ゲート電極がポリシリコンまたはポリシリコンゲルマニウムから作製される
MOSトランジスタ。
【請求項2】
前記誘電体スタックの結晶化温度が前記高―k材料の結晶化温度よりも高い請求項1に記載のMOSトランジスタ。
【請求項3】
前記誘電体スタックの結晶化温度が800℃乃至1200℃である請求項1または2に記載のMOSトランジスタ。
【請求項4】
前記高―k誘電体層、前記中間層、および前記誘電体層の順序の構成が、3乃至60回繰り返されている請求項1〜3のいずれか一項に記載のMOSトランジスタ。
【請求項5】
前記誘電体層が酸素をさらに含む請求項1〜4のいずれか一項に記載のMOSトランジスタ。
【請求項6】
前記高―k誘電体層が遷移金属酸化物または遷移金属オキシナイトライドからなる群から選択される化合物を含む請求項1〜5のいずれか一項に記載のMOSトランジスタ。
【請求項7】
前記高―k誘電体層が、ZrO2、HfO2、TiO2、Ta2O5、Al2O3、HfOxNy、HfN、およびこれらの混合物からなる群から選択される化合物を含む請求項1〜6のいずれか一項に記載のMOSトランジスタ。
【請求項8】
前記高―k誘電体層の厚さが0.5nm乃至20nmである請求項1〜7のいずれか一項に記載のMOSトランジスタ。
【請求項9】
前記誘電体層の厚さが0.5nm〜20nmである請求項1〜8のいずれか一項に記載のMOSトランジスタ。
【請求項10】
前記中間層が、Hfおよび窒素、ケイ素、酸素を含む請求項1〜9のいずれか一項に記載のMOSトランジスタ。
【請求項11】
前記誘電体層がSiN、SiONおよびSi3N4からなる群から選択される請求項1〜10のいずれか一項に記載のMOSトランジスタ。
【図1a】
【図1b】
【図2】
【図3】
【図4】
【図5a】
【図5b】
【図5c】
【図5d】
【図7】
【図8a】
【図8b】
【図8c】
【図9】
【図10】
【図6a】
【図6b】
【図1b】
【図2】
【図3】
【図4】
【図5a】
【図5b】
【図5c】
【図5d】
【図7】
【図8a】
【図8b】
【図8c】
【図9】
【図10】
【図6a】
【図6b】
【公開番号】特開2010−245548(P2010−245548A)
【公開日】平成22年10月28日(2010.10.28)
【国際特許分類】
【出願番号】特願2010−137515(P2010−137515)
【出願日】平成22年6月16日(2010.6.16)
【分割の表示】特願2004−557681(P2004−557681)の分割
【原出願日】平成15年12月9日(2003.12.9)
【出願人】(591060898)アイメック (302)
【氏名又は名称原語表記】IMEC
【出願人】(505217767)エイエスエム・アメリカ・インコーポレイテッド (4)
【氏名又は名称原語表記】ASM AMERICA INC.
【Fターム(参考)】
【公開日】平成22年10月28日(2010.10.28)
【国際特許分類】
【出願日】平成22年6月16日(2010.6.16)
【分割の表示】特願2004−557681(P2004−557681)の分割
【原出願日】平成15年12月9日(2003.12.9)
【出願人】(591060898)アイメック (302)
【氏名又は名称原語表記】IMEC
【出願人】(505217767)エイエスエム・アメリカ・インコーポレイテッド (4)
【氏名又は名称原語表記】ASM AMERICA INC.
【Fターム(参考)】
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