半導体装置の製造方法
【課題】高耐圧な半導体装置の製造方法を提供する。
【解決手段】半導体層に対してマスクを用いて選択的にイオン注入を行い、半導体層に第1導電型の第1の半導体領域と、前記第1の半導体領域よりも第1導電型不純物濃度が低い第1導電型の第2の半導体領域とを同時に形成する工程と、第1の半導体領域上に第2導電型のソース領域を形成する工程と、第2の半導体領域上であってソース領域との間にゲート電極を挟む位置に第2導電型のドレイン領域を形成する工程と、半導体層におけるゲート電極とドレイン領域との間の表層部にドレイン領域に接しドレイン領域よりも不純物濃度が低い第2導電型のドリフト領域を形成する工程とを備えている。
【解決手段】半導体層に対してマスクを用いて選択的にイオン注入を行い、半導体層に第1導電型の第1の半導体領域と、前記第1の半導体領域よりも第1導電型不純物濃度が低い第1導電型の第2の半導体領域とを同時に形成する工程と、第1の半導体領域上に第2導電型のソース領域を形成する工程と、第2の半導体領域上であってソース領域との間にゲート電極を挟む位置に第2導電型のドレイン領域を形成する工程と、半導体層におけるゲート電極とドレイン領域との間の表層部にドレイン領域に接しドレイン領域よりも不純物濃度が低い第2導電型のドリフト領域を形成する工程とを備えている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【0002】
要求される用途に応じた様々な耐圧系にて横方向拡散型MOS(LDMOS:Lateral Diffusion Metal-Oxide-Semiconductor)構造が知られている(例えば特許文献1)。近年、LDMOSに対しても、低オン抵抗化、高速化を図るため、CMOS(Complementary Metal-Oxide-Semiconductor)同様の微細プロセス、微細設計ルールを適用することが増えてきた。微細設計ルールを適用することで、CMOS並みの短チャネルのLDMOSや、素子全体のサイズを縮小したり、低電圧駆動のLDMOSを設計することができるほか、微細CMOSとLDMOSとを混載した回路設計も可能となる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2007−53257号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明は、高耐圧な半導体装置の製造方法を提供する。
【課題を解決するための手段】
【0005】
本発明の一態様によれば、半導体層に対してマスクを用いて選択的にイオン注入を行い、前記半導体層に第1導電型の第1の半導体領域と、前記第1の半導体領域よりも第1導電型不純物濃度が低い第1導電型の第2の半導体領域とを同時に形成する工程と、前記半導体層上に絶縁膜を介してゲート電極を形成する工程と、前記第1の半導体領域上に第2導電型のソース領域を形成する工程と、前記第2の半導体領域上であって、前記ソース領域との間に前記ゲート電極を挟む位置に第2導電型のドレイン領域を形成する工程と、前記半導体層における前記ゲート電極と前記ドレイン領域との間の表層部に、前記ドレイン領域に接し前記ドレイン領域よりも不純物濃度が低い第2導電型のドリフト領域を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
また、本発明の他の一態様によれば、半導体層に対してマスクを用いて選択的にイオン注入を行い、前記半導体層に第2導電型の第1の半導体領域と、前記第1の半導体領域よりも第2導電型不純物濃度が高い第2導電型の第2の半導体領域とを同時に形成する工程と、前記第1の半導体領域及び前記第2の半導体領域の全面に均一にイオン注入を行い、第1導電型の第3の半導体領域の前記第1の半導体領域上への形成と、前記第3の半導体領域よりも第1導電型不純物濃度が低い第1導電型の第4の半導体領域の前記第2の半導体領域上への形成とを同時に行う工程と、前記半導体層上に絶縁膜を介してゲート電極を形成する工程と、前記第3の半導体領域上に第2導電型のソース領域を形成する工程と、前記第4の半導体領域上であって、前記ソース領域との間に前記ゲート電極を挟む位置に第2導電型のドレイン領域を形成する工程と、前記半導体層における前記ゲート電極と前記ドレイン領域との間の表層部に、前記ドレイン領域に接し前記ドレイン領域よりも不純物濃度が低い第2導電型のドリフト領域を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【0006】
本発明によれば、高耐圧な半導体装置の製造方法が提供される。
【図面の簡単な説明】
【0007】
【図1】本発明の実施形態に係る半導体装置の要部断面構造を示す模式図。
【図2】同半導体装置におけるLDMOSの第1実施形態を示す模式図。
【図3】図2に示すLDMOSの製造方法を示す模式図。
【図4】図3に続く工程を示す模式図。
【図5】図4に続く工程を示す模式図。
【図6】本実施形態で用いられるイオン注入用マスクの平面パターン例を示す模式図。
【図7】LDMOSの第2実施形態を示す模式図。
【図8】図7に示すLDMOSの製造方法を示す模式図。
【図9】図8に続く工程を示す模式図。
【図10】図7に示すLDMOSの他の製造方法を示す模式図。
【図11】図10に続く工程を示す模式図。
【図12】LDMOSの第3実施形態を示す模式図。
【図13】図12に示すLDMOSの製造方法を示す模式図。
【図14】図12に示すLDMOSの他の製造方法を示す模式図。
【図15】LDMOSのさらに他の実施形態を示す模式図。
【図16】LDMOSのさらに他の実施形態を示す模式図。
【発明を実施するための形態】
【0008】
以下、図面を参照し本発明の実施形態について説明する。なお、以下の実施形態では第1導電型をP型、第2導電型をN型として説明するが、第1導電型をN型、第2導電型をP型としても本発明は実現可能である。
【0009】
本実施形態に係る半導体装置は、LDMOS(Lateral Diffusion Metal-Oxide-Semiconductor)構造のFET(Field Effect Transistor)と、CMOS(Complementary Metal-Oxide-Semiconductor)構造のFETとが同じ基板上に混載されて1チップ化された構造を有する。図1に、その要部断面構造を示す。
【0010】
例えばP型の基板11における第1のトランジスタ形成領域101にLDMOS10が形成され、第2のトランジスタ形成領域102にCMOS40が形成されている。基板11における第1のトランジスタ形成領域101には、高濃度P型ウェル領域41と低濃度P型ウェル領域42が形成されている。基板11における第1のトランジスタ形成領域101には、高濃度P型ウェル領域41と低濃度P型ウェル領域42とを有する半導体層50が形成されている。基板11における第2のトランジスタ形成領域102には、P型ウェル領域12とN型ウェル領域13が形成されている。
【0011】
P型ウェル領域12とN型ウェル領域13とは、例えばSTI(Shallow Trench Isolation)構造の絶縁層6によって素子分離されている。これらP型ウェル領域12及びN型ウェル領域13に対して、第1のトランジスタ形成領域101の半導体層50もSTI構造の絶縁層6によって素子分離されている。
【0012】
CMOS40は、P型ウェル領域12上に設けられたNチャネル型MOS20と、N型ウェル領域13上に設けられたPチャネル型MOS30を有する。
【0013】
P型ウェル領域12の表層部には、N+型のソース領域14と、N+型のドレイン領域16とが互いに離間して設けられている。また、P型ウェル領域12の表層部には、ソース領域14よりもN型不純物濃度が低いN型のLDD(Lightly Doped Drain)領域15がソース領域14に隣接して設けられ、さらにドレイン領域16よりもN型不純物濃度が低いN型のLDD領域17がドレイン領域16に隣接して設けられている。
【0014】
LDD領域15とLDD領域17との間のP型ウェル領域12上には、絶縁膜5を介してゲート電極18が設けられている。ゲート電極18の側壁には、サイドウォール絶縁膜19が設けられている。LDD領域15及びLDD領域17は、サイドウォール絶縁膜19の下に位置する。
【0015】
ソース領域14上には、ソース領域14に対して例えばオーミック接触して電気的に接続されたソース電極21が設けられている。ドレイン領域16上には、ドレイン領域16に対して例えばオーミック接触して電気的に接続されたドレイン電極22が設けられている。
【0016】
ゲート電極18に所望のゲート電圧が印加されると、ゲート電極18下のP型ウェル領域12表層部にN型のチャネルが形成され、ソース−ドレイン間が電気的に導通する。
【0017】
一方、N型ウェル領域13の表層部には、P+型のソース領域24と、P+型のドレイン領域26とが互いに離間して設けられている。また、N型ウェル領域13の表層部には、ソース領域24よりもP型不純物濃度が低いP型のLDD領域25がソース領域24に隣接して設けられ、さらにドレイン領域26よりもP型不純物濃度が低いP型のLDD領域27がドレイン領域26に隣接して設けられている。
【0018】
LDD領域25とLDD領域27との間のN型ウェル領域13上には、絶縁膜5を介してゲート電極28が設けられている。ゲート電極28の側壁には、サイドウォール絶縁膜19が設けられている。LDD領域25及びLDD領域27は、サイドウォール絶縁膜19の下に位置する。
【0019】
ソース領域24上には、ソース領域24に対して例えばオーミック接触して電気的に接続されたソース電極31が設けられている。ドレイン領域26上には、ドレイン領域26に対して例えばオーミック接触して電気的に接続されたドレイン電極32が設けられている。
【0020】
ゲート電極28に所望のゲート電圧が印加されると、ゲート電極28下のN型ウェル領域13表層部にP型のチャネルが形成され、ソース−ドレイン間が電気的に導通する。
【0021】
CMOS40の形成時に同時に、CMOS形成で使っているプロセスを利用してLDMOS10も形成される。
【0022】
以下、LDMOS10の構造について説明する。
【0023】
[第1実施形態]
図2は、本発明の第1実施形態に係るLDMOS10の模式断面図を示す。
【0024】
半導体層50の表層部に、P+型のコンタクト領域43、N+型のソース領域44、N型のLDD領域45、P型のチャネル領域46、N−型のドリフト領域47、N+型のドレイン領域48の各不純物拡散領域が形成されている。
【0025】
半導体層50は、高濃度P型ウェル領域41と、これよりもP型不純物濃度が低い低濃度P型ウェル領域42を有する。高濃度P型ウェル領域41は、図1に示すNチャネル型MOS20のP型ウェル領域12と同じイオン注入工程で形成され、高濃度P型ウェル領域41とP型ウェル領域12のP型不純物濃度とプロファイルは実質同じである。また、低濃度P型ウェル領域42も、P型ウェル領域12及び高濃度P型ウェル領域41と同じイオン注入工程で形成され、後述するマスクを使うことで、低濃度P型ウェル領域42は、P型ウェル領域12及び高濃度P型ウェル領域41よりもP型不純物濃度が低くされる。
【0026】
コンタクト領域43、ソース領域44、LDD領域45およびチャネル領域46は、高濃度P型ウェル領域41の表層部に形成されている。ドリフト領域47とドレイン領域48は、低濃度P型ウェル領域42の表層部に形成されている。
【0027】
高濃度P型ウェル領域41と低濃度P型ウェル領域42との間におけるP型不純物濃度の変曲点箇所を、図2において点線で模式的に表す。すなわち、点線よりもソース領域44側はドレイン領域48側よりも実効的なP型の不純物濃度が高く、逆に、点線よりもドレイン領域48側はソース領域44側よりも実効的なP型の不純物濃度が低い。
【0028】
ソース領域44とドレイン領域48との間に、ソース領域44側から順に、LDD領域45、チャネル領域46、ドリフト領域47が形成されている。LDD領域45はソース領域44に接し、チャネル領域46はソース領域44の反対側でLDD領域45に接している。LDD領域45は、ソース領域44及びドレイン領域48よりもN型不純物濃度が低い。ソース領域44におけるLDD領域45と接する部分の反対側にコンタクト領域43が接して設けられている。ドリフト領域47は、ソース領域44及びドレイン領域48よりもN型不純物濃度が低く、ドレイン領域48に接している。
【0029】
コンタクト領域43及びソース領域44の上にはソース電極51が設けられている。ソース電極51は、コンタクト領域43及びソース領域44と例えばオーミック接触して電気的に接続されている。高濃度P型ウェル領域41は、コンタクト領域43を介してソース電位とされる。ドレイン領域48上にはドレイン電極52が設けられ、ドレイン電極52はドレイン領域48と例えばオーミック接触して電気的に接続されている。
【0030】
ソース領域44とドリフト領域47との間における半導体層50表面上には、絶縁膜5を介してゲート電極53が設けられている。ゲート電極53の側壁には、サイドウォール絶縁膜19が設けられている。チャネル領域46はゲート電極53の下に位置し、LDD領域45はサイドウォール絶縁膜19の下に位置する。
【0031】
各不純物拡散領域やゲート電極53は、例えば紙面を貫く方向に延在するストライプ状のパターンで形成されている。あるいは、コンタクト領域43とソース領域44は、紙面を貫く方向に交互もしくはある間隔を保って並んだ構造であってもよい。
【0032】
ゲート電極53に所望のゲート電圧が印加されると、チャネル領域46に反転層が形成され、ソース領域44、LDD領域45、反転層、ドリフト領域47およびドレイン領域48を介して、ソース電極51とドレイン電極52間が電気的に導通し、オン状態とされる。チャネル領域46の不純物濃度の制御により、しきい値電圧が調整される。
【0033】
そして、LDMOSにおいては、比較的N型不純物濃度が低いドリフト領域47を設けることで、ドレインとソース間に逆バイアスが印加された場合、ドリフト領域47が空乏化することで電界を緩和し、素子耐圧を維持する。また、素子に必要とされる耐圧に応じて、ドリフト領域47のN型不純物濃度や横方向長さを調整することで、所望の耐圧を実現できる。
【0034】
本実施形態では、CMOS40とLDMOS10とが同じ基板11に形成され1チップ化されている。例えば、CMOS40はLDMOS10のゲートを駆動するドライバ回路として機能する。CMOS40とLDMOS10との混載チップを製造するにあたって、工程数削減による低コスト化を図るため、CMOS製造で使っているプロセスを利用してLDMOSもあわせて形成する。
【0035】
その場合、LDMOSのウェル領域はCMOSのウェル領域と同じイオン注入工程で形成される。CMOSのウェル領域の不純物濃度が高い場合、LDMOSのドレイン領域と高不純物濃度ウェル領域との接合部の耐圧でLDMOSの素子耐圧が決まってしまう。換言すると、LDMOSの耐圧がCMOSに設定された耐圧で決まってしまうことになる。すなわち、CMOS以上の耐圧が要求されることの多いLDMOSにとって、ドレイン領域下がCMOSと同様の高不純物濃度ウェル領域となるのは適切でない。また、通常LDMOSはドリフト領域のドーズ量と長さによって素子耐圧を決めるのに対し、ドレイン領域直下にて耐圧が決まる構造では、自在に素子耐圧を設計することができなくなる。
【0036】
これに対して本実施形態では、相対的に不純物濃度が異なる高濃度P型ウェル領域41と低濃度P型ウェル領域42をLDMOS形成領域に形成し、LDMOS10のドレイン領域48を低濃度P型ウェル領域42上に形成するようにしている。これにより、ドレイン領域48とその下の低濃度P型ウェル領域42との接合部の耐圧低下を抑制できる。すなわち、LDMOS10の耐圧が、CMOS40の耐圧で決まってしまうことがなく、ドリフト領域47のN型不純物濃度や横方向長さを調整することで、CMOS40よりも高い所望の耐圧を実現できる。
【0037】
また、LDMOS10におけるソース領域44側の下を比較的高不純物濃度の高濃度P型ウェル領域41とすることで逆バイアス印加時のパンチスルーを抑制することができる。
【0038】
なお、図1、2に示す例では、高濃度P型ウェル領域41と低濃度P型ウェル領域42との不純物濃度変曲点(点線で示す)は、ゲート電極53下に位置するが、これに限らず、例えばドリフト領域47下に位置していてもよい。要するに、CMOS用に設計された高不純物濃度の高濃度P型ウェル領域41がドレイン領域48に接しなければよい。
【0039】
次に、図3〜5を参照して、LDMOS10の製造方法について説明する。
【0040】
まず、イオン注入法により、基板11にP型不純物を導入して高濃度P型ウェル領域41と低濃度P型ウェル領域42を同時に形成する。具体的には、図3(a)に示すように、マスク60を用いてイオン注入を行う。
【0041】
マスク60の平面図を図6(a)に示す。マスク60は、第1の開口形成領域60aと、第1の開口形成領域60aよりも単位面積あたりの開口率が低い第2の開口形成領域60bとを有する。第2の開口形成領域60bには例えばストライプ状の遮蔽部61が形成され、その第2の開口形成領域60bにおける他の部分は開口62となっている。なお、遮蔽部パターンは、ストライプ状に限らず、図6(b)に示すように格子状であってもよいし、図6(c)に示すように複数の島状であってもよい。
【0042】
イオン注入のドーズ量は面方向で略均一である。そのイオン注入を、マスク60を用いて行うことで、第2の開口形成領域60bの下の部分へのイオン注入量が相対的に少なくなり、第2の開口形成領域60bの隣で広く開口された第1の開口形成領域60aの下の部分へのイオン注入量が相対的に多くなる。すなわち、図3(b)に示すように、相対的に不純物濃度が高い高濃度P型ウェル領域41と、相対的に不純物濃度が低い低濃度P型ウェル領域42とが一度のイオン注入工程で同時に形成される。
【0043】
高濃度P型ウェル領域41と低濃度P型ウェル領域42との間でP型不純物濃度が大きく変わる不純物濃度変曲点(図3(b)において点線で表す)の位置は、前述した図6(a)に示すマスク60における第2の開口形成領域60bと第1の開口形成領域60aとの境界近傍となる。
【0044】
上記イオン注入は、異なる加速電圧で異なる深さに複数回(複数段)行われ、このイオン注入後、熱処理を行うことで、注入された不純物が基板11中にて活性化・拡散する。したがって、高濃度P型ウェル領域41と低濃度P型ウェル領域42は、それぞれ、膜厚方向に複数の不純物濃度ピークを有する。そして、高濃度P型ウェル領域41と低濃度P型ウェル領域42は、同じイオン注入工程で形成されるため、加速エネルギーも同じとなり高濃度P型ウェル領域41と低濃度P型ウェル領域42は、ほぼ同じ深さに不純物濃度ピークを有する。
【0045】
なお、高濃度P型ウェル領域41と低濃度P型ウェル領域42を形成するイオン注入時には同時に、図1に示すCMOS40におけるNチャネル型MOS20のP型ウェル領域12も形成される。このP型ウェル領域12は、LDMOS10の高濃度P型ウェル領域41と同様に遮蔽部で覆われず、したがってLDMOS10の高濃度P型ウェル領域41とNチャネル型MOS20のP型ウェル領域12とは、比較的高濃度のほぼ同じ不純物濃度とされる。
【0046】
また、上記P型不純物のイオン注入時、基板11におけるPチャネル型MOS30を形成する部分はマスクで覆われP型不純物が注入されない。そして、Pチャネル型MOS30のN型ウェル領域13は、上記P型不純物の注入を行う前あるいは後に、基板11におけるN型ウェル領域13を形成する部分以外をマスクで覆った上でN型不純物の注入を行うことで形成される。
【0047】
以上説明したように、本実施形態によれば、マスク60を用いたイオン注入により、微細ルールで適用されるCMOSのウェル領域濃度条件を変えずに、LDMOS用の低不純物濃度ウェル領域を同時に形成できる。すなわち、CMOSのウェル領域を形成する工程時にあわせてLDMOS用については実効的な不純物濃度が相対的に異なる2つのウェル領域を形成できる。この結果、CMOSと、これよりも耐圧が高いLDMOSとの混載チップの製造にあたって、CMOS用のプロセスを適用でき、LDMOS用に別途工程を追加することがなくコスト低減を図れる。しかも、LDMOSについては、CMOSの設定耐圧に依存しない、所望の高耐圧設計を行うことができる。
【0048】
高濃度P型ウェル領域41と低濃度P型ウェル領域42を形成した後、次に、図3(c)に示すように、高濃度P型ウェル領域41の表層部に、LDMOSのチャネル領域となるP型領域46を選択的なイオン注入及びその後の熱処理により形成する。このP型領域46におけるP型不純物濃度は、所望のゲートしきい値を得るべく設定される。このP型領域46の形成時に、同時にCMOS40におけるPチャネル型MOS30のP型LDD領域25、27も形成される。
【0049】
次に、図4(a)に示すように、半導体層50の表面上に絶縁膜5を形成し、その絶縁膜5上にゲート電極材を形成し、その後ゲート電極材を所望の位置に残るように所望の形状に加工してゲート電極53を形成する。このとき、同時に、CMOS40における絶縁膜5及びゲート電極18、28も形成される。
【0050】
次に、図4(b)に示すように、低濃度P型ウェル領域42上、およびゲート電極53におけるドレイン側の一部をマスク71で覆い、その状態でP型領域46にN型不純物をイオン注入法で注入して、LDD領域となるN型領域45を形成する。N型領域45とP型領域46との境界(PN接合部)は、ゲート電極53におけるソース側の端部付近に位置する。このとき、同時に、CMOS40におけるNチャネル型MOS20のLDD領域15、17も形成される。
【0051】
次に、図4(c)に示すように、N型領域45が形成された部分、およびゲート電極53におけるソース側の一部をマスク72で覆い、その状態で低濃度P型ウェル領域42の表層部に、N型不純物をイオン注入法で注入してドリフト領域となるN−型領域47を形成する。
【0052】
次に、図5(a)に示すように、ゲート電極53におけるゲート長方向の両側壁にサイドウォール絶縁膜19を形成する。このとき、同時に、CMOS40におけるゲート電極18、28の側壁にもサイドウォール絶縁膜19が形成される。
【0053】
次に、図5(b)に示すように、N型領域45の一部、ゲート電極53におけるN−型領域47側の一部、N−型領域47側のサイドウォール絶縁膜19、およびN−型領域47の一部をマスク73で覆う。そして、マスク73で覆われていないN型領域45およびN−型領域47にN型不純物をイオン注入法で注入して、図5(c)に示すようにソース領域44及びドレイン領域48を形成する。このとき、同時に、CMOS40におけるNチャネル型MOS20のソース領域14とドレイン領域16も形成される。
【0054】
その後、図示しないマスクで必要な部分を覆った上で、ソース領域44にP型不純物の選択的イオン注入を行いコンタクト領域43を形成する。このとき、同時に、CMOS40におけるPチャネル型MOS30のソース領域24とドレイン領域26も形成される。
【0055】
その後、LDMOS10及びCMOS40について、ソース電極51、21、31と、ドレイン電極52、22、32を同時に形成して、図1に示す構造が得られる。
【0056】
[第2実施形態]
図7は、LDMOS10の第2実施形態を示す模式図である。なお、上記第1実施形態と同じ要素については同じ符号を付し、その詳細な説明は省略する。
【0057】
本実施形態では、半導体層50を支持する基板11上にN型層80を設け、そのN型層80の上に、高濃度P型ウェル領域41と低濃度P型ウェル領域42とを有する半導体層50が設けられている。
【0058】
N型層80は、素子終端で比較的高不純物濃度のN+層(図示せず)を介して任意の電極に接続されている。これにより、N型層80より上の素子部分は、任意の電位が与えられるN型層80で囲まれ、基板11側電位と分離された構造となる。
【0059】
図8、9は、本実施形態のLDMOSの製造方法を示す。
【0060】
まず、図8(a)に示すようにイオン注入法で基板11にN型不純物を導入して、その後熱処理を行うことで図8(b)に示すようにN型層80を形成する。このイオン注入にはマスクは使われず、基板11面方向に均一なドーズ量で不純物が導入される。
【0061】
次に、イオン注入法により、N型層80にP型不純物を導入して高濃度P型ウェル領域41と低濃度P型ウェル領域42を同時に形成する。具体的には、図9(a)に示すように、前述した第1実施形態と同様にマスク60を用いてイオン注入を行う。
【0062】
このマスク60を用いて基板11にイオン注入を行うことで、相対的に不純物濃度が高い高濃度P型ウェル領域41と、相対的に不純物濃度が低い低濃度P型ウェル領域42とが一度のイオン注入工程で同時に形成される。このときも、同時に、図1に示すCMOS40におけるNチャネル型MOS20のP型ウェル領域12も形成される。
【0063】
その後、前述した図3(c)以降と同様の工程が続けられ、図7に示す構造が得られる。
【0064】
また、図8、9の方法の代わりに、図10、11に示す方法を用いてもよい。
【0065】
この方法では、まず、イオン注入法により基板11にN型不純物を導入して、低濃度N型領域81と高濃度N型領域82とを有するN型層80を形成する。具体的には、図10(a)に示すように、前述したマスク60を用いてイオン注入を行う。
【0066】
このマスク60を用いて基板11にイオン注入を行うことで、相対的に不純物濃度が低い低濃度N型領域81と、相対的に不純物濃度が高い高濃度N型領域82とが一度のイオン注入工程で同時に形成される。
【0067】
次に、図11(a)に示すように、N型層80に対して、マスクを使わずに面方向に均一なドーズ量でP型不純物をイオン注入法で導入する。その後熱処理を行うと、図11(b)に示すように、低濃度N型領域81上に高濃度P型ウェル領域41が、高濃度N型領域82上に低濃度P型ウェル領域42が形成される。
【0068】
すなわち、N型層80に注入されるP型不純物の面方向のドーズ量は均一であるが、低濃度N型領域81におけるP型不純物が導入された部分は相対的にP型不純物濃度が高くなり、高濃度N型領域82におけるP型不純物が導入された部分は相対的にP型不純物濃度が低くなる。
【0069】
以上説明した第2実施形態においても、微細ルールで適用されるCMOSのウェル領域濃度条件を変えずに、LDMOS用の低不純物濃度ウェル領域を同時に形成できる。すなわち、CMOSのウェル領域を形成する工程時にあわせてLDMOS用については実効的な不純物濃度が相対的に異なる2つのウェル領域を形成できる。この結果、CMOSと、これよりも耐圧が高いLDMOSとの混載チップの製造にあたって、CMOS用のプロセスを適用でき、LDMOS用に別途工程を追加することがなくコスト低減を図れる。しかも、LDMOSについては、CMOSの設定耐圧に依存しない、所望の高耐圧設計を行うことができる。
【0070】
[第3実施形態]
次に、図12は、本発明の第3実施形態に係るLDMOSの模式断面図を示す。
【0071】
本実施形態では、低濃度P型ウェル領域42は、さらに2つの領域(第1の領域42aと第2の領域42b)を有する。
【0072】
第1の領域42aは、高濃度P型ウェル領域41側に設けられ、ドリフト領域47におけるゲート電極53側の部分47aに接する。第2の領域42bは、第1の領域42aを挟んで高濃度P型ウェル領域41の反対側に設けられ、ドリフト領域47におけるドレイン領域48側の部分47b及びドレイン領域48に接する。第2の領域42bは、第1の領域42aよりもP型不純物濃度が低い。
【0073】
第1の領域42a及び第2の領域42bの表面に対して、N型不純物イオンが注入され、その後熱処理されることで、ドリフト領域47が形成される。そのN型不純物イオンのドーズ量は第1の領域42a及び第2の領域42bの面方向で略均一であるが、第1の領域42aの方が第2の領域42bよりもP型不純物濃度が高いため、ドリフト領域47には相対的にN型不純物領域の実効的な濃度が異なる2つの部分47a、47bが形成される。
【0074】
第1の領域42aの上で第1の領域42aに接する部分47aは、第2の領域42bの上で第2の領域42bに接する部分47bよりも相対的にN型不純物濃度が低い。
【0075】
ドリフト領域47におけるゲート電極53側の部分47aの不純物濃度を相対的に低くすることで、その部分47aがオフ時(ゲート電極53に閾値以上の電圧が印加されていない時)に完全空乏化して、高いオフ耐圧が得られる。
【0076】
ドリフト領域47におけるドレイン領域48側の部分47bの不純物濃度を相対的に高くすることで、ゲート電極53に閾値以上のフルバイアスが印加されたときに、部分47bの空乏化を抑制して、高いオン耐圧が得られる。本実施形態に係る半導体装置は、例えば、高いオン耐圧が要求されるシステム電源に適している。
【0077】
図13(a)及び(b)は、本実施形態における高濃度P型ウェル領域41及び低濃度P型ウェル領域42の形成方法を示す模式図である。
【0078】
図13(a)に示すように、マスク90を用いて、基板11に対してP型不純物のイオン注入を行うことで、高濃度P型ウェル領域41と低濃度P型ウェル領域42が形成される。
【0079】
マスク90は、第1の開口形成領域と第2の開口形成領域とを有し、第1の開口形成領域はほぼ全面にわたって開口され、その下に高濃度P型ウェル領域41が形成される。
【0080】
第2の開口形成領域は、図6(a)〜(c)を参照して前述したマスクと同様に、例えばストライプ状、格子状、島状の遮蔽部が形成され、第1の開口形成領域よりも単位面積あたりの開口率が低い。さらに、第2の開口形成領域は、第1の領域91と第2の領域92とを有する。第1の領域91は第1の開口形成領域に隣接している。第2の領域92は、第1の領域91を挟んで第1の開口形成領域の反対側に位置し、第1の領域91よりも単位面積あたりの開口率が低い。
【0081】
このため、開口率が相対的に高いマスク90の第1の領域91の下には、相対的にP型不純物濃度が高い第1の領域42aが形成され、開口率が相対的に低いマスク90の第2の領域92の下には、相対的にP型不純物濃度が低い第2の領域42bが形成される(図13(b))。
【0082】
すなわち、本実施形態では、高濃度P型ウェル領域41と、これよりもP型不純物濃度が低い第1の領域42aと、さらにこれよりもP型不純物濃度が低い第2の領域42bとが、同じイオン注入工程にて同時に形成することができる。
【0083】
そして、第1の領域42a及び第2の領域42bの表面に一様にN型不純物を注入することで、相対的にN型の実効不純物濃度が異なる部分47a、47bを有するドリフト領域47が得られる。
【0084】
相対的にP型不純物濃度が異なる第1の領域42a及び第2の領域42bを同時に形成するにあたっては、図14(a)に示すように、相対的に膜厚が異なるマスク93、94を用いてもよい。マスク94の方がマスク93よりも膜厚が厚い。P型不純物イオンは、マスク93、94を通過して基板11内に入り込むように加速電圧が制御される。
【0085】
そして、相対的に膜厚が厚いマスク94を通過して基板11に注入されるイオンの方が、相対的に膜厚が薄いマスク93を通過して基板11に注入されるイオンよりも相対的に注入量が少なくなる。この結果、マスク93の下に相対的にP型不純物濃度が高い第1の領域42aが形成され、マスク94の下に相対的にP型不純物濃度が低い第2の領域42bが形成される。
【0086】
また、図14(b)に示すように、第1の領域から第2の領域にかけて、徐々に膜厚が増大するマスク95を用いてもよい。マスク95において相対的に膜厚が薄い部分の下には相対的にP型不純物濃度が高い領域が形成され、相対的に膜厚が厚い部分の下には相対的にP型不純物濃度が低い領域が形成される。このマスク95を使った場合、第1の領域42aの端から第2の領域42bの端にかけて、徐々にP型不純物濃度が減少する構造を形成することが可能である。
【0087】
低濃度P型ウェル領域42は、図15に示すように、3つの領域(第1の領域42a、第2の領域42b及び第3の領域42c)に分けてもよい。
【0088】
第1の領域42aは、高濃度P型ウェル領域41側に設けられ、ドリフト領域47におけるゲート電極53側の部分47aに接する。第2の領域42bは、第1の領域42aを挟んで高濃度P型ウェル領域41の反対側に設けられ、ドリフト領域47におけるドレイン領域48側の部分47bに接する。第3の領域42cは、ドレイン領域48の下に設けられ、ドレイン領域48に接する。
【0089】
第1の領域42aのP型不純物濃度をQd1、第2の領域42bのP型不純物濃度をQd2、第3の領域42cのP型不純物濃度をQd3とすると、Qd1>Qd2>Qd3が成り立つ。
【0090】
第1の領域42a及び第2の領域42bの表面に対して、N型不純物イオンが注入され、その後熱処理されることで、ドリフト領域47が形成される。そのN型不純物イオンのドーズ量は第1の領域42a及び第2の領域42bの面方向で略均一であるが、第1の領域42aの方が第2の領域42bよりもP型不純物濃度が高いため、ドリフト領域47には相対的に不純物の実効濃度が異なる2つの部分47a、47bが形成される。
【0091】
すなわち、第1の領域42aの上で第1の領域42aに接する部分47aは、第2の領域42bの上で第2の領域42bに接する部分47bよりも相対的にN型不純物濃度が低い。
【0092】
ドリフト領域47におけるゲート電極53側の部分47aの不純物濃度を相対的に低くすることで、その部分47aがオフ時(ゲート電極53に閾値以上の電圧が印加されていない時)に完全空乏化して、高いオフ耐圧が得られる。
【0093】
ドリフト領域47におけるドレイン領域48側の部分47bの不純物濃度を相対的に高くすることで、ゲート電極53に閾値以上のフルバイアスが印加されたときに、部分47bの空乏化を抑制して、高いオン耐圧が得られる。
【0094】
また、本実施形態では、ドレイン領域48下の第3の領域42cを第2の領域42bよりもさらに低不純物濃度とすることで、ドレイン領域48と第3の領域42cとの接合部の耐圧低下をよりいっそう抑制できる。
【0095】
本実施形態は、前述した図7に示す第2実施形態の構造にも適用可能である。その構造を図16に示す。
【0096】
比較的不純物濃度が高いドレイン領域48とN型層80との間の部分の不純物濃度が高いと、ドレイン領域48とN型層80とがパンチスルーして耐圧を低下させる懸念がある。
【0097】
図16に示す構造では、ドレイン領域48とN型層80との間に、不純物濃度をより低下させた第3の領域42cを設けることで、上記パンチスルーを抑制して、高耐圧を得ることができる。
【0098】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【0099】
半導体材料としては例えばシリコンを用いることができるが、これに限らず、他の半導体材料を用いてもよい。また、単元素の半導体に限らず、化合物半導体を用いてもよい。
【符号の説明】
【0100】
10…LDMOS、11…基板、12…P型ウェル領域、13…N型ウェル領域、20…Nチャネル型MOS、30…Pチャネル型MOS、40…CMOS、41…高濃度P型ウェル領域、42…低濃度P型ウェル領域、44…ソース領域、47…ドリフト領域、48…ドレイン領域、51…ソース電極、52…ドレイン電極、53…ゲート電極
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【0002】
要求される用途に応じた様々な耐圧系にて横方向拡散型MOS(LDMOS:Lateral Diffusion Metal-Oxide-Semiconductor)構造が知られている(例えば特許文献1)。近年、LDMOSに対しても、低オン抵抗化、高速化を図るため、CMOS(Complementary Metal-Oxide-Semiconductor)同様の微細プロセス、微細設計ルールを適用することが増えてきた。微細設計ルールを適用することで、CMOS並みの短チャネルのLDMOSや、素子全体のサイズを縮小したり、低電圧駆動のLDMOSを設計することができるほか、微細CMOSとLDMOSとを混載した回路設計も可能となる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2007−53257号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明は、高耐圧な半導体装置の製造方法を提供する。
【課題を解決するための手段】
【0005】
本発明の一態様によれば、半導体層に対してマスクを用いて選択的にイオン注入を行い、前記半導体層に第1導電型の第1の半導体領域と、前記第1の半導体領域よりも第1導電型不純物濃度が低い第1導電型の第2の半導体領域とを同時に形成する工程と、前記半導体層上に絶縁膜を介してゲート電極を形成する工程と、前記第1の半導体領域上に第2導電型のソース領域を形成する工程と、前記第2の半導体領域上であって、前記ソース領域との間に前記ゲート電極を挟む位置に第2導電型のドレイン領域を形成する工程と、前記半導体層における前記ゲート電極と前記ドレイン領域との間の表層部に、前記ドレイン領域に接し前記ドレイン領域よりも不純物濃度が低い第2導電型のドリフト領域を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
また、本発明の他の一態様によれば、半導体層に対してマスクを用いて選択的にイオン注入を行い、前記半導体層に第2導電型の第1の半導体領域と、前記第1の半導体領域よりも第2導電型不純物濃度が高い第2導電型の第2の半導体領域とを同時に形成する工程と、前記第1の半導体領域及び前記第2の半導体領域の全面に均一にイオン注入を行い、第1導電型の第3の半導体領域の前記第1の半導体領域上への形成と、前記第3の半導体領域よりも第1導電型不純物濃度が低い第1導電型の第4の半導体領域の前記第2の半導体領域上への形成とを同時に行う工程と、前記半導体層上に絶縁膜を介してゲート電極を形成する工程と、前記第3の半導体領域上に第2導電型のソース領域を形成する工程と、前記第4の半導体領域上であって、前記ソース領域との間に前記ゲート電極を挟む位置に第2導電型のドレイン領域を形成する工程と、前記半導体層における前記ゲート電極と前記ドレイン領域との間の表層部に、前記ドレイン領域に接し前記ドレイン領域よりも不純物濃度が低い第2導電型のドリフト領域を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【0006】
本発明によれば、高耐圧な半導体装置の製造方法が提供される。
【図面の簡単な説明】
【0007】
【図1】本発明の実施形態に係る半導体装置の要部断面構造を示す模式図。
【図2】同半導体装置におけるLDMOSの第1実施形態を示す模式図。
【図3】図2に示すLDMOSの製造方法を示す模式図。
【図4】図3に続く工程を示す模式図。
【図5】図4に続く工程を示す模式図。
【図6】本実施形態で用いられるイオン注入用マスクの平面パターン例を示す模式図。
【図7】LDMOSの第2実施形態を示す模式図。
【図8】図7に示すLDMOSの製造方法を示す模式図。
【図9】図8に続く工程を示す模式図。
【図10】図7に示すLDMOSの他の製造方法を示す模式図。
【図11】図10に続く工程を示す模式図。
【図12】LDMOSの第3実施形態を示す模式図。
【図13】図12に示すLDMOSの製造方法を示す模式図。
【図14】図12に示すLDMOSの他の製造方法を示す模式図。
【図15】LDMOSのさらに他の実施形態を示す模式図。
【図16】LDMOSのさらに他の実施形態を示す模式図。
【発明を実施するための形態】
【0008】
以下、図面を参照し本発明の実施形態について説明する。なお、以下の実施形態では第1導電型をP型、第2導電型をN型として説明するが、第1導電型をN型、第2導電型をP型としても本発明は実現可能である。
【0009】
本実施形態に係る半導体装置は、LDMOS(Lateral Diffusion Metal-Oxide-Semiconductor)構造のFET(Field Effect Transistor)と、CMOS(Complementary Metal-Oxide-Semiconductor)構造のFETとが同じ基板上に混載されて1チップ化された構造を有する。図1に、その要部断面構造を示す。
【0010】
例えばP型の基板11における第1のトランジスタ形成領域101にLDMOS10が形成され、第2のトランジスタ形成領域102にCMOS40が形成されている。基板11における第1のトランジスタ形成領域101には、高濃度P型ウェル領域41と低濃度P型ウェル領域42が形成されている。基板11における第1のトランジスタ形成領域101には、高濃度P型ウェル領域41と低濃度P型ウェル領域42とを有する半導体層50が形成されている。基板11における第2のトランジスタ形成領域102には、P型ウェル領域12とN型ウェル領域13が形成されている。
【0011】
P型ウェル領域12とN型ウェル領域13とは、例えばSTI(Shallow Trench Isolation)構造の絶縁層6によって素子分離されている。これらP型ウェル領域12及びN型ウェル領域13に対して、第1のトランジスタ形成領域101の半導体層50もSTI構造の絶縁層6によって素子分離されている。
【0012】
CMOS40は、P型ウェル領域12上に設けられたNチャネル型MOS20と、N型ウェル領域13上に設けられたPチャネル型MOS30を有する。
【0013】
P型ウェル領域12の表層部には、N+型のソース領域14と、N+型のドレイン領域16とが互いに離間して設けられている。また、P型ウェル領域12の表層部には、ソース領域14よりもN型不純物濃度が低いN型のLDD(Lightly Doped Drain)領域15がソース領域14に隣接して設けられ、さらにドレイン領域16よりもN型不純物濃度が低いN型のLDD領域17がドレイン領域16に隣接して設けられている。
【0014】
LDD領域15とLDD領域17との間のP型ウェル領域12上には、絶縁膜5を介してゲート電極18が設けられている。ゲート電極18の側壁には、サイドウォール絶縁膜19が設けられている。LDD領域15及びLDD領域17は、サイドウォール絶縁膜19の下に位置する。
【0015】
ソース領域14上には、ソース領域14に対して例えばオーミック接触して電気的に接続されたソース電極21が設けられている。ドレイン領域16上には、ドレイン領域16に対して例えばオーミック接触して電気的に接続されたドレイン電極22が設けられている。
【0016】
ゲート電極18に所望のゲート電圧が印加されると、ゲート電極18下のP型ウェル領域12表層部にN型のチャネルが形成され、ソース−ドレイン間が電気的に導通する。
【0017】
一方、N型ウェル領域13の表層部には、P+型のソース領域24と、P+型のドレイン領域26とが互いに離間して設けられている。また、N型ウェル領域13の表層部には、ソース領域24よりもP型不純物濃度が低いP型のLDD領域25がソース領域24に隣接して設けられ、さらにドレイン領域26よりもP型不純物濃度が低いP型のLDD領域27がドレイン領域26に隣接して設けられている。
【0018】
LDD領域25とLDD領域27との間のN型ウェル領域13上には、絶縁膜5を介してゲート電極28が設けられている。ゲート電極28の側壁には、サイドウォール絶縁膜19が設けられている。LDD領域25及びLDD領域27は、サイドウォール絶縁膜19の下に位置する。
【0019】
ソース領域24上には、ソース領域24に対して例えばオーミック接触して電気的に接続されたソース電極31が設けられている。ドレイン領域26上には、ドレイン領域26に対して例えばオーミック接触して電気的に接続されたドレイン電極32が設けられている。
【0020】
ゲート電極28に所望のゲート電圧が印加されると、ゲート電極28下のN型ウェル領域13表層部にP型のチャネルが形成され、ソース−ドレイン間が電気的に導通する。
【0021】
CMOS40の形成時に同時に、CMOS形成で使っているプロセスを利用してLDMOS10も形成される。
【0022】
以下、LDMOS10の構造について説明する。
【0023】
[第1実施形態]
図2は、本発明の第1実施形態に係るLDMOS10の模式断面図を示す。
【0024】
半導体層50の表層部に、P+型のコンタクト領域43、N+型のソース領域44、N型のLDD領域45、P型のチャネル領域46、N−型のドリフト領域47、N+型のドレイン領域48の各不純物拡散領域が形成されている。
【0025】
半導体層50は、高濃度P型ウェル領域41と、これよりもP型不純物濃度が低い低濃度P型ウェル領域42を有する。高濃度P型ウェル領域41は、図1に示すNチャネル型MOS20のP型ウェル領域12と同じイオン注入工程で形成され、高濃度P型ウェル領域41とP型ウェル領域12のP型不純物濃度とプロファイルは実質同じである。また、低濃度P型ウェル領域42も、P型ウェル領域12及び高濃度P型ウェル領域41と同じイオン注入工程で形成され、後述するマスクを使うことで、低濃度P型ウェル領域42は、P型ウェル領域12及び高濃度P型ウェル領域41よりもP型不純物濃度が低くされる。
【0026】
コンタクト領域43、ソース領域44、LDD領域45およびチャネル領域46は、高濃度P型ウェル領域41の表層部に形成されている。ドリフト領域47とドレイン領域48は、低濃度P型ウェル領域42の表層部に形成されている。
【0027】
高濃度P型ウェル領域41と低濃度P型ウェル領域42との間におけるP型不純物濃度の変曲点箇所を、図2において点線で模式的に表す。すなわち、点線よりもソース領域44側はドレイン領域48側よりも実効的なP型の不純物濃度が高く、逆に、点線よりもドレイン領域48側はソース領域44側よりも実効的なP型の不純物濃度が低い。
【0028】
ソース領域44とドレイン領域48との間に、ソース領域44側から順に、LDD領域45、チャネル領域46、ドリフト領域47が形成されている。LDD領域45はソース領域44に接し、チャネル領域46はソース領域44の反対側でLDD領域45に接している。LDD領域45は、ソース領域44及びドレイン領域48よりもN型不純物濃度が低い。ソース領域44におけるLDD領域45と接する部分の反対側にコンタクト領域43が接して設けられている。ドリフト領域47は、ソース領域44及びドレイン領域48よりもN型不純物濃度が低く、ドレイン領域48に接している。
【0029】
コンタクト領域43及びソース領域44の上にはソース電極51が設けられている。ソース電極51は、コンタクト領域43及びソース領域44と例えばオーミック接触して電気的に接続されている。高濃度P型ウェル領域41は、コンタクト領域43を介してソース電位とされる。ドレイン領域48上にはドレイン電極52が設けられ、ドレイン電極52はドレイン領域48と例えばオーミック接触して電気的に接続されている。
【0030】
ソース領域44とドリフト領域47との間における半導体層50表面上には、絶縁膜5を介してゲート電極53が設けられている。ゲート電極53の側壁には、サイドウォール絶縁膜19が設けられている。チャネル領域46はゲート電極53の下に位置し、LDD領域45はサイドウォール絶縁膜19の下に位置する。
【0031】
各不純物拡散領域やゲート電極53は、例えば紙面を貫く方向に延在するストライプ状のパターンで形成されている。あるいは、コンタクト領域43とソース領域44は、紙面を貫く方向に交互もしくはある間隔を保って並んだ構造であってもよい。
【0032】
ゲート電極53に所望のゲート電圧が印加されると、チャネル領域46に反転層が形成され、ソース領域44、LDD領域45、反転層、ドリフト領域47およびドレイン領域48を介して、ソース電極51とドレイン電極52間が電気的に導通し、オン状態とされる。チャネル領域46の不純物濃度の制御により、しきい値電圧が調整される。
【0033】
そして、LDMOSにおいては、比較的N型不純物濃度が低いドリフト領域47を設けることで、ドレインとソース間に逆バイアスが印加された場合、ドリフト領域47が空乏化することで電界を緩和し、素子耐圧を維持する。また、素子に必要とされる耐圧に応じて、ドリフト領域47のN型不純物濃度や横方向長さを調整することで、所望の耐圧を実現できる。
【0034】
本実施形態では、CMOS40とLDMOS10とが同じ基板11に形成され1チップ化されている。例えば、CMOS40はLDMOS10のゲートを駆動するドライバ回路として機能する。CMOS40とLDMOS10との混載チップを製造するにあたって、工程数削減による低コスト化を図るため、CMOS製造で使っているプロセスを利用してLDMOSもあわせて形成する。
【0035】
その場合、LDMOSのウェル領域はCMOSのウェル領域と同じイオン注入工程で形成される。CMOSのウェル領域の不純物濃度が高い場合、LDMOSのドレイン領域と高不純物濃度ウェル領域との接合部の耐圧でLDMOSの素子耐圧が決まってしまう。換言すると、LDMOSの耐圧がCMOSに設定された耐圧で決まってしまうことになる。すなわち、CMOS以上の耐圧が要求されることの多いLDMOSにとって、ドレイン領域下がCMOSと同様の高不純物濃度ウェル領域となるのは適切でない。また、通常LDMOSはドリフト領域のドーズ量と長さによって素子耐圧を決めるのに対し、ドレイン領域直下にて耐圧が決まる構造では、自在に素子耐圧を設計することができなくなる。
【0036】
これに対して本実施形態では、相対的に不純物濃度が異なる高濃度P型ウェル領域41と低濃度P型ウェル領域42をLDMOS形成領域に形成し、LDMOS10のドレイン領域48を低濃度P型ウェル領域42上に形成するようにしている。これにより、ドレイン領域48とその下の低濃度P型ウェル領域42との接合部の耐圧低下を抑制できる。すなわち、LDMOS10の耐圧が、CMOS40の耐圧で決まってしまうことがなく、ドリフト領域47のN型不純物濃度や横方向長さを調整することで、CMOS40よりも高い所望の耐圧を実現できる。
【0037】
また、LDMOS10におけるソース領域44側の下を比較的高不純物濃度の高濃度P型ウェル領域41とすることで逆バイアス印加時のパンチスルーを抑制することができる。
【0038】
なお、図1、2に示す例では、高濃度P型ウェル領域41と低濃度P型ウェル領域42との不純物濃度変曲点(点線で示す)は、ゲート電極53下に位置するが、これに限らず、例えばドリフト領域47下に位置していてもよい。要するに、CMOS用に設計された高不純物濃度の高濃度P型ウェル領域41がドレイン領域48に接しなければよい。
【0039】
次に、図3〜5を参照して、LDMOS10の製造方法について説明する。
【0040】
まず、イオン注入法により、基板11にP型不純物を導入して高濃度P型ウェル領域41と低濃度P型ウェル領域42を同時に形成する。具体的には、図3(a)に示すように、マスク60を用いてイオン注入を行う。
【0041】
マスク60の平面図を図6(a)に示す。マスク60は、第1の開口形成領域60aと、第1の開口形成領域60aよりも単位面積あたりの開口率が低い第2の開口形成領域60bとを有する。第2の開口形成領域60bには例えばストライプ状の遮蔽部61が形成され、その第2の開口形成領域60bにおける他の部分は開口62となっている。なお、遮蔽部パターンは、ストライプ状に限らず、図6(b)に示すように格子状であってもよいし、図6(c)に示すように複数の島状であってもよい。
【0042】
イオン注入のドーズ量は面方向で略均一である。そのイオン注入を、マスク60を用いて行うことで、第2の開口形成領域60bの下の部分へのイオン注入量が相対的に少なくなり、第2の開口形成領域60bの隣で広く開口された第1の開口形成領域60aの下の部分へのイオン注入量が相対的に多くなる。すなわち、図3(b)に示すように、相対的に不純物濃度が高い高濃度P型ウェル領域41と、相対的に不純物濃度が低い低濃度P型ウェル領域42とが一度のイオン注入工程で同時に形成される。
【0043】
高濃度P型ウェル領域41と低濃度P型ウェル領域42との間でP型不純物濃度が大きく変わる不純物濃度変曲点(図3(b)において点線で表す)の位置は、前述した図6(a)に示すマスク60における第2の開口形成領域60bと第1の開口形成領域60aとの境界近傍となる。
【0044】
上記イオン注入は、異なる加速電圧で異なる深さに複数回(複数段)行われ、このイオン注入後、熱処理を行うことで、注入された不純物が基板11中にて活性化・拡散する。したがって、高濃度P型ウェル領域41と低濃度P型ウェル領域42は、それぞれ、膜厚方向に複数の不純物濃度ピークを有する。そして、高濃度P型ウェル領域41と低濃度P型ウェル領域42は、同じイオン注入工程で形成されるため、加速エネルギーも同じとなり高濃度P型ウェル領域41と低濃度P型ウェル領域42は、ほぼ同じ深さに不純物濃度ピークを有する。
【0045】
なお、高濃度P型ウェル領域41と低濃度P型ウェル領域42を形成するイオン注入時には同時に、図1に示すCMOS40におけるNチャネル型MOS20のP型ウェル領域12も形成される。このP型ウェル領域12は、LDMOS10の高濃度P型ウェル領域41と同様に遮蔽部で覆われず、したがってLDMOS10の高濃度P型ウェル領域41とNチャネル型MOS20のP型ウェル領域12とは、比較的高濃度のほぼ同じ不純物濃度とされる。
【0046】
また、上記P型不純物のイオン注入時、基板11におけるPチャネル型MOS30を形成する部分はマスクで覆われP型不純物が注入されない。そして、Pチャネル型MOS30のN型ウェル領域13は、上記P型不純物の注入を行う前あるいは後に、基板11におけるN型ウェル領域13を形成する部分以外をマスクで覆った上でN型不純物の注入を行うことで形成される。
【0047】
以上説明したように、本実施形態によれば、マスク60を用いたイオン注入により、微細ルールで適用されるCMOSのウェル領域濃度条件を変えずに、LDMOS用の低不純物濃度ウェル領域を同時に形成できる。すなわち、CMOSのウェル領域を形成する工程時にあわせてLDMOS用については実効的な不純物濃度が相対的に異なる2つのウェル領域を形成できる。この結果、CMOSと、これよりも耐圧が高いLDMOSとの混載チップの製造にあたって、CMOS用のプロセスを適用でき、LDMOS用に別途工程を追加することがなくコスト低減を図れる。しかも、LDMOSについては、CMOSの設定耐圧に依存しない、所望の高耐圧設計を行うことができる。
【0048】
高濃度P型ウェル領域41と低濃度P型ウェル領域42を形成した後、次に、図3(c)に示すように、高濃度P型ウェル領域41の表層部に、LDMOSのチャネル領域となるP型領域46を選択的なイオン注入及びその後の熱処理により形成する。このP型領域46におけるP型不純物濃度は、所望のゲートしきい値を得るべく設定される。このP型領域46の形成時に、同時にCMOS40におけるPチャネル型MOS30のP型LDD領域25、27も形成される。
【0049】
次に、図4(a)に示すように、半導体層50の表面上に絶縁膜5を形成し、その絶縁膜5上にゲート電極材を形成し、その後ゲート電極材を所望の位置に残るように所望の形状に加工してゲート電極53を形成する。このとき、同時に、CMOS40における絶縁膜5及びゲート電極18、28も形成される。
【0050】
次に、図4(b)に示すように、低濃度P型ウェル領域42上、およびゲート電極53におけるドレイン側の一部をマスク71で覆い、その状態でP型領域46にN型不純物をイオン注入法で注入して、LDD領域となるN型領域45を形成する。N型領域45とP型領域46との境界(PN接合部)は、ゲート電極53におけるソース側の端部付近に位置する。このとき、同時に、CMOS40におけるNチャネル型MOS20のLDD領域15、17も形成される。
【0051】
次に、図4(c)に示すように、N型領域45が形成された部分、およびゲート電極53におけるソース側の一部をマスク72で覆い、その状態で低濃度P型ウェル領域42の表層部に、N型不純物をイオン注入法で注入してドリフト領域となるN−型領域47を形成する。
【0052】
次に、図5(a)に示すように、ゲート電極53におけるゲート長方向の両側壁にサイドウォール絶縁膜19を形成する。このとき、同時に、CMOS40におけるゲート電極18、28の側壁にもサイドウォール絶縁膜19が形成される。
【0053】
次に、図5(b)に示すように、N型領域45の一部、ゲート電極53におけるN−型領域47側の一部、N−型領域47側のサイドウォール絶縁膜19、およびN−型領域47の一部をマスク73で覆う。そして、マスク73で覆われていないN型領域45およびN−型領域47にN型不純物をイオン注入法で注入して、図5(c)に示すようにソース領域44及びドレイン領域48を形成する。このとき、同時に、CMOS40におけるNチャネル型MOS20のソース領域14とドレイン領域16も形成される。
【0054】
その後、図示しないマスクで必要な部分を覆った上で、ソース領域44にP型不純物の選択的イオン注入を行いコンタクト領域43を形成する。このとき、同時に、CMOS40におけるPチャネル型MOS30のソース領域24とドレイン領域26も形成される。
【0055】
その後、LDMOS10及びCMOS40について、ソース電極51、21、31と、ドレイン電極52、22、32を同時に形成して、図1に示す構造が得られる。
【0056】
[第2実施形態]
図7は、LDMOS10の第2実施形態を示す模式図である。なお、上記第1実施形態と同じ要素については同じ符号を付し、その詳細な説明は省略する。
【0057】
本実施形態では、半導体層50を支持する基板11上にN型層80を設け、そのN型層80の上に、高濃度P型ウェル領域41と低濃度P型ウェル領域42とを有する半導体層50が設けられている。
【0058】
N型層80は、素子終端で比較的高不純物濃度のN+層(図示せず)を介して任意の電極に接続されている。これにより、N型層80より上の素子部分は、任意の電位が与えられるN型層80で囲まれ、基板11側電位と分離された構造となる。
【0059】
図8、9は、本実施形態のLDMOSの製造方法を示す。
【0060】
まず、図8(a)に示すようにイオン注入法で基板11にN型不純物を導入して、その後熱処理を行うことで図8(b)に示すようにN型層80を形成する。このイオン注入にはマスクは使われず、基板11面方向に均一なドーズ量で不純物が導入される。
【0061】
次に、イオン注入法により、N型層80にP型不純物を導入して高濃度P型ウェル領域41と低濃度P型ウェル領域42を同時に形成する。具体的には、図9(a)に示すように、前述した第1実施形態と同様にマスク60を用いてイオン注入を行う。
【0062】
このマスク60を用いて基板11にイオン注入を行うことで、相対的に不純物濃度が高い高濃度P型ウェル領域41と、相対的に不純物濃度が低い低濃度P型ウェル領域42とが一度のイオン注入工程で同時に形成される。このときも、同時に、図1に示すCMOS40におけるNチャネル型MOS20のP型ウェル領域12も形成される。
【0063】
その後、前述した図3(c)以降と同様の工程が続けられ、図7に示す構造が得られる。
【0064】
また、図8、9の方法の代わりに、図10、11に示す方法を用いてもよい。
【0065】
この方法では、まず、イオン注入法により基板11にN型不純物を導入して、低濃度N型領域81と高濃度N型領域82とを有するN型層80を形成する。具体的には、図10(a)に示すように、前述したマスク60を用いてイオン注入を行う。
【0066】
このマスク60を用いて基板11にイオン注入を行うことで、相対的に不純物濃度が低い低濃度N型領域81と、相対的に不純物濃度が高い高濃度N型領域82とが一度のイオン注入工程で同時に形成される。
【0067】
次に、図11(a)に示すように、N型層80に対して、マスクを使わずに面方向に均一なドーズ量でP型不純物をイオン注入法で導入する。その後熱処理を行うと、図11(b)に示すように、低濃度N型領域81上に高濃度P型ウェル領域41が、高濃度N型領域82上に低濃度P型ウェル領域42が形成される。
【0068】
すなわち、N型層80に注入されるP型不純物の面方向のドーズ量は均一であるが、低濃度N型領域81におけるP型不純物が導入された部分は相対的にP型不純物濃度が高くなり、高濃度N型領域82におけるP型不純物が導入された部分は相対的にP型不純物濃度が低くなる。
【0069】
以上説明した第2実施形態においても、微細ルールで適用されるCMOSのウェル領域濃度条件を変えずに、LDMOS用の低不純物濃度ウェル領域を同時に形成できる。すなわち、CMOSのウェル領域を形成する工程時にあわせてLDMOS用については実効的な不純物濃度が相対的に異なる2つのウェル領域を形成できる。この結果、CMOSと、これよりも耐圧が高いLDMOSとの混載チップの製造にあたって、CMOS用のプロセスを適用でき、LDMOS用に別途工程を追加することがなくコスト低減を図れる。しかも、LDMOSについては、CMOSの設定耐圧に依存しない、所望の高耐圧設計を行うことができる。
【0070】
[第3実施形態]
次に、図12は、本発明の第3実施形態に係るLDMOSの模式断面図を示す。
【0071】
本実施形態では、低濃度P型ウェル領域42は、さらに2つの領域(第1の領域42aと第2の領域42b)を有する。
【0072】
第1の領域42aは、高濃度P型ウェル領域41側に設けられ、ドリフト領域47におけるゲート電極53側の部分47aに接する。第2の領域42bは、第1の領域42aを挟んで高濃度P型ウェル領域41の反対側に設けられ、ドリフト領域47におけるドレイン領域48側の部分47b及びドレイン領域48に接する。第2の領域42bは、第1の領域42aよりもP型不純物濃度が低い。
【0073】
第1の領域42a及び第2の領域42bの表面に対して、N型不純物イオンが注入され、その後熱処理されることで、ドリフト領域47が形成される。そのN型不純物イオンのドーズ量は第1の領域42a及び第2の領域42bの面方向で略均一であるが、第1の領域42aの方が第2の領域42bよりもP型不純物濃度が高いため、ドリフト領域47には相対的にN型不純物領域の実効的な濃度が異なる2つの部分47a、47bが形成される。
【0074】
第1の領域42aの上で第1の領域42aに接する部分47aは、第2の領域42bの上で第2の領域42bに接する部分47bよりも相対的にN型不純物濃度が低い。
【0075】
ドリフト領域47におけるゲート電極53側の部分47aの不純物濃度を相対的に低くすることで、その部分47aがオフ時(ゲート電極53に閾値以上の電圧が印加されていない時)に完全空乏化して、高いオフ耐圧が得られる。
【0076】
ドリフト領域47におけるドレイン領域48側の部分47bの不純物濃度を相対的に高くすることで、ゲート電極53に閾値以上のフルバイアスが印加されたときに、部分47bの空乏化を抑制して、高いオン耐圧が得られる。本実施形態に係る半導体装置は、例えば、高いオン耐圧が要求されるシステム電源に適している。
【0077】
図13(a)及び(b)は、本実施形態における高濃度P型ウェル領域41及び低濃度P型ウェル領域42の形成方法を示す模式図である。
【0078】
図13(a)に示すように、マスク90を用いて、基板11に対してP型不純物のイオン注入を行うことで、高濃度P型ウェル領域41と低濃度P型ウェル領域42が形成される。
【0079】
マスク90は、第1の開口形成領域と第2の開口形成領域とを有し、第1の開口形成領域はほぼ全面にわたって開口され、その下に高濃度P型ウェル領域41が形成される。
【0080】
第2の開口形成領域は、図6(a)〜(c)を参照して前述したマスクと同様に、例えばストライプ状、格子状、島状の遮蔽部が形成され、第1の開口形成領域よりも単位面積あたりの開口率が低い。さらに、第2の開口形成領域は、第1の領域91と第2の領域92とを有する。第1の領域91は第1の開口形成領域に隣接している。第2の領域92は、第1の領域91を挟んで第1の開口形成領域の反対側に位置し、第1の領域91よりも単位面積あたりの開口率が低い。
【0081】
このため、開口率が相対的に高いマスク90の第1の領域91の下には、相対的にP型不純物濃度が高い第1の領域42aが形成され、開口率が相対的に低いマスク90の第2の領域92の下には、相対的にP型不純物濃度が低い第2の領域42bが形成される(図13(b))。
【0082】
すなわち、本実施形態では、高濃度P型ウェル領域41と、これよりもP型不純物濃度が低い第1の領域42aと、さらにこれよりもP型不純物濃度が低い第2の領域42bとが、同じイオン注入工程にて同時に形成することができる。
【0083】
そして、第1の領域42a及び第2の領域42bの表面に一様にN型不純物を注入することで、相対的にN型の実効不純物濃度が異なる部分47a、47bを有するドリフト領域47が得られる。
【0084】
相対的にP型不純物濃度が異なる第1の領域42a及び第2の領域42bを同時に形成するにあたっては、図14(a)に示すように、相対的に膜厚が異なるマスク93、94を用いてもよい。マスク94の方がマスク93よりも膜厚が厚い。P型不純物イオンは、マスク93、94を通過して基板11内に入り込むように加速電圧が制御される。
【0085】
そして、相対的に膜厚が厚いマスク94を通過して基板11に注入されるイオンの方が、相対的に膜厚が薄いマスク93を通過して基板11に注入されるイオンよりも相対的に注入量が少なくなる。この結果、マスク93の下に相対的にP型不純物濃度が高い第1の領域42aが形成され、マスク94の下に相対的にP型不純物濃度が低い第2の領域42bが形成される。
【0086】
また、図14(b)に示すように、第1の領域から第2の領域にかけて、徐々に膜厚が増大するマスク95を用いてもよい。マスク95において相対的に膜厚が薄い部分の下には相対的にP型不純物濃度が高い領域が形成され、相対的に膜厚が厚い部分の下には相対的にP型不純物濃度が低い領域が形成される。このマスク95を使った場合、第1の領域42aの端から第2の領域42bの端にかけて、徐々にP型不純物濃度が減少する構造を形成することが可能である。
【0087】
低濃度P型ウェル領域42は、図15に示すように、3つの領域(第1の領域42a、第2の領域42b及び第3の領域42c)に分けてもよい。
【0088】
第1の領域42aは、高濃度P型ウェル領域41側に設けられ、ドリフト領域47におけるゲート電極53側の部分47aに接する。第2の領域42bは、第1の領域42aを挟んで高濃度P型ウェル領域41の反対側に設けられ、ドリフト領域47におけるドレイン領域48側の部分47bに接する。第3の領域42cは、ドレイン領域48の下に設けられ、ドレイン領域48に接する。
【0089】
第1の領域42aのP型不純物濃度をQd1、第2の領域42bのP型不純物濃度をQd2、第3の領域42cのP型不純物濃度をQd3とすると、Qd1>Qd2>Qd3が成り立つ。
【0090】
第1の領域42a及び第2の領域42bの表面に対して、N型不純物イオンが注入され、その後熱処理されることで、ドリフト領域47が形成される。そのN型不純物イオンのドーズ量は第1の領域42a及び第2の領域42bの面方向で略均一であるが、第1の領域42aの方が第2の領域42bよりもP型不純物濃度が高いため、ドリフト領域47には相対的に不純物の実効濃度が異なる2つの部分47a、47bが形成される。
【0091】
すなわち、第1の領域42aの上で第1の領域42aに接する部分47aは、第2の領域42bの上で第2の領域42bに接する部分47bよりも相対的にN型不純物濃度が低い。
【0092】
ドリフト領域47におけるゲート電極53側の部分47aの不純物濃度を相対的に低くすることで、その部分47aがオフ時(ゲート電極53に閾値以上の電圧が印加されていない時)に完全空乏化して、高いオフ耐圧が得られる。
【0093】
ドリフト領域47におけるドレイン領域48側の部分47bの不純物濃度を相対的に高くすることで、ゲート電極53に閾値以上のフルバイアスが印加されたときに、部分47bの空乏化を抑制して、高いオン耐圧が得られる。
【0094】
また、本実施形態では、ドレイン領域48下の第3の領域42cを第2の領域42bよりもさらに低不純物濃度とすることで、ドレイン領域48と第3の領域42cとの接合部の耐圧低下をよりいっそう抑制できる。
【0095】
本実施形態は、前述した図7に示す第2実施形態の構造にも適用可能である。その構造を図16に示す。
【0096】
比較的不純物濃度が高いドレイン領域48とN型層80との間の部分の不純物濃度が高いと、ドレイン領域48とN型層80とがパンチスルーして耐圧を低下させる懸念がある。
【0097】
図16に示す構造では、ドレイン領域48とN型層80との間に、不純物濃度をより低下させた第3の領域42cを設けることで、上記パンチスルーを抑制して、高耐圧を得ることができる。
【0098】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【0099】
半導体材料としては例えばシリコンを用いることができるが、これに限らず、他の半導体材料を用いてもよい。また、単元素の半導体に限らず、化合物半導体を用いてもよい。
【符号の説明】
【0100】
10…LDMOS、11…基板、12…P型ウェル領域、13…N型ウェル領域、20…Nチャネル型MOS、30…Pチャネル型MOS、40…CMOS、41…高濃度P型ウェル領域、42…低濃度P型ウェル領域、44…ソース領域、47…ドリフト領域、48…ドレイン領域、51…ソース電極、52…ドレイン電極、53…ゲート電極
【特許請求の範囲】
【請求項1】
半導体層に対してマスクを用いて選択的にイオン注入を行い、前記半導体層に第1導電型の第1の半導体領域と、前記第1の半導体領域よりも第1導電型不純物濃度が低い第1導電型の第2の半導体領域とを同時に形成する工程と、
前記半導体層上に絶縁膜を介してゲート電極を形成する工程と、
前記第1の半導体領域上に第2導電型のソース領域を形成する工程と、
前記第2の半導体領域上であって、前記ソース領域との間に前記ゲート電極を挟む位置に第2導電型のドレイン領域を形成する工程と、
前記半導体層における前記ゲート電極と前記ドレイン領域との間の表層部に、前記ドレイン領域に接し前記ドレイン領域よりも不純物濃度が低い第2導電型のドリフト領域を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項2】
前記イオン注入のドーズ量は、前記半導体層の面方向で略均一であることを特徴とする請求項1記載の半導体装置の製造方法。
【請求項3】
前記マスクは、第1の開口形成領域と、前記第1の開口形成領域よりも単位面積あたりの開口率が低い第2の開口形成領域とを有し、
前記第1の開口形成領域の下の前記半導体層に前記第1の半導体領域が形成され、前記第2の開口形成領域の下の前記半導体層に前記第2の半導体領域が形成されることを特徴とする請求項1または2に記載の半導体装置の製造方法。
【請求項4】
前記第2の開口形成領域は、
前記第1の開口形成領域に隣接する第1の領域と、
前記第1の領域を挟んで前記第1の開口形成領域の反対側に位置し、前記第1の領域よりも単位面積あたりの開口率が低い第2の領域と、
をさらに有することを特徴とする請求項3記載の半導体装置の製造方法。
【請求項5】
前記第2の開口形成領域は、
前記第1の開口形成領域に隣接する第1の領域と、
前記第1の領域を挟んで前記第1の開口形成領域の反対側に位置し、前記第1の領域よりも膜厚が厚い第2の領域と、
をさらに有することを特徴とする請求項3記載の半導体装置の製造方法。
【請求項6】
半導体層に対してマスクを用いて選択的にイオン注入を行い、前記半導体層に第2導電型の第1の半導体領域と、前記第1の半導体領域よりも第2導電型不純物濃度が高い第2導電型の第2の半導体領域とを同時に形成する工程と、
前記第1の半導体領域及び前記第2の半導体領域の全面に均一にイオン注入を行い、第1導電型の第3の半導体領域の前記第1の半導体領域上への形成と、前記第3の半導体領域よりも第1導電型不純物濃度が低い第1導電型の第4の半導体領域の前記第2の半導体領域上への形成とを同時に行う工程と、
前記半導体層上に絶縁膜を介してゲート電極を形成する工程と、
前記第3の半導体領域上に第2導電型のソース領域を形成する工程と、
前記第4の半導体領域上であって、前記ソース領域との間に前記ゲート電極を挟む位置に第2導電型のドレイン領域を形成する工程と、
前記半導体層における前記ゲート電極と前記ドレイン領域との間の表層部に、前記ドレイン領域に接し前記ドレイン領域よりも不純物濃度が低い第2導電型のドリフト領域を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項1】
半導体層に対してマスクを用いて選択的にイオン注入を行い、前記半導体層に第1導電型の第1の半導体領域と、前記第1の半導体領域よりも第1導電型不純物濃度が低い第1導電型の第2の半導体領域とを同時に形成する工程と、
前記半導体層上に絶縁膜を介してゲート電極を形成する工程と、
前記第1の半導体領域上に第2導電型のソース領域を形成する工程と、
前記第2の半導体領域上であって、前記ソース領域との間に前記ゲート電極を挟む位置に第2導電型のドレイン領域を形成する工程と、
前記半導体層における前記ゲート電極と前記ドレイン領域との間の表層部に、前記ドレイン領域に接し前記ドレイン領域よりも不純物濃度が低い第2導電型のドリフト領域を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項2】
前記イオン注入のドーズ量は、前記半導体層の面方向で略均一であることを特徴とする請求項1記載の半導体装置の製造方法。
【請求項3】
前記マスクは、第1の開口形成領域と、前記第1の開口形成領域よりも単位面積あたりの開口率が低い第2の開口形成領域とを有し、
前記第1の開口形成領域の下の前記半導体層に前記第1の半導体領域が形成され、前記第2の開口形成領域の下の前記半導体層に前記第2の半導体領域が形成されることを特徴とする請求項1または2に記載の半導体装置の製造方法。
【請求項4】
前記第2の開口形成領域は、
前記第1の開口形成領域に隣接する第1の領域と、
前記第1の領域を挟んで前記第1の開口形成領域の反対側に位置し、前記第1の領域よりも単位面積あたりの開口率が低い第2の領域と、
をさらに有することを特徴とする請求項3記載の半導体装置の製造方法。
【請求項5】
前記第2の開口形成領域は、
前記第1の開口形成領域に隣接する第1の領域と、
前記第1の領域を挟んで前記第1の開口形成領域の反対側に位置し、前記第1の領域よりも膜厚が厚い第2の領域と、
をさらに有することを特徴とする請求項3記載の半導体装置の製造方法。
【請求項6】
半導体層に対してマスクを用いて選択的にイオン注入を行い、前記半導体層に第2導電型の第1の半導体領域と、前記第1の半導体領域よりも第2導電型不純物濃度が高い第2導電型の第2の半導体領域とを同時に形成する工程と、
前記第1の半導体領域及び前記第2の半導体領域の全面に均一にイオン注入を行い、第1導電型の第3の半導体領域の前記第1の半導体領域上への形成と、前記第3の半導体領域よりも第1導電型不純物濃度が低い第1導電型の第4の半導体領域の前記第2の半導体領域上への形成とを同時に行う工程と、
前記半導体層上に絶縁膜を介してゲート電極を形成する工程と、
前記第3の半導体領域上に第2導電型のソース領域を形成する工程と、
前記第4の半導体領域上であって、前記ソース領域との間に前記ゲート電極を挟む位置に第2導電型のドレイン領域を形成する工程と、
前記半導体層における前記ゲート電極と前記ドレイン領域との間の表層部に、前記ドレイン領域に接し前記ドレイン領域よりも不純物濃度が低い第2導電型のドリフト領域を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【公開番号】特開2011−97080(P2011−97080A)
【公開日】平成23年5月12日(2011.5.12)
【国際特許分類】
【出願番号】特願2010−292463(P2010−292463)
【出願日】平成22年12月28日(2010.12.28)
【分割の表示】特願2010−1153(P2010−1153)の分割
【原出願日】平成22年1月6日(2010.1.6)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成23年5月12日(2011.5.12)
【国際特許分類】
【出願日】平成22年12月28日(2010.12.28)
【分割の表示】特願2010−1153(P2010−1153)の分割
【原出願日】平成22年1月6日(2010.1.6)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
[ Back to top ]