半導体装置、電気光学装置、電力変換装置及び電子機器
【課題】素子特性の低下を抑制することが可能な半導体装置を提供する。
【解決手段】シリコン基板１１と、シリコン基板１１の表面に形成された炭化シリコン膜１２と、炭化シリコン膜１２の表面に形成された、開口部１３ｈを有するマスク材１３と、開口部１３ｈにおいて露出した炭化シリコン膜１２を基点としてエピタキシャル成長された、炭化シリコン膜１２及びマスク材１３を覆う単結晶炭化シリコン膜１４と、単結晶炭化シリコン膜１４の表面に形成された半導体素子２０と、を含み、マスク材１３の上には、単結晶炭化シリコン膜１４が会合して形成された会合部１２Ｓｂが存在しており、半導体素子２０はボディコンタクト領域２１を有しており、ボディコンタクト領域２１は、シリコン基板１１の表面と直交する方向から見て会合部１２Ｓｂと重なる位置に配置されている。
【解決手段】シリコン基板１１と、シリコン基板１１の表面に形成された炭化シリコン膜１２と、炭化シリコン膜１２の表面に形成された、開口部１３ｈを有するマスク材１３と、開口部１３ｈにおいて露出した炭化シリコン膜１２を基点としてエピタキシャル成長された、炭化シリコン膜１２及びマスク材１３を覆う単結晶炭化シリコン膜１４と、単結晶炭化シリコン膜１４の表面に形成された半導体素子２０と、を含み、マスク材１３の上には、単結晶炭化シリコン膜１４が会合して形成された会合部１２Ｓｂが存在しており、半導体素子２０はボディコンタクト領域２１を有しており、ボディコンタクト領域２１は、シリコン基板１１の表面と直交する方向から見て会合部１２Ｓｂと重なる位置に配置されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、電気光学装置、電力変換装置及び電子機器等に関するものである。
【背景技術】
【０００２】
単結晶シリコンは、大口径、高品質かつ安価であることから、多くの材料の単結晶を成長させる基板として利用されてきた。
これらの材料の中でも、バンドギャップが２．２ｅＶ（３００Ｋ）と高いワイドバンドギャップ半導体材料である立方晶炭化シリコン（３Ｃ−ＳｉＣ）は、次世代における低損失のパワーデバイス用半導体材料として期待されており、特に、安価なシリコン基板上に単結晶成長（ヘテロエピタキシー）させることができる点からも、非常に有用と考えられている。
【０００３】
ところで、立方晶炭化シリコンの格子定数は０．４３６ｎｍであり、立方晶シリコンの格子定数（０．５４３ｎｍ）と比べて２０％程度も小さい。また、立方晶炭化シリコンと立方晶シリコンとでは８％程度の熱膨張係数の差がある。このため、単結晶成長させた立方晶炭化シリコン中に多くのボイドやミスフィット転移が生じ易く、結晶欠陥の少ない高品質なエピタキシャル膜を得ることが難しかった。
【０００４】
このような問題を解決するための技術が検討されており、例えば、特許文献１では、炭化シリコンの成長用基板の表面にマスク層を形成した後、マスク層に開口部を形成して基板表面を露出させて単結晶炭化シリコンのエピタキシャル成長を行い、開口部の高さを開口部の幅の２１／２以上とし且つ形成する単結晶炭化シリコンの厚さを超える高さとしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−１８１５６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、マスク層の直上には単結晶炭化シリコン膜が会合して形成された会合部に欠陥（会合欠陥）が存在する。そのため、単結晶炭化シリコン膜の表面に半導体素子を形成する場合、半導体素子のソース領域近傍やドレイン領域近傍に形成される空乏層が会合欠陥を横切ることがある。その結果、リーク電流が増加し、素子特性が損なわれてしまうという問題がある。
【０００７】
本発明の一態様は、素子特性の低下を抑制することが可能な半導体装置、電気光学装置及び電子機器を提供するものである。
【課題を解決するための手段】
【０００８】
本発明の一態様における半導体装置は、シリコン基板と、前記シリコン基板の表面に形成された炭化シリコン膜と、前記炭化シリコン膜の表面に形成された、開口部を有するマスク材と、前記開口部において露出した前記炭化シリコン膜を基点としてエピタキシャル成長された、前記炭化シリコン膜及び前記マスク材を覆う単結晶炭化シリコン膜と、前記単結晶炭化シリコン膜の表面に形成された半導体素子と、を含み、前記マスク材の上には、前記単結晶炭化シリコン膜が会合して形成された会合部が存在しており、前記半導体素子はボディコンタクト領域を有しており、前記ボディコンタクト領域は、前記シリコン基板の表面と直交する方向から見て前記会合部と重なる位置に配置されていることを特徴とする。
【０００９】
ボディコンタクト領域とは、当該ボディコンタクト領域の下方に形成されるボディ領域の電位を固定するための不純物領域である。ボディコンタクト領域は、素子特性に殆ど影響を及ぼさない領域である。この構成によれば、半導体素子のボディコンタクト領域が平面視で会合部と重なる位置に配置されているので、半導体素子のソース領域やドレイン領域は平面視で会合部とは重ならない位置に配置される。すなわち、ソース領域やドレイン領域などの素子特性に大きく影響を及ぼす領域が会合部と重ならない位置に配置されることとなる。これにより、ソース領域近傍やドレイン領域近傍に形成される空乏層についても平面視で会合部とは重ならない位置に配置される。そのため、空乏層が会合部を横切ることが回避される。このため、リーク電流の発生が抑制される。よって、素子特性の低下を抑制することが可能となる。
【００１０】
また、本発明の半導体装置において、前記半導体素子は、前記ボディコンタクト領域と隣接して形成されたソース電極と、前記ソース電極の前記ボディコンタクト領域とは反対側に形成されたドレイン電極と、前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と、を含み、前記ソース電極、前記ドレイン電極及び前記ゲート電極は、前記シリコン基板の表面と直交する方向から見て前記会合部とは重ならない位置に配置されていてもよい。
【００１１】
この構成によれば、半導体素子のソース電極、ドレイン電極及びゲート電極が平面視で会合部とは重ならない位置に配置されているので、ソース電極、ドレイン電極及びゲート電極と平面視で重なる領域に形成される空乏層についても平面視で会合部とは重ならない位置に配置されることとなる。そのため、空乏層が会合部を横切ることが広範囲で回避される。よって、リーク電流を広範囲で抑制することが可能となる。
【００１２】
また、本発明の半導体装置において、前記マスク材は、前記シリコン基板の表面と直交する方向から見てライン状に形成されており、前記会合部は、前記マスク材の延在方向に沿って形成されており、前記ボディコンタクト領域は、前記シリコン基板の表面と直交する方向から見て前記会合部と重なるようにライン状に形成されており、前記ソース電極、前記ドレイン電極及び前記ゲート電極は、それぞれ前記ボディコンタクト領域に沿ってライン状に形成されていてもよい。
【００１３】
この構成によれば、半導体素子のボディコンタクト領域、ソース電極、ドレイン電極及びゲート電極が平面視でそれぞれ平行にライン状に形成されているので、高密度な素子構造を実現することができる。これにより、複数の半導体素子が並列に配置された構成を採用することができる。この場合、各ゲート電極の活性領域の上部分の長さ（以下、フィンガー長という）の合計がチャネル幅となる。よって、単位面積当たりに複数のゲート電極が並列に配置されることにより、単位面積当たりのチャネル幅を大きくすることができる。よって、素子特性の低下を抑制するとともに、小さい素子面積で多くの電流を流すことが可能な半導体装置を実現することができる。
【００１４】
また、本発明の半導体装置において、前記単結晶炭化シリコン膜は立方晶炭化シリコン膜であることが望ましい。
【００１５】
この構成によれば、立方晶炭化シリコン膜の表面に半導体素子が形成された構成において、素子特性の低下を抑制することが可能な半導体装置を実現することができる。
【００１６】
本発明の電気光学装置は、本発明の半導体装置を備えたことを特徴とする。
【００１７】
この構成によれば、リーク電流が抑制された信頼性に優れた電気光学装置を提供することができる。
【００１８】
本発明の電力変換装置は、本発明の半導体装置を備えたことを特徴とする。
【００１９】
この構成によれば、リーク電流が抑制された信頼性に優れた電力変換装置を提供することができる。
【００２０】
本発明の電子機器は、本発明の電気光学装置を備えたことを特徴とする。
【００２１】
この構成によれば、素子特性の低下が抑制された信頼性に優れた電子機器を提供することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施形態の半導体装置を示す断面図である。
【図２】同、半導体装置の要部断面図である。
【図３】同、半導体装置の要部平面図である。
【図４】同、半導体装置の製造方法を示す過程図である。
【図５】図４に続く、半導体装置の製造方法を示す過程図である。
【図６】図５に続く、半導体装置の製造方法を示す過程図である。
【図７】電気光学装置の一実施形態である液晶表示装置を示す模式図である。
【図８】電子機器の一例を示す斜視図である。
【発明を実施するための形態】
【００２３】
以下、図面を参照して、本発明の実施の形態について説明する。かかる実施の形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また、以下の図面においては、各構成をわかりやすくするために、実際の構造における縮尺や数等が異なっている。
【００２４】
図１は、本発明の一実施形態の半導体装置を示す断面図である。なお、本実施形態においては、半導体装置１としてＮチャネル型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の構成を例に挙げて説明する。
【００２５】
図１に示すように、半導体装置１は、単結晶炭化シリコン膜付き基板１０と、当該単結晶炭化シリコン膜付き基板１０上に形成された半導体素子２０と、を備えている。
【００２６】
単結晶炭化シリコン膜付き基板１０は、シリコン基板１１と、シリコン基板１１の表面に形成された炭化シリコン膜１２と、炭化シリコン膜１２の表面に形成された、開口部１３ｈを有するマスク材１３と、開口部１３ｈから露出した炭化シリコン膜１２を基点としてエピタキシャル成長された、炭化シリコン膜１２及びマスク材１３を覆う単結晶炭化シリコン膜１４と、を備えている。
【００２７】
シリコン基板１１は、例えば、ＣＺ法（チョクラルスキー法）により引上げられたシリコン単結晶インゴットをスライス、研磨して形成された基板である。このシリコン基板１１の表面はミラー指数（１００）で表される結晶面を成している。なお、結晶面の結晶軸が数度傾いたオフセット基板を用いてもよい。
【００２８】
なお、本実施形態では、シリコン基板１１としてシリコン単結晶基板を用いるがこれに限らない。例えば、石英、サファイア、ステンレスからなる基板上に単結晶シリコン膜を形成したものでもよい。本願明細書において、シリコン単結晶基板、また例えば、石英、サファイア、ステンレスからなる基板上に単結晶シリコン膜を形成したものをシリコン基板という。このような単結晶シリコンの格子定数は０．５４３ｎｍである。
【００２９】
炭化シリコン膜１２は、シリコン基板１１の表面に形成されている。炭化シリコン膜１２は、炭化珪素（３Ｃ−ＳｉＣ）の単結晶層または多結晶層である。炭化シリコン膜１２は、シリコン基板１１の表面を炭化処理することにより、単結晶炭化シリコン膜１４を形成する際のシリコン基板１１表面からのシリコンの昇華を抑制するとともに、シリコン基板１１と単結晶炭化シリコン膜１４との格子不整合を緩和し、単結晶炭化シリコン膜１４に転移欠陥が生じるのを抑制する機能を有するものである。炭化シリコン膜１２の厚みは、少なくとも１原子層分の厚みで形成されていればよく、例えば２ｎｍ以上３０ｎｍ以下の厚みとされている。
【００３０】
マスク材１３は、炭化シリコン膜１２の表面に形成されている。マスク材１３には、炭化シリコン膜１２の表面を露出する複数の開口部１３ｈが形成されている。マスク材１３は、例えば酸化シリコン（ＳｉＯ２）を含んで構成されている。なお、マスク材１３は、窒化シリコンや酸化アルミニウムを含んで構成されていてもよい。
【００３１】
単結晶炭化シリコン膜１４は、開口部１３ｈから露出した炭化シリコン膜１２及びマスク材１３を覆って形成されている。単結晶炭化シリコン膜１４は、立方晶炭化珪素（３Ｃ‐ＳｉＣ）がエピタキシャル成長して形成された半導体膜である。３Ｃ‐ＳｉＣは、バンドギャップ値が２．２ｅＶ以上と広く、熱伝導率や絶縁破壊電界が高いため、パワーデバイス用のワイドバンドギャップ半導体として好適である。このような３Ｃ−ＳｉＣからなる単結晶炭化シリコン膜１４の格子定数は０．４３６ｎｍである。
【００３２】
半導体素子２０は、ボディコンタクト領域２１と、当該ボディコンタクト領域２１と隣接して形成されたソース電極２２と、当該ソース電極２２のボディコンタクト領域２１とは反対側に形成されたドレイン電極２３と、ソース電極２２とドレイン電極２３との間に形成されたゲート電極２４と、単結晶炭化シリコン膜１４とゲート電極２４との間に形成されたゲート絶縁膜２５と、を備えている。
【００３３】
単結晶炭化シリコン膜１４において、ボディコンタクト領域２１の下方には、ボディ領域２１ａが形成されている。単結晶炭化シリコン膜１４には、例えばＰ型不純物が導入されている。ボディ領域２１ａには、例えばＰ型不純物が導入されている。ここで、「ボディコンタクト領域２１」とは、ボディ領域２１ａの電位を固定するための不純物領域である。ボディコンタクト領域２１は、素子特性に殆ど影響を及ぼさない領域である。ボディコンタクト領域２１には、ボディ領域２１ａと同一導電型の不純物（例えばＰ型不純物）が導入されている。
【００３４】
単結晶炭化シリコン膜１４において、ソース電極２２の下方には、ソース領域２２ａが形成されている。ソース領域２２ａには、例えばＮ型不純物が導入されている。
【００３５】
単結晶炭化シリコン膜１４において、ドレイン電極２３の下方には、高濃度ドレイン領域２３ａ及び低濃度ドレイン領域２３ｂが形成されている。高濃度ドレイン領域２３ａ及び低濃度ドレイン領域２３ｂには例えばＮ型不純物が導入されている。低濃度ドレイン領域２３ｂは、高濃度ドレイン領域２３ａに比べて不純物濃度が低く形成された領域である。このように、半導体装置１は、いわゆるＬＤＤ(Lightly Doped Drain)構造を有するものとなっている。
【００３６】
本実施形態において、半導体素子２０は、Ｐ＋型のボディコンタクト領域２１と、Ｐ＋型のボディ領域２１ａと、Ｎ＋型のソース領域２２ａと、Ｎ＋型の高濃度ドレイン領域２３ａと、Ｎ−型の低濃度ドレイン領域２３ｂと、を備えている。
【００３７】
ゲート絶縁膜２５は、平面視において（シリコン基板１１の表面と直交する方向から見て）、ドレイン電極２３及びゲート電極２４のドレイン電極２３の側の部分と重なる部分の厚みが相対的に大きくなっている。ゲート絶縁膜２５は、平面視においてゲート電極２４のドレイン電極２３とは反対側の部分と重なる部分の厚みが相対的に小さくなっている。これにより、半導体素子２０の高耐圧化を図ることができる。
【００３８】
ゲート電極２４は、ゲート絶縁膜２５の上に形成されている。ゲート電極２４は、ゲート絶縁膜２５の段差形状に対応して段差を有した状態で形成されている。
【００３９】
図２は、半導体装置を示す要部断面図である。図２において、符号Ｈはマスク材１３の高さであり、符号Ｗはマスク材１３の開口部１３ｈの幅であり、符号ＡＲは無欠陥領域であり、符号１２Ｓａは積層欠陥（面欠陥）であり、符号１２Ｓｂは会合欠陥（会合部）であり、符号θはシリコン基板１１の表面と面欠陥１２Ｓａとのなす角度である。
【００４０】
ここで、マスク材１３の高さＨとは、シリコン基板１１の表面に直交する方向におけるマスク材１３の長さ（マスク材１３の上面と下面との間の距離）である。開口部１３ｈの幅Ｗとは、シリコン基板１１の表面に平行な方向における開口部１３ｈの長さ（開口部１３ｈを挟んで互いに対向するマスク材１３の側壁の間の距離）である。
【００４１】
図２に示すように、本実施形態の半導体装置１においては、マスク材１３の直上に単結晶炭化シリコン膜１４が会合して形成された会合欠陥１２Ｓｂが存在する。しかし、単結晶炭化シリコン膜１４において会合欠陥１２Ｓｂを除いた領域は、結晶欠陥が存在せず、無欠陥領域ＡＲとなっている。
【００４２】
このような無欠陥領域ＡＲは、マスク材１３の高さＨと開口部１３ｈの幅Ｗとの関係が所定の関係を満たすことにより形成される。本実施形態において、マスク材１３の高さＨは開口部１３ｈの幅Ｗの√２倍以上の高さとなっている。例えば、マスク材１３の高さＨは１．５μｍであり、開口部１３ｈの幅は１μｍである。なお、シリコン基板１１の表面と面欠陥１２Ｓａとのなす角度θは５４．７°である。
【００４３】
本実施形態の半導体装置１はＮチャネル型ＭＯＳＦＥＴである。以下、Ｎチャネル型ＭＯＳＦＥＴの動作原理について、図２を用いて説明する。
【００４４】
例えば、ドレイン電極２３にプラス電圧を加えると、ＰＮ接合（Ｐ型領域とＮ型領域の境目の領域）に逆電圧が加わるため、図２に示すような空乏層２６が形成される。ゲート電極２４にプラス電圧を加えると、ゲート電極２４の直下の空乏層２６に電子が集まり、Ｎ型チャネル領域２７が形成される。これにより、ドレイン領域２３ｂとソース領域２２ａとの間に電流が流れるようになる。
【００４５】
ところで、単結晶炭化シリコン膜の表面に半導体素子を形成する場合、半導体素子のソース領域近傍やドレイン領域近傍に形成される空乏層が会合欠陥を横切ることがある。その結果、リーク電流が増加し、素子特性が損なわれてしまうという問題があった。
【００４６】
そこで、本発明においては、半導体素子２０のボディコンタクト領域２１を平面視において会合欠陥１２Ｓｂと重なる位置に配置している。これにより、半導体素子２０のソース領域２２Ａやドレイン領域２３ａ，２３ｂが平面視で会合欠陥１２Ｓｂとは重ならない位置に配置されるようになっている。
【００４７】
本実施形態において、平面視において会合欠陥１２と重なる位置には、ボディコンタクト領域２１及びボディ領域２１ａのみが形成されている。ソース電極２２、ドレイン電極２３、ゲート電極２４及びゲート絶縁膜２５は、平面視において会合欠陥１２Ｓｂと重ならない位置に形成されている。
【００４８】
図３は、半導体装置を示す要部平面図である。
図３に示すように、マスク材１３は、平面視においてライン状に形成されている。なお、図示はしないが、会合欠陥１２Ｓｂはマスク材１３の延在方向に沿って形成されている。
【００４９】
ボディコンタクト領域２１は、平面視において会合欠陥１２Ｓｂと重なるようにライン状に形成されている。ソース電極２２、ドレイン電極２３及びゲート電極２４は、それぞれボディコンタクト領域２１と平行にライン状に形成されている。本実施形態の半導体装置１は、半導体素子２０の素子構成が高密度である、いわゆるフィンガーゲート構造となっている。
【００５０】
（半導体装置の製造方法）
図４〜図６は、本実施形態の半導体装置の製造方法を示す過程図である。なお、以下の説明においては、シリコン基板１１の温度を単に「基板温度」いう場合がある。
【００５１】
先ず、シリコン基板１１を用意し、洗浄したシリコン基板１１をエピタキシャル成長用のＣＶＤ（Chemical Vapor Depodition）装置のチャンバー（図示略）内に収容する（図４（ａ）参照）。
【００５２】
次に、チャンバー内を真空雰囲気にして、基板温度を概ね６００℃で、モノメチルシランガス（ＳｉＨ３ＣＨ３）を供給圧力１．０×１０−２Ｐａで導入し、そのままシリコン基板１１を、基板温度を概ね１０５０℃まで上昇させ、処理時間１２０分の条件で熱処理する。ここで、概ね６００℃とは、基板温度の設定誤差を含む温度範囲の温度であり、例えば５９０℃以上６１０℃以下の範囲である。また、概ね１０５０℃とは、基板温度の設定誤差を含む温度範囲の温度であり、例えば１０４０℃以上１０６０℃以下の範囲である。
【００５３】
この熱処理により、シリコン基板１１の表面に、膜厚２００ｎｍ程度の炭化シリコン膜１２を形成する（図４（ｂ）参照、第１の工程）。
【００５４】
次に、炭化シリコン膜１２の表面にマスク材１３を形成する（図４（ｃ）参照、第２の工程）。ここでは、高密度プラズマＣＶＤ装置を用いて炭化シリコン膜１２の表面にシリコン酸化膜を１．５μｍ程度堆積させることにより、炭化シリコン膜１２の表面にマスク材１３を形成する。
【００５５】
次に、マスク材１３をパターニングして開口部１３ｈを形成し、炭化シリコン膜１２の表面の一部を露出させる（図４（ｄ）参照、第３の工程）。例えば、マスク材１３の上にレジストを塗布し、フォトリソグラフィ法によりレジストを所望のパターン、例えばラインアンドスペースにパターニングする。このようにパターニングされたレジストをマスクとして、マスク材１３にエッチングを施す。
【００５６】
これにより、マスク材１３は所望のパターン形状にパターニングされることとなり、このマスク材１３の開口部１３ｈでは炭化シリコン膜１２の表面の一部が露出することとなる。なお、開口部１３ｈの幅は１μｍ程度、マスク材１３の幅は５μｍ程度とし、マスク材１３の高さ（Ｈ＝１．５μｍ）が開口部１３ｈの幅（Ｗ＝１μｍ）の√２倍以上の高さとなるようにする。
【００５７】
炭化シリコン膜１２の表面の一部を露出させた後に、チャンバー内に原料ガスとしてモノメチルシランガス（ＳｉＨ３ＣＨ３）のみを導入して、チャンバー内のガス雰囲気の圧力を２．５×１０−３Ｐａに調整し、そのまま基板温度を概ね１０３０℃まで下降させる。
【００５８】
なお、このときの基板温度は、９００℃以上かつ１１００℃以下の範囲内の温度とし、この基板温度を保持する。
【００５９】
ここで、基板温度が９００℃未満であると、原料ガスによるシリコン基板１１の表面の炭化が不十分なものとなり、その結果、炭化シリコン膜１２の表面に結晶性のよい単結晶炭化シリコン膜１４を形成することができないという問題を生じるため好ましくない。一方、基板温度が１１００℃を超えると、ガス雰囲気の圧力が極めて低いこととの関係上、単結晶シリコンが蒸発してしまうという問題を生じるため好ましくない。
【００６０】
また、このときのガス雰囲気の圧力は、５．０×１０−４Ｐａ以上かつ０．５Ｐａ以下の範囲内の圧力とし、この圧力を保持する。
【００６１】
ここで、ガス雰囲気の圧力が５．０×１０−４Ｐａ未満であると、シリコン基板１１の形成材料が蒸発してしまうという問題を生じるため好ましくない。一方、ガス雰囲気の圧力が０．５Ｐａを超えると、マスク材１３の表面に炭化シリコン膜が形成されてしまい、マスク層の表面に残存した炭化シリコン膜を基点として結晶欠陥を含む膜が成長してしまうという問題があり、好ましくない。
【００６２】
また、チャンバー内に導入する原料ガスとしては、ジクロロシランガス（ＳｉＨ２Ｃｌ２）及びエチレンガス（Ｃ２Ｈ２）の混合ガスを用いることもできる。また、この他にも、四塩化珪素、トリクロロシラン（ＳｉＨＣｌ３）、モノシラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）、その他の有機シランガスを混合したものを用いることもできる。さらに、原料ガスのキャリアガスとして、アルゴン、水素、これらを混合したものを用いることもできる。
【００６３】
これにより、炭化シリコン膜１２の開口部１３ｈから露出した部分を基点として単結晶炭化シリコンをエピタキシャル成長させ、開口部１３ｈから露出した炭化シリコン膜１２及びマスク材１３を覆う単結晶炭化シリコン膜１４を形成する（図５（ａ）参照、第４の工程）。
【００６４】
マスク材１３の表面は、炭化シリコン膜１２の開口部１３ｈから露出した部分を基点として成長し、開口部１３ｈからマスク材１３の上方に向かう方向に成長した単結晶炭化シリコンによって覆われる。すなわち、マスク材１３の上方においては横方向結晶成長（ＥＬＯ：Epitaxial Lateral Overgrowth）状態となる。
【００６５】
これにより、マスク材１３の表面には、積層欠陥の無い単結晶炭化シリコン膜１４が形成される（図５（ｂ）参照）。なお、マスク材１３の中央付近の直上には単結晶炭化シリコン膜１４が会合して形成された会合欠陥１２Ｓｂが存在する。しかし、単結晶炭化シリコン膜１４において会合欠陥１２Ｓｂを除いた領域は、結晶欠陥が存在せず、無欠陥領域ＡＲとなっている。
以上の工程により、単結晶炭化シリコン膜付き基板１０が得られる。
【００６６】
次に、単結晶炭化シリコン膜付き基板１０上に半導体素子２０を形成する。
具体的には、ボディ領域２１ａを単結晶炭化シリコン膜１４の表面に平面視において会合欠陥１２Ｓｂと重なる位置に形成する（図５（ｃ）参照）。この工程では、例えばレジストマスクＲＭ１に対し、ボディ領域２１ａを形成する領域に開口を形成し、このレジストマスクＲＭ１をマスクにして、所定の導電型の不純物をイオン注入法で単結晶炭化シリコン膜１４に注入する。
【００６７】
次に、ソース領域２２ａをボディ領域２１ａと隣接する位置に形成するとともに、ドレイン領域２３ｂをソース領域２２ａのボディ領域２１ａとは反対側に形成する（図５（ｄ）参照）。この工程では、例えばレジストマスクＲＭ２に対し、ソース領域２２ａを形成する領域に開口を形成するとともにドレイン領域２３ｂを形成する領域に開口を形成し、このレジストマスクＲＭ２をマスクにして、所定の導電型の不純物をイオン注入法で単結晶炭化シリコン膜１４に注入する。
【００６８】
次に、高濃度ドレイン領域２３ａをドレイン領域２３ｂの略中央部に形成する。（図６（ａ）参照）。この工程では、例えばレジストマスクＲＭ３に対し、高濃度ドレイン領域２３ａを形成する領域に開口を形成し、このレジストマスクＲＭ３をマスクにして、所定の導電型の不純物をイオン注入法でドレイン領域２３ｂに注入する。これにより、高濃度ドレイン領域２３ａ及び低濃度ドレイン領域２３ｂを備えるＬＤＤ構造が得られる。
【００６９】
イオン注入を施した全ての領域には、レーザーアニール法で活性化アニールを行う。これにより、単結晶炭化シリコン膜１４の表面に対して瞬間的に１６００℃程度の高温にすることができる。そのため、基板温度を融点以下（例えばシリコン基板の融点１４１６℃）に抑えてイオン注入を施した領域に活性化アニールを施すことができる。
【００７０】
イオン注入を施したソース領域２２ａ及びドレイン領域２３ｂには、レーザーアニール法で活性化アニールを行う。これにより、単結晶炭化シリコン膜１４の表面に対して瞬間的に１６００℃程度の高温にすることができる。そのため、基板温度を融点以下（例えばシリコン基板の融点１４１６℃）に抑えてソース領域２２ａ及びドレイン領域２３ｂに活性化アニールを施すことができる。
【００７１】
次に、ドレイン領域２３ａ，２３ｂ及びチャネル領域となる部分の上にゲート絶縁膜２５を形成する（図６（ｂ）参照）。このとき、ゲート絶縁膜２５を、平面視においてドレイン電極２３と重なる部分の厚みが相対的に大きくなるように形成する。具体的には、ゲート絶縁膜２５をドレイン領域２３ａ，２３ｂ及びチャネル領域となる部分の上に形成した後、フォトリソグラフ法を用いることでマスクを用いて、平面視においてゲート絶縁膜２５のチャネル領域となる部分と重なる領域に対してのみエッチングを施すことにより、平面視においてドレイン電極２３と重なる部分の厚みが相対的に大きくなるように形成することができる。
【００７２】
次に、ゲート絶縁膜２５の上にゲート電極２４を形成する（図６（ｃ）参照）。例えば、ゲート電極２４は、ゲート絶縁膜２５の全面に導電層を形成した後、この導電層をパターニングすることにより形成することができる。
【００７３】
以下、ソース電極２２やドレイン電極２３などを含む通常の配線形成工程を経ることにより、単結晶炭化シリコン膜付き基板１０上に半導体素子２０を形成することができる（図６（ｄ）参照）。
以上の工程により、本実施形態に係る半導体装置１を製造することができる。
【００７４】
本実施形態の半導体装置１によれば、半導体素子２０のボディコンタクト領域２１が平面視で会合欠陥１２Ｓｂと重なる位置に配置されているので、半導体素子２０のソース領域２２ａやドレイン領域２３ａ，２３ｂは平面視で会合欠陥１２Ｓｂとは重ならない位置に配置される。すなわち、ソース領域２２ａやドレイン領域２３ａ，２３ｂなどの素子特性に大きく影響を及ぼす領域が会合欠陥１２Ｓｂと重ならない位置に配置されることとなる。これにより、ソース領域２２ａ近傍やドレイン領域２３ａ，２３ｂ近傍に形成される空乏層２６についても平面視で会合欠陥１２Ｓｂとは重ならない位置に配置される。そのため、空乏層２６が会合欠陥１２Ｓｂを横切ることが回避される。このため、リーク電流の発生が抑制される。よって、素子特性の低下を抑制することが可能となる。
【００７５】
また、この構成によれば、半導体素子２０のソース電極２２、ドレイン電極２３及びゲート電極２４が平面視で会合欠陥１２Ｓｂとは重ならない位置に配置されているので、ソース電極２２、ドレイン電極２３及びゲート電極２４と平面視で重なる領域に形成される空乏層２６についても平面視で会合欠陥１２Ｓｂとは重ならない位置に配置されることとなる。そのため、空乏層２６が会合欠陥１２ＳＢを横切ることが広範囲で回避される。よって、リーク電流を広範囲で抑制することが可能となる。
【００７６】
また、この構成によれば、半導体素子２０のボディコンタクト領域２１、ソース電極２２、ドレイン２３電極及びゲート電極２４が平面視でそれぞれ平行にライン状に形成されているので、高密度な素子構造を実現することができる。これにより、複数の半導体素子２０が並列に配置された構成を採用することができる。この場合、各ゲート電極２４の活性領域の上部分の長さ（以下、フィンガー長という）の合計がチャネル幅となる。よって、単位面積当たりに複数のゲート電極２４が並列に配置されることにより、単位面積当たりのチャネル幅を大きくすることができる。よって、素子特性の低下を抑制するとともに、小さい素子面積で多くの電流を流すことが可能な半導体装置１を実現することができる。
【００７７】
また、この構成によれば、立方晶炭化シリコン膜の表面に半導体素子２０が形成された構成において、素子特性の低下を抑制することが可能な半導体装置１を実現することができる。
【００７８】
［電気光学装置］
次に、上記実施形態の半導体装置を備えた電気光学装置について説明する。
図７は、電気光学装置の一実施形態である液晶表示装置を示す模式図である。図示の液晶表示装置１００は、液晶パネル１１０と、液晶駆動用ＩＣチップである半導体装置１２１とを有する。また、必要に応じて、図示しない偏光板、反射シート、バックライト等の付帯部材が適宜に設けられる。
【００７９】
液晶パネル１１０は、ガラスやプラスチックなどで構成される基板１１１及び１１２を備えている。基板１１１と基板１１２は対向配置され、図示しないシール材などによって相互に貼り合わされている。基板１１１と基板１１２の間には電気光学物質である液晶（不図示）が封入されている。基板１１１の内面上にはＩＴＯ（Indium Tin Oxide）などの透明導電体で構成された電極１１１ａが形成され、基板１１２の内面上には上記電極１１１ａに対向配置される電極１１２ａが形成されている。なお、電極１１１ａおよび電極１１２ａは直交するように配置されている。そして、電極１１１ａおよび電極１１２ａは基板張出部１１１Ｔに引き出され、その端部にはそれぞれ電極端子１１１ｂｘおよび電極端子１１１ｃｘが形成されている。また、基板張出部１１１Ｔの端縁近傍には入力配線１１１ｄが形成され、その内端部にも端子１１１ｄｘが形成されている。
【００８０】
基板張出部１１１Ｔ上には、未硬化状態若しくは半硬化状態の熱硬化性樹脂で構成される封止樹脂１２２を介して、半導体装置１２１が実装される。この半導体装置１２１は、例えば液晶パネル１１０を駆動する液晶駆動用ＩＣチップである。半導体装置１２１の下面には図示しない多数の樹脂バンプ電極が形成されており、これらのバンプは基板張出部１１１Ｔ上の端子１１１ｂｘ，１１１ｃｘ，１１１ｄｘにそれぞれ導電接続される。
【００８１】
また、入力配線１１１ｄの外端部に形成された入力端子１１１ｄｙには、異方性導電膜１２４を介してフレキシブル配線基板１２３が実装される。入力端子１１１ｄｙは、フレキシブル配線基板１２３に設けられた図示しない配線にそれぞれ導電接続される。そして、外部からフレキシブル配線基板１２３を介して制御信号、映像信号、電源電位などが入力端子１１１ｄｙに供給され、半導体装置１２１において液晶駆動用の駆動信号が生成されて、液晶パネル１１０に供給されるようになっている。
【００８２】
以上のように構成された本実施形態の液晶表示装置１００によれば、半導体装置１２１を介して電極１１１ａと電極１１２ａとの間に適宜の電圧が印加されることにより、両電極１１１ａ，１１２ａが対向配置される画素部分の液晶を再配向させて光を変調することができ、これによって液晶パネル１１０内の画素が配列された表示領域に所望の画像を形成することができる。
【００８３】
なお、上記実施形態の半導体装置を備えた電気光学装置としては、上記液晶表示装置に限らず、プラズマディスプレイパネル（ＰＤＰ）にも適用することができる。
【００８４】
また、上記実施形態の半導体装置を備えた装置としては、電気光学装置に限らず、電力変換装置にも適用することができる。具体的には、上記実施形態の半導体装置を備えた電力変換装置としては、ＡＣ−ＤＣコンバーター、ＤＣ−ＤＣコンバーター、パーソナルコンピューターのＡＣアダプターへの適用例が挙げられる。
【００８５】
［電子機器］
図８は、本発明に係る電子機器の一例を示す斜視図である。この図に示す携帯電話１３００は、上述した電気光学装置を小サイズの表示部１３０１として備え、複数の操作ボタン１３０２、受話口１３０３、及び送話口１３０４を備えて構成されている。
上述した電気光学装置は、上記携帯電話に限らず、電子ブック、パーソナルコンピューター、ディジタルスチルカメラ、液晶テレビ、ビューファインダー型あるいはモニタ直視型のビデオテープレコーダー、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサー、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等々の画像表示手段、ヘッドマウントディスプレイ（ＨＭＤ）として好適に用いることができ、いずれの場合にも電気的接続の信頼性に優れた電子機器を提供することができる。
【符号の説明】
【００８６】
１…単結晶炭化シリコン膜付き基板、１１…シリコン基板、１２…炭化シリコン膜、１２Ｓｂ…会合部、１３…マスク材、１３ｈ…開口部、１４…単結晶炭化シリコン膜、２０…半導体素子、２１…ボディコンタクト領域、２２…ソース電極、２３…ドレイン電極、２４…ゲート電極、１００…液晶表示装置（電気光学装置）、１３００…携帯電話（電子機器）
【技術分野】
【０００１】
本発明は、半導体装置、電気光学装置、電力変換装置及び電子機器等に関するものである。
【背景技術】
【０００２】
単結晶シリコンは、大口径、高品質かつ安価であることから、多くの材料の単結晶を成長させる基板として利用されてきた。
これらの材料の中でも、バンドギャップが２．２ｅＶ（３００Ｋ）と高いワイドバンドギャップ半導体材料である立方晶炭化シリコン（３Ｃ−ＳｉＣ）は、次世代における低損失のパワーデバイス用半導体材料として期待されており、特に、安価なシリコン基板上に単結晶成長（ヘテロエピタキシー）させることができる点からも、非常に有用と考えられている。
【０００３】
ところで、立方晶炭化シリコンの格子定数は０．４３６ｎｍであり、立方晶シリコンの格子定数（０．５４３ｎｍ）と比べて２０％程度も小さい。また、立方晶炭化シリコンと立方晶シリコンとでは８％程度の熱膨張係数の差がある。このため、単結晶成長させた立方晶炭化シリコン中に多くのボイドやミスフィット転移が生じ易く、結晶欠陥の少ない高品質なエピタキシャル膜を得ることが難しかった。
【０００４】
このような問題を解決するための技術が検討されており、例えば、特許文献１では、炭化シリコンの成長用基板の表面にマスク層を形成した後、マスク層に開口部を形成して基板表面を露出させて単結晶炭化シリコンのエピタキシャル成長を行い、開口部の高さを開口部の幅の２１／２以上とし且つ形成する単結晶炭化シリコンの厚さを超える高さとしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−１８１５６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、マスク層の直上には単結晶炭化シリコン膜が会合して形成された会合部に欠陥（会合欠陥）が存在する。そのため、単結晶炭化シリコン膜の表面に半導体素子を形成する場合、半導体素子のソース領域近傍やドレイン領域近傍に形成される空乏層が会合欠陥を横切ることがある。その結果、リーク電流が増加し、素子特性が損なわれてしまうという問題がある。
【０００７】
本発明の一態様は、素子特性の低下を抑制することが可能な半導体装置、電気光学装置及び電子機器を提供するものである。
【課題を解決するための手段】
【０００８】
本発明の一態様における半導体装置は、シリコン基板と、前記シリコン基板の表面に形成された炭化シリコン膜と、前記炭化シリコン膜の表面に形成された、開口部を有するマスク材と、前記開口部において露出した前記炭化シリコン膜を基点としてエピタキシャル成長された、前記炭化シリコン膜及び前記マスク材を覆う単結晶炭化シリコン膜と、前記単結晶炭化シリコン膜の表面に形成された半導体素子と、を含み、前記マスク材の上には、前記単結晶炭化シリコン膜が会合して形成された会合部が存在しており、前記半導体素子はボディコンタクト領域を有しており、前記ボディコンタクト領域は、前記シリコン基板の表面と直交する方向から見て前記会合部と重なる位置に配置されていることを特徴とする。
【０００９】
ボディコンタクト領域とは、当該ボディコンタクト領域の下方に形成されるボディ領域の電位を固定するための不純物領域である。ボディコンタクト領域は、素子特性に殆ど影響を及ぼさない領域である。この構成によれば、半導体素子のボディコンタクト領域が平面視で会合部と重なる位置に配置されているので、半導体素子のソース領域やドレイン領域は平面視で会合部とは重ならない位置に配置される。すなわち、ソース領域やドレイン領域などの素子特性に大きく影響を及ぼす領域が会合部と重ならない位置に配置されることとなる。これにより、ソース領域近傍やドレイン領域近傍に形成される空乏層についても平面視で会合部とは重ならない位置に配置される。そのため、空乏層が会合部を横切ることが回避される。このため、リーク電流の発生が抑制される。よって、素子特性の低下を抑制することが可能となる。
【００１０】
また、本発明の半導体装置において、前記半導体素子は、前記ボディコンタクト領域と隣接して形成されたソース電極と、前記ソース電極の前記ボディコンタクト領域とは反対側に形成されたドレイン電極と、前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と、を含み、前記ソース電極、前記ドレイン電極及び前記ゲート電極は、前記シリコン基板の表面と直交する方向から見て前記会合部とは重ならない位置に配置されていてもよい。
【００１１】
この構成によれば、半導体素子のソース電極、ドレイン電極及びゲート電極が平面視で会合部とは重ならない位置に配置されているので、ソース電極、ドレイン電極及びゲート電極と平面視で重なる領域に形成される空乏層についても平面視で会合部とは重ならない位置に配置されることとなる。そのため、空乏層が会合部を横切ることが広範囲で回避される。よって、リーク電流を広範囲で抑制することが可能となる。
【００１２】
また、本発明の半導体装置において、前記マスク材は、前記シリコン基板の表面と直交する方向から見てライン状に形成されており、前記会合部は、前記マスク材の延在方向に沿って形成されており、前記ボディコンタクト領域は、前記シリコン基板の表面と直交する方向から見て前記会合部と重なるようにライン状に形成されており、前記ソース電極、前記ドレイン電極及び前記ゲート電極は、それぞれ前記ボディコンタクト領域に沿ってライン状に形成されていてもよい。
【００１３】
この構成によれば、半導体素子のボディコンタクト領域、ソース電極、ドレイン電極及びゲート電極が平面視でそれぞれ平行にライン状に形成されているので、高密度な素子構造を実現することができる。これにより、複数の半導体素子が並列に配置された構成を採用することができる。この場合、各ゲート電極の活性領域の上部分の長さ（以下、フィンガー長という）の合計がチャネル幅となる。よって、単位面積当たりに複数のゲート電極が並列に配置されることにより、単位面積当たりのチャネル幅を大きくすることができる。よって、素子特性の低下を抑制するとともに、小さい素子面積で多くの電流を流すことが可能な半導体装置を実現することができる。
【００１４】
また、本発明の半導体装置において、前記単結晶炭化シリコン膜は立方晶炭化シリコン膜であることが望ましい。
【００１５】
この構成によれば、立方晶炭化シリコン膜の表面に半導体素子が形成された構成において、素子特性の低下を抑制することが可能な半導体装置を実現することができる。
【００１６】
本発明の電気光学装置は、本発明の半導体装置を備えたことを特徴とする。
【００１７】
この構成によれば、リーク電流が抑制された信頼性に優れた電気光学装置を提供することができる。
【００１８】
本発明の電力変換装置は、本発明の半導体装置を備えたことを特徴とする。
【００１９】
この構成によれば、リーク電流が抑制された信頼性に優れた電力変換装置を提供することができる。
【００２０】
本発明の電子機器は、本発明の電気光学装置を備えたことを特徴とする。
【００２１】
この構成によれば、素子特性の低下が抑制された信頼性に優れた電子機器を提供することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施形態の半導体装置を示す断面図である。
【図２】同、半導体装置の要部断面図である。
【図３】同、半導体装置の要部平面図である。
【図４】同、半導体装置の製造方法を示す過程図である。
【図５】図４に続く、半導体装置の製造方法を示す過程図である。
【図６】図５に続く、半導体装置の製造方法を示す過程図である。
【図７】電気光学装置の一実施形態である液晶表示装置を示す模式図である。
【図８】電子機器の一例を示す斜視図である。
【発明を実施するための形態】
【００２３】
以下、図面を参照して、本発明の実施の形態について説明する。かかる実施の形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また、以下の図面においては、各構成をわかりやすくするために、実際の構造における縮尺や数等が異なっている。
【００２４】
図１は、本発明の一実施形態の半導体装置を示す断面図である。なお、本実施形態においては、半導体装置１としてＮチャネル型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の構成を例に挙げて説明する。
【００２５】
図１に示すように、半導体装置１は、単結晶炭化シリコン膜付き基板１０と、当該単結晶炭化シリコン膜付き基板１０上に形成された半導体素子２０と、を備えている。
【００２６】
単結晶炭化シリコン膜付き基板１０は、シリコン基板１１と、シリコン基板１１の表面に形成された炭化シリコン膜１２と、炭化シリコン膜１２の表面に形成された、開口部１３ｈを有するマスク材１３と、開口部１３ｈから露出した炭化シリコン膜１２を基点としてエピタキシャル成長された、炭化シリコン膜１２及びマスク材１３を覆う単結晶炭化シリコン膜１４と、を備えている。
【００２７】
シリコン基板１１は、例えば、ＣＺ法（チョクラルスキー法）により引上げられたシリコン単結晶インゴットをスライス、研磨して形成された基板である。このシリコン基板１１の表面はミラー指数（１００）で表される結晶面を成している。なお、結晶面の結晶軸が数度傾いたオフセット基板を用いてもよい。
【００２８】
なお、本実施形態では、シリコン基板１１としてシリコン単結晶基板を用いるがこれに限らない。例えば、石英、サファイア、ステンレスからなる基板上に単結晶シリコン膜を形成したものでもよい。本願明細書において、シリコン単結晶基板、また例えば、石英、サファイア、ステンレスからなる基板上に単結晶シリコン膜を形成したものをシリコン基板という。このような単結晶シリコンの格子定数は０．５４３ｎｍである。
【００２９】
炭化シリコン膜１２は、シリコン基板１１の表面に形成されている。炭化シリコン膜１２は、炭化珪素（３Ｃ−ＳｉＣ）の単結晶層または多結晶層である。炭化シリコン膜１２は、シリコン基板１１の表面を炭化処理することにより、単結晶炭化シリコン膜１４を形成する際のシリコン基板１１表面からのシリコンの昇華を抑制するとともに、シリコン基板１１と単結晶炭化シリコン膜１４との格子不整合を緩和し、単結晶炭化シリコン膜１４に転移欠陥が生じるのを抑制する機能を有するものである。炭化シリコン膜１２の厚みは、少なくとも１原子層分の厚みで形成されていればよく、例えば２ｎｍ以上３０ｎｍ以下の厚みとされている。
【００３０】
マスク材１３は、炭化シリコン膜１２の表面に形成されている。マスク材１３には、炭化シリコン膜１２の表面を露出する複数の開口部１３ｈが形成されている。マスク材１３は、例えば酸化シリコン（ＳｉＯ２）を含んで構成されている。なお、マスク材１３は、窒化シリコンや酸化アルミニウムを含んで構成されていてもよい。
【００３１】
単結晶炭化シリコン膜１４は、開口部１３ｈから露出した炭化シリコン膜１２及びマスク材１３を覆って形成されている。単結晶炭化シリコン膜１４は、立方晶炭化珪素（３Ｃ‐ＳｉＣ）がエピタキシャル成長して形成された半導体膜である。３Ｃ‐ＳｉＣは、バンドギャップ値が２．２ｅＶ以上と広く、熱伝導率や絶縁破壊電界が高いため、パワーデバイス用のワイドバンドギャップ半導体として好適である。このような３Ｃ−ＳｉＣからなる単結晶炭化シリコン膜１４の格子定数は０．４３６ｎｍである。
【００３２】
半導体素子２０は、ボディコンタクト領域２１と、当該ボディコンタクト領域２１と隣接して形成されたソース電極２２と、当該ソース電極２２のボディコンタクト領域２１とは反対側に形成されたドレイン電極２３と、ソース電極２２とドレイン電極２３との間に形成されたゲート電極２４と、単結晶炭化シリコン膜１４とゲート電極２４との間に形成されたゲート絶縁膜２５と、を備えている。
【００３３】
単結晶炭化シリコン膜１４において、ボディコンタクト領域２１の下方には、ボディ領域２１ａが形成されている。単結晶炭化シリコン膜１４には、例えばＰ型不純物が導入されている。ボディ領域２１ａには、例えばＰ型不純物が導入されている。ここで、「ボディコンタクト領域２１」とは、ボディ領域２１ａの電位を固定するための不純物領域である。ボディコンタクト領域２１は、素子特性に殆ど影響を及ぼさない領域である。ボディコンタクト領域２１には、ボディ領域２１ａと同一導電型の不純物（例えばＰ型不純物）が導入されている。
【００３４】
単結晶炭化シリコン膜１４において、ソース電極２２の下方には、ソース領域２２ａが形成されている。ソース領域２２ａには、例えばＮ型不純物が導入されている。
【００３５】
単結晶炭化シリコン膜１４において、ドレイン電極２３の下方には、高濃度ドレイン領域２３ａ及び低濃度ドレイン領域２３ｂが形成されている。高濃度ドレイン領域２３ａ及び低濃度ドレイン領域２３ｂには例えばＮ型不純物が導入されている。低濃度ドレイン領域２３ｂは、高濃度ドレイン領域２３ａに比べて不純物濃度が低く形成された領域である。このように、半導体装置１は、いわゆるＬＤＤ(Lightly Doped Drain)構造を有するものとなっている。
【００３６】
本実施形態において、半導体素子２０は、Ｐ＋型のボディコンタクト領域２１と、Ｐ＋型のボディ領域２１ａと、Ｎ＋型のソース領域２２ａと、Ｎ＋型の高濃度ドレイン領域２３ａと、Ｎ−型の低濃度ドレイン領域２３ｂと、を備えている。
【００３７】
ゲート絶縁膜２５は、平面視において（シリコン基板１１の表面と直交する方向から見て）、ドレイン電極２３及びゲート電極２４のドレイン電極２３の側の部分と重なる部分の厚みが相対的に大きくなっている。ゲート絶縁膜２５は、平面視においてゲート電極２４のドレイン電極２３とは反対側の部分と重なる部分の厚みが相対的に小さくなっている。これにより、半導体素子２０の高耐圧化を図ることができる。
【００３８】
ゲート電極２４は、ゲート絶縁膜２５の上に形成されている。ゲート電極２４は、ゲート絶縁膜２５の段差形状に対応して段差を有した状態で形成されている。
【００３９】
図２は、半導体装置を示す要部断面図である。図２において、符号Ｈはマスク材１３の高さであり、符号Ｗはマスク材１３の開口部１３ｈの幅であり、符号ＡＲは無欠陥領域であり、符号１２Ｓａは積層欠陥（面欠陥）であり、符号１２Ｓｂは会合欠陥（会合部）であり、符号θはシリコン基板１１の表面と面欠陥１２Ｓａとのなす角度である。
【００４０】
ここで、マスク材１３の高さＨとは、シリコン基板１１の表面に直交する方向におけるマスク材１３の長さ（マスク材１３の上面と下面との間の距離）である。開口部１３ｈの幅Ｗとは、シリコン基板１１の表面に平行な方向における開口部１３ｈの長さ（開口部１３ｈを挟んで互いに対向するマスク材１３の側壁の間の距離）である。
【００４１】
図２に示すように、本実施形態の半導体装置１においては、マスク材１３の直上に単結晶炭化シリコン膜１４が会合して形成された会合欠陥１２Ｓｂが存在する。しかし、単結晶炭化シリコン膜１４において会合欠陥１２Ｓｂを除いた領域は、結晶欠陥が存在せず、無欠陥領域ＡＲとなっている。
【００４２】
このような無欠陥領域ＡＲは、マスク材１３の高さＨと開口部１３ｈの幅Ｗとの関係が所定の関係を満たすことにより形成される。本実施形態において、マスク材１３の高さＨは開口部１３ｈの幅Ｗの√２倍以上の高さとなっている。例えば、マスク材１３の高さＨは１．５μｍであり、開口部１３ｈの幅は１μｍである。なお、シリコン基板１１の表面と面欠陥１２Ｓａとのなす角度θは５４．７°である。
【００４３】
本実施形態の半導体装置１はＮチャネル型ＭＯＳＦＥＴである。以下、Ｎチャネル型ＭＯＳＦＥＴの動作原理について、図２を用いて説明する。
【００４４】
例えば、ドレイン電極２３にプラス電圧を加えると、ＰＮ接合（Ｐ型領域とＮ型領域の境目の領域）に逆電圧が加わるため、図２に示すような空乏層２６が形成される。ゲート電極２４にプラス電圧を加えると、ゲート電極２４の直下の空乏層２６に電子が集まり、Ｎ型チャネル領域２７が形成される。これにより、ドレイン領域２３ｂとソース領域２２ａとの間に電流が流れるようになる。
【００４５】
ところで、単結晶炭化シリコン膜の表面に半導体素子を形成する場合、半導体素子のソース領域近傍やドレイン領域近傍に形成される空乏層が会合欠陥を横切ることがある。その結果、リーク電流が増加し、素子特性が損なわれてしまうという問題があった。
【００４６】
そこで、本発明においては、半導体素子２０のボディコンタクト領域２１を平面視において会合欠陥１２Ｓｂと重なる位置に配置している。これにより、半導体素子２０のソース領域２２Ａやドレイン領域２３ａ，２３ｂが平面視で会合欠陥１２Ｓｂとは重ならない位置に配置されるようになっている。
【００４７】
本実施形態において、平面視において会合欠陥１２と重なる位置には、ボディコンタクト領域２１及びボディ領域２１ａのみが形成されている。ソース電極２２、ドレイン電極２３、ゲート電極２４及びゲート絶縁膜２５は、平面視において会合欠陥１２Ｓｂと重ならない位置に形成されている。
【００４８】
図３は、半導体装置を示す要部平面図である。
図３に示すように、マスク材１３は、平面視においてライン状に形成されている。なお、図示はしないが、会合欠陥１２Ｓｂはマスク材１３の延在方向に沿って形成されている。
【００４９】
ボディコンタクト領域２１は、平面視において会合欠陥１２Ｓｂと重なるようにライン状に形成されている。ソース電極２２、ドレイン電極２３及びゲート電極２４は、それぞれボディコンタクト領域２１と平行にライン状に形成されている。本実施形態の半導体装置１は、半導体素子２０の素子構成が高密度である、いわゆるフィンガーゲート構造となっている。
【００５０】
（半導体装置の製造方法）
図４〜図６は、本実施形態の半導体装置の製造方法を示す過程図である。なお、以下の説明においては、シリコン基板１１の温度を単に「基板温度」いう場合がある。
【００５１】
先ず、シリコン基板１１を用意し、洗浄したシリコン基板１１をエピタキシャル成長用のＣＶＤ（Chemical Vapor Depodition）装置のチャンバー（図示略）内に収容する（図４（ａ）参照）。
【００５２】
次に、チャンバー内を真空雰囲気にして、基板温度を概ね６００℃で、モノメチルシランガス（ＳｉＨ３ＣＨ３）を供給圧力１．０×１０−２Ｐａで導入し、そのままシリコン基板１１を、基板温度を概ね１０５０℃まで上昇させ、処理時間１２０分の条件で熱処理する。ここで、概ね６００℃とは、基板温度の設定誤差を含む温度範囲の温度であり、例えば５９０℃以上６１０℃以下の範囲である。また、概ね１０５０℃とは、基板温度の設定誤差を含む温度範囲の温度であり、例えば１０４０℃以上１０６０℃以下の範囲である。
【００５３】
この熱処理により、シリコン基板１１の表面に、膜厚２００ｎｍ程度の炭化シリコン膜１２を形成する（図４（ｂ）参照、第１の工程）。
【００５４】
次に、炭化シリコン膜１２の表面にマスク材１３を形成する（図４（ｃ）参照、第２の工程）。ここでは、高密度プラズマＣＶＤ装置を用いて炭化シリコン膜１２の表面にシリコン酸化膜を１．５μｍ程度堆積させることにより、炭化シリコン膜１２の表面にマスク材１３を形成する。
【００５５】
次に、マスク材１３をパターニングして開口部１３ｈを形成し、炭化シリコン膜１２の表面の一部を露出させる（図４（ｄ）参照、第３の工程）。例えば、マスク材１３の上にレジストを塗布し、フォトリソグラフィ法によりレジストを所望のパターン、例えばラインアンドスペースにパターニングする。このようにパターニングされたレジストをマスクとして、マスク材１３にエッチングを施す。
【００５６】
これにより、マスク材１３は所望のパターン形状にパターニングされることとなり、このマスク材１３の開口部１３ｈでは炭化シリコン膜１２の表面の一部が露出することとなる。なお、開口部１３ｈの幅は１μｍ程度、マスク材１３の幅は５μｍ程度とし、マスク材１３の高さ（Ｈ＝１．５μｍ）が開口部１３ｈの幅（Ｗ＝１μｍ）の√２倍以上の高さとなるようにする。
【００５７】
炭化シリコン膜１２の表面の一部を露出させた後に、チャンバー内に原料ガスとしてモノメチルシランガス（ＳｉＨ３ＣＨ３）のみを導入して、チャンバー内のガス雰囲気の圧力を２．５×１０−３Ｐａに調整し、そのまま基板温度を概ね１０３０℃まで下降させる。
【００５８】
なお、このときの基板温度は、９００℃以上かつ１１００℃以下の範囲内の温度とし、この基板温度を保持する。
【００５９】
ここで、基板温度が９００℃未満であると、原料ガスによるシリコン基板１１の表面の炭化が不十分なものとなり、その結果、炭化シリコン膜１２の表面に結晶性のよい単結晶炭化シリコン膜１４を形成することができないという問題を生じるため好ましくない。一方、基板温度が１１００℃を超えると、ガス雰囲気の圧力が極めて低いこととの関係上、単結晶シリコンが蒸発してしまうという問題を生じるため好ましくない。
【００６０】
また、このときのガス雰囲気の圧力は、５．０×１０−４Ｐａ以上かつ０．５Ｐａ以下の範囲内の圧力とし、この圧力を保持する。
【００６１】
ここで、ガス雰囲気の圧力が５．０×１０−４Ｐａ未満であると、シリコン基板１１の形成材料が蒸発してしまうという問題を生じるため好ましくない。一方、ガス雰囲気の圧力が０．５Ｐａを超えると、マスク材１３の表面に炭化シリコン膜が形成されてしまい、マスク層の表面に残存した炭化シリコン膜を基点として結晶欠陥を含む膜が成長してしまうという問題があり、好ましくない。
【００６２】
また、チャンバー内に導入する原料ガスとしては、ジクロロシランガス（ＳｉＨ２Ｃｌ２）及びエチレンガス（Ｃ２Ｈ２）の混合ガスを用いることもできる。また、この他にも、四塩化珪素、トリクロロシラン（ＳｉＨＣｌ３）、モノシラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）、その他の有機シランガスを混合したものを用いることもできる。さらに、原料ガスのキャリアガスとして、アルゴン、水素、これらを混合したものを用いることもできる。
【００６３】
これにより、炭化シリコン膜１２の開口部１３ｈから露出した部分を基点として単結晶炭化シリコンをエピタキシャル成長させ、開口部１３ｈから露出した炭化シリコン膜１２及びマスク材１３を覆う単結晶炭化シリコン膜１４を形成する（図５（ａ）参照、第４の工程）。
【００６４】
マスク材１３の表面は、炭化シリコン膜１２の開口部１３ｈから露出した部分を基点として成長し、開口部１３ｈからマスク材１３の上方に向かう方向に成長した単結晶炭化シリコンによって覆われる。すなわち、マスク材１３の上方においては横方向結晶成長（ＥＬＯ：Epitaxial Lateral Overgrowth）状態となる。
【００６５】
これにより、マスク材１３の表面には、積層欠陥の無い単結晶炭化シリコン膜１４が形成される（図５（ｂ）参照）。なお、マスク材１３の中央付近の直上には単結晶炭化シリコン膜１４が会合して形成された会合欠陥１２Ｓｂが存在する。しかし、単結晶炭化シリコン膜１４において会合欠陥１２Ｓｂを除いた領域は、結晶欠陥が存在せず、無欠陥領域ＡＲとなっている。
以上の工程により、単結晶炭化シリコン膜付き基板１０が得られる。
【００６６】
次に、単結晶炭化シリコン膜付き基板１０上に半導体素子２０を形成する。
具体的には、ボディ領域２１ａを単結晶炭化シリコン膜１４の表面に平面視において会合欠陥１２Ｓｂと重なる位置に形成する（図５（ｃ）参照）。この工程では、例えばレジストマスクＲＭ１に対し、ボディ領域２１ａを形成する領域に開口を形成し、このレジストマスクＲＭ１をマスクにして、所定の導電型の不純物をイオン注入法で単結晶炭化シリコン膜１４に注入する。
【００６７】
次に、ソース領域２２ａをボディ領域２１ａと隣接する位置に形成するとともに、ドレイン領域２３ｂをソース領域２２ａのボディ領域２１ａとは反対側に形成する（図５（ｄ）参照）。この工程では、例えばレジストマスクＲＭ２に対し、ソース領域２２ａを形成する領域に開口を形成するとともにドレイン領域２３ｂを形成する領域に開口を形成し、このレジストマスクＲＭ２をマスクにして、所定の導電型の不純物をイオン注入法で単結晶炭化シリコン膜１４に注入する。
【００６８】
次に、高濃度ドレイン領域２３ａをドレイン領域２３ｂの略中央部に形成する。（図６（ａ）参照）。この工程では、例えばレジストマスクＲＭ３に対し、高濃度ドレイン領域２３ａを形成する領域に開口を形成し、このレジストマスクＲＭ３をマスクにして、所定の導電型の不純物をイオン注入法でドレイン領域２３ｂに注入する。これにより、高濃度ドレイン領域２３ａ及び低濃度ドレイン領域２３ｂを備えるＬＤＤ構造が得られる。
【００６９】
イオン注入を施した全ての領域には、レーザーアニール法で活性化アニールを行う。これにより、単結晶炭化シリコン膜１４の表面に対して瞬間的に１６００℃程度の高温にすることができる。そのため、基板温度を融点以下（例えばシリコン基板の融点１４１６℃）に抑えてイオン注入を施した領域に活性化アニールを施すことができる。
【００７０】
イオン注入を施したソース領域２２ａ及びドレイン領域２３ｂには、レーザーアニール法で活性化アニールを行う。これにより、単結晶炭化シリコン膜１４の表面に対して瞬間的に１６００℃程度の高温にすることができる。そのため、基板温度を融点以下（例えばシリコン基板の融点１４１６℃）に抑えてソース領域２２ａ及びドレイン領域２３ｂに活性化アニールを施すことができる。
【００７１】
次に、ドレイン領域２３ａ，２３ｂ及びチャネル領域となる部分の上にゲート絶縁膜２５を形成する（図６（ｂ）参照）。このとき、ゲート絶縁膜２５を、平面視においてドレイン電極２３と重なる部分の厚みが相対的に大きくなるように形成する。具体的には、ゲート絶縁膜２５をドレイン領域２３ａ，２３ｂ及びチャネル領域となる部分の上に形成した後、フォトリソグラフ法を用いることでマスクを用いて、平面視においてゲート絶縁膜２５のチャネル領域となる部分と重なる領域に対してのみエッチングを施すことにより、平面視においてドレイン電極２３と重なる部分の厚みが相対的に大きくなるように形成することができる。
【００７２】
次に、ゲート絶縁膜２５の上にゲート電極２４を形成する（図６（ｃ）参照）。例えば、ゲート電極２４は、ゲート絶縁膜２５の全面に導電層を形成した後、この導電層をパターニングすることにより形成することができる。
【００７３】
以下、ソース電極２２やドレイン電極２３などを含む通常の配線形成工程を経ることにより、単結晶炭化シリコン膜付き基板１０上に半導体素子２０を形成することができる（図６（ｄ）参照）。
以上の工程により、本実施形態に係る半導体装置１を製造することができる。
【００７４】
本実施形態の半導体装置１によれば、半導体素子２０のボディコンタクト領域２１が平面視で会合欠陥１２Ｓｂと重なる位置に配置されているので、半導体素子２０のソース領域２２ａやドレイン領域２３ａ，２３ｂは平面視で会合欠陥１２Ｓｂとは重ならない位置に配置される。すなわち、ソース領域２２ａやドレイン領域２３ａ，２３ｂなどの素子特性に大きく影響を及ぼす領域が会合欠陥１２Ｓｂと重ならない位置に配置されることとなる。これにより、ソース領域２２ａ近傍やドレイン領域２３ａ，２３ｂ近傍に形成される空乏層２６についても平面視で会合欠陥１２Ｓｂとは重ならない位置に配置される。そのため、空乏層２６が会合欠陥１２Ｓｂを横切ることが回避される。このため、リーク電流の発生が抑制される。よって、素子特性の低下を抑制することが可能となる。
【００７５】
また、この構成によれば、半導体素子２０のソース電極２２、ドレイン電極２３及びゲート電極２４が平面視で会合欠陥１２Ｓｂとは重ならない位置に配置されているので、ソース電極２２、ドレイン電極２３及びゲート電極２４と平面視で重なる領域に形成される空乏層２６についても平面視で会合欠陥１２Ｓｂとは重ならない位置に配置されることとなる。そのため、空乏層２６が会合欠陥１２ＳＢを横切ることが広範囲で回避される。よって、リーク電流を広範囲で抑制することが可能となる。
【００７６】
また、この構成によれば、半導体素子２０のボディコンタクト領域２１、ソース電極２２、ドレイン２３電極及びゲート電極２４が平面視でそれぞれ平行にライン状に形成されているので、高密度な素子構造を実現することができる。これにより、複数の半導体素子２０が並列に配置された構成を採用することができる。この場合、各ゲート電極２４の活性領域の上部分の長さ（以下、フィンガー長という）の合計がチャネル幅となる。よって、単位面積当たりに複数のゲート電極２４が並列に配置されることにより、単位面積当たりのチャネル幅を大きくすることができる。よって、素子特性の低下を抑制するとともに、小さい素子面積で多くの電流を流すことが可能な半導体装置１を実現することができる。
【００７７】
また、この構成によれば、立方晶炭化シリコン膜の表面に半導体素子２０が形成された構成において、素子特性の低下を抑制することが可能な半導体装置１を実現することができる。
【００７８】
［電気光学装置］
次に、上記実施形態の半導体装置を備えた電気光学装置について説明する。
図７は、電気光学装置の一実施形態である液晶表示装置を示す模式図である。図示の液晶表示装置１００は、液晶パネル１１０と、液晶駆動用ＩＣチップである半導体装置１２１とを有する。また、必要に応じて、図示しない偏光板、反射シート、バックライト等の付帯部材が適宜に設けられる。
【００７９】
液晶パネル１１０は、ガラスやプラスチックなどで構成される基板１１１及び１１２を備えている。基板１１１と基板１１２は対向配置され、図示しないシール材などによって相互に貼り合わされている。基板１１１と基板１１２の間には電気光学物質である液晶（不図示）が封入されている。基板１１１の内面上にはＩＴＯ（Indium Tin Oxide）などの透明導電体で構成された電極１１１ａが形成され、基板１１２の内面上には上記電極１１１ａに対向配置される電極１１２ａが形成されている。なお、電極１１１ａおよび電極１１２ａは直交するように配置されている。そして、電極１１１ａおよび電極１１２ａは基板張出部１１１Ｔに引き出され、その端部にはそれぞれ電極端子１１１ｂｘおよび電極端子１１１ｃｘが形成されている。また、基板張出部１１１Ｔの端縁近傍には入力配線１１１ｄが形成され、その内端部にも端子１１１ｄｘが形成されている。
【００８０】
基板張出部１１１Ｔ上には、未硬化状態若しくは半硬化状態の熱硬化性樹脂で構成される封止樹脂１２２を介して、半導体装置１２１が実装される。この半導体装置１２１は、例えば液晶パネル１１０を駆動する液晶駆動用ＩＣチップである。半導体装置１２１の下面には図示しない多数の樹脂バンプ電極が形成されており、これらのバンプは基板張出部１１１Ｔ上の端子１１１ｂｘ，１１１ｃｘ，１１１ｄｘにそれぞれ導電接続される。
【００８１】
また、入力配線１１１ｄの外端部に形成された入力端子１１１ｄｙには、異方性導電膜１２４を介してフレキシブル配線基板１２３が実装される。入力端子１１１ｄｙは、フレキシブル配線基板１２３に設けられた図示しない配線にそれぞれ導電接続される。そして、外部からフレキシブル配線基板１２３を介して制御信号、映像信号、電源電位などが入力端子１１１ｄｙに供給され、半導体装置１２１において液晶駆動用の駆動信号が生成されて、液晶パネル１１０に供給されるようになっている。
【００８２】
以上のように構成された本実施形態の液晶表示装置１００によれば、半導体装置１２１を介して電極１１１ａと電極１１２ａとの間に適宜の電圧が印加されることにより、両電極１１１ａ，１１２ａが対向配置される画素部分の液晶を再配向させて光を変調することができ、これによって液晶パネル１１０内の画素が配列された表示領域に所望の画像を形成することができる。
【００８３】
なお、上記実施形態の半導体装置を備えた電気光学装置としては、上記液晶表示装置に限らず、プラズマディスプレイパネル（ＰＤＰ）にも適用することができる。
【００８４】
また、上記実施形態の半導体装置を備えた装置としては、電気光学装置に限らず、電力変換装置にも適用することができる。具体的には、上記実施形態の半導体装置を備えた電力変換装置としては、ＡＣ−ＤＣコンバーター、ＤＣ−ＤＣコンバーター、パーソナルコンピューターのＡＣアダプターへの適用例が挙げられる。
【００８５】
［電子機器］
図８は、本発明に係る電子機器の一例を示す斜視図である。この図に示す携帯電話１３００は、上述した電気光学装置を小サイズの表示部１３０１として備え、複数の操作ボタン１３０２、受話口１３０３、及び送話口１３０４を備えて構成されている。
上述した電気光学装置は、上記携帯電話に限らず、電子ブック、パーソナルコンピューター、ディジタルスチルカメラ、液晶テレビ、ビューファインダー型あるいはモニタ直視型のビデオテープレコーダー、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサー、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等々の画像表示手段、ヘッドマウントディスプレイ（ＨＭＤ）として好適に用いることができ、いずれの場合にも電気的接続の信頼性に優れた電子機器を提供することができる。
【符号の説明】
【００８６】
１…単結晶炭化シリコン膜付き基板、１１…シリコン基板、１２…炭化シリコン膜、１２Ｓｂ…会合部、１３…マスク材、１３ｈ…開口部、１４…単結晶炭化シリコン膜、２０…半導体素子、２１…ボディコンタクト領域、２２…ソース電極、２３…ドレイン電極、２４…ゲート電極、１００…液晶表示装置（電気光学装置）、１３００…携帯電話（電子機器）
【特許請求の範囲】
【請求項１】
シリコン基板と、
前記シリコン基板の表面に形成された炭化シリコン膜と、
前記炭化シリコン膜の表面に形成された、開口部を有するマスク材と、
前記開口部において露出した前記炭化シリコン膜を基点としてエピタキシャル成長された、前記炭化シリコン膜及び前記マスク材を覆う単結晶炭化シリコン膜と、
前記単結晶炭化シリコン膜の表面に形成された半導体素子と、を含み、
前記マスク材の上には、前記単結晶炭化シリコン膜が会合して形成された会合部が存在しており、
前記半導体素子はボディコンタクト領域を有しており、
前記ボディコンタクト領域は、前記シリコン基板の表面と直交する方向から見て前記会合部と重なる位置に配置されていることを特徴とする半導体装置。
【請求項２】
前記半導体素子は、前記ボディコンタクト領域と隣接して形成されたソース電極と、前記ソース電極の前記ボディコンタクト領域とは反対側に形成されたドレイン電極と、前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と、を含み、
前記ソース電極、前記ドレイン電極及び前記ゲート電極は、前記シリコン基板の表面と直交する方向から見て前記会合部とは重ならない位置に配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記マスク材は、前記シリコン基板の表面と直交する方向から見てライン状に形成されており、
前記会合部は、前記マスク材の延在方向に沿って形成されており、
前記ボディコンタクト領域は、前記シリコン基板の表面と直交する方向から見て前記会合部と重なるようにライン状に形成されており、
前記ソース電極、前記ドレイン電極及び前記ゲート電極は、それぞれ前記ボディコンタクト領域に沿ってライン状に形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記単結晶炭化シリコン膜は立方晶炭化シリコン膜であることを特徴とする請求項１ないし３のいずれか一項に記載の半導体装置。
【請求項５】
請求項１ないし４のいずれか一項に記載の半導体装置を備えたことを特徴とする電気光学装置。
【請求項６】
請求項１ないし４のいずれか一項に記載の半導体装置を備えたことを特徴とする電力変換装置。
【請求項７】
請求項５に記載の電気光学装置を備えたことを特徴とする電子機器。
【請求項１】
シリコン基板と、
前記シリコン基板の表面に形成された炭化シリコン膜と、
前記炭化シリコン膜の表面に形成された、開口部を有するマスク材と、
前記開口部において露出した前記炭化シリコン膜を基点としてエピタキシャル成長された、前記炭化シリコン膜及び前記マスク材を覆う単結晶炭化シリコン膜と、
前記単結晶炭化シリコン膜の表面に形成された半導体素子と、を含み、
前記マスク材の上には、前記単結晶炭化シリコン膜が会合して形成された会合部が存在しており、
前記半導体素子はボディコンタクト領域を有しており、
前記ボディコンタクト領域は、前記シリコン基板の表面と直交する方向から見て前記会合部と重なる位置に配置されていることを特徴とする半導体装置。
【請求項２】
前記半導体素子は、前記ボディコンタクト領域と隣接して形成されたソース電極と、前記ソース電極の前記ボディコンタクト領域とは反対側に形成されたドレイン電極と、前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と、を含み、
前記ソース電極、前記ドレイン電極及び前記ゲート電極は、前記シリコン基板の表面と直交する方向から見て前記会合部とは重ならない位置に配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記マスク材は、前記シリコン基板の表面と直交する方向から見てライン状に形成されており、
前記会合部は、前記マスク材の延在方向に沿って形成されており、
前記ボディコンタクト領域は、前記シリコン基板の表面と直交する方向から見て前記会合部と重なるようにライン状に形成されており、
前記ソース電極、前記ドレイン電極及び前記ゲート電極は、それぞれ前記ボディコンタクト領域に沿ってライン状に形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記単結晶炭化シリコン膜は立方晶炭化シリコン膜であることを特徴とする請求項１ないし３のいずれか一項に記載の半導体装置。
【請求項５】
請求項１ないし４のいずれか一項に記載の半導体装置を備えたことを特徴とする電気光学装置。
【請求項６】
請求項１ないし４のいずれか一項に記載の半導体装置を備えたことを特徴とする電力変換装置。
【請求項７】
請求項５に記載の電気光学装置を備えたことを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１３−４５８２９（Ｐ２０１３−４５８２９Ａ）
【公開日】平成２５年３月４日（２０１３．３．４）
【国際特許分類】
【出願番号】特願２０１１−１８１４０５（Ｐ２０１１−１８１４０５）
【出願日】平成２３年８月２３日（２０１１．８．２３）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２５年３月４日（２０１３．３．４）
【国際特許分類】
【出願日】平成２３年８月２３日（２０１１．８．２３）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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