【課題】動作速度を向上し消費電力を低減しうる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板に第１の領域を画定する第１の素子分離絶縁膜と、半導体基板の第１の領域に形成された第１導電型の第１の導電層と、半導体基板上に形成され、第１の領域の一部である第２の領域に第１の導電層に接続して形成された第１導電型の第２の導電層と、第１の領域の他の一部である第３の領域に第１の導電層に接続して形成された第１導電型の第３の導電層とを有する半導体層と、半導体層内に設けられ、第２の導電層と第３の導電層とを分離する第２の素子分離絶縁膜と、第２の導電層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、第３の導電層を介して第１の導電層に電気的に接続されたゲート電極とを有する。 （もっと読む）

【課題】第１のトランジスタと第２のトランジスタが、ぞれぞれのドレイン領域とソース領域を共有して同一の半導体基板上に形成される構成の半導体装置の製造において、それぞれのトランジスタのソース領域およびドレイン領域の直下に埋め込み絶縁膜を効率的に形成できる製造方法を提供する。
【解決手段】半導体基板上にそれぞれのトランジスタのソース領域およびドレイン領域に対応してトレンチを形成し、前記トレンチをＳｉＧｅ混晶層と半導体層を順次形成することにより充填し、さらに第１のトランジスタのソース領域および第２のトランジスタのドレイン領域直下のＳｉＧｅ混晶層を、素子分離溝を介して選択エッチングにより除去し、第１のトランジスタのドレイン領域および第２のトランジスタのソース領域として共有される拡散領域直下のＳｉＧｅ混晶層を、前記拡散領域に形成した孔を介して選択エッチングし、除去する。 （もっと読む）

【課題】 スナップバック現象が発生する時のドレイン電流値を大きくすることによって、ＥＳＤ耐量を改善する。
【解決手段】 半導体装置１０は、ソース領域２３とボディ領域２１の間の少なくとも一部に絶縁領域２２を備えている。絶縁領域２２は、ソース領域２３とボディ領域２１とドリフト領域２５で構成される寄生のnpnトランジスタのベース・エミッタ間の接合面積を小さくするので、寄生のnpnトランジスタがオンした後にソース領域２３から注入される電子量を低減する。これにより、スナップバック現象が発生する時のドレイン電流値を大きくすることができる。 （もっと読む）

【課題】寄生トランジスタによる異常リークの発生を抑制し、正常な電気特性を得ることが可能な半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、ボロンイオンが導入されたシリコン基板にＬＯＣＯＳ酸化膜２を形成し、この酸化膜２の内側に位置するアクティブ領域１ａにおけるチャネル形成領域を含む端部にボロンイオンを注入することにより、アクティブ領域１ａにおける前記端部にＰ型不純物拡散層３を形成し、シリコン基板のアクティブ領域１ａ上にゲート絶縁膜を形成し、Ｐ型不純物拡散層３及びアクティブ領域１ａの上にゲート絶縁膜を介してゲート電極６を形成し、ＬＯＣＯＳ酸化膜２及びゲート電極６をマスクとして不純物をイオン注入することにより、アクティブ領域にソース・ドレイン領域の拡散層７を形成することを特徴とする。 （もっと読む）

【課題】ＳＯＩ層の膜厚が薄膜化してもＭＯＳトランジスタの駆動能力の向上を図ることができる半導体装置及びその製造方法を得る。
【解決手段】ＮＭＯＳ形成領域Ａ１に形成されるＮＭＯＳトランジスタＱ１１において、ソース・ドレイン領域１５は埋め込み酸化膜４を貫通して半導体基板１の閾値電圧制御拡散層１８に達して形成される。ＰＭＯＳ形成領域Ａ２に形成されるＰＭＯＳトランジスタＱ２１において、ソース・ドレイン領域２５は埋め込み酸化膜４を貫通して半導体基板１の閾値電圧制御拡散層２８に達して形成される。 （もっと読む）

【課題】高耐圧で、安全動作領域が広く、かつ、熱散逸性がよく、有効コンダクタンスおよび周波数特性が良好なＳＯＩデバイスを提供すること。
【解決手段】半導体装置１００において、ｐ^-基板１０１の表面層の一部にはＢＯＸ領域１０２が設けられる。ＢＯＸ領域１０２は、ゲート電極１１０の中心から下ろした垂線Ｌｃ付近まで設けられており、ドレイン領域１０９および拡張ドレイン領域１０３をｐ^-基板１０１から分離する。ドレイン領域１０９の厚さは１５０ｎｍ〜３００ｎｍのいずれかであり、ＢＯＸ領域１０２の厚さは１５０ｎｍ以上である。 （もっと読む）

【課題】接合容量の低減と基板浮遊効果の抑制とを同時に図り、低コストで製造を可能にする。
【解決手段】半導体基板１０は、シリコン基板１１と、このシリコン基板１１上に形成された薄いシリコンゲルマニウム層１２と、このシリコンゲルマニウム層１２上に形成されたシリコン層１３とを有する。シリコンゲルマニウム層１２は、シリコン基板１１とシリコン層１３とを、ワード線ＷＬ方向の中央部でのみ接続し、半導体基板１０の中で狭隘部１２ａを形成している。シリコン層１３は、メモリセルＭ及び選択ゲートトランジスタＳＧに対応する部分が活性領域を形成している。 （もっと読む）

【課題】パワーデバイスの材料として適したIII族窒化物半導体結晶成長基板およびその製造方法、ならびに、そのIII族窒化物半導体結晶成長基板を用いて形成されるIII族窒化物半導体素子を提供すること。
【解決手段】この電界効果トランジスタは、積層界面がＧａＮ膜２の主面２Ａと斜めに交差するように、ＧａＮ膜２の主面２Ａ側から順に積層された、Ｎ型ＧａＮ層６、Ｐ型ＧａＮ層７およびＮ型ＧａＮ層８を備える窒化物半導体積層構造部５を備えている。また、Ｎ型ＧａＮ層６、Ｐ型ＧａＮ層７およびＮ型ＧａＮ層８の各端面は、それぞれＧａＮ膜２の主面２Ａに平行な方向に沿って露出する露出面６１、露出面７１および露出面８１となっている。 （もっと読む）

【課題】Ｓ−ｆａｃｔｏｒを効果的に低減可能は半導体ディバイスを提供すること及び、Ｓ−ｆａｃｔｏｒを効果的に低減可能は半導体ディバイスの製造方法を提供すること。
【解決手段】本発明は、半導体基板に素子分離領域によって分離されて形成される半導体デバイスにおいて、前記半導体基板に形成されるチャネル部と；前記チャネル部の上に形成されるゲート絶縁膜と；前記ゲート絶縁膜上に形成されるゲート電極と；前記チャネル部の下部にのみ形成される埋め込みシリコン酸化膜とを備える。 （もっと読む）

【課題】フィンＦＥＴ構造およびその製造方法を提供する。
【解決手段】バルク・シリコン基板の上面にシリコンのフィンを形成するステップと、前記フィンの両側の側壁にゲート誘電体を形成するステップと、前記フィンの前記両側の側壁上の前記ゲート誘電体層と直接に物理的にコンタクトするようなゲート電極を形成するステップと、前記チャネル領域の第１の側の前記フィン中に第１のソース／ドレインを形成し、かつ前記チャネル領域の第２の側の前記フィン中に第２のソース／ドレインを形成するステップと、ボイドを生じるために、前記第１および第２のソース／ドレインの少なくとも一部の下方から前記バルク・シリコン基板の一部を除去するステップと、前記ボイドを誘電体材料で以って充填するステップとを含む方法である。構造は、フィンＦＥＴのシリコン・ボディとバルク・シリコン基板との間にボディ・コンタクトを含む。 （もっと読む）

【課題】パターン形成された埋込み絶縁体層を異なる深さに含む、改善されたセミコンダクタ・オン・インシュレータ（ＳＯＩ）基板を提供する。
【解決手段】具体的には、ＳＯＩ基板は、実質的に平坦な上面を有し、さらに、（１）どのような埋込み絶縁体も含まない第１の領域と、（２）パターン形成された埋込み絶縁体層の第１の部分を第１の深さ（すなわち、ＳＯＩ基板の平坦な上面から測定した深さ）に含む第２の領域と、（３）パターン形成された埋込み絶縁体層の第２の部分を第２の深さに含む第３の領域とを含み、第１の深さは、第２の深さより大きい。１つ以上の電界効果トランジスタ（ＦＥＴ）をＳＯＩ基板中に形成することができる。例えば、ＦＥＴは、ＳＯＩ基板の第１の領域中のチャネル領域、ＳＯＩ基板の第２の領域中のソース領域およびドレイン領域、ならびにＳＯＩ基板の第３の領域中のソース／ドレイン拡張領域を含み得る。 （もっと読む）

ＭＯＳデバイスは、ゲート誘電体上に配置されたゲート電極を有するゲートスタックと、ゲートスタックの両側面に形成された第１のスペーサ及び第２のスペーサと、第１のスペーサに近接するソース領域と、第２のスペーサに近接するドレイン領域と、ゲートスタックの下に位置し且つソース領域とドレイン領域との間に配置されたチャネル領域とを有する。本発明に従ったＭＯＳデバイスは更に、チャネル領域の下に位置し且つソース領域とドレイン領域との間に配置された埋め込み酸化物（ＢＯＸ）領域を含む。ＢＯＸ領域は、サリサイドスパイク不良を防止しながらトランジスタの抵抗及びゲート端部の接合寄生キャパシタンスを低減させるよう、より深いソース及びドレイン領域が形成されることを可能にする。
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本発明は、電界効果トランジスタを有する半導体装置（１０）の製造方法に関し、この方法において、シリコン製の基板（１１）を有する半導体基体（１２）の表面に、埋め込み分離領域（３，４）の上に設置した第１導電型のソース領域（１）およびドレイン領域（２）と、ソース領域とドレイン領域（１，２）との間にあり、第１導電型と反対の第2導電型のチャネル領域（５）と、ゲート誘電体（７）によって半導体基体（１２）の表面から離れ、チャネル領域（５）上に設置したゲート領域（６）と、を設け、また、メサ（Ｍ）を、チャネル領域（５）を形成する半導体基体（１２）内に形成し、ソースおよびドレイン領域（１，２）を、エピタキシャル成長を用いて形成する半導体領域（８）でメサ（Ｍ）の両側の側面上に形成し、したがって、ソースおよびドレイン領域（１，２）は、チャネル領域（５）と接触するものとする。本発明によれば、半導体領域（８）は、半導体領域（８）の厚さのほぼ全体にわたりメサ（Ｍ）と接触するよう形成し、また、ゲート誘電体のレベルより下方に形成する。この方法は、より用途が広く、したがって、得られた装置（１０）は、改善された高周波挙動を有する。
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【課題】トップゲート電極とバックゲート電極とを自己整合的に形成し、バックゲート電極とソース領域及びドレイン領域とのオーバーラップ容量の低減を図る。
【解決手段】半導体装置は、半導体基板１１と、半導体基板の上方に設けられたチャネル領域Ｃと、チャネル領域の上方に第１のゲート絶縁膜１８ａを介して設けられた第１のゲート電極Ｇ１と、チャネル領域の下方に第２のゲート絶縁膜１８ｂを介して設けられ、第１のゲート電極と対向して配置された第２のゲート電極Ｇ２と、第２のゲート電極の側面を覆う第１の絶縁膜２４と、第２のゲート電極の底面を覆う第２の絶縁膜１２と、第１のゲート絶縁膜の上面よりも上方に位置する上面ＵＳと第１のゲート電極の側面に対向する側面ＳＳとを有し、ソース領域及びドレイン領域が形成された半導体層２６とを具備し、第２のゲート電極の側面ＳＳＧ２は、半導体層の側面ＳＳと一致する。 （もっと読む）

【課題】活性半導体領域の中に配置されたチャネル領域、ソース領域およびドレイン領域を有する電界効果トランジスタの特性向上のため、素子分離領域の配置に影響を与えずに効果的な応力を付加する構造の提供。
【解決手段】トレンチ分離領域１０６により分離された活性半導体領域１０４の一部分の下に、水平に延びる上面を有する埋め込み誘電体ストレッサ要素１０２が配置される。この誘電体ストレッサ要素は、多孔質シリコンの酸化による酸化膜で構成され、多孔質化の度合いにより圧縮または引っ張り応力を発生する。 （もっと読む）

【課題】 特殊な製造装置は不要で、製造時の結晶欠陥の発生を抑えたＤＳＯＩトランジスタを有する半導体装置の製造方法及び、半導体装置を提供する。
【解決手段】 まず始めに、Ｓｉ基板１上にＳｉＧｅ層３を形成し、ＳｉＧｅ層３のうちのソース形成領域とドレイン形成領域とに挟まれた部分をエッチングして取り除き、トレンチを形成する。次に、このトレンチ内が埋め込まれ且つＳｉＧｅ層３上が覆われるように、Ｓｉ基板１上にＳｉ層１０を形成する。そして、トランジスタ形成領域の外側にあるＳｉ層１０と、当該外側にあるＳｉＧｅ層３とを順次エッチングして取り除くことにより、トランジスタ形成領域の周囲に沿ってＳｉＧｅ層３の側面を露出させる。その後、ＳｉＧｅ層３をその露出した側面からエッチングして取り除くことにより、トランジスタ形成領域のＳｉ層１０下に空洞部１５を形成し、続いて、この空洞部１５内にＳｉＯ_２膜１７を形成する。 （もっと読む）

本発明は、半導体基材（１００）を有する半導体素子に関し、さらに以下の各特徴として、上記半導体基材（１００）内にて、第１の伝導型のドリフト領域（２；２１１）と、上記半導体基材（１００）内にて、上記ドリフト領域（２）に対し、少なくとも部分的に隣り合って配置され、半導体材料からなるドリフト制御領域（３；２４１）と、上記ドリフト領域（２；２１１）と上記ドリフト制御領域（３；２４１）との間に配置された蓄積誘電体（４；２５１）とを含む。
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【課題】寄生キャパシタンスの低下及びパンチスルー特性の改善により、リフレッシュ特性を向上させた半導体素子及びその製造方法を提供すること。
【解決手段】半導体素子は、半導体基板２０１上に形成されて活性領域を提供し、側壁下部端に凹部が形成された半導体層２０３、２０４と、素子分離用の第１の絶縁膜２０２Ａと、第１の絶縁膜２０２及び半導体層２０３、２０４の側壁に形成された素子分離用の第２の絶縁膜２０６とを備えている。半導体素子の製造方法は、半導体基板２０１の一部の領域を露出させた第１の絶縁膜２０２Ａを形成するステップ、第１の半導体層２０３を形成するステップ、第２の半導体層２０４Ａを形成するステップ、第２の半導体層２０４Ａ及び第１の絶縁膜２０２Ａを選択的にエッチングするステップ、第１の絶縁膜２０２Ａを除去するステップ及び第２の絶縁膜２０６を形成するステップを含む。 （もっと読む）

【課題】共通中間電極１０９の電位が、いわゆる電界効果型トランジスタのサブスレッショルド領域にある場合が多く発生するので、ソース１０１とドレイン１０３の間を流れる電流が大きくなり、結果として消費電力が増加する。
【解決手段】共通中間電極５と、共通中間電極５に複数のキャパシタを介して接続された複数の入力ゲート電極９と、共通中間電極５と接続された閾値素子５３とからなる加算素子５１であって、入力ゲート電極９の少なくとも一部が電圧発生器３１に接続されているので、非使用時の電力消費を抑制することができる。 （もっと読む）

【課題】接合漏洩電流とキャパシタンスを低減させ短チャンネル効果を改善して素子の特性を向上させる。
【解決手段】本発明に係る半導体素子及びその製造方法は、ソース／ドレーン領域のうちいずれか一つとチャンネル領域の一部は半導体基板の上部に形成された埋込酸化膜の上部に備えられ、ソース／ドレーン領域のうち他の一つとチャンネル領域の残りは半導体基板の上部に形成されたＳｉエピタキシャル層の上部に備えられる。 （もっと読む）