半導体装置の製造方法
【課題】半導体装置の性能を向上させる。
【解決手段】ｎチャネル型ＭＩＳＦＥＴ用のメタルゲート電極であるゲート電極ＧＥ１とｐチャネル型ＭＩＳＦＥＴ用のダミーゲート電極ＧＥ２とを形成してから、ｎチャネル型ＭＩＳＦＥＴ用のソース・ドレイン領域とｐチャネル型ＭＩＳＦＥＴ用のソース・ドレイン領域をそれぞれ形成する。その後、ダミーゲート電極ＧＥ２を除去し、ダミーゲート電極ＧＥ２が除去されたことで形成された凹部にｐチャネル型ＭＩＳＦＥＴ用のメタルゲート電極を形成する。
【解決手段】ｎチャネル型ＭＩＳＦＥＴ用のメタルゲート電極であるゲート電極ＧＥ１とｐチャネル型ＭＩＳＦＥＴ用のダミーゲート電極ＧＥ２とを形成してから、ｎチャネル型ＭＩＳＦＥＴ用のソース・ドレイン領域とｐチャネル型ＭＩＳＦＥＴ用のソース・ドレイン領域をそれぞれ形成する。その後、ダミーゲート電極ＧＥ２を除去し、ダミーゲート電極ＧＥ２が除去されたことで形成された凹部にｐチャネル型ＭＩＳＦＥＴ用のメタルゲート電極を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、高誘電率ゲート絶縁膜およびメタルゲート電極を有するＭＩＳＦＥＴを備えた半導体装置の製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、イオン注入などによりソース・ドレイン領域を形成することで、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成することができる。ゲート電極としては、ポリシリコン膜を使用することが一般的である。
【０００３】
しかしながら、近年、ＭＩＳＦＥＴ素子の微細化に伴いゲート絶縁膜の薄膜化が進み、ポリシリコン膜をゲート電極に使用した場合におけるゲート電極の空乏化の影響が無視できなくなってきている。このため、ゲート電極としてメタルゲート電極を用いてゲート電極の空乏化現象を抑制する技術がある。
【０００４】
また、ＭＩＳＦＥＴ素子の微細化に伴いゲート絶縁膜の薄膜化が進み、薄い酸化シリコン膜をゲート絶縁膜として使用すると、ＭＩＳＦＥＴのチャネル部とゲート電極との間で、電子や正孔が酸化シリコン膜によって形成される障壁をトンネルするようになり、いわゆるトンネル電流が発生し、ゲートリーク電流が大きくなってしまう。このため、ゲート絶縁膜として、酸化シリコン膜より誘電率の高い材料（高誘電率材料）を使用することにより、容量を同じにしても物理的膜厚を増加させることで、リーク電流を低減する技術がある。
【０００５】
非特許文献１〜３には、メタルゲート電極および高誘電率ゲート絶縁膜を有するＭＩＳＦＥＴに関する技術が記載されている。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】V. Narayanan et al., VLSI2006, p.224.
【非特許文献２】P. Sivasubramani et al., VLSI2007, p.68.
【非特許文献３】H-S. Jung et al., VLSI2005, p.232.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者の検討によれば、次のことが分かった。
【０００８】
メタルゲート電極を用いた場合、ゲート電極の空乏化の問題は解決できるが、ポリシリコンゲート電極を用いた場合に比べて、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの両方でしきい値電圧の絶対値が大きくなってしまい、低しきい値デバイスの性能が低下するという問題がある。このため、メタルゲート電極を適用する場合には、低しきい値化（しきい値電圧の絶対値の低下）を可能とし、低しきい値デバイスの性能向上を実現することが望まれる。
【０００９】
メタルゲート電極を適用する場合、ソース・ドレイン領域形成後に行う活性化アニール（導入した不純物を活性化するために行う熱処理）を行う際に、メタルゲート電極も熱処理されてしまうと、この活性化アニール時の熱処理温度は高温であるため、この熱処理によってメタルゲート電極の仕事関数が低下してしまう。これは、活性化アニール時に、ゲート絶縁膜から酸素が抜けて酸素空孔が生成されてメタルゲート電極とゲート絶縁膜との界面に欠陥準位が形成され、その影響でメタルゲート電極のフェルミ準位が下がることで、メタルゲート電極の仕事関数が低下するためと考えられる。しなしながら、メタルゲート電極の仕事関数の低下は、ｐチャネル型ＭＩＳＦＥＴの高しきい値化（しきい値電圧の絶対値の上昇）につながるため、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの両方を低しきい値化する上では、不利となる。
【００１０】
そこで、製造工程を工夫して、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの両方のしきい値電圧を効率よく低下させることで、半導体装置の性能向上を図ることが望まれる。
【００１１】
本発明の目的は、半導体装置の性能向上を図ることができる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
代表的な実施の形態による半導体装置の製造方法は、ｎチャネル型ＭＩＳＦＥＴ用のメタルゲート電極とｐチャネル型ＭＩＳＦＥＴ用のダミーゲート電極とを形成してから、ｎチャネル型ＭＩＳＦＥＴ用のソース・ドレイン領域とｐチャネル型ＭＩＳＦＥＴ用のソース・ドレイン領域をそれぞれ形成する。その後、ｐチャネル型ＭＩＳＦＥＴ用のダミーゲート電極の少なくとも一部を除去し、ｐチャネル型ＭＩＳＦＥＴ用のメタルゲート電極を形成するものである。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
代表的な実施の形態によれば、半導体装置の性能向上を図ることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施の形態である半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図２】本発明の一実施の形態である半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図３】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中の要部断面図である。
【図３２】本発明の他の実施の形態である半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図３３】本発明の他の実施の形態である半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図３４】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中の要部断面図である。
【図３６】図３５に続く半導体装置の製造工程中の要部断面図である。
【図３７】図３６に続く半導体装置の製造工程中の要部断面図である。
【図３８】図３７に続く半導体装置の製造工程中の要部断面図である。
【図３９】図３８に続く半導体装置の製造工程中の要部断面図である。
【図４０】図３９に続く半導体装置の製造工程中の要部断面図である。
【図４１】図４０に続く半導体装置の製造工程中の要部断面図である。
【図４２】図４１に続く半導体装置の製造工程中の要部断面図である。
【図４３】図４１に続く半導体装置の製造工程中の要部断面図である。
【図４４】図４１に続く半導体装置の製造工程中の要部断面図である。
【図４５】図４２〜図４４に続く半導体装置の製造工程中の要部断面図である。
【図４６】図４２〜図４４に続く半導体装置の製造工程中の要部断面図である。
【図４７】図４２〜図４４に続く半導体装置の製造工程中の要部断面図である。
【図４８】図４５〜図４７に続く半導体装置の製造工程中の要部断面図である。
【図４９】図４５〜図４７に続く半導体装置の製造工程中の要部断面図である。
【図５０】図４５〜図４７に続く半導体装置の製造工程中の要部断面図である。
【図５１】図４８〜図５０に続く半導体装置の製造工程中の要部断面図である。
【図５２】図４８〜図５０に続く半導体装置の製造工程中の要部断面図である。
【図５３】図４８〜図５０に続く半導体装置の製造工程中の要部断面図である。
【図５４】図５１〜図５３に続く半導体装置の製造工程中の要部断面図である。
【図５５】図５１〜図５３に続く半導体装置の製造工程中の要部断面図である。
【図５６】図５１〜図５３に続く半導体装置の製造工程中の要部断面図である。
【図５７】図５４〜図５６に続く半導体装置の製造工程中の要部断面図である。
【図５８】図５４〜図５６に続く半導体装置の製造工程中の要部断面図である。
【図５９】図５４〜図５６に続く半導体装置の製造工程中の要部断面図である。
【図６０】図５７〜図５９に続く半導体装置の製造工程中の要部断面図である。
【図６１】図６０に続く半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１８】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２０】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２１】
（実施の形態１）
本実施の形態の半導体装置の製造工程を図面を参照して説明する。
【００２２】
図１および図２は、本発明の一実施の形態である半導体装置、ここではＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置の製造工程の一部を示す製造プロセスフロー図である。図３〜図３１は、本発明の一実施の形態である半導体装置、ここではＣＭＩＳＦＥＴを有する半導体装置の製造工程中の要部断面図である。
【００２３】
まず、図３に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備（用意）する（図１のステップＳ１）。本実施の形態の半導体装置が形成される半導体基板１は、ｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）が形成される領域であるｎＭＩＳ形成領域（第１領域）１Ａと、ｐチャネル型のＭＩＳＦＥＴが形成される領域であるｐＭＩＳ形成領域（第２領域）１Ｂとを有している。それから、半導体基板１の主面に素子分離領域２を形成する（図１のステップＳ２）。素子分離領域２は酸化シリコンなどの絶縁体（絶縁膜）からなり、例えばＳＴＩ（Shallow Trench Isolation）法により形成される。例えば、半導体基板１に溝（素子分離溝）を形成してから、この溝に絶縁膜を埋め込む（具体的には、溝を埋め込むように絶縁膜を形成してから溝の外部の絶縁膜を除去する）ことで、素子分離領域２を形成することができる。
【００２４】
次に、図４に示されるように、半導体基板１のｎチャネル型ＭＩＳＦＥＴを形成する領域（ｎＭＩＳ形成領域１Ａ）にｐ型ウエルＰＷを形成し、ｐチャネル型ＭＩＳＦＥＴを形成する領域（ｐＭＩＳ形成領域１Ｂ）にｎ型ウエルＮＷを形成する（図１のステップＳ３）。半導体基板１において、ｐ型ウエルＰＷおよびｎ型ウエルＮＷは、それぞれ、素子分離領域２によって規定された活性領域に形成される。
【００２５】
ステップＳ３において、ｐ型ウエルＰＷは、例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成され、ｎ型ウエルＮＷは、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより形成される。また、ｐ型ウエルＰＷおよびｎ型ウエルＮＷの形成前または形成後に、半導体基板１の上層部に対して、後で形成されるＭＩＳＦＥＴのしきい値調整用のイオン注入（いわゆるチャネルドープイオン注入）を必要に応じて行なうこともできる。
【００２６】
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面の自然酸化膜を除去することによって、半導体基板１の表面を清浄化（洗浄）する。これにより、半導体基板１（ｐ型ウエルＰＷおよびｎ型ウエルＮＷ）の表面（シリコン面）が露出される。
【００２７】
次に、半導体基板１の表面（すなわちｐ型ウエルＰＷおよびｎ型ウエルＮＷの表面）上に、絶縁層として、酸化シリコン膜または酸窒化シリコン膜からなる界面層（絶縁層、絶縁膜）３を形成する（図１のステップＳ４）。
【００２８】
界面層３の膜厚は薄く、好ましくは０．５〜２ｎｍ、例えば１ｎｍ程度とすることができる。ステップＳ４において、界面層３は、例えば熱酸化法などを用いて形成することができる。また、界面層３を酸窒化シリコン膜とする場合は、例えば、Ｎ２ＯとＯ２とＨ２とを用いた高温短時間酸化法、あるいは、酸化シリコン膜を形成した後にプラズマ中で窒化処理を行う手法などにより、形成することができる。
【００２９】
ステップＳ４で界面層３を形成してから、この界面層３上に後述のＨｆ系ゲート絶縁膜（すなわち後述のＨｆ含有絶縁膜４ａ，４ｂ）を形成することで、トラップなどの欠陥数を減らして、駆動能力や信頼性を向上させることができる。
【００３０】
次に、図５に示されるように、半導体基板１の主面上に、すなわち界面層３上に、Ｈｆ含有膜（Ｈｆ含有層、第２絶縁膜）４を形成する（図１のステップＳ５）。ステップＳ５において、Ｈｆ含有膜４は、半導体基板１の主面全面に形成されるため、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの両方に形成される。このＨｆ含有膜４は、ｎＭＩＳ形成領域１Ａに形成されるｎチャネル型ＭＩＳＦＥＴとｐＭＩＳ形成領域１Ｂに形成されるｐチャネル型ＭＩＳＦＥＴの高誘電率ゲート絶縁膜（すなわち後述のＨｆ含有絶縁膜４ａ，４ｂ）形成用のベースとなる絶縁膜である。
【００３１】
Ｈｆ含有膜４は、ハフニウム（Ｈｆ）を含有する絶縁膜であり、より特定的には、ハフニウム（Ｈｆ）と酸素（Ｏ）を含有する絶縁材料からなる。Ｈｆ含有膜４は、好ましくは、ＨｆＯ膜（酸化ハフニウム膜、代表的なのはＨｆＯ２膜）、ＨｆＯＮ膜（酸窒化ハフニウム膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）またはＨｆＳｉＯ膜（ハフニウムシリケート膜）である。このうち、ＨｆＯＮ膜をＨｆ含有膜４として用いれば、耐熱性向上やリーク電流の更なる低減を図ることができる。従って、Ｈｆ含有膜４は、ハフニウム（Ｈｆ）と酸素（Ｏ）を主成分として含有する絶縁膜とみなすことができ、更にＮ（窒素）とＳｉ（シリコン、ケイ素）の一方または両方を含有することもできる。また、Ｈｆ含有膜４は、希土類元素（特にＬａ）とＡｌを含有しないことが好ましい。Ｈｆ含有膜４の膜厚（形成膜厚）は、好ましくは１〜３ｎｍ、例えば２ｎｍ程度とすることができる。
【００３２】
ここで、ＨｆＯ膜は、ハフニウム（Ｈｆ）と酸素（Ｏ）とで構成された絶縁材料膜であり、ＨｆＯＮ膜は、ハフニウム（Ｈｆ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜であり、ＨｆＳｉＯＮ膜は、ハフニウム（Ｈｆ）とシリコン（Ｓｉ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜であり、ＨｆＳｉＯ膜は、ハフニウム（Ｈｆ）とシリコン（Ｓｉ）と酸素（Ｏ）とで構成された絶縁材料膜である。
【００３３】
ステップＳ５のＨｆ含有膜４形成工程は、例えば次のようにして行うことができる。
【００３４】
Ｈｆ含有膜４がＨｆＳｉＯＮ膜の場合には、ＡＬＤ（Atomic Layer Deposition：原子層堆積）法またはＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法を用いてまずＨｆＳｉＯ膜を堆積する。それから、このＨｆＳｉＯ膜をプラズマ窒化処理のような窒化処理によって窒化する（すなわちＨｆＳｉＯ膜を窒化してＨｆＳｉＯＮ膜にする）ことによって、ＨｆＳｉＯＮ膜を形成することができる。この窒化処理の後に、不活性または酸化雰囲気中で熱処理する場合もある。
【００３５】
Ｈｆ含有膜４がＨｆＯＮ膜の場合には、ＡＬＤ法またはＣＶＤ法を用いてまずＨｆＯ膜（代表的にはＨｆＯ２膜）を堆積してから、このＨｆＯ膜をプラズマ窒化処理のような窒化処理によって窒化する（すなわちＨｆＯ膜をＨｆＯＮ膜にする）ことによって、ＨｆＯＮ膜を形成することができる。この窒化処理の後に、不活性または酸化雰囲気中で熱処理する場合もある。
【００３６】
Ｈｆ含有膜４がＨｆＯ膜（代表的にはＨｆＯ２膜）の場合には、ＡＬＤ法またはＣＶＤ法を用いてＨｆＯ膜（代表的にはＨｆＯ２膜）を堆積すればよく、窒化処理を行う必要はない。その後、不活性または酸化雰囲気中で熱処理する場合もある。
【００３７】
Ｈｆ含有膜４がＨｆＳｉＯ膜の場合には、ＡＬＤ法またはＣＶＤ法を用いてＨｆＳｉＯ膜を堆積すればよく、窒化処理を行う必要はない。その後、不活性または酸化雰囲気中で熱処理する場合もある。
【００３８】
上記ステップＳ５でＨｆ含有膜４を形成した後、図６に示されるように、半導体基板１の主面上に、すなわちＨｆ含有膜４上に、Ａｌ含有膜（Ａｌ含有層）５を形成する（図１のステップＳ６）。このステップＳ６において、Ａｌ含有膜５は、半導体基板１の主面全面に形成されるため、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１ＢのＨｆ含有膜４上に形成される。このＡｌ含有膜５は、主として、ｐＭＩＳ形成領域１Ｂに形成されるｐチャネル型ＭＩＳＦＥＴの低しきい値化を図るために形成される。
【００３９】
なお、ＭＩＳＦＥＴの低しきい値化とは、そのＭＩＳＦＥＴのしきい値（しきい値電圧）の絶対値を小さく（低く）することに対応し、ＭＩＳＦＥＴの高しきい値化とは、そのＭＩＳＦＥＴのしきい値（しきい値電圧）の絶対値を大きく（高く）することに対応する。
【００４０】
Ａｌ含有膜５は、Ａｌ（アルミニウム）を含有する材料膜であり、Ａｌ（アルミニウム）を主成分として含有している。Ａｌ含有膜５としては、酸化アルミニウム膜（ＡｌＯ膜、代表的にはＡｌ２Ｏ３膜）が最も好ましいが、それ以外にも、窒化アルミニウム膜（ＡｌＮ膜）または酸窒化アルミニウム膜（アルミニウム酸窒化物膜、ＡｌＯＮ膜）などを好適に用いることができる。Ａｌ含有膜５は、スパッタリングなどのＰＶＤ（Physical Vapor Deposition）法、またはＡＬＤ法などによって形成することができ、その膜厚（形成膜厚）は、好ましくは１ｎｍ以下、例えば０．５ｎｍ程度（Ａｌの原子密度として３×１０１５／ｃｍ２程度）とすることができる。形成したＡｌ含有膜５におけるＡｌの原子密度（面密度）の好適な範囲としては、例えば５×１０１３／ｃｍ２〜６×１０１５／ｃｍ２程度を例示できる。
【００４１】
次に、図７に示されるように、半導体基板１の主面上に、すなわちＡｌ含有膜５上に、マスク層６を形成する（図１のステップＳ７）。
【００４２】
ステップＳ７において、マスク層６は、半導体基板１の主面全面に形成されるため、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１ＢのＡｌ含有膜５上に形成される。マスク層６は、例えばスパッタリング法などのＰＶＤ法、またはＡＬＤ法などを用いて形成することができ、その膜厚（形成膜厚）は、好ましくは１０〜５０ｎｍ、例えば２０ｎｍ程度とすることができる。
【００４３】
マスク層６は、好ましくは窒化チタン（ＴｉＮ）膜などの窒化金属膜からなり、後で形成する希土類含有膜７がｐＭＩＳ形成領域１ＢのＨｆ含有膜４やＡｌ含有膜５と反応するのを抑制または防止するために形成される。この反応防止の機能や、加工がし易く、除去もし易いことが望ましい点を考慮すると、マスク層６の材料として、窒化チタン（ＴｉＮ）などの窒化金属は好適である。
【００４４】
次に、図８に示されるように、ｎＭＩＳ形成領域１Ａのマスク層６およびＡｌ含有膜５をエッチング（好ましくはウェットエッチング、あるいはドライエッチングとウェットエッチングとの併用）によって選択的に除去し、ｐＭＩＳ形成領域１Ｂのマスク層６およびＡｌ含有膜５を残す（図１のステップＳ８）。これにより、ｎＭＩＳ形成領域１Ａでは、Ｈｆ含有膜４が露出され、一方ｐＭＩＳ形成領域１Ｂでは、Ｈｆ含有膜４上にＡｌ含有膜５およびその上のマスク層６が形成された状態が維持される。
【００４５】
具体的には、ステップＳ８では、マスク層６上にｐＭＩＳ形成領域１Ｂを覆いかつｎＭＩＳ形成領域１Ａを露出するフォトレジストパターン（図示せず）を形成してから、該フォトレジストパターンをエッチングマスクとして用いて、ｎＭＩＳ形成領域１Ａのマスク層６をエッチング（好ましくはウェットエッチング）して除去し、続いて、ｎＭＩＳ形成領域１ＡのＡｌ含有膜５エッチング（好ましくはウェットエッチング）して除去する。その後、フォトレジストパターンは除去する。
【００４６】
マスク層６として窒化チタン膜を用いた場合には、ステップＳ８でｎＭＩＳ形成領域１Ａのマスク層６を除去するためのエッチング液として、例えば過酸化水素水などを用いることができる。また、フォトレジストパターン（図示せず）をエッチングマスクとして用いて、ｎＭＩＳ形成領域１Ａのマスク層６をエッチング（好ましくはウェットエッチング）して除去してから、このフォトレジストパターンを除去し、その後、残存するマスク層６をエッチングマスクとして用いて、ｎＭＩＳ形成領域１ＡのＡｌ含有膜５をエッチング（好ましくはウェットエッチング）して除去することもできる。また、エッチング液を調整することにより、フォトレジストパターン（図示せず）をエッチングマスクとして用いて、ｎＭＩＳ形成領域１Ａのマスク層６をウェットエッチングする際に、ｎＭＩＳ形成領域１ＡのＡｌ含有膜５を一緒にウェットエッチングすることも可能である。
【００４７】
次に、図９に示されるように、半導体基板１の主面上に、希土類含有膜（希土類含有層）７を形成する（図１のステップＳ９）。ステップＳ９において、希土類含有膜７は、半導体基板１の主面全面に形成されるため、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの両方に形成される。この希土類含有膜７は、主として、ｎＭＩＳ形成領域１Ａに形成されるｎチャネル型ＭＩＳＦＥＴの低しきい値化を図るために形成される。
【００４８】
なお、本願において、希土類または希土類元素とは、ランタン（Ｌａ）からルテチウム（Ｌｕ）までのランタノイドに、スカンジウム（Ｓｃ）およびイットリウム（Ｙ）を加えたものを言うものとする。以下では、希土類含有膜７が含有する希土類元素をＬｎと表記するものとする。また、Ｈｆを含有するゲート絶縁膜をＨｆ系ゲート絶縁膜と称するものとする。
【００４９】
上記ステップＳ８のエッチング工程でｎＭＩＳ形成領域１Ａのマスク層６およびＡｌ含有膜５を除去しかつｐＭＩＳ形成領域１Ｂのマスク層６およびＡｌ含有膜５を残していたので、ステップＳ９では、希土類含有膜７は、ｎＭＩＳ形成領域１ＡではＨｆ含有膜４上に形成され、ｐＭＩＳ形成領域１Ｂではマスク層６上に形成される。このため、ｎＭＩＳ形成領域１Ａでは希土類含有膜７とＨｆ含有膜４とが接触しているが、ｐＭＩＳ形成領域１Ｂでは、希土類含有膜７とＡｌ含有膜５（およびＨｆ含有膜４）とは、間にマスク層６が介在するため互いに接触していない状態となる。
【００５０】
希土類含有膜７は、希土類元素を含有する材料膜であり、希土類元素を主成分として含有し、特に好ましくはＬａ（ランタン）を含有している。安定性の観点から、希土類含有膜７は、好ましくは酸化希土類膜（希土類酸化物層）であり、特に好ましくは酸化ランタン膜（酸化ランタンとして代表的なのはＬａ２Ｏ３）である。希土類含有膜７は、Ｈｆ（ハフニウム）を含有していない。希土類含有膜７は、スパッタリングなどのＰＶＤ法、またはＡＬＤ法などによって形成することができ、その膜厚（形成膜厚）は、好ましくは１ｎｍ以下、例えば０．５ｎｍ程度（Ｌａの原子密度として１．２×１０１５／ｃｍ２程度）とすることができる。形成した希土類含有膜７における希土類元素の原子密度（面密度）の好適な範囲としては、例えば５×１０１３／ｃｍ２〜２．４×１０１５／ｃｍ２程度を例示できる。
【００５１】
次に、半導体基板１に対して熱処理を施す（図１のステップＳ１０）。ステップＳ１０の熱処理工程は、熱処理温度を好ましくは６００〜１０００℃の範囲内とし、不活性ガス雰囲気中（窒素ガス雰囲気中でもよい）で行うことができる。例えば、窒素雰囲気中で８５０℃程度の熱処理を行うことができる。
【００５２】
このステップＳ１０の熱処理により、ｎＭＩＳ形成領域１Ａにおいて、Ｈｆ含有膜４と希土類含有膜７とを反応させ、ｐＭＩＳ形成領域１Ｂにおいて、Ｈｆ含有膜４とＡｌ含有膜５とを反応させる。すなわち、ステップＳ１０の熱処理により、希土類含有膜７を構成する希土類元素を、ｎＭＩＳ形成領域１ＡのＨｆ含有膜４に導入（拡散）し、Ａｌ含有膜５を構成するＡｌを、ｐＭＩＳ形成領域１ＢのＨｆ含有膜４に導入（拡散）する。
【００５３】
このステップＳ１０の熱処理により、ｎＭＩＳ形成領域１Ａでは、Ｈｆ含有膜４と希土類含有膜７とが反応（混合、ミキシング、相互拡散）して、図１０に示されるように、Ｈｆ含有膜４と希土類含有膜７との反応層（混合層、ミキシング層）であるＨｆ含有絶縁膜（第１ゲート絶縁膜）４ａが形成される。すなわち、ｎＭＩＳ形成領域１Ａでは、希土類含有膜７の希土類元素がＨｆ含有膜４に導入されて、Ｈｆ含有膜４が、Ｈｆ含有絶縁膜４ａとなる。
【００５４】
また、ステップＳ１０の熱処理により、ｐＭＩＳ形成領域１Ｂでは、Ｈｆ含有膜４とＡｌ含有膜５とが反応（混合、ミキシング、相互拡散）して、図１０に示されるように、Ｈｆ含有膜４とＡｌ含有膜５との反応層（混合層、ミキシング層）であるＨｆ含有絶縁膜（第２ゲート絶縁膜）４ｂが形成される。すなわち、ｐＭＩＳ形成領域１Ｂでは、Ａｌ含有膜５のＡｌがＨｆ含有膜４に導入されて、Ｈｆ含有膜４が、Ｈｆ含有絶縁膜４ｂとなる。
【００５５】
ｐＭＩＳ形成領域１Ｂでは、希土類含有膜７はマスク層６上に形成されているため、このｐＭＩＳ形成領域１Ｂの希土類含有膜７は、マスク層６とほとんど反応せずに残存する。また、ステップＳ５でＨｆ含有膜４を形成する前に、ステップＳ４で界面層３を形成した場合には、ステップＳ１０の熱処理時には、Ｈｆ含有膜４と下部の界面層３との反応を抑制して、界面層３としての酸化シリコン膜または酸窒化シリコン膜を残存させることが好ましい。すなわち、ｎＭＩＳ形成領域１Ａにおいて、Ｈｆ含有絶縁膜４ａと半導体基板１（ｐ型ウエルＰＷ）との間に界面層３としての酸化シリコン膜または酸窒化シリコン膜を残存させ、またｐＭＩＳ形成領域１Ｂにおいて、Ｈｆ含有絶縁膜４ｂと半導体基板１（ｎ型ウエルＮＷ）との間に界面層３としての酸化シリコン膜または酸窒化シリコン膜を残存させることが好ましい。これにより、ゲート絶縁膜と半導体基板（のシリコン面）の界面をＳｉＯ２／Ｓｉ（またはＳｉＯＮ／Ｓｉ）構造にし、トラップなどの欠陥数を減らして、駆動力や信頼性の劣化を抑制した良好なデバイスを作製することができる。
【００５６】
Ｈｆ含有膜４は、ハフニウム（Ｈｆ）と酸素（Ｏ）とを主成分として含有し、Ａｌ含有膜５は、Ａｌ（アルミニウム）を主成分として含有しているため、ｐＭＩＳ形成領域１ＢにおいてＨｆ含有膜４とＡｌ含有膜５とが反応して形成されたＨｆ含有絶縁膜４ｂは、ハフニウム（Ｈｆ）と酸素（Ｏ）とアルミニウム（Ａｌ）とを主成分として含有する絶縁膜である。また、Ｈｆ含有膜４が、ハフニウム（Ｈｆ）と酸素（Ｏ）だけでなく更に窒素（Ｎ）も含有していた場合には、Ｈｆ含有絶縁膜４ｂは、ハフニウム（Ｈｆ）と酸素（Ｏ）とアルミニウム（Ａｌ）だけでなく更に窒素（Ｎ）も含有したものとなる。また、Ｈｆ含有膜４が、ハフニウム（Ｈｆ）と酸素（Ｏ）だけでなく更にＳｉ（シリコン、ケイ素）も含有していた場合には、Ｈｆ含有絶縁膜４ｂは、ハフニウム（Ｈｆ）と酸素（Ｏ）とアルミニウム（Ａｌ）だけでなく更にＳｉ（シリコン、ケイ素）も含有したものとなる。
【００５７】
このため、Ａｌ含有膜５が酸化アルミニウム膜の場合には、Ｈｆ含有膜４の種類によって、Ｈｆ含有絶縁膜４ｂは以下のような組成の膜となる。すなわち、Ｈｆ含有膜４がＨｆＯ膜（代表的にはＨｆＯ２膜）の場合は、Ｈｆ含有絶縁膜４ｂはＨｆＡｌＯ膜となり、また、Ｈｆ含有膜４がＨｆＯＮ膜の場合は、Ｈｆ含有絶縁膜４ｂはＨｆＡｌＯＮ膜となり、また、Ｈｆ含有膜４がＨｆＳｉＯ膜の場合は、Ｈｆ含有絶縁膜４ｂはＨｆＡｌＳｉＯ膜となり、また、Ｈｆ含有膜４がＨｆＳｉＯＮ膜の場合は、Ｈｆ含有絶縁膜４ｂはＨｆＡｌＳｉＯＮ膜となる。Ａｌ含有膜５が酸窒化アルミニウム膜または窒化アルミニウム膜の場合には、Ｈｆ含有膜４の種類によって、Ｈｆ含有絶縁膜４ｂは以下のような組成の膜となる。すなわち、Ｈｆ含有膜４がＨｆＯ膜（代表的にはＨｆＯ２膜）またはＨｆＯＮ膜の場合は、Ｈｆ含有絶縁膜４ｂはＨｆＡｌＯＮ膜となり、また、Ｈｆ含有膜４がＨｆＳｉＯ膜またはＨｆＳｉＯＮ膜の場合は、Ｈｆ含有絶縁膜４ｂはＨｆＡｌＳｉＯＮ膜となる。
【００５８】
ここで、ＨｆＡｌＯ膜は、ハフニウム（Ｈｆ）とアルミニウム（Ａｌ）と酸素（Ｏ）とで構成された絶縁材料膜であり、ＨｆＡｌＯＮ膜は、ハフニウム（Ｈｆ）とアルミニウム（Ａｌ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜である。また、ＨｆＡｌＳｉＯＮ膜は、ハフニウム（Ｈｆ）とアルミニウム（Ａｌ）とシリコン（Ｓｉ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜であり、ＨｆＡｌＳｉＯ膜は、ハフニウム（Ｈｆ）とアルミニウム（Ａｌ）とシリコン（Ｓｉ）と酸素（Ｏ）とで構成された絶縁材料膜である。
【００５９】
なお、ＨｆＡｌＳｉＯＮ膜（またはＨｆＡｌＳｉＯＮ）と表記した場合、ＨｆＡｌＳｉＯＮ膜（またはＨｆＡｌＳｉＯＮ）におけるＨｆとＡｌとＳｉとＯとＮの原子比は１：１：１：１：１に限定されるものではない。このことは、ＨｆＡｌＯ膜、ＨｆＡｌＯＮ膜、ＨｆＡｌＳｉＯ膜、ＨｆＬｎＯ膜、ＨｆＬｎＯＮ膜、ＨｆＬｎＳｉＯＮ膜、ＨｆＬｎＳｉＯ膜、ＨｆＬｎＡｌＯ膜、ＨｆＬｎＡｌＯＮ膜、ＨｆＬｎＡｌＳｉＯＮ膜、ＨｆＬｎＡｌＳｉＯ膜、ＨｆＯ膜、ＨｆＯＮ膜、ＨｆＳｉＯＮ膜、ＨｆＳｉＯ膜、ＴｉＮ膜、ＴａＮ膜、ＷＮ膜、ＴｉＣ膜、ＴａＣ膜、ＷＣ膜、ＴａＣＮ膜などについても同様である。
【００６０】
Ｈｆ含有膜４は、ハフニウム（Ｈｆ）と酸素（Ｏ）とを主成分として含有し、希土類含有膜７は、希土類元素（Ｌｎ）を主成分として含有しているため、ｎＭＩＳ形成領域１ＡにおいてＨｆ含有膜４と希土類含有膜７とが反応して形成されたＨｆ含有絶縁膜４ａは、ハフニウム（Ｈｆ）と酸素（Ｏ）と希土類元素（Ｌｎ）とを主成分として含有する絶縁膜である。Ｈｆ含有絶縁膜４ａが含有する希土類元素Ｌｎは、希土類含有膜７が含有していた希土類元素Ｌｎと同じである。また、Ｈｆ含有膜４が、ハフニウム（Ｈｆ）と酸素（Ｏ）だけでなく更に窒素（Ｎ）も含有していた場合には、Ｈｆ含有絶縁膜４ａは、ハフニウム（Ｈｆ）と酸素（Ｏ）と希土類元素（Ｌｎ）だけでなく更に窒素（Ｎ）も含有したものとなる。また、Ｈｆ含有膜４が、ハフニウム（Ｈｆ）と酸素（Ｏ）だけでなく更にＳｉ（シリコン、ケイ素）も含有していた場合には、Ｈｆ含有絶縁膜４ａは、ハフニウム（Ｈｆ）と酸素（Ｏ）と希土類元素（Ｌｎ）だけでなく更にＳｉ（シリコン、ケイ素）も含有したものとなる。
【００６１】
また、希土類含有膜７は、上述のように好ましくは酸化希土類膜である。この場合、希土類含有膜７は、希土類元素（Ｌｎ）以外に酸素（Ｏ）も含有しているが、Ｈｆ含有膜４も酸素（Ｏ）を含有しているため、希土類含有膜７が酸素（Ｏ）を含有しているかどうかにかかわらず、Ｈｆ含有絶縁膜４ａは、酸素（Ｏ）を含有したものとなる。すなわち、希土類含有膜７は、希土類元素（Ｌｎ）に加えて更に酸素（Ｏ）も含有することが好ましいが、希土類含有膜７が酸素（Ｏ）を含有する場合と酸素（Ｏ）を含有しない場合のいずれであっても、Ｈｆ含有絶縁膜４ａは、酸素（Ｏ）を含有したものとなる。
【００６２】
従って、Ｈｆ含有膜４がＨｆＳｉＯＮ膜の場合には、Ｈｆ含有絶縁膜４ａはＨｆＬｎＳｉＯＮ膜となり、Ｈｆ含有膜４がＨｆＳｉＯ膜の場合には、Ｈｆ含有絶縁膜４ａはＨｆＬｎＳｉＯ膜となり、Ｈｆ含有膜４がＨｆＯＮ膜の場合は、Ｈｆ含有絶縁膜４ａはＨｆＬｎＯＮ膜となり、Ｈｆ含有膜４がＨｆＯ膜（代表的にはＨｆＯ２膜）の場合は、Ｈｆ含有絶縁膜４ａはＨｆＬｎＯ膜となる。
【００６３】
ここで、ＨｆＬｎＯ膜は、ハフニウム（Ｈｆ）と希土類元素（Ｌｎ）と酸素（Ｏ）とで構成された絶縁材料膜であり、ＨｆＬｎＯＮ膜は、ハフニウム（Ｈｆ）と希土類元素（Ｌｎ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜である。また、ＨｆＬｎＳｉＯＮ膜は、ハフニウム（Ｈｆ）と希土類元素（Ｌｎ）とシリコン（Ｓｉ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜であり、ＨｆＬｎＳｉＯ膜は、ハフニウム（Ｈｆ）と希土類元素（Ｌｎ）とシリコン（Ｓｉ）と酸素（Ｏ）とで構成された絶縁材料膜である。
【００６４】
また、ｎチャネル型ＭＩＳＦＥＴの低しきい値化を図るためにＨｆ含有絶縁膜４ａが含有する希土類元素Ｌｎは、Ｌａ（ランタン）が特に好ましい。
【００６５】
ステップＳ１０の熱処理工程を行った後、図１１に示されるように、ステップＳ１０の熱処理工程で反応しなかった希土類含有膜７（未反応の希土類含有膜７）を、エッチング（好ましくはウェットエッチング）によって除去する（図１のステップＳ１１）。すなわち、ｎＭＩＳ形成領域１Ａにおいて、ステップＳ１０の熱処理でＨｆ含有膜４と反応しきれなかった希土類含有膜７があれば、このステップＳ１１で除去され、ｐＭＩＳ形成領域１Ｂにおいて、ステップＳ１０の熱処理後にマスク層６上に残存していた希土類含有膜７が、このステップＳ１１で除去される。これにより、ｎＭＩＳ形成領域１ＡではＨｆ含有絶縁膜４ａが露出し、ｐＭＩＳ形成領域１Ｂではマスク層６が露出した状態となる。ステップＳ１１のエッチング（ウェットエッチング）には、例えば、硝酸などの酸溶液を用いることができる。
【００６６】
次に、図１２に示されるように、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面上に、すなわちｎＭＩＳ形成領域１ＡのＨｆ含有絶縁膜４ａ上およびｐＭＩＳ形成領域１Ｂのマスク層６上に、ｎＭＩＳ形成領域１Ａに形成するｎチャネル型ＭＩＳＦＥＴのメタルゲート（金属ゲート電極）用の金属膜（金属層、メタルゲート膜）８を形成する（図１のステップＳ１２）。
【００６７】
なお、本願において、金属膜（金属層）とは、金属伝導を示す導電膜（導電層）を言い、単体の金属膜（純金属膜）や合金膜だけでなく、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）も含むものとする。このため、金属膜８や後述の導電体膜１４，１４ａおよび金属膜１４ｃを構成する各金属膜は、金属伝導を示す導電膜であり、金属級に抵抗率が低い。金属膜８として好適なものとして、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜または窒化炭化タンタル（ＴａＣＮ）膜などが挙げられ、その中でも窒化チタン（ＴｉＮ）膜は特に好ましい。
【００６８】
詳細は後述するが、金属膜８は、ｎＭＩＳ形成領域１Ａに形成するｎチャネル型ＭＩＳＦＥＴのメタルゲート電極（後述のゲート電極ＧＥ１に対応）に使用するが、ｐＭＩＳ形成領域１Ｂに形成するｐチャネル型ＭＩＳＦＥＴのメタルゲート電極（後述のゲート電極ＧＥ２ａに対応）としては使用されない。このため、金属膜８には、主として、ｎＭＩＳ形成領域１Ａに形成するｎチャネル型ＭＩＳＦＥＴのメタルゲート電極としてふさわしい金属（金属膜）を用いればよい。
【００６９】
金属膜８は、例えばスパッタリング法などのＰＶＤ法により形成することができる。金属膜８の膜厚（形成膜厚）は、好ましくは２〜１０ｎｍ、例えば５ｎｍ程度とすることができる。
【００７０】
ステップＳ１２で金属膜８を形成すると、ｎＭＩＳ形成領域１Ａでは、Ｈｆ含有絶縁膜４ａ上に金属膜８が形成され、ｐＭＩＳ形成領域１Ｂでは、Ｈｆ含有絶縁膜４ｂ上にマスク層６および金属膜８が下から順に形成された状態となる。
【００７１】
次に、図１３に示されるように、半導体基板１の主面上に、すなわち金属膜８上に、シリコン膜９を形成する（図１のステップＳ１３）。
【００７２】
ステップＳ１３において、シリコン膜９は、半導体基板１の主面全面に形成されるため、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの両方に形成される。シリコン膜９は、多結晶シリコン膜または非晶質シリコン膜とすることができるが、成膜時には非晶質シリコン膜であった場合でも、成膜後の熱処理（例えば後述のステップＳ２０の活性化アニール処理）で多結晶シリコン膜となり得る。シリコン膜９は、ＣＶＤ法などを用いて形成することができ、その膜厚は、好ましくは４０〜１００ｎｍ、例えば５０ｎｍ程度とすることができる。また、他の形態として、シリコン膜９として、Ｇｅ（ゲルマニウム）を含むシリコン膜（シリコンゲルマニウム膜）を用いることもできる。
【００７３】
ステップＳ１２で形成する金属膜８の厚みを厚くすることでステップＳ１３のシリコン膜９の形成工程を省略する（すなわち後述のゲート電極ＧＥ１をシリコン膜９無しの金属膜８で形成する）ことも可能であるが、ステップＳ１３で金属膜８上にシリコン膜９を形成する（すなわち後述のゲート電極ＧＥ１を金属膜８とその上のシリコン膜９との積層膜で形成する）方が、より好ましい。その理由は、金属膜８の厚みが厚すぎると、金属膜８が剥離しやすくなる問題や、あるいは金属膜８をパターニングする際のオーバーエッチングによる基板ダメージの問題が生じる可能性があるが、金属膜８とシリコン膜９との積層膜でゲート電極を形成することで、金属膜８のみでゲート電極を形成する場合に比べて金属膜８の厚みを薄くすることができるため、上記問題を改善できるからである。また、金属膜８上にシリコン膜９を形成した場合、これまでのポリシリコンゲート電極（ポリシリコンからなるゲート電極）の加工方法やプロセスを踏襲できるため、微細加工性、製造コストおよび歩留まりの点でも優位である。
【００７４】
次に、図１４に示されるように、半導体基板１の主面上に、すなわちシリコン膜９上に、絶縁膜１０を形成する（図１のステップＳ１４）。絶縁膜１０は、例えば酸窒化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができ、その膜厚は、好ましくは２０〜１００ｎｍ、例えば１００ｎｍ程度とすることができる。
【００７５】
次に、図１５に示されるように、ｎＭＩＳ形成領域１Ａの絶縁膜１０をエッチングによって選択的に除去し、ｐＭＩＳ形成領域１Ｂの絶縁膜１０を残す（図１のステップＳ１５）。これにより、ｎＭＩＳ形成領域１Ａでは、シリコン膜９が露出され、一方ｐＭＩＳ形成領域１Ｂでは、シリコン膜９上に絶縁膜１０が形成された状態が維持される。
【００７６】
具体的には、ステップＳ１５では、絶縁膜１０上にｐＭＩＳ形成領域１Ｂを覆いかつｎＭＩＳ形成領域１Ａを露出するフォトレジストパターン（図示せず）を形成してから、該フォトレジストパターンをエッチングマスクとして用いて、ｎＭＩＳ形成領域１Ａの絶縁膜１０をエッチングして除去し、その後、フォトレジストパターンは除去する。
【００７７】
ステップＳ１５を行った段階では、ｎＭＩＳ形成領域１Ａにおいては、半導体基板１上に、界面層３、Ｈｆ含有絶縁膜４ａ、金属膜８およびシリコン膜９が下から順に積層された構造となり、ｐＭＩＳ形成領域１Ｂでは、半導体基板１上に、界面層３、Ｈｆ含有絶縁膜４ｂ、マスク層６、金属膜８、シリコン膜９および絶縁膜１０が下から順に積層された構造となっている。
【００７８】
次に、半導体基板１上の積層膜をパターニングすることにより、図１６に示されるように、ｎＭＩＳ形成領域１Ａにゲート電極ＧＥ１を、ｐＭＩＳ形成領域１Ｂにダミーゲート電極ＧＥ２を、それぞれ形成する（図１のステップＳ１６）。ゲート電極ＧＥ１は、金属膜８と金属膜８上のシリコン膜９とからなり、ｎＭＩＳ形成領域１Ａに形成される。ダミーゲート電極ＧＥ２は、マスク層６と、マスク層６上の金属膜８と、金属膜８上のシリコン膜９と、シリコン膜９上の絶縁膜１０とからなり、ｐＭＩＳ形成領域１Ｂに形成される。ダミーゲート電極は、ＭＩＳＦＥＴのゲート電極としては実際には使用されない擬似的なゲート電極であるが、後述するように、ｐチャネル型ＭＩＳＦＥＴ用のソース・ドレイン領域の形成には、このダミーゲート電極が使用される。
【００７９】
ステップＳ１６のパターニング工程（ゲート電極ＧＥ１およびダミーゲート電極ＧＥ２形成工程）は、例えば次のようにして行うことができる。まず、フォトリソグラフィ法を用いてｎＭＩＳ形成領域１Ａのシリコン膜９上とｐＭＩＳ形成領域１Ｂの絶縁膜１０上とにフォトレジストパターン（図示せず）を形成する。それから、このフォトレジストパターンをエッチングマスクとして用いて、ｎＭＩＳ形成領域１Ａでは、シリコン膜９と金属膜８との積層膜をエッチングしてパターニングすることにより、ゲート電極ＧＥ１を形成し、ｐＭＩＳ形成領域１Ｂでは、絶縁膜１０とシリコン膜９と金属膜８とマスク層６との積層膜をエッチングしてパターニングすることにより、ダミーゲート電極ＧＥ２を形成する。これらのパターニングに適用するエッチングは、ドライエッチングがより好ましい。その後、このフォトレジストパターンは除去される。
【００８０】
ダミーゲート電極ＧＥ２には、マスク層６および絶縁膜１０が含まれているが、ゲート電極ＧＥ１には、マスク層６および絶縁膜１０は含まれていない。このため、ダミーゲート電極ＧＥ２の厚みは、ゲート電極ＧＥ１の厚みよりも厚い（より特定的にはマスク層６および絶縁膜１０の厚みの分だけ厚い）。換言すれば、ダミーゲート電極ＧＥ２の高さは、ゲート電極ＧＥ１の高さよりも高い（より特定的にはマスク層６および絶縁膜１０の厚みの分だけ高い）。
【００８１】
ゲート電極ＧＥ１は、ｎＭＩＳ形成領域１Ａにおいて、Ｈｆ含有絶縁膜４ａ上に形成され、ダミーゲート電極ＧＥ２は、ｐＭＩＳ形成領域１Ｂにおいて、Ｈｆ含有絶縁膜４ｂ上に形成される。すなわち、金属膜８と金属膜８上のシリコン膜９とからなるゲート電極ＧＥ１が、ｎＭＩＳ形成領域１Ａのｐ型ウエルＰＷの表面上に、ゲート絶縁膜としてのＨｆ含有絶縁膜４ａを介して形成される。一方、マスク層６とマスク層６上の金属膜８と金属膜８上のシリコン膜９とシリコン膜９上の絶縁膜１０とからなるダミーゲート電極ＧＥ２が、ｐＭＩＳ形成領域１Ｂのｎ型ウエルＮＷの表面上に、ゲート絶縁膜としてのＨｆ含有絶縁膜４ｂを介して形成される。Ｈｆ含有絶縁膜４ａとＨｆ含有絶縁膜４ｂとは、いずれも酸化シリコンよりも誘電率（比誘電率）が高く、高誘電率ゲート絶縁膜として機能する。
【００８２】
ステップＳ１６で積層膜をパターニングするドライエッチング工程の後に、ゲート電極ＧＥ１で覆われない部分のＨｆ含有絶縁膜４ａとダミーゲート電極ＧＥ２で覆われない部分のＨｆ含有絶縁膜４ｂとを除去するためのウェットエッチング行うことが、より好ましい。ゲート電極ＧＥ１の下部に位置するＨｆ含有絶縁膜４ａとダミーゲート電極ＧＥ２の下部に位置するＨｆ含有絶縁膜４ｂとは、ステップＳ１６のドライエッチングおよびその後のウェットエッチングで除去されずに残存して、高誘電率ゲート絶縁膜となる。一方、ゲート電極ＧＥ１で覆われない部分のＨｆ含有絶縁膜４ａとダミーゲート電極ＧＥ２で覆われない部分のＨｆ含有絶縁膜４ｂとは、ステップＳ１６で積層膜をパターニングする際のドライエッチングや、その後のウェットエッチングで除去される。
【００８３】
次に、図１７に示されるように、ｎＭＩＳ形成領域１Ａにおけるｐ型ウエルＰＷのゲート電極ＧＥ１の両側の領域にリン（Ｐ）又はヒ素（Ａｓ）等のｎ型不純物をイオン注入することによりｎ−型半導体領域ＥＸ１を形成し、また、ｐＭＩＳ形成領域１Ｂにおけるｎ型ウエルＮＷのダミーゲート電極ＧＥ２の両側の領域にホウ素（Ｂ）等のｐ型不純物をイオン注入することによりｐ−型半導体領域ＥＸ２を形成する（図２のステップＳ１７）。ｎ−型半導体領域ＥＸ１形成用のイオン注入時には、ｐＭＩＳ形成領域１Ｂはイオン注入阻止マスクとしてのフォトレジスト膜（図示せず）で覆っておき、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）にゲート電極ＧＥ１をマスクとしてイオン注入する。また、ｐ−型半導体領域ＥＸ２形成用のイオン注入時には、ｎＭＩＳ形成領域１Ａはイオン注入阻止マスクとしての他のフォトレジスト膜（図示せず）で覆っておき、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）にダミーゲート電極ＧＥ２をマスクとしてイオン注入する。ｎ−型半導体領域ＥＸ１を先に形成しても、あるいはｐ−型半導体領域ＥＸ２を先に形成してもよい。
【００８４】
次に、図１８に示されるように、ゲート電極ＧＥ１およびダミーゲート電極ＧＥ２の側壁上に、絶縁体（絶縁膜）からなるサイドウォールスペーサ（側壁スペーサ、側壁絶縁膜、サイドウォール）ＳＷを形成する（図２のステップＳ１８）。例えば、半導体基板１上にゲート電極ＧＥ１およびダミーゲート電極ＧＥ２を覆うように酸化シリコン膜と窒化シリコン膜とを下から順に形成してから、この酸化シリコン膜と窒化シリコン膜との積層膜を異方性エッチング（エッチバック）することによって、ゲート電極ＧＥ１およびダミーゲート電極ＧＥ２の側壁上に残存する酸化シリコン膜および窒化シリコン膜からなるサイドウォールスペーサＳＷを形成することができる。なお、図面の簡略化のために、図１８では、サイドウォールスペーサＳＷを構成する酸化シリコン膜および窒化シリコン膜を一体化して示してある。
【００８５】
次に、図１９に示されるように、ｎＭＩＳ形成領域１Ａのｐ型ウエルＰＷにｎ＋型半導体領域ＳＤ１をイオン注入により形成し、ｐＭＩＳ形成領域１Ｂのｎ型ウエルＮＷにｐ＋型半導体領域ＳＤ２を他のイオン注入により形成する（図２のステップＳ１９）。
【００８６】
ｎ＋型半導体領域ＳＤ１は、ｎＭＩＳ形成領域１Ａにおけるｐ型ウエルＰＷのゲート電極ＧＥ１およびサイドウォールスペーサＳＷの両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、形成することができる。ｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１よりも不純物濃度が高くかつ接合深さが深い。このｎ＋型半導体領域ＳＤ１形成用のイオン注入時には、ｐＭＩＳ形成領域１Ｂはイオン注入阻止マスクとしてのフォトレジスト膜（図示せず）で覆っておき、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）に、ゲート電極ＧＥ１およびその側壁上のサイドウォールスペーサＳＷをマスクとしてイオン注入する。このため、ｎＭＩＳ形成領域１Ａにおいて、ｎ−型半導体領域ＥＸ１は、ゲート電極ＧＥ１に整合して形成され、ｎ＋型半導体領域ＳＤ１は、ゲート電極ＧＥ１の側壁上に設けられたサイドウォールスペーサＳＷに整合して形成される。このため、ｎＭＩＳ形成領域１Ａにおいて、ｎ−型半導体領域ＥＸ１は、ゲート電極ＧＥ１の側壁上に形成されたサイドウォールスペーサＳＷの下に位置して、ｎチャネル型ＭＩＳＦＥＴのチャネル領域とｎ＋型半導体領域ＳＤ１との間に介在することになる。
【００８７】
ｐ＋型半導体領域ＳＤ２は、ｐＭＩＳ形成領域１Ｂにおけるｎ型ウエルＮＷのダミーゲート電極ＧＥ２およびサイドウォールスペーサＳＷの両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、形成することができる。ｐ＋型半導体領域ＳＤ２は、ｐ−型半導体領域ＥＸ２よりも不純物濃度が高くかつ接合深さが深い。このｐ＋型半導体領域ＳＤ２形成用のイオン注入時には、ｎＭＩＳ形成領域１Ａはイオン注入阻止マスクとしての他のフォトレジスト膜（図示せず）で覆っておき、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）に、ダミーゲート電極ＧＥ２およびその側壁上のサイドウォールスペーサＳＷをマスクとしてイオン注入する。このため、ｐＭＩＳ形成領域１Ｂにおいて、ｐ−型半導体領域ＥＸ２は、ダミーゲート電極ＧＥ２に整合して形成され、ｐ＋型半導体領域ＳＤ２は、ダミーゲート電極ＧＥ２の側壁上に設けられたサイドウォールスペーサＳＷに整合して形成される。このため、ｐＭＩＳ形成領域１Ｂにおいて、ｐ−型半導体領域ＥＸ２は、ダミーゲート電極ＧＥ２の側壁上に形成されたサイドウォールスペーサＳＷの下に位置して、ｐチャネル型ＭＩＳＦＥＴのチャネル領域とｐ＋型半導体領域ＳＤ２との間に介在することになる。ｎ＋型半導体領域ＳＤ１を先に形成しても、あるいはｐ＋型半導体領域ＳＤ２を先に形成してもよい。
【００８８】
ｎＭＩＳ形成領域１Ａのゲート電極ＧＥ１を構成するシリコン膜９は、ｎ−型半導体領域ＥＸ１形成用のイオン注入工程やｎ＋型半導体領域ＳＤ１形成用のイオン注入工程でｎ型の不純物が導入されて、ｎ型のシリコン膜となり得る。また、ｐＭＩＳ形成領域１Ｂのダミーゲート電極ＧＥ２を構成するシリコン膜９は、ｐ−型半導体領域ＥＸ２形成用のイオン注入工程やｐ＋型半導体領域ＳＤ２形成用のイオン注入工程でｐ型の不純物が導入されて、ｐ型のシリコン膜となり得るが、後述するように、後で除去される。
【００８９】
ステップＳ１９でｎ+型半導体領域ＳＤ１形成用のイオン注入とｐ＋型半導体領域ＳＤ２形成用のイオン注入とを行った後、導入（イオン注入）された不純物の活性化のための熱処理（アニール処理、活性化アニール）を行う（図２のステップＳ２０）。ステップＳ１７，Ｓ１９のイオン注入でｎ−型半導体領域ＥＸ１、ｐ−型半導体領域ＥＸ２、ｎ＋型半導体領域ＳＤ１、ｐ＋型半導体領域ＳＤ２およびシリコン膜９などに導入（イオン注入）された不純物を、ステップＳ２０の熱処理により活性化することができる。ステップＳ２０の熱処理は、例えば、９００℃〜１１００℃の熱処理温度で、不活性ガス雰囲気中、より好ましくは窒素雰囲気中で行うことができる。
【００９０】
このようにして、ｎＭＩＳ形成領域１Ａのｐ型ウエルＰＷに、ｎチャネル型ＭＩＳＦＥＴのＬＤＤ（Lightly doped Drain）構造のソース・ドレイン領域として、ｎ−型半導体領域（エクステンション領域、ＬＤＤ領域）ＥＸ１とそれよりも高不純物濃度のｎ＋型半導体領域（ソース・ドレイン領域）ＳＤ１とが形成される。また、ｐＭＩＳ形成領域１Ｂのｎ型ウエルＮＷに、ｐチャネル型ＭＩＳＦＥＴのＬＤＤ構造のソース・ドレイン領域として、ｐ−型半導体領域（エクステンション領域、ＬＤＤ領域）ＥＸ２とそれよりも高不純物濃度のｐ＋型半導体領域（ソース・ドレイン領域）ＳＤ２とが形成される。
【００９１】
なお、ｎ＋型半導体領域ＳＤ１はｎチャネル型ＭＩＳＦＥＴのソース・ドレイン領域（ソースまたはドレイン領域）として機能し、ｐ＋型半導体領域ＳＤ２はｐチャネル型ＭＩＳＦＥＴのソース・ドレイン領域（ソースまたはドレイン領域）として機能する。このため、ステップＳ１９は、ｎチャネル型ＭＩＳＦＥＴのソース・ドレイン領域形成用のイオン注入と、ｐチャネル型ＭＩＳＦＥＴのソース・ドレイン領域形成用のイオン注入とを行なう工程とみなすことができる。
【００９２】
また、ステップＳ２０の活性化アニール（活性化アニールのための熱処理）工程以降は、ステップＳ２０の熱処理の熱処理温度以上の温度での熱処理（加熱）工程は行われない。すなわち、ステップＳ２０の活性化アニール工程以降は、半導体装置が完成するまで（半導体基板１が個片化されて半導体チップが完成するまで）、ステップＳ２０の熱処理の熱処理温度以上の温度には加熱されない。
【００９３】
次に、サリサイド（Salicide：Self Aligned Silicide）プロセスにより、ソース・ドレインを構成するｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の上部や、ゲート電極ＧＥ１を構成するシリコン膜９の上部に、コバルトシリサイドまたはニッケルシリサイドなどからなる金属シリサイド層１１を形成する（図２のステップＳ２１）。
【００９４】
ステップＳ２１の金属シリサイド層１１形成工程は、例えば次のようにして行うことができる。
【００９５】
まず、図２０に示されるように、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の上面（表面）上と、ゲート電極ＧＥ１を構成するシリコン膜９の上面とを含む半導体基板１の主面全面上に、ゲート電極ＧＥ１、ダミーゲート電極ＧＥ２およびサイドウォールスペーサＳＷを覆うように、金属膜１１ａを形成（堆積）する。金属膜１１ａは、例えばニッケル（Ｎｉ）膜などからなり、スパッタリング法などを用いて形成することができる。更に金属膜１１ａ上にチタン（Ｔｉ）膜などを形成することもできる。それから、半導体基板１に対して熱処理（例えば４５０℃程度の熱処理）を施すことによって、ｎ＋型半導体領域ＳＤ１、ｐ＋型半導体領域ＳＤ２およびゲート電極ＧＥ１（を構成するシリコン膜９）の上層部分（表層部分）を金属膜１１ａと反応さる。これにより、図２１に示されるように、ｎ＋型半導体領域ＳＤ１、ｐ＋型半導体領域ＳＤ２およびゲート電極ＧＥ１（を構成するシリコン膜９）の上部（上面、表面、上層部）に、それぞれ金属シリサイド層１１が形成される。金属膜１１ａがニッケル膜の場合には、金属シリサイド層１１は、ニッケルシリサイド層となる。その後、未反応の金属膜１１ａを除去し、図２１には、この段階の断面図が示されている。このように、いわゆるサリサイドプロセスを行うことによって、ｎ＋型半導体領域ＳＤ１、ｐ＋型半導体領域ＳＤ２およびゲート電極ＧＥ１（を構成するシリコン膜９）の上部に金属シリサイド層１１を形成し、それによって、コンタクト抵抗を低減でき、また、ソース、ドレインやゲート電極の抵抗を低抵抗化することができる。
【００９６】
ゲート電極ＧＥ１（を構成するシリコン膜９）の上部に金属シリサイド層１１を形成した場合、このゲート電極ＧＥ１（を構成するシリコン膜９）の上部の金属シリサイド層１１も、ゲート電極ＧＥ１に含めることができる。すなわち、ｎＭＩＳ形成領域１Ａにおいて、金属膜８と金属膜８上のシリコン膜９とシリコン膜９上の金属シリサイド層１１との積層構造（積層体）を、ゲート電極ＧＥ１とみなすことができる。
【００９７】
なお、ダミーゲート電極ＧＥ２の最上層は絶縁膜１０で構成されており、上記金属膜１１ａを形成すると、金属膜１１ａは、ダミーゲート電極ＧＥ２の絶縁膜１０と接するが、ダミーゲート電極ＧＥ２のシリコン膜９とは接しない。このため、ダミーゲート電極ＧＥ２に対して金属シリサイド層１１は形成されない。ダミーゲート電極ＧＥ２に金属シリサイド層１１を形成しないのは、ダミーゲート電極ＧＥ２を構成するシリコン膜９の上部に金属シリサイド層１１が形成されると、後述のステップＳ２５でダミーゲート電極ＧＥ２を除去する際に、ダミーゲート電極ＧＥ２が除去しにくくなるためである。ダミーゲート電極ＧＥ２を構成するシリコン膜９上に絶縁膜１０を形成していたことで、ダミーゲート電極ＧＥ２を構成するシリコン膜９の上部に金属シリサイド層１１が形成されるのを防止できるため、後述のステップＳ２５でダミーゲート電極ＧＥ２をエッチングにより除去しやすくすることができる。
【００９８】
次に、図２２に示されるように、ダミーゲート電極ＧＥ２の絶縁膜１０をエッチングにより選択的に除去する（図２のステップＳ２２）。これにより、ダミーゲート電極ＧＥ２は、マスク層６、金属膜８およびシリコン膜９の積層構造となる。
【００９９】
具体的には、ダミーゲート電極ＧＥ２の絶縁膜１０を露出し、他の領域を覆うようなフォトレジストパターン（図示せず）を半導体基板１の主面に形成してから、このフォトレジストパターンをエッチングマスクとして用いて、ダミーゲート電極ＧＥ２の絶縁膜１０をエッチングして除去し、その後、フォトレジストパターンを除去する。この際、絶縁膜１０に比べてシリコン膜９およびサイドウォールスペーサＳＷがエッチングされにくいエッチング条件で絶縁膜１０をエッチングすることで、ダミーゲート電極ＧＥ２の絶縁膜１０を選択的に除去することができる。ダミーゲート電極ＧＥ２から絶縁膜１０を除去しても、ダミーゲート電極ＧＥ２はマスク層６を含みかつゲート電極ＧＥ１はマスク層６を含んでいないことに起因して、ダミーゲート電極ＧＥ２の高さは、ゲート電極ＧＥ１の高さよりも高くなっている。
【０１００】
次に、図２３に示されるように、半導体基板１の主面上に、ゲート電極ＧＥ１、ダミーゲート電極ＧＥ２およびサイドウォールスペーサＳＷを覆うように、絶縁膜（層間絶縁膜、第１絶縁膜）１２を形成する（図２のステップＳ２３）。絶縁膜１２は、例えば、酸化シリコン膜（酸化シリコンを主成分とする絶縁膜）からなる。
【０１０１】
次に、図２４に示されるように、絶縁膜１２の表面（上面）を、ＣＭＰ（Chemical Mechanical Polishing）法などを用いて平坦化（研磨）し、ダミーゲート電極ＧＥ２の上面（ここではダミーゲート電極ＧＥ２を構成するシリコン膜９の上面）を露出させる（図２のステップＳ２４）。すなわち、ステップＳ２４では、ダミーゲート電極ＧＥ２の上面（ここではダミーゲート電極ＧＥ２を構成するシリコン膜９の上面）が露出するまで、絶縁膜１２を研磨（ＣＭＰ処理）する。但し、ゲート電極ＧＥ１（ゲート電極ＧＥ１の上部の金属シリサイド層１１を含む）は露出しないようにする必要がある。
【０１０２】
本実施の形態においては、上述のように、ダミーゲート電極ＧＥ２の高さ（ここではダミーゲート電極ＧＥ２を構成するシリコン膜９の上面の高さ位置に対応）が、ゲート電極ＧＥ１の高さ（ゲート電極ＧＥ１を構成する金属シリサイド層１１の上面の高さ位置に対応）よりも高くなっている。なお、ここで言う高さとは、半導体基板１の主面に対して垂直方向の高さに対応している。ダミーゲート電極ＧＥ２の高さが、ゲート電極ＧＥ１の高さよりも高くなっているのは、ゲート電極ＧＥ１はマスク層６を含んでいないのに対して、ダミーゲート電極ＧＥ２がマスク層６を含んでいるためである。ダミーゲート電極ＧＥ２が含んでいるマスク層６の厚みにほぼ相当する分、ダミーゲート電極ＧＥ２の高さ（ダミーゲート電極ＧＥ２を構成するシリコン膜９の上面の高さ位置に対応）が、ゲート電極ＧＥ１の高さ（ゲート電極ＧＥ１を構成する金属シリサイド層１１の上面の高さ位置に対応）よりも高くなっている。また、ゲート電極ＧＥ１の上部に金属シリサイド層１１を形成した場合、金属シリサイド層１１を含むゲート電極ＧＥ１の高さよりもダミーゲート電極ＧＥ２の高さが高くなるように、マスク層６の厚みを調整しておく。ダミーゲート電極ＧＥ２の高さがゲート電極ＧＥ１の高さよりも高いことにより、ステップＳ２４でダミーゲート電極ＧＥ２の上面が露出するまで絶縁膜１２を研磨（ＣＭＰ処理）すると、ダミーゲート電極ＧＥ２の上面（ここではダミーゲート電極ＧＥ２を構成するシリコン膜９の上面）が絶縁膜１２から露出し、ゲート電極ＧＥ１が絶縁膜１２で覆われて露出していない状態を、実現できる。
【０１０３】
次に、図２５に示されるように、絶縁膜１２から露出するダミーゲート電極ＧＥ２を、エッチングして除去する（図２のステップＳ２５）。
【０１０４】
ステップＳ２５のダミーゲート電極ＧＥ２の除去工程は、ウェットエッチングにより行うことが好ましい。ダミーゲート電極ＧＥ２の構成材料にもよるが、ステップＳ２５で使用するエッチング液としては、例えば、アンモニア水や過酸化水素水などを用いることができる。ステップＳ２５のエッチング工程により、ダミーゲート電極ＧＥ２を構成していたシリコン膜９、金属膜８およびマスク層６が除去され、ダミーゲート電極ＧＥ２の下に位置していたＨｆ含有絶縁膜４ｂが露出される。ダミーゲート電極ＧＥ２が除去された部分は、凹部（窪み部、溝部）１３となる。凹部１３の底部ではＨｆ含有絶縁膜４ｂが露出する。凹部１３の側壁（側面）では、サイドウォールスペーサＳＷおよび絶縁膜１２が露出する。
【０１０５】
また、ステップＳ２５では、ダミーゲート電極ＧＥ２に比べて絶縁膜１２、サイドウォールスペーサＳＷおよびＨｆ含有絶縁膜４ｂがエッチングされにくいエッチング条件（エッチング液の選択を含む）でダミーゲート電極ＧＥ２をエッチングすることで、ダミーゲート電極ＧＥ２を選択的に除去するとともに、絶縁膜１２、サイドウォールスペーサＳＷおよびＨｆ含有絶縁膜４ｂがエッチングされるのを抑制または防止する。
【０１０６】
また、ステップＳ２５では、シリコン膜９に対するエッチング選択比が高いエッチング液を用いて、ダミーゲート電極ＧＥ２のシリコン膜９を除去してから、金属膜８に対するエッチング選択比が高いエッチング液を用いて、ダミーゲート電極ＧＥ２の金属膜８を除去し、更に、マスク層６に対するエッチング選択比が高いエッチング液を用いて、ダミーゲート電極ＧＥ２のマスク層６を除去すればよい。
【０１０７】
また、マスク層６を金属膜８と同じ材料で形成しておけば、ステップＳ２５で金属膜８とマスク層６の除去を、同じエッチング液で連続的に行うことができる。このため、半導体装置の製造時間を短縮でき、また、半導体装置のスループットを向上することができる。上述のように、金属膜８には、ｎＭＩＳ形成領域１Ａに形成するｎチャネル型ＭＩＳＦＥＴのメタルゲート電極としてふさわしい金属（金属膜）を用いることが好ましく、一方、マスク層６には、上記ステップＳ１０の熱処理で反応しがたい材料を用いること好ましい。このため、金属膜８とマスク層６とに、同じ（同種の）窒化金属を使用すれば、上記条件を満たすことができるためより好ましく、窒化チタンを使用すれば、更に好ましい。
【０１０８】
本実施の形態では、ステップＳ２５のエッチング工程により、ダミーゲート電極ＧＥ２全体が除去される。一方、ゲート電極ＧＥ１は、絶縁膜１２で覆われており、露出されていないため、ステップＳ２５のエッチング工程ではエッチングされない。
【０１０９】
次に、図２６または図２７に示されるように、半導体基板１の主面上に、すなわち、絶縁膜１２上に、凹部１３内を埋めるように、ｐＭＩＳ形成領域１Ｂに形成されるｐチャネル型ＭＩＳＦＥＴのメタルゲート（金属ゲート電極）用の導電体膜（メタルゲート膜）１４を形成する（図２のステップＳ２６）。すなわち、ステップＳ２６においては、上記ステップＳ２５でダミーゲート電極ＧＥ２を除去することで形成された凹部１３を埋めるように、導電体膜１４を形成する。凹部１３の底部ではＨｆ含有絶縁膜４ｂが露出していたので、導電体膜１４は、Ｈｆ含有絶縁膜４ｂ上に、Ｈｆ含有絶縁膜４ｂに接するように形成される。
【０１１０】
図２６には、導電体膜１４を単層とした場合が示され、図２７には、導電体膜１４を、導電体膜１４ａと導電体膜１４ａ上の導電体膜１４ｂとの積層膜とした場合が示されている。図２６のように導電体膜１４を単層とした場合は、導電体膜１４全体が金属膜からなり、図２７のように導電体膜１４を導電体膜１４ａと導電体膜１４ａ上の導電体膜１４ｂとの積層膜とした場合には、導電体膜１４ａ，１４ｂのうちの少なくとも導電体膜１４ａは金属膜からなる。すなわち、導電体膜１４を積層膜とした場合には、その積層膜のうちの少なくとも最下層は金属膜にする。このようにするのは、導電体膜１４により形成された後述のゲート電極ＧＥ２ａをメタルゲート電極とするためである。図２６の導電体膜１４または図２７の導電体膜１４ａを構成する金属膜に好適なものとして、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜または窒化炭化タンタル（ＴａＣＮ）膜などが挙げられ、その中でも窒化チタン（ＴｉＮ）膜は特に好ましい。また、図２７において、導電体膜１４ｂは、導電体膜１４ａと同種の金属膜とすることもできるが、異なる種類の導電体材料膜とすることもできる。
【０１１１】
導電体膜１４は、Ｈｆ含有絶縁膜４ｂに接する金属膜を含む導電体膜とみなすことができ、図２６のように導電体膜１４を単層とした場合は、導電体膜１４全体が前記金属膜（Ｈｆ含有絶縁膜４ｂに接する金属膜）に対応し、図２７のように導電体膜１４を導電体膜１４ａ，１４ｂの積層膜とした場合には、最下層の導電体膜１４ａが前記金属膜（Ｈｆ含有絶縁膜４ｂに接する金属膜）に対応することになる。
【０１１２】
図２７のように、導電体膜１４を導電体膜１４ａと導電体膜１４ａ上の導電体膜１４ｂとの積層膜により形成する場合、この導電体膜１４ａは金属膜とするが、ＡＬＤ法で形成することが好ましい。これは、ＡＬＤ法は、成膜速度は遅いが、カバレッジ良く成膜でき、また、下地に対するダメージも少ないためである。このため、導電体膜１４ａとしての金属膜をＡＬＤ法により形成することで、カバレッジ良く成膜できるとともに、下地のＨｆ含有絶縁膜４ｂにダメージが生じるのを抑制または防止することができる。そして、ＡＬＤ法は成膜速度が遅いため、導電体膜１４の全厚みをＡＬＤ法で形成するのではなく、導電体膜１４ａ上に形成する導電体膜１４ｂは、ＡＬＤ法よりも成膜速度が速い成膜方法、例えばスパッタリング法などのＰＶＤ法で形成することが、より好ましい。また、導電体膜１４ｂの材料の種類によっては（例えば導電体膜１４ｂをシリコン膜とした場合など）、導電体膜１４ｂをＣＶＤ法により形成することもできる。すなわち、導電体膜１４の全厚みをＡＬＤ法で形成するのではなく、導電体膜１４ａとして所定の厚みまでＡＬＤ法で成膜した後は、残りの厚み分をＡＬＤ法よりも成膜速度が速い成膜方法（ＰＶＤ法など）で導電体膜１４ｂとして成膜する。ＡＬＤ法で形成した導電体膜１４ａ上に導電体膜１４ｂを形成するため、導電体膜１４ｂの成膜時には、ＡＬＤ法を用いなくとも、カバレッジの問題は生じず、また、Ｈｆ含有絶縁膜４ｂに対するダメージの懸念も生じない。このため、ＡＬＤ法で形成した導電体膜１４ａ上にＡＬＤ法よりも成膜速度が速い成膜方法（ＰＶＤ法など）で導電体膜１４ｂを成膜することにより、導電体膜１４の形成に要する時間を短縮でき、スループットを向上することができる。
【０１１３】
導電体膜１４の全厚みのうち、ＡＬＤ法で形成した導電体膜１４ａの厚みは、２ｎｍ以上が好ましく、これにより、カバレッジ性向上とＨｆ含有絶縁膜４ｂへのダメージ抑制の効果を的確に得ることができるようになる。また、導電体膜１４の全厚みのうち、ＡＬＤ法で形成した導電体膜１４ａの厚み（形成膜厚）よりも、導電体膜１４ｂの厚み（形成膜厚）が厚い方が、より好ましく、これにより、導電体膜１４の成膜に要する時間を効率的に短縮することができる。また、成膜時間の短縮を考慮すると、導電体膜１４ｂは単層が好ましいが、他の形態として、導電体膜１４ｂを複数層とすることもできる。
【０１１４】
次に、図２８に示されるように、凹部１３外の導電体膜１４を除去し、凹部１３内に導電体膜１４を残すことで、ゲート電極ＧＥ２ａを形成する（図２のステップＳ２７）。
【０１１５】
具体的には、ステップＳ２７において、エッチバック法またはＣＭＰ法などを用いて、凹部１３の外部の導電体膜１４を除去し、凹部１３内に導電体膜１４を残すことで、凹部１３内に残存する導電体膜１４からなるゲート電極ＧＥ２ａを形成する。これにより、絶縁膜１２の上面が露出し、凹部１３内にゲート電極ＧＥ２ａが埋め込まれた状態となる。このため、上記ステップＳ２５でダミーゲート電極ＧＥ２が除去された部分に、ゲート電極ＧＥ２ａが形成されることになる。
【０１１６】
なお、図２８には、上記図２７のように導電体膜１４を導電体膜１４ａ，１４ｂの積層膜により形成した場合が示されている。この場合、導電体膜１４からなるゲート電極ＧＥ２ａは、底部と側面が導電体膜１４ａにより形成され、内部が導電体膜１４ｂにより形成された状態となり、ゲート電極ＧＥ２ａの上面は、外周（周辺）部が導電体膜１４ａにより形成され、それよりも内側が導電体膜１４ｂにより形成された状態となる。
【０１１７】
上記ステップＳ２６で導電体膜１４を導電体膜１４ａ，１４ｂの積層膜により形成する場合、上記ステップＳ２６においては、まず、凹部１３の底部（底面）および側壁（側面）上を含む絶縁膜１２上に導電体膜１４ａを形成してから、導電体膜１４ａ上に、凹部１３内を満たす（埋める）ように、導電体膜１４ｂを形成する。導電体膜１４ａを形成する前の段階（すなわちステップＳ２５の後でステップＳ２６の前の段階）では、凹部１３の底部ではＨｆ含有絶縁膜４ｂが露出しているため、ステップＳ２６においては、Ｈｆ含有絶縁膜４ｂ上に、Ｈｆ含有絶縁膜４ｂに接するように導電体膜１４ａが形成される。このため、ステップＳ２７でゲート電極ＧＥ２ａを形成すると、このゲート電極ＧＥ２ａは、ゲート絶縁膜（ここでは界面層３およびＨｆ含有絶縁膜４ｂ）上に位置する（すなわちゲート絶縁膜に接する）金属膜である導電体膜１４ａを有しているため、いわゆるメタルゲート電極（金属ゲート電極）である。すなわち、導電体膜１４ａを金属膜とすることで、導電体膜１４ｂの材料によらず、ゲート電極ＧＥ２ａをメタルゲート電極として機能させることができる。
【０１１８】
一方、上記図２６のように導電体膜１４を単層とした場合には、図２８において、導電体膜１４ａと導電体膜１４ｂとが一体化された導電体膜１４が、ゲート電極ＧＥ２ａとなる。この場合、ゲート電極ＧＥ２ａ全体が金属膜からなる導電体膜１４で形成されることとなり、ゲート電極ＧＥ２ａは、ゲート絶縁膜（ここでは界面層３およびＨｆ含有絶縁膜４ｂ）上に位置する（すなわちゲート絶縁膜に接する）金属膜である導電体膜１４を有しているため、メタルゲート電極（金属ゲート電極）である。
【０１１９】
また、ｎＭＩＳ形成領域１Ａのゲート電極ＧＥ１は、上記ステップＳ２４〜Ｓ２７で加工されない。ｎＭＩＳ形成領域１Ａのゲート電極ＧＥ１は、ゲート絶縁膜（ここでは界面層３およびＨｆ含有絶縁膜４ａ）上に位置する（すなわちゲート絶縁膜に接する）金属膜８を有しているため、メタルゲート電極（金属ゲート電極）である。
【０１２０】
このようにして、図２８に示されるような構造が得られ、ｎＭＩＳ形成領域１Ａに、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴＱｎが形成され、また、ｐＭＩＳ形成領域１Ｂに、電界効果トランジスタとしてｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【０１２１】
ゲート電極ＧＥ１がｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極（メタルゲート電極）として機能し、ゲート電極ＧＥ１の下のＨｆ含有絶縁膜４ａ（およびその下の界面層３）が、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜として機能する。そして、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層、ソース・ドレイン領域）が、ｎ＋型半導体領域ＳＤ１およびｎ−型半導体領域ＥＸ１により形成される。また、ゲート電極ＧＥ２ａがｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極（メタルゲート電極）として機能し、ゲート電極ＧＥ２ａの下のＨｆ含有絶縁膜４ｂ（およびその下の界面層３）が、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜として機能する。そして、ｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層、ソース・ドレイン領域）が、ｐ＋型半導体領域ＳＤ２およびｐ−型半導体領域ＥＸ２により形成される。従って、本実施の形態で説明している半導体装置の製造工程は、ｎチャネル型ＭＩＳＦＥＴＱｎを半導体基板１のｎＭＩＳ形成領域（第１領域）１Ａに有し、ｐチャネル型ＭＩＳＦＥＴＱｐを半導体基板１のｐＭＩＳ形成領域（第２領域）１Ｂに有する半導体装置の製造工程（製造方法）と言うことができる。
【０１２２】
次に、図２９に示されるように、半導体基板１の主面上に、すなわち絶縁膜１２上に、絶縁膜１５を形成する（図２のステップＳ２８）。
【０１２３】
絶縁膜１５を形成する前は、ゲート電極ＧＥ２ａの上面は露出しているが、ステップＳ２８で絶縁膜１５を形成することで、ゲート電極ＧＥ２ａの上面は絶縁膜１５で覆われた状態となる。絶縁膜１５は、例えば酸化シリコン膜などからなる。ゲート電極ＧＥ２ａが埋め込まれた絶縁膜１２の上面は平坦化されていたので、絶縁膜１５は絶縁膜１２上に平坦に形成されるため、絶縁膜１５の形成後に絶縁膜１５の表面（上面）を平坦化する処理を省略することもできるが、更なる平坦度向上のために、絶縁膜１５の形成後に、絶縁膜１５の表面（上面）を、例えばＣＭＰ法を使用して平坦化してもよい。
【０１２４】
次に、絶縁膜１５上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜１５，１２をドライエッチングすることにより、図３０に示されるように、絶縁膜１５，１２にコンタクトホール（貫通孔、孔）ＣＴを形成する。コンタクトホールＣＴは、絶縁膜１２および絶縁膜１５からなる積層膜を貫通するように形成され、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２や、ゲート電極ＧＥ１，ＧＥ２ａの上部などに形成される。
【０１２５】
次に、コンタクトホールＣＴ内に、タングステン（Ｗ）などからなる導電性のプラグ（接続用導体部）ＰＧを形成する。プラグＰＧを形成するには、例えば、コンタクトホールＣＴの内部（底部および側壁上）を含む絶縁膜１５上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールＣＴを埋めるように形成し、絶縁膜１５上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図３０では、プラグＰＧを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示してある。
【０１２６】
次に、図３１に示されるように、プラグＰＧが埋め込まれた絶縁膜１５上に、絶縁膜（層間絶縁膜）１６を形成する。絶縁膜１６は、単層（例えば酸化シリコン膜など）または複数層（例えば窒化シリコン膜とその上の酸化シリコン膜との積層膜など）とすることができる。
【０１２７】
次に、シングルダマシン法により第１層目の配線Ｍ１を形成する。まず、フォトレジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜１６の所定の領域に配線溝（配線Ｍ１を埋め込むための溝）を形成した後、半導体基板１の主面上（すなわち配線溝の底部および側壁上を含む絶縁膜１６上）にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成する。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成し、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝内以外の領域の銅めっき膜、シード層およびバリア導体膜をＣＭＰ法により除去して、銅を主導電材料とする第１層目の配線Ｍ１を形成する。なお、図面の簡略化のために、図３１では、配線Ｍ１を構成する銅めっき膜、シード層およびバリア導体膜を一体化して示してある。
【０１２８】
配線Ｍ１は、プラグＰＧを介してｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用のｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２などと電気的に接続されている。その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【０１２９】
次に、本実施の形態の特徴について、より詳細に説明する。
【０１３０】
本実施の形態では、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＧＥ１は、ゲート絶縁膜（ここでは界面層３およびＨｆ含有絶縁膜４ａ）上に位置する金属膜８を有しており、また、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極ＧＥ２ａは、ゲート絶縁膜（ここでは界面層３およびＨｆ含有絶縁膜４ｂ）上に位置する金属膜（導電体膜１４ａまたは導電体膜１４全体を構成する金属膜に対応）を有している。従って、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極ＧＥ１，ＧＥ２ａは、いわゆるメタルゲート電極（金属ゲート電極）である。このため、ゲート電極の空乏化現象を抑制し、寄生容量をなくす（抑制する）ことができるため、ＭＩＳＦＥＴ素子の小型化（ゲート絶縁膜の薄膜化）も可能になる。
【０１３１】
また、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜として、酸化シリコンよりも誘電率が高いＨｆ含有絶縁膜４ａを用い、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜として、酸化シリコンよりも誘電率が高いＨｆ含有絶縁膜４ｂを用いている。すなわち、酸化シリコンより誘電率（比誘電率）の高い絶縁材料膜、いわゆるＨｉｇｈ−ｋ膜（高誘電率膜）であるＨｆ含有絶縁膜（高誘電率ゲート絶縁膜）４ａ，４ｂを、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜に用いている。このため、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜に酸化シリコン膜を用いた場合に比べて、Ｈｆ含有絶縁膜４ａとＨｆ含有絶縁膜４ｂの物理的膜厚を増加させることができるため、ゲートリーク電流を低減することができる。なお、本願において、Ｈｉｇｈ−ｋ膜、高誘電率膜あるいは高誘電率ゲート絶縁膜と言うときは、酸化シリコン（ＳｉＯｘ、代表的にはＳｉＯ２）よりも誘電率（比誘電率）が高い膜を意味する。また、本願において、Ｈｆを含有するゲート絶縁膜をＨｆ系ゲート絶縁膜と称する場合もある。
【０１３２】
また、本実施の形態の主要な特徴の一つは、ｎチャネル型ＭＩＳＦＥＴＱｎのメタルゲート電極（ここではゲート電極ＧＥ１）は、上記ステップＳ２０の活性化アニールの前に形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのメタルゲート電極（ここではゲート電極ＧＥ２ａ）は、上記ステップＳ２０の活性化アニールの後に形成することである。その理由は、以下のようなものである。
【０１３３】
メタルゲート電極を用いた場合、ゲート電極の空乏化の問題は解決できるが、ポリシリコンゲート電極を用いた場合に比べて、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの両方でしきい値電圧の絶対値が大きくなってしまい、低しきい値デバイスの性能が低下するという問題がある。このため、メタルゲート電極を適用する場合には、低しきい値化（しきい値電圧の絶対値の低下）を可能とし、低しきい値デバイスの性能向上を実現することが望まれる。
【０１３４】
ｎチャネル型ＭＩＳＦＥＴの低しきい値化のためには、ｎチャネル型ＭＩＳＦＥＴのメタルゲート電極の仕事関数を低くすることが有効であり、一方、ｐチャネル型ＭＩＳＦＥＴの低しきい値化のためには、ｐチャネル型ＭＩＳＦＥＴのメタルゲート電極の仕事関数を高くすることが有効である。しかしながら、ソース・ドレイン領域形成後に行う活性化アニール（導入した不純物を活性化するために行う熱処理）を行う際に、メタルゲート電極も熱処理されてしまい、この活性化アニール時の熱処理温度は９００〜１１００℃程度と高温であるため、この熱処理によってメタルゲート電極の仕事関数が低下してしまう。これは、活性化アニール時に、ゲート絶縁膜から酸素が抜けて酸素空孔が生成されてメタルゲート電極とゲート絶縁膜との界面に欠陥準位が形成され、その影響でメタルゲート電極のフェルミ準位が下がることで、メタルゲート電極の仕事関数が低下するためと考えられる。すなわち、ｎチャネル型ＭＩＳＦＥＴのメタルゲート電極およびｐチャネル型ＭＩＳＦＥＴのメタルゲート電極において、活性化アニールの前に比べて、活性化アニールの後の方が、仕事関数が低くなってしまうのである。
【０１３５】
活性化アニールによってｎチャネル型ＭＩＳＦＥＴのメタルゲート電極の仕事関数が低下することは、ｎチャネル型ＭＩＳＦＥＴの低しきい値化に寄与する。しかしながら、活性化アニールによってｐチャネル型ＭＩＳＦＥＴのメタルゲート電極の仕事関数が低下することは、ｐチャネル型ＭＩＳＦＥＴの高しきい値化に寄与してしまう。
【０１３６】
そこで、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴＱｎのメタルゲート電極（ここではゲート電極ＧＥ１）は、ソース・ドレイン領域形成後に行う活性化アニール（上記ステップＳ２０の活性化アニールに対応）の前に形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのメタルゲート電極（ここではゲート電極ＧＥ２ａ）は、ソース・ドレイン領域形成後に行う活性化アニール（上記ステップＳ２０の活性化アニールに対応）の後に形成している。
【０１３７】
本実施の形態とは異なり、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方のメタルゲート電極を、ソース・ドレイン領域形成後に行う活性化アニールの前に形成した場合には、活性化アニールに起因してｐチャネル型ＭＩＳＦＥＴのメタルゲート電極の仕事関数が低くなってしまい、それによってｐチャネル型ＭＩＳＦＥＴが高しきい値化してしまう。一方、本実施の形態とは異なり、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方のメタルゲート電極を、ソース・ドレイン領域形成後に行う活性化アニールの後で形成した場合には、活性化アニール前にメタルゲート電極を形成した場合に比べて、ｎチャネル型ＭＩＳＦＥＴのメタルゲート電極の仕事関数が高くなってしまい、ｎチャネル型ＭＩＳＦＥＴが高しきい値化してしまう。
【０１３８】
それに対して、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴＱｎのメタルゲート電極（ゲート電極ＧＥ１）を、ソース・ドレイン領域形成後に行う活性化アニール（上記ステップＳ２０に対応）の前に形成することで、活性化アニールに起因してｎチャネル型ＭＩＳＦＥＴＱｎのメタルゲート電極（ゲート電極ＧＥ１）の仕事関数を低くすることができ、それによってｎチャネル型ＭＩＳＦＥＴＱｎを低しきい値化することができる。また、本実施の形態では、ｐチャネル型ＭＩＳＦＥＴＱｐのメタルゲート電極（ゲート電極ＧＥ２ａ）を、ソース・ドレイン領域形成後に行う活性化アニール（ステップＳ２０に対応）の後に形成することで、活性化アニールに起因してｐチャネル型ＭＩＳＦＥＴＱｐのメタルゲート電極（ゲート電極ＧＥ２ａ）の仕事関数が低くなるのを防止でき、ｐチャネル型ＭＩＳＦＥＴＱｐの高しきい値化を防ぐ（低しきい値化を図る）ことができる。これにより、ｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐの両方を低しきい値化することができる。従って、半導体装置の性能向上を図ることができる。特に、ｎチャネル型ＭＩＳＦＥＴのメタルゲート電極におけるゲート絶縁膜に接する金属膜部分（ゲート電極ＧＥ１の金属膜８に対応）は、活性化アニール（ステップＳ２０に対応）の前に形成し、ｐチャネル型ＭＩＳＦＥＴのメタルゲート電極におけるゲート絶縁膜に接する金属膜部分（ゲート電極ＧＥ２ａの導電体膜１４ａまたは導電体膜１４全体に対応）は、活性化アニール（ステップＳ２０に対応）の後に形成することが重要である。
【０１３９】
また、ステップＳ２６で導電体膜１４を形成した後（後述の実施の形態２の場合は後述のステップＳ３４で金属膜１４ｃを形成した後）には、活性化アニール（ステップＳ２０に対応）の熱処理温度以上の温度での熱処理は行われないため、その後の熱処理に起因してｐチャネル型ＭＩＳＦＥＴＱｐのメタルゲート電極の仕事関数が低下するのを防止することができる。このため、ｐチャネル型ＭＩＳＦＥＴＱｐの高しきい値化を防ぐ（低しきい値化を図る）ことができる。
【０１４０】
このように、活性化アニール（上記ステップＳ２０に対応）の前にｎチャネル型ＭＩＳＦＥＴＱｎのメタルゲート電極（ゲート電極ＧＥ１）を形成し、活性化アニール（上記ステップＳ２０に対応）の後にｐチャネル型ＭＩＳＦＥＴＱｐのメタルゲート電極（ゲート電極ＧＥ２ａ）を形成しているが、これを実現するために、以下のような工夫を行っている。
【０１４１】
ｐＭＩＳ形成領域１Ｂにおいて、ｎＭＩＳ形成領域１Ａのゲート電極ＧＥ１と一緒に、ダミーゲート電極ＧＥ２を形成する。その後、ｎチャネル型ＭＩＳＦＥＴＱｎ用のソース・ドレイン領域とｐチャネル型ＭＩＳＦＥＴＱｐ用のソース・ドレイン領域を形成し、導入された不純物の活性化アニール（上記ステップＳ２０に対応）を行った後に、ダミーゲート電極ＧＥ２を除去して、ダミーゲート電極ＧＥ２が形成されていた場所（上記凹部１３に対応）にゲート電極ＧＥ２ａを形成している。ダミーゲート電極ＧＥ２を利用してｐチャネル型ＭＩＳＦＥＴＱｐ用のソース・ドレイン領域を形成し、ダミーゲート電極ＧＥ２を除去してそこ（ダミーゲート電極ＧＥ２が形成されていた場所）にゲート電極ＧＥ２ａを形成しているため、ｐチャネル型ＭＩＳＦＥＴＱｐ用のソース・ドレイン領域の形成位置と、ゲート電極ＧＥ２ａの形成位置とがずれるのを防止することができる。
【０１４２】
また、ダミーゲート電極ＧＥ２の高さを、ゲート電極ＧＥ１よりも高くすることで、ゲート電極ＧＥ１を除去することなく、ダミーゲート電極ＧＥ２を選択的に除去しやすくしている。すなわち、ダミーゲート電極ＧＥ２の高さを、ゲート電極ＧＥ１よりも高く形成しておき、ゲート電極ＧＥ１およびダミーゲート電極ＧＥ２を覆うように上記絶縁膜１２を形成してから、上記ステップＳ２４でダミーゲート電極ＧＥ２の上面が露出するまで絶縁膜１２を研磨（ＣＭＰ処理）することで、ダミーゲート電極ＧＥ２の上面が絶縁膜１２から露出し、ゲート電極ＧＥ１が絶縁膜１２で覆われて露出していない状態が得られる。この状態でエッチング（上記ステップＳ２５に対応）を行えば、ゲート電極ＧＥ１が除去（エッチング）されることなく、ダミーゲート電極ＧＥ２を選択的に除去（エッチング）することができる。
【０１４３】
また、絶縁膜１２の上面の平坦化処理（研磨処理）時に、ダミーゲート電極ＧＥ２が露出するまで絶縁膜１２の研磨を行えば、ダミーゲート電極ＧＥ２を露出させることができる。このため、絶縁膜１２の形成後にフォトリソグラフィ工程（フォトレジスト塗布、露光、現像）を行わなくともダミーゲート電極ＧＥ２を露出させることができ、半導体装置の製造工程数の低減、製造時間の短縮、製造コストの低減などに有利である。
【０１４４】
また、ダミーゲート電極ＧＥ２の高さを、ゲート電極ＧＥ１よりも高くするために、マスク層６を用いている。このマスク層６は、上記ステップＳ１０の熱処理の際に、ｎＭＩＳ形成領域１ＡのＨｆ含有膜４（Ｈｆ含有絶縁膜４ａ）に希土類含有膜７の希土類を導入し、ｐＭＩＳ形成領域１ＢのＨｆ含有膜４（Ｈｆ含有絶縁膜４ｂ）に、希土類含有膜７からの希土類が導入されるのを抑制または防止するために使用されている。このマスク層６を上記ステップＳ１１で除去せずに残し、その後、ゲート電極ＧＥ１用の導電体膜（金属膜８およびシリコン膜９）を形成することで、マスク層６の厚みの分、ダミーゲート電極ＧＥ２の高さをゲート電極ＧＥ１よりも高くすることができる。ｐＭＩＳ形成領域１ＢのＨｆ含有膜４（Ｈｆ含有絶縁膜４ｂ）に希土類含有膜７からの希土類が導入されるのを抑制または防止するためのマスク層６をダミーゲート電極ＧＥ２に流用することで、製造工程数を増加させることなく、ダミーゲート電極ＧＥ２の高さをゲート電極ＧＥ１よりも高くすることができる。これにより、半導体装置の製造工程数を抑制することができ、半導体装置の製造時間を短縮することができる。
【０１４５】
また、ゲート絶縁膜用の高誘電率膜（Ｈｉｇｈ−ｋ膜）として、Ｈｆを含有する高誘電率膜であるＨｆ系ゲート絶縁膜が優れているが、ｎチャネル型ＭＩＳＦＥＴにおけるＨｆ系ゲート絶縁膜に希土類元素（特に好ましくはランタン）を導入すると、ｎチャネル型ＭＩＳＦＥＴを低しきい値化することができる。このため、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴＱｎのＨｆ系の高誘電率ゲート絶縁膜であるＨｆ含有絶縁膜４ａに希土類元素（より好ましくはＬａ）を導入し、それによって、ｎチャネル型ＭＩＳＦＥＴＱｎを更に低しきい値化している。従って、ｎチャネル型ＭＩＳＦＥＴＱｎについては、活性化アニール（上記ステップＳ２０に対応）の前にメタルゲート電極（ゲート電極ＧＥ１）を形成することと、Ｈｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜４ａ）に希土類元素（より好ましくはＬａ）を導入することによって、ｎチャネル型ＭＩＳＦＥＴＱｎを、より的確に低しきい値化することができる。
【０１４６】
しかしながら、ｐチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜に希土類元素(特にＬａ)が導入されてしまうと、この希土類元素が、ｐチャネル型ＭＩＳＦＥＴを高しきい値化するように作用するため、ｐチャネル型ＭＩＳＦＥＴの低しきい値化を図るには、ｐチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜に希土類元素(特にＬａ)が導入されないようにすることが好ましい。このため、本実施の形態では、マスク層６をｐＭＩＳ形成領域１Ｂに選択的に形成した状態で希土類含有膜７を形成することで、ｎＭＩＳ形成領域１Ａでは、Ｈｆ含有膜４に接するように希土類含有膜７を形成することができるとともに、ｐＭＩＳ形成領域１Ｂでは、希土類含有膜７はマスク層６上に形成される。このため、上記ステップＳ１０の熱処理を行うと、ｎＭＩＳ形成領域１Ａでは、Ｈｆ含有膜４と希土類含有膜７とが反応するが、ｐＭＩＳ形成領域１Ｂでは、希土類含有膜７がマスク層６の下の層と反応するのを、マスク層６によって抑制または防止することができる。これにより、ｎチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜４ａ）に希土類元素（より好ましくはＬａ）を導入できるとともに、ｐチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜４ｂ）に希土類元素(特にＬａ)が導入されないようにすることができる。これにより、ｎチャネル型ＭＩＳＦＥＴＱｎを低しきい値化することができるとともに、ｐチャネル型ＭＩＳＦＥＴＱｐが高しきい値化するのを防止することができる。そして、このように使用したマスク層６を、本実施の形態では、ステップＳ１１で除去せずにダミーゲート電極ＧＥ２にも利用することで、半導体装置の製造工程数を抑制することができる。
【０１４７】
また、ｐチャネル型ＭＩＳＦＥＴにおけるＨｆ系ゲート絶縁膜にアルミニウム（Ａｌ）を導入すると、ｐチャネル型ＭＩＳＦＥＴを低しきい値化することができる。このため、本実施の形態では、ｐチャネル型ＭＩＳＦＥＴＱｐのＨｆ系の高誘電率ゲート絶縁膜であるＨｆ含有絶縁膜４ｂにアルミニウム（Ａｌ）を導入し、それによって、ｐチャネル型ＭＩＳＦＥＴＱｐを更に低しきい値化している。従って、ｐチャネル型ＭＩＳＦＥＴＱｐについては、活性化アニール（上記ステップＳ２０に対応）の後にメタルゲート電極（ゲート電極ＧＥ２ａ）を形成することと、Ｈｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜４ｂ）にアルミニウム（Ａｌ）を導入することによって、ｐチャネル型ＭＩＳＦＥＴＱｐを、より的確に低しきい値化することができる。
【０１４８】
本実施の形態では、ｐチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜４ｂ）にアルミニウム（Ａｌ）を導入するために、Ａｌ含有膜５をｐＭＩＳ形成領域１Ｂに選択的に形成し、このＡｌ含有膜５とＨｆ含有膜４とを上記ステップＳ１０の熱処理で反応させることで、ｐチャネル型ＭＩＳＦＥＴ用のＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜４ｂ）を形成している。これにより、ｐチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜４ｂ）にアルミニウム（Ａｌ）を導入でき、それによって、ｐチャネル型ＭＩＳＦＥＴＱｐを低しきい値化することができる。
【０１４９】
また、上述のように、ｎチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜に希土類元素（特にランタン）を導入すると、ｎチャネル型ＭＩＳＦＥＴを低しきい値化することができ、ｐチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜にアルミニウム（Ａｌ）を導入すると、ｐチャネル型ＭＩＳＦＥＴを低しきい値化することができるが、これら希土類やアルミニウムによるしきい値調整能力には限界がある。特に、ｎチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜に希土類元素（特にＬａ）を導入した場合の低しきい値化の作用とｐチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜にアルミニウム（Ａｌ）を導入した場合の低しきい値化の作用とを比べると、後者の方が小さい。このため、ｐチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜にアルミニウム（Ａｌ）を導入した場合の低しきい値化の効果（しきい値電圧の低減量）は、例えば０．１５Ｖ程度までであり、それ以上の低しきい値化は容易ではない。このため、ｐチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜にアルミニウム（Ａｌ）を導入したことによる低しきい値化には限界がある。それに対して、本実施の形態は、ｐチャネル型ＭＩＳＦＥＴＱｐについて、活性化アニール（上記ステップＳ２０に対応）の後にメタルゲート電極（ゲート電極ＧＥ２ａ）を形成することと、Ｈｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜４ｂ）にアルミニウム（Ａｌ）を導入することの両方によって、ｐチャネル型ＭＩＳＦＥＴＱｐの低しきい値化を図っているため、ｐチャネル型ＭＩＳＦＥＴＱｐの低しきい値化に対して極めて有効である。
【０１５０】
また、ｎチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜に希土類元素（特にＬａ）を導入した場合の低しきい値化の作用は、ｐチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜にアルミニウム（Ａｌ）を導入した場合の低しきい値化の作用に比べると大きいが、それでも、低しきい値化には限界がある。それに対して、本実施の形態は、ｎチャネル型ＭＩＳＦＥＴＱｎについて、活性化アニール（上記ステップＳ２０に対応）の前にメタルゲート電極（ゲート電極ＧＥ１）を形成することと（活性化アニール時の熱処理に起因してメタルゲート電極の仕事関数が低くなる）、Ｈｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜４ａ）に希土類元素（特にＬａ）を導入することの両方によって、ｎチャネル型ＭＩＳＦＥＴＱｎの低しきい値化を図っている。このため、ｎチャネル型ＭＩＳＦＥＴＱｎの低しきい値化に対して極めて有効である。
【０１５１】
また、上述のように、ｐチャネル型ＭＩＳＦＥＴＱｐのＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜４ｂ）にアルミニウム（Ａｌ）を導入した方がより好ましいが、変形例として、ｐチャネル型ＭＩＳＦＥＴＱｐのＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜４ｂ）にアルミニウム（Ａｌ）を導入しないようにすることもできる。この場合、上記ステップＳ６のＡｌ含有膜５形成工程を省略すればよい。上記ステップＳ６のＡｌ含有膜５形成工程を省略すると、ｐＭＩＳ形成領域１Ｂにおいてマスク層６はＨｆ含有膜４上に（Ｈｆ含有膜４に接して）形成され、上記ステップＳ１０の熱処理後も、ｐＭＩＳ形成領域１ＢのＨｆ含有膜４はそのまま残存し、上記Ｈｆ含有絶縁膜４ｂはＨｆ含有膜４のままとなる。このため、ｐチャネル型ＭＩＳＦＥＴＱｐのＨｆ系ゲート絶縁膜は、Ｈｆ含有膜４によって構成されることになる。このような場合でも、ｐチャネル型ＭＩＳＦＥＴＱｐについて、本実施の形態のように、活性化アニール（上記ステップＳ２０に対応）の後にメタルゲート電極（ゲート電極ＧＥ２ａ）を形成することにより、活性化アニール前に形成したメタルゲート電極をそのまま使用する場合に比べて、ｐチャネル型ＭＩＳＦＥＴＱｐを低しきい値化することができる。但し、ｐチャネル型ＭＩＳＦＥＴＱｐの低しきい値化を更に促進するためには、ｐチャネル型ＭＩＳＦＥＴＱｐのＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜４ｂ）にアルミニウム（Ａｌ）を導入した方がより好ましい。
【０１５２】
また、更に他の変形例として、ｐチャネル型ＭＩＳＦＥＴＱｐのＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜４ｂ）にアルミニウム（Ａｌ）を導入せず、ｎチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜に希土類元素（特にＬａ）を導入しないこともできる。この場合、上記ステップＳ６〜Ｓ１１を省略すればよい。この場合、ｎチャネル型ＭＩＳＦＥＴＱｎのＨｆ系ゲート絶縁膜とｐチャネル型ＭＩＳＦＥＴＱｐのＨｆ系ゲート絶縁膜とは、Ｈｆ含有膜４によって構成されることになる。このような場合でも、本実施の形態のように、ｎチャネル型ＭＩＳＦＥＴＱｎについて、活性化アニール（ステップＳ２０に対応）の前にメタルゲート電極（ゲート電極ＧＥ１）を形成し、ｐチャネル型ＭＩＳＦＥＴＱｐについて、活性化アニールの後にメタルゲート電極（ゲート電極ＧＥ２ａ）を形成することで、そうではない場合に比べて、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方を低しきい値化することができる。また、この場合、上記ステップＳ５でＨｆ含有膜４を形成した後に、マスク層６に相当する膜をｐＭＩＳ形成領域１Ｂに選択的に形成し、ダミーゲート電極ＧＥ２がこの膜を含み、ゲート電極ＧＥ１がこの膜を含まないようにすることで、この膜の厚み分、ダミーゲート電極ＧＥ２の高さを、ゲート電極ＧＥ１よりも高くすることができる。但し、ｎチャネル型ＭＩＳＦＥＴＱｎの低しきい値化を更に促進するためには、ｎチャネル型ＭＩＳＦＥＴＱｎのＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜４ａ）に希土類元素を導入した方がより好ましく、また、ｐチャネル型ＭＩＳＦＥＴＱｐの低しきい値化を更に促進するためには、ｐチャネル型ＭＩＳＦＥＴＱｐのＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜４ｂ）にアルミニウム（Ａｌ）を導入した方がより好ましい。
【０１５３】
また、ｎチャネル型ＭＩＳＦＥＴ用のＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜４ａ）に導入する低しきい値化用の元素が希土類元素（特にランタン）の場合について説明したが、希土類元素以外でも、１族（Ｉａ族）、２族（ＩＩａ族）または３族（ＩＩＩａ族）のいずれかに属する元素であれば、ｎチャネル型ＭＩＳＦＥＴ用のＨｆ系ゲート絶縁膜に導入することで、ｎチャネル型ＭＩＳＦＥＴの低しきい値化を図ることができる。このため、本実施の形態において、希土類含有膜７の代わりに、１族（Ｉａ族）、２族（ＩＩａ族）または３族（ＩＩＩａ族）のいずれかに属する元素を主成分として含有する材料膜を用いることができ、この場合には、形成されたＨｆ含有絶縁膜４ａは、低しきい値化用の元素として、希土類元素の代わりに、１族（Ｉａ族）、２族（ＩＩａ族）または３族（ＩＩＩａ族）のいずれかに属する元素を含有したものとなる。このため、本実施の形態は、希土類含有膜７の代わりに１族（Ｉａ族）、２族（ＩＩａ族）または３族（ＩＩＩａ族）のいずれかに属する元素を主成分として含有する材料膜を用いた場合、すなわちＨｆ含有絶縁膜４ａが、低しきい値化用の元素として、希土類元素の代わりに１族（Ｉａ族）、２族（ＩＩａ族）または３族（ＩＩＩａ族）のいずれかに属する元素を含有する場合にも有効であり、これは、以下の実施の形態２でも同様である。但し、ｎチャネル型ＭＩＳＦＥＴをより的確に低しきい値化するためには、Ｈｆ含有絶縁膜４ａに導入された低しきい値化用の元素は、希土類元素またはＭｇ（マグネシウム）が好ましく、Ｍｇ（マグネシウム）よりも希土類元素がより好ましく、希土類元素の中でもＬａ（ランタン）が特に好ましい。
【０１５４】
（実施の形態２）
本実施の形態２の半導体装置の製造工程を図面を参照して説明する。
【０１５５】
図３２および図３３は、本発実施の形態２の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図３２および図３３は、上記実施の形態１の上記図１および図２にそれぞれ対応している。図３４〜図６１は、本実施の形態２の半導体装置の製造工程中の要部断面図である。
【０１５６】
本実施の形態の製造工程は、ステップＳ１０の熱処理でＨｆ含有絶縁膜４ａ，４ｂを形成するまでは、上記実施の形態１の製造工程と同様であるので、ここではその説明を省略し、ステップＳ１０の熱処理でＨｆ含有絶縁膜４ａ，４ｂを形成した以降について説明する。
【０１５７】
本実施の形態においても、上記実施の形態１のステップＳ１〜Ｓ１０と同様の工程を行って、上記図１０の構造を得る。その後、本実施の形態では、図３４に示されるように、ステップＳ１０の熱処理工程で反応しなかった希土類含有膜７（未反応の希土類含有膜７、特にマスク層６上に残存する希土類含有膜７）を、エッチング（好ましくはウェットエッチング）によって除去し、それから、マスク層６をエッチング（好ましくはウェットエッチング）によって除去する（図３２のステップＳ１１ａ）。
【０１５８】
すなわち、ｎＭＩＳ形成領域１Ａにおいて、ステップＳ１０の熱処理でＨｆ含有膜４と反応しきれなかった希土類含有膜７があれば、このステップＳ１１ａで除去され、ｐＭＩＳ形成領域１Ｂにおいて、ステップＳ１０の熱処理後にマスク層６上に残存していた希土類含有膜７と、マスク層６自身が、このステップＳ１１ａで除去される。ステップＳ１１ａにおいて、未反応の希土類含有膜７のエッチング（除去）には、例えば硝酸などの酸溶液を用いることができ、マスク層６の除去には、マスク層６の材料にもよるが、例えば過酸化水素水（マスク層６が窒化チタンの場合）などを用いることができる。ステップＳ１１ａのエッチング工程により、ｎＭＩＳ形成領域１ＡではＨｆ含有絶縁膜４ａが露出し、ｐＭＩＳ形成領域１ＢではＨｆ含有絶縁膜４ｂが露出した状態となる。また、他の形態として、ステップＳ１１ａにおいて、ステップＳ１０の熱処理工程で反応しなかった希土類含有膜７（未反応の希土類含有膜７、特にマスク層６上に残存する希土類含有膜７）と、マスク層６とを、一緒に除去（好ましくはウェットエッチングにより除去）することもできる。
【０１５９】
上記実施の形態１のステップＳ１１では、ステップＳ１０の熱処理工程で反応しなかった希土類含有膜７（未反応の希土類含有膜７）をエッチングによって除去した（マスク層６は残した）のに対して、本実施の形態のステップＳ１１ａでは、ステップＳ１０の熱処理工程で反応しなかった希土類含有膜７（未反応の希土類含有膜７）だけでなく、マスク層６もエッチングによって除去している。
【０１６０】
次に、図３５に示されるように、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面上に、すなわちｎＭＩＳ形成領域１ＡのＨｆ含有絶縁膜４ａ上およびｐＭＩＳ形成領域１ＢのＨｆ含有絶縁膜４ｂ上に、ｎＭＩＳ形成領域１Ａに形成するｎチャネル型ＭＩＳＦＥＴのメタルゲート（金属ゲート電極）用の金属膜（金属層、メタルゲート膜）８を形成する（図３２のステップＳ１２）。
【０１６１】
本実施の形態のステップＳ１２が上記実施の形態１のステップＳ１２と相違しているのは、上記実施の形態１のステップＳ１２では、ｐＭＩＳ形成領域１Ｂにおいて、金属膜８はマスク層６上に（マスク層６に接して）形成されたのに対して、本実施の形態のステップＳ１２では、ｐＭＩＳ形成領域１Ｂにおいて、金属膜８はＨｆ含有絶縁膜４ｂ上に（Ｈｆ含有絶縁膜４ｂに接して）形成されることである。それ以外は、本実施の形態のステップＳ１２は、上記実施の形態１のステップＳ１２と同様である。
【０１６２】
次に、図３６に示されるように、半導体基板１の主面上に、すなわち金属膜８上に、シリコン膜９を形成する（図３２のステップＳ１３）。本実施の形態のステップＳ１３は、上記実施の形態１のステップＳ１３と基本的には同じであるので、ここではその繰り返しの説明は省略する。本実施の形態において、ステップＳ１３でシリコン膜９を形成すると、ｎＭＩＳ形成領域１Ａでは、Ｈｆ含有絶縁膜４ａ上に金属膜８およびシリコン膜９が下から順に形成され、ｐＭＩＳ形成領域１Ｂでは、Ｈｆ含有絶縁膜４ｂ上に金属膜８およびシリコン膜９が下から順に形成された状態となる。
【０１６３】
次に、半導体基板１上の積層膜（金属膜８とその上のシリコン膜９との積層膜）をパターニングすることにより、図３７に示されるように、ｎＭＩＳ形成領域１Ａにゲート電極ＧＥ１を、ｐＭＩＳ形成領域１Ｂにダミーゲート電極ＧＥ２ｂを、それぞれ形成する（図３２のステップＳ１６ａ）。
【０１６４】
ゲート電極ＧＥ１およびダミーゲート電極ＧＥ２ｂは、金属膜８と金属膜８上のシリコン膜９とからなり、ｎＭＩＳ形成領域１Ａにゲート電極ＧＥ１が形成され、ｐＭＩＳ形成領域１Ｂにダミーゲート電極ＧＥ２ｂが形成される。本実施の形態では、上記実施の形態１で行った上記ステップＳ１４（絶縁膜１０形成工程）および上記ステップＳ１５（絶縁膜１０のパターニング工程）を行わないため、ステップＳ１６では、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂとの両方において、同じ積層膜（金属膜８とその上のシリコン膜９との積層膜）がパターニングされ、ゲート電極ＧＥ１とダミーゲート電極ＧＥ２ｂとは同じ積層構造を有したものとなる。ステップＳ１６ａのパターニング工程（ゲート電極ＧＥ１，ＧＥ２ｂ形成工程）は、例えば、フォトリソグラフィ法を用いてシリコン膜９上にフォトレジストパターン（図示せず）を形成してから、このフォトレジストパターンをエッチングマスクとして用いて、シリコン膜９および金属膜８の積層膜をエッチング（好ましくはドライエッチング）してパターニングすることにより、行うことができる。その後、このフォトレジストパターンは除去される。
【０１６５】
本実施の形態のゲート電極ＧＥ１は、上記実施の形態１のゲート電極ＧＥ１と同様であるが、本実施の形態のダミーゲート電極ＧＥ２ｂは、マスク層６および絶縁膜１０を含んでいない点で、上記実施の形態１のダミーゲート電極ＧＥ２と相違している。本実施の形態では、ゲート電極ＧＥ１とダミーゲート電極ＧＥ２ｂとは、同じ積層構造（金属膜８とその上のシリコン膜９との積層構造）を有しており、ダミーゲート電極ＧＥ２ｂの高さは、ゲート電極ＧＥ１の高さとほぼ同じである。
【０１６６】
ゲート電極ＧＥ１は、ｎＭＩＳ形成領域１Ａにおいて、Ｈｆ含有絶縁膜４ａ上に形成され、ダミーゲート電極ＧＥ２ｂは、ｐＭＩＳ形成領域１Ｂにおいて、Ｈｆ含有絶縁膜４ｂ上に形成される。すなわち、金属膜８および金属膜８上のシリコン膜９からなるゲート電極ＧＥ１が、ｎＭＩＳ形成領域１Ａのｐ型ウエルＰＷの表面上に、ゲート絶縁膜としてのＨｆ含有絶縁膜４ａを介して形成される。一方、金属膜８と金属膜８上のシリコン膜９からなるダミーゲート電極ＧＥ２ｂが、ｐＭＩＳ形成領域１Ｂのｎ型ウエルＮＷの表面上に、ゲート絶縁膜としてのＨｆ含有絶縁膜４ｂを介して形成される。Ｈｆ含有絶縁膜４ａとＨｆ含有絶縁膜４ｂとは、いずれも酸化シリコンよりも誘電率（比誘電率）が高く、高誘電率ゲート絶縁膜として機能する。
【０１６７】
ステップＳ１６ａでシリコン膜９および金属膜８をパターニングするドライエッチング工程の後に、ゲート電極ＧＥ１で覆われない部分のＨｆ含有絶縁膜４ａとダミーゲート電極ＧＥ２ｂで覆われない部分のＨｆ含有絶縁膜４ｂとを除去するためのウェットエッチング行うことが、より好ましい。ゲート電極ＧＥ１の下部に位置するＨｆ含有絶縁膜４ａとダミーゲート電極ＧＥ２ｂの下部に位置するＨｆ含有絶縁膜４ｂとは、ステップＳ１６ａのドライエッチングおよびその後のウェットエッチングで除去されずに残存して、高誘電率ゲート絶縁膜となる。一方、ゲート電極ＧＥ１で覆われない部分のＨｆ含有絶縁膜４ａとダミーゲート電極ＧＥ２ｂで覆われない部分のＨｆ含有絶縁膜４ｂとは、ステップＳ１６ａでシリコン膜９および金属膜８をパターニングする際のドライエッチングや、その後のウェットエッチングで除去される。
【０１６８】
次に、図３８に示されるように、ｎＭＩＳ形成領域１Ａにｎ−型半導体領域ＥＸ１を形成し、ｐＭＩＳ形成領域１Ｂにｐ−型半導体領域ＥＸ２を形成する（図３３のステップＳ１７）。本実施の形態のステップＳ１７は、上記実施の形態１のステップＳ１７と基本的には同じであり、上記実施の形態１のステップＳ１７に関連した説明において、ダミーゲート電極ＧＥ２をダミーゲート電極ＧＥ２ｂに読み替えればよい。
【０１６９】
次に、図３９に示されるように、ゲート電極ＧＥ１およびダミーゲート電極ＧＥ２ｂの側壁上にサイドウォールスペーサＳＷを形成する（図３３のステップＳ１８）。本実施の形態のステップＳ１８は、上記実施の形態１のステップＳ１８と基本的には同じであり、上記実施の形態１のステップＳ１８に関連した説明において、ダミーゲート電極ＧＥ２をダミーゲート電極ＧＥ２ｂに読み替えればよい。
【０１７０】
次に、図４０に示されるように、ｎＭＩＳ形成領域１Ａのｐ型ウエルＰＷにｎ＋型半導体領域ＳＤ１を形成し、ｐＭＩＳ形成領域１Ｂのｎ型ウエルＮＷにｐ＋型半導体領域ＳＤ２を形成する（図３３のステップＳ１９）。本実施の形態のステップＳ１９は、上記実施の形態１のステップＳ１９と基本的には同じであり、上記実施の形態１のステップＳ１９に関連した説明において、ダミーゲート電極ＧＥ２をダミーゲート電極ＧＥ２ｂに読み替えればよい。
【０１７１】
ステップＳ１９でｎ+型半導体領域ＳＤ１形成用のイオン注入とｐ＋型半導体領域ＳＤ２形成用のイオン注入とを行った後、導入（イオン注入）した不純物の活性化のための熱処理（アニール処理、活性化アニール）を行う（図３３のステップＳ２０）。本実施の形態のステップＳ２０は、上記実施の形態１のステップＳ２０と基本的には同じであるため、ここでは、その繰り返しの説明は省略する。
【０１７２】
次に、図４１に示されるように、サリサイドプロセスにより、ソース・ドレインを構成するｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の上部や、ゲート電極ＧＥ１およびダミーゲート電極ＧＥ２ｂを構成するシリコン膜９の上部に、金属シリサイド層１１を形成する（図３３のステップＳ２１）。
【０１７３】
本実施の形態のステップＳ２１は、ダミーゲート電極ＧＥ２ｂ（を構成するシリコン膜９）の上部（上面、表面、上層部）にも金属シリサイド層１１が形成される点が、上記実施の形態１のステップＳ２１と相違しているが、それ以外については、上記実施の形態１のステップＳ２１と基本的には同じである。上記実施の形態１のステップＳ２１においては、ダミーゲート電極ＧＥ２の最上層は絶縁膜１０で構成されており、上記金属膜１１ａを形成すると、金属膜１１ａは、ダミーゲート電極ＧＥ２の絶縁膜１０と接するが、ダミーゲート電極ＧＥ２のシリコン膜９とは接しないため、ダミーゲート電極ＧＥ２に対して金属シリサイド層１１は形成されなかった。一方、本実施の形態のステップＳ２１においては、ダミーゲート電極ＧＥ２ｂの最上層はシリコン膜９で構成されており、上記金属膜１１ａを形成すると、上記金属膜１１ａは、ダミーゲート電極ＧＥ２ｂのシリコン膜９と接するため、ダミーゲート電極ＧＥ２ｂに対しても金属シリサイド層１１が形成される。
【０１７４】
ゲート電極ＧＥ１（を構成するシリコン膜９）の上部の金属シリサイド層１１も、ゲート電極ＧＥ１に含めることができ、ダミーゲート電極ＧＥ２ｂ（を構成するシリコン膜９）の上部の金属シリサイド層１１も、ダミーゲート電極ＧＥ２ｂに含めることができる。すなわち、ｎＭＩＳ形成領域１Ａにおいて、金属膜８と金属膜８上のシリコン膜９とシリコン膜９上の金属シリサイド層１１との積層構造（積層体）を、ゲート電極ＧＥ１とみなすことができ、ｐＭＩＳ形成領域１Ｂにおいて、金属膜８と金属膜８上のシリコン膜９とシリコン膜９上の金属シリサイド層１１との積層構造（積層体）を、ダミーゲート電極ＧＥ２ｂとみなすことができる。
【０１７５】
次に、図４２〜図４４に示されるように、半導体基板１の主面上に、ゲート電極ＧＥ１、ダミーゲート電極ＧＥ２ｂおよびサイドウォールスペーサＳＷを覆うように、絶縁膜（層間絶縁膜、第１絶縁膜）２１を形成する（図３３のステップＳ３１）。絶縁膜２１は、例えば、酸化シリコン膜（酸化シリコンを主成分とする絶縁膜）からなる。絶縁膜２１の形成後、絶縁膜２１の表面（上面）を、ＣＭＰ法などを用いて平坦化する。この段階では、ゲート電極ＧＥ１およびダミーゲート電極ＧＥ２ｂは露出していない。
【０１７６】
ここで、図４２は、上記図３４〜図４１と同じ断面領域を示す断面図である。図４３は、図４２のｐＭＩＳ形成領域１Ｂの構造を、図４２の一点鎖線Ａ−Ａの位置で、図４２の紙面に垂直な方向（ダミーゲート電極ＧＥ２ｂの延在方向、すなわち後で完成するゲート電極ＧＥ２ｃのゲート幅方向に対応）に切断した断面図に対応している。図４３の一点鎖線Ｂ−Ｂの位置で、図４３の紙面に垂直な方向（後で完成するゲート電極ＧＥ２ｃのゲート長方向に対応）に図４３の構造を切断すると、図４２のｐＭＩＳ形成領域１Ｂの断面図になる。また、図４３の一点鎖線Ｃ−Ｃの位置で、図４３の紙面に垂直な方向（後で完成するゲート電極ＧＥ２ｃのゲート長方向に対応）に図４３の構造を切断すると、図４４の断面図になる。この図４３の一点鎖線Ｃ−Ｃの位置は、後で形成される開口部２２を横切る位置である。なお、図４２〜図４４は、同じ工程段階を示してある。
【０１７７】
次に、絶縁膜２１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜２１などをエッチング（好ましくはドライエッチング）することにより、図４５〜図４７に示されるように、開口部（孔）２２を形成する（図３３のステップＳ３２）。なお、図４５〜図４７は同じ工程段階を示し、このうち図４５は上記図４２に対応する断面図であり、図４６は上記図４３に対応する断面図であり、図４７は上記図４４に対応する断面図である。
【０１７８】
開口部２２は、ダミーゲート電極ＧＥ２ｂの一部と平面的に重なる位置に形成され、ステップＳ３２では、絶縁膜２１の一部を除去して絶縁膜２１に開口部２２を形成し、この開口部２２からダミーゲート電極ＧＥ２ｂの一部を露出させる。
【０１７９】
具体的には、ステップＳ３２では、まず、絶縁膜２１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて絶縁膜２１をエッチング（除去）して絶縁膜２１に開口部２２を形成する。それから、開口部２２の底部で露出する金属シリサイド層１１（ダミーゲート電極ＧＥ２ｂを構成する金属シリサイド層１１）をエッチングして除去し、更に、金属シリサイド層１１を除去することで開口部２２の底部で露出したシリコン膜９（ダミーゲート電極ＧＥ２ｂを構成するシリコン膜９）をエッチングして除去する。これにより、開口部２２は、絶縁膜２１、金属シリサイド層１１およびシリコン膜９を貫通し、開口部２２の底部では、ダミーゲート電極ＧＥ２ｂの一部である金属膜８（ダミーゲート電極ＧＥ２ｂを構成する金属膜８）が露出された状態となる。開口部２２形成時のエッチングには、ドライエッチングを適用することが、より好ましい。
【０１８０】
また、ダミーゲート電極ＧＥ２ｂの一部を素子分離領域２上に延在させ、素子分離領域２上に位置する部分のダミーゲート電極ＧＥ２ｂに平面的に重なる位置に、開口部２２を形成することが好ましい。活性領域ではなく素子分離領域２上に開口部２２を形成することで、開口部２２形成時に目外れが生じて開口部２２の形成位置が多少ずれても、活性領域がエッチングされるのを防止できる。なお、「平面的」または「平面的に見て」と言うときは、半導体基板１の主面に平行な平面で見た場合を意味する。
【０１８１】
また、サイドウォールスペーサＳＷと絶縁膜２１とを互いに異なる材料により形成しておき、開口部２２を形成するために絶縁膜２１をエッチングする際に、絶縁膜２１に比べてサイドウォールスペーサＳＷがエッチングされにくいエッチング条件を適用すれば、より好ましく、これにより、サイドウォールスペーサＳＷがエッチングされるのを抑制または防止することができる。
【０１８２】
次に、図４８〜図５０に示されるように、ダミーゲート電極ＧＥ２ｂを構成する金属膜８を、エッチングにより除去する（図３３のステップＳ３３）。なお、図４８〜図５０は同じ工程段階を示し、このうち図４８は上記図４２および図４５に対応する断面図であり、図４９は上記図４３および図４６に対応する断面図であり、図５０は上記図４４および図４７に対応する断面図である。
【０１８３】
ステップＳ３３においては、開口部２２を通じて、ダミーゲート電極ＧＥ２ｂの一部である金属膜８を除去して、Ｈｆ含有絶縁膜４ｂを露出させる。具体的には、ステップＳ３３において、ダミーゲート電極ＧＥ２ｂを構成する金属膜８を、開口部２２を通じてウェットエッチングすることで、ダミーゲート電極ＧＥ２ｂを構成する金属膜８を選択的にエッチングして除去する。ゲート電極ＧＥ１は、絶縁膜２１で覆われており、露出されていないため、ステップＳ３３ではゲート電極ＧＥ１はエッチングされない。また、ステップＳ３３においては、金属膜８に比べて、シリコン膜９およびＨｆ含有絶縁膜４ｂがエッチングされにくいエッチング液を使用することで、Ｈｆ含有絶縁膜４ｂと、ダミーゲート電極ＧＥ２ｂを構成するシリコン膜９とがエッチングされるのを、抑制または防止することができる。また、ステップＳ３３において、金属膜８に比べて、サイドウォールスペーサＳＷおよび絶縁膜２１もエッチングされにくいエッチング液を使用すれば、サイドウォールスペーサＳＷおよび絶縁膜２１がエッチングされるのを抑制または防止することができるため、更に好ましい。
【０１８４】
上記観点から、金属膜８が窒化チタン（ＴｉＮ）からなる場合には、エッチング液として、過酸化水素水などを用いることができる。この場合、ステップＳ３３において、半導体基板１を過酸化水素水に浸漬すれば、その過酸化水素水は開口部２２内にも供給されるため、まず開口部２２の底部で露出する金属膜８（ダミーゲート電極ＧＥ２ｂを構成する金属膜８）がエッチングされて除去され、そこからダミーゲート電極ＧＥ２ｂを構成する金属膜８全体にエッチング領域が広がっていき、ダミーゲート電極ＧＥ２ｂを構成する金属膜８全体が除去されることになる。シリコン膜９とＨｆ含有絶縁膜４ｂとサイドウォールスペーサＳＷと絶縁膜２１とは過酸化水素水によってエッチングされにくいため、ダミーゲート電極ＧＥ２ｂを構成する金属膜８を選択的に除去することができる。ダミーゲート電極ＧＥ２ｂを構成する金属膜８が除去された部分は、空洞（空間、空隙）ＣＡＶとなり、Ｈｆ含有絶縁膜４ｂが空洞ＣＡＶの底部で露出した状態となる。
【０１８５】
つまり、ステップＳ３３では、開口部２２と平面的に重なる領域の金属膜８だけでなく、開口部２２と平面的に重ならない領域も含む金属膜８全体（但しダミーゲート電極ＧＥ２ｂを構成する金属膜８全体）が除去される。一方、上記ステップＳ３２で開口部２２を形成する際には、開口部２２と平面的に重なる領域の金属シリサイド層１１およびシリコン膜９（ダミーゲート電極ＧＥ２ｂを構成する金属シリサイド層１１およびシリコン膜９）は除去されるが、開口部２２と平面的に重ならない領域の金属シリサイド層１１およびシリコン膜９（ダミーゲート電極ＧＥ２ｂを構成する金属シリサイド層１１およびシリコン膜９）はほとんど除去されない。そして、ステップＳ３３では、金属シリサイド層１１およびシリコン膜９はほとんど除去されないため、開口部２２と平面的に重ならない領域において、金属シリサイド層１１およびシリコン膜９（ダミーゲート電極ＧＥ２ｂを構成していた金属シリサイド層１１およびシリコン膜９）は残存するが、シリコン膜９の下の金属膜８（ダミーゲート電極ＧＥ２ｂを構成していた金属膜８）は除去されて空洞ＣＡＶとなる。
【０１８６】
空洞ＣＡＶは、ダミーゲート電極ＧＥ２ｂを構成していたシリコン膜９と、Ｈｆ含有絶縁膜４ｂとの間にトンネル状に形成されている。ダミーゲート電極ＧＥ２ｂを構成する金属膜８は、シリコン膜９とＨｆ含有絶縁膜４ｂとによって上下に挟まれ、サイドウォールスペーサＳＷによって横方向に挟まれていたが、この金属膜８が除去されて空洞ＣＡＶとなる。このため、空洞ＣＡＶは、シリコン膜９とＨｆ含有絶縁膜４ｂとによって上下に囲まれ（挟まれ）、サイドウォールスペーサＳＷによって横方向に囲まれ（挟まれ）ており、開口部２２に繋がっている。従って、空洞ＣＡＶの上面は、ダミーゲート電極ＧＥ２ｂを構成していたシリコン膜９の下面により形成され、空洞ＣＡＶの底面は、Ｈｆ含有絶縁膜４ｂの上面により形成され、空洞ＣＡＶの側面は、サイドウォールスペーサＳＷの側面（ダミーゲート電極ＧＥ２ｂを構成する金属膜８に接していた側面）により形成される。Ｈｆ含有絶縁膜４ｂは空洞ＣＡＶで露出した状態となっている。
【０１８７】
従って、ステップＳ３３を行う前は、ダミーゲート電極ＧＥ２ｂは、金属膜８と金属膜８上のシリコン膜９とシリコン膜９上の金属シリサイド層１１との積層体で構成されていたが、ステップＳ３３でダミーゲート電極ＧＥ２ｂを構成していた金属膜８を除去したことで、ダミーゲート電極ＧＥ２ｂは、空洞ＣＡＶと、空洞ＣＡＶ上のシリコン膜９と、シリコン膜９上の金属シリサイド層１１との積層体で構成された状態となる。
【０１８８】
次に、図５１〜図５３に示されるように、空洞ＣＡＶ内を埋める（満たす）ように、金属膜（金属層、金属領域、金属部）１４ｃを形成する（図３３のステップＳ３４）。すなわち、ステップＳ３４においては、ダミーゲート電極ＧＥ２ｂを形成していたシリコン膜９とＨｆ含有絶縁膜４ｂとの間の空洞ＣＡＶを金属膜１４ｃで埋めるように、金属膜１４ｃを形成する。なお、図５１〜図５３は同じ工程段階を示し、このうち図５１は上記図４２、図４５および図４８に対応する断面図であり、図５２は上記図４３、図４６および図４９に対応する断面図であり、図５３は上記図４４、図４７および図５０に対応する断面図である。
【０１８９】
金属膜１４ｃは、ｐＭＩＳ形成領域１Ｂに形成されるｐチャネル型ＭＩＳＦＥＴのメタルゲート（金属ゲート電極）用の金属膜（メタルゲート膜）である。金属膜１４ｃに好適なものとして、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜または窒化炭化タンタル（ＴａＣＮ）膜などが挙げられ、その中でも窒化チタン（ＴｉＮ）膜は特に好ましい。
【０１９０】
金属膜１４ｃは、空洞ＣＡＶ内の埋め込み性（カバレッジ）が良好な手法を用いて形成することが好ましく、例えばＡＬＤ法により形成することができる。ＡＬＤ法を用いることで、空洞ＣＡＶ内に空隙（金属膜１４ｃが形成されなかった領域）が残らないように、金属膜１４ｃを形成することができる。また、金属膜１４ｃの形成には、ＡＬＤ法以外にも、めっき法（無電解めっき法）またはＣＶＤ法を用いることもできるが、空洞ＣＡＶ内の埋め込み性（カバレッジ）の観点から、ＡＬＤ法が最も好ましい。
【０１９１】
ステップＳ３４において、金属膜１４ｃは、空洞ＣＡＶ内を埋める（満たす）ように形成するが、開口部２２内にも金属膜１４ｃを形成することが好ましい。すなわち、ステップＳ３４においては、空洞ＣＡＶだけでなく、開口部２２も埋めるように金属膜１４ｃを形成することが好ましい。また、ステップＳ３４において、成膜上、絶縁膜２１の表面（上面）にも、金属膜１４ｃが形成される。空洞ＣＡＶや開口部２２の寸法にもよるが、金属膜１４ｃは、成膜厚みとしては、例えば５０ｎｍ程度形成することができる。
【０１９２】
空洞ＣＡＶでは、Ｈｆ含有絶縁膜４ｂが露出していたので、金属膜１４ｃは、Ｈｆ含有絶縁膜４ｂ上に、Ｈｆ含有絶縁膜４ｂに接するように形成される。金属膜１４ｃは、Ｈｆ含有絶縁膜４ｂに接する金属膜１４ｃであるため、金属膜１４ｃを、Ｈｆ含有絶縁膜４ｂに接する金属膜を含む導電体膜とみなすこともできる。
【０１９３】
金属膜１４ｃは、ｐＭＩＳ形成領域１Ｂに形成するｐチャネル型ＭＩＳＦＥＴのメタルゲート電極（後述のゲート電極ＧＥ２ｃ）用の金属膜として形成している。これは、上記実施の形態１でも説明したように、活性化アニール（上記ステップＳ２０に対応）に起因してｐチャネル型ＭＩＳＦＥＴのメタルゲート電極の仕事関数が低くなるのを防止するために、活性化アニール後に形成した金属膜（ここでは金属膜１４ｃ）を、ｐチャネル型ＭＩＳＦＥＴのメタルゲート電極用に使用するためである。
【０１９４】
次に、図５４〜図５６に示されるように、空洞ＣＡＶおよび開口部２２の外部の金属膜１４ｃを除去し、空洞ＣＡＶおよび開口部２２内に金属膜１４ｃを残す（図３３のステップＳ３５）。このステップＳ３５は、不要な金属膜１４ｃ（すなわち空洞ＣＡＶおよび開口部２２の外部の金属膜１４ｃ）を除去する工程とみなすこともできる。なお、図５４〜図５６は同じ工程段階を示し、このうち図５４は上記図４２、図４５、図４８および図５１に対応する断面図であり、図５５は上記図４３、図４６、図４９および図５２に対応する断面図であり、図５６は上記図４４、図４７、図５０および図５３に対応する断面図である。
【０１９５】
具体的には、ステップＳ３５において、エッチバック法またはＣＭＰ法などを用いて、空洞ＣＡＶおよび開口部２２の外部の金属膜１４ｃを除去し、空洞ＣＡＶおよび開口部２２内に金属膜１４を残す。これにより、絶縁膜２１の上面が露出し、空洞ＣＡＶおよび開口部２２内に金属膜１４ｃが埋め込まれた状態となる。空洞ＣＡＶおよび開口部２２内に残った金属膜１４ｃと、ダミーゲート電極ＧＥ２ｂを構成していたシリコン膜９および金属シリサイド層１１とにより、ｐチャネル型ＭＩＳＦＥＴ用のゲート電極ＧＥ２ｃが形成される。ダミーゲート電極ＧＥ２ｂにおいて、金属膜８で構成されていた部分と、開口部２２形成時に除去された部分のシリコン膜９および金属シリサイド層１１とが、金属膜１４ｃに入れ替わったものが、ゲート電極ＧＥ２ｃに対応している。従って、ゲート電極ＧＥ２ｃは、開口部２２が形成されていた領域は金属膜１４ｃで構成され、それ以外の領域は、金属膜１４ｃとその上のシリコン膜９とその上の金属シリサイド層１１とで構成された状態となっている。
【０１９６】
金属膜１４ｃを形成する前の段階（すなわちステップＳ３３の後でステップＳ３４の前の段階）では、空洞ＣＡＶ（の底部）ではＨｆ含有絶縁膜４ｂが露出しているため、ステップＳ３４においては、Ｈｆ含有絶縁膜４ｂ上に、Ｈｆ含有絶縁膜４ｂに接するように金属膜１４ｃが形成される。このため、ステップＳ３５でゲート電極ＧＥ２ｃを形成すると、このゲート電極ＧＥ２ｃは、ゲート絶縁膜（ここでは界面層３およびＨｆ含有絶縁膜４ｂ）上に位置する（すなわちゲート絶縁膜に接する）金属膜１４ｃを有しているため、いわゆるメタルゲート電極（金属ゲート電極）である。
【０１９７】
このようにして、図５４に示されるような構造が得られ、ｎＭＩＳ形成領域１Ａに、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴＱｎが形成され、また、ｐＭＩＳ形成領域１Ｂに、電界効果トランジスタとしてｐチャネル型ＭＩＳＦＥＴＱｐが形成される。ゲート電極ＧＥ１がｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極（メタルゲート電極）として機能し、ゲート電極ＧＥ１の下のＨｆ含有絶縁膜４ａ（およびその下の界面層３）が、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜として機能する。そして、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層、ソース・ドレイン領域）が、ｎ＋型半導体領域ＳＤ１およびｎ−型半導体領域ＥＸ１により形成される。また、ゲート電極ＧＥ２ｃがｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極（メタルゲート電極）として機能し、ゲート電極ＧＥ２ｃの下のＨｆ含有絶縁膜４ｂ（およびその下の界面層３）が、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜として機能する。そして、ｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層、ソース・ドレイン領域）が、ｐ＋型半導体領域ＳＤ２およびｐ−型半導体領域ＥＸ２により形成される。
【０１９８】
また、他の形態として、上記ステップＳ３４において、空洞ＣＡＶ内を金属膜１４ｃで埋めた後、開口部２２内の金属膜１４ｃ上に他の導電体膜を形成して、金属膜１４ｃと前記他の導電体膜とにより、開口部２２内を埋めることもできる。この場合、上記ステップＳ３５では、空洞ＣＡＶおよび開口部２２の外部の金属膜１４ｃおよび前記他の導電体膜を除去し、空洞ＣＡＶ内に金属膜１４ｃを残し、開口部２２内に金属膜１４ｃおよび前記他の導電体膜を残すことになる。これにより、空洞ＣＡＶ内は金属膜１４ｃで埋められ、開口部２２内は、金属膜１４ｃと金属膜１４ｃ上の前記他の導電体膜とにより埋め込まれた状態となる。
【０１９９】
次に、図５７〜図５９に示されるように、半導体基板１の主面上に、すなわち絶縁膜２１上に、絶縁膜２３を形成する（図３３のステップＳ３６）。なお、図５７〜図５９は同じ工程段階を示し、このうち図５７は上記図４２、図４５、図４８、図５１および図５４に対応する断面図であり、図５８は上記図４３、図４６、図４９、図５２および図５５に対応する断面図であり、図５９は上記図４４、図４７、図５０、図５３および図５６に対応する断面図である。
【０２００】
絶縁膜２３を形成する前は、ゲート電極ＧＥ２ｃの上面は露出しているが、ステップＳ３６で絶縁膜２３を形成することで、ゲート電極ＧＥ２ｃの上面は絶縁膜２３で覆われた状態となる。絶縁膜２３は、例えば酸化シリコン膜などからなる。絶縁膜２１の上面は平坦化されていたので、絶縁膜２３は絶縁膜２１上に平坦に形成されるため、絶縁膜２３の形成後に絶縁膜２３の表面（上面）を平坦化する処理を省略することもできるが、更なる平坦度向上のために、絶縁膜２３の形成後に、絶縁膜２３の表面（上面）を、例えばＣＭＰ法を使用して平坦化してもよい。
【０２０１】
以降の工程（ステップＳ３６の絶縁膜２３形成工程以降）は、上記実施の形態１（ステップＳ２８の絶縁膜１５形成工程以降）と基本的には同じである。簡単に説明すると、上記実施の形態１と同様に、図６０に示されるように、フォトリソグラフィ法およびドライエッチング法を用いて絶縁膜２３，２１にコンタクトホールＣＴを形成し、コンタクトホールＣＴ内に導電性のプラグＰＧを形成する。それから、上記実施の形態１と同様に、図６１に示されるように、プラグＰＧが埋め込まれた絶縁膜２３上に絶縁膜１６を形成し、絶縁膜１６に配線溝を形成してから、その配線溝内に配線Ｍ１を形成する（埋め込む）。その後、２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。
【０２０２】
本実施の形態と上記実施の形態１とは、ｎチャネル型ＭＩＳＦＥＴＱｎのメタルゲート電極（ゲート電極ＧＥ１）は、ソース・ドレイン領域形成後に行う活性化アニール（上記ステップＳ２０に対応）の前に形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのメタルゲート電極（ゲート電極ＧＥ２ａ，ＧＥ２ｃ）は、ソース・ドレイン領域形成後に行う活性化アニール（上記ステップＳ２０に対応）の後に形成している点は共通である。相違しているのは、上記実施の形態１では、ダミーゲート電極ＧＥ２全体を除去してから、ダミーゲート電極ＧＥ２が存在していた領域（凹部１３）に、メタルゲート電極であるゲート電極ＧＥ２ａを形成しているのに対して、本実施の形態では、ダミーゲート電極ＧＥ２ｂのうちの金属膜８を除去してから、この金属膜８が存在していた領域（空洞ＣＡＶ）に、金属膜１４ｃを形成することでゲート電極ＧＥ２ｃを形成している点である。すなわち、上記実施の形態１では、ダミーゲート電極ＧＥ２全体を除去して導電体膜１４と入れ換えることでゲート電極ＧＥ２ａを形成しているが、本実施の形態では、ダミーゲート電極ＧＥ２ｂを構成する金属膜８とシリコン膜９と金属シリサイド層１１のうち、金属膜８を除去して金属膜１４ｃと入れ換えるが、シリコン膜９と金属シリサイド層１１はゲート電極ＧＥ２ｃでも利用して、ゲート電極ＧＥ２ｃを形成している。上記実施の形態１のゲート電極ＧＥ２ａと本実施の形態のゲート電極ＧＥ２ｃとは、いずれも、ゲート絶縁膜（Ｈｆ含有絶縁膜４ｂ）に接する金属膜（上記実施の形態１では導電体膜１４または導電体膜１４ａに対応し、本実施の形態では金属膜１４ｃに対応する）を有しているため、メタルゲート電極であり、この金属膜の仕事関数により、ｐチャネル型ＭＩＳＦＥＴＱｐの仕事関数が制御される。
【０２０３】
このため、本実施の形態でも、ｎチャネル型ＭＩＳＦＥＴＱｎのメタルゲート電極（ここではゲート電極ＧＥ１）を、ソース・ドレイン領域形成後に行う活性化アニール（上記ステップＳ２０に対応）の前に形成することで、活性化アニールに起因してｎチャネル型ＭＩＳＦＥＴＱｎのメタルゲート電極の仕事関数を低くすることができ、それによってｎチャネル型ＭＩＳＦＥＴＱｎを低しきい値化することができる。また、本実施の形態では、ｐチャネル型ＭＩＳＦＥＴＱｐのメタルゲート電極（ゲート電極ＧＥ２ｃ）を構成する金属膜１４ｃを、ソース・ドレイン領域形成後に行う活性化アニール（ステップＳ２０に対応）の後に形成することで、活性化アニールに起因してｐチャネル型ＭＩＳＦＥＴＱｐのメタルゲート電極の仕事関数が低くなるのを防止でき、ｐチャネル型ＭＩＳＦＥＴＱｐの高しきい値化を防ぐ（低しきい値化を図る）ことができる。これにより、ｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐの両方を低しきい値化することができる。従って、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを低しきい値化できる効果については、本実施の形態も、上記実施の形態１とほぼ同様に得ることができる。
【０２０４】
また、本実施の形態では、ダミーゲート電極ＧＥ２ｂのうちの金属膜８を除去してそこに金属膜１４ｃを埋め戻すことでゲート電極ＧＥ２ｃを形成しているため、ｎチャネル型ＭＩＳＦＥＴのゲート電極とｐチャネル型ＭＩＳＦＥＴのダミーゲート電極の構造が類似していることから、ドライエッチングによるダミーゲート電極形状の加工が容易であり、ゲート電極の形状制御が容易になるという効果を得ることができる。一方、上記実施の形態１では、ダミーゲート電極ＧＥ２全体を除去してそこを導電体膜１４で埋め直すことでゲート電極ＧＥ２ａを形成しているため、導電体膜１４を形成しやすく、ゲート電極ＧＥ２ａを形成しやすいという効果を得ることができ、また、半導体装置の製造工程数を低減する上でも有利である。
【０２０５】
上記実施の形態１，２を包括的に捉えると、次のように言うことができる。すなわち、ｎチャネル型ＭＩＳＦＥＴ用のメタルゲート電極（ゲート電極ＧＥ１に対応）とｐチャネル型ＭＩＳＦＥＴ用のダミーゲート電極（ダミーゲート電極ＧＥ２，ＧＥ２ｂに対応）とを形成してから、ｎチャネル型ＭＩＳＦＥＴ用のソース・ドレイン領域とｐチャネル型ＭＩＳＦＥＴ用のソース・ドレイン領域をそれぞれ形成する。それから、ｐチャネル型ＭＩＳＦＥＴ用のダミーゲート電極（ダミーゲート電極ＧＥ２，ＧＥ２ｂに対応）の少なくとも一部（上記実施の形態１の場合はダミーゲート電極ＧＥ２全体に対応、上記実施の形態２の場合はダミーゲート電極ＧＥ２ｂを構成していた金属膜８に対応）を除去して、ｐチャネル型ＭＩＳＦＥＴ用のゲート絶縁膜（Ｈｆ含有絶縁膜４ｂに対応）を露出させる。その後、ｐチャネル型ＭＩＳＦＥＴ用のゲート絶縁膜（Ｈｆ含有絶縁膜４ｂに対応）上に、該ゲート絶縁膜（Ｈｆ含有絶縁膜４ｂに対応）に接する金属膜を含む導電体膜（導電体膜１４、金属膜１４ｃに対応）を形成し、該導電体膜（導電体膜１４、金属膜１４ｃに対応）により、ｐチャネル型ＭＩＳＦＥＴ用のメタルゲート電極（ゲート電極ＧＥ２ａ，ＧＥ２ｃに対応）を形成する。これにより、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方を低しきい値化することができる。
【０２０６】
ここで、ソース・ドレイン領域形成後、ｐチャネル型ＭＩＳＦＥＴ用のダミーゲート電極（ダミーゲート電極ＧＥ２，ＧＥ２ｂに対応）の少なくとも一部を除去する際には、ｐチャネル型ＭＩＳＦＥＴ用のゲート絶縁膜（Ｈｆ含有絶縁膜４ｂに対応）が露出するように、ダミーゲート電極の少なくとも一部を除去している。これは、その後に形成した金属膜（導電体膜１４、導電体膜１４ａ、金属膜１４ｃに対応）がｐチャネル型ＭＩＳＦＥＴ用のゲート絶縁膜（Ｈｆ含有絶縁膜４ｂに対応）に接するようにして、この金属膜によりｐチャネル型ＭＩＳＦＥＴ用のメタルゲート電極（ゲート電極ＧＥ２ａ，ＧＥ２ｃに対応）が形成されるようにするためである。この際、上記実施の形態１では、ダミーゲート電極ＧＥ２全体を除去し、一方、上記実施の形態２では、ダミーゲート電極ＧＥ２ｂの一部（ダミーゲート電極ＧＥ２ｂを構成していた金属膜８に対応）を除去している。
【０２０７】
また、ｎチャネル型ＭＩＳＦＥＴ用のメタルゲート電極（ゲート電極ＧＥ１に対応）が除去されないようにするために、ソース・ドレイン領域形成後、半導体基板１の主面上にｎチャネル型ＭＩＳＦＥＴ用のメタルゲート電極（ゲート電極ＧＥ１に対応）およびｐチャネル型ＭＩＳＦＥＴ用のダミーゲート電極（ダミーゲート電極ＧＥ２，ＧＥ２ｂに対応）を覆うように絶縁膜（絶縁膜１２，２１に対応）を形成する。そして、この絶縁膜（絶縁膜１２，２１に対応）の一部を除去してｐチャネル型ＭＩＳＦＥＴ用のダミーゲート電極（ダミーゲート電極ＧＥ２，ＧＥ２ｂに対応）を露出させてから、上述のように、ｐチャネル型ＭＩＳＦＥＴ用のダミーゲート電極（ダミーゲート電極ＧＥ２，ＧＥ２ｂに対応）の少なくとも一部を除去して、ｐチャネル型ＭＩＳＦＥＴ用のゲート絶縁膜（Ｈｆ含有絶縁膜４ｂに対応）を露出させている。この絶縁膜（絶縁膜１２，２１に対応）の一部を除去してｐチャネル型ＭＩＳＦＥＴ用のダミーゲート電極（ダミーゲート電極ＧＥ２，ＧＥ２ｂに対応）を露出させる手法は、上記実施の形態１と上記実施の形態２とで異なっている。上記実施の形態１では、ｐチャネル型ＭＩＳＦＥＴ用のダミーゲート電極（ダミーゲート電極ＧＥ２）の高さを、ｎチャネル型ＭＩＳＦＥＴ用のメタルゲート電極（ゲート電極ＧＥ１）よりも高くしておき、上記絶縁膜１２を研磨してｐチャネル型ＭＩＳＦＥＴ用のダミーゲート電極（ダミーゲート電極ＧＥ２）の上面を露出させ、ｎチャネル型ＭＩＳＦＥＴ用のメタルゲート電極（ゲート電極ＧＥ１）が露出しないようにする。その後、露出したｐチャネル型ＭＩＳＦＥＴ用のダミーゲート電極（ダミーゲート電極ＧＥ２）を除去して、ｐチャネル型ＭＩＳＦＥＴ用のゲート絶縁膜（Ｈｆ含有絶縁膜４ｂに対応）を露出させる。一方、上記実施の形態２では、上記絶縁膜２１の一部を除去して上記絶縁膜２１に開口部２２を形成し、該開口部２２からｐチャネル型ＭＩＳＦＥＴ用のダミーゲート電極（ダミーゲート電極ＧＥ２ｂに対応）の一部を露出させ、ｎチャネル型ＭＩＳＦＥＴ用のメタルゲート電極（ゲート電極ＧＥ１）が露出しないようにする。その後、この開口部２２を通じて、ｐチャネル型ＭＩＳＦＥＴ用のダミーゲート電極（ダミーゲート電極ＧＥ２ｂに対応）の少なくとも一部を除去して、ｐチャネル型ＭＩＳＦＥＴ用のゲート絶縁膜（Ｈｆ含有絶縁膜４ｂに対応）を露出させている。
【０２０８】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０２０９】
本発明は、半導体装置およびその製造技術に適用して有効である。
【符号の説明】
【０２１０】
１ 半導体基板
１Ａ ｎＭＩＳ形成領域
１Ｂ ｐＭＩＳ形成領域
２ 素子分離領域
３ 界面層
４ Ｈｆ含有膜
４ａ，４ｂ Ｈｆ含有絶縁膜
５ Ａｌ含有膜
６ マスク層
７ 希土類含有膜
８ 金属膜
９ シリコン膜
１０ 絶縁膜
１１ 金属シリサイド層
１１ａ 金属膜
１２ 絶縁膜
１３ 凹部
１４，１４ａ，１４ｂ 導電体膜
１４ｃ 金属膜
１５ 絶縁膜
１６ 絶縁膜
２１ 絶縁膜
２２ 開口部
２３ 絶縁膜
ＣＡＶ 空洞
ＣＴ コンタクトホール
ＥＸ１ ｎ−型半導体領域
ＥＸ２ ｐ−型半導体領域
ＧＥ１ ゲート電極
ＧＥ２ ダミーゲート電極
ＧＥ２ａ ゲート電極
ＧＥ２ｂ ダミーゲート電極
ＧＥ２ｃ ゲート電極
Ｍ１ 配線
ＮＷ ｎ型ウエル
ＰＧ プラグ
ＰＷ ｐ型ウエル
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
ＳＤ１ ｎ＋型半導体領域
ＳＤ２ ｐ＋型半導体領域
ＳＷ サイドウォールスペーサ
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、高誘電率ゲート絶縁膜およびメタルゲート電極を有するＭＩＳＦＥＴを備えた半導体装置の製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、イオン注入などによりソース・ドレイン領域を形成することで、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成することができる。ゲート電極としては、ポリシリコン膜を使用することが一般的である。
【０００３】
しかしながら、近年、ＭＩＳＦＥＴ素子の微細化に伴いゲート絶縁膜の薄膜化が進み、ポリシリコン膜をゲート電極に使用した場合におけるゲート電極の空乏化の影響が無視できなくなってきている。このため、ゲート電極としてメタルゲート電極を用いてゲート電極の空乏化現象を抑制する技術がある。
【０００４】
また、ＭＩＳＦＥＴ素子の微細化に伴いゲート絶縁膜の薄膜化が進み、薄い酸化シリコン膜をゲート絶縁膜として使用すると、ＭＩＳＦＥＴのチャネル部とゲート電極との間で、電子や正孔が酸化シリコン膜によって形成される障壁をトンネルするようになり、いわゆるトンネル電流が発生し、ゲートリーク電流が大きくなってしまう。このため、ゲート絶縁膜として、酸化シリコン膜より誘電率の高い材料（高誘電率材料）を使用することにより、容量を同じにしても物理的膜厚を増加させることで、リーク電流を低減する技術がある。
【０００５】
非特許文献１〜３には、メタルゲート電極および高誘電率ゲート絶縁膜を有するＭＩＳＦＥＴに関する技術が記載されている。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】V. Narayanan et al., VLSI2006, p.224.
【非特許文献２】P. Sivasubramani et al., VLSI2007, p.68.
【非特許文献３】H-S. Jung et al., VLSI2005, p.232.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者の検討によれば、次のことが分かった。
【０００８】
メタルゲート電極を用いた場合、ゲート電極の空乏化の問題は解決できるが、ポリシリコンゲート電極を用いた場合に比べて、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの両方でしきい値電圧の絶対値が大きくなってしまい、低しきい値デバイスの性能が低下するという問題がある。このため、メタルゲート電極を適用する場合には、低しきい値化（しきい値電圧の絶対値の低下）を可能とし、低しきい値デバイスの性能向上を実現することが望まれる。
【０００９】
メタルゲート電極を適用する場合、ソース・ドレイン領域形成後に行う活性化アニール（導入した不純物を活性化するために行う熱処理）を行う際に、メタルゲート電極も熱処理されてしまうと、この活性化アニール時の熱処理温度は高温であるため、この熱処理によってメタルゲート電極の仕事関数が低下してしまう。これは、活性化アニール時に、ゲート絶縁膜から酸素が抜けて酸素空孔が生成されてメタルゲート電極とゲート絶縁膜との界面に欠陥準位が形成され、その影響でメタルゲート電極のフェルミ準位が下がることで、メタルゲート電極の仕事関数が低下するためと考えられる。しなしながら、メタルゲート電極の仕事関数の低下は、ｐチャネル型ＭＩＳＦＥＴの高しきい値化（しきい値電圧の絶対値の上昇）につながるため、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの両方を低しきい値化する上では、不利となる。
【００１０】
そこで、製造工程を工夫して、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの両方のしきい値電圧を効率よく低下させることで、半導体装置の性能向上を図ることが望まれる。
【００１１】
本発明の目的は、半導体装置の性能向上を図ることができる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
代表的な実施の形態による半導体装置の製造方法は、ｎチャネル型ＭＩＳＦＥＴ用のメタルゲート電極とｐチャネル型ＭＩＳＦＥＴ用のダミーゲート電極とを形成してから、ｎチャネル型ＭＩＳＦＥＴ用のソース・ドレイン領域とｐチャネル型ＭＩＳＦＥＴ用のソース・ドレイン領域をそれぞれ形成する。その後、ｐチャネル型ＭＩＳＦＥＴ用のダミーゲート電極の少なくとも一部を除去し、ｐチャネル型ＭＩＳＦＥＴ用のメタルゲート電極を形成するものである。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
代表的な実施の形態によれば、半導体装置の性能向上を図ることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施の形態である半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図２】本発明の一実施の形態である半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図３】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中の要部断面図である。
【図３２】本発明の他の実施の形態である半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図３３】本発明の他の実施の形態である半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図３４】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中の要部断面図である。
【図３６】図３５に続く半導体装置の製造工程中の要部断面図である。
【図３７】図３６に続く半導体装置の製造工程中の要部断面図である。
【図３８】図３７に続く半導体装置の製造工程中の要部断面図である。
【図３９】図３８に続く半導体装置の製造工程中の要部断面図である。
【図４０】図３９に続く半導体装置の製造工程中の要部断面図である。
【図４１】図４０に続く半導体装置の製造工程中の要部断面図である。
【図４２】図４１に続く半導体装置の製造工程中の要部断面図である。
【図４３】図４１に続く半導体装置の製造工程中の要部断面図である。
【図４４】図４１に続く半導体装置の製造工程中の要部断面図である。
【図４５】図４２〜図４４に続く半導体装置の製造工程中の要部断面図である。
【図４６】図４２〜図４４に続く半導体装置の製造工程中の要部断面図である。
【図４７】図４２〜図４４に続く半導体装置の製造工程中の要部断面図である。
【図４８】図４５〜図４７に続く半導体装置の製造工程中の要部断面図である。
【図４９】図４５〜図４７に続く半導体装置の製造工程中の要部断面図である。
【図５０】図４５〜図４７に続く半導体装置の製造工程中の要部断面図である。
【図５１】図４８〜図５０に続く半導体装置の製造工程中の要部断面図である。
【図５２】図４８〜図５０に続く半導体装置の製造工程中の要部断面図である。
【図５３】図４８〜図５０に続く半導体装置の製造工程中の要部断面図である。
【図５４】図５１〜図５３に続く半導体装置の製造工程中の要部断面図である。
【図５５】図５１〜図５３に続く半導体装置の製造工程中の要部断面図である。
【図５６】図５１〜図５３に続く半導体装置の製造工程中の要部断面図である。
【図５７】図５４〜図５６に続く半導体装置の製造工程中の要部断面図である。
【図５８】図５４〜図５６に続く半導体装置の製造工程中の要部断面図である。
【図５９】図５４〜図５６に続く半導体装置の製造工程中の要部断面図である。
【図６０】図５７〜図５９に続く半導体装置の製造工程中の要部断面図である。
【図６１】図６０に続く半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１８】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２０】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２１】
（実施の形態１）
本実施の形態の半導体装置の製造工程を図面を参照して説明する。
【００２２】
図１および図２は、本発明の一実施の形態である半導体装置、ここではＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置の製造工程の一部を示す製造プロセスフロー図である。図３〜図３１は、本発明の一実施の形態である半導体装置、ここではＣＭＩＳＦＥＴを有する半導体装置の製造工程中の要部断面図である。
【００２３】
まず、図３に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備（用意）する（図１のステップＳ１）。本実施の形態の半導体装置が形成される半導体基板１は、ｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）が形成される領域であるｎＭＩＳ形成領域（第１領域）１Ａと、ｐチャネル型のＭＩＳＦＥＴが形成される領域であるｐＭＩＳ形成領域（第２領域）１Ｂとを有している。それから、半導体基板１の主面に素子分離領域２を形成する（図１のステップＳ２）。素子分離領域２は酸化シリコンなどの絶縁体（絶縁膜）からなり、例えばＳＴＩ（Shallow Trench Isolation）法により形成される。例えば、半導体基板１に溝（素子分離溝）を形成してから、この溝に絶縁膜を埋め込む（具体的には、溝を埋め込むように絶縁膜を形成してから溝の外部の絶縁膜を除去する）ことで、素子分離領域２を形成することができる。
【００２４】
次に、図４に示されるように、半導体基板１のｎチャネル型ＭＩＳＦＥＴを形成する領域（ｎＭＩＳ形成領域１Ａ）にｐ型ウエルＰＷを形成し、ｐチャネル型ＭＩＳＦＥＴを形成する領域（ｐＭＩＳ形成領域１Ｂ）にｎ型ウエルＮＷを形成する（図１のステップＳ３）。半導体基板１において、ｐ型ウエルＰＷおよびｎ型ウエルＮＷは、それぞれ、素子分離領域２によって規定された活性領域に形成される。
【００２５】
ステップＳ３において、ｐ型ウエルＰＷは、例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成され、ｎ型ウエルＮＷは、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより形成される。また、ｐ型ウエルＰＷおよびｎ型ウエルＮＷの形成前または形成後に、半導体基板１の上層部に対して、後で形成されるＭＩＳＦＥＴのしきい値調整用のイオン注入（いわゆるチャネルドープイオン注入）を必要に応じて行なうこともできる。
【００２６】
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面の自然酸化膜を除去することによって、半導体基板１の表面を清浄化（洗浄）する。これにより、半導体基板１（ｐ型ウエルＰＷおよびｎ型ウエルＮＷ）の表面（シリコン面）が露出される。
【００２７】
次に、半導体基板１の表面（すなわちｐ型ウエルＰＷおよびｎ型ウエルＮＷの表面）上に、絶縁層として、酸化シリコン膜または酸窒化シリコン膜からなる界面層（絶縁層、絶縁膜）３を形成する（図１のステップＳ４）。
【００２８】
界面層３の膜厚は薄く、好ましくは０．５〜２ｎｍ、例えば１ｎｍ程度とすることができる。ステップＳ４において、界面層３は、例えば熱酸化法などを用いて形成することができる。また、界面層３を酸窒化シリコン膜とする場合は、例えば、Ｎ２ＯとＯ２とＨ２とを用いた高温短時間酸化法、あるいは、酸化シリコン膜を形成した後にプラズマ中で窒化処理を行う手法などにより、形成することができる。
【００２９】
ステップＳ４で界面層３を形成してから、この界面層３上に後述のＨｆ系ゲート絶縁膜（すなわち後述のＨｆ含有絶縁膜４ａ，４ｂ）を形成することで、トラップなどの欠陥数を減らして、駆動能力や信頼性を向上させることができる。
【００３０】
次に、図５に示されるように、半導体基板１の主面上に、すなわち界面層３上に、Ｈｆ含有膜（Ｈｆ含有層、第２絶縁膜）４を形成する（図１のステップＳ５）。ステップＳ５において、Ｈｆ含有膜４は、半導体基板１の主面全面に形成されるため、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの両方に形成される。このＨｆ含有膜４は、ｎＭＩＳ形成領域１Ａに形成されるｎチャネル型ＭＩＳＦＥＴとｐＭＩＳ形成領域１Ｂに形成されるｐチャネル型ＭＩＳＦＥＴの高誘電率ゲート絶縁膜（すなわち後述のＨｆ含有絶縁膜４ａ，４ｂ）形成用のベースとなる絶縁膜である。
【００３１】
Ｈｆ含有膜４は、ハフニウム（Ｈｆ）を含有する絶縁膜であり、より特定的には、ハフニウム（Ｈｆ）と酸素（Ｏ）を含有する絶縁材料からなる。Ｈｆ含有膜４は、好ましくは、ＨｆＯ膜（酸化ハフニウム膜、代表的なのはＨｆＯ２膜）、ＨｆＯＮ膜（酸窒化ハフニウム膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）またはＨｆＳｉＯ膜（ハフニウムシリケート膜）である。このうち、ＨｆＯＮ膜をＨｆ含有膜４として用いれば、耐熱性向上やリーク電流の更なる低減を図ることができる。従って、Ｈｆ含有膜４は、ハフニウム（Ｈｆ）と酸素（Ｏ）を主成分として含有する絶縁膜とみなすことができ、更にＮ（窒素）とＳｉ（シリコン、ケイ素）の一方または両方を含有することもできる。また、Ｈｆ含有膜４は、希土類元素（特にＬａ）とＡｌを含有しないことが好ましい。Ｈｆ含有膜４の膜厚（形成膜厚）は、好ましくは１〜３ｎｍ、例えば２ｎｍ程度とすることができる。
【００３２】
ここで、ＨｆＯ膜は、ハフニウム（Ｈｆ）と酸素（Ｏ）とで構成された絶縁材料膜であり、ＨｆＯＮ膜は、ハフニウム（Ｈｆ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜であり、ＨｆＳｉＯＮ膜は、ハフニウム（Ｈｆ）とシリコン（Ｓｉ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜であり、ＨｆＳｉＯ膜は、ハフニウム（Ｈｆ）とシリコン（Ｓｉ）と酸素（Ｏ）とで構成された絶縁材料膜である。
【００３３】
ステップＳ５のＨｆ含有膜４形成工程は、例えば次のようにして行うことができる。
【００３４】
Ｈｆ含有膜４がＨｆＳｉＯＮ膜の場合には、ＡＬＤ（Atomic Layer Deposition：原子層堆積）法またはＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法を用いてまずＨｆＳｉＯ膜を堆積する。それから、このＨｆＳｉＯ膜をプラズマ窒化処理のような窒化処理によって窒化する（すなわちＨｆＳｉＯ膜を窒化してＨｆＳｉＯＮ膜にする）ことによって、ＨｆＳｉＯＮ膜を形成することができる。この窒化処理の後に、不活性または酸化雰囲気中で熱処理する場合もある。
【００３５】
Ｈｆ含有膜４がＨｆＯＮ膜の場合には、ＡＬＤ法またはＣＶＤ法を用いてまずＨｆＯ膜（代表的にはＨｆＯ２膜）を堆積してから、このＨｆＯ膜をプラズマ窒化処理のような窒化処理によって窒化する（すなわちＨｆＯ膜をＨｆＯＮ膜にする）ことによって、ＨｆＯＮ膜を形成することができる。この窒化処理の後に、不活性または酸化雰囲気中で熱処理する場合もある。
【００３６】
Ｈｆ含有膜４がＨｆＯ膜（代表的にはＨｆＯ２膜）の場合には、ＡＬＤ法またはＣＶＤ法を用いてＨｆＯ膜（代表的にはＨｆＯ２膜）を堆積すればよく、窒化処理を行う必要はない。その後、不活性または酸化雰囲気中で熱処理する場合もある。
【００３７】
Ｈｆ含有膜４がＨｆＳｉＯ膜の場合には、ＡＬＤ法またはＣＶＤ法を用いてＨｆＳｉＯ膜を堆積すればよく、窒化処理を行う必要はない。その後、不活性または酸化雰囲気中で熱処理する場合もある。
【００３８】
上記ステップＳ５でＨｆ含有膜４を形成した後、図６に示されるように、半導体基板１の主面上に、すなわちＨｆ含有膜４上に、Ａｌ含有膜（Ａｌ含有層）５を形成する（図１のステップＳ６）。このステップＳ６において、Ａｌ含有膜５は、半導体基板１の主面全面に形成されるため、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１ＢのＨｆ含有膜４上に形成される。このＡｌ含有膜５は、主として、ｐＭＩＳ形成領域１Ｂに形成されるｐチャネル型ＭＩＳＦＥＴの低しきい値化を図るために形成される。
【００３９】
なお、ＭＩＳＦＥＴの低しきい値化とは、そのＭＩＳＦＥＴのしきい値（しきい値電圧）の絶対値を小さく（低く）することに対応し、ＭＩＳＦＥＴの高しきい値化とは、そのＭＩＳＦＥＴのしきい値（しきい値電圧）の絶対値を大きく（高く）することに対応する。
【００４０】
Ａｌ含有膜５は、Ａｌ（アルミニウム）を含有する材料膜であり、Ａｌ（アルミニウム）を主成分として含有している。Ａｌ含有膜５としては、酸化アルミニウム膜（ＡｌＯ膜、代表的にはＡｌ２Ｏ３膜）が最も好ましいが、それ以外にも、窒化アルミニウム膜（ＡｌＮ膜）または酸窒化アルミニウム膜（アルミニウム酸窒化物膜、ＡｌＯＮ膜）などを好適に用いることができる。Ａｌ含有膜５は、スパッタリングなどのＰＶＤ（Physical Vapor Deposition）法、またはＡＬＤ法などによって形成することができ、その膜厚（形成膜厚）は、好ましくは１ｎｍ以下、例えば０．５ｎｍ程度（Ａｌの原子密度として３×１０１５／ｃｍ２程度）とすることができる。形成したＡｌ含有膜５におけるＡｌの原子密度（面密度）の好適な範囲としては、例えば５×１０１３／ｃｍ２〜６×１０１５／ｃｍ２程度を例示できる。
【００４１】
次に、図７に示されるように、半導体基板１の主面上に、すなわちＡｌ含有膜５上に、マスク層６を形成する（図１のステップＳ７）。
【００４２】
ステップＳ７において、マスク層６は、半導体基板１の主面全面に形成されるため、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１ＢのＡｌ含有膜５上に形成される。マスク層６は、例えばスパッタリング法などのＰＶＤ法、またはＡＬＤ法などを用いて形成することができ、その膜厚（形成膜厚）は、好ましくは１０〜５０ｎｍ、例えば２０ｎｍ程度とすることができる。
【００４３】
マスク層６は、好ましくは窒化チタン（ＴｉＮ）膜などの窒化金属膜からなり、後で形成する希土類含有膜７がｐＭＩＳ形成領域１ＢのＨｆ含有膜４やＡｌ含有膜５と反応するのを抑制または防止するために形成される。この反応防止の機能や、加工がし易く、除去もし易いことが望ましい点を考慮すると、マスク層６の材料として、窒化チタン（ＴｉＮ）などの窒化金属は好適である。
【００４４】
次に、図８に示されるように、ｎＭＩＳ形成領域１Ａのマスク層６およびＡｌ含有膜５をエッチング（好ましくはウェットエッチング、あるいはドライエッチングとウェットエッチングとの併用）によって選択的に除去し、ｐＭＩＳ形成領域１Ｂのマスク層６およびＡｌ含有膜５を残す（図１のステップＳ８）。これにより、ｎＭＩＳ形成領域１Ａでは、Ｈｆ含有膜４が露出され、一方ｐＭＩＳ形成領域１Ｂでは、Ｈｆ含有膜４上にＡｌ含有膜５およびその上のマスク層６が形成された状態が維持される。
【００４５】
具体的には、ステップＳ８では、マスク層６上にｐＭＩＳ形成領域１Ｂを覆いかつｎＭＩＳ形成領域１Ａを露出するフォトレジストパターン（図示せず）を形成してから、該フォトレジストパターンをエッチングマスクとして用いて、ｎＭＩＳ形成領域１Ａのマスク層６をエッチング（好ましくはウェットエッチング）して除去し、続いて、ｎＭＩＳ形成領域１ＡのＡｌ含有膜５エッチング（好ましくはウェットエッチング）して除去する。その後、フォトレジストパターンは除去する。
【００４６】
マスク層６として窒化チタン膜を用いた場合には、ステップＳ８でｎＭＩＳ形成領域１Ａのマスク層６を除去するためのエッチング液として、例えば過酸化水素水などを用いることができる。また、フォトレジストパターン（図示せず）をエッチングマスクとして用いて、ｎＭＩＳ形成領域１Ａのマスク層６をエッチング（好ましくはウェットエッチング）して除去してから、このフォトレジストパターンを除去し、その後、残存するマスク層６をエッチングマスクとして用いて、ｎＭＩＳ形成領域１ＡのＡｌ含有膜５をエッチング（好ましくはウェットエッチング）して除去することもできる。また、エッチング液を調整することにより、フォトレジストパターン（図示せず）をエッチングマスクとして用いて、ｎＭＩＳ形成領域１Ａのマスク層６をウェットエッチングする際に、ｎＭＩＳ形成領域１ＡのＡｌ含有膜５を一緒にウェットエッチングすることも可能である。
【００４７】
次に、図９に示されるように、半導体基板１の主面上に、希土類含有膜（希土類含有層）７を形成する（図１のステップＳ９）。ステップＳ９において、希土類含有膜７は、半導体基板１の主面全面に形成されるため、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの両方に形成される。この希土類含有膜７は、主として、ｎＭＩＳ形成領域１Ａに形成されるｎチャネル型ＭＩＳＦＥＴの低しきい値化を図るために形成される。
【００４８】
なお、本願において、希土類または希土類元素とは、ランタン（Ｌａ）からルテチウム（Ｌｕ）までのランタノイドに、スカンジウム（Ｓｃ）およびイットリウム（Ｙ）を加えたものを言うものとする。以下では、希土類含有膜７が含有する希土類元素をＬｎと表記するものとする。また、Ｈｆを含有するゲート絶縁膜をＨｆ系ゲート絶縁膜と称するものとする。
【００４９】
上記ステップＳ８のエッチング工程でｎＭＩＳ形成領域１Ａのマスク層６およびＡｌ含有膜５を除去しかつｐＭＩＳ形成領域１Ｂのマスク層６およびＡｌ含有膜５を残していたので、ステップＳ９では、希土類含有膜７は、ｎＭＩＳ形成領域１ＡではＨｆ含有膜４上に形成され、ｐＭＩＳ形成領域１Ｂではマスク層６上に形成される。このため、ｎＭＩＳ形成領域１Ａでは希土類含有膜７とＨｆ含有膜４とが接触しているが、ｐＭＩＳ形成領域１Ｂでは、希土類含有膜７とＡｌ含有膜５（およびＨｆ含有膜４）とは、間にマスク層６が介在するため互いに接触していない状態となる。
【００５０】
希土類含有膜７は、希土類元素を含有する材料膜であり、希土類元素を主成分として含有し、特に好ましくはＬａ（ランタン）を含有している。安定性の観点から、希土類含有膜７は、好ましくは酸化希土類膜（希土類酸化物層）であり、特に好ましくは酸化ランタン膜（酸化ランタンとして代表的なのはＬａ２Ｏ３）である。希土類含有膜７は、Ｈｆ（ハフニウム）を含有していない。希土類含有膜７は、スパッタリングなどのＰＶＤ法、またはＡＬＤ法などによって形成することができ、その膜厚（形成膜厚）は、好ましくは１ｎｍ以下、例えば０．５ｎｍ程度（Ｌａの原子密度として１．２×１０１５／ｃｍ２程度）とすることができる。形成した希土類含有膜７における希土類元素の原子密度（面密度）の好適な範囲としては、例えば５×１０１３／ｃｍ２〜２．４×１０１５／ｃｍ２程度を例示できる。
【００５１】
次に、半導体基板１に対して熱処理を施す（図１のステップＳ１０）。ステップＳ１０の熱処理工程は、熱処理温度を好ましくは６００〜１０００℃の範囲内とし、不活性ガス雰囲気中（窒素ガス雰囲気中でもよい）で行うことができる。例えば、窒素雰囲気中で８５０℃程度の熱処理を行うことができる。
【００５２】
このステップＳ１０の熱処理により、ｎＭＩＳ形成領域１Ａにおいて、Ｈｆ含有膜４と希土類含有膜７とを反応させ、ｐＭＩＳ形成領域１Ｂにおいて、Ｈｆ含有膜４とＡｌ含有膜５とを反応させる。すなわち、ステップＳ１０の熱処理により、希土類含有膜７を構成する希土類元素を、ｎＭＩＳ形成領域１ＡのＨｆ含有膜４に導入（拡散）し、Ａｌ含有膜５を構成するＡｌを、ｐＭＩＳ形成領域１ＢのＨｆ含有膜４に導入（拡散）する。
【００５３】
このステップＳ１０の熱処理により、ｎＭＩＳ形成領域１Ａでは、Ｈｆ含有膜４と希土類含有膜７とが反応（混合、ミキシング、相互拡散）して、図１０に示されるように、Ｈｆ含有膜４と希土類含有膜７との反応層（混合層、ミキシング層）であるＨｆ含有絶縁膜（第１ゲート絶縁膜）４ａが形成される。すなわち、ｎＭＩＳ形成領域１Ａでは、希土類含有膜７の希土類元素がＨｆ含有膜４に導入されて、Ｈｆ含有膜４が、Ｈｆ含有絶縁膜４ａとなる。
【００５４】
また、ステップＳ１０の熱処理により、ｐＭＩＳ形成領域１Ｂでは、Ｈｆ含有膜４とＡｌ含有膜５とが反応（混合、ミキシング、相互拡散）して、図１０に示されるように、Ｈｆ含有膜４とＡｌ含有膜５との反応層（混合層、ミキシング層）であるＨｆ含有絶縁膜（第２ゲート絶縁膜）４ｂが形成される。すなわち、ｐＭＩＳ形成領域１Ｂでは、Ａｌ含有膜５のＡｌがＨｆ含有膜４に導入されて、Ｈｆ含有膜４が、Ｈｆ含有絶縁膜４ｂとなる。
【００５５】
ｐＭＩＳ形成領域１Ｂでは、希土類含有膜７はマスク層６上に形成されているため、このｐＭＩＳ形成領域１Ｂの希土類含有膜７は、マスク層６とほとんど反応せずに残存する。また、ステップＳ５でＨｆ含有膜４を形成する前に、ステップＳ４で界面層３を形成した場合には、ステップＳ１０の熱処理時には、Ｈｆ含有膜４と下部の界面層３との反応を抑制して、界面層３としての酸化シリコン膜または酸窒化シリコン膜を残存させることが好ましい。すなわち、ｎＭＩＳ形成領域１Ａにおいて、Ｈｆ含有絶縁膜４ａと半導体基板１（ｐ型ウエルＰＷ）との間に界面層３としての酸化シリコン膜または酸窒化シリコン膜を残存させ、またｐＭＩＳ形成領域１Ｂにおいて、Ｈｆ含有絶縁膜４ｂと半導体基板１（ｎ型ウエルＮＷ）との間に界面層３としての酸化シリコン膜または酸窒化シリコン膜を残存させることが好ましい。これにより、ゲート絶縁膜と半導体基板（のシリコン面）の界面をＳｉＯ２／Ｓｉ（またはＳｉＯＮ／Ｓｉ）構造にし、トラップなどの欠陥数を減らして、駆動力や信頼性の劣化を抑制した良好なデバイスを作製することができる。
【００５６】
Ｈｆ含有膜４は、ハフニウム（Ｈｆ）と酸素（Ｏ）とを主成分として含有し、Ａｌ含有膜５は、Ａｌ（アルミニウム）を主成分として含有しているため、ｐＭＩＳ形成領域１ＢにおいてＨｆ含有膜４とＡｌ含有膜５とが反応して形成されたＨｆ含有絶縁膜４ｂは、ハフニウム（Ｈｆ）と酸素（Ｏ）とアルミニウム（Ａｌ）とを主成分として含有する絶縁膜である。また、Ｈｆ含有膜４が、ハフニウム（Ｈｆ）と酸素（Ｏ）だけでなく更に窒素（Ｎ）も含有していた場合には、Ｈｆ含有絶縁膜４ｂは、ハフニウム（Ｈｆ）と酸素（Ｏ）とアルミニウム（Ａｌ）だけでなく更に窒素（Ｎ）も含有したものとなる。また、Ｈｆ含有膜４が、ハフニウム（Ｈｆ）と酸素（Ｏ）だけでなく更にＳｉ（シリコン、ケイ素）も含有していた場合には、Ｈｆ含有絶縁膜４ｂは、ハフニウム（Ｈｆ）と酸素（Ｏ）とアルミニウム（Ａｌ）だけでなく更にＳｉ（シリコン、ケイ素）も含有したものとなる。
【００５７】
このため、Ａｌ含有膜５が酸化アルミニウム膜の場合には、Ｈｆ含有膜４の種類によって、Ｈｆ含有絶縁膜４ｂは以下のような組成の膜となる。すなわち、Ｈｆ含有膜４がＨｆＯ膜（代表的にはＨｆＯ２膜）の場合は、Ｈｆ含有絶縁膜４ｂはＨｆＡｌＯ膜となり、また、Ｈｆ含有膜４がＨｆＯＮ膜の場合は、Ｈｆ含有絶縁膜４ｂはＨｆＡｌＯＮ膜となり、また、Ｈｆ含有膜４がＨｆＳｉＯ膜の場合は、Ｈｆ含有絶縁膜４ｂはＨｆＡｌＳｉＯ膜となり、また、Ｈｆ含有膜４がＨｆＳｉＯＮ膜の場合は、Ｈｆ含有絶縁膜４ｂはＨｆＡｌＳｉＯＮ膜となる。Ａｌ含有膜５が酸窒化アルミニウム膜または窒化アルミニウム膜の場合には、Ｈｆ含有膜４の種類によって、Ｈｆ含有絶縁膜４ｂは以下のような組成の膜となる。すなわち、Ｈｆ含有膜４がＨｆＯ膜（代表的にはＨｆＯ２膜）またはＨｆＯＮ膜の場合は、Ｈｆ含有絶縁膜４ｂはＨｆＡｌＯＮ膜となり、また、Ｈｆ含有膜４がＨｆＳｉＯ膜またはＨｆＳｉＯＮ膜の場合は、Ｈｆ含有絶縁膜４ｂはＨｆＡｌＳｉＯＮ膜となる。
【００５８】
ここで、ＨｆＡｌＯ膜は、ハフニウム（Ｈｆ）とアルミニウム（Ａｌ）と酸素（Ｏ）とで構成された絶縁材料膜であり、ＨｆＡｌＯＮ膜は、ハフニウム（Ｈｆ）とアルミニウム（Ａｌ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜である。また、ＨｆＡｌＳｉＯＮ膜は、ハフニウム（Ｈｆ）とアルミニウム（Ａｌ）とシリコン（Ｓｉ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜であり、ＨｆＡｌＳｉＯ膜は、ハフニウム（Ｈｆ）とアルミニウム（Ａｌ）とシリコン（Ｓｉ）と酸素（Ｏ）とで構成された絶縁材料膜である。
【００５９】
なお、ＨｆＡｌＳｉＯＮ膜（またはＨｆＡｌＳｉＯＮ）と表記した場合、ＨｆＡｌＳｉＯＮ膜（またはＨｆＡｌＳｉＯＮ）におけるＨｆとＡｌとＳｉとＯとＮの原子比は１：１：１：１：１に限定されるものではない。このことは、ＨｆＡｌＯ膜、ＨｆＡｌＯＮ膜、ＨｆＡｌＳｉＯ膜、ＨｆＬｎＯ膜、ＨｆＬｎＯＮ膜、ＨｆＬｎＳｉＯＮ膜、ＨｆＬｎＳｉＯ膜、ＨｆＬｎＡｌＯ膜、ＨｆＬｎＡｌＯＮ膜、ＨｆＬｎＡｌＳｉＯＮ膜、ＨｆＬｎＡｌＳｉＯ膜、ＨｆＯ膜、ＨｆＯＮ膜、ＨｆＳｉＯＮ膜、ＨｆＳｉＯ膜、ＴｉＮ膜、ＴａＮ膜、ＷＮ膜、ＴｉＣ膜、ＴａＣ膜、ＷＣ膜、ＴａＣＮ膜などについても同様である。
【００６０】
Ｈｆ含有膜４は、ハフニウム（Ｈｆ）と酸素（Ｏ）とを主成分として含有し、希土類含有膜７は、希土類元素（Ｌｎ）を主成分として含有しているため、ｎＭＩＳ形成領域１ＡにおいてＨｆ含有膜４と希土類含有膜７とが反応して形成されたＨｆ含有絶縁膜４ａは、ハフニウム（Ｈｆ）と酸素（Ｏ）と希土類元素（Ｌｎ）とを主成分として含有する絶縁膜である。Ｈｆ含有絶縁膜４ａが含有する希土類元素Ｌｎは、希土類含有膜７が含有していた希土類元素Ｌｎと同じである。また、Ｈｆ含有膜４が、ハフニウム（Ｈｆ）と酸素（Ｏ）だけでなく更に窒素（Ｎ）も含有していた場合には、Ｈｆ含有絶縁膜４ａは、ハフニウム（Ｈｆ）と酸素（Ｏ）と希土類元素（Ｌｎ）だけでなく更に窒素（Ｎ）も含有したものとなる。また、Ｈｆ含有膜４が、ハフニウム（Ｈｆ）と酸素（Ｏ）だけでなく更にＳｉ（シリコン、ケイ素）も含有していた場合には、Ｈｆ含有絶縁膜４ａは、ハフニウム（Ｈｆ）と酸素（Ｏ）と希土類元素（Ｌｎ）だけでなく更にＳｉ（シリコン、ケイ素）も含有したものとなる。
【００６１】
また、希土類含有膜７は、上述のように好ましくは酸化希土類膜である。この場合、希土類含有膜７は、希土類元素（Ｌｎ）以外に酸素（Ｏ）も含有しているが、Ｈｆ含有膜４も酸素（Ｏ）を含有しているため、希土類含有膜７が酸素（Ｏ）を含有しているかどうかにかかわらず、Ｈｆ含有絶縁膜４ａは、酸素（Ｏ）を含有したものとなる。すなわち、希土類含有膜７は、希土類元素（Ｌｎ）に加えて更に酸素（Ｏ）も含有することが好ましいが、希土類含有膜７が酸素（Ｏ）を含有する場合と酸素（Ｏ）を含有しない場合のいずれであっても、Ｈｆ含有絶縁膜４ａは、酸素（Ｏ）を含有したものとなる。
【００６２】
従って、Ｈｆ含有膜４がＨｆＳｉＯＮ膜の場合には、Ｈｆ含有絶縁膜４ａはＨｆＬｎＳｉＯＮ膜となり、Ｈｆ含有膜４がＨｆＳｉＯ膜の場合には、Ｈｆ含有絶縁膜４ａはＨｆＬｎＳｉＯ膜となり、Ｈｆ含有膜４がＨｆＯＮ膜の場合は、Ｈｆ含有絶縁膜４ａはＨｆＬｎＯＮ膜となり、Ｈｆ含有膜４がＨｆＯ膜（代表的にはＨｆＯ２膜）の場合は、Ｈｆ含有絶縁膜４ａはＨｆＬｎＯ膜となる。
【００６３】
ここで、ＨｆＬｎＯ膜は、ハフニウム（Ｈｆ）と希土類元素（Ｌｎ）と酸素（Ｏ）とで構成された絶縁材料膜であり、ＨｆＬｎＯＮ膜は、ハフニウム（Ｈｆ）と希土類元素（Ｌｎ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜である。また、ＨｆＬｎＳｉＯＮ膜は、ハフニウム（Ｈｆ）と希土類元素（Ｌｎ）とシリコン（Ｓｉ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜であり、ＨｆＬｎＳｉＯ膜は、ハフニウム（Ｈｆ）と希土類元素（Ｌｎ）とシリコン（Ｓｉ）と酸素（Ｏ）とで構成された絶縁材料膜である。
【００６４】
また、ｎチャネル型ＭＩＳＦＥＴの低しきい値化を図るためにＨｆ含有絶縁膜４ａが含有する希土類元素Ｌｎは、Ｌａ（ランタン）が特に好ましい。
【００６５】
ステップＳ１０の熱処理工程を行った後、図１１に示されるように、ステップＳ１０の熱処理工程で反応しなかった希土類含有膜７（未反応の希土類含有膜７）を、エッチング（好ましくはウェットエッチング）によって除去する（図１のステップＳ１１）。すなわち、ｎＭＩＳ形成領域１Ａにおいて、ステップＳ１０の熱処理でＨｆ含有膜４と反応しきれなかった希土類含有膜７があれば、このステップＳ１１で除去され、ｐＭＩＳ形成領域１Ｂにおいて、ステップＳ１０の熱処理後にマスク層６上に残存していた希土類含有膜７が、このステップＳ１１で除去される。これにより、ｎＭＩＳ形成領域１ＡではＨｆ含有絶縁膜４ａが露出し、ｐＭＩＳ形成領域１Ｂではマスク層６が露出した状態となる。ステップＳ１１のエッチング（ウェットエッチング）には、例えば、硝酸などの酸溶液を用いることができる。
【００６６】
次に、図１２に示されるように、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面上に、すなわちｎＭＩＳ形成領域１ＡのＨｆ含有絶縁膜４ａ上およびｐＭＩＳ形成領域１Ｂのマスク層６上に、ｎＭＩＳ形成領域１Ａに形成するｎチャネル型ＭＩＳＦＥＴのメタルゲート（金属ゲート電極）用の金属膜（金属層、メタルゲート膜）８を形成する（図１のステップＳ１２）。
【００６７】
なお、本願において、金属膜（金属層）とは、金属伝導を示す導電膜（導電層）を言い、単体の金属膜（純金属膜）や合金膜だけでなく、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）も含むものとする。このため、金属膜８や後述の導電体膜１４，１４ａおよび金属膜１４ｃを構成する各金属膜は、金属伝導を示す導電膜であり、金属級に抵抗率が低い。金属膜８として好適なものとして、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜または窒化炭化タンタル（ＴａＣＮ）膜などが挙げられ、その中でも窒化チタン（ＴｉＮ）膜は特に好ましい。
【００６８】
詳細は後述するが、金属膜８は、ｎＭＩＳ形成領域１Ａに形成するｎチャネル型ＭＩＳＦＥＴのメタルゲート電極（後述のゲート電極ＧＥ１に対応）に使用するが、ｐＭＩＳ形成領域１Ｂに形成するｐチャネル型ＭＩＳＦＥＴのメタルゲート電極（後述のゲート電極ＧＥ２ａに対応）としては使用されない。このため、金属膜８には、主として、ｎＭＩＳ形成領域１Ａに形成するｎチャネル型ＭＩＳＦＥＴのメタルゲート電極としてふさわしい金属（金属膜）を用いればよい。
【００６９】
金属膜８は、例えばスパッタリング法などのＰＶＤ法により形成することができる。金属膜８の膜厚（形成膜厚）は、好ましくは２〜１０ｎｍ、例えば５ｎｍ程度とすることができる。
【００７０】
ステップＳ１２で金属膜８を形成すると、ｎＭＩＳ形成領域１Ａでは、Ｈｆ含有絶縁膜４ａ上に金属膜８が形成され、ｐＭＩＳ形成領域１Ｂでは、Ｈｆ含有絶縁膜４ｂ上にマスク層６および金属膜８が下から順に形成された状態となる。
【００７１】
次に、図１３に示されるように、半導体基板１の主面上に、すなわち金属膜８上に、シリコン膜９を形成する（図１のステップＳ１３）。
【００７２】
ステップＳ１３において、シリコン膜９は、半導体基板１の主面全面に形成されるため、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの両方に形成される。シリコン膜９は、多結晶シリコン膜または非晶質シリコン膜とすることができるが、成膜時には非晶質シリコン膜であった場合でも、成膜後の熱処理（例えば後述のステップＳ２０の活性化アニール処理）で多結晶シリコン膜となり得る。シリコン膜９は、ＣＶＤ法などを用いて形成することができ、その膜厚は、好ましくは４０〜１００ｎｍ、例えば５０ｎｍ程度とすることができる。また、他の形態として、シリコン膜９として、Ｇｅ（ゲルマニウム）を含むシリコン膜（シリコンゲルマニウム膜）を用いることもできる。
【００７３】
ステップＳ１２で形成する金属膜８の厚みを厚くすることでステップＳ１３のシリコン膜９の形成工程を省略する（すなわち後述のゲート電極ＧＥ１をシリコン膜９無しの金属膜８で形成する）ことも可能であるが、ステップＳ１３で金属膜８上にシリコン膜９を形成する（すなわち後述のゲート電極ＧＥ１を金属膜８とその上のシリコン膜９との積層膜で形成する）方が、より好ましい。その理由は、金属膜８の厚みが厚すぎると、金属膜８が剥離しやすくなる問題や、あるいは金属膜８をパターニングする際のオーバーエッチングによる基板ダメージの問題が生じる可能性があるが、金属膜８とシリコン膜９との積層膜でゲート電極を形成することで、金属膜８のみでゲート電極を形成する場合に比べて金属膜８の厚みを薄くすることができるため、上記問題を改善できるからである。また、金属膜８上にシリコン膜９を形成した場合、これまでのポリシリコンゲート電極（ポリシリコンからなるゲート電極）の加工方法やプロセスを踏襲できるため、微細加工性、製造コストおよび歩留まりの点でも優位である。
【００７４】
次に、図１４に示されるように、半導体基板１の主面上に、すなわちシリコン膜９上に、絶縁膜１０を形成する（図１のステップＳ１４）。絶縁膜１０は、例えば酸窒化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができ、その膜厚は、好ましくは２０〜１００ｎｍ、例えば１００ｎｍ程度とすることができる。
【００７５】
次に、図１５に示されるように、ｎＭＩＳ形成領域１Ａの絶縁膜１０をエッチングによって選択的に除去し、ｐＭＩＳ形成領域１Ｂの絶縁膜１０を残す（図１のステップＳ１５）。これにより、ｎＭＩＳ形成領域１Ａでは、シリコン膜９が露出され、一方ｐＭＩＳ形成領域１Ｂでは、シリコン膜９上に絶縁膜１０が形成された状態が維持される。
【００７６】
具体的には、ステップＳ１５では、絶縁膜１０上にｐＭＩＳ形成領域１Ｂを覆いかつｎＭＩＳ形成領域１Ａを露出するフォトレジストパターン（図示せず）を形成してから、該フォトレジストパターンをエッチングマスクとして用いて、ｎＭＩＳ形成領域１Ａの絶縁膜１０をエッチングして除去し、その後、フォトレジストパターンは除去する。
【００７７】
ステップＳ１５を行った段階では、ｎＭＩＳ形成領域１Ａにおいては、半導体基板１上に、界面層３、Ｈｆ含有絶縁膜４ａ、金属膜８およびシリコン膜９が下から順に積層された構造となり、ｐＭＩＳ形成領域１Ｂでは、半導体基板１上に、界面層３、Ｈｆ含有絶縁膜４ｂ、マスク層６、金属膜８、シリコン膜９および絶縁膜１０が下から順に積層された構造となっている。
【００７８】
次に、半導体基板１上の積層膜をパターニングすることにより、図１６に示されるように、ｎＭＩＳ形成領域１Ａにゲート電極ＧＥ１を、ｐＭＩＳ形成領域１Ｂにダミーゲート電極ＧＥ２を、それぞれ形成する（図１のステップＳ１６）。ゲート電極ＧＥ１は、金属膜８と金属膜８上のシリコン膜９とからなり、ｎＭＩＳ形成領域１Ａに形成される。ダミーゲート電極ＧＥ２は、マスク層６と、マスク層６上の金属膜８と、金属膜８上のシリコン膜９と、シリコン膜９上の絶縁膜１０とからなり、ｐＭＩＳ形成領域１Ｂに形成される。ダミーゲート電極は、ＭＩＳＦＥＴのゲート電極としては実際には使用されない擬似的なゲート電極であるが、後述するように、ｐチャネル型ＭＩＳＦＥＴ用のソース・ドレイン領域の形成には、このダミーゲート電極が使用される。
【００７９】
ステップＳ１６のパターニング工程（ゲート電極ＧＥ１およびダミーゲート電極ＧＥ２形成工程）は、例えば次のようにして行うことができる。まず、フォトリソグラフィ法を用いてｎＭＩＳ形成領域１Ａのシリコン膜９上とｐＭＩＳ形成領域１Ｂの絶縁膜１０上とにフォトレジストパターン（図示せず）を形成する。それから、このフォトレジストパターンをエッチングマスクとして用いて、ｎＭＩＳ形成領域１Ａでは、シリコン膜９と金属膜８との積層膜をエッチングしてパターニングすることにより、ゲート電極ＧＥ１を形成し、ｐＭＩＳ形成領域１Ｂでは、絶縁膜１０とシリコン膜９と金属膜８とマスク層６との積層膜をエッチングしてパターニングすることにより、ダミーゲート電極ＧＥ２を形成する。これらのパターニングに適用するエッチングは、ドライエッチングがより好ましい。その後、このフォトレジストパターンは除去される。
【００８０】
ダミーゲート電極ＧＥ２には、マスク層６および絶縁膜１０が含まれているが、ゲート電極ＧＥ１には、マスク層６および絶縁膜１０は含まれていない。このため、ダミーゲート電極ＧＥ２の厚みは、ゲート電極ＧＥ１の厚みよりも厚い（より特定的にはマスク層６および絶縁膜１０の厚みの分だけ厚い）。換言すれば、ダミーゲート電極ＧＥ２の高さは、ゲート電極ＧＥ１の高さよりも高い（より特定的にはマスク層６および絶縁膜１０の厚みの分だけ高い）。
【００８１】
ゲート電極ＧＥ１は、ｎＭＩＳ形成領域１Ａにおいて、Ｈｆ含有絶縁膜４ａ上に形成され、ダミーゲート電極ＧＥ２は、ｐＭＩＳ形成領域１Ｂにおいて、Ｈｆ含有絶縁膜４ｂ上に形成される。すなわち、金属膜８と金属膜８上のシリコン膜９とからなるゲート電極ＧＥ１が、ｎＭＩＳ形成領域１Ａのｐ型ウエルＰＷの表面上に、ゲート絶縁膜としてのＨｆ含有絶縁膜４ａを介して形成される。一方、マスク層６とマスク層６上の金属膜８と金属膜８上のシリコン膜９とシリコン膜９上の絶縁膜１０とからなるダミーゲート電極ＧＥ２が、ｐＭＩＳ形成領域１Ｂのｎ型ウエルＮＷの表面上に、ゲート絶縁膜としてのＨｆ含有絶縁膜４ｂを介して形成される。Ｈｆ含有絶縁膜４ａとＨｆ含有絶縁膜４ｂとは、いずれも酸化シリコンよりも誘電率（比誘電率）が高く、高誘電率ゲート絶縁膜として機能する。
【００８２】
ステップＳ１６で積層膜をパターニングするドライエッチング工程の後に、ゲート電極ＧＥ１で覆われない部分のＨｆ含有絶縁膜４ａとダミーゲート電極ＧＥ２で覆われない部分のＨｆ含有絶縁膜４ｂとを除去するためのウェットエッチング行うことが、より好ましい。ゲート電極ＧＥ１の下部に位置するＨｆ含有絶縁膜４ａとダミーゲート電極ＧＥ２の下部に位置するＨｆ含有絶縁膜４ｂとは、ステップＳ１６のドライエッチングおよびその後のウェットエッチングで除去されずに残存して、高誘電率ゲート絶縁膜となる。一方、ゲート電極ＧＥ１で覆われない部分のＨｆ含有絶縁膜４ａとダミーゲート電極ＧＥ２で覆われない部分のＨｆ含有絶縁膜４ｂとは、ステップＳ１６で積層膜をパターニングする際のドライエッチングや、その後のウェットエッチングで除去される。
【００８３】
次に、図１７に示されるように、ｎＭＩＳ形成領域１Ａにおけるｐ型ウエルＰＷのゲート電極ＧＥ１の両側の領域にリン（Ｐ）又はヒ素（Ａｓ）等のｎ型不純物をイオン注入することによりｎ−型半導体領域ＥＸ１を形成し、また、ｐＭＩＳ形成領域１Ｂにおけるｎ型ウエルＮＷのダミーゲート電極ＧＥ２の両側の領域にホウ素（Ｂ）等のｐ型不純物をイオン注入することによりｐ−型半導体領域ＥＸ２を形成する（図２のステップＳ１７）。ｎ−型半導体領域ＥＸ１形成用のイオン注入時には、ｐＭＩＳ形成領域１Ｂはイオン注入阻止マスクとしてのフォトレジスト膜（図示せず）で覆っておき、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）にゲート電極ＧＥ１をマスクとしてイオン注入する。また、ｐ−型半導体領域ＥＸ２形成用のイオン注入時には、ｎＭＩＳ形成領域１Ａはイオン注入阻止マスクとしての他のフォトレジスト膜（図示せず）で覆っておき、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）にダミーゲート電極ＧＥ２をマスクとしてイオン注入する。ｎ−型半導体領域ＥＸ１を先に形成しても、あるいはｐ−型半導体領域ＥＸ２を先に形成してもよい。
【００８４】
次に、図１８に示されるように、ゲート電極ＧＥ１およびダミーゲート電極ＧＥ２の側壁上に、絶縁体（絶縁膜）からなるサイドウォールスペーサ（側壁スペーサ、側壁絶縁膜、サイドウォール）ＳＷを形成する（図２のステップＳ１８）。例えば、半導体基板１上にゲート電極ＧＥ１およびダミーゲート電極ＧＥ２を覆うように酸化シリコン膜と窒化シリコン膜とを下から順に形成してから、この酸化シリコン膜と窒化シリコン膜との積層膜を異方性エッチング（エッチバック）することによって、ゲート電極ＧＥ１およびダミーゲート電極ＧＥ２の側壁上に残存する酸化シリコン膜および窒化シリコン膜からなるサイドウォールスペーサＳＷを形成することができる。なお、図面の簡略化のために、図１８では、サイドウォールスペーサＳＷを構成する酸化シリコン膜および窒化シリコン膜を一体化して示してある。
【００８５】
次に、図１９に示されるように、ｎＭＩＳ形成領域１Ａのｐ型ウエルＰＷにｎ＋型半導体領域ＳＤ１をイオン注入により形成し、ｐＭＩＳ形成領域１Ｂのｎ型ウエルＮＷにｐ＋型半導体領域ＳＤ２を他のイオン注入により形成する（図２のステップＳ１９）。
【００８６】
ｎ＋型半導体領域ＳＤ１は、ｎＭＩＳ形成領域１Ａにおけるｐ型ウエルＰＷのゲート電極ＧＥ１およびサイドウォールスペーサＳＷの両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、形成することができる。ｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１よりも不純物濃度が高くかつ接合深さが深い。このｎ＋型半導体領域ＳＤ１形成用のイオン注入時には、ｐＭＩＳ形成領域１Ｂはイオン注入阻止マスクとしてのフォトレジスト膜（図示せず）で覆っておき、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）に、ゲート電極ＧＥ１およびその側壁上のサイドウォールスペーサＳＷをマスクとしてイオン注入する。このため、ｎＭＩＳ形成領域１Ａにおいて、ｎ−型半導体領域ＥＸ１は、ゲート電極ＧＥ１に整合して形成され、ｎ＋型半導体領域ＳＤ１は、ゲート電極ＧＥ１の側壁上に設けられたサイドウォールスペーサＳＷに整合して形成される。このため、ｎＭＩＳ形成領域１Ａにおいて、ｎ−型半導体領域ＥＸ１は、ゲート電極ＧＥ１の側壁上に形成されたサイドウォールスペーサＳＷの下に位置して、ｎチャネル型ＭＩＳＦＥＴのチャネル領域とｎ＋型半導体領域ＳＤ１との間に介在することになる。
【００８７】
ｐ＋型半導体領域ＳＤ２は、ｐＭＩＳ形成領域１Ｂにおけるｎ型ウエルＮＷのダミーゲート電極ＧＥ２およびサイドウォールスペーサＳＷの両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、形成することができる。ｐ＋型半導体領域ＳＤ２は、ｐ−型半導体領域ＥＸ２よりも不純物濃度が高くかつ接合深さが深い。このｐ＋型半導体領域ＳＤ２形成用のイオン注入時には、ｎＭＩＳ形成領域１Ａはイオン注入阻止マスクとしての他のフォトレジスト膜（図示せず）で覆っておき、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）に、ダミーゲート電極ＧＥ２およびその側壁上のサイドウォールスペーサＳＷをマスクとしてイオン注入する。このため、ｐＭＩＳ形成領域１Ｂにおいて、ｐ−型半導体領域ＥＸ２は、ダミーゲート電極ＧＥ２に整合して形成され、ｐ＋型半導体領域ＳＤ２は、ダミーゲート電極ＧＥ２の側壁上に設けられたサイドウォールスペーサＳＷに整合して形成される。このため、ｐＭＩＳ形成領域１Ｂにおいて、ｐ−型半導体領域ＥＸ２は、ダミーゲート電極ＧＥ２の側壁上に形成されたサイドウォールスペーサＳＷの下に位置して、ｐチャネル型ＭＩＳＦＥＴのチャネル領域とｐ＋型半導体領域ＳＤ２との間に介在することになる。ｎ＋型半導体領域ＳＤ１を先に形成しても、あるいはｐ＋型半導体領域ＳＤ２を先に形成してもよい。
【００８８】
ｎＭＩＳ形成領域１Ａのゲート電極ＧＥ１を構成するシリコン膜９は、ｎ−型半導体領域ＥＸ１形成用のイオン注入工程やｎ＋型半導体領域ＳＤ１形成用のイオン注入工程でｎ型の不純物が導入されて、ｎ型のシリコン膜となり得る。また、ｐＭＩＳ形成領域１Ｂのダミーゲート電極ＧＥ２を構成するシリコン膜９は、ｐ−型半導体領域ＥＸ２形成用のイオン注入工程やｐ＋型半導体領域ＳＤ２形成用のイオン注入工程でｐ型の不純物が導入されて、ｐ型のシリコン膜となり得るが、後述するように、後で除去される。
【００８９】
ステップＳ１９でｎ+型半導体領域ＳＤ１形成用のイオン注入とｐ＋型半導体領域ＳＤ２形成用のイオン注入とを行った後、導入（イオン注入）された不純物の活性化のための熱処理（アニール処理、活性化アニール）を行う（図２のステップＳ２０）。ステップＳ１７，Ｓ１９のイオン注入でｎ−型半導体領域ＥＸ１、ｐ−型半導体領域ＥＸ２、ｎ＋型半導体領域ＳＤ１、ｐ＋型半導体領域ＳＤ２およびシリコン膜９などに導入（イオン注入）された不純物を、ステップＳ２０の熱処理により活性化することができる。ステップＳ２０の熱処理は、例えば、９００℃〜１１００℃の熱処理温度で、不活性ガス雰囲気中、より好ましくは窒素雰囲気中で行うことができる。
【００９０】
このようにして、ｎＭＩＳ形成領域１Ａのｐ型ウエルＰＷに、ｎチャネル型ＭＩＳＦＥＴのＬＤＤ（Lightly doped Drain）構造のソース・ドレイン領域として、ｎ−型半導体領域（エクステンション領域、ＬＤＤ領域）ＥＸ１とそれよりも高不純物濃度のｎ＋型半導体領域（ソース・ドレイン領域）ＳＤ１とが形成される。また、ｐＭＩＳ形成領域１Ｂのｎ型ウエルＮＷに、ｐチャネル型ＭＩＳＦＥＴのＬＤＤ構造のソース・ドレイン領域として、ｐ−型半導体領域（エクステンション領域、ＬＤＤ領域）ＥＸ２とそれよりも高不純物濃度のｐ＋型半導体領域（ソース・ドレイン領域）ＳＤ２とが形成される。
【００９１】
なお、ｎ＋型半導体領域ＳＤ１はｎチャネル型ＭＩＳＦＥＴのソース・ドレイン領域（ソースまたはドレイン領域）として機能し、ｐ＋型半導体領域ＳＤ２はｐチャネル型ＭＩＳＦＥＴのソース・ドレイン領域（ソースまたはドレイン領域）として機能する。このため、ステップＳ１９は、ｎチャネル型ＭＩＳＦＥＴのソース・ドレイン領域形成用のイオン注入と、ｐチャネル型ＭＩＳＦＥＴのソース・ドレイン領域形成用のイオン注入とを行なう工程とみなすことができる。
【００９２】
また、ステップＳ２０の活性化アニール（活性化アニールのための熱処理）工程以降は、ステップＳ２０の熱処理の熱処理温度以上の温度での熱処理（加熱）工程は行われない。すなわち、ステップＳ２０の活性化アニール工程以降は、半導体装置が完成するまで（半導体基板１が個片化されて半導体チップが完成するまで）、ステップＳ２０の熱処理の熱処理温度以上の温度には加熱されない。
【００９３】
次に、サリサイド（Salicide：Self Aligned Silicide）プロセスにより、ソース・ドレインを構成するｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の上部や、ゲート電極ＧＥ１を構成するシリコン膜９の上部に、コバルトシリサイドまたはニッケルシリサイドなどからなる金属シリサイド層１１を形成する（図２のステップＳ２１）。
【００９４】
ステップＳ２１の金属シリサイド層１１形成工程は、例えば次のようにして行うことができる。
【００９５】
まず、図２０に示されるように、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の上面（表面）上と、ゲート電極ＧＥ１を構成するシリコン膜９の上面とを含む半導体基板１の主面全面上に、ゲート電極ＧＥ１、ダミーゲート電極ＧＥ２およびサイドウォールスペーサＳＷを覆うように、金属膜１１ａを形成（堆積）する。金属膜１１ａは、例えばニッケル（Ｎｉ）膜などからなり、スパッタリング法などを用いて形成することができる。更に金属膜１１ａ上にチタン（Ｔｉ）膜などを形成することもできる。それから、半導体基板１に対して熱処理（例えば４５０℃程度の熱処理）を施すことによって、ｎ＋型半導体領域ＳＤ１、ｐ＋型半導体領域ＳＤ２およびゲート電極ＧＥ１（を構成するシリコン膜９）の上層部分（表層部分）を金属膜１１ａと反応さる。これにより、図２１に示されるように、ｎ＋型半導体領域ＳＤ１、ｐ＋型半導体領域ＳＤ２およびゲート電極ＧＥ１（を構成するシリコン膜９）の上部（上面、表面、上層部）に、それぞれ金属シリサイド層１１が形成される。金属膜１１ａがニッケル膜の場合には、金属シリサイド層１１は、ニッケルシリサイド層となる。その後、未反応の金属膜１１ａを除去し、図２１には、この段階の断面図が示されている。このように、いわゆるサリサイドプロセスを行うことによって、ｎ＋型半導体領域ＳＤ１、ｐ＋型半導体領域ＳＤ２およびゲート電極ＧＥ１（を構成するシリコン膜９）の上部に金属シリサイド層１１を形成し、それによって、コンタクト抵抗を低減でき、また、ソース、ドレインやゲート電極の抵抗を低抵抗化することができる。
【００９６】
ゲート電極ＧＥ１（を構成するシリコン膜９）の上部に金属シリサイド層１１を形成した場合、このゲート電極ＧＥ１（を構成するシリコン膜９）の上部の金属シリサイド層１１も、ゲート電極ＧＥ１に含めることができる。すなわち、ｎＭＩＳ形成領域１Ａにおいて、金属膜８と金属膜８上のシリコン膜９とシリコン膜９上の金属シリサイド層１１との積層構造（積層体）を、ゲート電極ＧＥ１とみなすことができる。
【００９７】
なお、ダミーゲート電極ＧＥ２の最上層は絶縁膜１０で構成されており、上記金属膜１１ａを形成すると、金属膜１１ａは、ダミーゲート電極ＧＥ２の絶縁膜１０と接するが、ダミーゲート電極ＧＥ２のシリコン膜９とは接しない。このため、ダミーゲート電極ＧＥ２に対して金属シリサイド層１１は形成されない。ダミーゲート電極ＧＥ２に金属シリサイド層１１を形成しないのは、ダミーゲート電極ＧＥ２を構成するシリコン膜９の上部に金属シリサイド層１１が形成されると、後述のステップＳ２５でダミーゲート電極ＧＥ２を除去する際に、ダミーゲート電極ＧＥ２が除去しにくくなるためである。ダミーゲート電極ＧＥ２を構成するシリコン膜９上に絶縁膜１０を形成していたことで、ダミーゲート電極ＧＥ２を構成するシリコン膜９の上部に金属シリサイド層１１が形成されるのを防止できるため、後述のステップＳ２５でダミーゲート電極ＧＥ２をエッチングにより除去しやすくすることができる。
【００９８】
次に、図２２に示されるように、ダミーゲート電極ＧＥ２の絶縁膜１０をエッチングにより選択的に除去する（図２のステップＳ２２）。これにより、ダミーゲート電極ＧＥ２は、マスク層６、金属膜８およびシリコン膜９の積層構造となる。
【００９９】
具体的には、ダミーゲート電極ＧＥ２の絶縁膜１０を露出し、他の領域を覆うようなフォトレジストパターン（図示せず）を半導体基板１の主面に形成してから、このフォトレジストパターンをエッチングマスクとして用いて、ダミーゲート電極ＧＥ２の絶縁膜１０をエッチングして除去し、その後、フォトレジストパターンを除去する。この際、絶縁膜１０に比べてシリコン膜９およびサイドウォールスペーサＳＷがエッチングされにくいエッチング条件で絶縁膜１０をエッチングすることで、ダミーゲート電極ＧＥ２の絶縁膜１０を選択的に除去することができる。ダミーゲート電極ＧＥ２から絶縁膜１０を除去しても、ダミーゲート電極ＧＥ２はマスク層６を含みかつゲート電極ＧＥ１はマスク層６を含んでいないことに起因して、ダミーゲート電極ＧＥ２の高さは、ゲート電極ＧＥ１の高さよりも高くなっている。
【０１００】
次に、図２３に示されるように、半導体基板１の主面上に、ゲート電極ＧＥ１、ダミーゲート電極ＧＥ２およびサイドウォールスペーサＳＷを覆うように、絶縁膜（層間絶縁膜、第１絶縁膜）１２を形成する（図２のステップＳ２３）。絶縁膜１２は、例えば、酸化シリコン膜（酸化シリコンを主成分とする絶縁膜）からなる。
【０１０１】
次に、図２４に示されるように、絶縁膜１２の表面（上面）を、ＣＭＰ（Chemical Mechanical Polishing）法などを用いて平坦化（研磨）し、ダミーゲート電極ＧＥ２の上面（ここではダミーゲート電極ＧＥ２を構成するシリコン膜９の上面）を露出させる（図２のステップＳ２４）。すなわち、ステップＳ２４では、ダミーゲート電極ＧＥ２の上面（ここではダミーゲート電極ＧＥ２を構成するシリコン膜９の上面）が露出するまで、絶縁膜１２を研磨（ＣＭＰ処理）する。但し、ゲート電極ＧＥ１（ゲート電極ＧＥ１の上部の金属シリサイド層１１を含む）は露出しないようにする必要がある。
【０１０２】
本実施の形態においては、上述のように、ダミーゲート電極ＧＥ２の高さ（ここではダミーゲート電極ＧＥ２を構成するシリコン膜９の上面の高さ位置に対応）が、ゲート電極ＧＥ１の高さ（ゲート電極ＧＥ１を構成する金属シリサイド層１１の上面の高さ位置に対応）よりも高くなっている。なお、ここで言う高さとは、半導体基板１の主面に対して垂直方向の高さに対応している。ダミーゲート電極ＧＥ２の高さが、ゲート電極ＧＥ１の高さよりも高くなっているのは、ゲート電極ＧＥ１はマスク層６を含んでいないのに対して、ダミーゲート電極ＧＥ２がマスク層６を含んでいるためである。ダミーゲート電極ＧＥ２が含んでいるマスク層６の厚みにほぼ相当する分、ダミーゲート電極ＧＥ２の高さ（ダミーゲート電極ＧＥ２を構成するシリコン膜９の上面の高さ位置に対応）が、ゲート電極ＧＥ１の高さ（ゲート電極ＧＥ１を構成する金属シリサイド層１１の上面の高さ位置に対応）よりも高くなっている。また、ゲート電極ＧＥ１の上部に金属シリサイド層１１を形成した場合、金属シリサイド層１１を含むゲート電極ＧＥ１の高さよりもダミーゲート電極ＧＥ２の高さが高くなるように、マスク層６の厚みを調整しておく。ダミーゲート電極ＧＥ２の高さがゲート電極ＧＥ１の高さよりも高いことにより、ステップＳ２４でダミーゲート電極ＧＥ２の上面が露出するまで絶縁膜１２を研磨（ＣＭＰ処理）すると、ダミーゲート電極ＧＥ２の上面（ここではダミーゲート電極ＧＥ２を構成するシリコン膜９の上面）が絶縁膜１２から露出し、ゲート電極ＧＥ１が絶縁膜１２で覆われて露出していない状態を、実現できる。
【０１０３】
次に、図２５に示されるように、絶縁膜１２から露出するダミーゲート電極ＧＥ２を、エッチングして除去する（図２のステップＳ２５）。
【０１０４】
ステップＳ２５のダミーゲート電極ＧＥ２の除去工程は、ウェットエッチングにより行うことが好ましい。ダミーゲート電極ＧＥ２の構成材料にもよるが、ステップＳ２５で使用するエッチング液としては、例えば、アンモニア水や過酸化水素水などを用いることができる。ステップＳ２５のエッチング工程により、ダミーゲート電極ＧＥ２を構成していたシリコン膜９、金属膜８およびマスク層６が除去され、ダミーゲート電極ＧＥ２の下に位置していたＨｆ含有絶縁膜４ｂが露出される。ダミーゲート電極ＧＥ２が除去された部分は、凹部（窪み部、溝部）１３となる。凹部１３の底部ではＨｆ含有絶縁膜４ｂが露出する。凹部１３の側壁（側面）では、サイドウォールスペーサＳＷおよび絶縁膜１２が露出する。
【０１０５】
また、ステップＳ２５では、ダミーゲート電極ＧＥ２に比べて絶縁膜１２、サイドウォールスペーサＳＷおよびＨｆ含有絶縁膜４ｂがエッチングされにくいエッチング条件（エッチング液の選択を含む）でダミーゲート電極ＧＥ２をエッチングすることで、ダミーゲート電極ＧＥ２を選択的に除去するとともに、絶縁膜１２、サイドウォールスペーサＳＷおよびＨｆ含有絶縁膜４ｂがエッチングされるのを抑制または防止する。
【０１０６】
また、ステップＳ２５では、シリコン膜９に対するエッチング選択比が高いエッチング液を用いて、ダミーゲート電極ＧＥ２のシリコン膜９を除去してから、金属膜８に対するエッチング選択比が高いエッチング液を用いて、ダミーゲート電極ＧＥ２の金属膜８を除去し、更に、マスク層６に対するエッチング選択比が高いエッチング液を用いて、ダミーゲート電極ＧＥ２のマスク層６を除去すればよい。
【０１０７】
また、マスク層６を金属膜８と同じ材料で形成しておけば、ステップＳ２５で金属膜８とマスク層６の除去を、同じエッチング液で連続的に行うことができる。このため、半導体装置の製造時間を短縮でき、また、半導体装置のスループットを向上することができる。上述のように、金属膜８には、ｎＭＩＳ形成領域１Ａに形成するｎチャネル型ＭＩＳＦＥＴのメタルゲート電極としてふさわしい金属（金属膜）を用いることが好ましく、一方、マスク層６には、上記ステップＳ１０の熱処理で反応しがたい材料を用いること好ましい。このため、金属膜８とマスク層６とに、同じ（同種の）窒化金属を使用すれば、上記条件を満たすことができるためより好ましく、窒化チタンを使用すれば、更に好ましい。
【０１０８】
本実施の形態では、ステップＳ２５のエッチング工程により、ダミーゲート電極ＧＥ２全体が除去される。一方、ゲート電極ＧＥ１は、絶縁膜１２で覆われており、露出されていないため、ステップＳ２５のエッチング工程ではエッチングされない。
【０１０９】
次に、図２６または図２７に示されるように、半導体基板１の主面上に、すなわち、絶縁膜１２上に、凹部１３内を埋めるように、ｐＭＩＳ形成領域１Ｂに形成されるｐチャネル型ＭＩＳＦＥＴのメタルゲート（金属ゲート電極）用の導電体膜（メタルゲート膜）１４を形成する（図２のステップＳ２６）。すなわち、ステップＳ２６においては、上記ステップＳ２５でダミーゲート電極ＧＥ２を除去することで形成された凹部１３を埋めるように、導電体膜１４を形成する。凹部１３の底部ではＨｆ含有絶縁膜４ｂが露出していたので、導電体膜１４は、Ｈｆ含有絶縁膜４ｂ上に、Ｈｆ含有絶縁膜４ｂに接するように形成される。
【０１１０】
図２６には、導電体膜１４を単層とした場合が示され、図２７には、導電体膜１４を、導電体膜１４ａと導電体膜１４ａ上の導電体膜１４ｂとの積層膜とした場合が示されている。図２６のように導電体膜１４を単層とした場合は、導電体膜１４全体が金属膜からなり、図２７のように導電体膜１４を導電体膜１４ａと導電体膜１４ａ上の導電体膜１４ｂとの積層膜とした場合には、導電体膜１４ａ，１４ｂのうちの少なくとも導電体膜１４ａは金属膜からなる。すなわち、導電体膜１４を積層膜とした場合には、その積層膜のうちの少なくとも最下層は金属膜にする。このようにするのは、導電体膜１４により形成された後述のゲート電極ＧＥ２ａをメタルゲート電極とするためである。図２６の導電体膜１４または図２７の導電体膜１４ａを構成する金属膜に好適なものとして、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜または窒化炭化タンタル（ＴａＣＮ）膜などが挙げられ、その中でも窒化チタン（ＴｉＮ）膜は特に好ましい。また、図２７において、導電体膜１４ｂは、導電体膜１４ａと同種の金属膜とすることもできるが、異なる種類の導電体材料膜とすることもできる。
【０１１１】
導電体膜１４は、Ｈｆ含有絶縁膜４ｂに接する金属膜を含む導電体膜とみなすことができ、図２６のように導電体膜１４を単層とした場合は、導電体膜１４全体が前記金属膜（Ｈｆ含有絶縁膜４ｂに接する金属膜）に対応し、図２７のように導電体膜１４を導電体膜１４ａ，１４ｂの積層膜とした場合には、最下層の導電体膜１４ａが前記金属膜（Ｈｆ含有絶縁膜４ｂに接する金属膜）に対応することになる。
【０１１２】
図２７のように、導電体膜１４を導電体膜１４ａと導電体膜１４ａ上の導電体膜１４ｂとの積層膜により形成する場合、この導電体膜１４ａは金属膜とするが、ＡＬＤ法で形成することが好ましい。これは、ＡＬＤ法は、成膜速度は遅いが、カバレッジ良く成膜でき、また、下地に対するダメージも少ないためである。このため、導電体膜１４ａとしての金属膜をＡＬＤ法により形成することで、カバレッジ良く成膜できるとともに、下地のＨｆ含有絶縁膜４ｂにダメージが生じるのを抑制または防止することができる。そして、ＡＬＤ法は成膜速度が遅いため、導電体膜１４の全厚みをＡＬＤ法で形成するのではなく、導電体膜１４ａ上に形成する導電体膜１４ｂは、ＡＬＤ法よりも成膜速度が速い成膜方法、例えばスパッタリング法などのＰＶＤ法で形成することが、より好ましい。また、導電体膜１４ｂの材料の種類によっては（例えば導電体膜１４ｂをシリコン膜とした場合など）、導電体膜１４ｂをＣＶＤ法により形成することもできる。すなわち、導電体膜１４の全厚みをＡＬＤ法で形成するのではなく、導電体膜１４ａとして所定の厚みまでＡＬＤ法で成膜した後は、残りの厚み分をＡＬＤ法よりも成膜速度が速い成膜方法（ＰＶＤ法など）で導電体膜１４ｂとして成膜する。ＡＬＤ法で形成した導電体膜１４ａ上に導電体膜１４ｂを形成するため、導電体膜１４ｂの成膜時には、ＡＬＤ法を用いなくとも、カバレッジの問題は生じず、また、Ｈｆ含有絶縁膜４ｂに対するダメージの懸念も生じない。このため、ＡＬＤ法で形成した導電体膜１４ａ上にＡＬＤ法よりも成膜速度が速い成膜方法（ＰＶＤ法など）で導電体膜１４ｂを成膜することにより、導電体膜１４の形成に要する時間を短縮でき、スループットを向上することができる。
【０１１３】
導電体膜１４の全厚みのうち、ＡＬＤ法で形成した導電体膜１４ａの厚みは、２ｎｍ以上が好ましく、これにより、カバレッジ性向上とＨｆ含有絶縁膜４ｂへのダメージ抑制の効果を的確に得ることができるようになる。また、導電体膜１４の全厚みのうち、ＡＬＤ法で形成した導電体膜１４ａの厚み（形成膜厚）よりも、導電体膜１４ｂの厚み（形成膜厚）が厚い方が、より好ましく、これにより、導電体膜１４の成膜に要する時間を効率的に短縮することができる。また、成膜時間の短縮を考慮すると、導電体膜１４ｂは単層が好ましいが、他の形態として、導電体膜１４ｂを複数層とすることもできる。
【０１１４】
次に、図２８に示されるように、凹部１３外の導電体膜１４を除去し、凹部１３内に導電体膜１４を残すことで、ゲート電極ＧＥ２ａを形成する（図２のステップＳ２７）。
【０１１５】
具体的には、ステップＳ２７において、エッチバック法またはＣＭＰ法などを用いて、凹部１３の外部の導電体膜１４を除去し、凹部１３内に導電体膜１４を残すことで、凹部１３内に残存する導電体膜１４からなるゲート電極ＧＥ２ａを形成する。これにより、絶縁膜１２の上面が露出し、凹部１３内にゲート電極ＧＥ２ａが埋め込まれた状態となる。このため、上記ステップＳ２５でダミーゲート電極ＧＥ２が除去された部分に、ゲート電極ＧＥ２ａが形成されることになる。
【０１１６】
なお、図２８には、上記図２７のように導電体膜１４を導電体膜１４ａ，１４ｂの積層膜により形成した場合が示されている。この場合、導電体膜１４からなるゲート電極ＧＥ２ａは、底部と側面が導電体膜１４ａにより形成され、内部が導電体膜１４ｂにより形成された状態となり、ゲート電極ＧＥ２ａの上面は、外周（周辺）部が導電体膜１４ａにより形成され、それよりも内側が導電体膜１４ｂにより形成された状態となる。
【０１１７】
上記ステップＳ２６で導電体膜１４を導電体膜１４ａ，１４ｂの積層膜により形成する場合、上記ステップＳ２６においては、まず、凹部１３の底部（底面）および側壁（側面）上を含む絶縁膜１２上に導電体膜１４ａを形成してから、導電体膜１４ａ上に、凹部１３内を満たす（埋める）ように、導電体膜１４ｂを形成する。導電体膜１４ａを形成する前の段階（すなわちステップＳ２５の後でステップＳ２６の前の段階）では、凹部１３の底部ではＨｆ含有絶縁膜４ｂが露出しているため、ステップＳ２６においては、Ｈｆ含有絶縁膜４ｂ上に、Ｈｆ含有絶縁膜４ｂに接するように導電体膜１４ａが形成される。このため、ステップＳ２７でゲート電極ＧＥ２ａを形成すると、このゲート電極ＧＥ２ａは、ゲート絶縁膜（ここでは界面層３およびＨｆ含有絶縁膜４ｂ）上に位置する（すなわちゲート絶縁膜に接する）金属膜である導電体膜１４ａを有しているため、いわゆるメタルゲート電極（金属ゲート電極）である。すなわち、導電体膜１４ａを金属膜とすることで、導電体膜１４ｂの材料によらず、ゲート電極ＧＥ２ａをメタルゲート電極として機能させることができる。
【０１１８】
一方、上記図２６のように導電体膜１４を単層とした場合には、図２８において、導電体膜１４ａと導電体膜１４ｂとが一体化された導電体膜１４が、ゲート電極ＧＥ２ａとなる。この場合、ゲート電極ＧＥ２ａ全体が金属膜からなる導電体膜１４で形成されることとなり、ゲート電極ＧＥ２ａは、ゲート絶縁膜（ここでは界面層３およびＨｆ含有絶縁膜４ｂ）上に位置する（すなわちゲート絶縁膜に接する）金属膜である導電体膜１４を有しているため、メタルゲート電極（金属ゲート電極）である。
【０１１９】
また、ｎＭＩＳ形成領域１Ａのゲート電極ＧＥ１は、上記ステップＳ２４〜Ｓ２７で加工されない。ｎＭＩＳ形成領域１Ａのゲート電極ＧＥ１は、ゲート絶縁膜（ここでは界面層３およびＨｆ含有絶縁膜４ａ）上に位置する（すなわちゲート絶縁膜に接する）金属膜８を有しているため、メタルゲート電極（金属ゲート電極）である。
【０１２０】
このようにして、図２８に示されるような構造が得られ、ｎＭＩＳ形成領域１Ａに、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴＱｎが形成され、また、ｐＭＩＳ形成領域１Ｂに、電界効果トランジスタとしてｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【０１２１】
ゲート電極ＧＥ１がｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極（メタルゲート電極）として機能し、ゲート電極ＧＥ１の下のＨｆ含有絶縁膜４ａ（およびその下の界面層３）が、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜として機能する。そして、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層、ソース・ドレイン領域）が、ｎ＋型半導体領域ＳＤ１およびｎ−型半導体領域ＥＸ１により形成される。また、ゲート電極ＧＥ２ａがｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極（メタルゲート電極）として機能し、ゲート電極ＧＥ２ａの下のＨｆ含有絶縁膜４ｂ（およびその下の界面層３）が、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜として機能する。そして、ｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層、ソース・ドレイン領域）が、ｐ＋型半導体領域ＳＤ２およびｐ−型半導体領域ＥＸ２により形成される。従って、本実施の形態で説明している半導体装置の製造工程は、ｎチャネル型ＭＩＳＦＥＴＱｎを半導体基板１のｎＭＩＳ形成領域（第１領域）１Ａに有し、ｐチャネル型ＭＩＳＦＥＴＱｐを半導体基板１のｐＭＩＳ形成領域（第２領域）１Ｂに有する半導体装置の製造工程（製造方法）と言うことができる。
【０１２２】
次に、図２９に示されるように、半導体基板１の主面上に、すなわち絶縁膜１２上に、絶縁膜１５を形成する（図２のステップＳ２８）。
【０１２３】
絶縁膜１５を形成する前は、ゲート電極ＧＥ２ａの上面は露出しているが、ステップＳ２８で絶縁膜１５を形成することで、ゲート電極ＧＥ２ａの上面は絶縁膜１５で覆われた状態となる。絶縁膜１５は、例えば酸化シリコン膜などからなる。ゲート電極ＧＥ２ａが埋め込まれた絶縁膜１２の上面は平坦化されていたので、絶縁膜１５は絶縁膜１２上に平坦に形成されるため、絶縁膜１５の形成後に絶縁膜１５の表面（上面）を平坦化する処理を省略することもできるが、更なる平坦度向上のために、絶縁膜１５の形成後に、絶縁膜１５の表面（上面）を、例えばＣＭＰ法を使用して平坦化してもよい。
【０１２４】
次に、絶縁膜１５上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜１５，１２をドライエッチングすることにより、図３０に示されるように、絶縁膜１５，１２にコンタクトホール（貫通孔、孔）ＣＴを形成する。コンタクトホールＣＴは、絶縁膜１２および絶縁膜１５からなる積層膜を貫通するように形成され、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２や、ゲート電極ＧＥ１，ＧＥ２ａの上部などに形成される。
【０１２５】
次に、コンタクトホールＣＴ内に、タングステン（Ｗ）などからなる導電性のプラグ（接続用導体部）ＰＧを形成する。プラグＰＧを形成するには、例えば、コンタクトホールＣＴの内部（底部および側壁上）を含む絶縁膜１５上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールＣＴを埋めるように形成し、絶縁膜１５上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図３０では、プラグＰＧを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示してある。
【０１２６】
次に、図３１に示されるように、プラグＰＧが埋め込まれた絶縁膜１５上に、絶縁膜（層間絶縁膜）１６を形成する。絶縁膜１６は、単層（例えば酸化シリコン膜など）または複数層（例えば窒化シリコン膜とその上の酸化シリコン膜との積層膜など）とすることができる。
【０１２７】
次に、シングルダマシン法により第１層目の配線Ｍ１を形成する。まず、フォトレジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜１６の所定の領域に配線溝（配線Ｍ１を埋め込むための溝）を形成した後、半導体基板１の主面上（すなわち配線溝の底部および側壁上を含む絶縁膜１６上）にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成する。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成し、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝内以外の領域の銅めっき膜、シード層およびバリア導体膜をＣＭＰ法により除去して、銅を主導電材料とする第１層目の配線Ｍ１を形成する。なお、図面の簡略化のために、図３１では、配線Ｍ１を構成する銅めっき膜、シード層およびバリア導体膜を一体化して示してある。
【０１２８】
配線Ｍ１は、プラグＰＧを介してｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用のｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２などと電気的に接続されている。その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【０１２９】
次に、本実施の形態の特徴について、より詳細に説明する。
【０１３０】
本実施の形態では、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＧＥ１は、ゲート絶縁膜（ここでは界面層３およびＨｆ含有絶縁膜４ａ）上に位置する金属膜８を有しており、また、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極ＧＥ２ａは、ゲート絶縁膜（ここでは界面層３およびＨｆ含有絶縁膜４ｂ）上に位置する金属膜（導電体膜１４ａまたは導電体膜１４全体を構成する金属膜に対応）を有している。従って、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極ＧＥ１，ＧＥ２ａは、いわゆるメタルゲート電極（金属ゲート電極）である。このため、ゲート電極の空乏化現象を抑制し、寄生容量をなくす（抑制する）ことができるため、ＭＩＳＦＥＴ素子の小型化（ゲート絶縁膜の薄膜化）も可能になる。
【０１３１】
また、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜として、酸化シリコンよりも誘電率が高いＨｆ含有絶縁膜４ａを用い、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜として、酸化シリコンよりも誘電率が高いＨｆ含有絶縁膜４ｂを用いている。すなわち、酸化シリコンより誘電率（比誘電率）の高い絶縁材料膜、いわゆるＨｉｇｈ−ｋ膜（高誘電率膜）であるＨｆ含有絶縁膜（高誘電率ゲート絶縁膜）４ａ，４ｂを、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜に用いている。このため、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜に酸化シリコン膜を用いた場合に比べて、Ｈｆ含有絶縁膜４ａとＨｆ含有絶縁膜４ｂの物理的膜厚を増加させることができるため、ゲートリーク電流を低減することができる。なお、本願において、Ｈｉｇｈ−ｋ膜、高誘電率膜あるいは高誘電率ゲート絶縁膜と言うときは、酸化シリコン（ＳｉＯｘ、代表的にはＳｉＯ２）よりも誘電率（比誘電率）が高い膜を意味する。また、本願において、Ｈｆを含有するゲート絶縁膜をＨｆ系ゲート絶縁膜と称する場合もある。
【０１３２】
また、本実施の形態の主要な特徴の一つは、ｎチャネル型ＭＩＳＦＥＴＱｎのメタルゲート電極（ここではゲート電極ＧＥ１）は、上記ステップＳ２０の活性化アニールの前に形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのメタルゲート電極（ここではゲート電極ＧＥ２ａ）は、上記ステップＳ２０の活性化アニールの後に形成することである。その理由は、以下のようなものである。
【０１３３】
メタルゲート電極を用いた場合、ゲート電極の空乏化の問題は解決できるが、ポリシリコンゲート電極を用いた場合に比べて、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの両方でしきい値電圧の絶対値が大きくなってしまい、低しきい値デバイスの性能が低下するという問題がある。このため、メタルゲート電極を適用する場合には、低しきい値化（しきい値電圧の絶対値の低下）を可能とし、低しきい値デバイスの性能向上を実現することが望まれる。
【０１３４】
ｎチャネル型ＭＩＳＦＥＴの低しきい値化のためには、ｎチャネル型ＭＩＳＦＥＴのメタルゲート電極の仕事関数を低くすることが有効であり、一方、ｐチャネル型ＭＩＳＦＥＴの低しきい値化のためには、ｐチャネル型ＭＩＳＦＥＴのメタルゲート電極の仕事関数を高くすることが有効である。しかしながら、ソース・ドレイン領域形成後に行う活性化アニール（導入した不純物を活性化するために行う熱処理）を行う際に、メタルゲート電極も熱処理されてしまい、この活性化アニール時の熱処理温度は９００〜１１００℃程度と高温であるため、この熱処理によってメタルゲート電極の仕事関数が低下してしまう。これは、活性化アニール時に、ゲート絶縁膜から酸素が抜けて酸素空孔が生成されてメタルゲート電極とゲート絶縁膜との界面に欠陥準位が形成され、その影響でメタルゲート電極のフェルミ準位が下がることで、メタルゲート電極の仕事関数が低下するためと考えられる。すなわち、ｎチャネル型ＭＩＳＦＥＴのメタルゲート電極およびｐチャネル型ＭＩＳＦＥＴのメタルゲート電極において、活性化アニールの前に比べて、活性化アニールの後の方が、仕事関数が低くなってしまうのである。
【０１３５】
活性化アニールによってｎチャネル型ＭＩＳＦＥＴのメタルゲート電極の仕事関数が低下することは、ｎチャネル型ＭＩＳＦＥＴの低しきい値化に寄与する。しかしながら、活性化アニールによってｐチャネル型ＭＩＳＦＥＴのメタルゲート電極の仕事関数が低下することは、ｐチャネル型ＭＩＳＦＥＴの高しきい値化に寄与してしまう。
【０１３６】
そこで、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴＱｎのメタルゲート電極（ここではゲート電極ＧＥ１）は、ソース・ドレイン領域形成後に行う活性化アニール（上記ステップＳ２０の活性化アニールに対応）の前に形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのメタルゲート電極（ここではゲート電極ＧＥ２ａ）は、ソース・ドレイン領域形成後に行う活性化アニール（上記ステップＳ２０の活性化アニールに対応）の後に形成している。
【０１３７】
本実施の形態とは異なり、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方のメタルゲート電極を、ソース・ドレイン領域形成後に行う活性化アニールの前に形成した場合には、活性化アニールに起因してｐチャネル型ＭＩＳＦＥＴのメタルゲート電極の仕事関数が低くなってしまい、それによってｐチャネル型ＭＩＳＦＥＴが高しきい値化してしまう。一方、本実施の形態とは異なり、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方のメタルゲート電極を、ソース・ドレイン領域形成後に行う活性化アニールの後で形成した場合には、活性化アニール前にメタルゲート電極を形成した場合に比べて、ｎチャネル型ＭＩＳＦＥＴのメタルゲート電極の仕事関数が高くなってしまい、ｎチャネル型ＭＩＳＦＥＴが高しきい値化してしまう。
【０１３８】
それに対して、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴＱｎのメタルゲート電極（ゲート電極ＧＥ１）を、ソース・ドレイン領域形成後に行う活性化アニール（上記ステップＳ２０に対応）の前に形成することで、活性化アニールに起因してｎチャネル型ＭＩＳＦＥＴＱｎのメタルゲート電極（ゲート電極ＧＥ１）の仕事関数を低くすることができ、それによってｎチャネル型ＭＩＳＦＥＴＱｎを低しきい値化することができる。また、本実施の形態では、ｐチャネル型ＭＩＳＦＥＴＱｐのメタルゲート電極（ゲート電極ＧＥ２ａ）を、ソース・ドレイン領域形成後に行う活性化アニール（ステップＳ２０に対応）の後に形成することで、活性化アニールに起因してｐチャネル型ＭＩＳＦＥＴＱｐのメタルゲート電極（ゲート電極ＧＥ２ａ）の仕事関数が低くなるのを防止でき、ｐチャネル型ＭＩＳＦＥＴＱｐの高しきい値化を防ぐ（低しきい値化を図る）ことができる。これにより、ｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐの両方を低しきい値化することができる。従って、半導体装置の性能向上を図ることができる。特に、ｎチャネル型ＭＩＳＦＥＴのメタルゲート電極におけるゲート絶縁膜に接する金属膜部分（ゲート電極ＧＥ１の金属膜８に対応）は、活性化アニール（ステップＳ２０に対応）の前に形成し、ｐチャネル型ＭＩＳＦＥＴのメタルゲート電極におけるゲート絶縁膜に接する金属膜部分（ゲート電極ＧＥ２ａの導電体膜１４ａまたは導電体膜１４全体に対応）は、活性化アニール（ステップＳ２０に対応）の後に形成することが重要である。
【０１３９】
また、ステップＳ２６で導電体膜１４を形成した後（後述の実施の形態２の場合は後述のステップＳ３４で金属膜１４ｃを形成した後）には、活性化アニール（ステップＳ２０に対応）の熱処理温度以上の温度での熱処理は行われないため、その後の熱処理に起因してｐチャネル型ＭＩＳＦＥＴＱｐのメタルゲート電極の仕事関数が低下するのを防止することができる。このため、ｐチャネル型ＭＩＳＦＥＴＱｐの高しきい値化を防ぐ（低しきい値化を図る）ことができる。
【０１４０】
このように、活性化アニール（上記ステップＳ２０に対応）の前にｎチャネル型ＭＩＳＦＥＴＱｎのメタルゲート電極（ゲート電極ＧＥ１）を形成し、活性化アニール（上記ステップＳ２０に対応）の後にｐチャネル型ＭＩＳＦＥＴＱｐのメタルゲート電極（ゲート電極ＧＥ２ａ）を形成しているが、これを実現するために、以下のような工夫を行っている。
【０１４１】
ｐＭＩＳ形成領域１Ｂにおいて、ｎＭＩＳ形成領域１Ａのゲート電極ＧＥ１と一緒に、ダミーゲート電極ＧＥ２を形成する。その後、ｎチャネル型ＭＩＳＦＥＴＱｎ用のソース・ドレイン領域とｐチャネル型ＭＩＳＦＥＴＱｐ用のソース・ドレイン領域を形成し、導入された不純物の活性化アニール（上記ステップＳ２０に対応）を行った後に、ダミーゲート電極ＧＥ２を除去して、ダミーゲート電極ＧＥ２が形成されていた場所（上記凹部１３に対応）にゲート電極ＧＥ２ａを形成している。ダミーゲート電極ＧＥ２を利用してｐチャネル型ＭＩＳＦＥＴＱｐ用のソース・ドレイン領域を形成し、ダミーゲート電極ＧＥ２を除去してそこ（ダミーゲート電極ＧＥ２が形成されていた場所）にゲート電極ＧＥ２ａを形成しているため、ｐチャネル型ＭＩＳＦＥＴＱｐ用のソース・ドレイン領域の形成位置と、ゲート電極ＧＥ２ａの形成位置とがずれるのを防止することができる。
【０１４２】
また、ダミーゲート電極ＧＥ２の高さを、ゲート電極ＧＥ１よりも高くすることで、ゲート電極ＧＥ１を除去することなく、ダミーゲート電極ＧＥ２を選択的に除去しやすくしている。すなわち、ダミーゲート電極ＧＥ２の高さを、ゲート電極ＧＥ１よりも高く形成しておき、ゲート電極ＧＥ１およびダミーゲート電極ＧＥ２を覆うように上記絶縁膜１２を形成してから、上記ステップＳ２４でダミーゲート電極ＧＥ２の上面が露出するまで絶縁膜１２を研磨（ＣＭＰ処理）することで、ダミーゲート電極ＧＥ２の上面が絶縁膜１２から露出し、ゲート電極ＧＥ１が絶縁膜１２で覆われて露出していない状態が得られる。この状態でエッチング（上記ステップＳ２５に対応）を行えば、ゲート電極ＧＥ１が除去（エッチング）されることなく、ダミーゲート電極ＧＥ２を選択的に除去（エッチング）することができる。
【０１４３】
また、絶縁膜１２の上面の平坦化処理（研磨処理）時に、ダミーゲート電極ＧＥ２が露出するまで絶縁膜１２の研磨を行えば、ダミーゲート電極ＧＥ２を露出させることができる。このため、絶縁膜１２の形成後にフォトリソグラフィ工程（フォトレジスト塗布、露光、現像）を行わなくともダミーゲート電極ＧＥ２を露出させることができ、半導体装置の製造工程数の低減、製造時間の短縮、製造コストの低減などに有利である。
【０１４４】
また、ダミーゲート電極ＧＥ２の高さを、ゲート電極ＧＥ１よりも高くするために、マスク層６を用いている。このマスク層６は、上記ステップＳ１０の熱処理の際に、ｎＭＩＳ形成領域１ＡのＨｆ含有膜４（Ｈｆ含有絶縁膜４ａ）に希土類含有膜７の希土類を導入し、ｐＭＩＳ形成領域１ＢのＨｆ含有膜４（Ｈｆ含有絶縁膜４ｂ）に、希土類含有膜７からの希土類が導入されるのを抑制または防止するために使用されている。このマスク層６を上記ステップＳ１１で除去せずに残し、その後、ゲート電極ＧＥ１用の導電体膜（金属膜８およびシリコン膜９）を形成することで、マスク層６の厚みの分、ダミーゲート電極ＧＥ２の高さをゲート電極ＧＥ１よりも高くすることができる。ｐＭＩＳ形成領域１ＢのＨｆ含有膜４（Ｈｆ含有絶縁膜４ｂ）に希土類含有膜７からの希土類が導入されるのを抑制または防止するためのマスク層６をダミーゲート電極ＧＥ２に流用することで、製造工程数を増加させることなく、ダミーゲート電極ＧＥ２の高さをゲート電極ＧＥ１よりも高くすることができる。これにより、半導体装置の製造工程数を抑制することができ、半導体装置の製造時間を短縮することができる。
【０１４５】
また、ゲート絶縁膜用の高誘電率膜（Ｈｉｇｈ−ｋ膜）として、Ｈｆを含有する高誘電率膜であるＨｆ系ゲート絶縁膜が優れているが、ｎチャネル型ＭＩＳＦＥＴにおけるＨｆ系ゲート絶縁膜に希土類元素（特に好ましくはランタン）を導入すると、ｎチャネル型ＭＩＳＦＥＴを低しきい値化することができる。このため、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴＱｎのＨｆ系の高誘電率ゲート絶縁膜であるＨｆ含有絶縁膜４ａに希土類元素（より好ましくはＬａ）を導入し、それによって、ｎチャネル型ＭＩＳＦＥＴＱｎを更に低しきい値化している。従って、ｎチャネル型ＭＩＳＦＥＴＱｎについては、活性化アニール（上記ステップＳ２０に対応）の前にメタルゲート電極（ゲート電極ＧＥ１）を形成することと、Ｈｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜４ａ）に希土類元素（より好ましくはＬａ）を導入することによって、ｎチャネル型ＭＩＳＦＥＴＱｎを、より的確に低しきい値化することができる。
【０１４６】
しかしながら、ｐチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜に希土類元素(特にＬａ)が導入されてしまうと、この希土類元素が、ｐチャネル型ＭＩＳＦＥＴを高しきい値化するように作用するため、ｐチャネル型ＭＩＳＦＥＴの低しきい値化を図るには、ｐチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜に希土類元素(特にＬａ)が導入されないようにすることが好ましい。このため、本実施の形態では、マスク層６をｐＭＩＳ形成領域１Ｂに選択的に形成した状態で希土類含有膜７を形成することで、ｎＭＩＳ形成領域１Ａでは、Ｈｆ含有膜４に接するように希土類含有膜７を形成することができるとともに、ｐＭＩＳ形成領域１Ｂでは、希土類含有膜７はマスク層６上に形成される。このため、上記ステップＳ１０の熱処理を行うと、ｎＭＩＳ形成領域１Ａでは、Ｈｆ含有膜４と希土類含有膜７とが反応するが、ｐＭＩＳ形成領域１Ｂでは、希土類含有膜７がマスク層６の下の層と反応するのを、マスク層６によって抑制または防止することができる。これにより、ｎチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜４ａ）に希土類元素（より好ましくはＬａ）を導入できるとともに、ｐチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜４ｂ）に希土類元素(特にＬａ)が導入されないようにすることができる。これにより、ｎチャネル型ＭＩＳＦＥＴＱｎを低しきい値化することができるとともに、ｐチャネル型ＭＩＳＦＥＴＱｐが高しきい値化するのを防止することができる。そして、このように使用したマスク層６を、本実施の形態では、ステップＳ１１で除去せずにダミーゲート電極ＧＥ２にも利用することで、半導体装置の製造工程数を抑制することができる。
【０１４７】
また、ｐチャネル型ＭＩＳＦＥＴにおけるＨｆ系ゲート絶縁膜にアルミニウム（Ａｌ）を導入すると、ｐチャネル型ＭＩＳＦＥＴを低しきい値化することができる。このため、本実施の形態では、ｐチャネル型ＭＩＳＦＥＴＱｐのＨｆ系の高誘電率ゲート絶縁膜であるＨｆ含有絶縁膜４ｂにアルミニウム（Ａｌ）を導入し、それによって、ｐチャネル型ＭＩＳＦＥＴＱｐを更に低しきい値化している。従って、ｐチャネル型ＭＩＳＦＥＴＱｐについては、活性化アニール（上記ステップＳ２０に対応）の後にメタルゲート電極（ゲート電極ＧＥ２ａ）を形成することと、Ｈｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜４ｂ）にアルミニウム（Ａｌ）を導入することによって、ｐチャネル型ＭＩＳＦＥＴＱｐを、より的確に低しきい値化することができる。
【０１４８】
本実施の形態では、ｐチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜４ｂ）にアルミニウム（Ａｌ）を導入するために、Ａｌ含有膜５をｐＭＩＳ形成領域１Ｂに選択的に形成し、このＡｌ含有膜５とＨｆ含有膜４とを上記ステップＳ１０の熱処理で反応させることで、ｐチャネル型ＭＩＳＦＥＴ用のＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜４ｂ）を形成している。これにより、ｐチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜４ｂ）にアルミニウム（Ａｌ）を導入でき、それによって、ｐチャネル型ＭＩＳＦＥＴＱｐを低しきい値化することができる。
【０１４９】
また、上述のように、ｎチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜に希土類元素（特にランタン）を導入すると、ｎチャネル型ＭＩＳＦＥＴを低しきい値化することができ、ｐチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜にアルミニウム（Ａｌ）を導入すると、ｐチャネル型ＭＩＳＦＥＴを低しきい値化することができるが、これら希土類やアルミニウムによるしきい値調整能力には限界がある。特に、ｎチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜に希土類元素（特にＬａ）を導入した場合の低しきい値化の作用とｐチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜にアルミニウム（Ａｌ）を導入した場合の低しきい値化の作用とを比べると、後者の方が小さい。このため、ｐチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜にアルミニウム（Ａｌ）を導入した場合の低しきい値化の効果（しきい値電圧の低減量）は、例えば０．１５Ｖ程度までであり、それ以上の低しきい値化は容易ではない。このため、ｐチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜にアルミニウム（Ａｌ）を導入したことによる低しきい値化には限界がある。それに対して、本実施の形態は、ｐチャネル型ＭＩＳＦＥＴＱｐについて、活性化アニール（上記ステップＳ２０に対応）の後にメタルゲート電極（ゲート電極ＧＥ２ａ）を形成することと、Ｈｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜４ｂ）にアルミニウム（Ａｌ）を導入することの両方によって、ｐチャネル型ＭＩＳＦＥＴＱｐの低しきい値化を図っているため、ｐチャネル型ＭＩＳＦＥＴＱｐの低しきい値化に対して極めて有効である。
【０１５０】
また、ｎチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜に希土類元素（特にＬａ）を導入した場合の低しきい値化の作用は、ｐチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜にアルミニウム（Ａｌ）を導入した場合の低しきい値化の作用に比べると大きいが、それでも、低しきい値化には限界がある。それに対して、本実施の形態は、ｎチャネル型ＭＩＳＦＥＴＱｎについて、活性化アニール（上記ステップＳ２０に対応）の前にメタルゲート電極（ゲート電極ＧＥ１）を形成することと（活性化アニール時の熱処理に起因してメタルゲート電極の仕事関数が低くなる）、Ｈｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜４ａ）に希土類元素（特にＬａ）を導入することの両方によって、ｎチャネル型ＭＩＳＦＥＴＱｎの低しきい値化を図っている。このため、ｎチャネル型ＭＩＳＦＥＴＱｎの低しきい値化に対して極めて有効である。
【０１５１】
また、上述のように、ｐチャネル型ＭＩＳＦＥＴＱｐのＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜４ｂ）にアルミニウム（Ａｌ）を導入した方がより好ましいが、変形例として、ｐチャネル型ＭＩＳＦＥＴＱｐのＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜４ｂ）にアルミニウム（Ａｌ）を導入しないようにすることもできる。この場合、上記ステップＳ６のＡｌ含有膜５形成工程を省略すればよい。上記ステップＳ６のＡｌ含有膜５形成工程を省略すると、ｐＭＩＳ形成領域１Ｂにおいてマスク層６はＨｆ含有膜４上に（Ｈｆ含有膜４に接して）形成され、上記ステップＳ１０の熱処理後も、ｐＭＩＳ形成領域１ＢのＨｆ含有膜４はそのまま残存し、上記Ｈｆ含有絶縁膜４ｂはＨｆ含有膜４のままとなる。このため、ｐチャネル型ＭＩＳＦＥＴＱｐのＨｆ系ゲート絶縁膜は、Ｈｆ含有膜４によって構成されることになる。このような場合でも、ｐチャネル型ＭＩＳＦＥＴＱｐについて、本実施の形態のように、活性化アニール（上記ステップＳ２０に対応）の後にメタルゲート電極（ゲート電極ＧＥ２ａ）を形成することにより、活性化アニール前に形成したメタルゲート電極をそのまま使用する場合に比べて、ｐチャネル型ＭＩＳＦＥＴＱｐを低しきい値化することができる。但し、ｐチャネル型ＭＩＳＦＥＴＱｐの低しきい値化を更に促進するためには、ｐチャネル型ＭＩＳＦＥＴＱｐのＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜４ｂ）にアルミニウム（Ａｌ）を導入した方がより好ましい。
【０１５２】
また、更に他の変形例として、ｐチャネル型ＭＩＳＦＥＴＱｐのＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜４ｂ）にアルミニウム（Ａｌ）を導入せず、ｎチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜に希土類元素（特にＬａ）を導入しないこともできる。この場合、上記ステップＳ６〜Ｓ１１を省略すればよい。この場合、ｎチャネル型ＭＩＳＦＥＴＱｎのＨｆ系ゲート絶縁膜とｐチャネル型ＭＩＳＦＥＴＱｐのＨｆ系ゲート絶縁膜とは、Ｈｆ含有膜４によって構成されることになる。このような場合でも、本実施の形態のように、ｎチャネル型ＭＩＳＦＥＴＱｎについて、活性化アニール（ステップＳ２０に対応）の前にメタルゲート電極（ゲート電極ＧＥ１）を形成し、ｐチャネル型ＭＩＳＦＥＴＱｐについて、活性化アニールの後にメタルゲート電極（ゲート電極ＧＥ２ａ）を形成することで、そうではない場合に比べて、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方を低しきい値化することができる。また、この場合、上記ステップＳ５でＨｆ含有膜４を形成した後に、マスク層６に相当する膜をｐＭＩＳ形成領域１Ｂに選択的に形成し、ダミーゲート電極ＧＥ２がこの膜を含み、ゲート電極ＧＥ１がこの膜を含まないようにすることで、この膜の厚み分、ダミーゲート電極ＧＥ２の高さを、ゲート電極ＧＥ１よりも高くすることができる。但し、ｎチャネル型ＭＩＳＦＥＴＱｎの低しきい値化を更に促進するためには、ｎチャネル型ＭＩＳＦＥＴＱｎのＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜４ａ）に希土類元素を導入した方がより好ましく、また、ｐチャネル型ＭＩＳＦＥＴＱｐの低しきい値化を更に促進するためには、ｐチャネル型ＭＩＳＦＥＴＱｐのＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜４ｂ）にアルミニウム（Ａｌ）を導入した方がより好ましい。
【０１５３】
また、ｎチャネル型ＭＩＳＦＥＴ用のＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜４ａ）に導入する低しきい値化用の元素が希土類元素（特にランタン）の場合について説明したが、希土類元素以外でも、１族（Ｉａ族）、２族（ＩＩａ族）または３族（ＩＩＩａ族）のいずれかに属する元素であれば、ｎチャネル型ＭＩＳＦＥＴ用のＨｆ系ゲート絶縁膜に導入することで、ｎチャネル型ＭＩＳＦＥＴの低しきい値化を図ることができる。このため、本実施の形態において、希土類含有膜７の代わりに、１族（Ｉａ族）、２族（ＩＩａ族）または３族（ＩＩＩａ族）のいずれかに属する元素を主成分として含有する材料膜を用いることができ、この場合には、形成されたＨｆ含有絶縁膜４ａは、低しきい値化用の元素として、希土類元素の代わりに、１族（Ｉａ族）、２族（ＩＩａ族）または３族（ＩＩＩａ族）のいずれかに属する元素を含有したものとなる。このため、本実施の形態は、希土類含有膜７の代わりに１族（Ｉａ族）、２族（ＩＩａ族）または３族（ＩＩＩａ族）のいずれかに属する元素を主成分として含有する材料膜を用いた場合、すなわちＨｆ含有絶縁膜４ａが、低しきい値化用の元素として、希土類元素の代わりに１族（Ｉａ族）、２族（ＩＩａ族）または３族（ＩＩＩａ族）のいずれかに属する元素を含有する場合にも有効であり、これは、以下の実施の形態２でも同様である。但し、ｎチャネル型ＭＩＳＦＥＴをより的確に低しきい値化するためには、Ｈｆ含有絶縁膜４ａに導入された低しきい値化用の元素は、希土類元素またはＭｇ（マグネシウム）が好ましく、Ｍｇ（マグネシウム）よりも希土類元素がより好ましく、希土類元素の中でもＬａ（ランタン）が特に好ましい。
【０１５４】
（実施の形態２）
本実施の形態２の半導体装置の製造工程を図面を参照して説明する。
【０１５５】
図３２および図３３は、本発実施の形態２の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図３２および図３３は、上記実施の形態１の上記図１および図２にそれぞれ対応している。図３４〜図６１は、本実施の形態２の半導体装置の製造工程中の要部断面図である。
【０１５６】
本実施の形態の製造工程は、ステップＳ１０の熱処理でＨｆ含有絶縁膜４ａ，４ｂを形成するまでは、上記実施の形態１の製造工程と同様であるので、ここではその説明を省略し、ステップＳ１０の熱処理でＨｆ含有絶縁膜４ａ，４ｂを形成した以降について説明する。
【０１５７】
本実施の形態においても、上記実施の形態１のステップＳ１〜Ｓ１０と同様の工程を行って、上記図１０の構造を得る。その後、本実施の形態では、図３４に示されるように、ステップＳ１０の熱処理工程で反応しなかった希土類含有膜７（未反応の希土類含有膜７、特にマスク層６上に残存する希土類含有膜７）を、エッチング（好ましくはウェットエッチング）によって除去し、それから、マスク層６をエッチング（好ましくはウェットエッチング）によって除去する（図３２のステップＳ１１ａ）。
【０１５８】
すなわち、ｎＭＩＳ形成領域１Ａにおいて、ステップＳ１０の熱処理でＨｆ含有膜４と反応しきれなかった希土類含有膜７があれば、このステップＳ１１ａで除去され、ｐＭＩＳ形成領域１Ｂにおいて、ステップＳ１０の熱処理後にマスク層６上に残存していた希土類含有膜７と、マスク層６自身が、このステップＳ１１ａで除去される。ステップＳ１１ａにおいて、未反応の希土類含有膜７のエッチング（除去）には、例えば硝酸などの酸溶液を用いることができ、マスク層６の除去には、マスク層６の材料にもよるが、例えば過酸化水素水（マスク層６が窒化チタンの場合）などを用いることができる。ステップＳ１１ａのエッチング工程により、ｎＭＩＳ形成領域１ＡではＨｆ含有絶縁膜４ａが露出し、ｐＭＩＳ形成領域１ＢではＨｆ含有絶縁膜４ｂが露出した状態となる。また、他の形態として、ステップＳ１１ａにおいて、ステップＳ１０の熱処理工程で反応しなかった希土類含有膜７（未反応の希土類含有膜７、特にマスク層６上に残存する希土類含有膜７）と、マスク層６とを、一緒に除去（好ましくはウェットエッチングにより除去）することもできる。
【０１５９】
上記実施の形態１のステップＳ１１では、ステップＳ１０の熱処理工程で反応しなかった希土類含有膜７（未反応の希土類含有膜７）をエッチングによって除去した（マスク層６は残した）のに対して、本実施の形態のステップＳ１１ａでは、ステップＳ１０の熱処理工程で反応しなかった希土類含有膜７（未反応の希土類含有膜７）だけでなく、マスク層６もエッチングによって除去している。
【０１６０】
次に、図３５に示されるように、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面上に、すなわちｎＭＩＳ形成領域１ＡのＨｆ含有絶縁膜４ａ上およびｐＭＩＳ形成領域１ＢのＨｆ含有絶縁膜４ｂ上に、ｎＭＩＳ形成領域１Ａに形成するｎチャネル型ＭＩＳＦＥＴのメタルゲート（金属ゲート電極）用の金属膜（金属層、メタルゲート膜）８を形成する（図３２のステップＳ１２）。
【０１６１】
本実施の形態のステップＳ１２が上記実施の形態１のステップＳ１２と相違しているのは、上記実施の形態１のステップＳ１２では、ｐＭＩＳ形成領域１Ｂにおいて、金属膜８はマスク層６上に（マスク層６に接して）形成されたのに対して、本実施の形態のステップＳ１２では、ｐＭＩＳ形成領域１Ｂにおいて、金属膜８はＨｆ含有絶縁膜４ｂ上に（Ｈｆ含有絶縁膜４ｂに接して）形成されることである。それ以外は、本実施の形態のステップＳ１２は、上記実施の形態１のステップＳ１２と同様である。
【０１６２】
次に、図３６に示されるように、半導体基板１の主面上に、すなわち金属膜８上に、シリコン膜９を形成する（図３２のステップＳ１３）。本実施の形態のステップＳ１３は、上記実施の形態１のステップＳ１３と基本的には同じであるので、ここではその繰り返しの説明は省略する。本実施の形態において、ステップＳ１３でシリコン膜９を形成すると、ｎＭＩＳ形成領域１Ａでは、Ｈｆ含有絶縁膜４ａ上に金属膜８およびシリコン膜９が下から順に形成され、ｐＭＩＳ形成領域１Ｂでは、Ｈｆ含有絶縁膜４ｂ上に金属膜８およびシリコン膜９が下から順に形成された状態となる。
【０１６３】
次に、半導体基板１上の積層膜（金属膜８とその上のシリコン膜９との積層膜）をパターニングすることにより、図３７に示されるように、ｎＭＩＳ形成領域１Ａにゲート電極ＧＥ１を、ｐＭＩＳ形成領域１Ｂにダミーゲート電極ＧＥ２ｂを、それぞれ形成する（図３２のステップＳ１６ａ）。
【０１６４】
ゲート電極ＧＥ１およびダミーゲート電極ＧＥ２ｂは、金属膜８と金属膜８上のシリコン膜９とからなり、ｎＭＩＳ形成領域１Ａにゲート電極ＧＥ１が形成され、ｐＭＩＳ形成領域１Ｂにダミーゲート電極ＧＥ２ｂが形成される。本実施の形態では、上記実施の形態１で行った上記ステップＳ１４（絶縁膜１０形成工程）および上記ステップＳ１５（絶縁膜１０のパターニング工程）を行わないため、ステップＳ１６では、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂとの両方において、同じ積層膜（金属膜８とその上のシリコン膜９との積層膜）がパターニングされ、ゲート電極ＧＥ１とダミーゲート電極ＧＥ２ｂとは同じ積層構造を有したものとなる。ステップＳ１６ａのパターニング工程（ゲート電極ＧＥ１，ＧＥ２ｂ形成工程）は、例えば、フォトリソグラフィ法を用いてシリコン膜９上にフォトレジストパターン（図示せず）を形成してから、このフォトレジストパターンをエッチングマスクとして用いて、シリコン膜９および金属膜８の積層膜をエッチング（好ましくはドライエッチング）してパターニングすることにより、行うことができる。その後、このフォトレジストパターンは除去される。
【０１６５】
本実施の形態のゲート電極ＧＥ１は、上記実施の形態１のゲート電極ＧＥ１と同様であるが、本実施の形態のダミーゲート電極ＧＥ２ｂは、マスク層６および絶縁膜１０を含んでいない点で、上記実施の形態１のダミーゲート電極ＧＥ２と相違している。本実施の形態では、ゲート電極ＧＥ１とダミーゲート電極ＧＥ２ｂとは、同じ積層構造（金属膜８とその上のシリコン膜９との積層構造）を有しており、ダミーゲート電極ＧＥ２ｂの高さは、ゲート電極ＧＥ１の高さとほぼ同じである。
【０１６６】
ゲート電極ＧＥ１は、ｎＭＩＳ形成領域１Ａにおいて、Ｈｆ含有絶縁膜４ａ上に形成され、ダミーゲート電極ＧＥ２ｂは、ｐＭＩＳ形成領域１Ｂにおいて、Ｈｆ含有絶縁膜４ｂ上に形成される。すなわち、金属膜８および金属膜８上のシリコン膜９からなるゲート電極ＧＥ１が、ｎＭＩＳ形成領域１Ａのｐ型ウエルＰＷの表面上に、ゲート絶縁膜としてのＨｆ含有絶縁膜４ａを介して形成される。一方、金属膜８と金属膜８上のシリコン膜９からなるダミーゲート電極ＧＥ２ｂが、ｐＭＩＳ形成領域１Ｂのｎ型ウエルＮＷの表面上に、ゲート絶縁膜としてのＨｆ含有絶縁膜４ｂを介して形成される。Ｈｆ含有絶縁膜４ａとＨｆ含有絶縁膜４ｂとは、いずれも酸化シリコンよりも誘電率（比誘電率）が高く、高誘電率ゲート絶縁膜として機能する。
【０１６７】
ステップＳ１６ａでシリコン膜９および金属膜８をパターニングするドライエッチング工程の後に、ゲート電極ＧＥ１で覆われない部分のＨｆ含有絶縁膜４ａとダミーゲート電極ＧＥ２ｂで覆われない部分のＨｆ含有絶縁膜４ｂとを除去するためのウェットエッチング行うことが、より好ましい。ゲート電極ＧＥ１の下部に位置するＨｆ含有絶縁膜４ａとダミーゲート電極ＧＥ２ｂの下部に位置するＨｆ含有絶縁膜４ｂとは、ステップＳ１６ａのドライエッチングおよびその後のウェットエッチングで除去されずに残存して、高誘電率ゲート絶縁膜となる。一方、ゲート電極ＧＥ１で覆われない部分のＨｆ含有絶縁膜４ａとダミーゲート電極ＧＥ２ｂで覆われない部分のＨｆ含有絶縁膜４ｂとは、ステップＳ１６ａでシリコン膜９および金属膜８をパターニングする際のドライエッチングや、その後のウェットエッチングで除去される。
【０１６８】
次に、図３８に示されるように、ｎＭＩＳ形成領域１Ａにｎ−型半導体領域ＥＸ１を形成し、ｐＭＩＳ形成領域１Ｂにｐ−型半導体領域ＥＸ２を形成する（図３３のステップＳ１７）。本実施の形態のステップＳ１７は、上記実施の形態１のステップＳ１７と基本的には同じであり、上記実施の形態１のステップＳ１７に関連した説明において、ダミーゲート電極ＧＥ２をダミーゲート電極ＧＥ２ｂに読み替えればよい。
【０１６９】
次に、図３９に示されるように、ゲート電極ＧＥ１およびダミーゲート電極ＧＥ２ｂの側壁上にサイドウォールスペーサＳＷを形成する（図３３のステップＳ１８）。本実施の形態のステップＳ１８は、上記実施の形態１のステップＳ１８と基本的には同じであり、上記実施の形態１のステップＳ１８に関連した説明において、ダミーゲート電極ＧＥ２をダミーゲート電極ＧＥ２ｂに読み替えればよい。
【０１７０】
次に、図４０に示されるように、ｎＭＩＳ形成領域１Ａのｐ型ウエルＰＷにｎ＋型半導体領域ＳＤ１を形成し、ｐＭＩＳ形成領域１Ｂのｎ型ウエルＮＷにｐ＋型半導体領域ＳＤ２を形成する（図３３のステップＳ１９）。本実施の形態のステップＳ１９は、上記実施の形態１のステップＳ１９と基本的には同じであり、上記実施の形態１のステップＳ１９に関連した説明において、ダミーゲート電極ＧＥ２をダミーゲート電極ＧＥ２ｂに読み替えればよい。
【０１７１】
ステップＳ１９でｎ+型半導体領域ＳＤ１形成用のイオン注入とｐ＋型半導体領域ＳＤ２形成用のイオン注入とを行った後、導入（イオン注入）した不純物の活性化のための熱処理（アニール処理、活性化アニール）を行う（図３３のステップＳ２０）。本実施の形態のステップＳ２０は、上記実施の形態１のステップＳ２０と基本的には同じであるため、ここでは、その繰り返しの説明は省略する。
【０１７２】
次に、図４１に示されるように、サリサイドプロセスにより、ソース・ドレインを構成するｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の上部や、ゲート電極ＧＥ１およびダミーゲート電極ＧＥ２ｂを構成するシリコン膜９の上部に、金属シリサイド層１１を形成する（図３３のステップＳ２１）。
【０１７３】
本実施の形態のステップＳ２１は、ダミーゲート電極ＧＥ２ｂ（を構成するシリコン膜９）の上部（上面、表面、上層部）にも金属シリサイド層１１が形成される点が、上記実施の形態１のステップＳ２１と相違しているが、それ以外については、上記実施の形態１のステップＳ２１と基本的には同じである。上記実施の形態１のステップＳ２１においては、ダミーゲート電極ＧＥ２の最上層は絶縁膜１０で構成されており、上記金属膜１１ａを形成すると、金属膜１１ａは、ダミーゲート電極ＧＥ２の絶縁膜１０と接するが、ダミーゲート電極ＧＥ２のシリコン膜９とは接しないため、ダミーゲート電極ＧＥ２に対して金属シリサイド層１１は形成されなかった。一方、本実施の形態のステップＳ２１においては、ダミーゲート電極ＧＥ２ｂの最上層はシリコン膜９で構成されており、上記金属膜１１ａを形成すると、上記金属膜１１ａは、ダミーゲート電極ＧＥ２ｂのシリコン膜９と接するため、ダミーゲート電極ＧＥ２ｂに対しても金属シリサイド層１１が形成される。
【０１７４】
ゲート電極ＧＥ１（を構成するシリコン膜９）の上部の金属シリサイド層１１も、ゲート電極ＧＥ１に含めることができ、ダミーゲート電極ＧＥ２ｂ（を構成するシリコン膜９）の上部の金属シリサイド層１１も、ダミーゲート電極ＧＥ２ｂに含めることができる。すなわち、ｎＭＩＳ形成領域１Ａにおいて、金属膜８と金属膜８上のシリコン膜９とシリコン膜９上の金属シリサイド層１１との積層構造（積層体）を、ゲート電極ＧＥ１とみなすことができ、ｐＭＩＳ形成領域１Ｂにおいて、金属膜８と金属膜８上のシリコン膜９とシリコン膜９上の金属シリサイド層１１との積層構造（積層体）を、ダミーゲート電極ＧＥ２ｂとみなすことができる。
【０１７５】
次に、図４２〜図４４に示されるように、半導体基板１の主面上に、ゲート電極ＧＥ１、ダミーゲート電極ＧＥ２ｂおよびサイドウォールスペーサＳＷを覆うように、絶縁膜（層間絶縁膜、第１絶縁膜）２１を形成する（図３３のステップＳ３１）。絶縁膜２１は、例えば、酸化シリコン膜（酸化シリコンを主成分とする絶縁膜）からなる。絶縁膜２１の形成後、絶縁膜２１の表面（上面）を、ＣＭＰ法などを用いて平坦化する。この段階では、ゲート電極ＧＥ１およびダミーゲート電極ＧＥ２ｂは露出していない。
【０１７６】
ここで、図４２は、上記図３４〜図４１と同じ断面領域を示す断面図である。図４３は、図４２のｐＭＩＳ形成領域１Ｂの構造を、図４２の一点鎖線Ａ−Ａの位置で、図４２の紙面に垂直な方向（ダミーゲート電極ＧＥ２ｂの延在方向、すなわち後で完成するゲート電極ＧＥ２ｃのゲート幅方向に対応）に切断した断面図に対応している。図４３の一点鎖線Ｂ−Ｂの位置で、図４３の紙面に垂直な方向（後で完成するゲート電極ＧＥ２ｃのゲート長方向に対応）に図４３の構造を切断すると、図４２のｐＭＩＳ形成領域１Ｂの断面図になる。また、図４３の一点鎖線Ｃ−Ｃの位置で、図４３の紙面に垂直な方向（後で完成するゲート電極ＧＥ２ｃのゲート長方向に対応）に図４３の構造を切断すると、図４４の断面図になる。この図４３の一点鎖線Ｃ−Ｃの位置は、後で形成される開口部２２を横切る位置である。なお、図４２〜図４４は、同じ工程段階を示してある。
【０１７７】
次に、絶縁膜２１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜２１などをエッチング（好ましくはドライエッチング）することにより、図４５〜図４７に示されるように、開口部（孔）２２を形成する（図３３のステップＳ３２）。なお、図４５〜図４７は同じ工程段階を示し、このうち図４５は上記図４２に対応する断面図であり、図４６は上記図４３に対応する断面図であり、図４７は上記図４４に対応する断面図である。
【０１７８】
開口部２２は、ダミーゲート電極ＧＥ２ｂの一部と平面的に重なる位置に形成され、ステップＳ３２では、絶縁膜２１の一部を除去して絶縁膜２１に開口部２２を形成し、この開口部２２からダミーゲート電極ＧＥ２ｂの一部を露出させる。
【０１７９】
具体的には、ステップＳ３２では、まず、絶縁膜２１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて絶縁膜２１をエッチング（除去）して絶縁膜２１に開口部２２を形成する。それから、開口部２２の底部で露出する金属シリサイド層１１（ダミーゲート電極ＧＥ２ｂを構成する金属シリサイド層１１）をエッチングして除去し、更に、金属シリサイド層１１を除去することで開口部２２の底部で露出したシリコン膜９（ダミーゲート電極ＧＥ２ｂを構成するシリコン膜９）をエッチングして除去する。これにより、開口部２２は、絶縁膜２１、金属シリサイド層１１およびシリコン膜９を貫通し、開口部２２の底部では、ダミーゲート電極ＧＥ２ｂの一部である金属膜８（ダミーゲート電極ＧＥ２ｂを構成する金属膜８）が露出された状態となる。開口部２２形成時のエッチングには、ドライエッチングを適用することが、より好ましい。
【０１８０】
また、ダミーゲート電極ＧＥ２ｂの一部を素子分離領域２上に延在させ、素子分離領域２上に位置する部分のダミーゲート電極ＧＥ２ｂに平面的に重なる位置に、開口部２２を形成することが好ましい。活性領域ではなく素子分離領域２上に開口部２２を形成することで、開口部２２形成時に目外れが生じて開口部２２の形成位置が多少ずれても、活性領域がエッチングされるのを防止できる。なお、「平面的」または「平面的に見て」と言うときは、半導体基板１の主面に平行な平面で見た場合を意味する。
【０１８１】
また、サイドウォールスペーサＳＷと絶縁膜２１とを互いに異なる材料により形成しておき、開口部２２を形成するために絶縁膜２１をエッチングする際に、絶縁膜２１に比べてサイドウォールスペーサＳＷがエッチングされにくいエッチング条件を適用すれば、より好ましく、これにより、サイドウォールスペーサＳＷがエッチングされるのを抑制または防止することができる。
【０１８２】
次に、図４８〜図５０に示されるように、ダミーゲート電極ＧＥ２ｂを構成する金属膜８を、エッチングにより除去する（図３３のステップＳ３３）。なお、図４８〜図５０は同じ工程段階を示し、このうち図４８は上記図４２および図４５に対応する断面図であり、図４９は上記図４３および図４６に対応する断面図であり、図５０は上記図４４および図４７に対応する断面図である。
【０１８３】
ステップＳ３３においては、開口部２２を通じて、ダミーゲート電極ＧＥ２ｂの一部である金属膜８を除去して、Ｈｆ含有絶縁膜４ｂを露出させる。具体的には、ステップＳ３３において、ダミーゲート電極ＧＥ２ｂを構成する金属膜８を、開口部２２を通じてウェットエッチングすることで、ダミーゲート電極ＧＥ２ｂを構成する金属膜８を選択的にエッチングして除去する。ゲート電極ＧＥ１は、絶縁膜２１で覆われており、露出されていないため、ステップＳ３３ではゲート電極ＧＥ１はエッチングされない。また、ステップＳ３３においては、金属膜８に比べて、シリコン膜９およびＨｆ含有絶縁膜４ｂがエッチングされにくいエッチング液を使用することで、Ｈｆ含有絶縁膜４ｂと、ダミーゲート電極ＧＥ２ｂを構成するシリコン膜９とがエッチングされるのを、抑制または防止することができる。また、ステップＳ３３において、金属膜８に比べて、サイドウォールスペーサＳＷおよび絶縁膜２１もエッチングされにくいエッチング液を使用すれば、サイドウォールスペーサＳＷおよび絶縁膜２１がエッチングされるのを抑制または防止することができるため、更に好ましい。
【０１８４】
上記観点から、金属膜８が窒化チタン（ＴｉＮ）からなる場合には、エッチング液として、過酸化水素水などを用いることができる。この場合、ステップＳ３３において、半導体基板１を過酸化水素水に浸漬すれば、その過酸化水素水は開口部２２内にも供給されるため、まず開口部２２の底部で露出する金属膜８（ダミーゲート電極ＧＥ２ｂを構成する金属膜８）がエッチングされて除去され、そこからダミーゲート電極ＧＥ２ｂを構成する金属膜８全体にエッチング領域が広がっていき、ダミーゲート電極ＧＥ２ｂを構成する金属膜８全体が除去されることになる。シリコン膜９とＨｆ含有絶縁膜４ｂとサイドウォールスペーサＳＷと絶縁膜２１とは過酸化水素水によってエッチングされにくいため、ダミーゲート電極ＧＥ２ｂを構成する金属膜８を選択的に除去することができる。ダミーゲート電極ＧＥ２ｂを構成する金属膜８が除去された部分は、空洞（空間、空隙）ＣＡＶとなり、Ｈｆ含有絶縁膜４ｂが空洞ＣＡＶの底部で露出した状態となる。
【０１８５】
つまり、ステップＳ３３では、開口部２２と平面的に重なる領域の金属膜８だけでなく、開口部２２と平面的に重ならない領域も含む金属膜８全体（但しダミーゲート電極ＧＥ２ｂを構成する金属膜８全体）が除去される。一方、上記ステップＳ３２で開口部２２を形成する際には、開口部２２と平面的に重なる領域の金属シリサイド層１１およびシリコン膜９（ダミーゲート電極ＧＥ２ｂを構成する金属シリサイド層１１およびシリコン膜９）は除去されるが、開口部２２と平面的に重ならない領域の金属シリサイド層１１およびシリコン膜９（ダミーゲート電極ＧＥ２ｂを構成する金属シリサイド層１１およびシリコン膜９）はほとんど除去されない。そして、ステップＳ３３では、金属シリサイド層１１およびシリコン膜９はほとんど除去されないため、開口部２２と平面的に重ならない領域において、金属シリサイド層１１およびシリコン膜９（ダミーゲート電極ＧＥ２ｂを構成していた金属シリサイド層１１およびシリコン膜９）は残存するが、シリコン膜９の下の金属膜８（ダミーゲート電極ＧＥ２ｂを構成していた金属膜８）は除去されて空洞ＣＡＶとなる。
【０１８６】
空洞ＣＡＶは、ダミーゲート電極ＧＥ２ｂを構成していたシリコン膜９と、Ｈｆ含有絶縁膜４ｂとの間にトンネル状に形成されている。ダミーゲート電極ＧＥ２ｂを構成する金属膜８は、シリコン膜９とＨｆ含有絶縁膜４ｂとによって上下に挟まれ、サイドウォールスペーサＳＷによって横方向に挟まれていたが、この金属膜８が除去されて空洞ＣＡＶとなる。このため、空洞ＣＡＶは、シリコン膜９とＨｆ含有絶縁膜４ｂとによって上下に囲まれ（挟まれ）、サイドウォールスペーサＳＷによって横方向に囲まれ（挟まれ）ており、開口部２２に繋がっている。従って、空洞ＣＡＶの上面は、ダミーゲート電極ＧＥ２ｂを構成していたシリコン膜９の下面により形成され、空洞ＣＡＶの底面は、Ｈｆ含有絶縁膜４ｂの上面により形成され、空洞ＣＡＶの側面は、サイドウォールスペーサＳＷの側面（ダミーゲート電極ＧＥ２ｂを構成する金属膜８に接していた側面）により形成される。Ｈｆ含有絶縁膜４ｂは空洞ＣＡＶで露出した状態となっている。
【０１８７】
従って、ステップＳ３３を行う前は、ダミーゲート電極ＧＥ２ｂは、金属膜８と金属膜８上のシリコン膜９とシリコン膜９上の金属シリサイド層１１との積層体で構成されていたが、ステップＳ３３でダミーゲート電極ＧＥ２ｂを構成していた金属膜８を除去したことで、ダミーゲート電極ＧＥ２ｂは、空洞ＣＡＶと、空洞ＣＡＶ上のシリコン膜９と、シリコン膜９上の金属シリサイド層１１との積層体で構成された状態となる。
【０１８８】
次に、図５１〜図５３に示されるように、空洞ＣＡＶ内を埋める（満たす）ように、金属膜（金属層、金属領域、金属部）１４ｃを形成する（図３３のステップＳ３４）。すなわち、ステップＳ３４においては、ダミーゲート電極ＧＥ２ｂを形成していたシリコン膜９とＨｆ含有絶縁膜４ｂとの間の空洞ＣＡＶを金属膜１４ｃで埋めるように、金属膜１４ｃを形成する。なお、図５１〜図５３は同じ工程段階を示し、このうち図５１は上記図４２、図４５および図４８に対応する断面図であり、図５２は上記図４３、図４６および図４９に対応する断面図であり、図５３は上記図４４、図４７および図５０に対応する断面図である。
【０１８９】
金属膜１４ｃは、ｐＭＩＳ形成領域１Ｂに形成されるｐチャネル型ＭＩＳＦＥＴのメタルゲート（金属ゲート電極）用の金属膜（メタルゲート膜）である。金属膜１４ｃに好適なものとして、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜または窒化炭化タンタル（ＴａＣＮ）膜などが挙げられ、その中でも窒化チタン（ＴｉＮ）膜は特に好ましい。
【０１９０】
金属膜１４ｃは、空洞ＣＡＶ内の埋め込み性（カバレッジ）が良好な手法を用いて形成することが好ましく、例えばＡＬＤ法により形成することができる。ＡＬＤ法を用いることで、空洞ＣＡＶ内に空隙（金属膜１４ｃが形成されなかった領域）が残らないように、金属膜１４ｃを形成することができる。また、金属膜１４ｃの形成には、ＡＬＤ法以外にも、めっき法（無電解めっき法）またはＣＶＤ法を用いることもできるが、空洞ＣＡＶ内の埋め込み性（カバレッジ）の観点から、ＡＬＤ法が最も好ましい。
【０１９１】
ステップＳ３４において、金属膜１４ｃは、空洞ＣＡＶ内を埋める（満たす）ように形成するが、開口部２２内にも金属膜１４ｃを形成することが好ましい。すなわち、ステップＳ３４においては、空洞ＣＡＶだけでなく、開口部２２も埋めるように金属膜１４ｃを形成することが好ましい。また、ステップＳ３４において、成膜上、絶縁膜２１の表面（上面）にも、金属膜１４ｃが形成される。空洞ＣＡＶや開口部２２の寸法にもよるが、金属膜１４ｃは、成膜厚みとしては、例えば５０ｎｍ程度形成することができる。
【０１９２】
空洞ＣＡＶでは、Ｈｆ含有絶縁膜４ｂが露出していたので、金属膜１４ｃは、Ｈｆ含有絶縁膜４ｂ上に、Ｈｆ含有絶縁膜４ｂに接するように形成される。金属膜１４ｃは、Ｈｆ含有絶縁膜４ｂに接する金属膜１４ｃであるため、金属膜１４ｃを、Ｈｆ含有絶縁膜４ｂに接する金属膜を含む導電体膜とみなすこともできる。
【０１９３】
金属膜１４ｃは、ｐＭＩＳ形成領域１Ｂに形成するｐチャネル型ＭＩＳＦＥＴのメタルゲート電極（後述のゲート電極ＧＥ２ｃ）用の金属膜として形成している。これは、上記実施の形態１でも説明したように、活性化アニール（上記ステップＳ２０に対応）に起因してｐチャネル型ＭＩＳＦＥＴのメタルゲート電極の仕事関数が低くなるのを防止するために、活性化アニール後に形成した金属膜（ここでは金属膜１４ｃ）を、ｐチャネル型ＭＩＳＦＥＴのメタルゲート電極用に使用するためである。
【０１９４】
次に、図５４〜図５６に示されるように、空洞ＣＡＶおよび開口部２２の外部の金属膜１４ｃを除去し、空洞ＣＡＶおよび開口部２２内に金属膜１４ｃを残す（図３３のステップＳ３５）。このステップＳ３５は、不要な金属膜１４ｃ（すなわち空洞ＣＡＶおよび開口部２２の外部の金属膜１４ｃ）を除去する工程とみなすこともできる。なお、図５４〜図５６は同じ工程段階を示し、このうち図５４は上記図４２、図４５、図４８および図５１に対応する断面図であり、図５５は上記図４３、図４６、図４９および図５２に対応する断面図であり、図５６は上記図４４、図４７、図５０および図５３に対応する断面図である。
【０１９５】
具体的には、ステップＳ３５において、エッチバック法またはＣＭＰ法などを用いて、空洞ＣＡＶおよび開口部２２の外部の金属膜１４ｃを除去し、空洞ＣＡＶおよび開口部２２内に金属膜１４を残す。これにより、絶縁膜２１の上面が露出し、空洞ＣＡＶおよび開口部２２内に金属膜１４ｃが埋め込まれた状態となる。空洞ＣＡＶおよび開口部２２内に残った金属膜１４ｃと、ダミーゲート電極ＧＥ２ｂを構成していたシリコン膜９および金属シリサイド層１１とにより、ｐチャネル型ＭＩＳＦＥＴ用のゲート電極ＧＥ２ｃが形成される。ダミーゲート電極ＧＥ２ｂにおいて、金属膜８で構成されていた部分と、開口部２２形成時に除去された部分のシリコン膜９および金属シリサイド層１１とが、金属膜１４ｃに入れ替わったものが、ゲート電極ＧＥ２ｃに対応している。従って、ゲート電極ＧＥ２ｃは、開口部２２が形成されていた領域は金属膜１４ｃで構成され、それ以外の領域は、金属膜１４ｃとその上のシリコン膜９とその上の金属シリサイド層１１とで構成された状態となっている。
【０１９６】
金属膜１４ｃを形成する前の段階（すなわちステップＳ３３の後でステップＳ３４の前の段階）では、空洞ＣＡＶ（の底部）ではＨｆ含有絶縁膜４ｂが露出しているため、ステップＳ３４においては、Ｈｆ含有絶縁膜４ｂ上に、Ｈｆ含有絶縁膜４ｂに接するように金属膜１４ｃが形成される。このため、ステップＳ３５でゲート電極ＧＥ２ｃを形成すると、このゲート電極ＧＥ２ｃは、ゲート絶縁膜（ここでは界面層３およびＨｆ含有絶縁膜４ｂ）上に位置する（すなわちゲート絶縁膜に接する）金属膜１４ｃを有しているため、いわゆるメタルゲート電極（金属ゲート電極）である。
【０１９７】
このようにして、図５４に示されるような構造が得られ、ｎＭＩＳ形成領域１Ａに、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴＱｎが形成され、また、ｐＭＩＳ形成領域１Ｂに、電界効果トランジスタとしてｐチャネル型ＭＩＳＦＥＴＱｐが形成される。ゲート電極ＧＥ１がｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極（メタルゲート電極）として機能し、ゲート電極ＧＥ１の下のＨｆ含有絶縁膜４ａ（およびその下の界面層３）が、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜として機能する。そして、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層、ソース・ドレイン領域）が、ｎ＋型半導体領域ＳＤ１およびｎ−型半導体領域ＥＸ１により形成される。また、ゲート電極ＧＥ２ｃがｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極（メタルゲート電極）として機能し、ゲート電極ＧＥ２ｃの下のＨｆ含有絶縁膜４ｂ（およびその下の界面層３）が、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜として機能する。そして、ｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層、ソース・ドレイン領域）が、ｐ＋型半導体領域ＳＤ２およびｐ−型半導体領域ＥＸ２により形成される。
【０１９８】
また、他の形態として、上記ステップＳ３４において、空洞ＣＡＶ内を金属膜１４ｃで埋めた後、開口部２２内の金属膜１４ｃ上に他の導電体膜を形成して、金属膜１４ｃと前記他の導電体膜とにより、開口部２２内を埋めることもできる。この場合、上記ステップＳ３５では、空洞ＣＡＶおよび開口部２２の外部の金属膜１４ｃおよび前記他の導電体膜を除去し、空洞ＣＡＶ内に金属膜１４ｃを残し、開口部２２内に金属膜１４ｃおよび前記他の導電体膜を残すことになる。これにより、空洞ＣＡＶ内は金属膜１４ｃで埋められ、開口部２２内は、金属膜１４ｃと金属膜１４ｃ上の前記他の導電体膜とにより埋め込まれた状態となる。
【０１９９】
次に、図５７〜図５９に示されるように、半導体基板１の主面上に、すなわち絶縁膜２１上に、絶縁膜２３を形成する（図３３のステップＳ３６）。なお、図５７〜図５９は同じ工程段階を示し、このうち図５７は上記図４２、図４５、図４８、図５１および図５４に対応する断面図であり、図５８は上記図４３、図４６、図４９、図５２および図５５に対応する断面図であり、図５９は上記図４４、図４７、図５０、図５３および図５６に対応する断面図である。
【０２００】
絶縁膜２３を形成する前は、ゲート電極ＧＥ２ｃの上面は露出しているが、ステップＳ３６で絶縁膜２３を形成することで、ゲート電極ＧＥ２ｃの上面は絶縁膜２３で覆われた状態となる。絶縁膜２３は、例えば酸化シリコン膜などからなる。絶縁膜２１の上面は平坦化されていたので、絶縁膜２３は絶縁膜２１上に平坦に形成されるため、絶縁膜２３の形成後に絶縁膜２３の表面（上面）を平坦化する処理を省略することもできるが、更なる平坦度向上のために、絶縁膜２３の形成後に、絶縁膜２３の表面（上面）を、例えばＣＭＰ法を使用して平坦化してもよい。
【０２０１】
以降の工程（ステップＳ３６の絶縁膜２３形成工程以降）は、上記実施の形態１（ステップＳ２８の絶縁膜１５形成工程以降）と基本的には同じである。簡単に説明すると、上記実施の形態１と同様に、図６０に示されるように、フォトリソグラフィ法およびドライエッチング法を用いて絶縁膜２３，２１にコンタクトホールＣＴを形成し、コンタクトホールＣＴ内に導電性のプラグＰＧを形成する。それから、上記実施の形態１と同様に、図６１に示されるように、プラグＰＧが埋め込まれた絶縁膜２３上に絶縁膜１６を形成し、絶縁膜１６に配線溝を形成してから、その配線溝内に配線Ｍ１を形成する（埋め込む）。その後、２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。
【０２０２】
本実施の形態と上記実施の形態１とは、ｎチャネル型ＭＩＳＦＥＴＱｎのメタルゲート電極（ゲート電極ＧＥ１）は、ソース・ドレイン領域形成後に行う活性化アニール（上記ステップＳ２０に対応）の前に形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのメタルゲート電極（ゲート電極ＧＥ２ａ，ＧＥ２ｃ）は、ソース・ドレイン領域形成後に行う活性化アニール（上記ステップＳ２０に対応）の後に形成している点は共通である。相違しているのは、上記実施の形態１では、ダミーゲート電極ＧＥ２全体を除去してから、ダミーゲート電極ＧＥ２が存在していた領域（凹部１３）に、メタルゲート電極であるゲート電極ＧＥ２ａを形成しているのに対して、本実施の形態では、ダミーゲート電極ＧＥ２ｂのうちの金属膜８を除去してから、この金属膜８が存在していた領域（空洞ＣＡＶ）に、金属膜１４ｃを形成することでゲート電極ＧＥ２ｃを形成している点である。すなわち、上記実施の形態１では、ダミーゲート電極ＧＥ２全体を除去して導電体膜１４と入れ換えることでゲート電極ＧＥ２ａを形成しているが、本実施の形態では、ダミーゲート電極ＧＥ２ｂを構成する金属膜８とシリコン膜９と金属シリサイド層１１のうち、金属膜８を除去して金属膜１４ｃと入れ換えるが、シリコン膜９と金属シリサイド層１１はゲート電極ＧＥ２ｃでも利用して、ゲート電極ＧＥ２ｃを形成している。上記実施の形態１のゲート電極ＧＥ２ａと本実施の形態のゲート電極ＧＥ２ｃとは、いずれも、ゲート絶縁膜（Ｈｆ含有絶縁膜４ｂ）に接する金属膜（上記実施の形態１では導電体膜１４または導電体膜１４ａに対応し、本実施の形態では金属膜１４ｃに対応する）を有しているため、メタルゲート電極であり、この金属膜の仕事関数により、ｐチャネル型ＭＩＳＦＥＴＱｐの仕事関数が制御される。
【０２０３】
このため、本実施の形態でも、ｎチャネル型ＭＩＳＦＥＴＱｎのメタルゲート電極（ここではゲート電極ＧＥ１）を、ソース・ドレイン領域形成後に行う活性化アニール（上記ステップＳ２０に対応）の前に形成することで、活性化アニールに起因してｎチャネル型ＭＩＳＦＥＴＱｎのメタルゲート電極の仕事関数を低くすることができ、それによってｎチャネル型ＭＩＳＦＥＴＱｎを低しきい値化することができる。また、本実施の形態では、ｐチャネル型ＭＩＳＦＥＴＱｐのメタルゲート電極（ゲート電極ＧＥ２ｃ）を構成する金属膜１４ｃを、ソース・ドレイン領域形成後に行う活性化アニール（ステップＳ２０に対応）の後に形成することで、活性化アニールに起因してｐチャネル型ＭＩＳＦＥＴＱｐのメタルゲート電極の仕事関数が低くなるのを防止でき、ｐチャネル型ＭＩＳＦＥＴＱｐの高しきい値化を防ぐ（低しきい値化を図る）ことができる。これにより、ｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐの両方を低しきい値化することができる。従って、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを低しきい値化できる効果については、本実施の形態も、上記実施の形態１とほぼ同様に得ることができる。
【０２０４】
また、本実施の形態では、ダミーゲート電極ＧＥ２ｂのうちの金属膜８を除去してそこに金属膜１４ｃを埋め戻すことでゲート電極ＧＥ２ｃを形成しているため、ｎチャネル型ＭＩＳＦＥＴのゲート電極とｐチャネル型ＭＩＳＦＥＴのダミーゲート電極の構造が類似していることから、ドライエッチングによるダミーゲート電極形状の加工が容易であり、ゲート電極の形状制御が容易になるという効果を得ることができる。一方、上記実施の形態１では、ダミーゲート電極ＧＥ２全体を除去してそこを導電体膜１４で埋め直すことでゲート電極ＧＥ２ａを形成しているため、導電体膜１４を形成しやすく、ゲート電極ＧＥ２ａを形成しやすいという効果を得ることができ、また、半導体装置の製造工程数を低減する上でも有利である。
【０２０５】
上記実施の形態１，２を包括的に捉えると、次のように言うことができる。すなわち、ｎチャネル型ＭＩＳＦＥＴ用のメタルゲート電極（ゲート電極ＧＥ１に対応）とｐチャネル型ＭＩＳＦＥＴ用のダミーゲート電極（ダミーゲート電極ＧＥ２，ＧＥ２ｂに対応）とを形成してから、ｎチャネル型ＭＩＳＦＥＴ用のソース・ドレイン領域とｐチャネル型ＭＩＳＦＥＴ用のソース・ドレイン領域をそれぞれ形成する。それから、ｐチャネル型ＭＩＳＦＥＴ用のダミーゲート電極（ダミーゲート電極ＧＥ２，ＧＥ２ｂに対応）の少なくとも一部（上記実施の形態１の場合はダミーゲート電極ＧＥ２全体に対応、上記実施の形態２の場合はダミーゲート電極ＧＥ２ｂを構成していた金属膜８に対応）を除去して、ｐチャネル型ＭＩＳＦＥＴ用のゲート絶縁膜（Ｈｆ含有絶縁膜４ｂに対応）を露出させる。その後、ｐチャネル型ＭＩＳＦＥＴ用のゲート絶縁膜（Ｈｆ含有絶縁膜４ｂに対応）上に、該ゲート絶縁膜（Ｈｆ含有絶縁膜４ｂに対応）に接する金属膜を含む導電体膜（導電体膜１４、金属膜１４ｃに対応）を形成し、該導電体膜（導電体膜１４、金属膜１４ｃに対応）により、ｐチャネル型ＭＩＳＦＥＴ用のメタルゲート電極（ゲート電極ＧＥ２ａ，ＧＥ２ｃに対応）を形成する。これにより、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方を低しきい値化することができる。
【０２０６】
ここで、ソース・ドレイン領域形成後、ｐチャネル型ＭＩＳＦＥＴ用のダミーゲート電極（ダミーゲート電極ＧＥ２，ＧＥ２ｂに対応）の少なくとも一部を除去する際には、ｐチャネル型ＭＩＳＦＥＴ用のゲート絶縁膜（Ｈｆ含有絶縁膜４ｂに対応）が露出するように、ダミーゲート電極の少なくとも一部を除去している。これは、その後に形成した金属膜（導電体膜１４、導電体膜１４ａ、金属膜１４ｃに対応）がｐチャネル型ＭＩＳＦＥＴ用のゲート絶縁膜（Ｈｆ含有絶縁膜４ｂに対応）に接するようにして、この金属膜によりｐチャネル型ＭＩＳＦＥＴ用のメタルゲート電極（ゲート電極ＧＥ２ａ，ＧＥ２ｃに対応）が形成されるようにするためである。この際、上記実施の形態１では、ダミーゲート電極ＧＥ２全体を除去し、一方、上記実施の形態２では、ダミーゲート電極ＧＥ２ｂの一部（ダミーゲート電極ＧＥ２ｂを構成していた金属膜８に対応）を除去している。
【０２０７】
また、ｎチャネル型ＭＩＳＦＥＴ用のメタルゲート電極（ゲート電極ＧＥ１に対応）が除去されないようにするために、ソース・ドレイン領域形成後、半導体基板１の主面上にｎチャネル型ＭＩＳＦＥＴ用のメタルゲート電極（ゲート電極ＧＥ１に対応）およびｐチャネル型ＭＩＳＦＥＴ用のダミーゲート電極（ダミーゲート電極ＧＥ２，ＧＥ２ｂに対応）を覆うように絶縁膜（絶縁膜１２，２１に対応）を形成する。そして、この絶縁膜（絶縁膜１２，２１に対応）の一部を除去してｐチャネル型ＭＩＳＦＥＴ用のダミーゲート電極（ダミーゲート電極ＧＥ２，ＧＥ２ｂに対応）を露出させてから、上述のように、ｐチャネル型ＭＩＳＦＥＴ用のダミーゲート電極（ダミーゲート電極ＧＥ２，ＧＥ２ｂに対応）の少なくとも一部を除去して、ｐチャネル型ＭＩＳＦＥＴ用のゲート絶縁膜（Ｈｆ含有絶縁膜４ｂに対応）を露出させている。この絶縁膜（絶縁膜１２，２１に対応）の一部を除去してｐチャネル型ＭＩＳＦＥＴ用のダミーゲート電極（ダミーゲート電極ＧＥ２，ＧＥ２ｂに対応）を露出させる手法は、上記実施の形態１と上記実施の形態２とで異なっている。上記実施の形態１では、ｐチャネル型ＭＩＳＦＥＴ用のダミーゲート電極（ダミーゲート電極ＧＥ２）の高さを、ｎチャネル型ＭＩＳＦＥＴ用のメタルゲート電極（ゲート電極ＧＥ１）よりも高くしておき、上記絶縁膜１２を研磨してｐチャネル型ＭＩＳＦＥＴ用のダミーゲート電極（ダミーゲート電極ＧＥ２）の上面を露出させ、ｎチャネル型ＭＩＳＦＥＴ用のメタルゲート電極（ゲート電極ＧＥ１）が露出しないようにする。その後、露出したｐチャネル型ＭＩＳＦＥＴ用のダミーゲート電極（ダミーゲート電極ＧＥ２）を除去して、ｐチャネル型ＭＩＳＦＥＴ用のゲート絶縁膜（Ｈｆ含有絶縁膜４ｂに対応）を露出させる。一方、上記実施の形態２では、上記絶縁膜２１の一部を除去して上記絶縁膜２１に開口部２２を形成し、該開口部２２からｐチャネル型ＭＩＳＦＥＴ用のダミーゲート電極（ダミーゲート電極ＧＥ２ｂに対応）の一部を露出させ、ｎチャネル型ＭＩＳＦＥＴ用のメタルゲート電極（ゲート電極ＧＥ１）が露出しないようにする。その後、この開口部２２を通じて、ｐチャネル型ＭＩＳＦＥＴ用のダミーゲート電極（ダミーゲート電極ＧＥ２ｂに対応）の少なくとも一部を除去して、ｐチャネル型ＭＩＳＦＥＴ用のゲート絶縁膜（Ｈｆ含有絶縁膜４ｂに対応）を露出させている。
【０２０８】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０２０９】
本発明は、半導体装置およびその製造技術に適用して有効である。
【符号の説明】
【０２１０】
１ 半導体基板
１Ａ ｎＭＩＳ形成領域
１Ｂ ｐＭＩＳ形成領域
２ 素子分離領域
３ 界面層
４ Ｈｆ含有膜
４ａ，４ｂ Ｈｆ含有絶縁膜
５ Ａｌ含有膜
６ マスク層
７ 希土類含有膜
８ 金属膜
９ シリコン膜
１０ 絶縁膜
１１ 金属シリサイド層
１１ａ 金属膜
１２ 絶縁膜
１３ 凹部
１４，１４ａ，１４ｂ 導電体膜
１４ｃ 金属膜
１５ 絶縁膜
１６ 絶縁膜
２１ 絶縁膜
２２ 開口部
２３ 絶縁膜
ＣＡＶ 空洞
ＣＴ コンタクトホール
ＥＸ１ ｎ−型半導体領域
ＥＸ２ ｐ−型半導体領域
ＧＥ１ ゲート電極
ＧＥ２ ダミーゲート電極
ＧＥ２ａ ゲート電極
ＧＥ２ｂ ダミーゲート電極
ＧＥ２ｃ ゲート電極
Ｍ１ 配線
ＮＷ ｎ型ウエル
ＰＧ プラグ
ＰＷ ｐ型ウエル
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
ＳＤ１ ｎ＋型半導体領域
ＳＤ２ ｐ＋型半導体領域
ＳＷ サイドウォールスペーサ
【特許請求の範囲】
【請求項１】
ｎチャネル型の第１ＭＩＳＦＥＴを半導体基板の第１領域に有し、ｐチャネル型の第２ＭＩＳＦＥＴを前記半導体基板の第２領域に有する半導体装置の製造方法であって、
（ａ）前記半導体基板を用意する工程、
（ｂ）前記半導体基板上の前記第１領域に、第１ゲート絶縁膜を介して前記第１ＭＩＳＦＥＴ用の第１メタルゲート電極を形成し、前記半導体基板上の前記第２領域に、第２ゲート絶縁膜を介して前記第２ＭＩＳＦＥＴ用のダミーゲート電極を形成する工程、
（ｃ）前記（ｂ）工程後、前記第１ＭＩＳＦＥＴ用のソース・ドレイン領域と、前記第２ＭＩＳＦＥＴ用のソース・ドレイン領域を、それぞれ形成する工程、
（ｄ）前記（ｃ）工程後、前記第１メタルゲート電極および前記ダミーゲート電極を覆うように、前記半導体基板上に第１絶縁膜を形成する工程、
（ｅ）前記（ｄ）工程後、前記第１絶縁膜の一部を除去して、前記ダミーゲート電極を露出させる工程、
（ｆ）前記（ｅ）工程後、前記ダミーゲート電極の少なくとも一部を除去して前記第２ゲート絶縁膜を露出させる工程、
（ｇ）前記第２ゲート絶縁膜上に前記第２ゲート絶縁膜に接する第１金属膜を含む導電体膜を形成して、前記第２ＭＩＳＦＥＴ用の第２メタルゲート電極を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ１）前記第１ＭＩＳＦＥＴのソース・ドレイン領域形成用のイオン注入を行なう工程、
（ｃ２）前記第２ＭＩＳＦＥＴのソース・ドレイン領域形成用のイオン注入を行なう工程、
（ｃ３）前記（ｃ１）工程および前記（ｃ２）工程後、前記（ｃ１）工程および前記（ｃ２）工程でイオン注入された不純物を活性化するための熱処理を行う工程、
を有することを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記ダミーゲート電極の高さは、前記第１メタルゲート電極の高さよりも高く、
前記（ｅ）工程では、前記第１絶縁膜を研磨して前記ダミーゲート電極の上面を露出させ、前記第１メタルゲート電極は露出させないことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記（ｆ）工程では、前記ダミーゲート電極全体を除去することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記（ｇ）工程は、
（ｇ１）前記（ｆ）工程で前記ダミーゲート電極を除去することで形成された凹部を埋めるように前記導電体膜を形成する工程、
（ｇ２）前記（ｇ１）工程後、前記凹部外の前記導電体膜を除去し、前記凹部内に前記導電体膜を残して、前記第２メタルゲート電極を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記第１ゲート絶縁膜および前記第２ゲート絶縁膜は、それぞれＨｆを含有する高誘電率ゲート絶縁膜であることを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ１）前記第１および第２ゲート絶縁膜用で、かつＨｆを含有する第２絶縁膜を、前記半導体基板の前記第１領域および前記第２領域に形成する工程、
（ｂ２）前記（ｂ１）工程後、前記第２絶縁膜上にマスク層を形成する工程、
（ｂ３）前記（ｂ２）工程後、前記第１領域の前記マスク層を除去し、前記第２領域の前記マスク層を残す工程、
（ｂ４）前記（ｂ３）工程後、１族、２族または３族のいずれかに属する元素を含有する第１材料膜を、前記第１領域の前記第２絶縁膜上および前記第２領域の前記マスク層上に形成する工程、
（ｂ５）前記（ｂ４）工程後、熱処理を行って、前記第１領域の前記第２絶縁膜を前記第１材料膜と反応させて前記第１ゲート絶縁膜を形成する工程、
（ｂ６）前記（ｂ５）工程後、前記（ｂ５）工程にて反応しなかった前記第１材料膜を除去する工程、
（ｂ７）前記（ｂ６）工程後、前記第１領域の前記第１ゲート絶縁膜上および前記第２領域の前記マスク層上に、前記第１メタルゲート電極用の第２金属膜を形成する工程、
（ｂ８）前記（ｂ７）工程後、前記第１領域の前記第２金属膜をパターニングして前記第１領域に前記第１メタルゲート電極を、前記第２領域の前記第２金属膜および前記マスク層をパターニングして前記第２領域に前記ダミーゲート電極を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記第１材料膜は、希土類元素を含有することを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記第１材料膜は、ランタンを含有することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記マスク層は、窒化金属膜からなることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記マスク層と前記第２金属膜とは、窒化チタンからなることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ９）前記（ｂ１）工程後で前記（ｂ２）工程後に、前記第１領域および前記第２領域に形成された前記第２絶縁膜上に、Ａｌを含有する第２材料膜を形成する工程、
を更に有し、
前記（ｂ３）工程では、前記第１領域の前記マスク層および前記第２材料膜を除去し、前記第２領域の前記マスク層および前記第２材料膜を残し、
前記（ｂ５）工程では、前記熱処理を行って、前記第１領域の前記第２絶縁膜を前記第１材料膜と反応させて前記第１ゲート絶縁膜を形成し、前記第２領域の前記第２絶縁膜を前記第２材料膜と反応させて前記第２ゲート絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記第２絶縁膜は、ＨｆＯ膜、ＨｆＯＮ膜、ＨｆＳｉＯＮ膜またはＨｆＳｉＯ膜であることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ１０）前記（ｂ７）工程後で、前記（ｂ８）工程前に、前記第２金属膜上にシリコン膜を形成する工程、
を更に有し、
前記（ｂ８）工程では、前記第１領域の前記シリコン膜および前記第２金属膜をパターニングして前記第１領域に前記第１メタルゲート電極を、前記第２領域の前記シリコン膜、前記第２金属膜および前記マスク層をパターニングして前記第２領域に前記ダミーゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記（ｆ）工程では、ウェットエッチングによって前記ダミーゲート電極を除去することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項２記載の半導体装置の製造方法において、
前記（ｅ）工程では、
前記第１絶縁膜の一部を除去して前記第１絶縁膜に開口部を形成し、前記開口部から前記ダミーゲート電極の一部を露出させることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記（ｆ）工程では、
前記開口部を通じて、前記ダミーゲート電極の少なくとも一部を除去して前記第２ゲート絶縁膜を露出させることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ１１）前記第１領域の前記第１ゲート絶縁膜上および前記第２領域の前記第２ゲート絶縁膜上に、前記第１メタルゲート電極用の第２金属膜と前記第２金属膜上のシリコン膜とを形成する工程、
（ｂ１２）前記（ｂ１１）工程後、前記シリコン膜および前記第２金属膜をパターニングして、前記第１領域に前記第１メタルゲート電極を、前記第２領域に前記ダミーゲート電極を、それぞれ形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、
前記（ｆ）工程では、前記ダミーゲート電極を形成していた前記第２金属膜を除去して前記第２ゲート絶縁膜を露出させることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９記載の半導体装置の製造方法において、
前記（ｆ）工程では、ウェットエッチングによって前記第２金属膜を除去することを特徴とする半導体装置の製造方法。
【請求項２１】
請求項２０記載の半導体装置の製造方法において、
前記（ｇ）工程では、前記ダミーゲート電極を形成していた前記シリコン膜と前記第２ゲート絶縁膜との間の空洞を前記第１金属膜で埋めるように、前記導電体膜を形成することを特徴とする半導体装置の製造方法。
【請求項１】
ｎチャネル型の第１ＭＩＳＦＥＴを半導体基板の第１領域に有し、ｐチャネル型の第２ＭＩＳＦＥＴを前記半導体基板の第２領域に有する半導体装置の製造方法であって、
（ａ）前記半導体基板を用意する工程、
（ｂ）前記半導体基板上の前記第１領域に、第１ゲート絶縁膜を介して前記第１ＭＩＳＦＥＴ用の第１メタルゲート電極を形成し、前記半導体基板上の前記第２領域に、第２ゲート絶縁膜を介して前記第２ＭＩＳＦＥＴ用のダミーゲート電極を形成する工程、
（ｃ）前記（ｂ）工程後、前記第１ＭＩＳＦＥＴ用のソース・ドレイン領域と、前記第２ＭＩＳＦＥＴ用のソース・ドレイン領域を、それぞれ形成する工程、
（ｄ）前記（ｃ）工程後、前記第１メタルゲート電極および前記ダミーゲート電極を覆うように、前記半導体基板上に第１絶縁膜を形成する工程、
（ｅ）前記（ｄ）工程後、前記第１絶縁膜の一部を除去して、前記ダミーゲート電極を露出させる工程、
（ｆ）前記（ｅ）工程後、前記ダミーゲート電極の少なくとも一部を除去して前記第２ゲート絶縁膜を露出させる工程、
（ｇ）前記第２ゲート絶縁膜上に前記第２ゲート絶縁膜に接する第１金属膜を含む導電体膜を形成して、前記第２ＭＩＳＦＥＴ用の第２メタルゲート電極を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ１）前記第１ＭＩＳＦＥＴのソース・ドレイン領域形成用のイオン注入を行なう工程、
（ｃ２）前記第２ＭＩＳＦＥＴのソース・ドレイン領域形成用のイオン注入を行なう工程、
（ｃ３）前記（ｃ１）工程および前記（ｃ２）工程後、前記（ｃ１）工程および前記（ｃ２）工程でイオン注入された不純物を活性化するための熱処理を行う工程、
を有することを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記ダミーゲート電極の高さは、前記第１メタルゲート電極の高さよりも高く、
前記（ｅ）工程では、前記第１絶縁膜を研磨して前記ダミーゲート電極の上面を露出させ、前記第１メタルゲート電極は露出させないことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記（ｆ）工程では、前記ダミーゲート電極全体を除去することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記（ｇ）工程は、
（ｇ１）前記（ｆ）工程で前記ダミーゲート電極を除去することで形成された凹部を埋めるように前記導電体膜を形成する工程、
（ｇ２）前記（ｇ１）工程後、前記凹部外の前記導電体膜を除去し、前記凹部内に前記導電体膜を残して、前記第２メタルゲート電極を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記第１ゲート絶縁膜および前記第２ゲート絶縁膜は、それぞれＨｆを含有する高誘電率ゲート絶縁膜であることを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ１）前記第１および第２ゲート絶縁膜用で、かつＨｆを含有する第２絶縁膜を、前記半導体基板の前記第１領域および前記第２領域に形成する工程、
（ｂ２）前記（ｂ１）工程後、前記第２絶縁膜上にマスク層を形成する工程、
（ｂ３）前記（ｂ２）工程後、前記第１領域の前記マスク層を除去し、前記第２領域の前記マスク層を残す工程、
（ｂ４）前記（ｂ３）工程後、１族、２族または３族のいずれかに属する元素を含有する第１材料膜を、前記第１領域の前記第２絶縁膜上および前記第２領域の前記マスク層上に形成する工程、
（ｂ５）前記（ｂ４）工程後、熱処理を行って、前記第１領域の前記第２絶縁膜を前記第１材料膜と反応させて前記第１ゲート絶縁膜を形成する工程、
（ｂ６）前記（ｂ５）工程後、前記（ｂ５）工程にて反応しなかった前記第１材料膜を除去する工程、
（ｂ７）前記（ｂ６）工程後、前記第１領域の前記第１ゲート絶縁膜上および前記第２領域の前記マスク層上に、前記第１メタルゲート電極用の第２金属膜を形成する工程、
（ｂ８）前記（ｂ７）工程後、前記第１領域の前記第２金属膜をパターニングして前記第１領域に前記第１メタルゲート電極を、前記第２領域の前記第２金属膜および前記マスク層をパターニングして前記第２領域に前記ダミーゲート電極を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記第１材料膜は、希土類元素を含有することを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記第１材料膜は、ランタンを含有することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記マスク層は、窒化金属膜からなることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記マスク層と前記第２金属膜とは、窒化チタンからなることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ９）前記（ｂ１）工程後で前記（ｂ２）工程後に、前記第１領域および前記第２領域に形成された前記第２絶縁膜上に、Ａｌを含有する第２材料膜を形成する工程、
を更に有し、
前記（ｂ３）工程では、前記第１領域の前記マスク層および前記第２材料膜を除去し、前記第２領域の前記マスク層および前記第２材料膜を残し、
前記（ｂ５）工程では、前記熱処理を行って、前記第１領域の前記第２絶縁膜を前記第１材料膜と反応させて前記第１ゲート絶縁膜を形成し、前記第２領域の前記第２絶縁膜を前記第２材料膜と反応させて前記第２ゲート絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記第２絶縁膜は、ＨｆＯ膜、ＨｆＯＮ膜、ＨｆＳｉＯＮ膜またはＨｆＳｉＯ膜であることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ１０）前記（ｂ７）工程後で、前記（ｂ８）工程前に、前記第２金属膜上にシリコン膜を形成する工程、
を更に有し、
前記（ｂ８）工程では、前記第１領域の前記シリコン膜および前記第２金属膜をパターニングして前記第１領域に前記第１メタルゲート電極を、前記第２領域の前記シリコン膜、前記第２金属膜および前記マスク層をパターニングして前記第２領域に前記ダミーゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記（ｆ）工程では、ウェットエッチングによって前記ダミーゲート電極を除去することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項２記載の半導体装置の製造方法において、
前記（ｅ）工程では、
前記第１絶縁膜の一部を除去して前記第１絶縁膜に開口部を形成し、前記開口部から前記ダミーゲート電極の一部を露出させることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記（ｆ）工程では、
前記開口部を通じて、前記ダミーゲート電極の少なくとも一部を除去して前記第２ゲート絶縁膜を露出させることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ１１）前記第１領域の前記第１ゲート絶縁膜上および前記第２領域の前記第２ゲート絶縁膜上に、前記第１メタルゲート電極用の第２金属膜と前記第２金属膜上のシリコン膜とを形成する工程、
（ｂ１２）前記（ｂ１１）工程後、前記シリコン膜および前記第２金属膜をパターニングして、前記第１領域に前記第１メタルゲート電極を、前記第２領域に前記ダミーゲート電極を、それぞれ形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、
前記（ｆ）工程では、前記ダミーゲート電極を形成していた前記第２金属膜を除去して前記第２ゲート絶縁膜を露出させることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９記載の半導体装置の製造方法において、
前記（ｆ）工程では、ウェットエッチングによって前記第２金属膜を除去することを特徴とする半導体装置の製造方法。
【請求項２１】
請求項２０記載の半導体装置の製造方法において、
前記（ｇ）工程では、前記ダミーゲート電極を形成していた前記シリコン膜と前記第２ゲート絶縁膜との間の空洞を前記第１金属膜で埋めるように、前記導電体膜を形成することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【公開番号】特開２０１２−１３４２１２（Ｐ２０１２−１３４２１２Ａ）
【公開日】平成２４年７月１２日（２０１２．７．１２）
【国際特許分類】
【出願番号】特願２０１０−２８２８８７（Ｐ２０１０−２８２８８７）
【出願日】平成２２年１２月２０日（２０１０．１２．２０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年７月１２日（２０１２．７．１２）
【国際特許分類】
【出願日】平成２２年１２月２０日（２０１０．１２．２０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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