半導体装置
【課題】占有面積の小さい、SGTを用いた2段以上に直列に接続されたCMOSインバータ結合回路を提供する。
【解決手段】CMOSインバータ結合回路は、SGTを用いた2段以上に直列に接続されたCMOSインバータから構成される。複数のCMOSインバータは、基板のソース拡散層106a、107aを共用する。ゲート配線111a〜111f上に形成されるコンタクト121の構造が異なるCMOSインバータが交互に隣接して配置されている。CMOSインバータ同士は、最小間隔で配置されている。CMOSインバータの出力端が次段のCMOSインバータのコンタクト121を介して、次段のCMOSインバータの配線層125に接続される。
【解決手段】CMOSインバータ結合回路は、SGTを用いた2段以上に直列に接続されたCMOSインバータから構成される。複数のCMOSインバータは、基板のソース拡散層106a、107aを共用する。ゲート配線111a〜111f上に形成されるコンタクト121の構造が異なるCMOSインバータが交互に隣接して配置されている。CMOSインバータ同士は、最小間隔で配置されている。CMOSインバータの出力端が次段のCMOSインバータのコンタクト121を介して、次段のCMOSインバータの配線層125に接続される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置に関し、特に柱状半導体を有し、その側壁をチャネル領域とし、ゲート電極がチャネル領域を取り囲むように形成された縦型MOSトランジスタであるSGT(Surrounding Gate Transistor)を用いたCMOSインバータのうち、特に2段以上に直列に接続されたCMOSインバータに関する。
【背景技術】
【0002】
半導体装置の高集積化や高性能化を実現するため、半導体基板の表面に形成された柱状半導体層と、その柱状半導体層の側壁に該柱状半導体層を取り囲むように形成されたゲートと、を有する縦型ゲートトランジスタであるSGT(Surrounding Gate Transistor)が提案された(例えば、特許文献1、非特許文献1)。SGTでは、ドレイン、ゲート、ソースが垂直方向に配置される。このため、SGTは、従来のプレーナー型トランジスタに比べて占有面積を大幅に縮小することができる。
【0003】
SGTを用いたCMOSインバータの一例が特許文献1に開示されている。特許文献1に開示されているCMOSインバータの平面を図37(a)に、図37(a)におけるカットラインA−A’の断面を図37(b)に示す。
【0004】
図37(a)、(b)において、Si基板301にNウェル302およびPウェル303が形成されている。Nウェル302領域にPMOS(Positive Channel Metal-Oxide-Semiconductor)Qpを形成する柱状シリコン層305が形成され、Pウェル303領域にNMOS(Negative Channel Meta-Oxide-Semiconductor)Qnを形成する柱状シリコン層306が形成されている。柱状シリコン層305と306を、それぞれ、取り囲むようにゲート308および素子分離領域304が形成されている。PMOSを形成する柱状シリコン層305の下部に形成されるP+ドレイン拡散層310およびNMOSを形成する柱状シリコン層306の下部に形成されるN+ドレイン拡散層312は出力端子Voutに接続されている。PMOSを形成する柱状シリコン層305の上部に形成されるP+ソース拡散層309は、Vcc配線層314を介して電源電位Vccに接続され、NMOSを形成する柱状シリコン層306の上部に形成されるN+ソース拡散層311は、Vss配線層315を介して接地電位Vssに接続され、PMOSとNMOSの共通のゲート308は入力端子(Vin)316に接続される。このような構成により、CMOSインバータが形成される。
【0005】
2段以上に直列に接続されたCMOSインバータの例として、非特許文献1に開示されている2段CMOSインバータの平面を図38(a)に、図38(a)におけるカットラインA−A’の断面を図38(b)に示す。
【0006】
図38(a)、(b)において、シリコン基板にP+拡散層418とN+拡散層419が形成されている。P+拡散層418には配線層436より電源電位Vccが与えられ、N+拡散層419には配線層435より接地電位Vssが与えられている。P+拡散層418上にはPMOSを構成する柱状シリコン層411〜414が形成されている。N+拡散層419上にはNMOSを構成する柱状シリコン層415〜417が形成されている。1段目のインバータは、柱状シリコン層413、414から構成されるPMOSと、柱状シリコン層415から構成されるNMOSと、から形成されている。これらの柱状シリコン層413、414、415の周囲には共通なゲート422が形成されている。ゲート422には配線層433及びゲート422上に形成されたコンタクト426を通して、この1段目のインバータの入力電圧が与えられる。また、柱状シリコン層413、414、415上に形成されたコンタクト429、430より配線層437に、この1段目のインバータの出力電圧が与えられる。
【0007】
2段目のインバータは、柱状シリコン層411、412により構成されるPMOSと、柱状シリコン層416、417により構成されるNMOSと、から形成されている。柱状シリコン層411、412の周囲にはゲート421が形成されている。柱状シリコン層416、417の周囲にはゲート423が形成されている。ゲート421には配線層437及びゲート上に形成されるコンタクト427を通して、この2段目のインバータの入力電圧が与えられ、ゲート423には配線層437及びゲート上に形成されるコンタクト428を通して、この2段目のインバータの入力電圧が与えられる。また、柱状シリコン層411、412、416、417上に形成されたコンタクト431、432を通して配線層434に、この2段目のインバータの出力電圧が与えられる。
【0008】
この2段インバータでは、電源電位Vccが与えられる配線層436とP+拡散層418とを接続するコンタクト424、及び、接地電位Vssが与えられる配線層435とN+拡散層419とを接続するコンタクト425が占める面積が大きい。このため、この2段インバータの占有面積は大きい。
【0009】
また、2段以上に直列に接続されたCMOSインバータの他の例として、特許文献2に開示されているCMOSインバータチェーンの平面を図39(a)に、図39(a)におけるカットラインA−A’の断面を図39(b)に示す。
【0010】
図39(a)、図39(b)において、シリコン酸化膜(SiO2膜)上に、PMOSを構成する柱状半導体層511、512、515、516、517、518、521、522と、NMOSを構成する柱状半導体層513、514、519、520とが形成されている。1段目のインバータは、柱状半導体層521、522から構成されるPMOSと、柱状半導体層520から構成されるNMOSと、によって形成される。これらの柱状半導体層520、521,522の周囲には共通なゲート530が形成されている。電源電位が配線層535を介してPMOSを構成する柱状半導体層521、522の上部に形成された拡散層に与えられ、接地電位が配線層534を介してNMOSを構成する柱状半導体層520の上部に形成される拡散層に与えられる。2段目のインバータは、柱状半導体層517、518から構成されるPMOSと、柱状半導体層519から構成されるNMOSによって形成される。これらの柱状半導体層517、518、519の周囲には共通なゲート529が形成されている。ゲート529には下部配線層525により入力電位が与えられる。電源電位は配線層533から、PMOSを構成する柱状半導体層517、518の上部に形成されている拡散層に与えられ、接地電位は配線層534からNMOSを構成する柱状半導体層519の上部に形成されている拡散層に与えられる。
【0011】
以上の単位構造の繰り返しにより柱状半導体層511〜522、下部配線層523〜526、ゲート527〜530、配線層531〜535からインバータチェーンを形成する。
【0012】
この従来例においては、回路を構成する拡散層やゲート配線のレイアウトが複雑である。また、NMOSとPMOSが狭い領域に交互に配置されているため、数10nmレベルまで微細化されたデバイスに用いる場合には、集積度の高いインバータを形成することは困難である。また、特許文献2は、並列に形成されるピラーの数を増やすために、図39のインバータ回路全体を並列に接続することを提案している。しかし、この場合には、素子分離領域等の直接デバイスの能力に寄与しない部分まで繰り返し配置されるため、並列に形成されるピラーの数を効率よく増やすことはできない。
【先行技術文献】
【特許文献】
【0013】
【特許文献1】特開平2−188966号公報
【特許文献2】特開2009−38226号公報
【非特許文献】
【0014】
【非特許文献1】S.Watanabe et al.,“A Nobel Circuit Technology with Surrounding Gate Transistor(SGT‘s)for Ultra High Density DRAM’s”,IEEE JSSC,Vol.30,No.9 1995.
【発明の概要】
【発明が解決しようとする課題】
【0015】
以上説明したように、従来提案されていた2段以上に直列に接続されたCMOSインバータの構造は、占有面積の縮小に関して更なる改善の必要がある。
【0016】
本発明は上記の事情を鑑みてなされたもので、占有面積の小さい2段以上に直列に接続されたCMOSインバータを実現することを目的とする。
【課題を解決するための手段】
【0017】
上記目的を達成するため、本発明の第1の観点に係る半導体装置は、少なくとも2段以上のCMOSインバータが結合されたCMOSインバータ結合回路を備えた半導体装置であって、前記CMOSインバータは、ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板に対し垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲート電極が形成された縦型MOSトランジスタから構成されており、前記CMOSインバータ結合回路は、基板上の1列目に配列された複数の縦型MOSトランジスタから構成される1段目の第1のCMOSインバータと2列目に配列された複数の縦型MOSトランジスタから構成される2段目の第2のインバータを含んでおり、前記1列目に配列された複数の縦型MOSトランジスタは、全てのNMOS縦型トランジスタに共通である第1のN+ソース拡散層上に形成される1つ又は複数の第1のNMOS縦型トランジスタと、全てのPMOS縦型トランジスタに共通である第1のP+ソース拡散層上に形成される1つ又は複数の第1のPMOS縦型トランジスタから構成されており、前記第1のN+ソース拡散層と前記第1のP+ソース拡散層は隣接して形成されており、前記第1のN+ソース拡散層には第1の電位が、前記第1のP+ソース拡散層には第2の電位が入力され、前記1つ又は複数の第1のNMOS縦型トランジスタのゲート電極と前記1つ又は複数の第1のPMOS縦型トランジスタのゲート電極は接続されて、第1ゲート配線を形成し、前記第1のゲート配線の端部には、基板上の1列目に配列された複数の縦型MOSトランジスタから構成される1段目の第1のCMOSインバータに入力電圧を入力するための第1のコンタクトが形成され、前記1つ又は複数の第1のNMOS縦型トランジスタを構成する柱状半導体層の上部に形成される第1のN+ドレイン拡散層上には、前記第1のN+ドレイン拡散層と前記第1のインバータの出力電圧を出力する第1の配線層を接続する第2のコンタクトが形成され、前記1つ又は複数の第1のPMOS縦型トランジスタを構成する柱状半導体層の上部に形成される第1のP+ドレイン拡散層上には、前記第1のP+ドレイン拡散層と前記第1のインバータの出力電圧を出力する第1の配線層を接続する第3のコンタクトが形成され、前記2列目に配列された複数の縦型MOSトランジスタは、前記第1のN+ソース拡散層上に形成される1つ又は複数の第2のNMOS縦型トランジスタと、前記第1のP+ソース拡散層上に形成される1つ又は複数の第2のPMOS縦型トランジスタにより形成されており、前記1つ又は複数の第2のNMOS縦型トランジスタのゲート電極と前記1つ又は複数の第2のPMOS縦型トランジスタのゲート電極は接続され、第2ゲート配線を形成し、前記第2のゲート電極上の他方の端部には、基板上の1列目に配列された複数の縦型MOSトランジスタから構成される2段目の第2のCMOSインバータに入力電圧を入力するための第4のコンタクトが形成され、前記第4のコンタクトは前記第1の配線層と接続され、前記1つ又は複数の第2のNMOS縦型トランジスタを構成する柱状半導体層の上部に形成される第2のN+ドレイン拡散層上には、前記第2のN+ドレイン拡散層と前記第2のインバータの出力電圧を出力する第2の配線層を接続する第5のコンタクトが形成され、前記1つ又は複数の第2のPMOS縦型トランジスタを構成する柱状半導体層の上部に形成される第2のP+ドレイン拡散層上には、前記第2のP+ドレイン拡散層と前記第2のインバータの出力電圧を出力する第2の配線層を接続する第6のコンタクトが形成され、前記第1のCMOSインバータと前記第2のCMOSインバータとが交互に結合されている、ことを特徴とする。
【0018】
上記目的を達成するため、本発明の第2の観点に係る半導体装置は、少なくとも2段以上のCMOSインバータが結合されたCMOSインバータ結合回路を備えた半導体装置であって、前記CMOSインバータは、ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板に対し垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲート電極が形成された縦型MOSトランジスタから構成されており、前記CMOSインバータ結合回路は、基板上の1列目に配列された複数の縦型MOSトランジスタから構成される1段目の第1のCMOSインバータと2列目に配列された複数の縦型MOSトランジスタから構成される2段目の第2のインバータを含んでおり、前記1列目に配列された複数の縦型MOSトランジスタは、全てのNMOS縦型トランジスタに共通である第1のN+ソース拡散層上に形成される1つ又は複数の第1のNMOS縦型トランジスタと、全てのPMOS縦型トランジスタに共通である第1のP+ソース拡散層上に形成される1つ又は複数の第1のPMOS縦型トランジスタから構成されており、前記第1のN+ソース拡散層と前記第1のP+ソース拡散層は隣接して形成されており、前記第1のN+ソース拡散層には第1の電位が、前記第1のP+ソース拡散層には第2の電位が入力され、前記1つ又は複数の第1のNMOS縦型トランジスタのゲート電極と前記1つ又は複数の第2のPMOS縦型トランジスタのゲート電極は接続され、第1ゲート配線を形成し、前記第1のゲート配線上には、前記第1のN+ソース拡散層と前記第1のP+ソース拡散層の間に形成される素子分離上の領域において、基板上の1列目に配列された複数の縦型MOSトランジスタから構成される1段目の第1のCMOSインバータに入力電圧を入力するための第1のコンタクトが形成され、前記1つ又は複数の第1のNMOS縦型トランジスタを形成する柱状半導体層の上部に形成される第1のN+ドレイン拡散層上には、前記第1のN+ドレイン拡散層と前記第1のインバータの出力電圧を出力する第1の配線層を接続する第2のコンタクトが形成され、前記1つ又は複数の第1のPMOS縦型トランジスタを構成する柱状半導体層の上部に形成される第1のP+ドレイン拡散層上には、前記第1のP+ドレイン拡散層と前記第1のインバータの出力電圧を出力する第2の配線層を接続する第3のコンタクトが形成され、前記2列目に配列された複数の縦型MOSトランジスタは、前記第1のN+ソース拡散層上に形成される1つ又は複数の第2のNMOS縦型トランジスタと、前記第1のP+ソース拡散層上に形成される1つ又は複数の第2のPMOS縦型トランジスタにより形成されており、前記1つ又は複数の第2のNMOS縦型トランジスタのゲート電極と前記1つ又は複数の第2のPMOS縦型トランジスタのゲート電極は接続され、第2ゲート配線を形成し、前記第2のゲート電極上の一方の端部には、基板上の1列目に配列された複数の縦型MOSトランジスタから構成される2段目の第2のCMOSインバータに入力電圧を入力するための第4のコンタクトが形成され、前記第4のコンタクトは前記第1の配線層と接続され、前記第2のゲート電極上の他方の端部には、基板上の1列目に配列された複数の縦型MOSトランジスタにより構成される2段目の第2のCMOSインバータに入力電圧を入力するための第5のコンタクトが形成され、前記第5のコンタクトは前記第2の配線層と接続され、前記1つ又は複数の第2のNMOS縦型トランジスタを形成する柱状半導体層の上部に形成される第2のN+ドレイン拡散層上には、前記第2のN+ドレイン拡散層と前記第2のインバータの出力電圧を出力する第3の配線層を接続する第6のコンタクトが形成され、前記1つ又は複数の第2のPMOS縦型トランジスタを構成する柱状半導体層の上部に形成される第2のP+ドレイン拡散層上には、前記第2のP+ドレイン拡散層と前記第2のインバータの出力電圧を出力する第3の配線層を接続する第7のコンタクトが形成され、前記第1のCMOSインバータと前記第2のCMOSインバータとが交互に結合されている、ことを特徴とする。
【0019】
上記目的を達成するため、本発明の第3の観点に係る半導体装置は、少なくとも2段以上のCMOSインバータが結合されたCMOSインバータ結合回路を備えた半導体装置であって、前記CMOSインバータは、ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板に対し垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲート電極が形成された縦型MOSトランジスタから構成されており、前記CMOSインバータ結合回路は、基板上の1列目に配列された複数の縦型MOSトランジスタから構成される1段目の第1のCMOSインバータと2列目に配列された複数の縦型MOSトランジスタから構成される2段目の第2のインバータを含んでおり、前記1列目に配列された複数の縦型MOSトランジスタは、全てのNMOS縦型トランジスタに共通である第1のN+ソース拡散層上に形成される1つ又は複数の第1のNMOS縦型トランジスタと、全てのPMOS縦型トランジスタに共通である第1のP+ソース拡散層上に形成される1つ又は複数の第1のPMOS縦型トランジスタから構成されており、前記第1のN+ソース拡散層と前記第1のP+ソース拡散層は隣接して形成されており、前記第1のN+ソース拡散層には第1の電位が、前記第1のP+ソース拡散層には第2の電位が入力され、前記1つ又は複数の第1のNMOS縦型トランジスタのゲート電極と前記1つ又は複数の第1のPMOS縦型トランジスタのゲート電極は接続され、第1ゲート配線を形成し、前記第1のゲート配線上には、前記第1のN+ソース拡散層と前記第1のP+ソース拡散層の間に形成される素子分離上の領域において、基板上の1列目に配列された複数の縦型MOSトランジスタから構成される1段目の第1のCMOSインバータに入力電圧を入力するための第1のコンタクトが形成され、前記1つ又は複数の第1のNMOS縦型トランジスタを形成する柱状半導体層の上部に形成される第1のN+ドレイン拡散層上には、前記第1のN+ドレイン拡散層と前記第1のインバータの出力電圧を出力する第1の配線層を接続する第2のコンタクトが形成され、前記1つ又は複数の第1のPMOS縦型トランジスタを構成する柱状半導体層の上部に形成される第1のP+ドレイン拡散層上には、前記第1のP+ドレイン拡散層と前記第1のインバータの出力電圧を出力する第2の配線層を接続する第3のコンタクトが形成され、前記第1の配線層と前記第2の配線層はそれらより上層に形成される第3の配線層により接続され、前記2列目に配列された複数の縦型MOSトランジスタは、前記第1のN+ソース拡散層上に形成される1つ又は複数の第2のNMOS縦型トランジスタと、前記第1のP+ソース拡散層上に形成される1つ又は複数の第2のPMOS縦型トランジスタにより形成されており、前記1つ又は複数の第2のNMOS縦型トランジスタのゲート電極と前記1つ又は複数の第2のPMOS縦型トランジスタのゲート電極は接続され、第2ゲート配線を形成し、前記第2のゲート電極上の一方の端部には、基板上の1列目に配列された複数の縦型MOSトランジスタから構成される2段目の第2のCMOSインバータに入力電圧を入力するための第4のコンタクトが形成され、前記第4のコンタクトは前記第1の配線層又は前記第2の配線層と接続され、前記1つ又は複数の第2のNMOS縦型トランジスタを形成する柱状半導体層の上部に形成される第2のN+ドレイン拡散層上には、前記第2のN+ドレイン拡散層と前記第2のインバータの出力電圧を出力する第4の配線層を接続する第5のコンタクトが形成され、前記1つ又は複数の第2のPMOS縦型トランジスタを構成する柱状半導体層の上部に形成される第2のP+ドレイン拡散層上には、前記第2のP+ドレイン拡散層と前記第2のインバータの出力電圧を出力する第4の配線層を接続する第6のコンタクトが形成され、前記第1のCMOSインバータと前記第2のCMOSインバータとを交互に結合することを特徴とする。
【発明の効果】
【0020】
本発明によれば、SGTを用いて占有面積の小さい、2段以上に接続されたCMOSインバータを形成することができる。
【図面の簡単な説明】
【0021】
【図1】本発明の第1の実施の形態に係る半導体装置の平面図である。
【図2】(a)と(b)は、第1の実施の形態に係る半導体装置の断面図であり、(a)は、図1のA−A’線での断面、(b)は、図1のB−B’線での断面を示す。
【図3】第1の実施の形態に係る半導体装置の製造方法を説明するための平面図である。
【図4】(a)と(b)は、第1の実施の形態の製造方法を説明するための断面図であり、(a)は、図3のA−A’線での断面、(b)は、図3のB−B’線での断面を示す。
【図5】第1の実施の形態に係る半導体装置の製造方法を示す平面図である。
【図6】(a)と(b)は、第1の実施の形態の製造方法を示す断面図であり、(a)は、図5のA−A’線での断面、(b)は、図5のB−B’線での断面を示す。
【図7】第1の実施の形態に係る半導体装置の製造方法を示す平面図である。
【図8】(a)と(b)は、第1の実施の形態の製造方法を示す断面図であり、(a)は、図7のA−A’線での断面、(b)は、図7のB−B’線での断面を示す。
【図9】第1の実施の形態に係る半導体装置の製造方法を示す平面図である。
【図10】(a)と(b)は、第1の実施の形態の製造方法を示す断面図であり、(a)は、図9のA−A’線での断面、(b)は、図9のB−B’線での断面を示す。
【図11】第1の実施の形態に係る半導体装置の製造方法を説明するための平面図である。
【図12】(a)と(b)は、第1の実施の形態の製造方法を説明するための断面図であり、(a)は、図11のA−A’線での断面、(b)は、図11のB−B’線での断面を示す。
【図13】第1の実施の形態に係る半導体装置の製造方法を説明するための平面図である。
【図14】(a)と(b)は、第1の実施の形態の製造方法を説明するための断面図であり、(a)は、図13のA−A’線での断面、(b)は、図13のB−B’線での断面を示す。
【図15】第1の実施の形態に係る半導体装置の製造方法を説明するための平面図である。
【図16】(a)と(b)は、第1の実施の形態の製造方法を説明するための断面図であり、(a)は、図15のA−A’線での断面、(b)は、図15のB−B’線での断面を示す。
【図17】第1の実施の形態に係る半導体装置の製造方法を説明するための平面図である。
【図18】(a)と(b)は、第1の実施の形態の製造方法を説明するための断面図であり、(a)は、図17のA−A’線での断面、(b)は、図17のB−B’線での断面を示す。
【図19】第1の実施の形態に係る半導体装置の製造方法を説明するための平面図である。
【図20】(a)と(b)は、第1の実施の形態の製造方法を説明するための断面図であり、(a)は、図19のA−A’線での断面、(b)は、図19のB−B’線での断面を示す。
【図21】第1の実施の形態に係る半導体装置の製造方法を説明するための平面図である。
【図22】(a)と(b)は、第1の実施の形態の製造方法を説明するための断面図であり、(a)は、図21のA−A’線での断面、(b)は、図21のB−B’線での断面を示す。
【図23】第1の実施の形態に係る半導体装置の製造方法を説明するための平面図である。
【図24】(a)と(b)は、第1の実施の形態の製造方法を説明するための断面図であり、(a)は、図23のA−A’線での断面、(b)は、図23のB−B’線での断面を示す。
【図25】第1の実施の形態に係る半導体装置の製造方法を説明するための平面図である。
【図26】(a)と(b)は、第1の実施の形態の製造方法を説明するための断面図であり、(a)は、図25のA−A’線での断面、(b)は、図25のB−B’線での断面を示す。
【図27】第1の実施の形態に係る半導体装置の製造方法を説明するための平面図である。
【図28】(a)と(b)は、第1の実施の形態の製造方法を説明するための断面図であり、(a)は、図27のA−A’線での断面、(b)は、図27のB−B’線での断面を示す。
【図29】第1の実施の形態に係る半導体装置の製造方法を説明するための平面図である。
【図30】(a)と(b)は、第1の実施の形態の製造方法を説明するための断面図であり、(a)は、図29のA−A’線での断面、(b)は、図29のB−B’線での断面を示す。
【図31】第1の実施の形態に係る半導体装置の製造方法を説明するための平面図である。
【図32】(a)と(b)は、第1の実施の形態の製造方法を説明するための断面図であり、(a)は、図31のA−A’線での断面、(b)は、図31のB−B’線での断面を示す。
【図33】本発明の第2の実施の形態に係る半導体装置の平面図である。
【図34】(a)と(b)は、第2の実施の形態に係る半導体装置の断面図であり、(a)は、図33のA−A’線での断面、(b)は、図33のB−B’線での断面を示す。
【図35】第2の実施の形態に係る半導体装置の平面図である。
【図36】(a)と(b)は、第2の実施の形態に係る半導体装置の断面図であり、(a)は、図35のA−A’線での断面、(b)は、図35のB−B’線での断面を示す。
【図37】(a)と(b)は、従来の半導体装置の一例の平面図と断面図である。
【図38】(a)と(b)は、従来の半導体装置の他の例の平面図と断面図である。
【図39】(a)と(b)は、従来の半導体装置のさらに他の例の平面図と断面図である。
【発明を実施するための形態】
【0022】
(第1の実施の形態)
図1、図2(a)、図2(b)に本発明の実施の形態1に係る2段以上に直列に接続されたCMOSインバータ結合回路を備えた半導体装置を示す。図1は平面図、図2(a)は図1の切断線A−A’における断面図、図2(b)は図1の切断線B−B’における断面図である。
【0023】
以下に、図1、図2(a)及び図2(b)を参照してこのCMOSインバータ結合回路を備えた半導体装置について説明する。
【0024】
基板上のNMOS領域にN+拡散層106aが形成され、基板上のPMOS領域にP+拡散層107aが形成され、N+拡散層106aとP+拡散層107aは素子分離領域103により分離されている。N+拡散層106aは、CMOSインバータチェーンを構成する全てのインバータの縦型NMOSトランジスタに共通のソース拡散領域として機能し、P+拡散層107aは、CMOSインバータチェーンを構成する全てのインバータの縦型PMOSトランジスタに共通のソース拡散領域として機能する。
【0025】
N+拡散層106aは、Pウェル104に囲まれ、N+拡散層106aに隣接して形成されているP+拡散層107bに、P+拡散層106aの表面に形成されているシリサイド層115aを介して接続されている。動作時、P+拡散層107bには、配線層を介してVss(通常、接地)電位が与えられている。このため、Pウェル104及びN+拡散層106aにはVss電位が与えられる。
【0026】
同様に、P+拡散層107aはNウェル105に囲まれ、P+拡散層107aに隣接して形成されているN+拡散層106bとシリサイド層115bを介して接続されている。動作時、N+拡散層106bには配線層を介してVcc(通常、電源)電位が与えられている。このため、Nウェル105及びP+拡散層107aにはVcc電位が与えられる。
【0027】
N+拡散層106a上にはNMOSを構成する柱状シリコン層101aが形成され、P+拡散層107a上にはPMOSを構成する複数の柱状シリコン層101bが形成される。柱状シリコン層101aと101bとはマトリクス状に配置されている。マトリクスの同一の列の柱状シリコン層101aと101bとはほぼ直線上に配置されている。同一列の柱状シリコン層101aと101bとが、1段のインバータを構成する。また、マトリクスの同一の行の柱状シリコン層101a又は101bはほぼ直線上に配置されている。
【0028】
柱状シリコン層101a、101bをそれぞれ取り囲むようにゲート絶縁膜109が形成されている。また、各列の(1段のインバータを形成する)柱状シリコン層101a、101bを取り囲むようにゲート配線(ゲート電極層)111a〜111fが形成されている。
【0029】
柱状シリコン層101aの下端部は、N+拡散層106aに接続され、N+拡散層が形成されており、柱状シリコン層101aの上端部にはN+上部拡散層112が形成されている。柱状シリコン層101aの下端部のN+拡散層がソース領域として機能し、柱状シリコン層101aの上端部のN+上部拡散層112がドレインとして機能し、ソース領域とドレイン領域の間の部分が、チャネル領域として機能する。
【0030】
柱状シリコン層101bの下端部は、P+拡散層107aに接続され、P+拡散層が形成されており、柱状シリコン層101bの上端部にはP+上部拡散層113が形成されている。柱状シリコン層101bの下端部のP+拡散層がソース領域として機能し、柱状シリコン層101bの上端部のP+上部拡散層113がドレインとして機能し、ソース領域とドレイン領域の間の部分が、チャネル領域として機能する。このチャネル領域をゲート配線111a〜111fが取り囲んでいる。このようにして、SGT(Surrounding Gate Transistor)が形成されている。
【0031】
柱状シリコン層101a、101b、ゲート配線111a〜111f、シリサイド層115a、115bは、絶縁膜117により覆われている。
絶縁膜117には、各インバータの入力用コンタクト(ゲート配線上コンタクト)121(121a〜121f)と出力用コンタクト(柱状シリコン層上コンタクト)122、123とが形成されている。
【0032】
入力用コンタクト121a〜121fは、柱状シリコン層101a、101bの各列の一側方に配置され、ゲート配線111a〜111fにそれぞれ接続されている。入力用コンタクト121の位置は、列毎に反転する。出力用コンタクト層122は、NMOSのシリサイド層115aを介して柱状シリコン層101aの上端部に形成されたN+上部拡散層112に接続されている。出力用コンタクト層123は、PMOSのシリサイド層115bを介して柱状シリコン層101bの上端部に形成されたP+上部拡散層113に電気的に接続されている。
【0033】
絶縁膜117の上には、配線層125(125a〜125g)が形成されている。配線層125a〜125gは、第1段のインバータの入力用コンタクト121aに接続された配線層125aと、各段のインバータのNMOS用出力用コンタクト122とPMOS用出力用コンタクト123とを相互に接続すると共に次段のインバータの入力用コンタクト121b〜121fにそれぞれ接続された配線層125b〜125fと、最終段のインバータの出力用コンタクト122、123を相互に接続すると共に外部回路に接続された配線層125gと、を含む。
【0034】
このような構成において、インバータチェーンの入力電圧は、配線層125aと第1段目のインバータの入力用コンタクト121aを介して第1段目のインバータのゲート配線111aに伝達される。
【0035】
1段目のインバータの出力電圧は、柱状シリコン層101a、101bの上部拡散層112、113の上に形成されている出力用コンタクト122、123に接続されている配線層125bに出力される。この出力電圧は次段のインバータのゲート配線111bの端部に形成される入力用コンタクト121bに入力電圧として入力される。
【0036】
このような基本構成を繰り返すことにより、インバータは互いに直列に接続される。
【0037】
本実施の形態のCMOSインバータの特徴として、全てのインバータはN+拡散層106a及びP+拡散層107aを共通しており、インバータ同士の間に素子分離領域を備えていない。このため、隣接するインバータを構成する柱状シリコン層をほぼ最小間隔で配置することができる。隣接するインバータを構成する柱状シリコン層がほぼ最小間隔で配置された場合、通常、入力端子と出力端子との接続が困難になる問題がある。本実施の形態では、この問題については、入力電圧を与えるゲート配線のコンタクトがゲート配線の異なる側の端部に形成されているインバータを交互に隣接して配置させている。これにより、第n+1段のインバータの入力端子と第n段のインバータの出力端子の、配線層を介した接続が可能になる。このため、2段以上に直列に接続されるCMOSインバータを高集積化することができる。
【0038】
以下に、図1、図2(a)、図2(b)に示した半導体装置の製造方法の一例を図3〜図32を参照して説明する。各工程図において平面図、及び平面図に示す切断線A−A’、切断線B−B’における断面図を示している。断面図(a)はA−A’線における断面図、断面図(b)はB−B’線における断面図を示している。
【0039】
まず、シリコンの基板上に、シリコン窒化膜等のハードマスク層を形成する。次に、ハードマスク層をパターニングして、柱状シリコン層の形成予定領域に、ハードマスク層102を残す。次に、ハードマスク層102をマスクとして、基板の表面領域を所定の厚さだけエッチングして、図3、図4(a)、図4(b)に示されるように、基板上にハードマスク層102及び柱状シリコン層101a、101bを形成する。前述のように、柱状シリコン層101aはNMOSを、柱状シリコン層101bはPMOSを構成する。
【0040】
図5、図6(a)、図6(b)に示されるように、基板上に素子分離領域103を、PMOS領域とNMOS領域との境界領域と、各段のインバータの入力用コンタクト121の形成予定領域と、このCMOSインバータと周囲との境界と、に形成する。素子分離領域103は、例えば、以下の工程で形成される。i)素子分離用の溝を、基板の素子分離領域形成予定領域にエッチング等により形成する、ii)シリカなどの塗布やCVD(Chemical Vapor Deposition)により溝パターンに酸化膜を埋め込む、iii)余分な酸化膜をドライエッチやウェットエッチなどにより取り除く。
【0041】
次に、図7、図8(a)、図8(b)に示されるように、PMOS領域とその側部とをレジスト110aで覆い、イオン注入法などによりボロンなどを基板の露出部分に注入することによりNMOS領域とその側部にPウェル104を形成する。
続いて、レジスト110aを除去し、NMOS領域とその側部とをレジストで覆い、イオン注入法などにより砒素などを基板の露出部分に注入することにより、PMOS領域とその側部にNウェル105を形成する。
【0042】
続いて、図9、図10(a)、図10(b)に示されるように、PMOS領域と、NMOS領域の側部とをレジスト110bで覆い、基板の露出部分にイオン注入法などにより砒素などを注入する。これにより、Pウェル104にN+拡散層106aが形成される。また、Nウェル105に電位を与えるための拡散層部にもN+拡散層106bが形成される。
続いて、レジスト110bを除去し、NMOS領域と、PMOS領域の側部とをレジストで覆い、基板の露出部分にイオン注入法などによりボロンなどを注入する。これにより、Nウェル105にP+拡散層107aが形成される。また、Pウェル104に電位を与えるための拡散層部にもP+拡散層107bが形成される。
また、N+拡散層106a中のN型不純物が柱状シリコン層101aの下端部に拡散することにより、柱状シリコン層101aの下端部がN型となる。同様に、P+拡散層107a中のP型不純物が柱状シリコン層101bの下端部に拡散することにより、柱状シリコン層101bの下端部がP型となる。
【0043】
次に、図11、図12(a)、図12(b)に示されるように、基板表面に、プラズマ酸化膜等の酸化膜を成膜する。続いて、この酸化膜を、ドライエッチやウェットエッチでエッチバックすることにより、ゲート電極と拡散層間の寄生容量を低減するための酸化膜108を拡散層上に形成する。
【0044】
次に、図13、図14(a)、図14(b)に示されるように、ゲート絶縁膜109及びゲート導電膜111を成膜する。ゲート絶縁膜109はシリコン酸化膜やシリコン窒化膜等のHigh−k(高誘電率)膜等により形成される。シリコン酸化膜は、例えば、酸素雰囲気中で基板を加熱することにより、柱状シリコン層の表面を酸化することにより形成される。また、High−k膜は、例えば、CVD法により形成される。また、ゲート導電膜111は、ポリシリコン膜、金属膜やそれらの積層膜により形成される。これらの膜は、例えば、CVD法や、スパッタリングにより形成される。
【0045】
次に、図15、図16(a)、図16(b)に示されるように、ハードマスク層102をストッパとして、ゲート導電膜111をCMP(Chemical Mechanical Polishing)等により平坦化する。
【0046】
続いて、図17、図18(a)、図18(b)に示されるように、ゲート導電膜111をエッチバックし、その厚さを、所望のゲート長に設定する。
【0047】
次に、図19、図20(a)、図20(b)に示されるように、ハードマスク層102をウェットエッチ等により除去する。
【0048】
次に、図21、図22(a)、図22(b)に示されるように、リソグラフィー等を用いて、ゲート導電膜111を、パターニングして、柱状シリコン層のマトリクスの列方向に延びるゲート配線111a〜111fを形成する。
【0049】
次に、図23、図24(a)、図24(b)に示されるように、NMOS領域にイオン注入などにより砒素などを注入することにより、柱状シリコン層101aの上端部にも砒素が注入される。これにより、柱状シリコン層101aの上端部にN+上部拡散層112が形成される。同様に、PMOS領域にイオン注入などによりフッ化ボロン(BF2)などを注入し、柱状シリコン層101bの上端部にP+上記拡散層113を形成する。
【0050】
次に、図25、図26(a)、図26(b)に示されるように、酸化膜や窒化膜などの絶縁膜を成膜し、続いて、これをエッチバックして、柱状シリコン層101a、101bの上端部(N+上部拡散層112,P+上部拡散層113)の側壁(露出している側壁)及びゲート配線111a〜111fの側壁(露出している側壁)に絶縁膜サイドウォール114を形成する。この絶縁膜サイドウォール114により、後工程において形成されるシリサイド層116による柱状シリコン層101a,101bの上端部(N+上部拡散層112,P+上部拡散層113)とゲート配線111a〜111fの上端部との間のショート、及びゲート配線111a〜111fの側壁と基板の表面領域に形成されている拡散層とのショートを防ぐことができる。
【0051】
次に、図27、図28(a)、図28(b)に示されるように、CoやNiなどの金属をスパッタし、続いて、熱処理を行うことにより、拡散層(露出部分)を選択的にシリサイド化して、基板の露出している拡散層上にシリサイド層115a、115bを形成し、柱状シリコン層101aと101bの上部にシリサイド層116を形成する。
【0052】
次に、図29、図30(a)、図30(b)に示されるように、酸化膜等により層間膜(絶縁膜)117を形成する。その後、ゲート配線111a〜111fそれぞれに接続されたゲート配線上コンタクト121a〜121f、N+上部拡散層112にシリサイド層116を介して接続された柱状シリコン層上コンタクト122、P+上部拡散層113にシリサイド層116を介して接続された柱状シリコン層上コンタクト123を形成する。
【0053】
続いて、基板全面に金属膜を真空蒸着、スパッタリング等により形成し、これをパターニングすることにより、図31、図32(a)、図32(b)に示されるように、配線層125a〜125gを形成する。
以上の工程により、図1、図2(a)、図2(b)に示す構成を有する、少なくとも2段以上のCMOSインバータが結合されたCMOSインバータ結合回路を備えた半導体装置が完成する。
【0054】
(第2の実施の形態)
図33、図34に2段以上に直列に接続されたCMOSインバータの他の実施の形態を示す。
【0055】
図33は平面図、図34(a)は図33の平面図のカットラインA−A’における断面図、図34(b)は図33の平面図のカットラインB−B’における断面図である。
以下に、図33及び図34(a)、図34(b)を参照してこのCMOSインバータについて説明する。
【0056】
シリコン製基板の、NMOS領域にN+拡散層206aが形成され、PMOS領域にP+拡散層207aが形成されている。N+拡散層206aとP+拡散層207aとは素子分離領域203により分離されている。
N+拡散層206aはPウェル204に囲まれている。また、N+拡散層206aは、N+拡散層206aに隣接して形成されているP+拡散層207bに、拡散層の表面に形成されているシリサイド層215aを介して接続されている。P+拡散層207bには配線層を介してVss電位が与えられている。このため、Pウェル204及びN+拡散層206aにもVss電位が与えられる。
【0057】
P+拡散層207aはNウェル205に囲まれている。また、P+拡散層207aは、P+拡散層207aに隣接して形成されているN+拡散層206bに、拡散層の表面に形成されているシリサイド層215bを介して接続されている。N+拡散層206bには配線層を介してVcc電位が与えられている。このため、Nウェル205及びP+拡散層207aにもVcc電位が与えられる。
【0058】
N+拡散層206aの上には、NMOSを構成する柱状シリコン層201aが形成されている。また、P+拡散層207aの上にはPMOSを構成する柱状シリコン層201bが形成される。
【0059】
柱状シリコン層201aと201bとはマトリクス状に配置されている。マトリクスの同一の列の柱状シリコン層201aと201bとはほぼ直線上に配置されている。各列の柱状シリコン層201aと201bとが、1段のインバータを構成する。また、マトリクスの同一の行の柱状シリコン層201a又は201bはほぼ直線上に配置されている。
【0060】
各柱状シリコン層201a,201bをそれぞれ取り囲むようにゲート絶縁膜209が形成されている。また、各列の(1段のインバータを形成する)柱状シリコン層201a、201bを取り囲むようにゲート配線211a〜211fが形成されている。
NMOSを構成する柱状シリコン層201aの上端部にはN+上部拡散層212が形成されている。N+上部拡散層212の上には、シリサイド層216が形成されている。
PMOSを構成する柱状シリコン層201bの上端部にはP+上部拡散層213が形成されている。P+上部拡散層213の上には、シリサイド層216が形成されている。
【0061】
柱状シリコン層201a、201b、ゲート配線211a〜211f、シリサイド層216は、絶縁膜217により覆われている。
絶縁膜217には、ゲート配線211a〜211fに至るゲート配線上コンタクト221(221a〜221f)と、各柱状シリコン層201a,201bに電気的に接続している柱状シリコン層上コンタクト222、223とが形成されている。奇数段のインバータに関しては、ゲート配線上コンタクト221は、PMOS領域とNMOS領域を区分する素子分離領域203の上に配置され、偶数段のインバータに関しては、ゲート配線上コンタクト221は、柱状シリコン層の列の両側に配置される。
【0062】
絶縁膜217の上には、配線層225(225a〜225j)が形成されている。
【0063】
配線層225は、第1段のインバータのゲート配線上コンタクト221aに接続された配線層225aと、奇数段のインバータの柱状シリコン層上コンタクト223を相互に接続すると共に次段のインバータのゲート配線上コンタクト221bに接続された配線層225b、225cと、奇数段のインバータの柱状シリコン層上コンタクト222を相互に接続すると共に次段のインバータのゲート配線上コンタクト221cに接続された配線層225cと、偶数段のインバータの柱状シリコン層上コンタクト222を相互に接続すると共に次段のインバータの素子分離領域203上のゲート配線上コンタクト221dに接続された配線層225dと、を含む。
【0064】
このような構成において、インバータチェーンの入力電圧は、配線層225aとゲート配線上コンタクト221aを介して第1段目のインバータのゲート配線211aに伝達される。
1段目のインバータの出力電圧は、柱状シリコン層201aのN+上部拡散層212上に形成される柱状シリコン層上コンタクト222が接続している配線層225c、及び柱状シリコン層201bのP+上部拡散層213上に形成される柱状シリコン層上コンタクト223が接続している配線層225bに出力される。この出力電圧は次段のインバータのゲート配線211bの両端部に形成されるゲート配線上コンタクト221c、221bにそれぞれ入力電圧として入力される。
以後、同様の動作が繰り返される。第6段のインバータの出力が、このCMOSインバータ結合回路の出力となる。
【0065】
本実施形態の特徴として、全てのインバータはN+拡散層206a及びP+拡散層207aを共有する。従って、インバータの間に素子分離を形成する必要がない。従って、隣接するインバータを構成する柱状シリコン層をほぼ最小間隔で配置することができる。隣接するインバータを構成する柱状シリコン層がほぼ最小間隔で配置された場合、通常、入力端子と接続端子の配線層を介した接続が困難になる。しかし、本実施の形態では、入力電圧を与えるゲート配線上コンタクト221がNMOS領域とPMOS領域の間に形成されるインバータと、ゲート配線の両端に形成されるインバータとを交互に隣接して配置することにより、入力端子と出力端子との配線層を介した接続が容易に可能になる。このため、2段以上に直列に接続されるCMOSインバータを高集積化することができる。
【0066】
本実施の形態においては、NMOSを構成する柱状シリコン層201a上部のドレイン拡散層からの出力が配線層225c、225f、225iに出力され、PMOSを構成する柱状シリコン層201b上部のドレイン拡散層からの出力が配線層225b、225e、225hに出力され、別々に次段のゲート配線に入力している。この発明は、これに限定されず、図35、図36(a)、(b)に示すように配線層225b、225e、225hと配線層225c、225f、225iをそれぞれ上層の配線層227、及び上層配線層227への配線層上コンタクト226を用いることにより、直接接続することもできる。この場合には次段のゲートへの入力をゲートの両端に形成されるコンタクトから行う必要はなく、図35、図36(a)、(b)に示すようにゲートの片側の端部にのみコンタクトが形成されてもよい。
上記実施の形態では、半導体として、シリコンを使用する例を示したが、縦型MOSトランジスタを形成可能ならば、ゲルマニウム、化合物半導体等を使用することも可能である。
上述した物質名は例示であり、限定されるものではない。
【符号の説明】
【0067】
101a、101b、201a、201b:柱状シリコン層
102:ハードマスク層
103、203:素子分離領域
104、204:Pウェル
105、205:Nウェル
106a、106b、206a、206b:N+拡散層
107a、107b、207a、207b:P+拡散層
108:酸化膜
109、209:ゲート絶縁膜
110a、110b:レジスト
111:ゲート導電膜
111a〜111f、211a〜211f:ゲート配線
112、212:N+上部拡散層
113、213:P+上部拡散層
114:絶縁膜サイドウォール
115a、115b、215a、215b、116、216:シリサイド層
121、121a〜121f、221a〜221f:ゲート配線上コンタクト
122、123、222、223:柱状シリコン層上コンタクト
125、125a〜125g、225、225a〜225j:配線層
226:配線層上コンタクト
227:上層配線層
301:Si基板
302:Nウェル
303:Pウェル
304:素子分離領域
305、306:柱状シリコン層
308:ゲート
309:P+ソース拡散層
310:P+ドレイン拡散層
311:N+ソース拡散層
312:N+ドレイン拡散層
314:Vcc配線層
315:Vss配線層
316:入力端子Vin
411〜417:柱状シリコン層
418:P+拡散層
419:N+拡散層
421〜423:ゲート
424〜432:コンタクト
433〜437:配線層
511〜522:柱状半導体層
523〜526:下部配線層
527〜530:ゲート
531〜535:配線層
【技術分野】
【0001】
本発明は半導体装置に関し、特に柱状半導体を有し、その側壁をチャネル領域とし、ゲート電極がチャネル領域を取り囲むように形成された縦型MOSトランジスタであるSGT(Surrounding Gate Transistor)を用いたCMOSインバータのうち、特に2段以上に直列に接続されたCMOSインバータに関する。
【背景技術】
【0002】
半導体装置の高集積化や高性能化を実現するため、半導体基板の表面に形成された柱状半導体層と、その柱状半導体層の側壁に該柱状半導体層を取り囲むように形成されたゲートと、を有する縦型ゲートトランジスタであるSGT(Surrounding Gate Transistor)が提案された(例えば、特許文献1、非特許文献1)。SGTでは、ドレイン、ゲート、ソースが垂直方向に配置される。このため、SGTは、従来のプレーナー型トランジスタに比べて占有面積を大幅に縮小することができる。
【0003】
SGTを用いたCMOSインバータの一例が特許文献1に開示されている。特許文献1に開示されているCMOSインバータの平面を図37(a)に、図37(a)におけるカットラインA−A’の断面を図37(b)に示す。
【0004】
図37(a)、(b)において、Si基板301にNウェル302およびPウェル303が形成されている。Nウェル302領域にPMOS(Positive Channel Metal-Oxide-Semiconductor)Qpを形成する柱状シリコン層305が形成され、Pウェル303領域にNMOS(Negative Channel Meta-Oxide-Semiconductor)Qnを形成する柱状シリコン層306が形成されている。柱状シリコン層305と306を、それぞれ、取り囲むようにゲート308および素子分離領域304が形成されている。PMOSを形成する柱状シリコン層305の下部に形成されるP+ドレイン拡散層310およびNMOSを形成する柱状シリコン層306の下部に形成されるN+ドレイン拡散層312は出力端子Voutに接続されている。PMOSを形成する柱状シリコン層305の上部に形成されるP+ソース拡散層309は、Vcc配線層314を介して電源電位Vccに接続され、NMOSを形成する柱状シリコン層306の上部に形成されるN+ソース拡散層311は、Vss配線層315を介して接地電位Vssに接続され、PMOSとNMOSの共通のゲート308は入力端子(Vin)316に接続される。このような構成により、CMOSインバータが形成される。
【0005】
2段以上に直列に接続されたCMOSインバータの例として、非特許文献1に開示されている2段CMOSインバータの平面を図38(a)に、図38(a)におけるカットラインA−A’の断面を図38(b)に示す。
【0006】
図38(a)、(b)において、シリコン基板にP+拡散層418とN+拡散層419が形成されている。P+拡散層418には配線層436より電源電位Vccが与えられ、N+拡散層419には配線層435より接地電位Vssが与えられている。P+拡散層418上にはPMOSを構成する柱状シリコン層411〜414が形成されている。N+拡散層419上にはNMOSを構成する柱状シリコン層415〜417が形成されている。1段目のインバータは、柱状シリコン層413、414から構成されるPMOSと、柱状シリコン層415から構成されるNMOSと、から形成されている。これらの柱状シリコン層413、414、415の周囲には共通なゲート422が形成されている。ゲート422には配線層433及びゲート422上に形成されたコンタクト426を通して、この1段目のインバータの入力電圧が与えられる。また、柱状シリコン層413、414、415上に形成されたコンタクト429、430より配線層437に、この1段目のインバータの出力電圧が与えられる。
【0007】
2段目のインバータは、柱状シリコン層411、412により構成されるPMOSと、柱状シリコン層416、417により構成されるNMOSと、から形成されている。柱状シリコン層411、412の周囲にはゲート421が形成されている。柱状シリコン層416、417の周囲にはゲート423が形成されている。ゲート421には配線層437及びゲート上に形成されるコンタクト427を通して、この2段目のインバータの入力電圧が与えられ、ゲート423には配線層437及びゲート上に形成されるコンタクト428を通して、この2段目のインバータの入力電圧が与えられる。また、柱状シリコン層411、412、416、417上に形成されたコンタクト431、432を通して配線層434に、この2段目のインバータの出力電圧が与えられる。
【0008】
この2段インバータでは、電源電位Vccが与えられる配線層436とP+拡散層418とを接続するコンタクト424、及び、接地電位Vssが与えられる配線層435とN+拡散層419とを接続するコンタクト425が占める面積が大きい。このため、この2段インバータの占有面積は大きい。
【0009】
また、2段以上に直列に接続されたCMOSインバータの他の例として、特許文献2に開示されているCMOSインバータチェーンの平面を図39(a)に、図39(a)におけるカットラインA−A’の断面を図39(b)に示す。
【0010】
図39(a)、図39(b)において、シリコン酸化膜(SiO2膜)上に、PMOSを構成する柱状半導体層511、512、515、516、517、518、521、522と、NMOSを構成する柱状半導体層513、514、519、520とが形成されている。1段目のインバータは、柱状半導体層521、522から構成されるPMOSと、柱状半導体層520から構成されるNMOSと、によって形成される。これらの柱状半導体層520、521,522の周囲には共通なゲート530が形成されている。電源電位が配線層535を介してPMOSを構成する柱状半導体層521、522の上部に形成された拡散層に与えられ、接地電位が配線層534を介してNMOSを構成する柱状半導体層520の上部に形成される拡散層に与えられる。2段目のインバータは、柱状半導体層517、518から構成されるPMOSと、柱状半導体層519から構成されるNMOSによって形成される。これらの柱状半導体層517、518、519の周囲には共通なゲート529が形成されている。ゲート529には下部配線層525により入力電位が与えられる。電源電位は配線層533から、PMOSを構成する柱状半導体層517、518の上部に形成されている拡散層に与えられ、接地電位は配線層534からNMOSを構成する柱状半導体層519の上部に形成されている拡散層に与えられる。
【0011】
以上の単位構造の繰り返しにより柱状半導体層511〜522、下部配線層523〜526、ゲート527〜530、配線層531〜535からインバータチェーンを形成する。
【0012】
この従来例においては、回路を構成する拡散層やゲート配線のレイアウトが複雑である。また、NMOSとPMOSが狭い領域に交互に配置されているため、数10nmレベルまで微細化されたデバイスに用いる場合には、集積度の高いインバータを形成することは困難である。また、特許文献2は、並列に形成されるピラーの数を増やすために、図39のインバータ回路全体を並列に接続することを提案している。しかし、この場合には、素子分離領域等の直接デバイスの能力に寄与しない部分まで繰り返し配置されるため、並列に形成されるピラーの数を効率よく増やすことはできない。
【先行技術文献】
【特許文献】
【0013】
【特許文献1】特開平2−188966号公報
【特許文献2】特開2009−38226号公報
【非特許文献】
【0014】
【非特許文献1】S.Watanabe et al.,“A Nobel Circuit Technology with Surrounding Gate Transistor(SGT‘s)for Ultra High Density DRAM’s”,IEEE JSSC,Vol.30,No.9 1995.
【発明の概要】
【発明が解決しようとする課題】
【0015】
以上説明したように、従来提案されていた2段以上に直列に接続されたCMOSインバータの構造は、占有面積の縮小に関して更なる改善の必要がある。
【0016】
本発明は上記の事情を鑑みてなされたもので、占有面積の小さい2段以上に直列に接続されたCMOSインバータを実現することを目的とする。
【課題を解決するための手段】
【0017】
上記目的を達成するため、本発明の第1の観点に係る半導体装置は、少なくとも2段以上のCMOSインバータが結合されたCMOSインバータ結合回路を備えた半導体装置であって、前記CMOSインバータは、ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板に対し垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲート電極が形成された縦型MOSトランジスタから構成されており、前記CMOSインバータ結合回路は、基板上の1列目に配列された複数の縦型MOSトランジスタから構成される1段目の第1のCMOSインバータと2列目に配列された複数の縦型MOSトランジスタから構成される2段目の第2のインバータを含んでおり、前記1列目に配列された複数の縦型MOSトランジスタは、全てのNMOS縦型トランジスタに共通である第1のN+ソース拡散層上に形成される1つ又は複数の第1のNMOS縦型トランジスタと、全てのPMOS縦型トランジスタに共通である第1のP+ソース拡散層上に形成される1つ又は複数の第1のPMOS縦型トランジスタから構成されており、前記第1のN+ソース拡散層と前記第1のP+ソース拡散層は隣接して形成されており、前記第1のN+ソース拡散層には第1の電位が、前記第1のP+ソース拡散層には第2の電位が入力され、前記1つ又は複数の第1のNMOS縦型トランジスタのゲート電極と前記1つ又は複数の第1のPMOS縦型トランジスタのゲート電極は接続されて、第1ゲート配線を形成し、前記第1のゲート配線の端部には、基板上の1列目に配列された複数の縦型MOSトランジスタから構成される1段目の第1のCMOSインバータに入力電圧を入力するための第1のコンタクトが形成され、前記1つ又は複数の第1のNMOS縦型トランジスタを構成する柱状半導体層の上部に形成される第1のN+ドレイン拡散層上には、前記第1のN+ドレイン拡散層と前記第1のインバータの出力電圧を出力する第1の配線層を接続する第2のコンタクトが形成され、前記1つ又は複数の第1のPMOS縦型トランジスタを構成する柱状半導体層の上部に形成される第1のP+ドレイン拡散層上には、前記第1のP+ドレイン拡散層と前記第1のインバータの出力電圧を出力する第1の配線層を接続する第3のコンタクトが形成され、前記2列目に配列された複数の縦型MOSトランジスタは、前記第1のN+ソース拡散層上に形成される1つ又は複数の第2のNMOS縦型トランジスタと、前記第1のP+ソース拡散層上に形成される1つ又は複数の第2のPMOS縦型トランジスタにより形成されており、前記1つ又は複数の第2のNMOS縦型トランジスタのゲート電極と前記1つ又は複数の第2のPMOS縦型トランジスタのゲート電極は接続され、第2ゲート配線を形成し、前記第2のゲート電極上の他方の端部には、基板上の1列目に配列された複数の縦型MOSトランジスタから構成される2段目の第2のCMOSインバータに入力電圧を入力するための第4のコンタクトが形成され、前記第4のコンタクトは前記第1の配線層と接続され、前記1つ又は複数の第2のNMOS縦型トランジスタを構成する柱状半導体層の上部に形成される第2のN+ドレイン拡散層上には、前記第2のN+ドレイン拡散層と前記第2のインバータの出力電圧を出力する第2の配線層を接続する第5のコンタクトが形成され、前記1つ又は複数の第2のPMOS縦型トランジスタを構成する柱状半導体層の上部に形成される第2のP+ドレイン拡散層上には、前記第2のP+ドレイン拡散層と前記第2のインバータの出力電圧を出力する第2の配線層を接続する第6のコンタクトが形成され、前記第1のCMOSインバータと前記第2のCMOSインバータとが交互に結合されている、ことを特徴とする。
【0018】
上記目的を達成するため、本発明の第2の観点に係る半導体装置は、少なくとも2段以上のCMOSインバータが結合されたCMOSインバータ結合回路を備えた半導体装置であって、前記CMOSインバータは、ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板に対し垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲート電極が形成された縦型MOSトランジスタから構成されており、前記CMOSインバータ結合回路は、基板上の1列目に配列された複数の縦型MOSトランジスタから構成される1段目の第1のCMOSインバータと2列目に配列された複数の縦型MOSトランジスタから構成される2段目の第2のインバータを含んでおり、前記1列目に配列された複数の縦型MOSトランジスタは、全てのNMOS縦型トランジスタに共通である第1のN+ソース拡散層上に形成される1つ又は複数の第1のNMOS縦型トランジスタと、全てのPMOS縦型トランジスタに共通である第1のP+ソース拡散層上に形成される1つ又は複数の第1のPMOS縦型トランジスタから構成されており、前記第1のN+ソース拡散層と前記第1のP+ソース拡散層は隣接して形成されており、前記第1のN+ソース拡散層には第1の電位が、前記第1のP+ソース拡散層には第2の電位が入力され、前記1つ又は複数の第1のNMOS縦型トランジスタのゲート電極と前記1つ又は複数の第2のPMOS縦型トランジスタのゲート電極は接続され、第1ゲート配線を形成し、前記第1のゲート配線上には、前記第1のN+ソース拡散層と前記第1のP+ソース拡散層の間に形成される素子分離上の領域において、基板上の1列目に配列された複数の縦型MOSトランジスタから構成される1段目の第1のCMOSインバータに入力電圧を入力するための第1のコンタクトが形成され、前記1つ又は複数の第1のNMOS縦型トランジスタを形成する柱状半導体層の上部に形成される第1のN+ドレイン拡散層上には、前記第1のN+ドレイン拡散層と前記第1のインバータの出力電圧を出力する第1の配線層を接続する第2のコンタクトが形成され、前記1つ又は複数の第1のPMOS縦型トランジスタを構成する柱状半導体層の上部に形成される第1のP+ドレイン拡散層上には、前記第1のP+ドレイン拡散層と前記第1のインバータの出力電圧を出力する第2の配線層を接続する第3のコンタクトが形成され、前記2列目に配列された複数の縦型MOSトランジスタは、前記第1のN+ソース拡散層上に形成される1つ又は複数の第2のNMOS縦型トランジスタと、前記第1のP+ソース拡散層上に形成される1つ又は複数の第2のPMOS縦型トランジスタにより形成されており、前記1つ又は複数の第2のNMOS縦型トランジスタのゲート電極と前記1つ又は複数の第2のPMOS縦型トランジスタのゲート電極は接続され、第2ゲート配線を形成し、前記第2のゲート電極上の一方の端部には、基板上の1列目に配列された複数の縦型MOSトランジスタから構成される2段目の第2のCMOSインバータに入力電圧を入力するための第4のコンタクトが形成され、前記第4のコンタクトは前記第1の配線層と接続され、前記第2のゲート電極上の他方の端部には、基板上の1列目に配列された複数の縦型MOSトランジスタにより構成される2段目の第2のCMOSインバータに入力電圧を入力するための第5のコンタクトが形成され、前記第5のコンタクトは前記第2の配線層と接続され、前記1つ又は複数の第2のNMOS縦型トランジスタを形成する柱状半導体層の上部に形成される第2のN+ドレイン拡散層上には、前記第2のN+ドレイン拡散層と前記第2のインバータの出力電圧を出力する第3の配線層を接続する第6のコンタクトが形成され、前記1つ又は複数の第2のPMOS縦型トランジスタを構成する柱状半導体層の上部に形成される第2のP+ドレイン拡散層上には、前記第2のP+ドレイン拡散層と前記第2のインバータの出力電圧を出力する第3の配線層を接続する第7のコンタクトが形成され、前記第1のCMOSインバータと前記第2のCMOSインバータとが交互に結合されている、ことを特徴とする。
【0019】
上記目的を達成するため、本発明の第3の観点に係る半導体装置は、少なくとも2段以上のCMOSインバータが結合されたCMOSインバータ結合回路を備えた半導体装置であって、前記CMOSインバータは、ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板に対し垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲート電極が形成された縦型MOSトランジスタから構成されており、前記CMOSインバータ結合回路は、基板上の1列目に配列された複数の縦型MOSトランジスタから構成される1段目の第1のCMOSインバータと2列目に配列された複数の縦型MOSトランジスタから構成される2段目の第2のインバータを含んでおり、前記1列目に配列された複数の縦型MOSトランジスタは、全てのNMOS縦型トランジスタに共通である第1のN+ソース拡散層上に形成される1つ又は複数の第1のNMOS縦型トランジスタと、全てのPMOS縦型トランジスタに共通である第1のP+ソース拡散層上に形成される1つ又は複数の第1のPMOS縦型トランジスタから構成されており、前記第1のN+ソース拡散層と前記第1のP+ソース拡散層は隣接して形成されており、前記第1のN+ソース拡散層には第1の電位が、前記第1のP+ソース拡散層には第2の電位が入力され、前記1つ又は複数の第1のNMOS縦型トランジスタのゲート電極と前記1つ又は複数の第1のPMOS縦型トランジスタのゲート電極は接続され、第1ゲート配線を形成し、前記第1のゲート配線上には、前記第1のN+ソース拡散層と前記第1のP+ソース拡散層の間に形成される素子分離上の領域において、基板上の1列目に配列された複数の縦型MOSトランジスタから構成される1段目の第1のCMOSインバータに入力電圧を入力するための第1のコンタクトが形成され、前記1つ又は複数の第1のNMOS縦型トランジスタを形成する柱状半導体層の上部に形成される第1のN+ドレイン拡散層上には、前記第1のN+ドレイン拡散層と前記第1のインバータの出力電圧を出力する第1の配線層を接続する第2のコンタクトが形成され、前記1つ又は複数の第1のPMOS縦型トランジスタを構成する柱状半導体層の上部に形成される第1のP+ドレイン拡散層上には、前記第1のP+ドレイン拡散層と前記第1のインバータの出力電圧を出力する第2の配線層を接続する第3のコンタクトが形成され、前記第1の配線層と前記第2の配線層はそれらより上層に形成される第3の配線層により接続され、前記2列目に配列された複数の縦型MOSトランジスタは、前記第1のN+ソース拡散層上に形成される1つ又は複数の第2のNMOS縦型トランジスタと、前記第1のP+ソース拡散層上に形成される1つ又は複数の第2のPMOS縦型トランジスタにより形成されており、前記1つ又は複数の第2のNMOS縦型トランジスタのゲート電極と前記1つ又は複数の第2のPMOS縦型トランジスタのゲート電極は接続され、第2ゲート配線を形成し、前記第2のゲート電極上の一方の端部には、基板上の1列目に配列された複数の縦型MOSトランジスタから構成される2段目の第2のCMOSインバータに入力電圧を入力するための第4のコンタクトが形成され、前記第4のコンタクトは前記第1の配線層又は前記第2の配線層と接続され、前記1つ又は複数の第2のNMOS縦型トランジスタを形成する柱状半導体層の上部に形成される第2のN+ドレイン拡散層上には、前記第2のN+ドレイン拡散層と前記第2のインバータの出力電圧を出力する第4の配線層を接続する第5のコンタクトが形成され、前記1つ又は複数の第2のPMOS縦型トランジスタを構成する柱状半導体層の上部に形成される第2のP+ドレイン拡散層上には、前記第2のP+ドレイン拡散層と前記第2のインバータの出力電圧を出力する第4の配線層を接続する第6のコンタクトが形成され、前記第1のCMOSインバータと前記第2のCMOSインバータとを交互に結合することを特徴とする。
【発明の効果】
【0020】
本発明によれば、SGTを用いて占有面積の小さい、2段以上に接続されたCMOSインバータを形成することができる。
【図面の簡単な説明】
【0021】
【図1】本発明の第1の実施の形態に係る半導体装置の平面図である。
【図2】(a)と(b)は、第1の実施の形態に係る半導体装置の断面図であり、(a)は、図1のA−A’線での断面、(b)は、図1のB−B’線での断面を示す。
【図3】第1の実施の形態に係る半導体装置の製造方法を説明するための平面図である。
【図4】(a)と(b)は、第1の実施の形態の製造方法を説明するための断面図であり、(a)は、図3のA−A’線での断面、(b)は、図3のB−B’線での断面を示す。
【図5】第1の実施の形態に係る半導体装置の製造方法を示す平面図である。
【図6】(a)と(b)は、第1の実施の形態の製造方法を示す断面図であり、(a)は、図5のA−A’線での断面、(b)は、図5のB−B’線での断面を示す。
【図7】第1の実施の形態に係る半導体装置の製造方法を示す平面図である。
【図8】(a)と(b)は、第1の実施の形態の製造方法を示す断面図であり、(a)は、図7のA−A’線での断面、(b)は、図7のB−B’線での断面を示す。
【図9】第1の実施の形態に係る半導体装置の製造方法を示す平面図である。
【図10】(a)と(b)は、第1の実施の形態の製造方法を示す断面図であり、(a)は、図9のA−A’線での断面、(b)は、図9のB−B’線での断面を示す。
【図11】第1の実施の形態に係る半導体装置の製造方法を説明するための平面図である。
【図12】(a)と(b)は、第1の実施の形態の製造方法を説明するための断面図であり、(a)は、図11のA−A’線での断面、(b)は、図11のB−B’線での断面を示す。
【図13】第1の実施の形態に係る半導体装置の製造方法を説明するための平面図である。
【図14】(a)と(b)は、第1の実施の形態の製造方法を説明するための断面図であり、(a)は、図13のA−A’線での断面、(b)は、図13のB−B’線での断面を示す。
【図15】第1の実施の形態に係る半導体装置の製造方法を説明するための平面図である。
【図16】(a)と(b)は、第1の実施の形態の製造方法を説明するための断面図であり、(a)は、図15のA−A’線での断面、(b)は、図15のB−B’線での断面を示す。
【図17】第1の実施の形態に係る半導体装置の製造方法を説明するための平面図である。
【図18】(a)と(b)は、第1の実施の形態の製造方法を説明するための断面図であり、(a)は、図17のA−A’線での断面、(b)は、図17のB−B’線での断面を示す。
【図19】第1の実施の形態に係る半導体装置の製造方法を説明するための平面図である。
【図20】(a)と(b)は、第1の実施の形態の製造方法を説明するための断面図であり、(a)は、図19のA−A’線での断面、(b)は、図19のB−B’線での断面を示す。
【図21】第1の実施の形態に係る半導体装置の製造方法を説明するための平面図である。
【図22】(a)と(b)は、第1の実施の形態の製造方法を説明するための断面図であり、(a)は、図21のA−A’線での断面、(b)は、図21のB−B’線での断面を示す。
【図23】第1の実施の形態に係る半導体装置の製造方法を説明するための平面図である。
【図24】(a)と(b)は、第1の実施の形態の製造方法を説明するための断面図であり、(a)は、図23のA−A’線での断面、(b)は、図23のB−B’線での断面を示す。
【図25】第1の実施の形態に係る半導体装置の製造方法を説明するための平面図である。
【図26】(a)と(b)は、第1の実施の形態の製造方法を説明するための断面図であり、(a)は、図25のA−A’線での断面、(b)は、図25のB−B’線での断面を示す。
【図27】第1の実施の形態に係る半導体装置の製造方法を説明するための平面図である。
【図28】(a)と(b)は、第1の実施の形態の製造方法を説明するための断面図であり、(a)は、図27のA−A’線での断面、(b)は、図27のB−B’線での断面を示す。
【図29】第1の実施の形態に係る半導体装置の製造方法を説明するための平面図である。
【図30】(a)と(b)は、第1の実施の形態の製造方法を説明するための断面図であり、(a)は、図29のA−A’線での断面、(b)は、図29のB−B’線での断面を示す。
【図31】第1の実施の形態に係る半導体装置の製造方法を説明するための平面図である。
【図32】(a)と(b)は、第1の実施の形態の製造方法を説明するための断面図であり、(a)は、図31のA−A’線での断面、(b)は、図31のB−B’線での断面を示す。
【図33】本発明の第2の実施の形態に係る半導体装置の平面図である。
【図34】(a)と(b)は、第2の実施の形態に係る半導体装置の断面図であり、(a)は、図33のA−A’線での断面、(b)は、図33のB−B’線での断面を示す。
【図35】第2の実施の形態に係る半導体装置の平面図である。
【図36】(a)と(b)は、第2の実施の形態に係る半導体装置の断面図であり、(a)は、図35のA−A’線での断面、(b)は、図35のB−B’線での断面を示す。
【図37】(a)と(b)は、従来の半導体装置の一例の平面図と断面図である。
【図38】(a)と(b)は、従来の半導体装置の他の例の平面図と断面図である。
【図39】(a)と(b)は、従来の半導体装置のさらに他の例の平面図と断面図である。
【発明を実施するための形態】
【0022】
(第1の実施の形態)
図1、図2(a)、図2(b)に本発明の実施の形態1に係る2段以上に直列に接続されたCMOSインバータ結合回路を備えた半導体装置を示す。図1は平面図、図2(a)は図1の切断線A−A’における断面図、図2(b)は図1の切断線B−B’における断面図である。
【0023】
以下に、図1、図2(a)及び図2(b)を参照してこのCMOSインバータ結合回路を備えた半導体装置について説明する。
【0024】
基板上のNMOS領域にN+拡散層106aが形成され、基板上のPMOS領域にP+拡散層107aが形成され、N+拡散層106aとP+拡散層107aは素子分離領域103により分離されている。N+拡散層106aは、CMOSインバータチェーンを構成する全てのインバータの縦型NMOSトランジスタに共通のソース拡散領域として機能し、P+拡散層107aは、CMOSインバータチェーンを構成する全てのインバータの縦型PMOSトランジスタに共通のソース拡散領域として機能する。
【0025】
N+拡散層106aは、Pウェル104に囲まれ、N+拡散層106aに隣接して形成されているP+拡散層107bに、P+拡散層106aの表面に形成されているシリサイド層115aを介して接続されている。動作時、P+拡散層107bには、配線層を介してVss(通常、接地)電位が与えられている。このため、Pウェル104及びN+拡散層106aにはVss電位が与えられる。
【0026】
同様に、P+拡散層107aはNウェル105に囲まれ、P+拡散層107aに隣接して形成されているN+拡散層106bとシリサイド層115bを介して接続されている。動作時、N+拡散層106bには配線層を介してVcc(通常、電源)電位が与えられている。このため、Nウェル105及びP+拡散層107aにはVcc電位が与えられる。
【0027】
N+拡散層106a上にはNMOSを構成する柱状シリコン層101aが形成され、P+拡散層107a上にはPMOSを構成する複数の柱状シリコン層101bが形成される。柱状シリコン層101aと101bとはマトリクス状に配置されている。マトリクスの同一の列の柱状シリコン層101aと101bとはほぼ直線上に配置されている。同一列の柱状シリコン層101aと101bとが、1段のインバータを構成する。また、マトリクスの同一の行の柱状シリコン層101a又は101bはほぼ直線上に配置されている。
【0028】
柱状シリコン層101a、101bをそれぞれ取り囲むようにゲート絶縁膜109が形成されている。また、各列の(1段のインバータを形成する)柱状シリコン層101a、101bを取り囲むようにゲート配線(ゲート電極層)111a〜111fが形成されている。
【0029】
柱状シリコン層101aの下端部は、N+拡散層106aに接続され、N+拡散層が形成されており、柱状シリコン層101aの上端部にはN+上部拡散層112が形成されている。柱状シリコン層101aの下端部のN+拡散層がソース領域として機能し、柱状シリコン層101aの上端部のN+上部拡散層112がドレインとして機能し、ソース領域とドレイン領域の間の部分が、チャネル領域として機能する。
【0030】
柱状シリコン層101bの下端部は、P+拡散層107aに接続され、P+拡散層が形成されており、柱状シリコン層101bの上端部にはP+上部拡散層113が形成されている。柱状シリコン層101bの下端部のP+拡散層がソース領域として機能し、柱状シリコン層101bの上端部のP+上部拡散層113がドレインとして機能し、ソース領域とドレイン領域の間の部分が、チャネル領域として機能する。このチャネル領域をゲート配線111a〜111fが取り囲んでいる。このようにして、SGT(Surrounding Gate Transistor)が形成されている。
【0031】
柱状シリコン層101a、101b、ゲート配線111a〜111f、シリサイド層115a、115bは、絶縁膜117により覆われている。
絶縁膜117には、各インバータの入力用コンタクト(ゲート配線上コンタクト)121(121a〜121f)と出力用コンタクト(柱状シリコン層上コンタクト)122、123とが形成されている。
【0032】
入力用コンタクト121a〜121fは、柱状シリコン層101a、101bの各列の一側方に配置され、ゲート配線111a〜111fにそれぞれ接続されている。入力用コンタクト121の位置は、列毎に反転する。出力用コンタクト層122は、NMOSのシリサイド層115aを介して柱状シリコン層101aの上端部に形成されたN+上部拡散層112に接続されている。出力用コンタクト層123は、PMOSのシリサイド層115bを介して柱状シリコン層101bの上端部に形成されたP+上部拡散層113に電気的に接続されている。
【0033】
絶縁膜117の上には、配線層125(125a〜125g)が形成されている。配線層125a〜125gは、第1段のインバータの入力用コンタクト121aに接続された配線層125aと、各段のインバータのNMOS用出力用コンタクト122とPMOS用出力用コンタクト123とを相互に接続すると共に次段のインバータの入力用コンタクト121b〜121fにそれぞれ接続された配線層125b〜125fと、最終段のインバータの出力用コンタクト122、123を相互に接続すると共に外部回路に接続された配線層125gと、を含む。
【0034】
このような構成において、インバータチェーンの入力電圧は、配線層125aと第1段目のインバータの入力用コンタクト121aを介して第1段目のインバータのゲート配線111aに伝達される。
【0035】
1段目のインバータの出力電圧は、柱状シリコン層101a、101bの上部拡散層112、113の上に形成されている出力用コンタクト122、123に接続されている配線層125bに出力される。この出力電圧は次段のインバータのゲート配線111bの端部に形成される入力用コンタクト121bに入力電圧として入力される。
【0036】
このような基本構成を繰り返すことにより、インバータは互いに直列に接続される。
【0037】
本実施の形態のCMOSインバータの特徴として、全てのインバータはN+拡散層106a及びP+拡散層107aを共通しており、インバータ同士の間に素子分離領域を備えていない。このため、隣接するインバータを構成する柱状シリコン層をほぼ最小間隔で配置することができる。隣接するインバータを構成する柱状シリコン層がほぼ最小間隔で配置された場合、通常、入力端子と出力端子との接続が困難になる問題がある。本実施の形態では、この問題については、入力電圧を与えるゲート配線のコンタクトがゲート配線の異なる側の端部に形成されているインバータを交互に隣接して配置させている。これにより、第n+1段のインバータの入力端子と第n段のインバータの出力端子の、配線層を介した接続が可能になる。このため、2段以上に直列に接続されるCMOSインバータを高集積化することができる。
【0038】
以下に、図1、図2(a)、図2(b)に示した半導体装置の製造方法の一例を図3〜図32を参照して説明する。各工程図において平面図、及び平面図に示す切断線A−A’、切断線B−B’における断面図を示している。断面図(a)はA−A’線における断面図、断面図(b)はB−B’線における断面図を示している。
【0039】
まず、シリコンの基板上に、シリコン窒化膜等のハードマスク層を形成する。次に、ハードマスク層をパターニングして、柱状シリコン層の形成予定領域に、ハードマスク層102を残す。次に、ハードマスク層102をマスクとして、基板の表面領域を所定の厚さだけエッチングして、図3、図4(a)、図4(b)に示されるように、基板上にハードマスク層102及び柱状シリコン層101a、101bを形成する。前述のように、柱状シリコン層101aはNMOSを、柱状シリコン層101bはPMOSを構成する。
【0040】
図5、図6(a)、図6(b)に示されるように、基板上に素子分離領域103を、PMOS領域とNMOS領域との境界領域と、各段のインバータの入力用コンタクト121の形成予定領域と、このCMOSインバータと周囲との境界と、に形成する。素子分離領域103は、例えば、以下の工程で形成される。i)素子分離用の溝を、基板の素子分離領域形成予定領域にエッチング等により形成する、ii)シリカなどの塗布やCVD(Chemical Vapor Deposition)により溝パターンに酸化膜を埋め込む、iii)余分な酸化膜をドライエッチやウェットエッチなどにより取り除く。
【0041】
次に、図7、図8(a)、図8(b)に示されるように、PMOS領域とその側部とをレジスト110aで覆い、イオン注入法などによりボロンなどを基板の露出部分に注入することによりNMOS領域とその側部にPウェル104を形成する。
続いて、レジスト110aを除去し、NMOS領域とその側部とをレジストで覆い、イオン注入法などにより砒素などを基板の露出部分に注入することにより、PMOS領域とその側部にNウェル105を形成する。
【0042】
続いて、図9、図10(a)、図10(b)に示されるように、PMOS領域と、NMOS領域の側部とをレジスト110bで覆い、基板の露出部分にイオン注入法などにより砒素などを注入する。これにより、Pウェル104にN+拡散層106aが形成される。また、Nウェル105に電位を与えるための拡散層部にもN+拡散層106bが形成される。
続いて、レジスト110bを除去し、NMOS領域と、PMOS領域の側部とをレジストで覆い、基板の露出部分にイオン注入法などによりボロンなどを注入する。これにより、Nウェル105にP+拡散層107aが形成される。また、Pウェル104に電位を与えるための拡散層部にもP+拡散層107bが形成される。
また、N+拡散層106a中のN型不純物が柱状シリコン層101aの下端部に拡散することにより、柱状シリコン層101aの下端部がN型となる。同様に、P+拡散層107a中のP型不純物が柱状シリコン層101bの下端部に拡散することにより、柱状シリコン層101bの下端部がP型となる。
【0043】
次に、図11、図12(a)、図12(b)に示されるように、基板表面に、プラズマ酸化膜等の酸化膜を成膜する。続いて、この酸化膜を、ドライエッチやウェットエッチでエッチバックすることにより、ゲート電極と拡散層間の寄生容量を低減するための酸化膜108を拡散層上に形成する。
【0044】
次に、図13、図14(a)、図14(b)に示されるように、ゲート絶縁膜109及びゲート導電膜111を成膜する。ゲート絶縁膜109はシリコン酸化膜やシリコン窒化膜等のHigh−k(高誘電率)膜等により形成される。シリコン酸化膜は、例えば、酸素雰囲気中で基板を加熱することにより、柱状シリコン層の表面を酸化することにより形成される。また、High−k膜は、例えば、CVD法により形成される。また、ゲート導電膜111は、ポリシリコン膜、金属膜やそれらの積層膜により形成される。これらの膜は、例えば、CVD法や、スパッタリングにより形成される。
【0045】
次に、図15、図16(a)、図16(b)に示されるように、ハードマスク層102をストッパとして、ゲート導電膜111をCMP(Chemical Mechanical Polishing)等により平坦化する。
【0046】
続いて、図17、図18(a)、図18(b)に示されるように、ゲート導電膜111をエッチバックし、その厚さを、所望のゲート長に設定する。
【0047】
次に、図19、図20(a)、図20(b)に示されるように、ハードマスク層102をウェットエッチ等により除去する。
【0048】
次に、図21、図22(a)、図22(b)に示されるように、リソグラフィー等を用いて、ゲート導電膜111を、パターニングして、柱状シリコン層のマトリクスの列方向に延びるゲート配線111a〜111fを形成する。
【0049】
次に、図23、図24(a)、図24(b)に示されるように、NMOS領域にイオン注入などにより砒素などを注入することにより、柱状シリコン層101aの上端部にも砒素が注入される。これにより、柱状シリコン層101aの上端部にN+上部拡散層112が形成される。同様に、PMOS領域にイオン注入などによりフッ化ボロン(BF2)などを注入し、柱状シリコン層101bの上端部にP+上記拡散層113を形成する。
【0050】
次に、図25、図26(a)、図26(b)に示されるように、酸化膜や窒化膜などの絶縁膜を成膜し、続いて、これをエッチバックして、柱状シリコン層101a、101bの上端部(N+上部拡散層112,P+上部拡散層113)の側壁(露出している側壁)及びゲート配線111a〜111fの側壁(露出している側壁)に絶縁膜サイドウォール114を形成する。この絶縁膜サイドウォール114により、後工程において形成されるシリサイド層116による柱状シリコン層101a,101bの上端部(N+上部拡散層112,P+上部拡散層113)とゲート配線111a〜111fの上端部との間のショート、及びゲート配線111a〜111fの側壁と基板の表面領域に形成されている拡散層とのショートを防ぐことができる。
【0051】
次に、図27、図28(a)、図28(b)に示されるように、CoやNiなどの金属をスパッタし、続いて、熱処理を行うことにより、拡散層(露出部分)を選択的にシリサイド化して、基板の露出している拡散層上にシリサイド層115a、115bを形成し、柱状シリコン層101aと101bの上部にシリサイド層116を形成する。
【0052】
次に、図29、図30(a)、図30(b)に示されるように、酸化膜等により層間膜(絶縁膜)117を形成する。その後、ゲート配線111a〜111fそれぞれに接続されたゲート配線上コンタクト121a〜121f、N+上部拡散層112にシリサイド層116を介して接続された柱状シリコン層上コンタクト122、P+上部拡散層113にシリサイド層116を介して接続された柱状シリコン層上コンタクト123を形成する。
【0053】
続いて、基板全面に金属膜を真空蒸着、スパッタリング等により形成し、これをパターニングすることにより、図31、図32(a)、図32(b)に示されるように、配線層125a〜125gを形成する。
以上の工程により、図1、図2(a)、図2(b)に示す構成を有する、少なくとも2段以上のCMOSインバータが結合されたCMOSインバータ結合回路を備えた半導体装置が完成する。
【0054】
(第2の実施の形態)
図33、図34に2段以上に直列に接続されたCMOSインバータの他の実施の形態を示す。
【0055】
図33は平面図、図34(a)は図33の平面図のカットラインA−A’における断面図、図34(b)は図33の平面図のカットラインB−B’における断面図である。
以下に、図33及び図34(a)、図34(b)を参照してこのCMOSインバータについて説明する。
【0056】
シリコン製基板の、NMOS領域にN+拡散層206aが形成され、PMOS領域にP+拡散層207aが形成されている。N+拡散層206aとP+拡散層207aとは素子分離領域203により分離されている。
N+拡散層206aはPウェル204に囲まれている。また、N+拡散層206aは、N+拡散層206aに隣接して形成されているP+拡散層207bに、拡散層の表面に形成されているシリサイド層215aを介して接続されている。P+拡散層207bには配線層を介してVss電位が与えられている。このため、Pウェル204及びN+拡散層206aにもVss電位が与えられる。
【0057】
P+拡散層207aはNウェル205に囲まれている。また、P+拡散層207aは、P+拡散層207aに隣接して形成されているN+拡散層206bに、拡散層の表面に形成されているシリサイド層215bを介して接続されている。N+拡散層206bには配線層を介してVcc電位が与えられている。このため、Nウェル205及びP+拡散層207aにもVcc電位が与えられる。
【0058】
N+拡散層206aの上には、NMOSを構成する柱状シリコン層201aが形成されている。また、P+拡散層207aの上にはPMOSを構成する柱状シリコン層201bが形成される。
【0059】
柱状シリコン層201aと201bとはマトリクス状に配置されている。マトリクスの同一の列の柱状シリコン層201aと201bとはほぼ直線上に配置されている。各列の柱状シリコン層201aと201bとが、1段のインバータを構成する。また、マトリクスの同一の行の柱状シリコン層201a又は201bはほぼ直線上に配置されている。
【0060】
各柱状シリコン層201a,201bをそれぞれ取り囲むようにゲート絶縁膜209が形成されている。また、各列の(1段のインバータを形成する)柱状シリコン層201a、201bを取り囲むようにゲート配線211a〜211fが形成されている。
NMOSを構成する柱状シリコン層201aの上端部にはN+上部拡散層212が形成されている。N+上部拡散層212の上には、シリサイド層216が形成されている。
PMOSを構成する柱状シリコン層201bの上端部にはP+上部拡散層213が形成されている。P+上部拡散層213の上には、シリサイド層216が形成されている。
【0061】
柱状シリコン層201a、201b、ゲート配線211a〜211f、シリサイド層216は、絶縁膜217により覆われている。
絶縁膜217には、ゲート配線211a〜211fに至るゲート配線上コンタクト221(221a〜221f)と、各柱状シリコン層201a,201bに電気的に接続している柱状シリコン層上コンタクト222、223とが形成されている。奇数段のインバータに関しては、ゲート配線上コンタクト221は、PMOS領域とNMOS領域を区分する素子分離領域203の上に配置され、偶数段のインバータに関しては、ゲート配線上コンタクト221は、柱状シリコン層の列の両側に配置される。
【0062】
絶縁膜217の上には、配線層225(225a〜225j)が形成されている。
【0063】
配線層225は、第1段のインバータのゲート配線上コンタクト221aに接続された配線層225aと、奇数段のインバータの柱状シリコン層上コンタクト223を相互に接続すると共に次段のインバータのゲート配線上コンタクト221bに接続された配線層225b、225cと、奇数段のインバータの柱状シリコン層上コンタクト222を相互に接続すると共に次段のインバータのゲート配線上コンタクト221cに接続された配線層225cと、偶数段のインバータの柱状シリコン層上コンタクト222を相互に接続すると共に次段のインバータの素子分離領域203上のゲート配線上コンタクト221dに接続された配線層225dと、を含む。
【0064】
このような構成において、インバータチェーンの入力電圧は、配線層225aとゲート配線上コンタクト221aを介して第1段目のインバータのゲート配線211aに伝達される。
1段目のインバータの出力電圧は、柱状シリコン層201aのN+上部拡散層212上に形成される柱状シリコン層上コンタクト222が接続している配線層225c、及び柱状シリコン層201bのP+上部拡散層213上に形成される柱状シリコン層上コンタクト223が接続している配線層225bに出力される。この出力電圧は次段のインバータのゲート配線211bの両端部に形成されるゲート配線上コンタクト221c、221bにそれぞれ入力電圧として入力される。
以後、同様の動作が繰り返される。第6段のインバータの出力が、このCMOSインバータ結合回路の出力となる。
【0065】
本実施形態の特徴として、全てのインバータはN+拡散層206a及びP+拡散層207aを共有する。従って、インバータの間に素子分離を形成する必要がない。従って、隣接するインバータを構成する柱状シリコン層をほぼ最小間隔で配置することができる。隣接するインバータを構成する柱状シリコン層がほぼ最小間隔で配置された場合、通常、入力端子と接続端子の配線層を介した接続が困難になる。しかし、本実施の形態では、入力電圧を与えるゲート配線上コンタクト221がNMOS領域とPMOS領域の間に形成されるインバータと、ゲート配線の両端に形成されるインバータとを交互に隣接して配置することにより、入力端子と出力端子との配線層を介した接続が容易に可能になる。このため、2段以上に直列に接続されるCMOSインバータを高集積化することができる。
【0066】
本実施の形態においては、NMOSを構成する柱状シリコン層201a上部のドレイン拡散層からの出力が配線層225c、225f、225iに出力され、PMOSを構成する柱状シリコン層201b上部のドレイン拡散層からの出力が配線層225b、225e、225hに出力され、別々に次段のゲート配線に入力している。この発明は、これに限定されず、図35、図36(a)、(b)に示すように配線層225b、225e、225hと配線層225c、225f、225iをそれぞれ上層の配線層227、及び上層配線層227への配線層上コンタクト226を用いることにより、直接接続することもできる。この場合には次段のゲートへの入力をゲートの両端に形成されるコンタクトから行う必要はなく、図35、図36(a)、(b)に示すようにゲートの片側の端部にのみコンタクトが形成されてもよい。
上記実施の形態では、半導体として、シリコンを使用する例を示したが、縦型MOSトランジスタを形成可能ならば、ゲルマニウム、化合物半導体等を使用することも可能である。
上述した物質名は例示であり、限定されるものではない。
【符号の説明】
【0067】
101a、101b、201a、201b:柱状シリコン層
102:ハードマスク層
103、203:素子分離領域
104、204:Pウェル
105、205:Nウェル
106a、106b、206a、206b:N+拡散層
107a、107b、207a、207b:P+拡散層
108:酸化膜
109、209:ゲート絶縁膜
110a、110b:レジスト
111:ゲート導電膜
111a〜111f、211a〜211f:ゲート配線
112、212:N+上部拡散層
113、213:P+上部拡散層
114:絶縁膜サイドウォール
115a、115b、215a、215b、116、216:シリサイド層
121、121a〜121f、221a〜221f:ゲート配線上コンタクト
122、123、222、223:柱状シリコン層上コンタクト
125、125a〜125g、225、225a〜225j:配線層
226:配線層上コンタクト
227:上層配線層
301:Si基板
302:Nウェル
303:Pウェル
304:素子分離領域
305、306:柱状シリコン層
308:ゲート
309:P+ソース拡散層
310:P+ドレイン拡散層
311:N+ソース拡散層
312:N+ドレイン拡散層
314:Vcc配線層
315:Vss配線層
316:入力端子Vin
411〜417:柱状シリコン層
418:P+拡散層
419:N+拡散層
421〜423:ゲート
424〜432:コンタクト
433〜437:配線層
511〜522:柱状半導体層
523〜526:下部配線層
527〜530:ゲート
531〜535:配線層
【特許請求の範囲】
【請求項1】
少なくとも2段以上のCMOSインバータが結合されたCMOSインバータ結合回路を備えた半導体装置であって、
前記CMOSインバータは、ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板に対し垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲート電極が形成された縦型MOSトランジスタから構成されており、
前記CMOSインバータ結合回路は、基板上の1列目に配列された複数の縦型MOSトランジスタから構成される1段目の第1のCMOSインバータと2列目に配列された複数の縦型MOSトランジスタから構成される2段目の第2のインバータを含んでおり、
前記1列目に配列された複数の縦型MOSトランジスタは、全てのNMOS縦型トランジスタに共通である第1のN+ソース拡散層上に形成される1つ又は複数の第1のNMOS縦型トランジスタと、全てのPMOS縦型トランジスタに共通である第1のP+ソース拡散層上に形成される1つ又は複数の第1のPMOS縦型トランジスタから構成されており、
前記第1のN+ソース拡散層と前記第1のP+ソース拡散層は隣接して形成されており、
前記第1のN+ソース拡散層には第1の電位が、前記第1のP+ソース拡散層には第2の電位が入力され、
前記1つ又は複数の第1のNMOS縦型トランジスタのゲート電極と前記1つ又は複数の第1のPMOS縦型トランジスタのゲート電極は接続されて、第1ゲート配線を形成し、
前記第1のゲート配線の端部には、基板上の1列目に配列された複数の縦型MOSトランジスタから構成される1段目の第1のCMOSインバータに入力電圧を入力するための第1のコンタクトが形成され、
前記1つ又は複数の第1のNMOS縦型トランジスタを構成する柱状半導体層の上部に形成される第1のN+ドレイン拡散層上には、前記第1のN+ドレイン拡散層と前記第1のインバータの出力電圧を出力する第1の配線層を接続する第2のコンタクトが形成され、
前記1つ又は複数の第1のPMOS縦型トランジスタを構成する柱状半導体層の上部に形成される第1のP+ドレイン拡散層上には、前記第1のP+ドレイン拡散層と前記第1のインバータの出力電圧を出力する第1の配線層を接続する第3のコンタクトが形成され、
前記2列目に配列された複数の縦型MOSトランジスタは、前記第1のN+ソース拡散層上に形成される1つ又は複数の第2のNMOS縦型トランジスタと、前記第1のP+ソース拡散層上に形成される1つ又は複数の第2のPMOS縦型トランジスタにより形成されており、
前記1つ又は複数の第2のNMOS縦型トランジスタのゲート電極と前記1つ又は複数の第2のPMOS縦型トランジスタのゲート電極は接続され、第2ゲート配線を形成し、
前記第2のゲート電極上の他方の端部には、基板上の1列目に配列された複数の縦型MOSトランジスタから構成される2段目の第2のCMOSインバータに入力電圧を入力するための第4のコンタクトが形成され、
前記第4のコンタクトは前記第1の配線層と接続され、
前記1つ又は複数の第2のNMOS縦型トランジスタを構成する柱状半導体層の上部に形成される第2のN+ドレイン拡散層上には、前記第2のN+ドレイン拡散層と前記第2のインバータの出力電圧を出力する第2の配線層を接続する第5のコンタクトが形成され、
前記1つ又は複数の第2のPMOS縦型トランジスタを構成する柱状半導体層の上部に形成される第2のP+ドレイン拡散層上には、前記第2のP+ドレイン拡散層と前記第2のインバータの出力電圧を出力する第2の配線層を接続する第6のコンタクトが形成され、
前記第1のCMOSインバータと前記第2のCMOSインバータとが交互に結合されている、ことを特徴とする半導体装置。
【請求項2】
少なくとも2段以上のCMOSインバータが結合されたCMOSインバータ結合回路を備えた半導体装置であって、
前記CMOSインバータは、ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板に対し垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲート電極が形成された縦型MOSトランジスタから構成されており、
前記CMOSインバータ結合回路は、基板上の1列目に配列された複数の縦型MOSトランジスタから構成される1段目の第1のCMOSインバータと2列目に配列された複数の縦型MOSトランジスタから構成される2段目の第2のインバータを含んでおり、
前記1列目に配列された複数の縦型MOSトランジスタは、全てのNMOS縦型トランジスタに共通である第1のN+ソース拡散層上に形成される1つ又は複数の第1のNMOS縦型トランジスタと、全てのPMOS縦型トランジスタに共通である第1のP+ソース拡散層上に形成される1つ又は複数の第1のPMOS縦型トランジスタから構成されており、
前記第1のN+ソース拡散層と前記第1のP+ソース拡散層は隣接して形成されており、
前記第1のN+ソース拡散層には第1の電位が、前記第1のP+ソース拡散層には第2の電位が入力され、
前記1つ又は複数の第1のNMOS縦型トランジスタのゲート電極と前記1つ又は複数の第2のPMOS縦型トランジスタのゲート電極は接続され、第1ゲート配線を形成し、
前記第1のゲート配線上には、前記第1のN+ソース拡散層と前記第1のP+ソース拡散層の間に形成される素子分離上の領域において、基板上の1列目に配列された複数の縦型MOSトランジスタから構成される1段目の第1のCMOSインバータに入力電圧を入力するための第1のコンタクトが形成され、
前記1つ又は複数の第1のNMOS縦型トランジスタを形成する柱状半導体層の上部に形成される第1のN+ドレイン拡散層上には、前記第1のN+ドレイン拡散層と前記第1のインバータの出力電圧を出力する第1の配線層を接続する第2のコンタクトが形成され、
前記1つ又は複数の第1のPMOS縦型トランジスタを構成する柱状半導体層の上部に形成される第1のP+ドレイン拡散層上には、前記第1のP+ドレイン拡散層と前記第1のインバータの出力電圧を出力する第2の配線層を接続する第3のコンタクトが形成され、
前記2列目に配列された複数の縦型MOSトランジスタは、前記第1のN+ソース拡散層上に形成される1つ又は複数の第2のNMOS縦型トランジスタと、前記第1のP+ソース拡散層上に形成される1つ又は複数の第2のPMOS縦型トランジスタにより形成されており、
前記1つ又は複数の第2のNMOS縦型トランジスタのゲート電極と前記1つ又は複数の第2のPMOS縦型トランジスタのゲート電極は接続され、第2ゲート配線を形成し、
前記第2のゲート電極上の一方の端部には、基板上の1列目に配列された複数の縦型MOSトランジスタから構成される2段目の第2のCMOSインバータに入力電圧を入力するための第4のコンタクトが形成され、
前記第4のコンタクトは前記第1の配線層と接続され、
前記第2のゲート電極上の他方の端部には、基板上の1列目に配列された複数の縦型MOSトランジスタにより構成される2段目の第2のCMOSインバータに入力電圧を入力するための第5のコンタクトが形成され、
前記第5のコンタクトは前記第2の配線層と接続され、
前記1つ又は複数の第2のNMOS縦型トランジスタを形成する柱状半導体層の上部に形成される第2のN+ドレイン拡散層上には、前記第2のN+ドレイン拡散層と前記第2のインバータの出力電圧を出力する第3の配線層を接続する第6のコンタクトが形成され、
前記1つ又は複数の第2のPMOS縦型トランジスタを構成する柱状半導体層の上部に形成される第2のP+ドレイン拡散層上には、前記第2のP+ドレイン拡散層と前記第2のインバータの出力電圧を出力する第3の配線層を接続する第7のコンタクトが形成され、
前記第1のCMOSインバータと前記第2のCMOSインバータとが交互に結合されている、ことを特徴とする半導体装置。
【請求項3】
前記第1の配線層と前記第2の配線層はそれらより上層に形成される第4の配線層により互いに接続されていることを特徴とする請求項2に記載の半導体装置。
【請求項4】
少なくとも2段以上のCMOSインバータが結合されたCMOSインバータ結合回路を備えた半導体装置であって、
前記CMOSインバータは、ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板に対し垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲート電極が形成された縦型MOSトランジスタから構成されており、
前記CMOSインバータ結合回路は、基板上の1列目に配列された複数の縦型MOSトランジスタから構成される1段目の第1のCMOSインバータと2列目に配列された複数の縦型MOSトランジスタから構成される2段目の第2のインバータを含んでおり、
前記1列目に配列された複数の縦型MOSトランジスタは、全てのNMOS縦型トランジスタに共通である第1のN+ソース拡散層上に形成される1つ又は複数の第1のNMOS縦型トランジスタと、全てのPMOS縦型トランジスタに共通である第1のP+ソース拡散層上に形成される1つ又は複数の第1のPMOS縦型トランジスタから構成されており、
前記第1のN+ソース拡散層と前記第1のP+ソース拡散層は隣接して形成されており、
前記第1のN+ソース拡散層には第1の電位が、前記第1のP+ソース拡散層には第2の電位が入力され、
前記1つ又は複数の第1のNMOS縦型トランジスタのゲート電極と前記1つ又は複数の第1のPMOS縦型トランジスタのゲート電極は接続され、第1ゲート配線を形成し、
前記第1のゲート配線上には、前記第1のN+ソース拡散層と前記第1のP+ソース拡散層の間に形成される素子分離上の領域において、基板上の1列目に配列された複数の縦型MOSトランジスタから構成される1段目の第1のCMOSインバータに入力電圧を入力するための第1のコンタクトが形成され、
前記1つ又は複数の第1のNMOS縦型トランジスタを形成する柱状半導体層の上部に形成される第1のN+ドレイン拡散層上には、前記第1のN+ドレイン拡散層と前記第1のインバータの出力電圧を出力する第1の配線層を接続する第2のコンタクトが形成され、
前記1つ又は複数の第1のPMOS縦型トランジスタを構成する柱状半導体層の上部に形成される第1のP+ドレイン拡散層上には、前記第1のP+ドレイン拡散層と前記第1のインバータの出力電圧を出力する第2の配線層を接続する第3のコンタクトが形成され、
前記第1の配線層と前記第2の配線層はそれらより上層に形成される第3の配線層により接続され、
前記2列目に配列された複数の縦型MOSトランジスタは、前記第1のN+ソース拡散層上に形成される1つ又は複数の第2のNMOS縦型トランジスタと、前記第1のP+ソース拡散層上に形成される1つ又は複数の第2のPMOS縦型トランジスタにより形成されており、
前記1つ又は複数の第2のNMOS縦型トランジスタのゲート電極と前記1つ又は複数の第2のPMOS縦型トランジスタのゲート電極は接続され、第2ゲート配線を形成し、
前記第2のゲート電極上の一方の端部には、基板上の1列目に配列された複数の縦型MOSトランジスタにより構成される2段目の第2のCMOSインバータに入力電圧を入力するための第4のコンタクトが形成され、
前記第4のコンタクトは前記第1の配線層又は前記第2の配線層と接続され、
前記1つ又は複数の第2のNMOS縦型トランジスタを形成する柱状半導体層の上部に形成される第2のN+ドレイン拡散層上には、前記第2のN+ドレイン拡散層と前記第2のインバータの出力電圧を出力する第4の配線層を接続する第5のコンタクトが形成され、
前記1つ又は複数の第2のPMOS縦型トランジスタを構成する柱状半導体層の上部に形成される第2のP+ドレイン拡散層上には、前記第2のP+ドレイン拡散層と前記第2のインバータの出力電圧を出力する第4の配線層を接続する第6のコンタクトが形成され、
前記第1のCMOSインバータと前記第2のCMOSインバータを交互に結合することを特徴とする半導体装置。
【請求項1】
少なくとも2段以上のCMOSインバータが結合されたCMOSインバータ結合回路を備えた半導体装置であって、
前記CMOSインバータは、ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板に対し垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲート電極が形成された縦型MOSトランジスタから構成されており、
前記CMOSインバータ結合回路は、基板上の1列目に配列された複数の縦型MOSトランジスタから構成される1段目の第1のCMOSインバータと2列目に配列された複数の縦型MOSトランジスタから構成される2段目の第2のインバータを含んでおり、
前記1列目に配列された複数の縦型MOSトランジスタは、全てのNMOS縦型トランジスタに共通である第1のN+ソース拡散層上に形成される1つ又は複数の第1のNMOS縦型トランジスタと、全てのPMOS縦型トランジスタに共通である第1のP+ソース拡散層上に形成される1つ又は複数の第1のPMOS縦型トランジスタから構成されており、
前記第1のN+ソース拡散層と前記第1のP+ソース拡散層は隣接して形成されており、
前記第1のN+ソース拡散層には第1の電位が、前記第1のP+ソース拡散層には第2の電位が入力され、
前記1つ又は複数の第1のNMOS縦型トランジスタのゲート電極と前記1つ又は複数の第1のPMOS縦型トランジスタのゲート電極は接続されて、第1ゲート配線を形成し、
前記第1のゲート配線の端部には、基板上の1列目に配列された複数の縦型MOSトランジスタから構成される1段目の第1のCMOSインバータに入力電圧を入力するための第1のコンタクトが形成され、
前記1つ又は複数の第1のNMOS縦型トランジスタを構成する柱状半導体層の上部に形成される第1のN+ドレイン拡散層上には、前記第1のN+ドレイン拡散層と前記第1のインバータの出力電圧を出力する第1の配線層を接続する第2のコンタクトが形成され、
前記1つ又は複数の第1のPMOS縦型トランジスタを構成する柱状半導体層の上部に形成される第1のP+ドレイン拡散層上には、前記第1のP+ドレイン拡散層と前記第1のインバータの出力電圧を出力する第1の配線層を接続する第3のコンタクトが形成され、
前記2列目に配列された複数の縦型MOSトランジスタは、前記第1のN+ソース拡散層上に形成される1つ又は複数の第2のNMOS縦型トランジスタと、前記第1のP+ソース拡散層上に形成される1つ又は複数の第2のPMOS縦型トランジスタにより形成されており、
前記1つ又は複数の第2のNMOS縦型トランジスタのゲート電極と前記1つ又は複数の第2のPMOS縦型トランジスタのゲート電極は接続され、第2ゲート配線を形成し、
前記第2のゲート電極上の他方の端部には、基板上の1列目に配列された複数の縦型MOSトランジスタから構成される2段目の第2のCMOSインバータに入力電圧を入力するための第4のコンタクトが形成され、
前記第4のコンタクトは前記第1の配線層と接続され、
前記1つ又は複数の第2のNMOS縦型トランジスタを構成する柱状半導体層の上部に形成される第2のN+ドレイン拡散層上には、前記第2のN+ドレイン拡散層と前記第2のインバータの出力電圧を出力する第2の配線層を接続する第5のコンタクトが形成され、
前記1つ又は複数の第2のPMOS縦型トランジスタを構成する柱状半導体層の上部に形成される第2のP+ドレイン拡散層上には、前記第2のP+ドレイン拡散層と前記第2のインバータの出力電圧を出力する第2の配線層を接続する第6のコンタクトが形成され、
前記第1のCMOSインバータと前記第2のCMOSインバータとが交互に結合されている、ことを特徴とする半導体装置。
【請求項2】
少なくとも2段以上のCMOSインバータが結合されたCMOSインバータ結合回路を備えた半導体装置であって、
前記CMOSインバータは、ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板に対し垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲート電極が形成された縦型MOSトランジスタから構成されており、
前記CMOSインバータ結合回路は、基板上の1列目に配列された複数の縦型MOSトランジスタから構成される1段目の第1のCMOSインバータと2列目に配列された複数の縦型MOSトランジスタから構成される2段目の第2のインバータを含んでおり、
前記1列目に配列された複数の縦型MOSトランジスタは、全てのNMOS縦型トランジスタに共通である第1のN+ソース拡散層上に形成される1つ又は複数の第1のNMOS縦型トランジスタと、全てのPMOS縦型トランジスタに共通である第1のP+ソース拡散層上に形成される1つ又は複数の第1のPMOS縦型トランジスタから構成されており、
前記第1のN+ソース拡散層と前記第1のP+ソース拡散層は隣接して形成されており、
前記第1のN+ソース拡散層には第1の電位が、前記第1のP+ソース拡散層には第2の電位が入力され、
前記1つ又は複数の第1のNMOS縦型トランジスタのゲート電極と前記1つ又は複数の第2のPMOS縦型トランジスタのゲート電極は接続され、第1ゲート配線を形成し、
前記第1のゲート配線上には、前記第1のN+ソース拡散層と前記第1のP+ソース拡散層の間に形成される素子分離上の領域において、基板上の1列目に配列された複数の縦型MOSトランジスタから構成される1段目の第1のCMOSインバータに入力電圧を入力するための第1のコンタクトが形成され、
前記1つ又は複数の第1のNMOS縦型トランジスタを形成する柱状半導体層の上部に形成される第1のN+ドレイン拡散層上には、前記第1のN+ドレイン拡散層と前記第1のインバータの出力電圧を出力する第1の配線層を接続する第2のコンタクトが形成され、
前記1つ又は複数の第1のPMOS縦型トランジスタを構成する柱状半導体層の上部に形成される第1のP+ドレイン拡散層上には、前記第1のP+ドレイン拡散層と前記第1のインバータの出力電圧を出力する第2の配線層を接続する第3のコンタクトが形成され、
前記2列目に配列された複数の縦型MOSトランジスタは、前記第1のN+ソース拡散層上に形成される1つ又は複数の第2のNMOS縦型トランジスタと、前記第1のP+ソース拡散層上に形成される1つ又は複数の第2のPMOS縦型トランジスタにより形成されており、
前記1つ又は複数の第2のNMOS縦型トランジスタのゲート電極と前記1つ又は複数の第2のPMOS縦型トランジスタのゲート電極は接続され、第2ゲート配線を形成し、
前記第2のゲート電極上の一方の端部には、基板上の1列目に配列された複数の縦型MOSトランジスタから構成される2段目の第2のCMOSインバータに入力電圧を入力するための第4のコンタクトが形成され、
前記第4のコンタクトは前記第1の配線層と接続され、
前記第2のゲート電極上の他方の端部には、基板上の1列目に配列された複数の縦型MOSトランジスタにより構成される2段目の第2のCMOSインバータに入力電圧を入力するための第5のコンタクトが形成され、
前記第5のコンタクトは前記第2の配線層と接続され、
前記1つ又は複数の第2のNMOS縦型トランジスタを形成する柱状半導体層の上部に形成される第2のN+ドレイン拡散層上には、前記第2のN+ドレイン拡散層と前記第2のインバータの出力電圧を出力する第3の配線層を接続する第6のコンタクトが形成され、
前記1つ又は複数の第2のPMOS縦型トランジスタを構成する柱状半導体層の上部に形成される第2のP+ドレイン拡散層上には、前記第2のP+ドレイン拡散層と前記第2のインバータの出力電圧を出力する第3の配線層を接続する第7のコンタクトが形成され、
前記第1のCMOSインバータと前記第2のCMOSインバータとが交互に結合されている、ことを特徴とする半導体装置。
【請求項3】
前記第1の配線層と前記第2の配線層はそれらより上層に形成される第4の配線層により互いに接続されていることを特徴とする請求項2に記載の半導体装置。
【請求項4】
少なくとも2段以上のCMOSインバータが結合されたCMOSインバータ結合回路を備えた半導体装置であって、
前記CMOSインバータは、ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板に対し垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲート電極が形成された縦型MOSトランジスタから構成されており、
前記CMOSインバータ結合回路は、基板上の1列目に配列された複数の縦型MOSトランジスタから構成される1段目の第1のCMOSインバータと2列目に配列された複数の縦型MOSトランジスタから構成される2段目の第2のインバータを含んでおり、
前記1列目に配列された複数の縦型MOSトランジスタは、全てのNMOS縦型トランジスタに共通である第1のN+ソース拡散層上に形成される1つ又は複数の第1のNMOS縦型トランジスタと、全てのPMOS縦型トランジスタに共通である第1のP+ソース拡散層上に形成される1つ又は複数の第1のPMOS縦型トランジスタから構成されており、
前記第1のN+ソース拡散層と前記第1のP+ソース拡散層は隣接して形成されており、
前記第1のN+ソース拡散層には第1の電位が、前記第1のP+ソース拡散層には第2の電位が入力され、
前記1つ又は複数の第1のNMOS縦型トランジスタのゲート電極と前記1つ又は複数の第1のPMOS縦型トランジスタのゲート電極は接続され、第1ゲート配線を形成し、
前記第1のゲート配線上には、前記第1のN+ソース拡散層と前記第1のP+ソース拡散層の間に形成される素子分離上の領域において、基板上の1列目に配列された複数の縦型MOSトランジスタから構成される1段目の第1のCMOSインバータに入力電圧を入力するための第1のコンタクトが形成され、
前記1つ又は複数の第1のNMOS縦型トランジスタを形成する柱状半導体層の上部に形成される第1のN+ドレイン拡散層上には、前記第1のN+ドレイン拡散層と前記第1のインバータの出力電圧を出力する第1の配線層を接続する第2のコンタクトが形成され、
前記1つ又は複数の第1のPMOS縦型トランジスタを構成する柱状半導体層の上部に形成される第1のP+ドレイン拡散層上には、前記第1のP+ドレイン拡散層と前記第1のインバータの出力電圧を出力する第2の配線層を接続する第3のコンタクトが形成され、
前記第1の配線層と前記第2の配線層はそれらより上層に形成される第3の配線層により接続され、
前記2列目に配列された複数の縦型MOSトランジスタは、前記第1のN+ソース拡散層上に形成される1つ又は複数の第2のNMOS縦型トランジスタと、前記第1のP+ソース拡散層上に形成される1つ又は複数の第2のPMOS縦型トランジスタにより形成されており、
前記1つ又は複数の第2のNMOS縦型トランジスタのゲート電極と前記1つ又は複数の第2のPMOS縦型トランジスタのゲート電極は接続され、第2ゲート配線を形成し、
前記第2のゲート電極上の一方の端部には、基板上の1列目に配列された複数の縦型MOSトランジスタにより構成される2段目の第2のCMOSインバータに入力電圧を入力するための第4のコンタクトが形成され、
前記第4のコンタクトは前記第1の配線層又は前記第2の配線層と接続され、
前記1つ又は複数の第2のNMOS縦型トランジスタを形成する柱状半導体層の上部に形成される第2のN+ドレイン拡散層上には、前記第2のN+ドレイン拡散層と前記第2のインバータの出力電圧を出力する第4の配線層を接続する第5のコンタクトが形成され、
前記1つ又は複数の第2のPMOS縦型トランジスタを構成する柱状半導体層の上部に形成される第2のP+ドレイン拡散層上には、前記第2のP+ドレイン拡散層と前記第2のインバータの出力電圧を出力する第4の配線層を接続する第6のコンタクトが形成され、
前記第1のCMOSインバータと前記第2のCMOSインバータを交互に結合することを特徴とする半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【公開番号】特開2011−228519(P2011−228519A)
【公開日】平成23年11月10日(2011.11.10)
【国際特許分類】
【出願番号】特願2010−97735(P2010−97735)
【出願日】平成22年4月21日(2010.4.21)
【出願人】(506240584)日本ユニサンティスエレクトロニクス株式会社 (30)
【Fターム(参考)】
【公開日】平成23年11月10日(2011.11.10)
【国際特許分類】
【出願日】平成22年4月21日(2010.4.21)
【出願人】(506240584)日本ユニサンティスエレクトロニクス株式会社 (30)
【Fターム(参考)】
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