半導体装置及びその製造方法
【課題】ＳＲＡＭにおいてＮＭＯＳ及びＰＭＯＳトランジスタのバランスを確保して、ＰＭＯＳトランジスタの閾値電圧を高くできる半導体装置及びその製造方法を提供する。
【解決手段】メモリ領域において、基板の第１半導体領域（１２，１３）の第１チャネル形成領域上に第１ゲート絶縁膜（２０，２１）を介して第１ゲート電極が形成され、第１半導体領域に第１ソースドレイン領域（１６，１７）が形成されて第１トランジスタが形成され、ロジック領域において、基板の第２半導体領域（１４，１５）の第２チャネル形成領域上に第２ゲート絶縁膜（２２，２３）を介して第２ゲート電極が形成され、第２半導体領域に第２ソースドレイン領域（１８，１９）が形成されて第２トランジスタが形成され、第１ゲート電極の第１ゲート絶縁膜に接する部分が金属（４０，４１）からなり、第２ゲート電極の第２ゲート絶縁膜に接する部分が半導体（２６，２７）からなる。
【解決手段】メモリ領域において、基板の第１半導体領域（１２，１３）の第１チャネル形成領域上に第１ゲート絶縁膜（２０，２１）を介して第１ゲート電極が形成され、第１半導体領域に第１ソースドレイン領域（１６，１７）が形成されて第１トランジスタが形成され、ロジック領域において、基板の第２半導体領域（１４，１５）の第２チャネル形成領域上に第２ゲート絶縁膜（２２，２３）を介して第２ゲート電極が形成され、第２半導体領域に第２ソースドレイン領域（１８，１９）が形成されて第２トランジスタが形成され、第１ゲート電極の第１ゲート絶縁膜に接する部分が金属（４０，４１）からなり、第２ゲート電極の第２ゲート絶縁膜に接する部分が半導体（２６，２７）からなる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ＳＲＡＭ（Static Random Access Memory）であるメモリ領域とロジック領域が混載された半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置としては、例えばＤＲＡＭ（Dynamic Random Access Memory）及びＳＲＡＭ（Static Random Access Memory）などが広く用いられている。
ＳＲＡＭのメモリセルは、いくつかのタイプが知られている。例えば、2つのＰＭＯＳ（p-channel metal-oxide-semiconductor）トランジスタと4つのＮＭＯＳ（n-channel metal-oxide-semiconductor）トランジスタの計6つのＭＯＳＦＥＴ（MOS field effect transistor）から構成される。
【０００３】
ＳＲＡＭは、ＤＲＡＭのようなトランジスタ以外にメモリ専用のキャパシタなどが必要となる半導体記憶装置に比較して、ピュアロジックプロセスとの親和性も良い。また、ＤＲＡＭのような記憶データのリフレッシュ動作が不要で周辺回路を簡易化でき、高速アクセスが可能である利点を有し、キャッシュメモリや携帯端末のメモリなどの高速性や簡易性が要求される比較的小容量の記憶装置として広く使用されている。
【０００４】
図１１（ａ）は６つのＭＯＳＦＥＴを有するＳＲＡＭメモリセルの等価回路図である。
例えば、第１ロードトランジスタＬＴｒ１と第２ロードトランジスタＬＴｒ２、第１ドライバトランジスタＤＴｒ１と第２ドライバトランジスタＤＴｒ２、第１転送トランジスタＴＴｒ１と第２転送トランジスタＴＴｒ２を有する。
第１及び第２ロードトランジスタ（ＬＴｒ１，ＬＴｒ２）はＰＭＯＳトランジスタである。
第１及び第２ドライバトランジスタ（ＤＴｒ１，ＤＴｒ２）はＮＭＯＳトランジスタであり、第１及び第２転送トランジスタ（ＴＴｒ１，ＴＴｒ２）はＮＭＯＳトランジスタである。
【０００５】
上述した第１ロードトランジスタＬＴｒ１及び第１ドライバトランジスタＤＴｒ１により１つのＣＭＯＳインバータが構成され、第２ロードトランジスタＬＴｒ２及び第２ドライバトランジスタＤＴｒ２によりもう１つのＣＭＯＳインバータが構成される。
２つのＣＭＯＳインバータは、互いの入力及び出力がリング状に接続されており、これにより１つの記憶回路が構成されている。
【０００６】
図１１（ｂ）は、従来例に係る１メモリセルのレイアウトを示す平面図である。
例えば、ＮＭＯＳ形成領域ＡＮＭＯＳにおいて第１Ｐ型半導体領域Ｐ１と第２Ｐ型半導体領域Ｐ２が素子分離絶縁膜Ｉで区分されている。
ＰＭＯＳ形成領域ＡＰＭＯＳにおいて第１Ｎ型半導体領域Ｎ１及び第２Ｎ型半導体領域Ｎ２が素子分離絶縁膜Ｉで分離されている。
第１Ｐ型半導体領域Ｐ１、第２Ｐ型半導体領域Ｐ２、第１Ｎ型半導体領域Ｎ１及び第２Ｎ型半導体領域Ｎ２は、例えばそれぞれ半導体基板に形成されたウェルで構成される。
【０００７】
上記の６個のトランジスタをそれぞれ構成する位置において、各半導体領域上を横切るように第１ゲート電極Ｇ１〜第６ゲート電極Ｇ６がそれぞれ図示のレイアウトで形成されている。
【０００８】
さらに、各ゲート電極の形成領域を除く領域の各半導体領域の表層部分にソースドレイン領域が形成されている。
上記のようにして、第１及び第２ロードトランジスタ（ＬＴｒ１，ＬＴｒ２）、第１及び第２ドライバトランジスタ（ＤＴｒ１，ＤＴｒ２）、第１及び第２転送トランジスタ（ＴＴｒ１，ＴＴｒ２）がそれぞれ構成されている。
上記のようにして、１つのメモリセルＭＣが構成されている。
【０００９】
例えば、非特許文献１には、上記のような６つのＭＯＳＦＥＴを有するＳＲＡＭメモリセルが記載されている。
【００１０】
ここで、半導体のスケーリングに伴い、ゲートのリークやトランジスタのオフリークの増大が問題になっており、特にＳＲＡＭにおいては待機電流を低く抑えることは困難になってきている。
【００１１】
本来ＳＲＡＭはトランジスタのみで構成されるため、ロジックプロセスと非常に親和性が高く、プロセスの工程追加なしで搭載することが最大のメリットとなっている。
【００１２】
しかし、ロジックトランジスタのオン電流を確保するために閾値電圧を非常に低くしていることや、メモリセルサイズの微細化に伴い、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのバランスが取れるようにデザインで調整することが困難になっている。
【００１３】
ＮＭＯＳトランジスタとＰＭＯＳトランジスタのバランス確保と待機電流を低く抑えるために、ＳＲＡＭのみ不純物イオン注入工程を追加して閾値電圧を高く調整することが行われている。
【００１４】
一方で、設計ルール６５ｎｍ世代においては、ＰＭＯＳトランジスタのオン電流を確保するため、半導体基板を４５度回転させて結晶方位を変えて用いる技術が導入された。
【００１５】
このことにより、従来、ＮＭＯＳトランジスタの閾値電圧は０．３５Ｖ程度であり、ＰＭＯＳトランジスタの閾値電圧は０．２５Ｖ程度となり、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのバランスを取ることができていた。
【００１６】
しかし、設計ルール６５ｎｍ世代で半導体基板を４５度回転させて結晶方位を変えて用いることでＰＭＯＳトランジスタのオン電流が飛躍的に向上した。このため、ＰＭＯＳトランジスタのオン電流が高くなってＮＭＯＳトランジスタとＰＭＯＳトランジスタのバランスが崩れてしまい、ＰＭＯＳトランジスタの能力調整が必要となった。
【００１７】
しかし、図１１（ｂ）に示すように、従来より、ＮＭＯＳトランジスタの活性領域の幅ＷＰに比べて、ＰＭＯＳトランジスタの活性領域の幅ＷＮは狭く、加工限界に近づいていた。上記の状況では、ＰＭＯＳトランジスタの活性領域の幅を狭めて能力調整を行うことはできない。
このため、ＰＭＯＳトランジスタの閾値電圧を高くして能力の調整を行うことが必要となった。
【００１８】
今後、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのバランスを確保しつつ、スタンバイ電流を抑えるために、ＰＭＯＳトランジスタの閾値電圧をさらに高くすることが必要となってくる。
例えば、設計ルール６５ｎｍ世代において、消費電力を抑制した場合、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのどちらも０．５０Ｖより高い閾値電圧とすることが望まれている。
【００１９】
閾値電圧を制御する方法としては、これまで、トランジスタが形成されるウェルに閾値調整用の不純物イオンを注入する方法が広く用いられている。
しかし、閾値電圧を０．４Ｖ以上に高くしようとすると、非常に高濃度の不純物を注入する必要がある。
しかし、チャネル部分に高濃度の不純物を導入することは、ランダムバラツキの増加につながる。
【００２０】
一方、ロジック領域のトランジスタとしては、ＳＲＡＭ部分とは異なり、高速動作が必要である。
従って、オン電流を確保するために、閾値電圧を０．２Ｖ程度に抑える必要がある。
【非特許文献１】M. Iwai, et. al., 2004 Symposium on VLSI Technology, pp. 12
【発明の開示】
【発明が解決しようとする課題】
【００２１】
解決しようとする課題は、ＳＲＡＭのメモリセルにおいてＮＭＯＳトランジスタとＰＭＯＳトランジスタのバランスを確保しつつ、ＰＭＯＳトランジスタの閾値電圧をさらに高くすることが困難であることである。
【課題を解決するための手段】
【００２２】
本発明の半導体装置は、基板にメモリ領域とロジック領域が設けられており、前記メモリ領域において前記基板の第１半導体領域に設けられた第１チャネル形成領域上に第１ゲート絶縁膜を介して形成された第１ゲート電極及び前記第１ゲート電極の両側部における前記第１半導体領域に形成された第１ソースドレイン領域を有する第１トランジスタと、前記ロジック領域において前記基板の第２半導体領域に設けられた第２チャネル形成領域上に第２ゲート絶縁膜を介して形成された第２ゲート電極及び前記第２ゲート電極の両側部における前記第２半導体領域に形成された第２ソースドレイン領域を有する第２トランジスタとを有し、前記メモリ領域において、前記第１トランジスタとして、２つのＰＭＯＳトランジスタである第１及び第２ロードトランジスタ、２つのＮＭＯＳトランジスタである第１及び第２ドライバトランジスタ、２つのＮＭＯＳトランジスタである第１及び第２転送トランジスタを有するスタティックランダムアクセスメモリのメモリセルがマトリクス状に構成されており、前記第１ゲート電極の少なくとも前記第１ゲート絶縁膜に接する部分が金属からなり、前記第２ゲート電極の少なくとも前記第２ゲート絶縁膜に接する部分が半導体からなる。
【００２３】
上記の本発明の半導体装置は、基板にメモリ領域とロジック領域が設けられている。
メモリ領域において第１トランジスタが形成されている。第１トランジスタは、基板の第１半導体領域に設けられた第１チャネル形成領域上に第１ゲート絶縁膜を介して第１ゲート電極が形成され、第１ゲート電極の両側部における第１半導体領域に第１ソースドレイン領域が形成されて、構成されている。
一方、ロジック領域において第２トランジスタが形成されている。第２トランジスタは、基板の第２半導体領域に設けられた第２チャネル形成領域上に第２ゲート絶縁膜を介して第２ゲート電極が形成され、第２ゲート電極の両側部における第２半導体領域に第２ソースドレイン領域が形成されて、構成されている。
ここで、メモリ領域において、第１トランジスタとして、２つのＰＭＯＳトランジスタである第１及び第２ロードトランジスタ、２つのＮＭＯＳトランジスタである第１及び第２ドライバトランジスタ、２つのＮＭＯＳトランジスタである第１及び第２転送トランジスタを有するスタティックランダムアクセスメモリのメモリセルがマトリクス状に構成されている。
また、第１ゲート電極の少なくとも第１ゲート絶縁膜に接する部分が金属からなり、第２ゲート電極の少なくとも第２ゲート絶縁膜に接する部分が半導体からなる構成である。
【００２４】
また、本発明の半導体装置の製造方法は、基板にメモリ領域とロジック領域が設けられており、前記メモリ領域に第１トランジスタを有し、前記ロジック領域に第２トランジスタを有し、前記メモリ領域において前記第１トランジスタとして、２つのＰＭＯＳトランジスタである第１及び第２ロードトランジスタ、２つのＮＭＯＳトランジスタである第１及び第２ドライバトランジスタ、２つのＮＭＯＳトランジスタである第１及び第２転送トランジスタを有するスタティックランダムアクセスメモリのメモリセルをマトリクス状に形成するために、前記基板の前記メモリ領域における第１半導体領域に設けられた第１チャネル形成領域上に第１ゲート絶縁膜を介して第１ゲート電極を形成し、前記基板の前記ロジック領域における第２半導体領域に設けられた第２チャネル形成領域上に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程と、前記第１ゲート電極の両側部における前記第１半導体領域に第１ソースドレイン領域を形成し、前記第２ゲート電極の両側部における前記第２半導体領域に第２ソースドレイン領域を形成する工程とを有し、前記第１ゲート電極及び前記第２ゲート電極を形成する工程において、前記第１ゲート電極の少なくとも前記第１ゲート絶縁膜に接する部分が金属からなり、前記第２ゲート電極の少なくとも前記第２ゲート絶縁膜に接する部分が半導体からなるようにして形成する。
【００２５】
上記の本発明の半導体装置の製造方法は、基板にメモリ領域とロジック領域が設けられており、メモリ領域に第１トランジスタを有し、ロジック領域に第２トランジスタを有し、メモリ領域において第１トランジスタとして、２つのＰＭＯＳトランジスタである第１及び第２ロードトランジスタ、２つのＮＭＯＳトランジスタである第１及び第２ドライバトランジスタ、２つのＮＭＯＳトランジスタである第１及び第２転送トランジスタを有するスタティックランダムアクセスメモリのメモリセルをマトリクス状に形成する方法である。
まず、基板のメモリ領域における第１半導体領域に設けられた第１チャネル形成領域上に第１ゲート絶縁膜を介して第１ゲート電極を形成し、基板の前記ロジック領域における第２半導体領域に設けられた第２チャネル形成領域上に第２ゲート絶縁膜を介して第２ゲート電極を形成する。
次に、第１ゲート電極の両側部における第１半導体領域に第１ソースドレイン領域を形成し、第２ゲート電極の両側部における第２半導体領域に第２ソースドレイン領域を形成する。
ここで、第１ゲート電極及び第２ゲート電極を形成する工程において、第１ゲート電極の少なくとも第１ゲート絶縁膜に接する部分が金属からなり、第２ゲート電極の少なくとも第２ゲート絶縁膜に接する部分が半導体からなるようにして形成する。
【発明の効果】
【００２６】
本発明の半導体装置は、ＳＲＡＭのメモリセルを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタのバランスを確保しつつ、ＰＭＯＳトランジスタの閾値電圧をさらに高くすることができる。
【００２７】
本発明の半導体装置の製造方法は、ＳＲＡＭのメモリセルを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタのバランスを確保しつつ、ＰＭＯＳトランジスタの閾値電圧をさらに高くして、半導体装置を製造できる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施形態に係る半導体装置及びその製造方法について図面を参照して説明する。
尚、説明は以下の順序で行う。
１．第１実施形態（ＳＲＡＭトランジスタのゲート電極が金属ゲートからなる構成）
２．第１変形例
３．第２実施形態（ＳＲＡＭトランジスタのゲート電極がロジック回路トランジスタより薄膜化された構成）
４．第２変形例
【００２９】
＜第１実施形態＞
［全体構成］
本実施形態に係る半導体装置は、半導体記憶装置の１つであるＳＲＡＭであるメモリ領域とロジック領域が混載された半導体装置である。
例えば、メモリ領域において、第１ＮＭＯＳトランジスタＮＴｒ１と第１ＰＭＯＳトランジスタＰＴｒ１が形成されている。第１ＮＭＯＳトランジスタＮＴｒ１と第１ＰＭＯＳトランジスタＰＴｒ１を合わせて第１トランジスタとも称する。
また、例えば、ロジック領域において、第２ＮＭＯＳトランジスタＮＴｒ２と第２ＰＭＯＳトランジスタＰＴｒ２が形成されている。第２ＮＭＯＳトランジスタＮＴｒ２と第２ＰＭＯＳトランジスタＰＴｒ２を合わせて第２トランジスタとも称する。
【００３０】
図１は本実施形態の半導体装置の模式的な断面図である。
例えば、半導体基板１０の活性領域がＳＴＩ（Shallow Trench Isolation）型の素子分離絶縁膜１１で区分されている。
素子分離絶縁膜１１で区分された活性領域に、第１ＮＭＯＳトランジスタＮＴｒ１が形成されているＰ型の半導体領域１２及び第１ＰＭＯＳトランジスタＰＴｒ１が形成されているＮ型の半導体領域１３が形成されている。また、第２ＮＭＯＳトランジスタＮＴｒ２が形成されているＰ型の半導体領域１４及び第２ＰＭＯＳトランジスタＰＴｒ２が形成されているＮ型の半導体領域１５が形成されている。
【００３１】
第１ＮＭＯＳトランジスタＮＴｒ１の領域において、例えば半導体領域１２にチャネル形成領域が形成されている。その上層にゲート絶縁膜２０を介して高融点金属シリサイドなどの金属層４０からなるゲート電極が形成されている。
ゲート電極の両側部にサイドウォール絶縁膜３０が形成されている。また、ゲート電極の両側部における半導体領域１２に、エクステンション領域が設けられた構成のソースドレイン領域１６が形成されている。
さらに、ソースドレイン領域１６の表層部分に高融点金属のシリサイドなどの金属層４４が形成されている。
上記のように、第１ＮＭＯＳトランジスタＮＴｒ１が構成されている。
【００３２】
第１ＰＭＯＳトランジスタＰＴｒ１の領域において、例えば半導体領域１３にチャネル形成領域が形成されている。その上層にゲート絶縁膜２１を介して高融点金属シリサイドなどの金属層４１からなるゲート電極が形成されている。
ゲート電極の両側部にサイドウォール絶縁膜３１が形成されている。また、ゲート電極の両側部における半導体領域１３に、エクステンション領域が設けられた構成のソースドレイン領域１７が形成されている。
さらに、ソースドレイン領域１７の表層部分に高融点金属のシリサイドなどの金属層４５が形成されている。
上記のように、第１ＰＭＯＳトランジスタＰＴｒ１が構成されている。
【００３３】
上記において、半導体領域（１２，１３）を第１半導体領域、ゲート絶縁膜（２０，２１）を第１ゲート絶縁膜、金属層（４０，４１）からなるゲート電極を第１ゲート電極、ソースドレイン領域（１６，１７）を第１ソースドレイン領域とも称する。半導体領域（１２，１３）に設けられたチャネル形成領域を第１チャネル形成領域とも称する。
【００３４】
また、第２ＮＭＯＳトランジスタＮＴｒ２の各領域において、例えば半導体領域１４にチャネル形成領域が形成されている。その上層にゲート絶縁膜２２を介して、ポリシリコンなどの半導体層２６と高融点金属シリサイドなどの金属層４２の積層体からなるゲート電極が形成されている。
ゲート電極の両側部にサイドウォール絶縁膜３２が形成されている。また、ゲート電極の両側部における半導体領域１４に、エクステンション領域が設けられた構成のソースドレイン領域１８が形成されている。
さらに、ソースドレイン領域１８の表層部分に高融点金属のシリサイドなどの金属層４６が形成されている。
上記のように、第２ＮＭＯＳトランジスタＮＴｒ２が構成されている。
【００３５】
第２ＰＭＯＳトランジスタＰＴｒ２の領域において、例えば半導体領域１５にチャネル形成領域が形成されている。その上層にゲート絶縁膜２３を介して、ポリシリコンなどの半導体層２７と高融点金属シリサイドなどの金属層４３の積層体からなるゲート電極が形成されている。
ゲート電極の両側部にサイドウォール絶縁膜３３が形成されている。また、ゲート電極の両側部における半導体領域１５に、エクステンション領域が設けられた構成のソースドレイン領域１９が形成されている。
さらに、ソースドレイン領域１９の表層部分に高融点金属のシリサイドなどの金属層４７が形成されている。
上記のように、第２ＰＭＯＳトランジスタＰＴｒ２が構成されている。
【００３６】
上記において、半導体領域（１４，１５）を第２半導体領域、ゲート絶縁膜（２２，２３）を第２ゲート絶縁膜、ソースドレイン領域（１８，１９）を第２ソースドレイン領域とも称する。第２ＮＭＯＳトランジスタＮＴｒ２と第２ＰＭＯＳトランジスタＰＴｒ２のポリシリコンなどの半導体層２６と高融点金属シリサイドなどの金属層４２の積層体からなるゲート電極を第２ゲート電極とも称する。また、半導体領域（１４，１５）に設けられたチャネル形成領域を第２チャネル形成領域とも称する。
【００３７】
上記のように、本実施形態の半導体装置においては、第１トランジスタである第１ＮＭＯＳトランジスタＮＴｒ１と第１ＰＭＯＳトランジスタＰＴｒ１において、第１ゲート電極の少なくとも第１ゲート絶縁膜に接する部分が金属からなる。
一方、第２トランジスタである第２ＮＭＯＳトランジスタＮＴｒ２と第２ＰＭＯＳトランジスタＰＴｒ２において、第２ゲート電極の少なくとも第２ゲート絶縁膜に接する部分が半導体からなる構成である。
【００３８】
［ＳＲＡＭメモリセルの構成］
次に、ＳＲＡＭのメモリ領域について説明する。
図２（ａ）は、本実施形態に係るＳＲＡＭにおける６つのＭＯＳＦＥＴを有する１つのメモリセルの等価回路図である。本実施形態に係るＳＲＡＭは、この構成のメモリセルが複数個集積されている。
【００３９】
各メモリセルＭＣは、例えば、第１ロードトランジスタＬＴｒ１と第２ロードトランジスタＬＴｒ２、第１ドライバトランジスタＤＴｒ１と第２ドライバトランジスタＤＴｒ２、第１転送トランジスタＴＴｒ１と第２転送トランジスタＴＴｒ２を有する。
第１及び第２ロードトランジスタ（ＬＴｒ１，ＬＴｒ２）はＰＭＯＳトランジスタである。
第１及び第２ドライバトランジスタ（ＤＴｒ１，ＤＴｒ２）はＮＭＯＳトランジスタであり、第１及び第２転送トランジスタ（ＴＴｒ１，ＴＴｒ２）はＮＭＯＳトランジスタである。
【００４０】
ここで、上記の第１及び第２ドライバトランジスタ（ＤＴｒ１，ＤＴｒ２）と第１及び第２転送トランジスタ（ＴＴｒ１，ＴＴｒ２）は、図１における第１ＮＭＯＳトランジスタＮＴｒ１の構成を有する。
上記の第１及び第２ロードトランジスタ（ＬＴｒ１，ＬＴｒ２）は図１における第１ＰＭＯＳトランジスタＰＴｒ１の構成を有する。
【００４１】
例えば、第１ロードトランジスタＬＴｒ１と第１ドライバトランジスタＤＴｒ１は、ドレインが第１記憶ノードＮＤに、ゲートが第２記憶ノードＮＤ／にそれぞれ接続されている。第１ロードトランジスタＬＴｒ１のソースは電源電圧Ｖｃに、第１ドライバトランジスタＤＴｒ１のソースは基準電位Ｖｓにそれぞれ接続されている。第１ロードトランジスタＬＴｒ１及び第１ドライバトランジスタＤＴｒ１によって、第２記憶ノードＮＤ／を入力、第１記憶ノードＮＤを出力とする第１ＣＭＯＳインバータが形成されている。
【００４２】
また、例えば、第２ロードトランジスタＬＴｒ２と第２ドライバトランジスタＤＴｒ２は、ドレインが第２記憶ノードＮＤ／に、ゲートが第１記憶ノードＮＤにそれぞれ接続されている。第２ロードトランジスタＬＴｒ２のソースは電源電圧Ｖｃに、第２ドライバトランジスタＤＴｒ２のソースは基準電位Ｖｓにそれぞれ接続されている。第２ロードトランジスタＬＴｒ２及び第２ドライバトランジスタＤＴｒ２によって、第１記憶ノードＮＤを入力、第２記憶ノードＮＤ／を出力とする第２ＣＭＯＳインバータが形成されている。
【００４３】
例えば、第１ＣＭＯＳインバータと第２ＣＭＯＳインバータとは、互いの入力及び出力がリング状に接続されている。これによりフリップフロップと呼ばれる１つの記憶回路が構成されている。
【００４４】
また、例えば、第１転送トランジスタＴＴｒ１は、ゲートがワードラインＷＬに、ドレインがビットラインＢＬに、ソースが第１記憶ノードＮＤにそれぞれ接続されている。第２転送トランジスタＴＴｒ２は、ゲートがワードラインＷＬに、ドレインが相補ビットラインＢＬ／に、ソースが第２記憶ノードＮＤ／にそれぞれ接続されている。
【００４５】
図２（ｂ）は、本実施形態に係るＳＲＡＭにおける１つのメモリセルのレイアウトを示す平面図である。
例えば、ＮＭＯＳ形成領域ＡＮＭＯＳにおいて第１Ｐ型半導体領域Ｐ１と第２Ｐ型半導体領域Ｐ２が素子分離絶縁膜Ｉで区分され、また、ＰＭＯＳ形成領域ＡＰＭＯＳにおいて第１Ｎ型半導体領域Ｎ１及び第２Ｎ型半導体領域Ｎ２が素子分離絶縁膜Ｉで分離されている。第１Ｐ型半導体領域Ｐ１、第２Ｐ型半導体領域Ｐ２、第１Ｎ型半導体領域Ｎ１及び第２Ｎ型半導体領域Ｎ２は、例えばそれぞれ半導体基板に形成されたウェルで構成され、各半導体領域にはチャネル形成領域が形成されている。
【００４６】
上記の６個のトランジスタをそれぞれ構成する位置において、各半導体領域上を横切るように第１ゲート電極Ｇ１〜第６ゲート電極Ｇ６がそれぞれ図示のレイアウトで形成されている。ここで、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２は、連続した導電層として構成されており、第４ゲート電極Ｇ４及び第５ゲート電極Ｇ５も同様である。
【００４７】
さらに各ゲート電極の形成領域を除く領域の各半導体領域の表層部分にそれぞれソースドレイン領域が形成されている。
上記のようにして、第１及び第２ロードトランジスタ（ＬＴｒ１，ＬＴｒ２）、第１及び第２ドライバトランジスタ（ＤＴｒ１，ＤＴｒ２）、第１及び第２転送トランジスタ（ＴＴｒ１，ＴＴｒ２）がそれぞれ構成されている。
【００４８】
ここで、第１ロードトランジスタＬＴｒ１のソースドレイン領域から第５ゲート電極Ｇ５に及ぶ領域までが連通して開口され、第５ゲート電極Ｇ５と第１ロードトランジスタＬＴｒ１のソースドレイン領域を接続する共通コンタクトＳＣＴ１が形成されている。
【００４９】
また、第１ドライバトランジスタＤＴｒ１と第１転送トランジスタＴＴｒ１を接続するソースドレイン領域に開口部が形成されて、コンタクトＣＴ１が形成されている。
共通コンタクトＳＣＴ１とコンタクトＣＴ１は上層配線で接続され、この部分が図２（ａ）に示す第１記憶ノードＮＤとなる。
【００５０】
一方、第２ロードトランジスタＬＴｒ２のソースドレイン領域から第２ゲート電極Ｇ２に及ぶ領域までが連通して開口され、第２ゲート電極Ｇ２と第２ロードトランジスタＬＴｒ２のソースドレイン領域を接続する共通コンタクトＳＣＴ２が形成されている。
【００５１】
また、第２ドライバトランジスタＤＴｒ２と第２転送トランジスタＴＴｒ２を接続するソースドレイン領域に開口部が形成されて、コンタクトＣＴ２が形成されている。
共通コンタクトＳＣＴ２とコンタクトＣＴ２は上記と同様に上層配線で接続され、この部分が図２（ａ）に示す第２記憶ノードＮＤ／となる。
【００５２】
また、上記以外のソースドレイン領域は、それぞれコンタクトを介して上層配線に接続され、電源電圧Ｖｃ、基準電位Ｖｓ、ビットラインＢＬあるいは相補ビットラインＢＬ／に接続されている。
上記のようにして、１つのメモリセルＭＣが構成されている。
【００５３】
本実施形態の半導体装置のメモリ領域においては、上記の構成のメモリセルがマトリクス状に構成されている。
【００５４】
本実施形態の半導体装置においては、第１トランジスタである第１ＮＭＯＳトランジスタＮＴｒ１と第１ＰＭＯＳトランジスタＰＴｒ１において、第１ゲート電極の少なくとも第１ゲート絶縁膜に接する部分が高融点金属シリサイドなどの金属からなる。
ここで、第１ＮＭＯＳトランジスタＮＴｒ１と第１ＰＭＯＳトランジスタＰＴｒ１のゲート電極を共通の金属材料で構成することができる。
【００５５】
第１ゲート電極の少なくとも第１ゲート絶縁膜に接する部分は、例えば、仕事関数φが４．４〜４．８ｅＶの範囲であるいわゆるミッドギャップである金属から構成されることが好ましい。
上記の第１ゲート電極の少なくとも第１ゲート絶縁膜に接する部分として、例えば、Ｃｏ，Ｎｉ，Ｐｔ，Ｔｉ，Ｖ，Ｃｒ，Ｚｒ，Ｎｂ，Ｍｏ，Ｈｆ，Ｔａ，Ｗなどの高融点金属のシリサイドを用いることができる。
【００５６】
図３（ａ）及び（ｂ）は、それぞれＮＭＯＳトランジスタとＰＭＯＳトランジスタにおいて、ゲート電極を構成する材料の仕事関数と、得られるトランジスタの閾値電圧の関係を示すグラフである。上記におけるゲート電極の材料は、ゲート電極のゲート絶縁膜に接する部分の材料を示す。
例えば、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのいずれにおいても、仕事関数が４．６ｅＶ程度の材料を用いることで、０．５Ｖまたは−０．５Ｖ程度の高い閾値電圧を実現できることを示す。
これにより、ＳＲＡＭのメモリセルを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタのバランスを確保しながら、ＰＭＯＳトランジスタにおいて高い閾値電圧を実現できる。
これにより、ＳＲＡＭのメモリセルを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタのチャネルに導入する不純物を大幅に削減できる。
【００５７】
また、０．５Ｖまたは−０．５Ｖの近傍領域となるようにするために、ゲート電極の材料としては、仕事関数が例えば４．４〜４．８ｅＶの範囲の材料を好ましく用いることができる。
【００５８】
本実施形態の半導体装置は、ＳＲＡＭのメモリセルを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタのバランスを確保しつつ、ＰＭＯＳトランジスタの閾値電圧をさらに高くすることができる。
【００５９】
一方、第２トランジスタである第２ＮＭＯＳトランジスタＮＴｒ２と第２ＰＭＯＳトランジスタＰＴｒ２において、第２ゲート電極の少なくとも第２ゲート絶縁膜に接する部分は、ポリシリコンなどの半導体からなる構成とする。これにより、ロジック領域は低閾値電圧とすることができる。
【００６０】
［半導体装置の製造方法］
次に、本実施形態に係る半導体装置の製造方法について、図４及び５を用いて説明する。
ここで、図４及び図５の各図は図１に対応する断面を示すものである。
図中、領域ＡＮＴｒ１は第１ＮＭＯＳトランジスタ形成領域、領域ＡＰＴｒ１は第１ＰＭＯＳトランジスタ形成領域、領域ＡＮＴｒ２は第２ＮＭＯＳトランジスタ形成領域、領域ＡＰＴｒ２は第２ＰＭＯＳトランジスタ形成領域である。
【００６１】
まず、図４（ａ）に示すように、例えば、半導体基板１０の活性領域を区分するようにＳＴＩ型の素子分離絶縁膜１１を形成し、Ｐ型の半導体領域１２、Ｎ型の半導体領域１３、Ｐ型の半導体領域１４及びＮ型の半導体領域１５をウェルとして形成する。
ここで、チャネル形成領域にそれぞれ必要なチャネル不純物を導入する。本実施形態においては、上記のようにチャネル不純物の量を大きく削減できる。
【００６２】
次に、上記の各領域において、例えば熱酸化法によりゲート絶縁膜（２０〜２３）を形成し、ＣＶＤ（Chemical Vapor Deposition）法などによりポリシリコンを全面に堆積する。ポリシリコン層の膜厚は例えば１００ｎｍ程度である。
次に、ポリシリコン層及びゲート絶縁膜をゲート電極のパターンに加工して、各領域においてパターン加工されたポリシリコンからなる半導体層（２４〜２７）とする。
このとき、例えば、領域ＡＮＴｒ１と領域ＡＰＴｒ１においては、ポリシリコン層の上層に窒化シリコンを堆積してポリシリコンからなる半導体層（２４〜２７）と同様にパターン加工することで、ハードマスク（２８，２９）とする。
【００６３】
次に、図４（ｂ）に示すように、例えば、上記の各領域において、上記のハードマスク（２８，２９）及び半導体層（２６，２７）をマスクとしてＮ型あるいはＰ型の導電性不純物をイオン注入し、ソースドレインのエクステンション領域を形成する。
次に、例えば、上記の各領域において、ＣＶＤ法により全面に酸化シリコンを堆積させ、エッチバックすることにより、ポリシリコン層とハードマスクの両側部あるいはポリシリコン層の両側部にサイドウォール絶縁膜（３０〜３３）を形成する。
ここではサイドウォール絶縁膜（３０〜３３）を酸化シリコンの単層の膜としているが、酸化シリコン膜と窒化シリコン膜などを積層させた多層の膜としてもよい。
【００６４】
次に、例えば、上記の各領域において、上記のサイドウォール絶縁膜（３０〜３３）をマスクとしてＮ型あるいはＰ型の導電性不純物をイオン注入し、ソースドレイン領域（１６~１９）を形成する。
これにより、上記のエクステンション領域が設けられた構成のソースドレイン領域とする。
ここで、エクステンション領域及びソースドレイン領域を形成する導電性不純物は、例えば、領域ＡＮＴｒ１と領域ＡＰＴｒ１においてはハードマスク（２８，２９）によって半導体層（２４，２５）には導入されない。あるいは、導入される場合もある。
一方、領域ＡＮＴｒ２と領域ＡＰＴｒ２においてはハードマスクが設けられていないので半導体層（２６，２７）に導入される。
【００６５】
次に、図５（ａ）に示すように、例えば、上記の各領域において熱酸化法によりソースドレイン領域（１６〜１９）の表層に酸化シリコン膜（３４〜３７）を形成する。これは、次の工程のシリサイド化を阻害するシリサイドブロックとなる。酸化シリコン膜（３４〜３７）の膜厚は５〜１０ｎｍ程度として、シリサイド化処理の前処理において除去されない程度とする。
上記において、領域ＡＮＴｒ２と領域ＡＰＴｒ２の半導体層（２６，２７）の上層にも上記と同様に酸化シリコン膜（３８，３９）を形成する。熱酸化法の場合、領域ＡＮＴｒ１と領域ＡＰＴｒ１においてハードマスク（２８，２９）の表面には酸化シリコン膜は形成されない。
【００６６】
次に、例えばＲＩＥ（反応性イオンエッチング）などのドライエッチング処理あるいはウェットエッチング処理により、領域ＡＮＴｒ１と領域ＡＰＴｒ１においてはハードマスク（２８，２９）を除去する。ここでは、酸化シリコンに対して十分高い選択比で窒化シリコンを除去する条件のエッチングで行う。
これにより、領域ＡＮＴｒ１と領域ＡＰＴｒ１において半導体層（２４，２５）が露出することになる。
【００６７】
次に、図５（ｂ）に示すように、例えば、スパッタリング法などにより全面にコバルトなどの高融点金属を堆積し、さらにシリサイド化の熱処理を行う。このとき、領域ＡＮＴｒ１と領域ＡＰＴｒ１において半導体層（２４，２５）の一部あるいは全部をシリサイド化して金属層（４０，４１）とする。これは、高融点金属とシリコンと接している部分に自己整合的に高融点金属シリサイド層を形成する、いわゆるサリサイドプロセスである。
上記のシリサイド化工程においては、例えば、シリサイド化前の半導体層（２４，２５）の断面積の５０％以上がシリサイド化されるようにすることが好ましい。また、半導体層（２４，２５）が全部シリサイド化されてもよい。これは、堆積する高融点金属の膜厚やシリサイド化処理の条件などで調節することができる。
【００６８】
次に、例えばＲＩＥなどのなどのドライエッチング処理あるいはウェットエッチング処理により、シリサイドブロックであった酸化シリコン膜（３４〜３７，３８，３９）を除去する。
次に、例えば、スパッタリング法などにより全面にコバルトなどの高融点金属を堆積し、さらにシリサイド化の熱処理を行う。
これにより、領域ＡＮＴｒ１と領域ＡＰＴｒ１においては半導体層（２４，２５）を全部シリサイド化して、ゲート絶縁膜（２０，２１）に接する領域まで達する金属層（４０，４１）とする。上記のシリサイド化処理において既に半導体層（２４，２５）が全部シリサイド化されている場合には、それ以上シリサイド化はされない。
また、領域ＡＮＴｒ２と領域ＡＰＴｒ２において半導体層（２６，２７）の一部をシリサイド化して金属層（４２，４３）とする。
【００６９】
上記のようにして、領域ＡＮＴｒ２と領域ＡＰＴｒ２（ロジック領域）を除いて領域ＡＮＴｒ１と領域ＡＰＴｒ１（メモリ領域）のみで半導体層（２４，２５）をシリサイド化し、次に、領域ＡＮＴｒ１と領域ＡＰＴｒ１（メモリ領域）及び領域ＡＮＴｒ２と領域ＡＰＴｒ２（ロジック領域）において半導体層（２４，２５）の全部と半導体層（２６，２７）の一部をシリサイド化する。
【００７０】
また、ソースドレイン領域（１６〜１９）の表層部分においても高融点金属のシリサイドなどの金属層（４４〜４７）を形成する。
以上で、図１に示す構成の半導体装置を製造することができる。
【００７１】
本実施形態の半導体装置の製造方法では、第１トランジスタである第１ＮＭＯＳトランジスタＮＴｒ１と第１ＰＭＯＳトランジスタＰＴｒ１を形成する際に、第１ゲート電極の少なくとも第１ゲート絶縁膜に接する部分を高融点金属シリサイドなどの金属で形成する。
ここで、第１ＮＭＯＳトランジスタＮＴｒ１と第１ＰＭＯＳトランジスタＰＴｒ１のゲート電極を共通の金属材料で構成することができる。
【００７２】
これにより、ＳＲＡＭのメモリセルを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタのバランスを確保しつつ、ＰＭＯＳトランジスタの閾値電圧をさらに高くして、半導体装置を製造することができる。
【００７３】
上記においては、領域ＡＮＴｒ１と領域ＡＰＴｒ１においては２回のシリサイド化処理を行っているが、３回以上行ってもよい。
【００７４】
＜第１変形例＞
上記の第１実施形態においては、領域ＡＮＴｒ１と領域ＡＰＴｒ１においては２回以上のシリサイド化処理を行うことで、半導体層（２４，２５）を全部シリサイド化して金属層（４０，４１）としている。
本変形例においては、シリサイド化処理の前に予め領域ＡＮＴｒ１と領域ＡＰＴｒ１の半導体層（２４，２５）にシリコンあるいはゲルマニウムなどのイオン注入を行ってアモルファス化しておく。
次に、全領域で通常のシリサイド化処理を行う。ここでは、領域ＡＮＴｒ２と領域ＡＰＴｒ２において半導体層（２４，２５）が全部シリサイド化されることはない。一方、アモルファス化された領域ＡＮＴｒ１と領域ＡＰＴｒ１の半導体層（２４，２５）のシリサイド化が促進されており、シリサイド化処理で半導体層（２４，２５）を全部シリサイド化することができる。
【００７５】
あるいは、領域ＡＮＴｒ１と領域ＡＰＴｒ１においては第１実施形態より少ない回数のシリサイド化処理を行うことで、半導体層（２４，２５）を全部シリサイド化するようにしてもよい。
【００７６】
＜第２実施形態＞
［全体構成］
本実施形態に係る半導体装置は、半導体記憶装置の１つであるＳＲＡＭであるメモリ領域とロジック領域が混載された半導体装置である。
【００７７】
図６は本実施形態の半導体装置の模式的な断面図である。
メモリ領域における第１ＮＭＯＳトランジスタＮＴｒ１と第１ＰＭＯＳトランジスタＰＴｒ１のゲート電極が、ロジック領域における第２ＮＭＯＳトランジスタＮＴｒ２と第２ＰＭＯＳトランジスタＰＴｒ２のゲート電極より薄膜化された構成となっている。
上記を除いて、実質的に第１実施形態と同様の構成となっている。
【００７８】
本実施形態の半導体装置は、第１実施形態と同様に、第１トランジスタである第１ＮＭＯＳトランジスタＮＴｒ１と第１ＰＭＯＳトランジスタＰＴｒ１において、第１ゲート電極の少なくとも第１ゲート絶縁膜に接する部分が金属からなる。
また、第２トランジスタである第２ＮＭＯＳトランジスタＮＴｒ２と第２ＰＭＯＳトランジスタＰＴｒ２において、第２ゲート電極の少なくとも第２ゲート絶縁膜に接する部分が半導体からなる構成である。
【００７９】
また、本実施形態においては、第１ＮＭＯＳトランジスタＮＴｒ１と第１ＰＭＯＳトランジスタＰＴｒ１において、薄膜化されたゲート電極と同様にサイドウォールもロジック領域より薄膜化された構成となっている。
【００８０】
本実施形態の半導体装置においては、第１トランジスタである第１ＮＭＯＳトランジスタＮＴｒ１と第１ＰＭＯＳトランジスタＰＴｒ１において、第１ゲート電極の少なくとも第１ゲート絶縁膜に接する部分が高融点金属シリサイドなどの金属からなる。
【００８１】
本実施形態の半導体装置は、第１実施形態と同様に、ＳＲＡＭのメモリセルを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタのバランスを確保しつつ、ＰＭＯＳトランジスタの閾値電圧をさらに高くすることができる。
【００８２】
［半導体装置の製造方法］
次に、本実施形態に係る半導体装置の製造方法について説明する。
第１実施形態の製造工程である図５（ａ）に示す工程までは、第１実施形態と同様にして行う。
次に、図７に示すように、領域ＡＮＴｒ２と領域ＡＰＴｒ２を保護するレジスト膜ＰＲをパターン形成する。次に、領域ＡＮＴｒ１と領域ＡＰＴｒ１においてエッチング処理を行い、半導体膜（２４，２５）とサイドウォール絶縁膜（３０，３１）を薄膜化する。
【００８３】
次に、レジスト膜ＰＲを除去した後、例えば、スパッタリング法などにより全面にコバルトなどの高融点金属を堆積し、さらにシリサイド化の熱処理を行う。
これにより、領域ＡＮＴｒ１と領域ＡＰＴｒ１においては半導体層（２４，２５）が薄膜化されているので全部シリサイド化される。一方、領域ＡＮＴｒ２と領域ＡＰＴｒ２において半導体層（２６，２７）は厚いままであるので一部のみがシリサイド化される。
上記のようにして、領域ＡＮＴｒ１と領域ＡＰＴｒ１（メモリ領域）及び領域ＡＮＴｒ２と領域ＡＰＴｒ２（ロジック領域）において半導体層（２４，２５）の全部と半導体層（２６，２７）の一部をシリサイド化する。
上記を除いては、実質的に第１実施形態と同様にして、製造することができる。
【００８４】
これにより、第１実施形態と同様に、ＳＲＡＭのメモリセルを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタのバランスを確保しつつ、ＰＭＯＳトランジスタの閾値電圧をさらに高くして、半導体装置を製造することができる。
【００８５】
＜第２変形例＞
［全体構成］
図８は本実施形態の半導体装置の模式的な断面図である。
メモリ領域における第１ＮＭＯＳトランジスタＮＴｒ１と第１ＰＭＯＳトランジスタＰＴｒ１のゲート電極が、ロジック領域における第２ＮＭＯＳトランジスタＮＴｒ２と第２ＰＭＯＳトランジスタＰＴｒ２のゲート電極より薄膜化された構成である。これは第２実施形態と同様である。
ここで、本変形例においては、メモリ領域における第１ＮＭＯＳトランジスタＮＴｒ１と第１ＰＭＯＳトランジスタＰＴｒ１のサイドウォール絶縁膜（３０，３１）は薄膜化されていない。
上記を除いて、実質的に第２実施形態と同様の構成となっている。
【００８６】
本実施形態の半導体装置は、第１実施形態と同様に、ＳＲＡＭのメモリセルを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタのバランスを確保しつつ、ＰＭＯＳトランジスタの閾値電圧をさらに高くすることができる。
【００８７】
［半導体装置の製造方法］
次に、本実施形態に係る半導体装置の製造方法について説明する。
第１実施形態の製造工程である図５（ａ）に示す工程までは、第１実施形態と同様にして行う。
次に、図９に示すように、領域ＡＮＴｒ２と領域ＡＰＴｒ２を保護するレジスト膜ＰＲをパターン形成する。次に、領域ＡＮＴｒ１と領域ＡＰＴｒ１においてエッチング処理を行い、半導体膜（２４，２５）を薄膜化する。ここでは、第２実施形態のようにサイドウォール絶縁膜（３０，３１）が薄膜化されないエッチング条件とする。
以降は、第２実施形態と同様にして、製造することができる。
【００８８】
これにより、第１実施形態と同様に、ＳＲＡＭのメモリセルを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタのバランスを確保しつつ、ＰＭＯＳトランジスタの閾値電圧をさらに高くして、半導体装置を製造することができる。
【００８９】
＜実施例＞
図１０は本実施形態のＮＭＯＳトランジスタにおけるチャネル形成領域へ導入される不純物のドーズ量に対する閾値と、閾値電圧の変動量（バラツキ）を示すグラフである。
ドーズ量とともに閾値電圧Ｖｔｈが変化する。
一方、ドーズ量が大きくなると閾値電圧の変動量σＶｔｈも大きくなり、ドーズ量が小さくなると閾値電圧の変動量σＶｔｈも小さくなり、例えば、ドーズ量をゼロにできれば、閾値電圧の変動量σＶｔｈが２３ｍＶ（約３４％）にまで小さくすることができる。
【００９０】
本発明は上記の実施形態に限定されない。
例えば、上記の実施形態においては、ＳＲＡＭについて説明しているが、本発明はＳＲＡＭ以外の半導体記憶装置に適用することも可能である。
その他、本発明の観点を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００９１】
【図１】図１は本発明の第１実施形態の半導体装置の模式的な断面図である。
【図２】図２（ａ）は本発明の第１実施形態に係るＳＲＡＭメモリセルの等価回路図であり、図２（ｂ）は１メモリセルのレイアウトを示す平面図である。
【図３】図３（ａ）及び図３（ｂ）はそれぞれＮＭＯＳトランジスタとＰＭＯＳトランジスタにおいて、ゲート電極を構成する材料の仕事関数とトランジスタの閾値電圧の関係を示すグラフである。
【図４】図４（ａ）及び図４（ｂ）は本発明の第１実施形態に係る製造工程を示す断面図である。
【図５】図５（ａ）及び図５（ｂ）は本発明の第１実施形態に係る製造工程を示す断面図である。
【図６】図６は本発明の第２実施形態の半導体装置の模式的な断面図である。
【図７】図７は本発明の第２実施形態に係る製造工程を示す断面図である。
【図８】図８は本発明の第２変形例の半導体装置の模式的な断面図である。
【図９】図９は本発明の第２変形例に係る製造工程を示す断面図である。
【図１０】図１０は実施例における不純物のドーズ量に対する閾値と、閾値電圧の変動量（バラツキ）を示すグラフである。
【図１１】図１１（ａ）は従来例に係るＳＲＡＭメモリセルの等価回路図であり、図１１（ｂ）は１メモリセルのレイアウトを示す平面図である。
【符号の説明】
【００９２】
１０…半導体基板、１１…素子分離絶縁膜、１２〜１５…半導体領域、１６〜１９…ソースドレイン領域、２０〜２３…ゲート絶縁膜、２４〜２７…半導体膜、２８，２９…ハードマスク、３０〜３３…サイドウォール絶縁膜、３４〜３９…酸化シリコン膜、４０〜４７…金属膜、ＭＣ…メモリセル，Ｐ１…第１Ｐ型半導体領域、Ｐ２…第２Ｐ型半導体領域、Ｎ１…第１Ｎ型半導体領域、Ｎ２…第２Ｎ型半導体領域、ＮＴｒ１…第１ＮＭＯＳトランジスタ、ＰＴｒ１…第１ＰＭＯＳトランジスタ、ＮＴｒ２…第２ＮＭＯＳトランジスタ、ＰＴｒ２…第２ＰＭＯＳトランジスタ、ＬＴｒ１…第１ロードトランジスタ、ＬＴｒ２…第２ロードトランジスタ、ＤＴｒ１…第１ドライバトランジスタ、ＤＴｒ２…第２ドライバトランジスタ、ＴＴｒ１…第１転送トランジスタ、ＴＴｒ２…第２転送トランジスタ、Ｉ…素子分離絶縁膜、ＣＴ１，ＣＴ２…コンタクト、ＳＣＴ１，ＳＣＴ２…共通コンタクト、ＷＬ…ワードライン、ＢＬ…ビットライン、ＢＬ／…相補ビットライン、ＮＤ…第１記憶ノード、ＮＤ／…第２記憶ノード、Ｇ１…第１ゲート電極、Ｇ２…第２ゲート電極、Ｇ３…第３ゲート電極、Ｇ４…第４ゲート電極、Ｇ５…第５ゲート電極、Ｇ６…第６ゲート電極、ＡＮＴｒ１…第１ＮＭＯＳ形成領域、ＡＰＴｒ１…第１ＰＭＯＳ形成領域、ＡＮＴｒ２…第２ＮＭＯＳ形成領域、ＡＰＴｒ２…第２ＰＭＯＳ形成領域
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ＳＲＡＭ（Static Random Access Memory）であるメモリ領域とロジック領域が混載された半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置としては、例えばＤＲＡＭ（Dynamic Random Access Memory）及びＳＲＡＭ（Static Random Access Memory）などが広く用いられている。
ＳＲＡＭのメモリセルは、いくつかのタイプが知られている。例えば、2つのＰＭＯＳ（p-channel metal-oxide-semiconductor）トランジスタと4つのＮＭＯＳ（n-channel metal-oxide-semiconductor）トランジスタの計6つのＭＯＳＦＥＴ（MOS field effect transistor）から構成される。
【０００３】
ＳＲＡＭは、ＤＲＡＭのようなトランジスタ以外にメモリ専用のキャパシタなどが必要となる半導体記憶装置に比較して、ピュアロジックプロセスとの親和性も良い。また、ＤＲＡＭのような記憶データのリフレッシュ動作が不要で周辺回路を簡易化でき、高速アクセスが可能である利点を有し、キャッシュメモリや携帯端末のメモリなどの高速性や簡易性が要求される比較的小容量の記憶装置として広く使用されている。
【０００４】
図１１（ａ）は６つのＭＯＳＦＥＴを有するＳＲＡＭメモリセルの等価回路図である。
例えば、第１ロードトランジスタＬＴｒ１と第２ロードトランジスタＬＴｒ２、第１ドライバトランジスタＤＴｒ１と第２ドライバトランジスタＤＴｒ２、第１転送トランジスタＴＴｒ１と第２転送トランジスタＴＴｒ２を有する。
第１及び第２ロードトランジスタ（ＬＴｒ１，ＬＴｒ２）はＰＭＯＳトランジスタである。
第１及び第２ドライバトランジスタ（ＤＴｒ１，ＤＴｒ２）はＮＭＯＳトランジスタであり、第１及び第２転送トランジスタ（ＴＴｒ１，ＴＴｒ２）はＮＭＯＳトランジスタである。
【０００５】
上述した第１ロードトランジスタＬＴｒ１及び第１ドライバトランジスタＤＴｒ１により１つのＣＭＯＳインバータが構成され、第２ロードトランジスタＬＴｒ２及び第２ドライバトランジスタＤＴｒ２によりもう１つのＣＭＯＳインバータが構成される。
２つのＣＭＯＳインバータは、互いの入力及び出力がリング状に接続されており、これにより１つの記憶回路が構成されている。
【０００６】
図１１（ｂ）は、従来例に係る１メモリセルのレイアウトを示す平面図である。
例えば、ＮＭＯＳ形成領域ＡＮＭＯＳにおいて第１Ｐ型半導体領域Ｐ１と第２Ｐ型半導体領域Ｐ２が素子分離絶縁膜Ｉで区分されている。
ＰＭＯＳ形成領域ＡＰＭＯＳにおいて第１Ｎ型半導体領域Ｎ１及び第２Ｎ型半導体領域Ｎ２が素子分離絶縁膜Ｉで分離されている。
第１Ｐ型半導体領域Ｐ１、第２Ｐ型半導体領域Ｐ２、第１Ｎ型半導体領域Ｎ１及び第２Ｎ型半導体領域Ｎ２は、例えばそれぞれ半導体基板に形成されたウェルで構成される。
【０００７】
上記の６個のトランジスタをそれぞれ構成する位置において、各半導体領域上を横切るように第１ゲート電極Ｇ１〜第６ゲート電極Ｇ６がそれぞれ図示のレイアウトで形成されている。
【０００８】
さらに、各ゲート電極の形成領域を除く領域の各半導体領域の表層部分にソースドレイン領域が形成されている。
上記のようにして、第１及び第２ロードトランジスタ（ＬＴｒ１，ＬＴｒ２）、第１及び第２ドライバトランジスタ（ＤＴｒ１，ＤＴｒ２）、第１及び第２転送トランジスタ（ＴＴｒ１，ＴＴｒ２）がそれぞれ構成されている。
上記のようにして、１つのメモリセルＭＣが構成されている。
【０００９】
例えば、非特許文献１には、上記のような６つのＭＯＳＦＥＴを有するＳＲＡＭメモリセルが記載されている。
【００１０】
ここで、半導体のスケーリングに伴い、ゲートのリークやトランジスタのオフリークの増大が問題になっており、特にＳＲＡＭにおいては待機電流を低く抑えることは困難になってきている。
【００１１】
本来ＳＲＡＭはトランジスタのみで構成されるため、ロジックプロセスと非常に親和性が高く、プロセスの工程追加なしで搭載することが最大のメリットとなっている。
【００１２】
しかし、ロジックトランジスタのオン電流を確保するために閾値電圧を非常に低くしていることや、メモリセルサイズの微細化に伴い、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのバランスが取れるようにデザインで調整することが困難になっている。
【００１３】
ＮＭＯＳトランジスタとＰＭＯＳトランジスタのバランス確保と待機電流を低く抑えるために、ＳＲＡＭのみ不純物イオン注入工程を追加して閾値電圧を高く調整することが行われている。
【００１４】
一方で、設計ルール６５ｎｍ世代においては、ＰＭＯＳトランジスタのオン電流を確保するため、半導体基板を４５度回転させて結晶方位を変えて用いる技術が導入された。
【００１５】
このことにより、従来、ＮＭＯＳトランジスタの閾値電圧は０．３５Ｖ程度であり、ＰＭＯＳトランジスタの閾値電圧は０．２５Ｖ程度となり、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのバランスを取ることができていた。
【００１６】
しかし、設計ルール６５ｎｍ世代で半導体基板を４５度回転させて結晶方位を変えて用いることでＰＭＯＳトランジスタのオン電流が飛躍的に向上した。このため、ＰＭＯＳトランジスタのオン電流が高くなってＮＭＯＳトランジスタとＰＭＯＳトランジスタのバランスが崩れてしまい、ＰＭＯＳトランジスタの能力調整が必要となった。
【００１７】
しかし、図１１（ｂ）に示すように、従来より、ＮＭＯＳトランジスタの活性領域の幅ＷＰに比べて、ＰＭＯＳトランジスタの活性領域の幅ＷＮは狭く、加工限界に近づいていた。上記の状況では、ＰＭＯＳトランジスタの活性領域の幅を狭めて能力調整を行うことはできない。
このため、ＰＭＯＳトランジスタの閾値電圧を高くして能力の調整を行うことが必要となった。
【００１８】
今後、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのバランスを確保しつつ、スタンバイ電流を抑えるために、ＰＭＯＳトランジスタの閾値電圧をさらに高くすることが必要となってくる。
例えば、設計ルール６５ｎｍ世代において、消費電力を抑制した場合、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのどちらも０．５０Ｖより高い閾値電圧とすることが望まれている。
【００１９】
閾値電圧を制御する方法としては、これまで、トランジスタが形成されるウェルに閾値調整用の不純物イオンを注入する方法が広く用いられている。
しかし、閾値電圧を０．４Ｖ以上に高くしようとすると、非常に高濃度の不純物を注入する必要がある。
しかし、チャネル部分に高濃度の不純物を導入することは、ランダムバラツキの増加につながる。
【００２０】
一方、ロジック領域のトランジスタとしては、ＳＲＡＭ部分とは異なり、高速動作が必要である。
従って、オン電流を確保するために、閾値電圧を０．２Ｖ程度に抑える必要がある。
【非特許文献１】M. Iwai, et. al., 2004 Symposium on VLSI Technology, pp. 12
【発明の開示】
【発明が解決しようとする課題】
【００２１】
解決しようとする課題は、ＳＲＡＭのメモリセルにおいてＮＭＯＳトランジスタとＰＭＯＳトランジスタのバランスを確保しつつ、ＰＭＯＳトランジスタの閾値電圧をさらに高くすることが困難であることである。
【課題を解決するための手段】
【００２２】
本発明の半導体装置は、基板にメモリ領域とロジック領域が設けられており、前記メモリ領域において前記基板の第１半導体領域に設けられた第１チャネル形成領域上に第１ゲート絶縁膜を介して形成された第１ゲート電極及び前記第１ゲート電極の両側部における前記第１半導体領域に形成された第１ソースドレイン領域を有する第１トランジスタと、前記ロジック領域において前記基板の第２半導体領域に設けられた第２チャネル形成領域上に第２ゲート絶縁膜を介して形成された第２ゲート電極及び前記第２ゲート電極の両側部における前記第２半導体領域に形成された第２ソースドレイン領域を有する第２トランジスタとを有し、前記メモリ領域において、前記第１トランジスタとして、２つのＰＭＯＳトランジスタである第１及び第２ロードトランジスタ、２つのＮＭＯＳトランジスタである第１及び第２ドライバトランジスタ、２つのＮＭＯＳトランジスタである第１及び第２転送トランジスタを有するスタティックランダムアクセスメモリのメモリセルがマトリクス状に構成されており、前記第１ゲート電極の少なくとも前記第１ゲート絶縁膜に接する部分が金属からなり、前記第２ゲート電極の少なくとも前記第２ゲート絶縁膜に接する部分が半導体からなる。
【００２３】
上記の本発明の半導体装置は、基板にメモリ領域とロジック領域が設けられている。
メモリ領域において第１トランジスタが形成されている。第１トランジスタは、基板の第１半導体領域に設けられた第１チャネル形成領域上に第１ゲート絶縁膜を介して第１ゲート電極が形成され、第１ゲート電極の両側部における第１半導体領域に第１ソースドレイン領域が形成されて、構成されている。
一方、ロジック領域において第２トランジスタが形成されている。第２トランジスタは、基板の第２半導体領域に設けられた第２チャネル形成領域上に第２ゲート絶縁膜を介して第２ゲート電極が形成され、第２ゲート電極の両側部における第２半導体領域に第２ソースドレイン領域が形成されて、構成されている。
ここで、メモリ領域において、第１トランジスタとして、２つのＰＭＯＳトランジスタである第１及び第２ロードトランジスタ、２つのＮＭＯＳトランジスタである第１及び第２ドライバトランジスタ、２つのＮＭＯＳトランジスタである第１及び第２転送トランジスタを有するスタティックランダムアクセスメモリのメモリセルがマトリクス状に構成されている。
また、第１ゲート電極の少なくとも第１ゲート絶縁膜に接する部分が金属からなり、第２ゲート電極の少なくとも第２ゲート絶縁膜に接する部分が半導体からなる構成である。
【００２４】
また、本発明の半導体装置の製造方法は、基板にメモリ領域とロジック領域が設けられており、前記メモリ領域に第１トランジスタを有し、前記ロジック領域に第２トランジスタを有し、前記メモリ領域において前記第１トランジスタとして、２つのＰＭＯＳトランジスタである第１及び第２ロードトランジスタ、２つのＮＭＯＳトランジスタである第１及び第２ドライバトランジスタ、２つのＮＭＯＳトランジスタである第１及び第２転送トランジスタを有するスタティックランダムアクセスメモリのメモリセルをマトリクス状に形成するために、前記基板の前記メモリ領域における第１半導体領域に設けられた第１チャネル形成領域上に第１ゲート絶縁膜を介して第１ゲート電極を形成し、前記基板の前記ロジック領域における第２半導体領域に設けられた第２チャネル形成領域上に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程と、前記第１ゲート電極の両側部における前記第１半導体領域に第１ソースドレイン領域を形成し、前記第２ゲート電極の両側部における前記第２半導体領域に第２ソースドレイン領域を形成する工程とを有し、前記第１ゲート電極及び前記第２ゲート電極を形成する工程において、前記第１ゲート電極の少なくとも前記第１ゲート絶縁膜に接する部分が金属からなり、前記第２ゲート電極の少なくとも前記第２ゲート絶縁膜に接する部分が半導体からなるようにして形成する。
【００２５】
上記の本発明の半導体装置の製造方法は、基板にメモリ領域とロジック領域が設けられており、メモリ領域に第１トランジスタを有し、ロジック領域に第２トランジスタを有し、メモリ領域において第１トランジスタとして、２つのＰＭＯＳトランジスタである第１及び第２ロードトランジスタ、２つのＮＭＯＳトランジスタである第１及び第２ドライバトランジスタ、２つのＮＭＯＳトランジスタである第１及び第２転送トランジスタを有するスタティックランダムアクセスメモリのメモリセルをマトリクス状に形成する方法である。
まず、基板のメモリ領域における第１半導体領域に設けられた第１チャネル形成領域上に第１ゲート絶縁膜を介して第１ゲート電極を形成し、基板の前記ロジック領域における第２半導体領域に設けられた第２チャネル形成領域上に第２ゲート絶縁膜を介して第２ゲート電極を形成する。
次に、第１ゲート電極の両側部における第１半導体領域に第１ソースドレイン領域を形成し、第２ゲート電極の両側部における第２半導体領域に第２ソースドレイン領域を形成する。
ここで、第１ゲート電極及び第２ゲート電極を形成する工程において、第１ゲート電極の少なくとも第１ゲート絶縁膜に接する部分が金属からなり、第２ゲート電極の少なくとも第２ゲート絶縁膜に接する部分が半導体からなるようにして形成する。
【発明の効果】
【００２６】
本発明の半導体装置は、ＳＲＡＭのメモリセルを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタのバランスを確保しつつ、ＰＭＯＳトランジスタの閾値電圧をさらに高くすることができる。
【００２７】
本発明の半導体装置の製造方法は、ＳＲＡＭのメモリセルを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタのバランスを確保しつつ、ＰＭＯＳトランジスタの閾値電圧をさらに高くして、半導体装置を製造できる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施形態に係る半導体装置及びその製造方法について図面を参照して説明する。
尚、説明は以下の順序で行う。
１．第１実施形態（ＳＲＡＭトランジスタのゲート電極が金属ゲートからなる構成）
２．第１変形例
３．第２実施形態（ＳＲＡＭトランジスタのゲート電極がロジック回路トランジスタより薄膜化された構成）
４．第２変形例
【００２９】
＜第１実施形態＞
［全体構成］
本実施形態に係る半導体装置は、半導体記憶装置の１つであるＳＲＡＭであるメモリ領域とロジック領域が混載された半導体装置である。
例えば、メモリ領域において、第１ＮＭＯＳトランジスタＮＴｒ１と第１ＰＭＯＳトランジスタＰＴｒ１が形成されている。第１ＮＭＯＳトランジスタＮＴｒ１と第１ＰＭＯＳトランジスタＰＴｒ１を合わせて第１トランジスタとも称する。
また、例えば、ロジック領域において、第２ＮＭＯＳトランジスタＮＴｒ２と第２ＰＭＯＳトランジスタＰＴｒ２が形成されている。第２ＮＭＯＳトランジスタＮＴｒ２と第２ＰＭＯＳトランジスタＰＴｒ２を合わせて第２トランジスタとも称する。
【００３０】
図１は本実施形態の半導体装置の模式的な断面図である。
例えば、半導体基板１０の活性領域がＳＴＩ（Shallow Trench Isolation）型の素子分離絶縁膜１１で区分されている。
素子分離絶縁膜１１で区分された活性領域に、第１ＮＭＯＳトランジスタＮＴｒ１が形成されているＰ型の半導体領域１２及び第１ＰＭＯＳトランジスタＰＴｒ１が形成されているＮ型の半導体領域１３が形成されている。また、第２ＮＭＯＳトランジスタＮＴｒ２が形成されているＰ型の半導体領域１４及び第２ＰＭＯＳトランジスタＰＴｒ２が形成されているＮ型の半導体領域１５が形成されている。
【００３１】
第１ＮＭＯＳトランジスタＮＴｒ１の領域において、例えば半導体領域１２にチャネル形成領域が形成されている。その上層にゲート絶縁膜２０を介して高融点金属シリサイドなどの金属層４０からなるゲート電極が形成されている。
ゲート電極の両側部にサイドウォール絶縁膜３０が形成されている。また、ゲート電極の両側部における半導体領域１２に、エクステンション領域が設けられた構成のソースドレイン領域１６が形成されている。
さらに、ソースドレイン領域１６の表層部分に高融点金属のシリサイドなどの金属層４４が形成されている。
上記のように、第１ＮＭＯＳトランジスタＮＴｒ１が構成されている。
【００３２】
第１ＰＭＯＳトランジスタＰＴｒ１の領域において、例えば半導体領域１３にチャネル形成領域が形成されている。その上層にゲート絶縁膜２１を介して高融点金属シリサイドなどの金属層４１からなるゲート電極が形成されている。
ゲート電極の両側部にサイドウォール絶縁膜３１が形成されている。また、ゲート電極の両側部における半導体領域１３に、エクステンション領域が設けられた構成のソースドレイン領域１７が形成されている。
さらに、ソースドレイン領域１７の表層部分に高融点金属のシリサイドなどの金属層４５が形成されている。
上記のように、第１ＰＭＯＳトランジスタＰＴｒ１が構成されている。
【００３３】
上記において、半導体領域（１２，１３）を第１半導体領域、ゲート絶縁膜（２０，２１）を第１ゲート絶縁膜、金属層（４０，４１）からなるゲート電極を第１ゲート電極、ソースドレイン領域（１６，１７）を第１ソースドレイン領域とも称する。半導体領域（１２，１３）に設けられたチャネル形成領域を第１チャネル形成領域とも称する。
【００３４】
また、第２ＮＭＯＳトランジスタＮＴｒ２の各領域において、例えば半導体領域１４にチャネル形成領域が形成されている。その上層にゲート絶縁膜２２を介して、ポリシリコンなどの半導体層２６と高融点金属シリサイドなどの金属層４２の積層体からなるゲート電極が形成されている。
ゲート電極の両側部にサイドウォール絶縁膜３２が形成されている。また、ゲート電極の両側部における半導体領域１４に、エクステンション領域が設けられた構成のソースドレイン領域１８が形成されている。
さらに、ソースドレイン領域１８の表層部分に高融点金属のシリサイドなどの金属層４６が形成されている。
上記のように、第２ＮＭＯＳトランジスタＮＴｒ２が構成されている。
【００３５】
第２ＰＭＯＳトランジスタＰＴｒ２の領域において、例えば半導体領域１５にチャネル形成領域が形成されている。その上層にゲート絶縁膜２３を介して、ポリシリコンなどの半導体層２７と高融点金属シリサイドなどの金属層４３の積層体からなるゲート電極が形成されている。
ゲート電極の両側部にサイドウォール絶縁膜３３が形成されている。また、ゲート電極の両側部における半導体領域１５に、エクステンション領域が設けられた構成のソースドレイン領域１９が形成されている。
さらに、ソースドレイン領域１９の表層部分に高融点金属のシリサイドなどの金属層４７が形成されている。
上記のように、第２ＰＭＯＳトランジスタＰＴｒ２が構成されている。
【００３６】
上記において、半導体領域（１４，１５）を第２半導体領域、ゲート絶縁膜（２２，２３）を第２ゲート絶縁膜、ソースドレイン領域（１８，１９）を第２ソースドレイン領域とも称する。第２ＮＭＯＳトランジスタＮＴｒ２と第２ＰＭＯＳトランジスタＰＴｒ２のポリシリコンなどの半導体層２６と高融点金属シリサイドなどの金属層４２の積層体からなるゲート電極を第２ゲート電極とも称する。また、半導体領域（１４，１５）に設けられたチャネル形成領域を第２チャネル形成領域とも称する。
【００３７】
上記のように、本実施形態の半導体装置においては、第１トランジスタである第１ＮＭＯＳトランジスタＮＴｒ１と第１ＰＭＯＳトランジスタＰＴｒ１において、第１ゲート電極の少なくとも第１ゲート絶縁膜に接する部分が金属からなる。
一方、第２トランジスタである第２ＮＭＯＳトランジスタＮＴｒ２と第２ＰＭＯＳトランジスタＰＴｒ２において、第２ゲート電極の少なくとも第２ゲート絶縁膜に接する部分が半導体からなる構成である。
【００３８】
［ＳＲＡＭメモリセルの構成］
次に、ＳＲＡＭのメモリ領域について説明する。
図２（ａ）は、本実施形態に係るＳＲＡＭにおける６つのＭＯＳＦＥＴを有する１つのメモリセルの等価回路図である。本実施形態に係るＳＲＡＭは、この構成のメモリセルが複数個集積されている。
【００３９】
各メモリセルＭＣは、例えば、第１ロードトランジスタＬＴｒ１と第２ロードトランジスタＬＴｒ２、第１ドライバトランジスタＤＴｒ１と第２ドライバトランジスタＤＴｒ２、第１転送トランジスタＴＴｒ１と第２転送トランジスタＴＴｒ２を有する。
第１及び第２ロードトランジスタ（ＬＴｒ１，ＬＴｒ２）はＰＭＯＳトランジスタである。
第１及び第２ドライバトランジスタ（ＤＴｒ１，ＤＴｒ２）はＮＭＯＳトランジスタであり、第１及び第２転送トランジスタ（ＴＴｒ１，ＴＴｒ２）はＮＭＯＳトランジスタである。
【００４０】
ここで、上記の第１及び第２ドライバトランジスタ（ＤＴｒ１，ＤＴｒ２）と第１及び第２転送トランジスタ（ＴＴｒ１，ＴＴｒ２）は、図１における第１ＮＭＯＳトランジスタＮＴｒ１の構成を有する。
上記の第１及び第２ロードトランジスタ（ＬＴｒ１，ＬＴｒ２）は図１における第１ＰＭＯＳトランジスタＰＴｒ１の構成を有する。
【００４１】
例えば、第１ロードトランジスタＬＴｒ１と第１ドライバトランジスタＤＴｒ１は、ドレインが第１記憶ノードＮＤに、ゲートが第２記憶ノードＮＤ／にそれぞれ接続されている。第１ロードトランジスタＬＴｒ１のソースは電源電圧Ｖｃに、第１ドライバトランジスタＤＴｒ１のソースは基準電位Ｖｓにそれぞれ接続されている。第１ロードトランジスタＬＴｒ１及び第１ドライバトランジスタＤＴｒ１によって、第２記憶ノードＮＤ／を入力、第１記憶ノードＮＤを出力とする第１ＣＭＯＳインバータが形成されている。
【００４２】
また、例えば、第２ロードトランジスタＬＴｒ２と第２ドライバトランジスタＤＴｒ２は、ドレインが第２記憶ノードＮＤ／に、ゲートが第１記憶ノードＮＤにそれぞれ接続されている。第２ロードトランジスタＬＴｒ２のソースは電源電圧Ｖｃに、第２ドライバトランジスタＤＴｒ２のソースは基準電位Ｖｓにそれぞれ接続されている。第２ロードトランジスタＬＴｒ２及び第２ドライバトランジスタＤＴｒ２によって、第１記憶ノードＮＤを入力、第２記憶ノードＮＤ／を出力とする第２ＣＭＯＳインバータが形成されている。
【００４３】
例えば、第１ＣＭＯＳインバータと第２ＣＭＯＳインバータとは、互いの入力及び出力がリング状に接続されている。これによりフリップフロップと呼ばれる１つの記憶回路が構成されている。
【００４４】
また、例えば、第１転送トランジスタＴＴｒ１は、ゲートがワードラインＷＬに、ドレインがビットラインＢＬに、ソースが第１記憶ノードＮＤにそれぞれ接続されている。第２転送トランジスタＴＴｒ２は、ゲートがワードラインＷＬに、ドレインが相補ビットラインＢＬ／に、ソースが第２記憶ノードＮＤ／にそれぞれ接続されている。
【００４５】
図２（ｂ）は、本実施形態に係るＳＲＡＭにおける１つのメモリセルのレイアウトを示す平面図である。
例えば、ＮＭＯＳ形成領域ＡＮＭＯＳにおいて第１Ｐ型半導体領域Ｐ１と第２Ｐ型半導体領域Ｐ２が素子分離絶縁膜Ｉで区分され、また、ＰＭＯＳ形成領域ＡＰＭＯＳにおいて第１Ｎ型半導体領域Ｎ１及び第２Ｎ型半導体領域Ｎ２が素子分離絶縁膜Ｉで分離されている。第１Ｐ型半導体領域Ｐ１、第２Ｐ型半導体領域Ｐ２、第１Ｎ型半導体領域Ｎ１及び第２Ｎ型半導体領域Ｎ２は、例えばそれぞれ半導体基板に形成されたウェルで構成され、各半導体領域にはチャネル形成領域が形成されている。
【００４６】
上記の６個のトランジスタをそれぞれ構成する位置において、各半導体領域上を横切るように第１ゲート電極Ｇ１〜第６ゲート電極Ｇ６がそれぞれ図示のレイアウトで形成されている。ここで、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２は、連続した導電層として構成されており、第４ゲート電極Ｇ４及び第５ゲート電極Ｇ５も同様である。
【００４７】
さらに各ゲート電極の形成領域を除く領域の各半導体領域の表層部分にそれぞれソースドレイン領域が形成されている。
上記のようにして、第１及び第２ロードトランジスタ（ＬＴｒ１，ＬＴｒ２）、第１及び第２ドライバトランジスタ（ＤＴｒ１，ＤＴｒ２）、第１及び第２転送トランジスタ（ＴＴｒ１，ＴＴｒ２）がそれぞれ構成されている。
【００４８】
ここで、第１ロードトランジスタＬＴｒ１のソースドレイン領域から第５ゲート電極Ｇ５に及ぶ領域までが連通して開口され、第５ゲート電極Ｇ５と第１ロードトランジスタＬＴｒ１のソースドレイン領域を接続する共通コンタクトＳＣＴ１が形成されている。
【００４９】
また、第１ドライバトランジスタＤＴｒ１と第１転送トランジスタＴＴｒ１を接続するソースドレイン領域に開口部が形成されて、コンタクトＣＴ１が形成されている。
共通コンタクトＳＣＴ１とコンタクトＣＴ１は上層配線で接続され、この部分が図２（ａ）に示す第１記憶ノードＮＤとなる。
【００５０】
一方、第２ロードトランジスタＬＴｒ２のソースドレイン領域から第２ゲート電極Ｇ２に及ぶ領域までが連通して開口され、第２ゲート電極Ｇ２と第２ロードトランジスタＬＴｒ２のソースドレイン領域を接続する共通コンタクトＳＣＴ２が形成されている。
【００５１】
また、第２ドライバトランジスタＤＴｒ２と第２転送トランジスタＴＴｒ２を接続するソースドレイン領域に開口部が形成されて、コンタクトＣＴ２が形成されている。
共通コンタクトＳＣＴ２とコンタクトＣＴ２は上記と同様に上層配線で接続され、この部分が図２（ａ）に示す第２記憶ノードＮＤ／となる。
【００５２】
また、上記以外のソースドレイン領域は、それぞれコンタクトを介して上層配線に接続され、電源電圧Ｖｃ、基準電位Ｖｓ、ビットラインＢＬあるいは相補ビットラインＢＬ／に接続されている。
上記のようにして、１つのメモリセルＭＣが構成されている。
【００５３】
本実施形態の半導体装置のメモリ領域においては、上記の構成のメモリセルがマトリクス状に構成されている。
【００５４】
本実施形態の半導体装置においては、第１トランジスタである第１ＮＭＯＳトランジスタＮＴｒ１と第１ＰＭＯＳトランジスタＰＴｒ１において、第１ゲート電極の少なくとも第１ゲート絶縁膜に接する部分が高融点金属シリサイドなどの金属からなる。
ここで、第１ＮＭＯＳトランジスタＮＴｒ１と第１ＰＭＯＳトランジスタＰＴｒ１のゲート電極を共通の金属材料で構成することができる。
【００５５】
第１ゲート電極の少なくとも第１ゲート絶縁膜に接する部分は、例えば、仕事関数φが４．４〜４．８ｅＶの範囲であるいわゆるミッドギャップである金属から構成されることが好ましい。
上記の第１ゲート電極の少なくとも第１ゲート絶縁膜に接する部分として、例えば、Ｃｏ，Ｎｉ，Ｐｔ，Ｔｉ，Ｖ，Ｃｒ，Ｚｒ，Ｎｂ，Ｍｏ，Ｈｆ，Ｔａ，Ｗなどの高融点金属のシリサイドを用いることができる。
【００５６】
図３（ａ）及び（ｂ）は、それぞれＮＭＯＳトランジスタとＰＭＯＳトランジスタにおいて、ゲート電極を構成する材料の仕事関数と、得られるトランジスタの閾値電圧の関係を示すグラフである。上記におけるゲート電極の材料は、ゲート電極のゲート絶縁膜に接する部分の材料を示す。
例えば、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのいずれにおいても、仕事関数が４．６ｅＶ程度の材料を用いることで、０．５Ｖまたは−０．５Ｖ程度の高い閾値電圧を実現できることを示す。
これにより、ＳＲＡＭのメモリセルを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタのバランスを確保しながら、ＰＭＯＳトランジスタにおいて高い閾値電圧を実現できる。
これにより、ＳＲＡＭのメモリセルを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタのチャネルに導入する不純物を大幅に削減できる。
【００５７】
また、０．５Ｖまたは−０．５Ｖの近傍領域となるようにするために、ゲート電極の材料としては、仕事関数が例えば４．４〜４．８ｅＶの範囲の材料を好ましく用いることができる。
【００５８】
本実施形態の半導体装置は、ＳＲＡＭのメモリセルを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタのバランスを確保しつつ、ＰＭＯＳトランジスタの閾値電圧をさらに高くすることができる。
【００５９】
一方、第２トランジスタである第２ＮＭＯＳトランジスタＮＴｒ２と第２ＰＭＯＳトランジスタＰＴｒ２において、第２ゲート電極の少なくとも第２ゲート絶縁膜に接する部分は、ポリシリコンなどの半導体からなる構成とする。これにより、ロジック領域は低閾値電圧とすることができる。
【００６０】
［半導体装置の製造方法］
次に、本実施形態に係る半導体装置の製造方法について、図４及び５を用いて説明する。
ここで、図４及び図５の各図は図１に対応する断面を示すものである。
図中、領域ＡＮＴｒ１は第１ＮＭＯＳトランジスタ形成領域、領域ＡＰＴｒ１は第１ＰＭＯＳトランジスタ形成領域、領域ＡＮＴｒ２は第２ＮＭＯＳトランジスタ形成領域、領域ＡＰＴｒ２は第２ＰＭＯＳトランジスタ形成領域である。
【００６１】
まず、図４（ａ）に示すように、例えば、半導体基板１０の活性領域を区分するようにＳＴＩ型の素子分離絶縁膜１１を形成し、Ｐ型の半導体領域１２、Ｎ型の半導体領域１３、Ｐ型の半導体領域１４及びＮ型の半導体領域１５をウェルとして形成する。
ここで、チャネル形成領域にそれぞれ必要なチャネル不純物を導入する。本実施形態においては、上記のようにチャネル不純物の量を大きく削減できる。
【００６２】
次に、上記の各領域において、例えば熱酸化法によりゲート絶縁膜（２０〜２３）を形成し、ＣＶＤ（Chemical Vapor Deposition）法などによりポリシリコンを全面に堆積する。ポリシリコン層の膜厚は例えば１００ｎｍ程度である。
次に、ポリシリコン層及びゲート絶縁膜をゲート電極のパターンに加工して、各領域においてパターン加工されたポリシリコンからなる半導体層（２４〜２７）とする。
このとき、例えば、領域ＡＮＴｒ１と領域ＡＰＴｒ１においては、ポリシリコン層の上層に窒化シリコンを堆積してポリシリコンからなる半導体層（２４〜２７）と同様にパターン加工することで、ハードマスク（２８，２９）とする。
【００６３】
次に、図４（ｂ）に示すように、例えば、上記の各領域において、上記のハードマスク（２８，２９）及び半導体層（２６，２７）をマスクとしてＮ型あるいはＰ型の導電性不純物をイオン注入し、ソースドレインのエクステンション領域を形成する。
次に、例えば、上記の各領域において、ＣＶＤ法により全面に酸化シリコンを堆積させ、エッチバックすることにより、ポリシリコン層とハードマスクの両側部あるいはポリシリコン層の両側部にサイドウォール絶縁膜（３０〜３３）を形成する。
ここではサイドウォール絶縁膜（３０〜３３）を酸化シリコンの単層の膜としているが、酸化シリコン膜と窒化シリコン膜などを積層させた多層の膜としてもよい。
【００６４】
次に、例えば、上記の各領域において、上記のサイドウォール絶縁膜（３０〜３３）をマスクとしてＮ型あるいはＰ型の導電性不純物をイオン注入し、ソースドレイン領域（１６~１９）を形成する。
これにより、上記のエクステンション領域が設けられた構成のソースドレイン領域とする。
ここで、エクステンション領域及びソースドレイン領域を形成する導電性不純物は、例えば、領域ＡＮＴｒ１と領域ＡＰＴｒ１においてはハードマスク（２８，２９）によって半導体層（２４，２５）には導入されない。あるいは、導入される場合もある。
一方、領域ＡＮＴｒ２と領域ＡＰＴｒ２においてはハードマスクが設けられていないので半導体層（２６，２７）に導入される。
【００６５】
次に、図５（ａ）に示すように、例えば、上記の各領域において熱酸化法によりソースドレイン領域（１６〜１９）の表層に酸化シリコン膜（３４〜３７）を形成する。これは、次の工程のシリサイド化を阻害するシリサイドブロックとなる。酸化シリコン膜（３４〜３７）の膜厚は５〜１０ｎｍ程度として、シリサイド化処理の前処理において除去されない程度とする。
上記において、領域ＡＮＴｒ２と領域ＡＰＴｒ２の半導体層（２６，２７）の上層にも上記と同様に酸化シリコン膜（３８，３９）を形成する。熱酸化法の場合、領域ＡＮＴｒ１と領域ＡＰＴｒ１においてハードマスク（２８，２９）の表面には酸化シリコン膜は形成されない。
【００６６】
次に、例えばＲＩＥ（反応性イオンエッチング）などのドライエッチング処理あるいはウェットエッチング処理により、領域ＡＮＴｒ１と領域ＡＰＴｒ１においてはハードマスク（２８，２９）を除去する。ここでは、酸化シリコンに対して十分高い選択比で窒化シリコンを除去する条件のエッチングで行う。
これにより、領域ＡＮＴｒ１と領域ＡＰＴｒ１において半導体層（２４，２５）が露出することになる。
【００６７】
次に、図５（ｂ）に示すように、例えば、スパッタリング法などにより全面にコバルトなどの高融点金属を堆積し、さらにシリサイド化の熱処理を行う。このとき、領域ＡＮＴｒ１と領域ＡＰＴｒ１において半導体層（２４，２５）の一部あるいは全部をシリサイド化して金属層（４０，４１）とする。これは、高融点金属とシリコンと接している部分に自己整合的に高融点金属シリサイド層を形成する、いわゆるサリサイドプロセスである。
上記のシリサイド化工程においては、例えば、シリサイド化前の半導体層（２４，２５）の断面積の５０％以上がシリサイド化されるようにすることが好ましい。また、半導体層（２４，２５）が全部シリサイド化されてもよい。これは、堆積する高融点金属の膜厚やシリサイド化処理の条件などで調節することができる。
【００６８】
次に、例えばＲＩＥなどのなどのドライエッチング処理あるいはウェットエッチング処理により、シリサイドブロックであった酸化シリコン膜（３４〜３７，３８，３９）を除去する。
次に、例えば、スパッタリング法などにより全面にコバルトなどの高融点金属を堆積し、さらにシリサイド化の熱処理を行う。
これにより、領域ＡＮＴｒ１と領域ＡＰＴｒ１においては半導体層（２４，２５）を全部シリサイド化して、ゲート絶縁膜（２０，２１）に接する領域まで達する金属層（４０，４１）とする。上記のシリサイド化処理において既に半導体層（２４，２５）が全部シリサイド化されている場合には、それ以上シリサイド化はされない。
また、領域ＡＮＴｒ２と領域ＡＰＴｒ２において半導体層（２６，２７）の一部をシリサイド化して金属層（４２，４３）とする。
【００６９】
上記のようにして、領域ＡＮＴｒ２と領域ＡＰＴｒ２（ロジック領域）を除いて領域ＡＮＴｒ１と領域ＡＰＴｒ１（メモリ領域）のみで半導体層（２４，２５）をシリサイド化し、次に、領域ＡＮＴｒ１と領域ＡＰＴｒ１（メモリ領域）及び領域ＡＮＴｒ２と領域ＡＰＴｒ２（ロジック領域）において半導体層（２４，２５）の全部と半導体層（２６，２７）の一部をシリサイド化する。
【００７０】
また、ソースドレイン領域（１６〜１９）の表層部分においても高融点金属のシリサイドなどの金属層（４４〜４７）を形成する。
以上で、図１に示す構成の半導体装置を製造することができる。
【００７１】
本実施形態の半導体装置の製造方法では、第１トランジスタである第１ＮＭＯＳトランジスタＮＴｒ１と第１ＰＭＯＳトランジスタＰＴｒ１を形成する際に、第１ゲート電極の少なくとも第１ゲート絶縁膜に接する部分を高融点金属シリサイドなどの金属で形成する。
ここで、第１ＮＭＯＳトランジスタＮＴｒ１と第１ＰＭＯＳトランジスタＰＴｒ１のゲート電極を共通の金属材料で構成することができる。
【００７２】
これにより、ＳＲＡＭのメモリセルを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタのバランスを確保しつつ、ＰＭＯＳトランジスタの閾値電圧をさらに高くして、半導体装置を製造することができる。
【００７３】
上記においては、領域ＡＮＴｒ１と領域ＡＰＴｒ１においては２回のシリサイド化処理を行っているが、３回以上行ってもよい。
【００７４】
＜第１変形例＞
上記の第１実施形態においては、領域ＡＮＴｒ１と領域ＡＰＴｒ１においては２回以上のシリサイド化処理を行うことで、半導体層（２４，２５）を全部シリサイド化して金属層（４０，４１）としている。
本変形例においては、シリサイド化処理の前に予め領域ＡＮＴｒ１と領域ＡＰＴｒ１の半導体層（２４，２５）にシリコンあるいはゲルマニウムなどのイオン注入を行ってアモルファス化しておく。
次に、全領域で通常のシリサイド化処理を行う。ここでは、領域ＡＮＴｒ２と領域ＡＰＴｒ２において半導体層（２４，２５）が全部シリサイド化されることはない。一方、アモルファス化された領域ＡＮＴｒ１と領域ＡＰＴｒ１の半導体層（２４，２５）のシリサイド化が促進されており、シリサイド化処理で半導体層（２４，２５）を全部シリサイド化することができる。
【００７５】
あるいは、領域ＡＮＴｒ１と領域ＡＰＴｒ１においては第１実施形態より少ない回数のシリサイド化処理を行うことで、半導体層（２４，２５）を全部シリサイド化するようにしてもよい。
【００７６】
＜第２実施形態＞
［全体構成］
本実施形態に係る半導体装置は、半導体記憶装置の１つであるＳＲＡＭであるメモリ領域とロジック領域が混載された半導体装置である。
【００７７】
図６は本実施形態の半導体装置の模式的な断面図である。
メモリ領域における第１ＮＭＯＳトランジスタＮＴｒ１と第１ＰＭＯＳトランジスタＰＴｒ１のゲート電極が、ロジック領域における第２ＮＭＯＳトランジスタＮＴｒ２と第２ＰＭＯＳトランジスタＰＴｒ２のゲート電極より薄膜化された構成となっている。
上記を除いて、実質的に第１実施形態と同様の構成となっている。
【００７８】
本実施形態の半導体装置は、第１実施形態と同様に、第１トランジスタである第１ＮＭＯＳトランジスタＮＴｒ１と第１ＰＭＯＳトランジスタＰＴｒ１において、第１ゲート電極の少なくとも第１ゲート絶縁膜に接する部分が金属からなる。
また、第２トランジスタである第２ＮＭＯＳトランジスタＮＴｒ２と第２ＰＭＯＳトランジスタＰＴｒ２において、第２ゲート電極の少なくとも第２ゲート絶縁膜に接する部分が半導体からなる構成である。
【００７９】
また、本実施形態においては、第１ＮＭＯＳトランジスタＮＴｒ１と第１ＰＭＯＳトランジスタＰＴｒ１において、薄膜化されたゲート電極と同様にサイドウォールもロジック領域より薄膜化された構成となっている。
【００８０】
本実施形態の半導体装置においては、第１トランジスタである第１ＮＭＯＳトランジスタＮＴｒ１と第１ＰＭＯＳトランジスタＰＴｒ１において、第１ゲート電極の少なくとも第１ゲート絶縁膜に接する部分が高融点金属シリサイドなどの金属からなる。
【００８１】
本実施形態の半導体装置は、第１実施形態と同様に、ＳＲＡＭのメモリセルを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタのバランスを確保しつつ、ＰＭＯＳトランジスタの閾値電圧をさらに高くすることができる。
【００８２】
［半導体装置の製造方法］
次に、本実施形態に係る半導体装置の製造方法について説明する。
第１実施形態の製造工程である図５（ａ）に示す工程までは、第１実施形態と同様にして行う。
次に、図７に示すように、領域ＡＮＴｒ２と領域ＡＰＴｒ２を保護するレジスト膜ＰＲをパターン形成する。次に、領域ＡＮＴｒ１と領域ＡＰＴｒ１においてエッチング処理を行い、半導体膜（２４，２５）とサイドウォール絶縁膜（３０，３１）を薄膜化する。
【００８３】
次に、レジスト膜ＰＲを除去した後、例えば、スパッタリング法などにより全面にコバルトなどの高融点金属を堆積し、さらにシリサイド化の熱処理を行う。
これにより、領域ＡＮＴｒ１と領域ＡＰＴｒ１においては半導体層（２４，２５）が薄膜化されているので全部シリサイド化される。一方、領域ＡＮＴｒ２と領域ＡＰＴｒ２において半導体層（２６，２７）は厚いままであるので一部のみがシリサイド化される。
上記のようにして、領域ＡＮＴｒ１と領域ＡＰＴｒ１（メモリ領域）及び領域ＡＮＴｒ２と領域ＡＰＴｒ２（ロジック領域）において半導体層（２４，２５）の全部と半導体層（２６，２７）の一部をシリサイド化する。
上記を除いては、実質的に第１実施形態と同様にして、製造することができる。
【００８４】
これにより、第１実施形態と同様に、ＳＲＡＭのメモリセルを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタのバランスを確保しつつ、ＰＭＯＳトランジスタの閾値電圧をさらに高くして、半導体装置を製造することができる。
【００８５】
＜第２変形例＞
［全体構成］
図８は本実施形態の半導体装置の模式的な断面図である。
メモリ領域における第１ＮＭＯＳトランジスタＮＴｒ１と第１ＰＭＯＳトランジスタＰＴｒ１のゲート電極が、ロジック領域における第２ＮＭＯＳトランジスタＮＴｒ２と第２ＰＭＯＳトランジスタＰＴｒ２のゲート電極より薄膜化された構成である。これは第２実施形態と同様である。
ここで、本変形例においては、メモリ領域における第１ＮＭＯＳトランジスタＮＴｒ１と第１ＰＭＯＳトランジスタＰＴｒ１のサイドウォール絶縁膜（３０，３１）は薄膜化されていない。
上記を除いて、実質的に第２実施形態と同様の構成となっている。
【００８６】
本実施形態の半導体装置は、第１実施形態と同様に、ＳＲＡＭのメモリセルを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタのバランスを確保しつつ、ＰＭＯＳトランジスタの閾値電圧をさらに高くすることができる。
【００８７】
［半導体装置の製造方法］
次に、本実施形態に係る半導体装置の製造方法について説明する。
第１実施形態の製造工程である図５（ａ）に示す工程までは、第１実施形態と同様にして行う。
次に、図９に示すように、領域ＡＮＴｒ２と領域ＡＰＴｒ２を保護するレジスト膜ＰＲをパターン形成する。次に、領域ＡＮＴｒ１と領域ＡＰＴｒ１においてエッチング処理を行い、半導体膜（２４，２５）を薄膜化する。ここでは、第２実施形態のようにサイドウォール絶縁膜（３０，３１）が薄膜化されないエッチング条件とする。
以降は、第２実施形態と同様にして、製造することができる。
【００８８】
これにより、第１実施形態と同様に、ＳＲＡＭのメモリセルを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタのバランスを確保しつつ、ＰＭＯＳトランジスタの閾値電圧をさらに高くして、半導体装置を製造することができる。
【００８９】
＜実施例＞
図１０は本実施形態のＮＭＯＳトランジスタにおけるチャネル形成領域へ導入される不純物のドーズ量に対する閾値と、閾値電圧の変動量（バラツキ）を示すグラフである。
ドーズ量とともに閾値電圧Ｖｔｈが変化する。
一方、ドーズ量が大きくなると閾値電圧の変動量σＶｔｈも大きくなり、ドーズ量が小さくなると閾値電圧の変動量σＶｔｈも小さくなり、例えば、ドーズ量をゼロにできれば、閾値電圧の変動量σＶｔｈが２３ｍＶ（約３４％）にまで小さくすることができる。
【００９０】
本発明は上記の実施形態に限定されない。
例えば、上記の実施形態においては、ＳＲＡＭについて説明しているが、本発明はＳＲＡＭ以外の半導体記憶装置に適用することも可能である。
その他、本発明の観点を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００９１】
【図１】図１は本発明の第１実施形態の半導体装置の模式的な断面図である。
【図２】図２（ａ）は本発明の第１実施形態に係るＳＲＡＭメモリセルの等価回路図であり、図２（ｂ）は１メモリセルのレイアウトを示す平面図である。
【図３】図３（ａ）及び図３（ｂ）はそれぞれＮＭＯＳトランジスタとＰＭＯＳトランジスタにおいて、ゲート電極を構成する材料の仕事関数とトランジスタの閾値電圧の関係を示すグラフである。
【図４】図４（ａ）及び図４（ｂ）は本発明の第１実施形態に係る製造工程を示す断面図である。
【図５】図５（ａ）及び図５（ｂ）は本発明の第１実施形態に係る製造工程を示す断面図である。
【図６】図６は本発明の第２実施形態の半導体装置の模式的な断面図である。
【図７】図７は本発明の第２実施形態に係る製造工程を示す断面図である。
【図８】図８は本発明の第２変形例の半導体装置の模式的な断面図である。
【図９】図９は本発明の第２変形例に係る製造工程を示す断面図である。
【図１０】図１０は実施例における不純物のドーズ量に対する閾値と、閾値電圧の変動量（バラツキ）を示すグラフである。
【図１１】図１１（ａ）は従来例に係るＳＲＡＭメモリセルの等価回路図であり、図１１（ｂ）は１メモリセルのレイアウトを示す平面図である。
【符号の説明】
【００９２】
１０…半導体基板、１１…素子分離絶縁膜、１２〜１５…半導体領域、１６〜１９…ソースドレイン領域、２０〜２３…ゲート絶縁膜、２４〜２７…半導体膜、２８，２９…ハードマスク、３０〜３３…サイドウォール絶縁膜、３４〜３９…酸化シリコン膜、４０〜４７…金属膜、ＭＣ…メモリセル，Ｐ１…第１Ｐ型半導体領域、Ｐ２…第２Ｐ型半導体領域、Ｎ１…第１Ｎ型半導体領域、Ｎ２…第２Ｎ型半導体領域、ＮＴｒ１…第１ＮＭＯＳトランジスタ、ＰＴｒ１…第１ＰＭＯＳトランジスタ、ＮＴｒ２…第２ＮＭＯＳトランジスタ、ＰＴｒ２…第２ＰＭＯＳトランジスタ、ＬＴｒ１…第１ロードトランジスタ、ＬＴｒ２…第２ロードトランジスタ、ＤＴｒ１…第１ドライバトランジスタ、ＤＴｒ２…第２ドライバトランジスタ、ＴＴｒ１…第１転送トランジスタ、ＴＴｒ２…第２転送トランジスタ、Ｉ…素子分離絶縁膜、ＣＴ１，ＣＴ２…コンタクト、ＳＣＴ１，ＳＣＴ２…共通コンタクト、ＷＬ…ワードライン、ＢＬ…ビットライン、ＢＬ／…相補ビットライン、ＮＤ…第１記憶ノード、ＮＤ／…第２記憶ノード、Ｇ１…第１ゲート電極、Ｇ２…第２ゲート電極、Ｇ３…第３ゲート電極、Ｇ４…第４ゲート電極、Ｇ５…第５ゲート電極、Ｇ６…第６ゲート電極、ＡＮＴｒ１…第１ＮＭＯＳ形成領域、ＡＰＴｒ１…第１ＰＭＯＳ形成領域、ＡＮＴｒ２…第２ＮＭＯＳ形成領域、ＡＰＴｒ２…第２ＰＭＯＳ形成領域
【特許請求の範囲】
【請求項１】
基板にメモリ領域とロジック領域が設けられており、
前記メモリ領域において前記基板の第１半導体領域に設けられた第１チャネル形成領域上に第１ゲート絶縁膜を介して形成された第１ゲート電極及び前記第１ゲート電極の両側部における前記第１半導体領域に形成された第１ソースドレイン領域を有する第１トランジスタと、
前記ロジック領域において前記基板の第２半導体領域に設けられた第２チャネル形成領域上に第２ゲート絶縁膜を介して形成された第２ゲート電極及び前記第２ゲート電極の両側部における前記第２半導体領域に形成された第２ソースドレイン領域を有する第２トランジスタと
を有し、
前記メモリ領域において、前記第１トランジスタとして、２つのＰＭＯＳトランジスタである第１及び第２ロードトランジスタ、２つのＮＭＯＳトランジスタである第１及び第２ドライバトランジスタ、２つのＮＭＯＳトランジスタである第１及び第２転送トランジスタを有するスタティックランダムアクセスメモリのメモリセルがマトリクス状に構成されており、
前記第１ゲート電極の少なくとも前記第１ゲート絶縁膜に接する部分が金属からなり、
前記第２ゲート電極の少なくとも前記第２ゲート絶縁膜に接する部分が半導体からなる
半導体装置。
【請求項２】
前記第１トランジスタの閾値が前記第２トランジスタの閾値より高い
請求項１に記載の半導体装置。
【請求項３】
前記第１ゲート電極を構成する金属の仕事関数φが４．４〜４．８ｅＶの範囲である
請求項１に記載の半導体装置。
【請求項４】
前記第１ゲート電極を構成する金属が高融点金属シリサイドである
請求項１に記載の半導体装置。
【請求項５】
前記第１ゲート電極を構成する高融点金属シリサイドは、前記第２ゲート電極を構成する半導体層と同一の層を母体として形成されている
請求項４に記載の半導体装置。
【請求項６】
前記ロジック領域において、前記第２トランジスタとして、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが形成されている
請求項１に記載の半導体装置。
【請求項７】
前記第２ゲート電極を構成する半導体がポリシリコンである
請求項１に記載の半導体装置。
【請求項８】
基板にメモリ領域とロジック領域が設けられており、前記メモリ領域に第１トランジスタを有し、前記ロジック領域に第２トランジスタを有し、前記メモリ領域において前記第１トランジスタとして、２つのＰＭＯＳトランジスタである第１及び第２ロードトランジスタ、２つのＮＭＯＳトランジスタである第１及び第２ドライバトランジスタ、２つのＮＭＯＳトランジスタである第１及び第２転送トランジスタを有するスタティックランダムアクセスメモリのメモリセルをマトリクス状に形成するために、
前記基板の前記メモリ領域における第１半導体領域に設けられた第１チャネル形成領域上に第１ゲート絶縁膜を介して第１ゲート電極を形成し、前記基板の前記ロジック領域における第２半導体領域に設けられた第２チャネル形成領域上に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程と、
前記第１ゲート電極の両側部における前記第１半導体領域に第１ソースドレイン領域を形成し、前記第２ゲート電極の両側部における前記第２半導体領域に第２ソースドレイン領域を形成する工程と
を有し、
前記第１ゲート電極及び前記第２ゲート電極を形成する工程において、前記第１ゲート電極の少なくとも前記第１ゲート絶縁膜に接する部分が金属からなり、前記第２ゲート電極の少なくとも前記第２ゲート絶縁膜に接する部分が半導体からなるようにして形成する
半導体装置の製造方法。
【請求項９】
前記第１ゲート電極及び前記第２ゲート電極を形成する工程において、前記第１ゲート電極のシリサイド化処理を複数回行い、前記第１ゲート電極が全て高融点金属シリサイドとなるように形成する
請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１ゲート電極及び前記第２ゲート電極を形成する工程が、
前記ロジック領域を除いて前記メモリ領域のみで前記第１ゲート電極をシリサイド化する工程と、
前記メモリ領域及び前記ロジック領域において前記第１ゲート電極及び前記第２ゲート電極をシリサイド化する工程と
を含む
請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１ゲート電極及び前記第２ゲート電極を形成する工程において、前記第１ゲート電極を薄膜化する処理を行い、前記第１ゲート電極が全て高融点金属シリサイドとなるように形成する
請求項８に記載の半導体装置の製造方法。
【請求項１２】
前記第１ゲート電極及び前記第２ゲート電極を形成する工程が、
前記ロジック領域を除いて前記メモリ領域のみで前記第１ゲート電極を薄膜化する工程と、
前記メモリ領域及び前記ロジック領域において前記第１ゲート電極及び前記第２ゲート電極をシリサイド化する工程と
を含む
請求項１１に記載の半導体装置の製造方法。
【請求項１】
基板にメモリ領域とロジック領域が設けられており、
前記メモリ領域において前記基板の第１半導体領域に設けられた第１チャネル形成領域上に第１ゲート絶縁膜を介して形成された第１ゲート電極及び前記第１ゲート電極の両側部における前記第１半導体領域に形成された第１ソースドレイン領域を有する第１トランジスタと、
前記ロジック領域において前記基板の第２半導体領域に設けられた第２チャネル形成領域上に第２ゲート絶縁膜を介して形成された第２ゲート電極及び前記第２ゲート電極の両側部における前記第２半導体領域に形成された第２ソースドレイン領域を有する第２トランジスタと
を有し、
前記メモリ領域において、前記第１トランジスタとして、２つのＰＭＯＳトランジスタである第１及び第２ロードトランジスタ、２つのＮＭＯＳトランジスタである第１及び第２ドライバトランジスタ、２つのＮＭＯＳトランジスタである第１及び第２転送トランジスタを有するスタティックランダムアクセスメモリのメモリセルがマトリクス状に構成されており、
前記第１ゲート電極の少なくとも前記第１ゲート絶縁膜に接する部分が金属からなり、
前記第２ゲート電極の少なくとも前記第２ゲート絶縁膜に接する部分が半導体からなる
半導体装置。
【請求項２】
前記第１トランジスタの閾値が前記第２トランジスタの閾値より高い
請求項１に記載の半導体装置。
【請求項３】
前記第１ゲート電極を構成する金属の仕事関数φが４．４〜４．８ｅＶの範囲である
請求項１に記載の半導体装置。
【請求項４】
前記第１ゲート電極を構成する金属が高融点金属シリサイドである
請求項１に記載の半導体装置。
【請求項５】
前記第１ゲート電極を構成する高融点金属シリサイドは、前記第２ゲート電極を構成する半導体層と同一の層を母体として形成されている
請求項４に記載の半導体装置。
【請求項６】
前記ロジック領域において、前記第２トランジスタとして、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが形成されている
請求項１に記載の半導体装置。
【請求項７】
前記第２ゲート電極を構成する半導体がポリシリコンである
請求項１に記載の半導体装置。
【請求項８】
基板にメモリ領域とロジック領域が設けられており、前記メモリ領域に第１トランジスタを有し、前記ロジック領域に第２トランジスタを有し、前記メモリ領域において前記第１トランジスタとして、２つのＰＭＯＳトランジスタである第１及び第２ロードトランジスタ、２つのＮＭＯＳトランジスタである第１及び第２ドライバトランジスタ、２つのＮＭＯＳトランジスタである第１及び第２転送トランジスタを有するスタティックランダムアクセスメモリのメモリセルをマトリクス状に形成するために、
前記基板の前記メモリ領域における第１半導体領域に設けられた第１チャネル形成領域上に第１ゲート絶縁膜を介して第１ゲート電極を形成し、前記基板の前記ロジック領域における第２半導体領域に設けられた第２チャネル形成領域上に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程と、
前記第１ゲート電極の両側部における前記第１半導体領域に第１ソースドレイン領域を形成し、前記第２ゲート電極の両側部における前記第２半導体領域に第２ソースドレイン領域を形成する工程と
を有し、
前記第１ゲート電極及び前記第２ゲート電極を形成する工程において、前記第１ゲート電極の少なくとも前記第１ゲート絶縁膜に接する部分が金属からなり、前記第２ゲート電極の少なくとも前記第２ゲート絶縁膜に接する部分が半導体からなるようにして形成する
半導体装置の製造方法。
【請求項９】
前記第１ゲート電極及び前記第２ゲート電極を形成する工程において、前記第１ゲート電極のシリサイド化処理を複数回行い、前記第１ゲート電極が全て高融点金属シリサイドとなるように形成する
請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１ゲート電極及び前記第２ゲート電極を形成する工程が、
前記ロジック領域を除いて前記メモリ領域のみで前記第１ゲート電極をシリサイド化する工程と、
前記メモリ領域及び前記ロジック領域において前記第１ゲート電極及び前記第２ゲート電極をシリサイド化する工程と
を含む
請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１ゲート電極及び前記第２ゲート電極を形成する工程において、前記第１ゲート電極を薄膜化する処理を行い、前記第１ゲート電極が全て高融点金属シリサイドとなるように形成する
請求項８に記載の半導体装置の製造方法。
【請求項１２】
前記第１ゲート電極及び前記第２ゲート電極を形成する工程が、
前記ロジック領域を除いて前記メモリ領域のみで前記第１ゲート電極を薄膜化する工程と、
前記メモリ領域及び前記ロジック領域において前記第１ゲート電極及び前記第２ゲート電極をシリサイド化する工程と
を含む
請求項１１に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１０−９８１０８（Ｐ２０１０−９８１０８Ａ）
【公開日】平成２２年４月３０日（２０１０．４．３０）
【国際特許分類】
【出願番号】特願２００８−２６７３５８（Ｐ２００８−２６７３５８）
【出願日】平成２０年１０月１６日（２００８．１０．１６）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２２年４月３０日（２０１０．４．３０）
【国際特許分類】
【出願日】平成２０年１０月１６日（２００８．１０．１６）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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