半導体装置、及び半導体装置の作製方法
【課題】高速動作可能な半導体装置を提供する。また、短チャネル効果による電気特性の変動が生じにくい半導体装置を提供する。
【解決手段】トランジスタの半導体層に結晶性を有する酸化物半導体を用い、該半導体層にチャネル形成領域とソース領域とドレイン領域を形成する。ソース領域及びドレイン領域は、ゲート電極をマスクとして、半導体層に第１５族元素のうち一種類または複数種類の元素を添加する自己整合プロセスにより形成する。ソース領域及びドレイン領域に、ウルツ鉱型の結晶構造を付与することができる。
【解決手段】トランジスタの半導体層に結晶性を有する酸化物半導体を用い、該半導体層にチャネル形成領域とソース領域とドレイン領域を形成する。ソース領域及びドレイン領域は、ゲート電極をマスクとして、半導体層に第１５族元素のうち一種類または複数種類の元素を添加する自己整合プロセスにより形成する。ソース領域及びドレイン領域に、ウルツ鉱型の結晶構造を付与することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
トランジスタなどの半導体素子を含む回路を有する半導体装置及びその作製方法に関する。例えば、電源回路に搭載されるパワーデバイス、メモリ、サイリスタ、コンバータ、イメージセンサなどを含む半導体集積回路、液晶表示パネルに代表される電気光学装置、発光素子を有する発光表示装置等を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、発光表示装置、半導体回路及び電子機器は全て半導体装置である。
【背景技術】
【０００３】
液晶表示装置に代表されるように、ガラス基板等に形成されるトランジスタはアモルファスシリコン、多結晶シリコンなどによって構成されている。アモルファスシリコンを用いたトランジスタは電界効果移動度が低いもののガラス基板の大面積化に対応することができる。また、多結晶シリコンを用いたトランジスタの電界効果移動度は高いがガラス基板の大面積化には適していないという欠点を有している。
【０００４】
シリコンを用いたトランジスタに対して、酸化物半導体を用いてトランジスタを作製し、電子デバイスや光デバイスに応用する技術が注目されている。例えば、酸化物半導体として、酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ系酸化物を用いてトランジスタを作製し、表示装置の画素のスイッチング素子などに用いる技術が特許文献１及び特許文献２で開示されている。
【０００５】
特許文献３では、酸化物半導体を用いたスタガ型のトランジスタにおいて、ソース領域及びドレイン領域と、ソース電極及びドレイン電極との間に、緩衝層として導電性の高い窒素を含む酸化物半導体を設け、酸化物半導体と、ソース電極及びドレイン電極とのコンタクト抵抗を低減する技術が開示されている。
【０００６】
また、非特許文献１では、酸化物半導体を用いたトランジスタのソース領域及びドレイン領域を、自己整合プロセスを用いて形成する方法として、酸化物半導体表面を露出させて、アルゴンプラズマ処理をおこない、その部分の酸化物半導体の抵抗率を低下させる方法が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【特許文献３】特開２０１０−１３５７７４号公報
【非特許文献】
【０００８】
【非特許文献１】Ｓ． Ｊｅｏｎ ｅｔ ａｌ． ”１８０ｎｍ Ｇａｔｅ Ｌｅｎｇｔｈ Ａｍｏｒｐｈｏｕｓ ＩｎＧａＺｎＯ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ ｆｏｒ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｉｍａｇｅ Ｓｅｎｓｏｒ Ａｐｐｌｉｃａｔｉｏｎ”， ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．， ｐ．５０４， ２０１０．
【発明の概要】
【発明が解決しようとする課題】
【０００９】
高速動作可能な半導体装置を提供することを課題の一とする。
【００１０】
短チャネル効果による電気特性の変動が生じにくい半導体装置を提供することを課題の一とする。
【００１１】
また、自己整合プロセスによりソース領域及びドレイン領域を形成し、微細化しやすい半導体装置を提供することを課題の一とする。
【００１２】
また、チャネル部分よりも低抵抗なソース領域及びドレイン領域を形成することにより、ソース電極及びドレイン電極との接触抵抗を低減させることができ、オン電流を向上させた半導体装置を提供することを課題の一とする。
【００１３】
信頼性の高い半導体装置を提供することを課題の一とする。
【課題を解決するための手段】
【００１４】
本発明の一態様は、結晶性を有する酸化物半導体層と、ゲート絶縁層と、ゲート電極を有し、酸化物半導体層は、第１の酸化物半導体領域と、一対の第２の酸化物半導体領域を有し、一対の第２の酸化物半導体領域は、第１の酸化物半導体領域を挟んで形成され、第１の酸化物半導体領域は、ゲート絶縁層を介してゲート電極と重畳していることを特徴とする半導体装置である。
【００１５】
また、本発明の一態様は、結晶性を有する酸化物半導体層と、ゲート絶縁層と、ゲート電極を有し、酸化物半導体層は、第１の酸化物半導体領域と、一対の第２の酸化物半導体領域と、一対の第３の酸化物半導体領域を有し、一対の第３の酸化物半導体領域は、第１の酸化物半導体領域を挟んで形成され、一対の第２の酸化物半導体領域は、一対の第３の酸化物半導体領域を挟んで形成され、第１の酸化物半導体領域は、ゲート絶縁層を介してゲート電極と重畳していることを特徴とする半導体装置である。
【００１６】
酸化物半導体層に非単結晶半導体を用いる。
【００１７】
第１の酸化物半導体領域は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を有する。ＣＡＡＣ−ＯＳは、ｃ軸がＣＡＡＣ−ＯＳの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している結晶部を有する。
【００１８】
第２の酸化物半導体領域は、第１５族元素のうち少なくとも一種類の元素を５×１０１９ａｔｏｍｓ／ｃｍ３以上、１×１０２２ａｔｏｍｓ／ｃｍ３以下の濃度で含む。また、第２の酸化物半導体領域に、ウルツ鉱型の結晶構造を付与することもできる。
【００１９】
第３の酸化物半導体領域は、第１５族元素のうち少なくとも一種類の元素を５×１０１８ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３未満の濃度で含む。また、第３の酸化物半導体領域に、ウルツ鉱型の結晶構造を付与することもできる。
【００２０】
第２の酸化物半導体領域及び第３の酸化物半導体領域は、第１の酸化物半導体領域と異なる結晶構造とすることが可能である。この場合、上記半導体装置が有する酸化物半導体層は、ヘテロ接合を有する。ヘテロ接合を有する酸化物半導体をトランジスタの半導体層に用いることにより、オン電流を大きくする効果が期待できる。また、オフ電流を小さくする効果も期待できる。
【００２１】
酸化物半導体は、Ｉｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた二種以上の元素を含むことができる。
【００２２】
第１の酸化物半導体領域はトランジスタのチャネル形成領域となり、一対の第２の酸化物半導体領域はトランジスタのソース領域及びドレイン領域となり、一対の第３の酸化物半導体領域はトランジスタの低濃度領域となる。
【００２３】
トップゲート構造のトランジスタにおいて、ソース領域及びドレイン領域は、ゲート電極をマスクにして酸化物半導体層にドーパントを添加することで形成できる。ゲート電極をマスクにしてソース領域及びドレイン領域を形成することよって、ソース領域及びドレイン領域と、ゲート電極との重なりが生じず、寄生容量を低減することができる。寄生容量を低減できるため、トランジスタを高速動作させることができる。
【００２４】
また、トップゲート構造のトランジスタにおいて、チャネル形成領域と、ソース領域及びドレイン領域の間に低濃度領域を形成する場合は、まず、ゲート電極をマスクにして酸化物半導体層に低濃度領域を形成するためのドーパントを添加し、次にゲート電極の側面にサイドウォールを形成し、ゲート電極とサイドウォールをマスクにして、酸化物半導体層にソース領域及びドレイン領域を形成するためのドーパントを添加することで形成できる。
【００２５】
ボトムゲート構造のトランジスタにおいて、ソース領域及びドレイン領域は、チャネル保護層をマスクにして、酸化物半導体層にドーパントを添加することで形成できる。該チャネル保護層は、活性層のバックチャネル部分を保護するために形成され、酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウムなどから選ばれる材料を、単層もしくは積層させて用いることが好ましい。
【００２６】
トランジスタのソース領域、ドレイン領域、及び低濃度領域を形成するためのドーパントの添加は、イオンドーピング法またはイオンインプランテーション法などを用いることができる。ドーパントとしては、窒素（Ｎ）や燐（Ｐ）などの第１５族（第５Ｂ族）元素のうち、一種類または複数種類の元素を用いることができる。また、イオンドーピング法またはイオンインプランテーション法により酸化物半導体層へドーパントを添加する際に、ドーパントを、絶縁層を通過して酸化物半導体層へ添加することで、ドーパント添加における酸化物半導体層への過剰なダメージを軽減することができる。また、酸化物半導体層と絶縁層の界面も清浄に保たれるので、トランジスタの特性や信頼性が高まる。また、ドーパントの添加深さ（添加領域）が制御し易くなり、酸化物半導体層へドーパントを精度よく添加することができる。
【００２７】
添加するドーパントの濃度が増加すると酸化物半導体領域のキャリア密度を増加させることができるが、添加するドーパントの濃度が高すぎると、キャリアの移動を阻害し、導電性を低下させることになる。
【００２８】
ドーパントが添加された酸化物半導体をソース領域及びドレイン領域に用いることによって、ドーパントが添加されていないチャネル形成領域のバンド端の曲がりを小さくする効果を奏する。一方、ソース領域及びドレイン領域を金属材料で設けた場合、酸化物半導体領域であるチャネルのバンド端の曲がりが無視できなくなり、実効上のチャネル長が短くなってしまうことがある。この傾向はトランジスタのチャネル長が短いときほど顕著である。
【００２９】
また、ドーパントを添加した酸化物半導体領域を、トランジスタのソース領域及びドレイン領域として形成することによって、トランジスタのオフ電流を増やさずにトランジスタのオン電流を増大させることができる。
【００３０】
また、第３の酸化物半導体領域は、第２の酸化物半導体領域よりも抵抗率を高くする。第３の酸化物半導体領域を設けることにより、第１の酸化物半導体領域と第２の酸化物半導体領域の間に生じる電界を緩和し、トランジスタ特性の劣化を軽減することができる。また、短チャネル効果によるしきい値電圧のマイナスシフトを軽減することができる。
【００３１】
電子供与体（ドナー）となる水分または水素などの不純物が低減されて高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）は、その後、酸化物半導体に酸素を供給して、酸化物半導体内の酸素欠損を低減することによりｉ型（真性半導体）又はｉ型に限りなく近い（実質的にｉ型化した）酸化物半導体とすることができる。そのため、チャネルが形成される半導体層にｉ型または実質的にｉ型化された酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有する。具体的に、高純度化された酸化物半導体は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）による水素濃度の測定値が、５×１０１８／ｃｍ３未満、好ましくは１×１０１８／ｃｍ３以下、より好ましくは５×１０１７／ｃｍ３以下、さらに好ましくは１×１０１６／ｃｍ３以下とする。また、ホール効果測定により測定できるｉ型または実質的にｉ型化された酸化物半導体層のキャリア密度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満である。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。チャネルが形成される半導体層に、ｉ型または実質的にｉ型化された酸化物半導体を用いることにより、トランジスタのオフ電流を下げることができる。
【００３２】
ここで、酸化物半導体中の、水素濃度のＳＩＭＳ分析について触れておく。ＳＩＭＳ分析は、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をＳＩＭＳで分析する場合、対象となる膜が存在する範囲において、値に極端な変動が無く、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度の最大値または最小値を、当該膜中の水素濃度として採用する。さらに、当該膜が存在する領域において、最大値を有する山型のピーク、最小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。
【発明の効果】
【００３３】
本発明の一態様によって、電気特性が良好で、微細化を行いやすい酸化物半導体を用いた半導体装置を提供することができる。
【００３４】
また、短チャネル効果による電気特性の変動が生じにくい半導体装置を提供する。
【００３５】
また、絶縁層を通過して酸化物半導体中にドーパントを添加することにより、酸化物半導体の薄層化を防ぎ、酸化物半導体と絶縁層の界面も清浄に保たれるので、半導体装置の特性や信頼性を高めることができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の一態様を説明する上面図及び断面図。
【図２】本発明の一態様を説明する上面図及び断面図。
【図３】本発明の一態様を説明する断面図。
【図４】本発明の一態様を説明する断面図。
【図５】本発明の一態様を説明する上面図及び断面図。
【図６】本発明の一態様を説明する上面図及び断面図。
【図７】本発明の一態様を説明する断面図。
【図８】本発明の一態様を説明する断面図。
【図９】酸化物半導体及び金属材料のバンド構造を説明する図。
【図１０】本発明の一態様を説明する回路図。
【図１１】本発明の一態様を説明する回路図。
【図１２】本発明の一態様を説明する回路図。
【図１３】本発明の一態様を説明する回路図。
【図１４】ＣＰＵの具体例を示すブロック図及びその一部の回路図である。
【図１５】酸化物材料の結晶構造を説明する図。
【図１６】酸化物材料の結晶構造を説明する図。
【図１７】酸化物材料の結晶構造を説明する図。
【図１８】酸化物材料の結晶構造を説明する図。
【発明を実施するための形態】
【００３７】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００３８】
また、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３９】
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。
【００４０】
トランジスタは半導体装置の一形態であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を含む。
【００４１】
また、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００４２】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００４３】
（実施の形態１）
本実施の形態では、酸化物半導体をチャネルに用いたトランジスタ及びその作製方法について、図１乃至図４を用いて説明する。
【００４４】
図１（Ａ）は、半導体装置の構成の一形態であるトランジスタ１００の構造を説明する上面図であり、図１（Ｂ）は、図１（Ａ）にＡ１−Ａ２の鎖線で示した部位の積層構造を説明する断面図である。なお、図１（Ａ）において、基板及び絶縁層の記載は省略している。
【００４５】
図１に示すトランジスタ１００は、基板１０１上に下地層１０２が形成され、下地層１０２上に酸化物半導体層１０３が形成されている。また、酸化物半導体層１０３上にゲート絶縁層１０４が形成され、ゲート絶縁層１０４上にゲート電極１０５が形成されている。また、ゲート電極１０５上に絶縁層１０７と絶縁層１０８が形成され、絶縁層１０８上に、ソース電極１１０ａ及びドレイン電極１１０ｂが形成されている。ソース電極１１０ａ及びドレイン電極１１０ｂは、ゲート絶縁層１０４、絶縁層１０７及び絶縁層１０８に設けられたコンタクトホール１０９を介して、酸化物半導体層１０３に電気的に接続されている。
【００４６】
酸化物半導体層１０３は、ゲート絶縁層１０４を介してゲート電極１０５と重畳するチャネル形成領域１０３ｃと、ソース電極１１０ａと電気的に接続するソース領域１０３ａと、ドレイン電極１１０ｂと電気的に接続するドレイン領域１０３ｂを有している。
【００４７】
また、ゲート電極１０５は、ゲート絶縁層１０４に接するゲート電極１０５ａと、ゲート電極１０５ａに積層されたゲート電極１０５ｂを有している。
【００４８】
なお、図１（Ａ）では、コンタクトホール１０９を、ソース領域１０３ａ及びドレイン領域１０３ｂ上にそれぞれ複数設ける例を示しているが、ソース領域１０３ａ及びドレイン領域１０３ｂ上にそれぞれ１つ設ける構成としてもよい。また、ソース電極１１０ａとソース領域１０３ａの接触抵抗、及びドレイン電極１１０ｂとドレイン領域１０３ｂの接触抵抗を低減するため、コンタクトホール１０９は極力大きく、また、コンタクトホール１０９の数を多くすることが好ましい。
【００４９】
図２に示すトランジスタ１４０は、トランジスタ１００の構成に加えて、ゲート電極１０５の側面にサイドウォール１１１を有し、酸化物半導体層１０３のサイドウォール１１１と重畳する領域に、低濃度領域１０３ｄ及び低濃度領域１０３ｅを有している。低濃度領域１０３ｄはチャネル形成領域１０３ｃとソース領域１０３ａの間に形成され、低濃度領域１０３ｅはチャネル形成領域１０３ｃとドレイン領域１０３ｂの間に形成されている。図２（Ａ）は、トランジスタ１４０の構成を説明する上面図であり、図２（Ｂ）は、図２（Ａ）にＢ１−Ｂ２の鎖線で示した部位の積層構造を説明する断面図である。
【００５０】
低濃度領域１０３ｄ及び低濃度領域１０３ｅを設けることにより、トランジスタ特性の劣化や、短チャネル効果によるしきい値電圧のマイナスシフトを軽減することができる。
【００５１】
トランジスタ１００及びトランジスタ１４０は、トップゲート構造のトランジスタの一形態である。
【００５２】
次に、図１に示すトランジスタ１００の作製方法について、図３及び図４を用いて説明する。なお、図３及び図４は、図１（Ａ）のＡ１−Ａ２の鎖線で示した部位の断面に相当する。
【００５３】
まず、基板１０１上に下地層１０２を５０ｎｍ以上３００ｎｍ以下、好ましくは１００ｎｍ以上２００ｎｍ以下の厚さで形成する。基板１０１は、ガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用いることができる。また、基板に透光性を要しない場合には、ステンレス合金等の金属の基板の表面に絶縁層を設けたものを用いてもよい。ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いるとよい。他に、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１０１として用いてもよい。
【００５４】
下地層１０２は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、窒化シリコン、酸化シリコン、窒化酸化シリコンまたは酸化窒化シリコンから選ばれた材料を、単層でまたは積層して形成することができ、基板１０１からの不純物元素の拡散を防止する機能を有する。なお、本明細書中において、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多いものであって、酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多いものを示す。なお、各元素の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる。
【００５５】
下地層１０２は、スパッタリング法、ＣＶＤ法、塗布法、印刷法等を適宜用いることができる。本実施の形態では、下地層１０２として、窒化シリコンと酸化シリコンの積層を用いる。具体的には、基板１０１上に窒化シリコンを５０ｎｍの厚さで形成し、該窒化シリコン上に酸化シリコンを１５０ｎｍの厚さで形成する。なお、下地層１０２中にリン（Ｐ）や硼素（Ｂ）がドープされていても良い。
【００５６】
また、下地層１０２に、塩素、フッ素などのハロゲン元素を含ませることで、基板１０１からの不純物元素の拡散を防止する機能をさらに高めることができる。下地層１０２に含ませるハロゲン元素の濃度は、ＳＩＭＳ（二次イオン質量分析計）を用いた分析により得られる濃度ピークにおいて、１×１０１５／ｃｍ３以上１×１０２０／ｃｍ３以下とすればよい。
【００５７】
また、下地層１０２は、加熱により酸素放出される材料を用いてもよい。「加熱により酸素放出される」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
【００５８】
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。
【００５９】
ＴＤＳ分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、絶縁層のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の放出量を計算することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分値に対する原子の密度の割合である。
【００６０】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、及び絶縁層のＴＤＳ分析結果から、絶縁層の酸素分子の放出量（ＮＯ２）は、数式１で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全てが酸素分子由来と仮定する。質量数３２のものとしてＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【００６１】
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α （数式１）
【００６２】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁層をＴＤＳ分析したときのスペクトルの積分値である。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式１の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁層の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定した。
【００６３】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
【００６４】
なお、ＮＯ２は酸素分子の放出量である。絶縁層においては、酸素原子に換算したときの酸素の放出量は、酸素分子の放出量の２倍となる。
【００６５】
上記構成において、加熱により酸素放出される絶縁層は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数及び酸素原子数は、ラザフォード後方散乱法により測定した値である。
【００６６】
下地層から酸化物半導体に酸素が供給されることで、下地層及び酸化物半導体の界面準位を低減できる。この結果、トランジスタの動作などに起因して生じうる電荷などが、上述の下地層及び酸化物半導体の界面に捕獲されることを抑制することができ、電気特性の劣化の少ないトランジスタを得ることができる。
【００６７】
さらに、酸化物半導体の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体の酸素欠損は、一部がドナーとなりキャリアである電子を生じる。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。この傾向はバックチャネル側で生じる酸素欠損において顕著である。なお、本明細書におけるバックチャネルとは、酸化物半導体において下地層の界面近傍を指す。下地層から酸化物半導体に酸素が十分に放出されることにより、しきい値電圧がマイナス方向へシフトする要因である酸化物半導体の酸素欠損を補うことができる。
【００６８】
即ち、酸化物半導体に酸素欠損が生じると、下地層と酸化物半導体との界面における電荷の捕獲を抑制することが困難となるところ、下地層に、加熱により酸素放出される絶縁層を設けることで、酸化物半導体及び下地層の界面準位、ならびに酸化物半導体の酸素欠損を低減し、酸化物半導体及び下地層の界面における電荷捕獲の影響を小さくすることができる。
【００６９】
また、下地層１０２には、この後形成する酸化物半導体と同種の成分を含む絶縁材料を用いてもよい。下地層１０２を異なる層の積層とする場合には、酸化物半導体に接する層を酸化物半導体と同種の成分を含む絶縁材料とすればよい。このような材料は酸化物半導体との相性が良く、これを下地層１０２に用いることで、酸化物半導体との界面の状態を良好に保つことができるからである。ここで、「酸化物半導体と同種の成分」とは、酸化物半導体の構成元素から選択される一または複数の元素を意味する。例えば、酸化物半導体がＩｎ−Ｇａ−Ｚｎ系の酸化物半導体材料によって構成される場合、同種の成分を含む絶縁材料としては酸化ガリウムなどがある。
【００７０】
次に、下地層１０２上に酸化物半導体を形成する。なお、前処理として、酸化物半導体に水素、水酸基及び水分がなるべく含まれないようにするために、成膜装置の予備加熱室で基板１０１を予備加熱し、基板１０１や下地層１０２に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、下地層１０２の成膜前に、基板１０１にも同様に行ってもよい。
【００７１】
酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【００７２】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００７３】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００７４】
酸化物半導体層は、好ましくはＩｎを含有する酸化物半導体、さらに好ましくは、Ｉｎ、及びＧａを含有する酸化物半導体である。
【００７５】
ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでもよい。
【００７６】
また、酸化物半導体層は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｓｎ、Ｚｎ、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０）で表記される材料を用いてもよい。
【００７７】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００７８】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【００７９】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【００８０】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
【００８１】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【００８２】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【００８３】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。なお、Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【００８４】
結晶性を有する酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）が好ましい。ＣＡＡＣ−ＯＳは、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳは、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳに含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳには粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳは、粒界に起因する電子移動度の低下が抑制される。
【００８５】
ＣＡＡＣ−ＯＳに含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【００８６】
なお、ＣＡＡＣ−ＯＳにおいて、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳの形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳへ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００８７】
ＣＡＡＣ−ＯＳに含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳの形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳが形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００８８】
ＣＡＡＣ−ＯＳは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。なお、ＣＡＡＣ−ＯＳの一部は窒素で置換されてもよい。
【００８９】
ＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【００９０】
ＣＡＡＣ−ＯＳに含まれる結晶構造の一例について図１５乃至図１７を用いて詳細に説明する。なお、特に断りがない限り、図１５乃至図１７は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１５において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【００９１】
図１５（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１５（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１５（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１５（Ａ）に示す小グループは電荷が０である。
【００９２】
図１５（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１５（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１５（Ｂ）に示す構造をとりうる。図１５（Ｂ）に示す小グループは電荷が０である。
【００９３】
図１５（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１５（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１５（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１５（Ｃ）に示す小グループは電荷が０である。
【００９４】
図１５（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１５（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１５（Ｄ）に示す小グループは電荷が＋１となる。
【００９５】
図１５（Ｅ）に、２個のＺｎを含む小グループを示す。図１５（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１５（Ｅ）に示す小グループは電荷が−１となる。
【００９６】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【００９７】
ここで、これらの小グループ同士が結合する規則について説明する。図１５（Ａ）に示す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図１５（Ｂ）に示す５配位のＧａの上半分の１個のＯは、下方向に１個の近接Ｇａを有し、下半分の１個のＯは、上方向に１個の近接Ｇａを有する。図１５（Ｃ）に示す４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【００９８】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【００９９】
図１６（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の層構造を構成する中グループのモデル図を示す。図１６（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１６（Ｃ）は、図１６（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０１００】
図１６（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１６（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１６（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０１０１】
図１６（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１０２】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１５（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０１０３】
具体的には、図１６（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ系酸化物の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０１０４】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物、などを用いた場合も同様である。
【０１０５】
例えば、図１７（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループのモデル図を示す。
【０１０６】
図１７（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１０７】
図１７（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１７（Ｃ）は、図１７（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０１０８】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０１０９】
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループは、図１７（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０１１０】
具体的には、図１７（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ系酸化物の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ系酸化物の層構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表すことができる。
【０１１１】
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図１８（Ａ）に示す結晶構造を取りうる。なお、図１８（Ａ）に示す結晶構造において、図１５（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０１１２】
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図１８（Ｂ）に示す結晶構造を取りうる。なお、図１８（Ｂ）に示す結晶構造において、図１５（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０１１３】
本実施の形態では、まず、下地層１０２上に、スパッタリング法により１ｎｍ以上１０ｎｍ以下の第１の酸化物半導体を形成する。第１の酸化物半導体を形成する時の基板温度は２００℃以上４００℃以下とする。
【０１１４】
ここで、酸化物半導体を形成するスパッタリング装置について、以下に詳細を説明する。
【０１１５】
酸化物半導体を形成する成膜室は、リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることが好ましく、それによりスパッタリング法により成膜する際、膜中への不純物の混入を低減することができる。
【０１１６】
リークレートを低くするには、外部リークのみならず内部リークを低減する必要がある。外部リークとは、微小な穴やシール不良などによって真空系の外から気体が流入することである。内部リークとは、真空系内のバルブなどの仕切りからの漏れや内部の部材からの放出ガスに起因する。リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とするためには、外部リーク及び内部リークの両面から対策をとる必要がある。
【０１１７】
外部リークを減らすには、成膜室の開閉部分はメタルガスケットでシールするとよい。メタルガスケットは、フッ化鉄、酸化アルミニウム、または酸化クロムによって被覆された金属材料を用いると好ましい。メタルガスケットはＯリングと比べ密着性が高く、外部リークを低減できる。また、フッ化鉄、酸化アルミニウム、酸化クロムなどの不動態によって被覆された金属材料を用いることで、メタルガスケットから生じる水素を含む放出ガスが抑制され、内部リークも低減することができる。
【０１１８】
成膜室の内壁を構成する部材として、水素を含む放出ガスの少ないアルミニウム、クロム、チタン、ジルコニウム、ニッケルまたはバナジウムを用いる。また、前述の材料を鉄、クロム及びニッケルなどを含む合金材料に被覆して用いてもよい。鉄、クロム及びニッケルなどを含む合金材料は、剛性があり、熱に強く、また加工に適している。ここで、表面積を小さくするために部材の表面凹凸を研磨などによって低減しておくと、放出ガスを低減できる。あるいは、前述の成膜装置の部材をフッ化鉄、酸化アルミニウム、酸化クロムなどの不動態で被覆してもよい。
【０１１９】
さらに、スパッタガスを成膜室に導入する直前に、スパッタガスの精製機を設けることが好ましい。このとき、精製機から成膜室までの配管の長さを５ｍ以下、好ましくは１ｍ以下とする。配管の長さを５ｍ以下または１ｍ以下とすることで、配管からの放出ガスの影響を長さに応じて低減できる。
【０１２０】
成膜室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプ及びクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。また、成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。そこで、水の排気能力の高いクライオポンプ及び水素の排気能力の高いスパッタイオンポンプを組み合わせることが有効となる。また、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプ等の吸着型の真空ポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。
【０１２１】
成膜室の内側に存在する吸着物は、内壁に吸着しているために成膜室の圧力に影響しないが、成膜室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関はないが、排気能力の高いポンプを用いて、成膜室に存在する吸着物をできる限り脱離し、予め排気しておくことが重要である。なお、吸着物の脱離を促すために、成膜室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくすることができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性ガスを添加しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。
【０１２２】
スパッタリング法において、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
【０１２３】
酸化物半導体としてＩｎ−Ｇａ−Ｚｎ系酸化物材料をスパッタリング法で形成するためのＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットは、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比を有するターゲットを用いることができる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲット、またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲット、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝２：１：８［ｍｏｌ数比］の組成比を有するターゲットを用いることもできる。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットを用いることができる。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットを用いて酸化物半導体を形成することで、多結晶またはＣＡＡＣ−ＯＳが形成されやすくなる。
【０１２４】
また、酸化物半導体としてＩｎ−Ｓｎ−Ｚｎ系酸化物をスパッタリング法で形成する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ系酸化物ターゲットを用いる。前述の原子数比を有するＩｎ−Ｓｎ−Ｚｎ系酸化物ターゲットを用いて酸化物半導体を形成することで、多結晶またはＣＡＡＣ−ＯＳが形成されやすくなる。
【０１２５】
また、酸化物半導体を形成するための金属酸化物ターゲットの相対密度は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができる。
【０１２６】
なお、スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガス及び酸素の混合ガスを適宜用いる。また、スパッタリングガスには、水素、水、水酸基または水素化物などの不純物が除去された高純度ガスを用いることが好ましい。例えば、スパッタガスとしてアルゴンを用いる場合は、純度９Ｎ、露点−１２１℃、含有Ｈ２Ｏ量０．１ｐｐｂ以下、含有Ｈ２量０．５ｐｐｂ以下が好ましく、酸素を用いる場合は、純度８Ｎ、露点−１１２℃、含有Ｈ２Ｏ量１ｐｐｂ以下、含有Ｈ２量１ｐｐｂ以下が好ましい。
【０１２７】
また、成膜時の基板温度は１５０℃以上４５０℃以下、好ましくは２００℃以上３５０℃以下である。１５０℃以上４５０℃以下、好ましくは２００℃以上３５０℃以下に基板を加熱しながら成膜をすることによって、膜中への水分（水素を含む）などの混入を防ぐことができる。
【０１２８】
基板を加熱しながら成膜することにより、成膜した酸化物半導体に含まれる水素、水分、水素化物、または水酸化物などの不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを添加し、上記ターゲットを用いて、１ｎｍ以上１０ｎｍ以下、好ましくは２ｎｍ以上５ｎｍ以下の厚さで第１の酸化物半導体を成膜する。
【０１２９】
本実施の形態では、酸化物半導体用ターゲットとして、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度２５０℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚５ｎｍの第１の酸化物半導体を成膜する。
【０１３０】
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第１の加熱処理を行う。第１の加熱処理の温度は、４００℃以上７５０℃以下とする。第１の加熱処理によって、第１の酸化物半導体が結晶化され、第１の結晶性酸化物半導体となる。
【０１３１】
第１の加熱処理の温度にもよるが、第１の加熱処理によって、膜表面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、Ｃ軸配向した結晶が得られる。第１の加熱処理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形をなす亜鉛と酸素からなるグラフェンタイプの二次元結晶が最表面に１層または複数層形成され、これが膜厚方向に成長して重なり積層となる。加熱処理の温度を上げると表面から内部、そして内部から底部と結晶成長が進行する。
【０１３２】
第１の加熱処理によって、下地層１０２中の酸素を第１の結晶性酸化物半導体との界面またはその近傍（界面からプラスマイナス５ｎｍ）に拡散させて、第１の結晶性酸化物半導体の酸素欠損を低減する。従って、下地層１０２は、下地層１０２中（バルク中）、また、第１の結晶性酸化物半導体と下地層１０２の界面、のいずれかに少なくとも化学量論比を超える量の酸素が存在することが好ましい。
【０１３３】
次いで、第１の結晶性酸化物半導体上に１０ｎｍよりも厚い第２の酸化物半導体を形成する。第２の酸化物半導体の形成は、スパッタリング法を用い、その成膜時における基板温度は２００℃以上４００℃以下とする。成膜時における基板温度を２００℃以上４００℃以下とすることにより、第１の結晶性酸化物半導体の表面上に接して成膜する酸化物半導体にプリカーサの整列が起き、所謂、秩序性を持たせることができる。
【０１３４】
本実施の形態では、酸化物半導体用ターゲットとして、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度４００℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚２５ｎｍの第２の酸化物半導体を成膜する。
【０１３５】
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第２の加熱処理を行う。第２の加熱処理の温度は、４００℃以上７５０℃以下とする。第２の加熱処理によって、第２の結晶性酸化物半導体を形成する。第２の加熱処理は、窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気下で行うことにより、第２の結晶性酸化物半導体の高密度化及び欠陥数の減少を図る。第２の加熱処理によって、第１の結晶性酸化物半導体を核として膜厚方向、即ち底部から内部に結晶成長が進行して第２の結晶性酸化物半導体が形成される。このとき、第１の結晶性酸化物半導体と第２結晶性酸化物半導体が同一の元素から構成されることをホモ成長という。または、第１の結晶性酸化物半導体と第２の結晶性酸化物半導体とが、少なくとも一種以上異なる元素から構成されることをヘテロ成長という。
【０１３６】
このように、酸化物半導体の形成工程において、成膜室の圧力、成膜室のリークレートなどにおいて、不純物の混入を極力抑えることによって、酸化物半導体への水素及び水分などの不純物の混入を低減することができる。酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水となると共に、酸素が脱離した格子（あるいは酸素が脱離した部分）には欠陥が形成されてしまう。
【０１３７】
このため、酸化物半導体の形成工程において、不純物を極めて減らすことにより、酸化物半導体の欠陥を低減することが可能である。これらのことから、不純物をできるだけ除去し、高純度化させたＣＡＡＣ−ＯＳからなる酸化物半導体をチャネル領域に用いることにより、トランジスタに対する光照射やＢＴ試験前後でのしきい値電圧の変化量が少ないため、安定した電気的特性を有することができる。
【０１３８】
また、第２の加熱処理を行った後、温度を保持しつつ酸化性雰囲気に切り替えてさらに加熱処理を行うと好ましい。酸化性雰囲気での加熱処理により、酸化物半導体中の酸素欠陥を低減することができる。
【０１３９】
なお、酸化物半導体に用いることが可能な金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このように、バンドギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
【０１４０】
また、下地層１０２の形成から第２の加熱処理までの工程を、大気に触れることなく連続的に行うことが好ましい。下地層１０２の形成から第２の加熱処理までの工程は、水素及び水分をほとんど含まない雰囲気（不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など）下に制御することが好ましく、例えば、水分については露点−４０℃以下、好ましくは露点−５０℃以下の乾燥窒素雰囲気とする。
【０１４１】
次いで、第１の結晶性酸化物半導体と第２の結晶性酸化物半導体からなる酸化物半導体の積層を加工して、島状の酸化物半導体層１０３を形成する（図３（Ａ）参照）。
【０１４２】
酸化物半導体の加工は、所望の形状のマスクを酸化物半導体上に形成した後、当該酸化物半導体をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法や印刷法などの方法を用いてマスクを形成しても良い。
【０１４３】
なお、酸化物半導体のエッチングは、ドライエッチング法でもウェットエッチング法でもよい。もちろん、これらを組み合わせて用いてもよい。
【０１４４】
また、上記作製方法により、得られる第１の結晶性酸化物半導体及び第２の結晶性酸化物半導体は、Ｃ軸配向を有していることを特徴の一つとしている。ただし、第１の結晶性酸化物半導体及び第２の結晶性酸化物半導体は、単結晶構造ではなく、非晶質構造でもない構造であり、Ｃ軸配向を有した結晶性酸化物半導体（ＣＡＡＣ−ＯＳ）である。
【０１４５】
また、第１の結晶性酸化物半導体上に第２の結晶性酸化物半導体を形成する２層構造に限定されず、第２の結晶性酸化物半導体の形成後に第３の結晶性酸化物半導体を形成するための成膜と加熱処理のプロセスを繰り返し行って、３層以上の積層構造としてもよい。
【０１４６】
酸化物半導体層１０３のように、第１の結晶性酸化物半導体と第２の結晶性酸化物半導体の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の高いトランジスタを実現できる。
【０１４７】
次に、酸化物半導体層１０３上にゲート絶縁層１０４を形成する。ゲート絶縁層１０４は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化タンタル、または酸化ランタン、から選ばれた材料を、単層でまたは積層して形成することができる。
【０１４８】
また、ゲート絶縁層１０４として、ハフニウムシリケート（ＨｆＳｉＯｘ（ｘ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることで、実質的な（例えば、酸化シリコン換算の）ゲート絶縁膜の厚さを変えないまま、物理的なゲート絶縁膜を厚くすることにより、ゲートリークを低減できる。さらには、ｈｉｇｈ−ｋ材料と、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、及び酸化ガリウムのいずれか一以上との積層構造とすることができる。ゲート絶縁層１０４の厚さは、１ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ以上５０ｎｍ以下とするとよい。ゲート絶縁層１０４の厚さを５ｎｍ以上とすることで、ゲートリーク電流を低減することができる。
【０１４９】
ゲート絶縁層１０４は、スパッタリング法、ＣＶＤ法等により形成する。ゲート絶縁層１０４の形成は、スパッタリング法やプラズマＣＶＤ法などの他、μ波（例えば周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法などの成膜方法を適用することができる。また、ゲート絶縁層１０４は単層に限らず異なる層の積層でも良い。なお、ゲート絶縁層１０４は、酸化物半導体層１０３と接する部分が酸素を含む絶縁層であることが好ましく、特に好ましくは加熱により酸素を放出する酸化物絶縁層である。例えば、ゲート絶縁層１０４に酸化シリコンを用いることで、酸化物半導体層１０３に酸素を拡散させて、酸化物半導体層１０３中の酸素欠損を低減することができ、トランジスタの特性を良好にすることができる。
【０１５０】
本実施の形態に示す構造では、基板上に凹凸を生じさせる構造物が酸化物半導体層１０３のみであり、ゲート絶縁層１０４の段差乗り越え部がほとんどないため、ゲート絶縁層１０４を起因とするリーク電流を低減し、かつゲート絶縁層１０４の耐圧を高めることができる。そのため、ゲート絶縁層１０４を５ｎｍ近くまで薄膜化して用いてもトランジスタを動作させることができる。なお、ゲート絶縁層１０４を薄膜化することで、短チャネル効果を低減し、かつトランジスタの動作速度を高める効果を奏する。
【０１５１】
なお、ゲート絶縁層１０４を形成する前に、酸化物半導体層１０３の表面を、酸素、オゾン、一酸化二窒素等の酸化性ガスのプラズマに曝し、酸化物半導体層１０３の表面を酸化して酸素欠損を低減してもよい。本実施の形態では、ゲート絶縁層１０４として、酸化物半導体層１０３上に酸化シリコンを１００ｎｍの厚さで形成する。
【０１５２】
次に、ゲート絶縁層１０４上に、スパッタリング法、真空蒸着法、またはメッキ法を用いて導電層を形成し、該導電層上にマスクを形成し、該導電層を選択的にエッチングしてゲート電極１０５を形成する。導電層上に形成するマスクは印刷法、インクジェット法、フォトリソグラフィ法を適宜用いることができる。ゲート電極１０５は、ゲート絶縁層１０４に接するゲート電極１０５ａと、ゲート電極１０５ａ上に積層されたゲート電極１０５ｂにより形成される。
【０１５３】
ゲート電極１０５ａを形成する材料としては、窒素を含むインジウムガリウム亜鉛酸化物（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）や、窒素を含むインジウム錫酸化物（Ｉｎ−Ｓｎ−Ｏ）や、窒素を含むインジウムガリウム酸化物（Ｉｎ−Ｇａ−Ｏ）や、窒素を含むインジウム亜鉛酸化物（Ｉｎ−Ｚｎ−Ｏ）や、窒素を含む酸化錫（Ｓｎ−Ｏ）や、窒素を含むインジウム酸化物（Ｉｎ−Ｏ）や、金属窒化物（ＩｎＮ、ＺｎＮなど）を用いることが好ましい。
【０１５４】
これらの材料は５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、ゲート電極１０５ａをゲート電極１０５ｂとゲート絶縁層１０４の間に設け、また、ゲート電極１０５ａをゲート絶縁層１０４を介して酸化物半導体層１０３と重畳させることで、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。例えば、ゲート電極１０５ａに窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏを用いる場合、少なくとも酸化物半導体層１０３より高い窒素濃度、具体的には窒素濃度が７原子％以上のＩｎ−Ｇａ−Ｚｎ−Ｏを用いる。
【０１５５】
ゲート電極１０５ｂを形成する材料としては、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた金属元素、上述した金属元素を成分とする合金、上述した金属元素を組み合わせた合金、上述した金属元素の窒化物などを用いて形成することができる。また、マンガン（Ｍｎ）、マグネシウム（Ｍｇ）、ジルコニウム（Ｚｒ）、ベリリウム（Ｂｅ）のいずれか一または複数から選択された金属元素を用いてもよい。
【０１５６】
また、ゲート電極１０５ｂは、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウムを用いた単層構造、アルミニウム上にチタンを積層する二層構造、窒化チタン上にチタンを積層する二層構造、窒化チタン上にタングステンを積層する二層構造、窒化タンタル上にタングステンを積層する二層構造、Ｃｕ−Ｍｇ−Ａｌ合金上にＣｕを積層する二層構造、チタンと、そのチタン上にアルミニウムを積層し、さらにその上にチタンを形成する三層構造などがある。
【０１５７】
また、ゲート電極１０５ｂは、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
【０１５８】
本実施の形態では、ゲート電極１０５ａとして、窒素を含むインジウムガリウム亜鉛酸化物を用いる。また、ゲート電極１０５ｂとして、窒化チタン上にタングステンを積層する二層構造を用いる（図３（Ｂ）参照）。なお、形成されたゲート電極１０５の端部をテーパー形状とすると、後に形成される層の被覆性が向上するため好ましい。
【０１５９】
次に、自己整合プロセスによりソース領域１０３ａ及びドレイン領域１０３ｂを形成する。具体的には、ゲート電極１０５をマスクとして、イオンドーピング法またはイオンインプランテーション法によりドーパント１０６を酸化物半導体層１０３へ添加する。ドーパント１０６としては、窒素（Ｎ）や燐（Ｐ）などの第１５族（第５Ｂ族）元素のうち、一種類または複数種類の元素を用いることができる。
【０１６０】
また、酸化物半導体層１０３のゲート電極１０５と重畳する領域は、ゲート電極１０５がマスクとなりドーパント１０６が添加されず、チャネル形成領域１０３ｃとなる。
【０１６１】
ドーパント１０６が添加されたソース領域１０３ａ及びドレイン領域１０３ｂは、ｎ型の酸化物半導体となり、チャネル形成領域１０３ｃよりも抵抗率が低下する。このため、ソース領域１０３ａ及びドレイン領域１０３ｂの抵抗値が小さくなり、トランジスタ１００を高速動作させることが可能となる。加えて、自己整合プロセスを用いることにより、ソース領域１０３ａ及びドレイン領域１０３ｂと、ゲート電極１０５との重なりがほとんど生じず、寄生容量を低減することができるため、トランジスタ１００をさらに高速動作させることが可能となる。
【０１６２】
また、ゲート電極１０５をマスクとして、ソース領域及びドレイン領域となる酸化物半導体層１０３上のゲート絶縁層１０４を除去して酸化物半導体層１０３を露出させ、露出した酸化物半導体層１０３へドーパント１０６を添加し、ソース領域１０３ａ及びドレイン領域１０３ｂを形成してもよい。酸化物半導体層１０３上のゲート絶縁層１０４の除去は、酸化物半導体層１０３がエッチングされにくい条件で行う。
【０１６３】
露出した酸化物半導体層１０３へのドーパント１０６の添加は、イオンドーピング法またはイオンインプランテーション法以外にも、例えば、添加する元素を含むガス雰囲気にてプラズマを発生させ、酸化物半導体層１０３の露出した部分に対してプラズマ処理を行うことによって行うこともできる。この時、基板１０１にバイアスを印加すると好ましい。基板に印加するバイアスを大きくすることで、酸化物半導体層１０３のより深くまでドーパント１０６を添加することができる。上記プラズマを発生させる装置としては、ドライエッチング装置やプラズマＣＶＤ装置、高密度プラズマＣＶＤ装置などを用いることができる。
【０１６４】
しかしながら、プラズマ処理による添加は、酸化物半導体がエッチングされ、薄層化されてしまう恐れがある。このため、露出した酸化物半導体層１０３へのドーパント１０６の添加は、イオンドーピング法またはイオンインプランテーション法で行うことが好ましい。
【０１６５】
また、ソース領域１０３ａ及びドレイン領域１０３ｂとなる酸化物半導体層１０３上のゲート絶縁層１０４を除去する際、その部分の酸化物半導体も同時にエッチングされ、ソース領域１０３ａ及びドレイン領域１０３ｂが薄層化する恐れがある。その結果、ソース領域１０３ａ及びドレイン領域１０３ｂの抵抗が増加し、また、薄層化に伴うオーバーエッチによる不良品発生の確率も増加しやすい。
【０１６６】
この現象は、酸化物半導体層１０３とゲート絶縁層１０４の選択比が十分に大きくないドライエッチング法を採用する際に顕著になる。一般に、チャネル長が短いトランジスタを作製するには、加工精度の高いドライエッチング法を採用する必要があり、ソース領域及びドレイン領域の薄層化が生じやすい。
【０１６７】
もちろん、酸化物半導体層１０３が十分な厚さであれば問題とはならないのであるが、チャネル長を２００ｎｍ以下とする場合には、短チャネル効果を防止する上で、チャネルとなる部分の酸化物半導体層の厚さは２０ｎｍ以下、好ましくは１０ｎｍ以下であることが求められる。そのような薄い酸化物半導体層を扱う場合には、上記のような薄層化は好ましくない。
【０１６８】
このため、酸化物半導体層１０３へのドーパント１０６の添加をイオンドーピング法またはイオンインプランテーション法により行う場合は、酸化物半導体層１０３を露出させず、ゲート絶縁層１０４を残したまま行うことが好ましい。ドーパント１０６をゲート絶縁層１０４を通過して酸化物半導体層１０３へ添加することで、酸化物半導体層１０３への過剰なダメージを軽減することができる。また、酸化物半導体層１０３とゲート絶縁層１０４の界面も清浄に保たれるので、トランジスタの特性や信頼性が高まる。また、ドーパント１０６の添加深さ（添加領域）が制御し易くなり、酸化物半導体層１０３へドーパント１０６を精度よく添加することができる。
【０１６９】
本実施の形態では、ドーパント１０６として窒素（Ｎ）を用い、窒素をイオンインプランテーション法により、ゲート絶縁層１０４を通過させて酸化物半導体層１０３へ添加する。また、窒素の添加により形成されるソース領域１０３ａ及びドレイン領域１０３ｂ中の窒素濃度が、５×１０１９ａｔｏｍｓ／ｃｍ３以上、１×１０２２ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０２０ａｔｏｍｓ／ｃｍ３以上、７原子％未満となるようにする（図３（Ｃ）参照）。
【０１７０】
続いて、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、３００℃以上６００℃以下の温度で熱処理を行う。本実施の形態では、加熱処理装置の一つである電気炉を用いて、窒素雰囲気下で４５０℃１時間の熱処理を行う。
【０１７１】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性ガスが用いられる。
【０１７２】
例えば、熱処理として、高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよい。
【０１７３】
熱処理を、窒素または希ガスなどの不活性ガス、超乾燥エアのガス雰囲気下で行なう場合は、これらの雰囲気に水、水素などが含まれないことが好ましい。また、加熱処理装置に添加する窒素、酸素、または希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１７４】
上記熱処理を行うことで、ソース領域１０３ａ及びドレイン領域１０３ｂにウルツ鉱型の結晶構造を与えることができる。また、低濃度領域１０３ｄ及び低濃度領域１０３ｅにウルツ鉱型の結晶構造を与えることも可能である。なお、上記熱処理は、ドーパント１０６添加後であれば、いつ行ってもよい。
【０１７５】
また、イオンドーピング法またはイオンインプランテーション法等によりドーパント１０６を添加する際に、基板を加熱しながら行うことで、後の熱処理を行わずにウルツ鉱型の結晶構造を与えることもできる。
【０１７６】
次に、酸化物半導体層１０３及びゲート電極１０５を覆って、スパッタリング法、ＣＶＤ法等により、絶縁層１０７及び絶縁層１０８を形成する。絶縁層１０７及び絶縁層１０８は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、窒化シリコン、酸化シリコン、窒化酸化シリコンまたは酸化窒化シリコンから選ばれた材料を用いて形成することができる。
【０１７７】
絶縁層１０７及び絶縁層１０８の膜厚は、５０ｎｍ以上、好ましくは２００ｎｍ以上５００ｎｍ以下とする。本実施の形態では、絶縁層１０７として、膜厚３００ｎｍの酸化シリコンを形成し、絶縁層１０８として、膜厚１００ｎｍの酸化アルミニウムを形成する。
【０１７８】
絶縁層１０８は、外部からの不純物等の侵入を防ぐため、窒化シリコンまたは酸化アルミニウムを用いて形成することが好ましい。本実施の形態では、絶縁層１０８として、膜厚１００ｎｍの酸化アルミニウムを形成する（図３（Ｄ）参照）。また、絶縁層１０７と絶縁層１０８は、どちらか一方または両方を省略してもよい。
【０１７９】
絶縁層１０８の形成後、必要であれば、水素及び水分をほとんど含まない雰囲気下（窒素雰囲気、酸素雰囲気、乾燥空気雰囲気（例えば、水分については露点−４０℃以下、好ましくは露点−６０℃以下）など）で熱処理（温度範囲１５０℃以上６５０℃以下、好ましくは２００℃以上５００℃以下）を行ってもよい。
【０１８０】
次に、絶縁層１０８上にマスクを形成し、該マスクを用いて、ゲート絶縁層１０４、絶縁層１０７、絶縁層１０８の一部を選択的にエッチングして、ソース領域１０３ａ及びドレイン領域１０３ｂの一部を露出させ、コンタクトホール１０９を形成する（図４（Ａ）参照）。
【０１８１】
次に、絶縁層１０８上に導電層を形成し、該導電層上にマスクを形成し、該導電層を選択的にエッチングしてソース電極１１０ａ及びドレイン電極１１０ｂを形成する（図４（Ｂ）参照）。ソース電極１１０ａ及びドレイン電極１１０ｂを形成するための導電層は、ゲート電極１０５ｂと同様の材料を適用することができる。
【０１８２】
本実施の形態では、ソース電極１１０ａ及びドレイン電極１１０ｂを形成するための導電層として、Ｃｕ−Ｍｇ−Ａｌ合金上にＣｕを積層した導電層を用いる。絶縁層１０８と接してＣｕ−Ｍｇ−Ａｌ合金材料を設けることで、導電層の密着性を向上させることができる。
【０１８３】
なお、トランジスタ１００のチャネル長は、図１（Ｂ）において、ソース領域１０３ａとドレイン領域１０３ｂに挟まれた、チャネル形成領域１０３ｃの長さに相当する。また、トランジスタ１００のチャネル長は、ゲート電極１０５の幅とほぼ等しくなる。
【０１８４】
以上の工程により、トランジスタを微細化し、チャネル長を縮小した際にも電気特性が良好で、かつ信頼性の高い酸化物半導体を用いたトランジスタ１００を作製することができる。
【０１８５】
トランジスタ１４０は、酸化物半導体層１０３中に低濃度領域１０３ｄ及び低濃度領域１０３ｅを有している。トランジスタ１４０は、トランジスタ１００の作製工程にサイドウォール１１１の作製工程を追加し、酸化物半導体層１０３へのドーパント１０６の添加を２回に分けて行うことで作製することができる。
【０１８６】
低濃度領域１０３ｄ及び低濃度領域１０３ｅは、ゲート電極１０５をマスクとして用いる自己整合プロセスにより形成することができる。具体的には、ゲート電極１０５形成後、ゲート電極１０５をマスクとして、トランジスタ１００と同様の方法によりドーパント１０６を酸化物半導体層１０３へ添加する（第１のドープ工程ともいう）。第１のドープ工程で酸化物半導体層１０３へ添加するドーパント１０６としては、トランジスタ１００で用いるドーパント１０６と同様の元素を用いることができる。第１のドープ工程では、酸化物半導体層１０３中のドーパント１０６の濃度が５×１０１８ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３未満となるように添加する。
【０１８７】
次に、ゲート電極１０５の側面にサイドウォール１１１を形成する。サイドウォール１１１は、既知の方法により作製することができる。
【０１８８】
次に、ゲート電極１０５及びサイドウォール１１１をマスクとして、ドーパント１０６を酸化物半導体層１０３へ添加する（第２のドープ工程ともいう）。第２のドープ工程で酸化物半導体層１０３へ添加するドーパント１０６としては、トランジスタ１００で用いるドーパント１０６と同様の元素を用いることができる。第２のドープ工程では、酸化物半導体層１０３中のドーパント１０６の濃度が５×１０１９ａｔｏｍｓ／ｃｍ３以上、１×１０２２ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０２０ａｔｏｍｓ／ｃｍ３以上、７原子％未満となるようにする。
【０１８９】
このようにして、トランジスタ１４０にソース領域１０３ａ、ドレイン領域１０３ｂ、低濃度領域１０３ｄ、及び低濃度領域１０３ｅを形成することができる。低濃度領域１０３ｄ、及び低濃度領域１０３ｅは、ソース領域１０３ａ、及びドレイン領域１０３ｂよりもドーパント濃度が低く、抵抗率が高い。
【０１９０】
低濃度領域１０３ｄ及び低濃度領域１０３ｅを設けることにより、トランジスタ特性の劣化や、短チャネル効果によるしきい値電圧のマイナスシフトを軽減することができ、より信頼性の高いトランジスタを作製することができる。
【０１９１】
なお、トランジスタ１４０のチャネル長は、図２（Ｂ）において、低濃度領域１０３ｄと低濃度領域１０３ｅに挟まれた、チャネル形成領域１０３ｃの長さに相当する。また、トランジスタ１４０のチャネル長は、ゲート電極１０５の幅とほぼ等しくなる。
【０１９２】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１９３】
（実施の形態２）
本実施の形態では、実施の形態１で開示したトランジスタとは異なる構成を有するトランジスタの例について説明する。
【０１９４】
図５（Ａ）は、トランジスタ１５０の構成を説明する上面図であり、図５（Ｂ）は、図５（Ａ）にＣ１−Ｃ２の鎖線で示した部位の積層構造を説明する断面図である。なお、図５（Ａ）において、基板及び絶縁層の記載は省略している。
【０１９５】
図５（Ｂ）に示すトランジスタ１５０は、実施の形態１で開示したトランジスタ１００と比較して、ソース電極１１０ａ及びドレイン電極１１０ｂの積層位置が異なっている。トランジスタ１５０は、下地層１０２上にソース電極１１０ａ及びドレイン電極１１０ｂが形成され、下地層１０２、ソース電極１１０ａ及びドレイン電極１１０ｂ上に酸化物半導体層１０３が形成されている。
【０１９６】
トランジスタ１５０では、ソース電極１１０ａ及びドレイン電極１１０ｂが、コンタクトホール１０９を介さず酸化物半導体層１０３のソース領域１０３ａ及びドレイン領域１０３ｂと接続する構成であるため、接続面積を増やしやすく、接触抵抗の低減が容易である。
【０１９７】
なお、トランジスタ１５０のチャネル長は、図５（Ｂ）において、ソース領域１０３ａとドレイン領域１０３ｂに挟まれた、チャネル形成領域１０３ｃの長さに相当する。また、トランジスタ１５０のチャネル長は、ゲート電極１０５の幅とほぼ等しくなる。
【０１９８】
図６に示すトランジスタ１６０は、トランジスタ１５０の構成に加えて、ゲート電極１０５の側面にサイドウォール１１１を有し、酸化物半導体層１０３のサイドウォール１１１と重畳する領域に、低濃度領域１０３ｄ及び低濃度領域１０３ｅを有している。低濃度領域１０３ｄはチャネル形成領域１０３ｃとソース領域１０３ａの間に形成され、低濃度領域１０３ｅはチャネル形成領域１０３ｃとドレイン領域１０３ｂの間に形成されている。図６（Ａ）は、トランジスタ１６０の構成を説明する上面図であり、図６（Ｂ）は、図６（Ａ）にＤ１−Ｄ２の鎖線で示した部位の積層構造を説明する断面図である。
【０１９９】
酸化物半導体層１０３中に低濃度領域１０３ｄまたは低濃度領域１０３ｅを設けることで、チャネル形成領域１０３ｃと、ソース領域１０３ａまたはドレイン領域１０３ｂの間に生じる電界を緩和し、トランジスタ特性の劣化を軽減することができる。特に、チャネル形成領域１０３ｃとドレイン領域１０３ｂに生じる電界の緩和は、トランジスタ特性の劣化軽減に有効である。また、低濃度領域１０３ｄまたは低濃度領域１０３ｅを設けることにより、トランジスタの微細化に伴う短チャネル効果を抑制することができる。
【０２００】
なお、トランジスタ１６０のチャネル長は、図６（Ｂ）において、低濃度領域１０３ｄと低濃度領域１０３ｅに挟まれた、チャネル形成領域１０３ｃの長さに相当する。また、トランジスタ１６０のチャネル長は、ゲート電極１０５の幅とほぼ等しくなる。
【０２０１】
図７（Ａ）に示すトランジスタ１７０は、ボトムゲート構造のトランジスタの一形態である。
【０２０２】
図７（Ａ）は、トランジスタ１７０の断面構造を示している。トランジスタ１７０は、基板１０１上にゲート電極１０５が形成され、ゲート電極１０５上にゲート絶縁層１０４が形成されている。ゲート電極１０５は、ゲート電極１０５ｂ上にゲート電極１０５ａが積層された構成を有している。基板１０１とゲート電極１０５の間に、実施の形態１で説明した下地層を設けても良い。
【０２０３】
また、ゲート絶縁層１０４上に酸化物半導体層１０３が形成され、酸化物半導体層１０３上にチャネル保護層１１２、ソース電極１１０ａ、及びドレイン電極１１０ｂが形成されている。酸化物半導体層１０３は、チャネル保護層１１２と重畳するチャネル形成領域１０３ｃと、ソース電極１１０ａと電気的に接続するソース領域１０３ａと、ドレイン電極１１０ｂと電気的に接続するドレイン領域１０３ｂを有している。
【０２０４】
チャネル保護層１１２は、ゲート絶縁層１０４と同様の材料及び方法を用いて形成することができる。チャネル保護層１１２の厚さは、１０ｎｍ以上５００ｎｍ以下、より好ましくは１００ｎｍ以上３００ｎｍ以下とするとよい。
【０２０５】
ソース領域１０３ａ及びドレイン領域１０３ｂは、チャネル保護層１１２をマスクとして用い、トランジスタ１００と同様に形成することができる。
【０２０６】
また、チャネル保護層１１２、ソース電極１１０ａ、及びドレイン電極１１０ｂ上に、絶縁層１０８が形成されている。絶縁層１０８は、複数の絶縁層の積層としてもよい。
【０２０７】
なお、トランジスタ１７０のチャネル長は、図７（Ａ）において、ソース領域１０３ａとドレイン領域１０３ｂに挟まれた、チャネル形成領域１０３ｃの長さに相当する。また、トランジスタ１７０のチャネル長は、チャネル保護層１１２の幅とほぼ等しくなる。
【０２０８】
図７（Ｂ）は、トランジスタ１８０の断面構造を示している。トランジスタ１８０は、トランジスタ１００にバックゲート電極１１５と絶縁層１１３を設けた構造を有している。トランジスタ１８０は、下地層１０２上にバックゲート電極１１５が形成され、バックゲート電極１１５上に絶縁層１１３が形成されている。また、トランジスタ１８０の酸化物半導体層１０３は、絶縁層１１３を介して、バックゲート電極１１５と重畳して形成されている。
【０２０９】
バックゲート電極１１５は、ゲート電極１０５とバックゲート電極１１５で酸化物半導体層１０３のチャネル形成領域１０３ｃを挟むように配置する。バックゲート電極１１５は導電層で形成され、ゲート電極１０５と同様に機能させることができる。また、バックゲート電極１１５の電位を変化させることで、トランジスタのしきい値電圧を変化させることができる。
【０２１０】
バックゲート電極１１５は、ゲート電極１０５ｂと同様の材料及び方法で形成することができる。また、バックゲート電極１１５と絶縁層１１３の間に、ゲート電極１０５ａと同様の層を設けてもよい。
【０２１１】
絶縁層１１３は、ゲート絶縁層１０４と同様の材料及び方法で形成することができる。また、下地層１０２を形成せず、絶縁層１１３で下地層１０２を兼ねる構成とすることもできる。
【０２１２】
なお、トランジスタ１８０のチャネル長は、図７（Ｂ）において、ソース領域１０３ａとドレイン領域１０３ｂに挟まれた、チャネル形成領域１０３ｃの長さに相当する。また、トランジスタ１８０のチャネル長は、ゲート電極１０５の幅とほぼ等しくなる。
【０２１３】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０２１４】
（実施の形態３）
本実施の形態では、ＣＡＡＣ−ＯＳからなる酸化物半導体膜の形成方法について、実施の形態１で開示した以外の方法について、以下に説明する。
【０２１５】
まず、下地層１０２上に、厚さ１ｎｍ以上５０ｎｍ以下の酸化物半導体膜を形成する。
【０２１６】
成膜時の基板温度は１５０℃以上４５０℃以下、好ましくは２００℃以上３５０℃以下である。１５０℃以上４５０℃以下、好ましくは２００℃以上３５０℃以下に基板を加熱しながら成膜をすることによって、膜中への水分（水素を含む）などの混入を防ぐことができる。また、結晶性を含む酸化物半導体膜であるＣＡＡＣ−ＯＳを形成することができる。
【０２１７】
さらに、酸化物半導体形成後に、基板１０１に加熱処理を施して、酸化物半導体からより水素を放出させると共に、下地層１０２に含まれる酸素の一部を、酸化物半導体と、下地層１０２における酸化物半導体の界面近傍に拡散させることが好ましい。また、該加熱処理を行うことによって、より結晶性の高いＣＡＡＣ−ＯＳを有する酸化物半導体を形成することができる。
【０２１８】
該加熱処理の温度は、酸化物半導体から水素を放出させると共に、下地層１０２に含まれる酸素の一部を放出させ、さらには酸化物半導体に拡散させる温度が好ましく、代表的には、２００℃以上基板１０１の歪み点未満、好ましくは２５０℃以上４５０℃以下とする。酸化物半導体に酸素を拡散させることにより、酸化物半導体中の酸素欠損を低減することができる。
【０２１９】
また該加熱処理は、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＲＴＡを用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため、非晶質領域に対して結晶領域の割合の多い酸化物半導体を形成するための時間を短縮することができる。
【０２２０】
加熱処理は、不活性ガス雰囲気で行うことができ、代表的には、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素雰囲気で行うことが好ましい。また、酸素雰囲気及び減圧雰囲気で行ってもよい。処理時間は３分〜２４時間とする。処理時間を長くするほど非晶質領域に対して結晶領域の割合の多い酸化物半導体を形成することができるが、２４時間を超える熱処理は生産性の低下を招くため好ましくない。
【０２２１】
以上の方法で、ＣＡＡＣ−ＯＳからなる酸化物半導体を形成することができる。
【０２２２】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０２２３】
（実施の形態４）
本実施の形態では、実施の形態１及び実施の形態２に示した酸化物半導体を用いたトランジスタの電気特性への影響について、バンド図を用いて説明する。
【０２２４】
図８は、図１に示すトランジスタ１００と同等の積層構造を有するトランジスタの断面図である。図９は、図８に示すＸ１−Ｘ２断面におけるエネルギーバンド図（模式図）を示す。さらに、図９（Ｂ）はソースとドレインの間の電圧を等電位（ＶＤ＝０Ｖ）とした場合を示している。図８は、第１の酸化物半導体領域（ＯＳ１とする）及び一対の第２の酸化物半導体領域（ＯＳ２とする）からなる酸化物半導体層と、ソース電極及びドレイン電極（ｍｅｔａｌとする）により形成されるトランジスタである。
【０２２５】
図８におけるトランジスタのチャネル形成領域は、ＯＳ１により形成されており、ＯＳ１は、膜中から水分（水素を含む）などの不純物をできるだけ除去、脱離させて高純度化し、さらに膜中の酸素欠損を低減することにより真性（ｉ型）としたもの、又は限りなく真性に近づけた酸化物半導体により形成されている。そうすることにより、フェルミ準位（Ｅｆ）は真性フェルミ準位（Ｅｉ）と同じレベルにすることができる。
【０２２６】
また、図８におけるトランジスタのソース領域及びドレイン領域は、一対のＯＳ２により形成されており、ＯＳ２は、上記ＯＳ１と同様に、膜中から水分（水素を含む）などの不純物をできるだけ除去、脱離させて高純度化し、さらに膜中の酸素欠損を低減することにより真性（ｉ型）としたもの、又は限りなく真性に近づけた酸化物半導体とし、その後、窒素、リン、又は砒素などの第１５族元素のうち、少なくともいずれか一つから選択された元素を添加することによって形成される。それにより、ＯＳ２は、ＯＳ１と比べてキャリア密度が高くなり、フェルミ準位の位置が伝導帯の近くになる。
【０２２７】
図９（Ａ）は、真空準位（Ｅｖａｃとする）、第１の酸化物半導体領域（ＯＳ１とする）、第２の酸化物半導体領域（ＯＳ２とする）、及びソース電極及びドレイン電極（ｍｅｔａｌとする）のバンド構造の関係である。ここで、ＩＰはイオン化ポテンシャル、Ｅａは電子親和力、Ｅｇはエネルギーギャップ、Ｗｆは仕事関数を示す。また、Ｅｃは伝導帯の下端、Ｅｖは価電子帯の上端、Ｅｆはフェルミ準位を示す。なお、各符号の末尾に示す記号は、１がＯＳ１を、２がＯＳ２を、ｍがｍｅｔａｌをそれぞれ示す。ここでｍｅｔａｌとしてＷｆ＿ｍが４．１ｅＶ（チタンなど）を想定している。
【０２２８】
ＯＳ１はｉ型または実質的にｉ型化された酸化物半導体であり、極めてキャリア密度が低いためＥｆ＿１はＥｃ及びＥｖの概ね中央にあるとする。また、ＯＳ２はキャリア密度の高いｎ型の酸化物半導体であり、Ｅｃ＿２とＥｆ＿２が概ね一致する。
【０２２９】
ＯＳ１に示す酸化物半導体は、エネルギーギャップ（Ｅｇ）が３．１５ｅＶ、電子親和力（Ｅａ）は４．３ｅＶと言われている。ＯＳ２に示す酸化物半導体は、ドーパントの添加量によって、エネルギーギャップ（Ｅｇ）を３．１５よりも小さくすることができる。またその際、イオン化ポテンシャルはほとんど変化が無いため、結果として電子親和力及び仕事関数が大きくなる。図９は、ＯＳ１よりもＯＳ２のＥｇが小さくなった場合について示す（つまりＥｇ＿１＞Ｅｇ＿２となる。）。
【０２３０】
図９（Ｂ）に示すように、チャネル形成領域であるＯＳ１と、ソース領域及びドレイン領域であるＯＳ２が接触すると、フェルミ準位が一致するようにキャリアの移動が起こり、ＯＳ１のバンド端が曲がる。さらに、ＯＳ２と、ソース電極及びドレイン電極であるｍｅｔａｌが接触した場合も、フェルミ準位が一致するようにキャリアの移動が起こり、ＯＳ２のバンド端が曲がる。
【０２３１】
このように、チャネル形成領域となるＯＳ１とソース電極及びドレイン電極となるｍｅｔａｌとの間に、ｎ型の酸化物半導体であるＯＳ２が形成されることにより、酸化物半導体と金属とのコンタクトをオーミックにすることができ、またコンタクト抵抗を低減させることができる。その結果としてトランジスタのオン電流を増加させることができる。また、ＯＳ１のバンド端の曲がりを小さくすることができるため、トランジスタの短チャネル効果を抑制できる。
【０２３２】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０２３３】
（実施の形態５）
図１０（Ａ）に半導体装置を構成する記憶素子（以下、メモリセルとも記す）の回路図の一例を示す。メモリセルは、酸化物半導体以外の材料をチャネル形成領域に用いたトランジスタ１１６０と酸化物半導体をチャネル形成領域に用いたトランジスタ１１６２によって構成される。
【０２３４】
酸化物半導体をチャネル形成領域に用いたトランジスタ１１６２は、実施の形態１に従って作製することができる。
【０２３５】
図１０（Ａ）に示すように、トランジスタ１１６０のゲート電極と、トランジスタ１１６２のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、第１の配線（１ｓｔ Ｌｉｎｅ：ソース線とも呼ぶ）とトランジスタ１１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ：ビット線とも呼ぶ）とトランジスタ１１６０のドレイン電極とは、電気的に接続されている。そして、第３の配線（３ｒｄ Ｌｉｎｅ：第１信号線とも呼ぶ）とトランジスタ１１６２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ：第２信号線とも呼ぶ）と、トランジスタ１１６２のゲート電極とは、電気的に接続されている。
【０２３６】
酸化物半導体以外の材料、例えば単結晶シリコンをチャネル形成領域に用いたトランジスタ１１６０は十分な高速動作が可能なため、トランジスタ１１６０を用いることにより、記憶内容の読み出しなどを高速に行うことが可能である。また、酸化物半導体をチャネル形成領域に用いたトランジスタ１１６２は、トランジスタ１１６０に比べてオフ電流が小さいという特徴を有している。このため、トランジスタ１１６２をオフ状態とすることで、トランジスタ１１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。
【０２３７】
ゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０２３８】
はじめに、情報の書き込み及び保持について説明する。まず、第４の配線の電位を、トランジスタ１１６２がオン状態となる電位として、トランジスタ１１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１１６０のゲート電極に与えられる（書き込み）。その後、第４の配線の電位を、トランジスタ１１６２がオフ状態となる電位として、トランジスタ１１６２をオフ状態とすることにより、トランジスタ１１６０のゲート電極の電位が保持される（保持）。
【０２３９】
トランジスタ１１６２のオフ電流はトランジスタ１１６０に比べて小さいから、トランジスタ１１６０のゲート電極の電位は長時間にわたって保持される。例えば、トランジスタ１１６０のゲート電極の電位がトランジスタ１１６０をオン状態とする電位であれば、トランジスタ１１６０のオン状態が長時間にわたって保持されることになる。また、トランジスタ１１６０のゲート電極の電位がトランジスタ１１６０をオフ状態とする電位であれば、トランジスタ１１６０のオフ状態が長時間にわたって保持される。
【０２４０】
次に、情報の読み出しについて説明する。上述のように、トランジスタ１１６０のオン状態またはオフ状態が保持された状態において、第１の配線に所定の電位（低電位）が与えられると、トランジスタ１１６０のオン状態またはオフ状態に応じて、第２の配線の電位は異なる値をとる。例えば、トランジスタ１１６０がオン状態の場合には、第１の配線の電位に対して、第２の配線の電位が低下することになる。また、トランジスタ１１６０がオフ状態の場合には、第２の配線の電位は変化しない。
【０２４１】
このように、情報が保持された状態において、第２の配線の電位と、所定の電位とを比較することで、情報を読み出すことができる。
【０２４２】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込み及び保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１１６２がオン状態となる電位として、トランジスタ１１６２をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１１６０のゲート電極に与えられる。その後、第４の配線の電位を、トランジスタ１１６２がオフ状態となる電位として、トランジスタ１１６２をオフ状態とすることにより、新たな情報が保持された状態となる。
【０２４３】
このように、開示する発明に係るメモリセルは、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、メモリセルを有する半導体装置の高速動作が実現される。
【０２４４】
また、図１０（Ａ）を発展させたメモリセルの回路図の一例を図１０（Ｂ）に示す。
【０２４５】
図１０（Ｂ）に示すメモリセル１１００は、第１の配線ＳＬ（ソース線）と、第２の配線ＢＬ（ビット線）と、第３の配線Ｓ１（第１信号線）と、第４の配線Ｓ２（第２信号線）と、第５の配線ＷＬ（ワード線）と、トランジスタ１１６４（第１のトランジスタ）と、トランジスタ１１６１（第２のトランジスタ）と、トランジスタ１１６３（第３のトランジスタ）と、から構成されている。トランジスタ１１６４及びトランジスタ１１６３は、酸化物半導体以外の材料をチャネル形成領域に用いており、トランジスタ１１６１は酸化物半導体をチャネル形成領域に用いている。
【０２４６】
ここで、トランジスタ１１６４のゲート電極と、トランジスタ１１６１のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、第１の配線ＳＬと、トランジスタ１１６４のソース電極とは、電気的に接続され、トランジスタ１１６４のドレイン電極と、トランジスタ１１６３のソース電極とは、電気的に接続されている。そして、第２の配線ＢＬと、トランジスタ１１６３のドレイン電極とは、電気的に接続され、第３の配線Ｓ１と、トランジスタ１１６１のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線Ｓ２と、トランジスタ１１６１のゲート電極とは、電気的に接続され、第５の配線ＷＬと、トランジスタ１１６３のゲート電極とは電気的に接続されている。
【０２４７】
次に、回路の動作について具体的に説明する。
【０２４８】
メモリセル１１００への書込みを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを０Ｖ、第２の配線ＢＬを０Ｖ、第４の配線Ｓ２を２Ｖとする。データ”１”を書き込む場合には第３の配線Ｓ１を２Ｖ、データ”０”を書き込む場合には第３の配線Ｓ１を０Ｖとする。このとき、トランジスタ１１６３はオフ状態、トランジスタ１１６１はオン状態となる。なお、書き込み終了にあたっては、第３の配線Ｓ１の電位が変化する前に、第４の配線Ｓ２を０Ｖとして、トランジスタ１１６１をオフ状態にする。
【０２４９】
その結果、データ”１”書込み後にはトランジスタ１１６４のゲート電極に接続されるノード（以下、ノードＡ）の電位が約２Ｖ、データ”０”書込み後にはノードＡの電位が約０Ｖとなる。ノードＡには、第３の配線Ｓ１の電位に応じた電荷が蓄積されるが、トランジスタ１１６１のオフ電流は、単結晶シリコンをチャネル形成領域に用いたトランジスタと比べて小さく、トランジスタ１１６４のゲート電極の電位は長時間にわたって保持される。
【０２５０】
次に、メモリセルの読み出しを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを２Ｖ、第４の配線Ｓ２を０Ｖ、第３の配線Ｓ１を０Ｖとし、第２の配線ＢＬに接続されている読出し回路を動作状態とする。このとき、トランジスタ１１６３はオン状態、トランジスタ１１６１はオフ状態となる。
【０２５１】
データ”０”、つまりノードＡが約０Ｖの状態であればトランジスタ１１６４はオフ状態であるから、第２の配線ＢＬと第１の配線ＳＬ間の抵抗は高い状態となる。一方、データ”１”、つまりノードＡが約２Ｖの状態であればトランジスタ１１６４がオン状態であるから、第２の配線ＢＬと第１の配線ＳＬ間の抵抗は低い状態となる。読出し回路は、メモリセルの抵抗状態の違いから、データ”０”，”１”を読み出すことができる。なお、書込み時の第２の配線ＢＬは０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。読み出し時の第３の配線Ｓ１は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。
【０２５２】
なお、データ”１”とデータ”０”は便宜上の定義であって、逆であっても構わない。また、上述した動作電圧は一例である。動作電圧は、データ”０”の場合にトランジスタ１１６４がオフ状態となり、データ”１”の場合にトランジスタ１１６４がオン状態となるように、また、書込み時にトランジスタ１１６１がオン状態、書込み時以外ではオフ状態となるように、また、読み出し時にトランジスタ１１６３がオン状態となるように選べばよい。特に２Ｖの代わりに、周辺の論理回路の電源電位ＶＤＤを用いてもよい。
【０２５３】
本実施の形態では理解の簡単のため、最小記憶単位（１ビット）のメモリセルについて説明したが、メモリセルの構成はこれに限られるものではない。複数のメモリセルを適当に接続して、より高度な半導体装置を構成することもできる。例えば、上記メモリセルを複数用いて、ＮＡＮＤ型やＮＯＲ型の半導体装置を構成することが可能である。配線の構成も図１０（Ａ）や図１０（Ｂ）に限定されず、適宜変更することができる。
【０２５４】
図１１に、ｍ×ｎビットの記憶容量を有する本発明の一態様に係る半導体装置のブロック回路図を示す。
【０２５５】
図１１に示す半導体装置は、ｍ本の第５の配線及び第４の配線と、ｎ本の第２の配線及び第３の配線と、複数のメモリセル１１００（１、１）〜１１００（ｍ、ｎ）が縦ｍ個（行）×横ｎ個（列）（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルアレイ１１１０と、第２の配線及び第３の配線駆動回路１１１１や、第４の配線及び第５の配線駆動回路１１１３や、読出し回路１１１２といった周辺回路によって構成されている。他の周辺回路として、リフレッシュ回路等が設けられてもよい。
【０２５６】
各メモリセルの代表として、メモリセル１１００（ｉ、ｊ）を考える。ここで、メモリセル１１００（ｉ、ｊ）（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、第２の配線ＢＬ（ｊ）、第３の配線Ｓ１（ｊ）、第５の配線ＷＬ（ｉ）及び第４の配線Ｓ２（ｉ）、及び第１の配線にそれぞれ接続されている。第１の配線には第１の配線電位Ｖｓが与えられている。また、第２の配線ＢＬ（１）〜ＢＬ（ｎ）及び第３の配線Ｓ１（１）〜Ｓ１（ｎ）は第２の配線及び第３の配線駆動回路１１１１及び読出し回路１１１２に、第５の配線ＷＬ（１）〜ＷＬ（ｍ）及び第４の配線Ｓ２（１）〜Ｓ２（ｍ）は第４の配線及び第５の配線駆動回路１１１３にそれぞれ接続されている。
【０２５７】
図１１に示した半導体装置の動作について説明する。本構成では、行ごとの書込み及び読出しを行う。
【０２５８】
第ｉ行のメモリセル１１００（ｉ、１）〜１１００（ｉ、ｎ）に書込みを行う場合は、第１の配線電位Ｖｓを０Ｖ、第５の配線ＷＬ（ｉ）を０Ｖ、第２の配線ＢＬ（１）〜ＢＬ（ｎ）を０Ｖ、第４の配線Ｓ２（ｉ）を２Ｖとする。このときトランジスタ１１６１は、オン状態となる。第３の配線Ｓ１（１）〜Ｓ１（ｎ）は、データ”１”を書き込む列は２Ｖ、データ”０”を書き込む列は０Ｖとする。なお、書き込み終了にあたっては、第３の配線Ｓ１（１）〜Ｓ１（ｎ）の電位が変化する前に、第４の配線Ｓ２（ｉ）を０Ｖとして、トランジスタ１１６１をオフ状態にする。また、非選択の第５の配線ＷＬは０Ｖ、非選択の第４の配線Ｓ２は０Ｖとする。
【０２５９】
その結果、データ”１”の書込みを行ったメモリセルのトランジスタ１１６４のゲート電極に接続されるノード（以下、ノードＡ）の電位は約２Ｖ、データ”０”の書込みを行ったメモリセルのノードＡの電位は約０Ｖとなる。また、非選択メモリセルのノードＡの電位は変わらない。
【０２６０】
第ｉ行のメモリセル１１００（ｉ、１）〜１１００（ｉ、ｎ）の読み出しを行う場合は、第１の配線電位Ｖｓを０Ｖ、第５の配線ＷＬ（ｉ）を２Ｖ、第４の配線Ｓ２（ｉ）を０Ｖ、第３の配線Ｓ１（１）〜Ｓ１（ｎ）を０Ｖとし、第２の配線ＢＬ（１）〜ＢＬ（ｎ）に接続されている読出し回路を動作状態とする。読出し回路では、例えば、メモリセルの抵抗状態の違いから、データ”０”，”１”を読み出すことができる。なお、非選択の第５の配線ＷＬは０Ｖ、非選択の第４の配線Ｓ２は０Ｖとする。なお、書込み時の第２の配線ＢＬは０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。読出し時の第３の配線Ｓ１は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。
【０２６１】
なお、データ”１”とデータ”０”は便宜上の定義であって、逆であっても構わない。また、上述した動作電圧は一例である。動作電圧は、データ”０”の場合にトランジスタ１１６４がオフ状態となり、データ”１”の場合にトランジスタ１１６４がオン状態となるように、また、書込み時にトランジスタ１１６１がオン状態、書込み時以外ではオフ状態となるように、また、読み出し時にトランジスタ１１６３がオン状態となるように選べばよい。特に２Ｖの代わりに、周辺の論理回路の電源電位ＶＤＤを用いてもよい。
【０２６２】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０２６３】
（実施の形態６）
本実施の形態では、容量素子を有するメモリセルの回路図の一例を示す。図１２（Ａ）に示すメモリセル１１７０は、第１の配線ＳＬ、第２の配線ＢＬ、第３の配線Ｓ１、第４の配線Ｓ２と、第５の配線ＷＬと、トランジスタ１１７１（第１のトランジスタ）と、トランジスタ１１７２（第２のトランジスタ）と、容量素子１１７３とから構成されている。トランジスタ１１７１は、酸化物半導体以外の材料をチャネル形成領域に用いており、トランジスタ１１７２はチャネル形成領域に酸化物半導体を用いている。
【０２６４】
ここで、トランジスタ１１７１のゲート電極と、トランジスタ１１７２のソース電極またはドレイン電極の一方と、容量素子１１７３の一方の電極とは、電気的に接続されている。また、第１の配線ＳＬと、トランジスタ１１７１のソース電極とは、電気的に接続され、第２の配線ＢＬと、トランジスタ１１７１のドレイン電極とは、電気的に接続され、第３の配線Ｓ１と、トランジスタ１１７２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線Ｓ２と、トランジスタ１１７２のゲート電極とは、電気的に接続され、第５の配線ＷＬと、容量素子１１７３の他方の電極とは、電気的に接続されている。
【０２６５】
次に、回路の動作について具体的に説明する。
【０２６６】
メモリセル１１７０への書込みを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを０Ｖ、第２の配線ＢＬを０Ｖ、第４の配線Ｓ２を２Ｖとする。データ”１”を書き込む場合には第３の配線Ｓ１を２Ｖ、データ”０”を書き込む場合には第３の配線Ｓ１を０Ｖとする。このとき、トランジスタ１１７２はオン状態となる。なお、書き込み終了にあたっては、第３の配線Ｓ１の電位が変化する前に、第４の配線Ｓ２を０Ｖとして、トランジスタ１１７２をオフ状態にする。
【０２６７】
その結果、データ”１”の書込み後にはトランジスタ１１７１のゲート電極に接続されるノード（以下、ノードＡ）の電位が約２Ｖ、データ”０”の書込み後にはノードＡの電位が約０Ｖとなる。
【０２６８】
メモリセル１１７０の読み出しを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを２Ｖ、第４の配線Ｓ２を０Ｖ、第３の配線Ｓ１を０Ｖとし、第２の配線ＢＬに接続されている読出し回路を動作状態とする。このとき、トランジスタ１１７２は、オフ状態となる。
【０２６９】
第５の配線ＷＬを２Ｖとした場合のトランジスタ１１７１の状態について説明する。トランジスタ１１７１の状態を決めるノードＡの電位は、第５の配線ＷＬとノードＡ間の容量Ｃ１と、トランジスタ１１７１のゲート電極と、ソース電極及びドレイン電極間の容量Ｃ２に依存する。
【０２７０】
なお、読出し時の第３の配線Ｓ１は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。データ”１”とデータ”０”は便宜上の定義であって、逆であっても構わない。
【０２７１】
書き込み時の第３の配線Ｓ１の電位は、書込み後にトランジスタ１１７２がオフ状態となり、また、第５の配線電位が０Ｖの場合にトランジスタ１１７１がオフ状態である範囲で、データ”０”、”１”の電位をそれぞれ選べばよい。読出し時の第５の配線電位は、データ”０”の場合にトランジスタ１１７１がオフ状態となり、データ”１”の場合にトランジスタ１１７１がオン状態となるように選べばよい。また、トランジスタ１１７１のしきい値電圧も、一例である。上述したトランジスタ１１７１の状態を変えない範囲であれば、どのようなしきい値でも構わない。
【０２７２】
また、第１のゲート電極、及び第２のゲート電極を有する選択トランジスタと、容量素子を有するメモリセルを用いるＮＯＲ型の半導体記憶装置の例について図１２（Ｂ）を用いて説明する。
【０２７３】
図１２（Ｂ）に示す本発明の一態様に係る半導体装置は、Ｉ行（Ｉは２以上の自然数）Ｊ列（Ｊは自然数）にマトリクス状に配列された複数のメモリセルを備えたメモリセルアレイを具備する。
【０２７４】
図１２（Ｂ）に示すメモリセルアレイは、ｉ行（ｉは３以上の自然数）ｊ列（ｊは３以上の自然数）にマトリクス状に配列された複数のメモリセル１１８０と、ｉ本のワード線ＷＬ（ワード線ＷＬ＿１乃至ワード線ＷＬ＿ｉ）と、ｉ本の容量線ＣＬ（容量線ＣＬ＿１乃至容量線ＣＬ＿ｉ）と、ｉ本のゲート線ＢＧＬ（ゲート線ＢＧＬ＿１乃至ゲート線ＢＧＬ＿ｉ）と、ｊ本のビット線ＢＬ（ビット線ＢＬ＿１乃至ビット線ＢＬ＿ｊ）と、ソース線ＳＬと、を具備する。
【０２７５】
さらに、複数のメモリセル１１８０のそれぞれ（メモリセル１１８０（Ｍ，Ｎ）（ただし、Ｍは１以上ｉ以下の自然数、Ｎは１以上ｊ以下の自然数）ともいう）は、トランジスタ１１８１（Ｍ，Ｎ）と、容量素子１１８３（Ｍ，Ｎ）と、トランジスタ１１８２（Ｍ，Ｎ）と、を備える。
【０２７６】
なお、半導体記憶装置において、容量素子は、第１の容量電極、第２の容量電極、並びに第１の容量電極及び第２の容量電極に重畳する誘電体層により構成される。容量素子は、第１の容量電極及び第２の容量電極の間に印加される電圧に応じて電荷が蓄積される。
【０２７７】
トランジスタ１１８１（Ｍ，Ｎ）は、Ｎチャネル型トランジスタであり、ソース電極、ドレイン電極、第１のゲート電極、及び第２のゲート電極を有する。なお、本実施の形態の半導体記憶装置において、必ずしもトランジスタ１１８１をＮチャネル型トランジスタにしなくてもよい。
【０２７８】
トランジスタ１１８１（Ｍ，Ｎ）のソース電極及びドレイン電極の一方は、ビット線ＢＬ＿Ｎに接続され、トランジスタ１１８１（Ｍ，Ｎ）の第１のゲート電極は、ワード線ＷＬ＿Ｍに接続され、トランジスタ１１８１（Ｍ，Ｎ）の第２のゲート電極は、ゲート線ＢＧＬ＿Ｍに接続される。トランジスタ１１８１（Ｍ，Ｎ）のソース電極及びドレイン電極の一方がビット線ＢＬ＿Ｎに接続される構成にすることにより、メモリセル毎に選択的にデータを読み出すことができる。
【０２７９】
トランジスタ１１８１（Ｍ，Ｎ）は、メモリセル１１８０（Ｍ，Ｎ）において選択トランジスタとしての機能を有する。
【０２８０】
トランジスタ１１８１（Ｍ，Ｎ）としては、酸化物半導体をチャネル形成領域に用いたトランジスタを用いることができる。
【０２８１】
トランジスタ１１８２（Ｍ，Ｎ）は、Ｐチャネル型トランジスタである。なお、本実施の形態の半導体記憶装置において、必ずしもトランジスタ１１８２をＰチャネル型トランジスタにしなくてもよい。
【０２８２】
トランジスタ１１８２（Ｍ，Ｎ）のソース電極及びドレイン電極の一方は、ソース線ＳＬに接続され、トランジスタ１１８２（Ｍ，Ｎ）のソース電極及びドレイン電極の他方は、ビット線ＢＬ＿Ｎに接続され、トランジスタ１１８２（Ｍ，Ｎ）のゲート電極は、トランジスタ１１８１（Ｍ，Ｎ）のソース電極及びドレイン電極の他方に接続される。
【０２８３】
トランジスタ１１８２（Ｍ，Ｎ）は、メモリセル１１８０（Ｍ，Ｎ）において、出力トランジスタとしての機能を有する。トランジスタ１１８２（Ｍ，Ｎ）としては、例えば単結晶シリコンをチャネル形成領域に用いるトランジスタを用いることができる。
【０２８４】
容量素子１１８３（Ｍ，Ｎ）の第１の容量電極は、容量線ＣＬ＿Ｍに接続され、容量素子１１８３（Ｍ，Ｎ）の第２の容量電極は、トランジスタ１１８１（Ｍ，Ｎ）のソース電極及びドレイン電極の他方に接続される。なお、容量素子１１８３（Ｍ，Ｎ）は、保持容量としての機能を有する。
【０２８５】
ワード線ＷＬ＿１乃至ワード線ＷＬ＿ｉのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。
【０２８６】
ビット線ＢＬ＿１乃至ビット線ＢＬ＿ｊのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。
【０２８７】
容量線ＣＬ＿１乃至容量線ＣＬ＿ｉのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。
【０２８８】
ゲート線ＢＧＬ＿１乃至ゲート線ＢＧＬ＿ｉのそれぞれの電圧は、例えばゲート線駆動回路を用いて制御される。
【０２８９】
ゲート線駆動回路は、例えばダイオード及び第１の容量電極がダイオードのアノード及びゲート線ＢＧＬに電気的に接続される容量素子を備える回路により構成される。
【０２９０】
トランジスタ１１８１の第２のゲート電極の電圧を調整することにより、トランジスタ１１８１の閾値電圧を調整することができる。従って、選択トランジスタとして機能するトランジスタ１１８１の閾値電圧を調整し、オフ状態におけるトランジスタ１１８１のソース電極及びドレイン電極の間に流れる電流を極力小さくすることができる。よって、記憶回路におけるデータの保持期間を長くすることができる。また、データの書き込み及び読み出しに必要な電圧を従来の半導体装置より低くすることができるため、消費電力を低減することができる。
【０２９１】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０２９２】
（実施の形態７）
本実施の形態では、先の実施の形態に示すトランジスタを用いた半導体装置の例について、図１３を参照して説明する。
【０２９３】
図１３（Ａ）には、いわゆるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図１３（Ａ）に示すメモリセルアレイ１１２０は、複数のメモリセル１１３０がマトリクス状に配列された構成を有している。また、メモリセルアレイ１１２０は、ｍ本の第１の配線、及びｎ本の第２の配線を有する。なお、本実施の形態においては、第１の配線をビット線ＢＬと呼び、第２の配線をワード線ＷＬと呼ぶ。
【０２９４】
メモリセル１１３０は、トランジスタ１１３１と、容量素子１１３２と、から構成されている。トランジスタ１１３１のゲート電極は、第１の配線（ワード線ＷＬ）と接続されている。また、トランジスタ１１３１のソース電極またはドレイン電極の一方は、第２の配線（ビット線ＢＬ）と接続されており、トランジスタ１１３１のソース電極またはドレイン電極の他方は、容量素子の電極の一方と接続されている。また、容量素子の電極の他方は容量線ＣＬと接続され、一定の電位が与えられている。トランジスタ１１３１には、先の実施の形態に示すトランジスタが適用される。
【０２９５】
先の実施の形態において示した酸化物半導体をチャネル形成領域に用いるトランジスタは、単結晶シリコンをチャネル形成領域に用いたトランジスタに比べてオフ電流が小さいという特徴を有する。このため、いわゆるＤＲＡＭとして認識されている図１３（Ａ）に示す半導体装置に当該トランジスタを適用する場合、実質的な不揮発性メモリを得ることが可能である。
【０２９６】
図１３（Ｂ）には、いわゆるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図１３（Ｂ）に示すメモリセルアレイ１１４０は、複数のメモリセル１１５０がマトリクス状に配列された構成とすることができる。また、メモリセルアレイ１１４０は、第１の配線（ワード線ＷＬ）、第２の配線（ビット線ＢＬ）及び第３の配線（反転ビット線／ＢＬ）をそれぞれ複数本有する。
【０２９７】
メモリセル１１５０は、第１のトランジスタ１１５１、第２のトランジスタ１１５２、第３のトランジスタ１１５３、第４のトランジスタ１１５４、第５のトランジスタ１１５５、及び第６のトランジスタ１１５６を有している。第１のトランジスタ１１５１と第２のトランジスタ１１５２は、選択トランジスタとして機能する。また、第３のトランジスタ１１５３と第４のトランジスタ１１５４のうち、一方はｎチャネル型トランジスタ（ここでは、第４のトランジスタ１１５４）であり、他方はｐチャネル型トランジスタ（ここでは、第３のトランジスタ１１５３）である。つまり、第３のトランジスタ１１５３と第４のトランジスタ１１５４によってＣＭＯＳ回路が構成されている。同様に、第５のトランジスタ１１５５と第６のトランジスタ１１５６によってＣＭＯＳ回路が構成されている。
【０２９８】
第１のトランジスタ１１５１、第２のトランジスタ１１５２、第４のトランジスタ１１５４、第６のトランジスタ１１５６は、ｎチャネル型のトランジスタであり、先の実施の形態において示したトランジスタを適用することができる。第３のトランジスタ１１５３と第５のトランジスタ１１５５は、ｐチャネル型のトランジスタであり、酸化物半導体以外の材料（例えば、単結晶シリコンなど）をチャネル形成領域に用いる。
【０２９９】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０３００】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０３０１】
（実施の形態８）
酸化物半導体をチャネル形成領域に用いたトランジスタを少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
【０３０２】
図１４（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１４（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けても良い。勿論、図１４（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０３０３】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０３０４】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０３０５】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０３０６】
図１４（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６の記憶素子には、実施の形態５に記載されている記憶素子を用いることができる。
【０３０７】
図１４（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有する記憶素子において、位相反転素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選択されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
【０３０８】
電源停止に関しては、図１４（Ｂ）または図１４（Ｃ）に示すように、記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１４（Ｂ）及び図１４（Ｃ）の回路の説明を行う。
【０３０９】
図１４（Ｂ）及び図１４（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に、酸化物半導体をチャネル形成領域に用いたトランジスタを含む記憶回路の構成の一例を示す。
【０３１０】
図１４（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、各記憶素子１１４２には、実施の形態５に記載されている記憶素子を用いることができる。記憶素子群１１４３が有する各記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有する各記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
【０３１１】
図１４（Ｂ）では、スイッチング素子１１４１として、酸化物半導体をチャネル形成領域に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチングが制御される。
【０３１２】
なお、図１４（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していても良い。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。
【０３１３】
また、図１４（Ｂ）では、スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていても良い。
【０３１４】
また、図１４（Ｃ）には、記憶素子群１１４３が有する各記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
【０３１５】
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
【０３１６】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
【０３１７】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【符号の説明】
【０３１８】
１００ トランジスタ
１０１ 基板
１０２ 下地層
１０３ 酸化物半導体層
１０４ ゲート絶縁層
１０５ ゲート電極
１０６ ドーパント
１０７ 絶縁層
１０８ 絶縁層
１０９ コンタクトホール
１１１ サイドウォール
１１２ チャネル保護層
１１３ 絶縁層
１１５ バックゲート電極
１４０ トランジスタ
１５０ トランジスタ
１６０ トランジスタ
１７０ トランジスタ
１８０ トランジスタ
１１００ メモリセル
１１１０ メモリセルアレイ
１１１１ 配線駆動回路
１１１２ 回路
１１１３ 配線駆動回路
１１２０ メモリセルアレイ
１１３０ メモリセル
１１３１ トランジスタ
１１３２ 容量素子
１１４０ メモリセルアレイ
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１５０ メモリセル
１１５１ トランジスタ
１１５２ トランジスタ
１１５３ トランジスタ
１１５４ トランジスタ
１１５５ トランジスタ
１１５６ トランジスタ
１１６０ トランジスタ
１１６１ トランジスタ
１１６２ トランジスタ
１１６３ トランジスタ
１１６４ トランジスタ
１１７０ メモリセル
１１７１ トランジスタ
１１７２ トランジスタ
１１７３ 容量素子
１１８０ メモリセル
１１８１ トランジスタ
１１８２ トランジスタ
１１８３ 容量素子
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１０３ａ ソース領域
１０３ｂ ドレイン領域
１０３ｃ チャネル形成領域
１０３ｄ 低濃度領域
１０３ｅ 低濃度領域
１０５ａ ゲート電極
１０５ｂ ゲート電極
１１０ａ ソース電極
１１０ｂ ドレイン電極
【技術分野】
【０００１】
トランジスタなどの半導体素子を含む回路を有する半導体装置及びその作製方法に関する。例えば、電源回路に搭載されるパワーデバイス、メモリ、サイリスタ、コンバータ、イメージセンサなどを含む半導体集積回路、液晶表示パネルに代表される電気光学装置、発光素子を有する発光表示装置等を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、発光表示装置、半導体回路及び電子機器は全て半導体装置である。
【背景技術】
【０００３】
液晶表示装置に代表されるように、ガラス基板等に形成されるトランジスタはアモルファスシリコン、多結晶シリコンなどによって構成されている。アモルファスシリコンを用いたトランジスタは電界効果移動度が低いもののガラス基板の大面積化に対応することができる。また、多結晶シリコンを用いたトランジスタの電界効果移動度は高いがガラス基板の大面積化には適していないという欠点を有している。
【０００４】
シリコンを用いたトランジスタに対して、酸化物半導体を用いてトランジスタを作製し、電子デバイスや光デバイスに応用する技術が注目されている。例えば、酸化物半導体として、酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ系酸化物を用いてトランジスタを作製し、表示装置の画素のスイッチング素子などに用いる技術が特許文献１及び特許文献２で開示されている。
【０００５】
特許文献３では、酸化物半導体を用いたスタガ型のトランジスタにおいて、ソース領域及びドレイン領域と、ソース電極及びドレイン電極との間に、緩衝層として導電性の高い窒素を含む酸化物半導体を設け、酸化物半導体と、ソース電極及びドレイン電極とのコンタクト抵抗を低減する技術が開示されている。
【０００６】
また、非特許文献１では、酸化物半導体を用いたトランジスタのソース領域及びドレイン領域を、自己整合プロセスを用いて形成する方法として、酸化物半導体表面を露出させて、アルゴンプラズマ処理をおこない、その部分の酸化物半導体の抵抗率を低下させる方法が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【特許文献３】特開２０１０−１３５７７４号公報
【非特許文献】
【０００８】
【非特許文献１】Ｓ． Ｊｅｏｎ ｅｔ ａｌ． ”１８０ｎｍ Ｇａｔｅ Ｌｅｎｇｔｈ Ａｍｏｒｐｈｏｕｓ ＩｎＧａＺｎＯ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ ｆｏｒ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｉｍａｇｅ Ｓｅｎｓｏｒ Ａｐｐｌｉｃａｔｉｏｎ”， ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．， ｐ．５０４， ２０１０．
【発明の概要】
【発明が解決しようとする課題】
【０００９】
高速動作可能な半導体装置を提供することを課題の一とする。
【００１０】
短チャネル効果による電気特性の変動が生じにくい半導体装置を提供することを課題の一とする。
【００１１】
また、自己整合プロセスによりソース領域及びドレイン領域を形成し、微細化しやすい半導体装置を提供することを課題の一とする。
【００１２】
また、チャネル部分よりも低抵抗なソース領域及びドレイン領域を形成することにより、ソース電極及びドレイン電極との接触抵抗を低減させることができ、オン電流を向上させた半導体装置を提供することを課題の一とする。
【００１３】
信頼性の高い半導体装置を提供することを課題の一とする。
【課題を解決するための手段】
【００１４】
本発明の一態様は、結晶性を有する酸化物半導体層と、ゲート絶縁層と、ゲート電極を有し、酸化物半導体層は、第１の酸化物半導体領域と、一対の第２の酸化物半導体領域を有し、一対の第２の酸化物半導体領域は、第１の酸化物半導体領域を挟んで形成され、第１の酸化物半導体領域は、ゲート絶縁層を介してゲート電極と重畳していることを特徴とする半導体装置である。
【００１５】
また、本発明の一態様は、結晶性を有する酸化物半導体層と、ゲート絶縁層と、ゲート電極を有し、酸化物半導体層は、第１の酸化物半導体領域と、一対の第２の酸化物半導体領域と、一対の第３の酸化物半導体領域を有し、一対の第３の酸化物半導体領域は、第１の酸化物半導体領域を挟んで形成され、一対の第２の酸化物半導体領域は、一対の第３の酸化物半導体領域を挟んで形成され、第１の酸化物半導体領域は、ゲート絶縁層を介してゲート電極と重畳していることを特徴とする半導体装置である。
【００１６】
酸化物半導体層に非単結晶半導体を用いる。
【００１７】
第１の酸化物半導体領域は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を有する。ＣＡＡＣ−ＯＳは、ｃ軸がＣＡＡＣ−ＯＳの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している結晶部を有する。
【００１８】
第２の酸化物半導体領域は、第１５族元素のうち少なくとも一種類の元素を５×１０１９ａｔｏｍｓ／ｃｍ３以上、１×１０２２ａｔｏｍｓ／ｃｍ３以下の濃度で含む。また、第２の酸化物半導体領域に、ウルツ鉱型の結晶構造を付与することもできる。
【００１９】
第３の酸化物半導体領域は、第１５族元素のうち少なくとも一種類の元素を５×１０１８ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３未満の濃度で含む。また、第３の酸化物半導体領域に、ウルツ鉱型の結晶構造を付与することもできる。
【００２０】
第２の酸化物半導体領域及び第３の酸化物半導体領域は、第１の酸化物半導体領域と異なる結晶構造とすることが可能である。この場合、上記半導体装置が有する酸化物半導体層は、ヘテロ接合を有する。ヘテロ接合を有する酸化物半導体をトランジスタの半導体層に用いることにより、オン電流を大きくする効果が期待できる。また、オフ電流を小さくする効果も期待できる。
【００２１】
酸化物半導体は、Ｉｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた二種以上の元素を含むことができる。
【００２２】
第１の酸化物半導体領域はトランジスタのチャネル形成領域となり、一対の第２の酸化物半導体領域はトランジスタのソース領域及びドレイン領域となり、一対の第３の酸化物半導体領域はトランジスタの低濃度領域となる。
【００２３】
トップゲート構造のトランジスタにおいて、ソース領域及びドレイン領域は、ゲート電極をマスクにして酸化物半導体層にドーパントを添加することで形成できる。ゲート電極をマスクにしてソース領域及びドレイン領域を形成することよって、ソース領域及びドレイン領域と、ゲート電極との重なりが生じず、寄生容量を低減することができる。寄生容量を低減できるため、トランジスタを高速動作させることができる。
【００２４】
また、トップゲート構造のトランジスタにおいて、チャネル形成領域と、ソース領域及びドレイン領域の間に低濃度領域を形成する場合は、まず、ゲート電極をマスクにして酸化物半導体層に低濃度領域を形成するためのドーパントを添加し、次にゲート電極の側面にサイドウォールを形成し、ゲート電極とサイドウォールをマスクにして、酸化物半導体層にソース領域及びドレイン領域を形成するためのドーパントを添加することで形成できる。
【００２５】
ボトムゲート構造のトランジスタにおいて、ソース領域及びドレイン領域は、チャネル保護層をマスクにして、酸化物半導体層にドーパントを添加することで形成できる。該チャネル保護層は、活性層のバックチャネル部分を保護するために形成され、酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウムなどから選ばれる材料を、単層もしくは積層させて用いることが好ましい。
【００２６】
トランジスタのソース領域、ドレイン領域、及び低濃度領域を形成するためのドーパントの添加は、イオンドーピング法またはイオンインプランテーション法などを用いることができる。ドーパントとしては、窒素（Ｎ）や燐（Ｐ）などの第１５族（第５Ｂ族）元素のうち、一種類または複数種類の元素を用いることができる。また、イオンドーピング法またはイオンインプランテーション法により酸化物半導体層へドーパントを添加する際に、ドーパントを、絶縁層を通過して酸化物半導体層へ添加することで、ドーパント添加における酸化物半導体層への過剰なダメージを軽減することができる。また、酸化物半導体層と絶縁層の界面も清浄に保たれるので、トランジスタの特性や信頼性が高まる。また、ドーパントの添加深さ（添加領域）が制御し易くなり、酸化物半導体層へドーパントを精度よく添加することができる。
【００２７】
添加するドーパントの濃度が増加すると酸化物半導体領域のキャリア密度を増加させることができるが、添加するドーパントの濃度が高すぎると、キャリアの移動を阻害し、導電性を低下させることになる。
【００２８】
ドーパントが添加された酸化物半導体をソース領域及びドレイン領域に用いることによって、ドーパントが添加されていないチャネル形成領域のバンド端の曲がりを小さくする効果を奏する。一方、ソース領域及びドレイン領域を金属材料で設けた場合、酸化物半導体領域であるチャネルのバンド端の曲がりが無視できなくなり、実効上のチャネル長が短くなってしまうことがある。この傾向はトランジスタのチャネル長が短いときほど顕著である。
【００２９】
また、ドーパントを添加した酸化物半導体領域を、トランジスタのソース領域及びドレイン領域として形成することによって、トランジスタのオフ電流を増やさずにトランジスタのオン電流を増大させることができる。
【００３０】
また、第３の酸化物半導体領域は、第２の酸化物半導体領域よりも抵抗率を高くする。第３の酸化物半導体領域を設けることにより、第１の酸化物半導体領域と第２の酸化物半導体領域の間に生じる電界を緩和し、トランジスタ特性の劣化を軽減することができる。また、短チャネル効果によるしきい値電圧のマイナスシフトを軽減することができる。
【００３１】
電子供与体（ドナー）となる水分または水素などの不純物が低減されて高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）は、その後、酸化物半導体に酸素を供給して、酸化物半導体内の酸素欠損を低減することによりｉ型（真性半導体）又はｉ型に限りなく近い（実質的にｉ型化した）酸化物半導体とすることができる。そのため、チャネルが形成される半導体層にｉ型または実質的にｉ型化された酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有する。具体的に、高純度化された酸化物半導体は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）による水素濃度の測定値が、５×１０１８／ｃｍ３未満、好ましくは１×１０１８／ｃｍ３以下、より好ましくは５×１０１７／ｃｍ３以下、さらに好ましくは１×１０１６／ｃｍ３以下とする。また、ホール効果測定により測定できるｉ型または実質的にｉ型化された酸化物半導体層のキャリア密度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満である。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。チャネルが形成される半導体層に、ｉ型または実質的にｉ型化された酸化物半導体を用いることにより、トランジスタのオフ電流を下げることができる。
【００３２】
ここで、酸化物半導体中の、水素濃度のＳＩＭＳ分析について触れておく。ＳＩＭＳ分析は、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をＳＩＭＳで分析する場合、対象となる膜が存在する範囲において、値に極端な変動が無く、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度の最大値または最小値を、当該膜中の水素濃度として採用する。さらに、当該膜が存在する領域において、最大値を有する山型のピーク、最小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。
【発明の効果】
【００３３】
本発明の一態様によって、電気特性が良好で、微細化を行いやすい酸化物半導体を用いた半導体装置を提供することができる。
【００３４】
また、短チャネル効果による電気特性の変動が生じにくい半導体装置を提供する。
【００３５】
また、絶縁層を通過して酸化物半導体中にドーパントを添加することにより、酸化物半導体の薄層化を防ぎ、酸化物半導体と絶縁層の界面も清浄に保たれるので、半導体装置の特性や信頼性を高めることができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の一態様を説明する上面図及び断面図。
【図２】本発明の一態様を説明する上面図及び断面図。
【図３】本発明の一態様を説明する断面図。
【図４】本発明の一態様を説明する断面図。
【図５】本発明の一態様を説明する上面図及び断面図。
【図６】本発明の一態様を説明する上面図及び断面図。
【図７】本発明の一態様を説明する断面図。
【図８】本発明の一態様を説明する断面図。
【図９】酸化物半導体及び金属材料のバンド構造を説明する図。
【図１０】本発明の一態様を説明する回路図。
【図１１】本発明の一態様を説明する回路図。
【図１２】本発明の一態様を説明する回路図。
【図１３】本発明の一態様を説明する回路図。
【図１４】ＣＰＵの具体例を示すブロック図及びその一部の回路図である。
【図１５】酸化物材料の結晶構造を説明する図。
【図１６】酸化物材料の結晶構造を説明する図。
【図１７】酸化物材料の結晶構造を説明する図。
【図１８】酸化物材料の結晶構造を説明する図。
【発明を実施するための形態】
【００３７】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００３８】
また、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３９】
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。
【００４０】
トランジスタは半導体装置の一形態であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を含む。
【００４１】
また、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００４２】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００４３】
（実施の形態１）
本実施の形態では、酸化物半導体をチャネルに用いたトランジスタ及びその作製方法について、図１乃至図４を用いて説明する。
【００４４】
図１（Ａ）は、半導体装置の構成の一形態であるトランジスタ１００の構造を説明する上面図であり、図１（Ｂ）は、図１（Ａ）にＡ１−Ａ２の鎖線で示した部位の積層構造を説明する断面図である。なお、図１（Ａ）において、基板及び絶縁層の記載は省略している。
【００４５】
図１に示すトランジスタ１００は、基板１０１上に下地層１０２が形成され、下地層１０２上に酸化物半導体層１０３が形成されている。また、酸化物半導体層１０３上にゲート絶縁層１０４が形成され、ゲート絶縁層１０４上にゲート電極１０５が形成されている。また、ゲート電極１０５上に絶縁層１０７と絶縁層１０８が形成され、絶縁層１０８上に、ソース電極１１０ａ及びドレイン電極１１０ｂが形成されている。ソース電極１１０ａ及びドレイン電極１１０ｂは、ゲート絶縁層１０４、絶縁層１０７及び絶縁層１０８に設けられたコンタクトホール１０９を介して、酸化物半導体層１０３に電気的に接続されている。
【００４６】
酸化物半導体層１０３は、ゲート絶縁層１０４を介してゲート電極１０５と重畳するチャネル形成領域１０３ｃと、ソース電極１１０ａと電気的に接続するソース領域１０３ａと、ドレイン電極１１０ｂと電気的に接続するドレイン領域１０３ｂを有している。
【００４７】
また、ゲート電極１０５は、ゲート絶縁層１０４に接するゲート電極１０５ａと、ゲート電極１０５ａに積層されたゲート電極１０５ｂを有している。
【００４８】
なお、図１（Ａ）では、コンタクトホール１０９を、ソース領域１０３ａ及びドレイン領域１０３ｂ上にそれぞれ複数設ける例を示しているが、ソース領域１０３ａ及びドレイン領域１０３ｂ上にそれぞれ１つ設ける構成としてもよい。また、ソース電極１１０ａとソース領域１０３ａの接触抵抗、及びドレイン電極１１０ｂとドレイン領域１０３ｂの接触抵抗を低減するため、コンタクトホール１０９は極力大きく、また、コンタクトホール１０９の数を多くすることが好ましい。
【００４９】
図２に示すトランジスタ１４０は、トランジスタ１００の構成に加えて、ゲート電極１０５の側面にサイドウォール１１１を有し、酸化物半導体層１０３のサイドウォール１１１と重畳する領域に、低濃度領域１０３ｄ及び低濃度領域１０３ｅを有している。低濃度領域１０３ｄはチャネル形成領域１０３ｃとソース領域１０３ａの間に形成され、低濃度領域１０３ｅはチャネル形成領域１０３ｃとドレイン領域１０３ｂの間に形成されている。図２（Ａ）は、トランジスタ１４０の構成を説明する上面図であり、図２（Ｂ）は、図２（Ａ）にＢ１−Ｂ２の鎖線で示した部位の積層構造を説明する断面図である。
【００５０】
低濃度領域１０３ｄ及び低濃度領域１０３ｅを設けることにより、トランジスタ特性の劣化や、短チャネル効果によるしきい値電圧のマイナスシフトを軽減することができる。
【００５１】
トランジスタ１００及びトランジスタ１４０は、トップゲート構造のトランジスタの一形態である。
【００５２】
次に、図１に示すトランジスタ１００の作製方法について、図３及び図４を用いて説明する。なお、図３及び図４は、図１（Ａ）のＡ１−Ａ２の鎖線で示した部位の断面に相当する。
【００５３】
まず、基板１０１上に下地層１０２を５０ｎｍ以上３００ｎｍ以下、好ましくは１００ｎｍ以上２００ｎｍ以下の厚さで形成する。基板１０１は、ガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用いることができる。また、基板に透光性を要しない場合には、ステンレス合金等の金属の基板の表面に絶縁層を設けたものを用いてもよい。ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いるとよい。他に、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１０１として用いてもよい。
【００５４】
下地層１０２は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、窒化シリコン、酸化シリコン、窒化酸化シリコンまたは酸化窒化シリコンから選ばれた材料を、単層でまたは積層して形成することができ、基板１０１からの不純物元素の拡散を防止する機能を有する。なお、本明細書中において、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多いものであって、酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多いものを示す。なお、各元素の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる。
【００５５】
下地層１０２は、スパッタリング法、ＣＶＤ法、塗布法、印刷法等を適宜用いることができる。本実施の形態では、下地層１０２として、窒化シリコンと酸化シリコンの積層を用いる。具体的には、基板１０１上に窒化シリコンを５０ｎｍの厚さで形成し、該窒化シリコン上に酸化シリコンを１５０ｎｍの厚さで形成する。なお、下地層１０２中にリン（Ｐ）や硼素（Ｂ）がドープされていても良い。
【００５６】
また、下地層１０２に、塩素、フッ素などのハロゲン元素を含ませることで、基板１０１からの不純物元素の拡散を防止する機能をさらに高めることができる。下地層１０２に含ませるハロゲン元素の濃度は、ＳＩＭＳ（二次イオン質量分析計）を用いた分析により得られる濃度ピークにおいて、１×１０１５／ｃｍ３以上１×１０２０／ｃｍ３以下とすればよい。
【００５７】
また、下地層１０２は、加熱により酸素放出される材料を用いてもよい。「加熱により酸素放出される」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
【００５８】
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。
【００５９】
ＴＤＳ分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、絶縁層のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の放出量を計算することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分値に対する原子の密度の割合である。
【００６０】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、及び絶縁層のＴＤＳ分析結果から、絶縁層の酸素分子の放出量（ＮＯ２）は、数式１で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全てが酸素分子由来と仮定する。質量数３２のものとしてＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【００６１】
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α （数式１）
【００６２】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁層をＴＤＳ分析したときのスペクトルの積分値である。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式１の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁層の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定した。
【００６３】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
【００６４】
なお、ＮＯ２は酸素分子の放出量である。絶縁層においては、酸素原子に換算したときの酸素の放出量は、酸素分子の放出量の２倍となる。
【００６５】
上記構成において、加熱により酸素放出される絶縁層は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数及び酸素原子数は、ラザフォード後方散乱法により測定した値である。
【００６６】
下地層から酸化物半導体に酸素が供給されることで、下地層及び酸化物半導体の界面準位を低減できる。この結果、トランジスタの動作などに起因して生じうる電荷などが、上述の下地層及び酸化物半導体の界面に捕獲されることを抑制することができ、電気特性の劣化の少ないトランジスタを得ることができる。
【００６７】
さらに、酸化物半導体の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体の酸素欠損は、一部がドナーとなりキャリアである電子を生じる。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。この傾向はバックチャネル側で生じる酸素欠損において顕著である。なお、本明細書におけるバックチャネルとは、酸化物半導体において下地層の界面近傍を指す。下地層から酸化物半導体に酸素が十分に放出されることにより、しきい値電圧がマイナス方向へシフトする要因である酸化物半導体の酸素欠損を補うことができる。
【００６８】
即ち、酸化物半導体に酸素欠損が生じると、下地層と酸化物半導体との界面における電荷の捕獲を抑制することが困難となるところ、下地層に、加熱により酸素放出される絶縁層を設けることで、酸化物半導体及び下地層の界面準位、ならびに酸化物半導体の酸素欠損を低減し、酸化物半導体及び下地層の界面における電荷捕獲の影響を小さくすることができる。
【００６９】
また、下地層１０２には、この後形成する酸化物半導体と同種の成分を含む絶縁材料を用いてもよい。下地層１０２を異なる層の積層とする場合には、酸化物半導体に接する層を酸化物半導体と同種の成分を含む絶縁材料とすればよい。このような材料は酸化物半導体との相性が良く、これを下地層１０２に用いることで、酸化物半導体との界面の状態を良好に保つことができるからである。ここで、「酸化物半導体と同種の成分」とは、酸化物半導体の構成元素から選択される一または複数の元素を意味する。例えば、酸化物半導体がＩｎ−Ｇａ−Ｚｎ系の酸化物半導体材料によって構成される場合、同種の成分を含む絶縁材料としては酸化ガリウムなどがある。
【００７０】
次に、下地層１０２上に酸化物半導体を形成する。なお、前処理として、酸化物半導体に水素、水酸基及び水分がなるべく含まれないようにするために、成膜装置の予備加熱室で基板１０１を予備加熱し、基板１０１や下地層１０２に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、下地層１０２の成膜前に、基板１０１にも同様に行ってもよい。
【００７１】
酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【００７２】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００７３】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００７４】
酸化物半導体層は、好ましくはＩｎを含有する酸化物半導体、さらに好ましくは、Ｉｎ、及びＧａを含有する酸化物半導体である。
【００７５】
ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでもよい。
【００７６】
また、酸化物半導体層は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｓｎ、Ｚｎ、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０）で表記される材料を用いてもよい。
【００７７】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００７８】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【００７９】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【００８０】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
【００８１】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【００８２】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【００８３】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。なお、Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【００８４】
結晶性を有する酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）が好ましい。ＣＡＡＣ−ＯＳは、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳは、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳに含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳには粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳは、粒界に起因する電子移動度の低下が抑制される。
【００８５】
ＣＡＡＣ−ＯＳに含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【００８６】
なお、ＣＡＡＣ−ＯＳにおいて、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳの形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳへ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００８７】
ＣＡＡＣ−ＯＳに含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳの形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳが形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００８８】
ＣＡＡＣ−ＯＳは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。なお、ＣＡＡＣ−ＯＳの一部は窒素で置換されてもよい。
【００８９】
ＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【００９０】
ＣＡＡＣ−ＯＳに含まれる結晶構造の一例について図１５乃至図１７を用いて詳細に説明する。なお、特に断りがない限り、図１５乃至図１７は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１５において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【００９１】
図１５（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１５（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１５（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１５（Ａ）に示す小グループは電荷が０である。
【００９２】
図１５（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１５（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１５（Ｂ）に示す構造をとりうる。図１５（Ｂ）に示す小グループは電荷が０である。
【００９３】
図１５（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１５（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１５（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１５（Ｃ）に示す小グループは電荷が０である。
【００９４】
図１５（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１５（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１５（Ｄ）に示す小グループは電荷が＋１となる。
【００９５】
図１５（Ｅ）に、２個のＺｎを含む小グループを示す。図１５（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１５（Ｅ）に示す小グループは電荷が−１となる。
【００９６】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【００９７】
ここで、これらの小グループ同士が結合する規則について説明する。図１５（Ａ）に示す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図１５（Ｂ）に示す５配位のＧａの上半分の１個のＯは、下方向に１個の近接Ｇａを有し、下半分の１個のＯは、上方向に１個の近接Ｇａを有する。図１５（Ｃ）に示す４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【００９８】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【００９９】
図１６（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の層構造を構成する中グループのモデル図を示す。図１６（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１６（Ｃ）は、図１６（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０１００】
図１６（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１６（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１６（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０１０１】
図１６（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１０２】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１５（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０１０３】
具体的には、図１６（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ系酸化物の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０１０４】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物、などを用いた場合も同様である。
【０１０５】
例えば、図１７（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループのモデル図を示す。
【０１０６】
図１７（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１０７】
図１７（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１７（Ｃ）は、図１７（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０１０８】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０１０９】
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループは、図１７（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０１１０】
具体的には、図１７（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ系酸化物の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ系酸化物の層構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表すことができる。
【０１１１】
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図１８（Ａ）に示す結晶構造を取りうる。なお、図１８（Ａ）に示す結晶構造において、図１５（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０１１２】
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図１８（Ｂ）に示す結晶構造を取りうる。なお、図１８（Ｂ）に示す結晶構造において、図１５（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０１１３】
本実施の形態では、まず、下地層１０２上に、スパッタリング法により１ｎｍ以上１０ｎｍ以下の第１の酸化物半導体を形成する。第１の酸化物半導体を形成する時の基板温度は２００℃以上４００℃以下とする。
【０１１４】
ここで、酸化物半導体を形成するスパッタリング装置について、以下に詳細を説明する。
【０１１５】
酸化物半導体を形成する成膜室は、リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることが好ましく、それによりスパッタリング法により成膜する際、膜中への不純物の混入を低減することができる。
【０１１６】
リークレートを低くするには、外部リークのみならず内部リークを低減する必要がある。外部リークとは、微小な穴やシール不良などによって真空系の外から気体が流入することである。内部リークとは、真空系内のバルブなどの仕切りからの漏れや内部の部材からの放出ガスに起因する。リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とするためには、外部リーク及び内部リークの両面から対策をとる必要がある。
【０１１７】
外部リークを減らすには、成膜室の開閉部分はメタルガスケットでシールするとよい。メタルガスケットは、フッ化鉄、酸化アルミニウム、または酸化クロムによって被覆された金属材料を用いると好ましい。メタルガスケットはＯリングと比べ密着性が高く、外部リークを低減できる。また、フッ化鉄、酸化アルミニウム、酸化クロムなどの不動態によって被覆された金属材料を用いることで、メタルガスケットから生じる水素を含む放出ガスが抑制され、内部リークも低減することができる。
【０１１８】
成膜室の内壁を構成する部材として、水素を含む放出ガスの少ないアルミニウム、クロム、チタン、ジルコニウム、ニッケルまたはバナジウムを用いる。また、前述の材料を鉄、クロム及びニッケルなどを含む合金材料に被覆して用いてもよい。鉄、クロム及びニッケルなどを含む合金材料は、剛性があり、熱に強く、また加工に適している。ここで、表面積を小さくするために部材の表面凹凸を研磨などによって低減しておくと、放出ガスを低減できる。あるいは、前述の成膜装置の部材をフッ化鉄、酸化アルミニウム、酸化クロムなどの不動態で被覆してもよい。
【０１１９】
さらに、スパッタガスを成膜室に導入する直前に、スパッタガスの精製機を設けることが好ましい。このとき、精製機から成膜室までの配管の長さを５ｍ以下、好ましくは１ｍ以下とする。配管の長さを５ｍ以下または１ｍ以下とすることで、配管からの放出ガスの影響を長さに応じて低減できる。
【０１２０】
成膜室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプ及びクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。また、成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。そこで、水の排気能力の高いクライオポンプ及び水素の排気能力の高いスパッタイオンポンプを組み合わせることが有効となる。また、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプ等の吸着型の真空ポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。
【０１２１】
成膜室の内側に存在する吸着物は、内壁に吸着しているために成膜室の圧力に影響しないが、成膜室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関はないが、排気能力の高いポンプを用いて、成膜室に存在する吸着物をできる限り脱離し、予め排気しておくことが重要である。なお、吸着物の脱離を促すために、成膜室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくすることができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性ガスを添加しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。
【０１２２】
スパッタリング法において、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
【０１２３】
酸化物半導体としてＩｎ−Ｇａ−Ｚｎ系酸化物材料をスパッタリング法で形成するためのＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットは、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比を有するターゲットを用いることができる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲット、またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲット、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝２：１：８［ｍｏｌ数比］の組成比を有するターゲットを用いることもできる。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットを用いることができる。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットを用いて酸化物半導体を形成することで、多結晶またはＣＡＡＣ−ＯＳが形成されやすくなる。
【０１２４】
また、酸化物半導体としてＩｎ−Ｓｎ−Ｚｎ系酸化物をスパッタリング法で形成する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ系酸化物ターゲットを用いる。前述の原子数比を有するＩｎ−Ｓｎ−Ｚｎ系酸化物ターゲットを用いて酸化物半導体を形成することで、多結晶またはＣＡＡＣ−ＯＳが形成されやすくなる。
【０１２５】
また、酸化物半導体を形成するための金属酸化物ターゲットの相対密度は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができる。
【０１２６】
なお、スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガス及び酸素の混合ガスを適宜用いる。また、スパッタリングガスには、水素、水、水酸基または水素化物などの不純物が除去された高純度ガスを用いることが好ましい。例えば、スパッタガスとしてアルゴンを用いる場合は、純度９Ｎ、露点−１２１℃、含有Ｈ２Ｏ量０．１ｐｐｂ以下、含有Ｈ２量０．５ｐｐｂ以下が好ましく、酸素を用いる場合は、純度８Ｎ、露点−１１２℃、含有Ｈ２Ｏ量１ｐｐｂ以下、含有Ｈ２量１ｐｐｂ以下が好ましい。
【０１２７】
また、成膜時の基板温度は１５０℃以上４５０℃以下、好ましくは２００℃以上３５０℃以下である。１５０℃以上４５０℃以下、好ましくは２００℃以上３５０℃以下に基板を加熱しながら成膜をすることによって、膜中への水分（水素を含む）などの混入を防ぐことができる。
【０１２８】
基板を加熱しながら成膜することにより、成膜した酸化物半導体に含まれる水素、水分、水素化物、または水酸化物などの不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを添加し、上記ターゲットを用いて、１ｎｍ以上１０ｎｍ以下、好ましくは２ｎｍ以上５ｎｍ以下の厚さで第１の酸化物半導体を成膜する。
【０１２９】
本実施の形態では、酸化物半導体用ターゲットとして、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度２５０℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚５ｎｍの第１の酸化物半導体を成膜する。
【０１３０】
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第１の加熱処理を行う。第１の加熱処理の温度は、４００℃以上７５０℃以下とする。第１の加熱処理によって、第１の酸化物半導体が結晶化され、第１の結晶性酸化物半導体となる。
【０１３１】
第１の加熱処理の温度にもよるが、第１の加熱処理によって、膜表面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、Ｃ軸配向した結晶が得られる。第１の加熱処理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形をなす亜鉛と酸素からなるグラフェンタイプの二次元結晶が最表面に１層または複数層形成され、これが膜厚方向に成長して重なり積層となる。加熱処理の温度を上げると表面から内部、そして内部から底部と結晶成長が進行する。
【０１３２】
第１の加熱処理によって、下地層１０２中の酸素を第１の結晶性酸化物半導体との界面またはその近傍（界面からプラスマイナス５ｎｍ）に拡散させて、第１の結晶性酸化物半導体の酸素欠損を低減する。従って、下地層１０２は、下地層１０２中（バルク中）、また、第１の結晶性酸化物半導体と下地層１０２の界面、のいずれかに少なくとも化学量論比を超える量の酸素が存在することが好ましい。
【０１３３】
次いで、第１の結晶性酸化物半導体上に１０ｎｍよりも厚い第２の酸化物半導体を形成する。第２の酸化物半導体の形成は、スパッタリング法を用い、その成膜時における基板温度は２００℃以上４００℃以下とする。成膜時における基板温度を２００℃以上４００℃以下とすることにより、第１の結晶性酸化物半導体の表面上に接して成膜する酸化物半導体にプリカーサの整列が起き、所謂、秩序性を持たせることができる。
【０１３４】
本実施の形態では、酸化物半導体用ターゲットとして、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度４００℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚２５ｎｍの第２の酸化物半導体を成膜する。
【０１３５】
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第２の加熱処理を行う。第２の加熱処理の温度は、４００℃以上７５０℃以下とする。第２の加熱処理によって、第２の結晶性酸化物半導体を形成する。第２の加熱処理は、窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気下で行うことにより、第２の結晶性酸化物半導体の高密度化及び欠陥数の減少を図る。第２の加熱処理によって、第１の結晶性酸化物半導体を核として膜厚方向、即ち底部から内部に結晶成長が進行して第２の結晶性酸化物半導体が形成される。このとき、第１の結晶性酸化物半導体と第２結晶性酸化物半導体が同一の元素から構成されることをホモ成長という。または、第１の結晶性酸化物半導体と第２の結晶性酸化物半導体とが、少なくとも一種以上異なる元素から構成されることをヘテロ成長という。
【０１３６】
このように、酸化物半導体の形成工程において、成膜室の圧力、成膜室のリークレートなどにおいて、不純物の混入を極力抑えることによって、酸化物半導体への水素及び水分などの不純物の混入を低減することができる。酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水となると共に、酸素が脱離した格子（あるいは酸素が脱離した部分）には欠陥が形成されてしまう。
【０１３７】
このため、酸化物半導体の形成工程において、不純物を極めて減らすことにより、酸化物半導体の欠陥を低減することが可能である。これらのことから、不純物をできるだけ除去し、高純度化させたＣＡＡＣ−ＯＳからなる酸化物半導体をチャネル領域に用いることにより、トランジスタに対する光照射やＢＴ試験前後でのしきい値電圧の変化量が少ないため、安定した電気的特性を有することができる。
【０１３８】
また、第２の加熱処理を行った後、温度を保持しつつ酸化性雰囲気に切り替えてさらに加熱処理を行うと好ましい。酸化性雰囲気での加熱処理により、酸化物半導体中の酸素欠陥を低減することができる。
【０１３９】
なお、酸化物半導体に用いることが可能な金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このように、バンドギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
【０１４０】
また、下地層１０２の形成から第２の加熱処理までの工程を、大気に触れることなく連続的に行うことが好ましい。下地層１０２の形成から第２の加熱処理までの工程は、水素及び水分をほとんど含まない雰囲気（不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など）下に制御することが好ましく、例えば、水分については露点−４０℃以下、好ましくは露点−５０℃以下の乾燥窒素雰囲気とする。
【０１４１】
次いで、第１の結晶性酸化物半導体と第２の結晶性酸化物半導体からなる酸化物半導体の積層を加工して、島状の酸化物半導体層１０３を形成する（図３（Ａ）参照）。
【０１４２】
酸化物半導体の加工は、所望の形状のマスクを酸化物半導体上に形成した後、当該酸化物半導体をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法や印刷法などの方法を用いてマスクを形成しても良い。
【０１４３】
なお、酸化物半導体のエッチングは、ドライエッチング法でもウェットエッチング法でもよい。もちろん、これらを組み合わせて用いてもよい。
【０１４４】
また、上記作製方法により、得られる第１の結晶性酸化物半導体及び第２の結晶性酸化物半導体は、Ｃ軸配向を有していることを特徴の一つとしている。ただし、第１の結晶性酸化物半導体及び第２の結晶性酸化物半導体は、単結晶構造ではなく、非晶質構造でもない構造であり、Ｃ軸配向を有した結晶性酸化物半導体（ＣＡＡＣ−ＯＳ）である。
【０１４５】
また、第１の結晶性酸化物半導体上に第２の結晶性酸化物半導体を形成する２層構造に限定されず、第２の結晶性酸化物半導体の形成後に第３の結晶性酸化物半導体を形成するための成膜と加熱処理のプロセスを繰り返し行って、３層以上の積層構造としてもよい。
【０１４６】
酸化物半導体層１０３のように、第１の結晶性酸化物半導体と第２の結晶性酸化物半導体の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の高いトランジスタを実現できる。
【０１４７】
次に、酸化物半導体層１０３上にゲート絶縁層１０４を形成する。ゲート絶縁層１０４は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化タンタル、または酸化ランタン、から選ばれた材料を、単層でまたは積層して形成することができる。
【０１４８】
また、ゲート絶縁層１０４として、ハフニウムシリケート（ＨｆＳｉＯｘ（ｘ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることで、実質的な（例えば、酸化シリコン換算の）ゲート絶縁膜の厚さを変えないまま、物理的なゲート絶縁膜を厚くすることにより、ゲートリークを低減できる。さらには、ｈｉｇｈ−ｋ材料と、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、及び酸化ガリウムのいずれか一以上との積層構造とすることができる。ゲート絶縁層１０４の厚さは、１ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ以上５０ｎｍ以下とするとよい。ゲート絶縁層１０４の厚さを５ｎｍ以上とすることで、ゲートリーク電流を低減することができる。
【０１４９】
ゲート絶縁層１０４は、スパッタリング法、ＣＶＤ法等により形成する。ゲート絶縁層１０４の形成は、スパッタリング法やプラズマＣＶＤ法などの他、μ波（例えば周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法などの成膜方法を適用することができる。また、ゲート絶縁層１０４は単層に限らず異なる層の積層でも良い。なお、ゲート絶縁層１０４は、酸化物半導体層１０３と接する部分が酸素を含む絶縁層であることが好ましく、特に好ましくは加熱により酸素を放出する酸化物絶縁層である。例えば、ゲート絶縁層１０４に酸化シリコンを用いることで、酸化物半導体層１０３に酸素を拡散させて、酸化物半導体層１０３中の酸素欠損を低減することができ、トランジスタの特性を良好にすることができる。
【０１５０】
本実施の形態に示す構造では、基板上に凹凸を生じさせる構造物が酸化物半導体層１０３のみであり、ゲート絶縁層１０４の段差乗り越え部がほとんどないため、ゲート絶縁層１０４を起因とするリーク電流を低減し、かつゲート絶縁層１０４の耐圧を高めることができる。そのため、ゲート絶縁層１０４を５ｎｍ近くまで薄膜化して用いてもトランジスタを動作させることができる。なお、ゲート絶縁層１０４を薄膜化することで、短チャネル効果を低減し、かつトランジスタの動作速度を高める効果を奏する。
【０１５１】
なお、ゲート絶縁層１０４を形成する前に、酸化物半導体層１０３の表面を、酸素、オゾン、一酸化二窒素等の酸化性ガスのプラズマに曝し、酸化物半導体層１０３の表面を酸化して酸素欠損を低減してもよい。本実施の形態では、ゲート絶縁層１０４として、酸化物半導体層１０３上に酸化シリコンを１００ｎｍの厚さで形成する。
【０１５２】
次に、ゲート絶縁層１０４上に、スパッタリング法、真空蒸着法、またはメッキ法を用いて導電層を形成し、該導電層上にマスクを形成し、該導電層を選択的にエッチングしてゲート電極１０５を形成する。導電層上に形成するマスクは印刷法、インクジェット法、フォトリソグラフィ法を適宜用いることができる。ゲート電極１０５は、ゲート絶縁層１０４に接するゲート電極１０５ａと、ゲート電極１０５ａ上に積層されたゲート電極１０５ｂにより形成される。
【０１５３】
ゲート電極１０５ａを形成する材料としては、窒素を含むインジウムガリウム亜鉛酸化物（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）や、窒素を含むインジウム錫酸化物（Ｉｎ−Ｓｎ−Ｏ）や、窒素を含むインジウムガリウム酸化物（Ｉｎ−Ｇａ−Ｏ）や、窒素を含むインジウム亜鉛酸化物（Ｉｎ−Ｚｎ−Ｏ）や、窒素を含む酸化錫（Ｓｎ−Ｏ）や、窒素を含むインジウム酸化物（Ｉｎ−Ｏ）や、金属窒化物（ＩｎＮ、ＺｎＮなど）を用いることが好ましい。
【０１５４】
これらの材料は５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、ゲート電極１０５ａをゲート電極１０５ｂとゲート絶縁層１０４の間に設け、また、ゲート電極１０５ａをゲート絶縁層１０４を介して酸化物半導体層１０３と重畳させることで、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。例えば、ゲート電極１０５ａに窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏを用いる場合、少なくとも酸化物半導体層１０３より高い窒素濃度、具体的には窒素濃度が７原子％以上のＩｎ−Ｇａ−Ｚｎ−Ｏを用いる。
【０１５５】
ゲート電極１０５ｂを形成する材料としては、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた金属元素、上述した金属元素を成分とする合金、上述した金属元素を組み合わせた合金、上述した金属元素の窒化物などを用いて形成することができる。また、マンガン（Ｍｎ）、マグネシウム（Ｍｇ）、ジルコニウム（Ｚｒ）、ベリリウム（Ｂｅ）のいずれか一または複数から選択された金属元素を用いてもよい。
【０１５６】
また、ゲート電極１０５ｂは、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウムを用いた単層構造、アルミニウム上にチタンを積層する二層構造、窒化チタン上にチタンを積層する二層構造、窒化チタン上にタングステンを積層する二層構造、窒化タンタル上にタングステンを積層する二層構造、Ｃｕ−Ｍｇ−Ａｌ合金上にＣｕを積層する二層構造、チタンと、そのチタン上にアルミニウムを積層し、さらにその上にチタンを形成する三層構造などがある。
【０１５７】
また、ゲート電極１０５ｂは、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
【０１５８】
本実施の形態では、ゲート電極１０５ａとして、窒素を含むインジウムガリウム亜鉛酸化物を用いる。また、ゲート電極１０５ｂとして、窒化チタン上にタングステンを積層する二層構造を用いる（図３（Ｂ）参照）。なお、形成されたゲート電極１０５の端部をテーパー形状とすると、後に形成される層の被覆性が向上するため好ましい。
【０１５９】
次に、自己整合プロセスによりソース領域１０３ａ及びドレイン領域１０３ｂを形成する。具体的には、ゲート電極１０５をマスクとして、イオンドーピング法またはイオンインプランテーション法によりドーパント１０６を酸化物半導体層１０３へ添加する。ドーパント１０６としては、窒素（Ｎ）や燐（Ｐ）などの第１５族（第５Ｂ族）元素のうち、一種類または複数種類の元素を用いることができる。
【０１６０】
また、酸化物半導体層１０３のゲート電極１０５と重畳する領域は、ゲート電極１０５がマスクとなりドーパント１０６が添加されず、チャネル形成領域１０３ｃとなる。
【０１６１】
ドーパント１０６が添加されたソース領域１０３ａ及びドレイン領域１０３ｂは、ｎ型の酸化物半導体となり、チャネル形成領域１０３ｃよりも抵抗率が低下する。このため、ソース領域１０３ａ及びドレイン領域１０３ｂの抵抗値が小さくなり、トランジスタ１００を高速動作させることが可能となる。加えて、自己整合プロセスを用いることにより、ソース領域１０３ａ及びドレイン領域１０３ｂと、ゲート電極１０５との重なりがほとんど生じず、寄生容量を低減することができるため、トランジスタ１００をさらに高速動作させることが可能となる。
【０１６２】
また、ゲート電極１０５をマスクとして、ソース領域及びドレイン領域となる酸化物半導体層１０３上のゲート絶縁層１０４を除去して酸化物半導体層１０３を露出させ、露出した酸化物半導体層１０３へドーパント１０６を添加し、ソース領域１０３ａ及びドレイン領域１０３ｂを形成してもよい。酸化物半導体層１０３上のゲート絶縁層１０４の除去は、酸化物半導体層１０３がエッチングされにくい条件で行う。
【０１６３】
露出した酸化物半導体層１０３へのドーパント１０６の添加は、イオンドーピング法またはイオンインプランテーション法以外にも、例えば、添加する元素を含むガス雰囲気にてプラズマを発生させ、酸化物半導体層１０３の露出した部分に対してプラズマ処理を行うことによって行うこともできる。この時、基板１０１にバイアスを印加すると好ましい。基板に印加するバイアスを大きくすることで、酸化物半導体層１０３のより深くまでドーパント１０６を添加することができる。上記プラズマを発生させる装置としては、ドライエッチング装置やプラズマＣＶＤ装置、高密度プラズマＣＶＤ装置などを用いることができる。
【０１６４】
しかしながら、プラズマ処理による添加は、酸化物半導体がエッチングされ、薄層化されてしまう恐れがある。このため、露出した酸化物半導体層１０３へのドーパント１０６の添加は、イオンドーピング法またはイオンインプランテーション法で行うことが好ましい。
【０１６５】
また、ソース領域１０３ａ及びドレイン領域１０３ｂとなる酸化物半導体層１０３上のゲート絶縁層１０４を除去する際、その部分の酸化物半導体も同時にエッチングされ、ソース領域１０３ａ及びドレイン領域１０３ｂが薄層化する恐れがある。その結果、ソース領域１０３ａ及びドレイン領域１０３ｂの抵抗が増加し、また、薄層化に伴うオーバーエッチによる不良品発生の確率も増加しやすい。
【０１６６】
この現象は、酸化物半導体層１０３とゲート絶縁層１０４の選択比が十分に大きくないドライエッチング法を採用する際に顕著になる。一般に、チャネル長が短いトランジスタを作製するには、加工精度の高いドライエッチング法を採用する必要があり、ソース領域及びドレイン領域の薄層化が生じやすい。
【０１６７】
もちろん、酸化物半導体層１０３が十分な厚さであれば問題とはならないのであるが、チャネル長を２００ｎｍ以下とする場合には、短チャネル効果を防止する上で、チャネルとなる部分の酸化物半導体層の厚さは２０ｎｍ以下、好ましくは１０ｎｍ以下であることが求められる。そのような薄い酸化物半導体層を扱う場合には、上記のような薄層化は好ましくない。
【０１６８】
このため、酸化物半導体層１０３へのドーパント１０６の添加をイオンドーピング法またはイオンインプランテーション法により行う場合は、酸化物半導体層１０３を露出させず、ゲート絶縁層１０４を残したまま行うことが好ましい。ドーパント１０６をゲート絶縁層１０４を通過して酸化物半導体層１０３へ添加することで、酸化物半導体層１０３への過剰なダメージを軽減することができる。また、酸化物半導体層１０３とゲート絶縁層１０４の界面も清浄に保たれるので、トランジスタの特性や信頼性が高まる。また、ドーパント１０６の添加深さ（添加領域）が制御し易くなり、酸化物半導体層１０３へドーパント１０６を精度よく添加することができる。
【０１６９】
本実施の形態では、ドーパント１０６として窒素（Ｎ）を用い、窒素をイオンインプランテーション法により、ゲート絶縁層１０４を通過させて酸化物半導体層１０３へ添加する。また、窒素の添加により形成されるソース領域１０３ａ及びドレイン領域１０３ｂ中の窒素濃度が、５×１０１９ａｔｏｍｓ／ｃｍ３以上、１×１０２２ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０２０ａｔｏｍｓ／ｃｍ３以上、７原子％未満となるようにする（図３（Ｃ）参照）。
【０１７０】
続いて、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、３００℃以上６００℃以下の温度で熱処理を行う。本実施の形態では、加熱処理装置の一つである電気炉を用いて、窒素雰囲気下で４５０℃１時間の熱処理を行う。
【０１７１】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性ガスが用いられる。
【０１７２】
例えば、熱処理として、高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよい。
【０１７３】
熱処理を、窒素または希ガスなどの不活性ガス、超乾燥エアのガス雰囲気下で行なう場合は、これらの雰囲気に水、水素などが含まれないことが好ましい。また、加熱処理装置に添加する窒素、酸素、または希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１７４】
上記熱処理を行うことで、ソース領域１０３ａ及びドレイン領域１０３ｂにウルツ鉱型の結晶構造を与えることができる。また、低濃度領域１０３ｄ及び低濃度領域１０３ｅにウルツ鉱型の結晶構造を与えることも可能である。なお、上記熱処理は、ドーパント１０６添加後であれば、いつ行ってもよい。
【０１７５】
また、イオンドーピング法またはイオンインプランテーション法等によりドーパント１０６を添加する際に、基板を加熱しながら行うことで、後の熱処理を行わずにウルツ鉱型の結晶構造を与えることもできる。
【０１７６】
次に、酸化物半導体層１０３及びゲート電極１０５を覆って、スパッタリング法、ＣＶＤ法等により、絶縁層１０７及び絶縁層１０８を形成する。絶縁層１０７及び絶縁層１０８は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、窒化シリコン、酸化シリコン、窒化酸化シリコンまたは酸化窒化シリコンから選ばれた材料を用いて形成することができる。
【０１７７】
絶縁層１０７及び絶縁層１０８の膜厚は、５０ｎｍ以上、好ましくは２００ｎｍ以上５００ｎｍ以下とする。本実施の形態では、絶縁層１０７として、膜厚３００ｎｍの酸化シリコンを形成し、絶縁層１０８として、膜厚１００ｎｍの酸化アルミニウムを形成する。
【０１７８】
絶縁層１０８は、外部からの不純物等の侵入を防ぐため、窒化シリコンまたは酸化アルミニウムを用いて形成することが好ましい。本実施の形態では、絶縁層１０８として、膜厚１００ｎｍの酸化アルミニウムを形成する（図３（Ｄ）参照）。また、絶縁層１０７と絶縁層１０８は、どちらか一方または両方を省略してもよい。
【０１７９】
絶縁層１０８の形成後、必要であれば、水素及び水分をほとんど含まない雰囲気下（窒素雰囲気、酸素雰囲気、乾燥空気雰囲気（例えば、水分については露点−４０℃以下、好ましくは露点−６０℃以下）など）で熱処理（温度範囲１５０℃以上６５０℃以下、好ましくは２００℃以上５００℃以下）を行ってもよい。
【０１８０】
次に、絶縁層１０８上にマスクを形成し、該マスクを用いて、ゲート絶縁層１０４、絶縁層１０７、絶縁層１０８の一部を選択的にエッチングして、ソース領域１０３ａ及びドレイン領域１０３ｂの一部を露出させ、コンタクトホール１０９を形成する（図４（Ａ）参照）。
【０１８１】
次に、絶縁層１０８上に導電層を形成し、該導電層上にマスクを形成し、該導電層を選択的にエッチングしてソース電極１１０ａ及びドレイン電極１１０ｂを形成する（図４（Ｂ）参照）。ソース電極１１０ａ及びドレイン電極１１０ｂを形成するための導電層は、ゲート電極１０５ｂと同様の材料を適用することができる。
【０１８２】
本実施の形態では、ソース電極１１０ａ及びドレイン電極１１０ｂを形成するための導電層として、Ｃｕ−Ｍｇ−Ａｌ合金上にＣｕを積層した導電層を用いる。絶縁層１０８と接してＣｕ−Ｍｇ−Ａｌ合金材料を設けることで、導電層の密着性を向上させることができる。
【０１８３】
なお、トランジスタ１００のチャネル長は、図１（Ｂ）において、ソース領域１０３ａとドレイン領域１０３ｂに挟まれた、チャネル形成領域１０３ｃの長さに相当する。また、トランジスタ１００のチャネル長は、ゲート電極１０５の幅とほぼ等しくなる。
【０１８４】
以上の工程により、トランジスタを微細化し、チャネル長を縮小した際にも電気特性が良好で、かつ信頼性の高い酸化物半導体を用いたトランジスタ１００を作製することができる。
【０１８５】
トランジスタ１４０は、酸化物半導体層１０３中に低濃度領域１０３ｄ及び低濃度領域１０３ｅを有している。トランジスタ１４０は、トランジスタ１００の作製工程にサイドウォール１１１の作製工程を追加し、酸化物半導体層１０３へのドーパント１０６の添加を２回に分けて行うことで作製することができる。
【０１８６】
低濃度領域１０３ｄ及び低濃度領域１０３ｅは、ゲート電極１０５をマスクとして用いる自己整合プロセスにより形成することができる。具体的には、ゲート電極１０５形成後、ゲート電極１０５をマスクとして、トランジスタ１００と同様の方法によりドーパント１０６を酸化物半導体層１０３へ添加する（第１のドープ工程ともいう）。第１のドープ工程で酸化物半導体層１０３へ添加するドーパント１０６としては、トランジスタ１００で用いるドーパント１０６と同様の元素を用いることができる。第１のドープ工程では、酸化物半導体層１０３中のドーパント１０６の濃度が５×１０１８ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３未満となるように添加する。
【０１８７】
次に、ゲート電極１０５の側面にサイドウォール１１１を形成する。サイドウォール１１１は、既知の方法により作製することができる。
【０１８８】
次に、ゲート電極１０５及びサイドウォール１１１をマスクとして、ドーパント１０６を酸化物半導体層１０３へ添加する（第２のドープ工程ともいう）。第２のドープ工程で酸化物半導体層１０３へ添加するドーパント１０６としては、トランジスタ１００で用いるドーパント１０６と同様の元素を用いることができる。第２のドープ工程では、酸化物半導体層１０３中のドーパント１０６の濃度が５×１０１９ａｔｏｍｓ／ｃｍ３以上、１×１０２２ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０２０ａｔｏｍｓ／ｃｍ３以上、７原子％未満となるようにする。
【０１８９】
このようにして、トランジスタ１４０にソース領域１０３ａ、ドレイン領域１０３ｂ、低濃度領域１０３ｄ、及び低濃度領域１０３ｅを形成することができる。低濃度領域１０３ｄ、及び低濃度領域１０３ｅは、ソース領域１０３ａ、及びドレイン領域１０３ｂよりもドーパント濃度が低く、抵抗率が高い。
【０１９０】
低濃度領域１０３ｄ及び低濃度領域１０３ｅを設けることにより、トランジスタ特性の劣化や、短チャネル効果によるしきい値電圧のマイナスシフトを軽減することができ、より信頼性の高いトランジスタを作製することができる。
【０１９１】
なお、トランジスタ１４０のチャネル長は、図２（Ｂ）において、低濃度領域１０３ｄと低濃度領域１０３ｅに挟まれた、チャネル形成領域１０３ｃの長さに相当する。また、トランジスタ１４０のチャネル長は、ゲート電極１０５の幅とほぼ等しくなる。
【０１９２】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１９３】
（実施の形態２）
本実施の形態では、実施の形態１で開示したトランジスタとは異なる構成を有するトランジスタの例について説明する。
【０１９４】
図５（Ａ）は、トランジスタ１５０の構成を説明する上面図であり、図５（Ｂ）は、図５（Ａ）にＣ１−Ｃ２の鎖線で示した部位の積層構造を説明する断面図である。なお、図５（Ａ）において、基板及び絶縁層の記載は省略している。
【０１９５】
図５（Ｂ）に示すトランジスタ１５０は、実施の形態１で開示したトランジスタ１００と比較して、ソース電極１１０ａ及びドレイン電極１１０ｂの積層位置が異なっている。トランジスタ１５０は、下地層１０２上にソース電極１１０ａ及びドレイン電極１１０ｂが形成され、下地層１０２、ソース電極１１０ａ及びドレイン電極１１０ｂ上に酸化物半導体層１０３が形成されている。
【０１９６】
トランジスタ１５０では、ソース電極１１０ａ及びドレイン電極１１０ｂが、コンタクトホール１０９を介さず酸化物半導体層１０３のソース領域１０３ａ及びドレイン領域１０３ｂと接続する構成であるため、接続面積を増やしやすく、接触抵抗の低減が容易である。
【０１９７】
なお、トランジスタ１５０のチャネル長は、図５（Ｂ）において、ソース領域１０３ａとドレイン領域１０３ｂに挟まれた、チャネル形成領域１０３ｃの長さに相当する。また、トランジスタ１５０のチャネル長は、ゲート電極１０５の幅とほぼ等しくなる。
【０１９８】
図６に示すトランジスタ１６０は、トランジスタ１５０の構成に加えて、ゲート電極１０５の側面にサイドウォール１１１を有し、酸化物半導体層１０３のサイドウォール１１１と重畳する領域に、低濃度領域１０３ｄ及び低濃度領域１０３ｅを有している。低濃度領域１０３ｄはチャネル形成領域１０３ｃとソース領域１０３ａの間に形成され、低濃度領域１０３ｅはチャネル形成領域１０３ｃとドレイン領域１０３ｂの間に形成されている。図６（Ａ）は、トランジスタ１６０の構成を説明する上面図であり、図６（Ｂ）は、図６（Ａ）にＤ１−Ｄ２の鎖線で示した部位の積層構造を説明する断面図である。
【０１９９】
酸化物半導体層１０３中に低濃度領域１０３ｄまたは低濃度領域１０３ｅを設けることで、チャネル形成領域１０３ｃと、ソース領域１０３ａまたはドレイン領域１０３ｂの間に生じる電界を緩和し、トランジスタ特性の劣化を軽減することができる。特に、チャネル形成領域１０３ｃとドレイン領域１０３ｂに生じる電界の緩和は、トランジスタ特性の劣化軽減に有効である。また、低濃度領域１０３ｄまたは低濃度領域１０３ｅを設けることにより、トランジスタの微細化に伴う短チャネル効果を抑制することができる。
【０２００】
なお、トランジスタ１６０のチャネル長は、図６（Ｂ）において、低濃度領域１０３ｄと低濃度領域１０３ｅに挟まれた、チャネル形成領域１０３ｃの長さに相当する。また、トランジスタ１６０のチャネル長は、ゲート電極１０５の幅とほぼ等しくなる。
【０２０１】
図７（Ａ）に示すトランジスタ１７０は、ボトムゲート構造のトランジスタの一形態である。
【０２０２】
図７（Ａ）は、トランジスタ１７０の断面構造を示している。トランジスタ１７０は、基板１０１上にゲート電極１０５が形成され、ゲート電極１０５上にゲート絶縁層１０４が形成されている。ゲート電極１０５は、ゲート電極１０５ｂ上にゲート電極１０５ａが積層された構成を有している。基板１０１とゲート電極１０５の間に、実施の形態１で説明した下地層を設けても良い。
【０２０３】
また、ゲート絶縁層１０４上に酸化物半導体層１０３が形成され、酸化物半導体層１０３上にチャネル保護層１１２、ソース電極１１０ａ、及びドレイン電極１１０ｂが形成されている。酸化物半導体層１０３は、チャネル保護層１１２と重畳するチャネル形成領域１０３ｃと、ソース電極１１０ａと電気的に接続するソース領域１０３ａと、ドレイン電極１１０ｂと電気的に接続するドレイン領域１０３ｂを有している。
【０２０４】
チャネル保護層１１２は、ゲート絶縁層１０４と同様の材料及び方法を用いて形成することができる。チャネル保護層１１２の厚さは、１０ｎｍ以上５００ｎｍ以下、より好ましくは１００ｎｍ以上３００ｎｍ以下とするとよい。
【０２０５】
ソース領域１０３ａ及びドレイン領域１０３ｂは、チャネル保護層１１２をマスクとして用い、トランジスタ１００と同様に形成することができる。
【０２０６】
また、チャネル保護層１１２、ソース電極１１０ａ、及びドレイン電極１１０ｂ上に、絶縁層１０８が形成されている。絶縁層１０８は、複数の絶縁層の積層としてもよい。
【０２０７】
なお、トランジスタ１７０のチャネル長は、図７（Ａ）において、ソース領域１０３ａとドレイン領域１０３ｂに挟まれた、チャネル形成領域１０３ｃの長さに相当する。また、トランジスタ１７０のチャネル長は、チャネル保護層１１２の幅とほぼ等しくなる。
【０２０８】
図７（Ｂ）は、トランジスタ１８０の断面構造を示している。トランジスタ１８０は、トランジスタ１００にバックゲート電極１１５と絶縁層１１３を設けた構造を有している。トランジスタ１８０は、下地層１０２上にバックゲート電極１１５が形成され、バックゲート電極１１５上に絶縁層１１３が形成されている。また、トランジスタ１８０の酸化物半導体層１０３は、絶縁層１１３を介して、バックゲート電極１１５と重畳して形成されている。
【０２０９】
バックゲート電極１１５は、ゲート電極１０５とバックゲート電極１１５で酸化物半導体層１０３のチャネル形成領域１０３ｃを挟むように配置する。バックゲート電極１１５は導電層で形成され、ゲート電極１０５と同様に機能させることができる。また、バックゲート電極１１５の電位を変化させることで、トランジスタのしきい値電圧を変化させることができる。
【０２１０】
バックゲート電極１１５は、ゲート電極１０５ｂと同様の材料及び方法で形成することができる。また、バックゲート電極１１５と絶縁層１１３の間に、ゲート電極１０５ａと同様の層を設けてもよい。
【０２１１】
絶縁層１１３は、ゲート絶縁層１０４と同様の材料及び方法で形成することができる。また、下地層１０２を形成せず、絶縁層１１３で下地層１０２を兼ねる構成とすることもできる。
【０２１２】
なお、トランジスタ１８０のチャネル長は、図７（Ｂ）において、ソース領域１０３ａとドレイン領域１０３ｂに挟まれた、チャネル形成領域１０３ｃの長さに相当する。また、トランジスタ１８０のチャネル長は、ゲート電極１０５の幅とほぼ等しくなる。
【０２１３】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０２１４】
（実施の形態３）
本実施の形態では、ＣＡＡＣ−ＯＳからなる酸化物半導体膜の形成方法について、実施の形態１で開示した以外の方法について、以下に説明する。
【０２１５】
まず、下地層１０２上に、厚さ１ｎｍ以上５０ｎｍ以下の酸化物半導体膜を形成する。
【０２１６】
成膜時の基板温度は１５０℃以上４５０℃以下、好ましくは２００℃以上３５０℃以下である。１５０℃以上４５０℃以下、好ましくは２００℃以上３５０℃以下に基板を加熱しながら成膜をすることによって、膜中への水分（水素を含む）などの混入を防ぐことができる。また、結晶性を含む酸化物半導体膜であるＣＡＡＣ−ＯＳを形成することができる。
【０２１７】
さらに、酸化物半導体形成後に、基板１０１に加熱処理を施して、酸化物半導体からより水素を放出させると共に、下地層１０２に含まれる酸素の一部を、酸化物半導体と、下地層１０２における酸化物半導体の界面近傍に拡散させることが好ましい。また、該加熱処理を行うことによって、より結晶性の高いＣＡＡＣ−ＯＳを有する酸化物半導体を形成することができる。
【０２１８】
該加熱処理の温度は、酸化物半導体から水素を放出させると共に、下地層１０２に含まれる酸素の一部を放出させ、さらには酸化物半導体に拡散させる温度が好ましく、代表的には、２００℃以上基板１０１の歪み点未満、好ましくは２５０℃以上４５０℃以下とする。酸化物半導体に酸素を拡散させることにより、酸化物半導体中の酸素欠損を低減することができる。
【０２１９】
また該加熱処理は、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＲＴＡを用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため、非晶質領域に対して結晶領域の割合の多い酸化物半導体を形成するための時間を短縮することができる。
【０２２０】
加熱処理は、不活性ガス雰囲気で行うことができ、代表的には、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素雰囲気で行うことが好ましい。また、酸素雰囲気及び減圧雰囲気で行ってもよい。処理時間は３分〜２４時間とする。処理時間を長くするほど非晶質領域に対して結晶領域の割合の多い酸化物半導体を形成することができるが、２４時間を超える熱処理は生産性の低下を招くため好ましくない。
【０２２１】
以上の方法で、ＣＡＡＣ−ＯＳからなる酸化物半導体を形成することができる。
【０２２２】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０２２３】
（実施の形態４）
本実施の形態では、実施の形態１及び実施の形態２に示した酸化物半導体を用いたトランジスタの電気特性への影響について、バンド図を用いて説明する。
【０２２４】
図８は、図１に示すトランジスタ１００と同等の積層構造を有するトランジスタの断面図である。図９は、図８に示すＸ１−Ｘ２断面におけるエネルギーバンド図（模式図）を示す。さらに、図９（Ｂ）はソースとドレインの間の電圧を等電位（ＶＤ＝０Ｖ）とした場合を示している。図８は、第１の酸化物半導体領域（ＯＳ１とする）及び一対の第２の酸化物半導体領域（ＯＳ２とする）からなる酸化物半導体層と、ソース電極及びドレイン電極（ｍｅｔａｌとする）により形成されるトランジスタである。
【０２２５】
図８におけるトランジスタのチャネル形成領域は、ＯＳ１により形成されており、ＯＳ１は、膜中から水分（水素を含む）などの不純物をできるだけ除去、脱離させて高純度化し、さらに膜中の酸素欠損を低減することにより真性（ｉ型）としたもの、又は限りなく真性に近づけた酸化物半導体により形成されている。そうすることにより、フェルミ準位（Ｅｆ）は真性フェルミ準位（Ｅｉ）と同じレベルにすることができる。
【０２２６】
また、図８におけるトランジスタのソース領域及びドレイン領域は、一対のＯＳ２により形成されており、ＯＳ２は、上記ＯＳ１と同様に、膜中から水分（水素を含む）などの不純物をできるだけ除去、脱離させて高純度化し、さらに膜中の酸素欠損を低減することにより真性（ｉ型）としたもの、又は限りなく真性に近づけた酸化物半導体とし、その後、窒素、リン、又は砒素などの第１５族元素のうち、少なくともいずれか一つから選択された元素を添加することによって形成される。それにより、ＯＳ２は、ＯＳ１と比べてキャリア密度が高くなり、フェルミ準位の位置が伝導帯の近くになる。
【０２２７】
図９（Ａ）は、真空準位（Ｅｖａｃとする）、第１の酸化物半導体領域（ＯＳ１とする）、第２の酸化物半導体領域（ＯＳ２とする）、及びソース電極及びドレイン電極（ｍｅｔａｌとする）のバンド構造の関係である。ここで、ＩＰはイオン化ポテンシャル、Ｅａは電子親和力、Ｅｇはエネルギーギャップ、Ｗｆは仕事関数を示す。また、Ｅｃは伝導帯の下端、Ｅｖは価電子帯の上端、Ｅｆはフェルミ準位を示す。なお、各符号の末尾に示す記号は、１がＯＳ１を、２がＯＳ２を、ｍがｍｅｔａｌをそれぞれ示す。ここでｍｅｔａｌとしてＷｆ＿ｍが４．１ｅＶ（チタンなど）を想定している。
【０２２８】
ＯＳ１はｉ型または実質的にｉ型化された酸化物半導体であり、極めてキャリア密度が低いためＥｆ＿１はＥｃ及びＥｖの概ね中央にあるとする。また、ＯＳ２はキャリア密度の高いｎ型の酸化物半導体であり、Ｅｃ＿２とＥｆ＿２が概ね一致する。
【０２２９】
ＯＳ１に示す酸化物半導体は、エネルギーギャップ（Ｅｇ）が３．１５ｅＶ、電子親和力（Ｅａ）は４．３ｅＶと言われている。ＯＳ２に示す酸化物半導体は、ドーパントの添加量によって、エネルギーギャップ（Ｅｇ）を３．１５よりも小さくすることができる。またその際、イオン化ポテンシャルはほとんど変化が無いため、結果として電子親和力及び仕事関数が大きくなる。図９は、ＯＳ１よりもＯＳ２のＥｇが小さくなった場合について示す（つまりＥｇ＿１＞Ｅｇ＿２となる。）。
【０２３０】
図９（Ｂ）に示すように、チャネル形成領域であるＯＳ１と、ソース領域及びドレイン領域であるＯＳ２が接触すると、フェルミ準位が一致するようにキャリアの移動が起こり、ＯＳ１のバンド端が曲がる。さらに、ＯＳ２と、ソース電極及びドレイン電極であるｍｅｔａｌが接触した場合も、フェルミ準位が一致するようにキャリアの移動が起こり、ＯＳ２のバンド端が曲がる。
【０２３１】
このように、チャネル形成領域となるＯＳ１とソース電極及びドレイン電極となるｍｅｔａｌとの間に、ｎ型の酸化物半導体であるＯＳ２が形成されることにより、酸化物半導体と金属とのコンタクトをオーミックにすることができ、またコンタクト抵抗を低減させることができる。その結果としてトランジスタのオン電流を増加させることができる。また、ＯＳ１のバンド端の曲がりを小さくすることができるため、トランジスタの短チャネル効果を抑制できる。
【０２３２】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０２３３】
（実施の形態５）
図１０（Ａ）に半導体装置を構成する記憶素子（以下、メモリセルとも記す）の回路図の一例を示す。メモリセルは、酸化物半導体以外の材料をチャネル形成領域に用いたトランジスタ１１６０と酸化物半導体をチャネル形成領域に用いたトランジスタ１１６２によって構成される。
【０２３４】
酸化物半導体をチャネル形成領域に用いたトランジスタ１１６２は、実施の形態１に従って作製することができる。
【０２３５】
図１０（Ａ）に示すように、トランジスタ１１６０のゲート電極と、トランジスタ１１６２のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、第１の配線（１ｓｔ Ｌｉｎｅ：ソース線とも呼ぶ）とトランジスタ１１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ：ビット線とも呼ぶ）とトランジスタ１１６０のドレイン電極とは、電気的に接続されている。そして、第３の配線（３ｒｄ Ｌｉｎｅ：第１信号線とも呼ぶ）とトランジスタ１１６２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ：第２信号線とも呼ぶ）と、トランジスタ１１６２のゲート電極とは、電気的に接続されている。
【０２３６】
酸化物半導体以外の材料、例えば単結晶シリコンをチャネル形成領域に用いたトランジスタ１１６０は十分な高速動作が可能なため、トランジスタ１１６０を用いることにより、記憶内容の読み出しなどを高速に行うことが可能である。また、酸化物半導体をチャネル形成領域に用いたトランジスタ１１６２は、トランジスタ１１６０に比べてオフ電流が小さいという特徴を有している。このため、トランジスタ１１６２をオフ状態とすることで、トランジスタ１１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。
【０２３７】
ゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０２３８】
はじめに、情報の書き込み及び保持について説明する。まず、第４の配線の電位を、トランジスタ１１６２がオン状態となる電位として、トランジスタ１１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１１６０のゲート電極に与えられる（書き込み）。その後、第４の配線の電位を、トランジスタ１１６２がオフ状態となる電位として、トランジスタ１１６２をオフ状態とすることにより、トランジスタ１１６０のゲート電極の電位が保持される（保持）。
【０２３９】
トランジスタ１１６２のオフ電流はトランジスタ１１６０に比べて小さいから、トランジスタ１１６０のゲート電極の電位は長時間にわたって保持される。例えば、トランジスタ１１６０のゲート電極の電位がトランジスタ１１６０をオン状態とする電位であれば、トランジスタ１１６０のオン状態が長時間にわたって保持されることになる。また、トランジスタ１１６０のゲート電極の電位がトランジスタ１１６０をオフ状態とする電位であれば、トランジスタ１１６０のオフ状態が長時間にわたって保持される。
【０２４０】
次に、情報の読み出しについて説明する。上述のように、トランジスタ１１６０のオン状態またはオフ状態が保持された状態において、第１の配線に所定の電位（低電位）が与えられると、トランジスタ１１６０のオン状態またはオフ状態に応じて、第２の配線の電位は異なる値をとる。例えば、トランジスタ１１６０がオン状態の場合には、第１の配線の電位に対して、第２の配線の電位が低下することになる。また、トランジスタ１１６０がオフ状態の場合には、第２の配線の電位は変化しない。
【０２４１】
このように、情報が保持された状態において、第２の配線の電位と、所定の電位とを比較することで、情報を読み出すことができる。
【０２４２】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込み及び保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１１６２がオン状態となる電位として、トランジスタ１１６２をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１１６０のゲート電極に与えられる。その後、第４の配線の電位を、トランジスタ１１６２がオフ状態となる電位として、トランジスタ１１６２をオフ状態とすることにより、新たな情報が保持された状態となる。
【０２４３】
このように、開示する発明に係るメモリセルは、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、メモリセルを有する半導体装置の高速動作が実現される。
【０２４４】
また、図１０（Ａ）を発展させたメモリセルの回路図の一例を図１０（Ｂ）に示す。
【０２４５】
図１０（Ｂ）に示すメモリセル１１００は、第１の配線ＳＬ（ソース線）と、第２の配線ＢＬ（ビット線）と、第３の配線Ｓ１（第１信号線）と、第４の配線Ｓ２（第２信号線）と、第５の配線ＷＬ（ワード線）と、トランジスタ１１６４（第１のトランジスタ）と、トランジスタ１１６１（第２のトランジスタ）と、トランジスタ１１６３（第３のトランジスタ）と、から構成されている。トランジスタ１１６４及びトランジスタ１１６３は、酸化物半導体以外の材料をチャネル形成領域に用いており、トランジスタ１１６１は酸化物半導体をチャネル形成領域に用いている。
【０２４６】
ここで、トランジスタ１１６４のゲート電極と、トランジスタ１１６１のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、第１の配線ＳＬと、トランジスタ１１６４のソース電極とは、電気的に接続され、トランジスタ１１６４のドレイン電極と、トランジスタ１１６３のソース電極とは、電気的に接続されている。そして、第２の配線ＢＬと、トランジスタ１１６３のドレイン電極とは、電気的に接続され、第３の配線Ｓ１と、トランジスタ１１６１のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線Ｓ２と、トランジスタ１１６１のゲート電極とは、電気的に接続され、第５の配線ＷＬと、トランジスタ１１６３のゲート電極とは電気的に接続されている。
【０２４７】
次に、回路の動作について具体的に説明する。
【０２４８】
メモリセル１１００への書込みを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを０Ｖ、第２の配線ＢＬを０Ｖ、第４の配線Ｓ２を２Ｖとする。データ”１”を書き込む場合には第３の配線Ｓ１を２Ｖ、データ”０”を書き込む場合には第３の配線Ｓ１を０Ｖとする。このとき、トランジスタ１１６３はオフ状態、トランジスタ１１６１はオン状態となる。なお、書き込み終了にあたっては、第３の配線Ｓ１の電位が変化する前に、第４の配線Ｓ２を０Ｖとして、トランジスタ１１６１をオフ状態にする。
【０２４９】
その結果、データ”１”書込み後にはトランジスタ１１６４のゲート電極に接続されるノード（以下、ノードＡ）の電位が約２Ｖ、データ”０”書込み後にはノードＡの電位が約０Ｖとなる。ノードＡには、第３の配線Ｓ１の電位に応じた電荷が蓄積されるが、トランジスタ１１６１のオフ電流は、単結晶シリコンをチャネル形成領域に用いたトランジスタと比べて小さく、トランジスタ１１６４のゲート電極の電位は長時間にわたって保持される。
【０２５０】
次に、メモリセルの読み出しを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを２Ｖ、第４の配線Ｓ２を０Ｖ、第３の配線Ｓ１を０Ｖとし、第２の配線ＢＬに接続されている読出し回路を動作状態とする。このとき、トランジスタ１１６３はオン状態、トランジスタ１１６１はオフ状態となる。
【０２５１】
データ”０”、つまりノードＡが約０Ｖの状態であればトランジスタ１１６４はオフ状態であるから、第２の配線ＢＬと第１の配線ＳＬ間の抵抗は高い状態となる。一方、データ”１”、つまりノードＡが約２Ｖの状態であればトランジスタ１１６４がオン状態であるから、第２の配線ＢＬと第１の配線ＳＬ間の抵抗は低い状態となる。読出し回路は、メモリセルの抵抗状態の違いから、データ”０”，”１”を読み出すことができる。なお、書込み時の第２の配線ＢＬは０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。読み出し時の第３の配線Ｓ１は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。
【０２５２】
なお、データ”１”とデータ”０”は便宜上の定義であって、逆であっても構わない。また、上述した動作電圧は一例である。動作電圧は、データ”０”の場合にトランジスタ１１６４がオフ状態となり、データ”１”の場合にトランジスタ１１６４がオン状態となるように、また、書込み時にトランジスタ１１６１がオン状態、書込み時以外ではオフ状態となるように、また、読み出し時にトランジスタ１１６３がオン状態となるように選べばよい。特に２Ｖの代わりに、周辺の論理回路の電源電位ＶＤＤを用いてもよい。
【０２５３】
本実施の形態では理解の簡単のため、最小記憶単位（１ビット）のメモリセルについて説明したが、メモリセルの構成はこれに限られるものではない。複数のメモリセルを適当に接続して、より高度な半導体装置を構成することもできる。例えば、上記メモリセルを複数用いて、ＮＡＮＤ型やＮＯＲ型の半導体装置を構成することが可能である。配線の構成も図１０（Ａ）や図１０（Ｂ）に限定されず、適宜変更することができる。
【０２５４】
図１１に、ｍ×ｎビットの記憶容量を有する本発明の一態様に係る半導体装置のブロック回路図を示す。
【０２５５】
図１１に示す半導体装置は、ｍ本の第５の配線及び第４の配線と、ｎ本の第２の配線及び第３の配線と、複数のメモリセル１１００（１、１）〜１１００（ｍ、ｎ）が縦ｍ個（行）×横ｎ個（列）（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルアレイ１１１０と、第２の配線及び第３の配線駆動回路１１１１や、第４の配線及び第５の配線駆動回路１１１３や、読出し回路１１１２といった周辺回路によって構成されている。他の周辺回路として、リフレッシュ回路等が設けられてもよい。
【０２５６】
各メモリセルの代表として、メモリセル１１００（ｉ、ｊ）を考える。ここで、メモリセル１１００（ｉ、ｊ）（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、第２の配線ＢＬ（ｊ）、第３の配線Ｓ１（ｊ）、第５の配線ＷＬ（ｉ）及び第４の配線Ｓ２（ｉ）、及び第１の配線にそれぞれ接続されている。第１の配線には第１の配線電位Ｖｓが与えられている。また、第２の配線ＢＬ（１）〜ＢＬ（ｎ）及び第３の配線Ｓ１（１）〜Ｓ１（ｎ）は第２の配線及び第３の配線駆動回路１１１１及び読出し回路１１１２に、第５の配線ＷＬ（１）〜ＷＬ（ｍ）及び第４の配線Ｓ２（１）〜Ｓ２（ｍ）は第４の配線及び第５の配線駆動回路１１１３にそれぞれ接続されている。
【０２５７】
図１１に示した半導体装置の動作について説明する。本構成では、行ごとの書込み及び読出しを行う。
【０２５８】
第ｉ行のメモリセル１１００（ｉ、１）〜１１００（ｉ、ｎ）に書込みを行う場合は、第１の配線電位Ｖｓを０Ｖ、第５の配線ＷＬ（ｉ）を０Ｖ、第２の配線ＢＬ（１）〜ＢＬ（ｎ）を０Ｖ、第４の配線Ｓ２（ｉ）を２Ｖとする。このときトランジスタ１１６１は、オン状態となる。第３の配線Ｓ１（１）〜Ｓ１（ｎ）は、データ”１”を書き込む列は２Ｖ、データ”０”を書き込む列は０Ｖとする。なお、書き込み終了にあたっては、第３の配線Ｓ１（１）〜Ｓ１（ｎ）の電位が変化する前に、第４の配線Ｓ２（ｉ）を０Ｖとして、トランジスタ１１６１をオフ状態にする。また、非選択の第５の配線ＷＬは０Ｖ、非選択の第４の配線Ｓ２は０Ｖとする。
【０２５９】
その結果、データ”１”の書込みを行ったメモリセルのトランジスタ１１６４のゲート電極に接続されるノード（以下、ノードＡ）の電位は約２Ｖ、データ”０”の書込みを行ったメモリセルのノードＡの電位は約０Ｖとなる。また、非選択メモリセルのノードＡの電位は変わらない。
【０２６０】
第ｉ行のメモリセル１１００（ｉ、１）〜１１００（ｉ、ｎ）の読み出しを行う場合は、第１の配線電位Ｖｓを０Ｖ、第５の配線ＷＬ（ｉ）を２Ｖ、第４の配線Ｓ２（ｉ）を０Ｖ、第３の配線Ｓ１（１）〜Ｓ１（ｎ）を０Ｖとし、第２の配線ＢＬ（１）〜ＢＬ（ｎ）に接続されている読出し回路を動作状態とする。読出し回路では、例えば、メモリセルの抵抗状態の違いから、データ”０”，”１”を読み出すことができる。なお、非選択の第５の配線ＷＬは０Ｖ、非選択の第４の配線Ｓ２は０Ｖとする。なお、書込み時の第２の配線ＢＬは０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。読出し時の第３の配線Ｓ１は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。
【０２６１】
なお、データ”１”とデータ”０”は便宜上の定義であって、逆であっても構わない。また、上述した動作電圧は一例である。動作電圧は、データ”０”の場合にトランジスタ１１６４がオフ状態となり、データ”１”の場合にトランジスタ１１６４がオン状態となるように、また、書込み時にトランジスタ１１６１がオン状態、書込み時以外ではオフ状態となるように、また、読み出し時にトランジスタ１１６３がオン状態となるように選べばよい。特に２Ｖの代わりに、周辺の論理回路の電源電位ＶＤＤを用いてもよい。
【０２６２】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０２６３】
（実施の形態６）
本実施の形態では、容量素子を有するメモリセルの回路図の一例を示す。図１２（Ａ）に示すメモリセル１１７０は、第１の配線ＳＬ、第２の配線ＢＬ、第３の配線Ｓ１、第４の配線Ｓ２と、第５の配線ＷＬと、トランジスタ１１７１（第１のトランジスタ）と、トランジスタ１１７２（第２のトランジスタ）と、容量素子１１７３とから構成されている。トランジスタ１１７１は、酸化物半導体以外の材料をチャネル形成領域に用いており、トランジスタ１１７２はチャネル形成領域に酸化物半導体を用いている。
【０２６４】
ここで、トランジスタ１１７１のゲート電極と、トランジスタ１１７２のソース電極またはドレイン電極の一方と、容量素子１１７３の一方の電極とは、電気的に接続されている。また、第１の配線ＳＬと、トランジスタ１１７１のソース電極とは、電気的に接続され、第２の配線ＢＬと、トランジスタ１１７１のドレイン電極とは、電気的に接続され、第３の配線Ｓ１と、トランジスタ１１７２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線Ｓ２と、トランジスタ１１７２のゲート電極とは、電気的に接続され、第５の配線ＷＬと、容量素子１１７３の他方の電極とは、電気的に接続されている。
【０２６５】
次に、回路の動作について具体的に説明する。
【０２６６】
メモリセル１１７０への書込みを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを０Ｖ、第２の配線ＢＬを０Ｖ、第４の配線Ｓ２を２Ｖとする。データ”１”を書き込む場合には第３の配線Ｓ１を２Ｖ、データ”０”を書き込む場合には第３の配線Ｓ１を０Ｖとする。このとき、トランジスタ１１７２はオン状態となる。なお、書き込み終了にあたっては、第３の配線Ｓ１の電位が変化する前に、第４の配線Ｓ２を０Ｖとして、トランジスタ１１７２をオフ状態にする。
【０２６７】
その結果、データ”１”の書込み後にはトランジスタ１１７１のゲート電極に接続されるノード（以下、ノードＡ）の電位が約２Ｖ、データ”０”の書込み後にはノードＡの電位が約０Ｖとなる。
【０２６８】
メモリセル１１７０の読み出しを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを２Ｖ、第４の配線Ｓ２を０Ｖ、第３の配線Ｓ１を０Ｖとし、第２の配線ＢＬに接続されている読出し回路を動作状態とする。このとき、トランジスタ１１７２は、オフ状態となる。
【０２６９】
第５の配線ＷＬを２Ｖとした場合のトランジスタ１１７１の状態について説明する。トランジスタ１１７１の状態を決めるノードＡの電位は、第５の配線ＷＬとノードＡ間の容量Ｃ１と、トランジスタ１１７１のゲート電極と、ソース電極及びドレイン電極間の容量Ｃ２に依存する。
【０２７０】
なお、読出し時の第３の配線Ｓ１は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。データ”１”とデータ”０”は便宜上の定義であって、逆であっても構わない。
【０２７１】
書き込み時の第３の配線Ｓ１の電位は、書込み後にトランジスタ１１７２がオフ状態となり、また、第５の配線電位が０Ｖの場合にトランジスタ１１７１がオフ状態である範囲で、データ”０”、”１”の電位をそれぞれ選べばよい。読出し時の第５の配線電位は、データ”０”の場合にトランジスタ１１７１がオフ状態となり、データ”１”の場合にトランジスタ１１７１がオン状態となるように選べばよい。また、トランジスタ１１７１のしきい値電圧も、一例である。上述したトランジスタ１１７１の状態を変えない範囲であれば、どのようなしきい値でも構わない。
【０２７２】
また、第１のゲート電極、及び第２のゲート電極を有する選択トランジスタと、容量素子を有するメモリセルを用いるＮＯＲ型の半導体記憶装置の例について図１２（Ｂ）を用いて説明する。
【０２７３】
図１２（Ｂ）に示す本発明の一態様に係る半導体装置は、Ｉ行（Ｉは２以上の自然数）Ｊ列（Ｊは自然数）にマトリクス状に配列された複数のメモリセルを備えたメモリセルアレイを具備する。
【０２７４】
図１２（Ｂ）に示すメモリセルアレイは、ｉ行（ｉは３以上の自然数）ｊ列（ｊは３以上の自然数）にマトリクス状に配列された複数のメモリセル１１８０と、ｉ本のワード線ＷＬ（ワード線ＷＬ＿１乃至ワード線ＷＬ＿ｉ）と、ｉ本の容量線ＣＬ（容量線ＣＬ＿１乃至容量線ＣＬ＿ｉ）と、ｉ本のゲート線ＢＧＬ（ゲート線ＢＧＬ＿１乃至ゲート線ＢＧＬ＿ｉ）と、ｊ本のビット線ＢＬ（ビット線ＢＬ＿１乃至ビット線ＢＬ＿ｊ）と、ソース線ＳＬと、を具備する。
【０２７５】
さらに、複数のメモリセル１１８０のそれぞれ（メモリセル１１８０（Ｍ，Ｎ）（ただし、Ｍは１以上ｉ以下の自然数、Ｎは１以上ｊ以下の自然数）ともいう）は、トランジスタ１１８１（Ｍ，Ｎ）と、容量素子１１８３（Ｍ，Ｎ）と、トランジスタ１１８２（Ｍ，Ｎ）と、を備える。
【０２７６】
なお、半導体記憶装置において、容量素子は、第１の容量電極、第２の容量電極、並びに第１の容量電極及び第２の容量電極に重畳する誘電体層により構成される。容量素子は、第１の容量電極及び第２の容量電極の間に印加される電圧に応じて電荷が蓄積される。
【０２７７】
トランジスタ１１８１（Ｍ，Ｎ）は、Ｎチャネル型トランジスタであり、ソース電極、ドレイン電極、第１のゲート電極、及び第２のゲート電極を有する。なお、本実施の形態の半導体記憶装置において、必ずしもトランジスタ１１８１をＮチャネル型トランジスタにしなくてもよい。
【０２７８】
トランジスタ１１８１（Ｍ，Ｎ）のソース電極及びドレイン電極の一方は、ビット線ＢＬ＿Ｎに接続され、トランジスタ１１８１（Ｍ，Ｎ）の第１のゲート電極は、ワード線ＷＬ＿Ｍに接続され、トランジスタ１１８１（Ｍ，Ｎ）の第２のゲート電極は、ゲート線ＢＧＬ＿Ｍに接続される。トランジスタ１１８１（Ｍ，Ｎ）のソース電極及びドレイン電極の一方がビット線ＢＬ＿Ｎに接続される構成にすることにより、メモリセル毎に選択的にデータを読み出すことができる。
【０２７９】
トランジスタ１１８１（Ｍ，Ｎ）は、メモリセル１１８０（Ｍ，Ｎ）において選択トランジスタとしての機能を有する。
【０２８０】
トランジスタ１１８１（Ｍ，Ｎ）としては、酸化物半導体をチャネル形成領域に用いたトランジスタを用いることができる。
【０２８１】
トランジスタ１１８２（Ｍ，Ｎ）は、Ｐチャネル型トランジスタである。なお、本実施の形態の半導体記憶装置において、必ずしもトランジスタ１１８２をＰチャネル型トランジスタにしなくてもよい。
【０２８２】
トランジスタ１１８２（Ｍ，Ｎ）のソース電極及びドレイン電極の一方は、ソース線ＳＬに接続され、トランジスタ１１８２（Ｍ，Ｎ）のソース電極及びドレイン電極の他方は、ビット線ＢＬ＿Ｎに接続され、トランジスタ１１８２（Ｍ，Ｎ）のゲート電極は、トランジスタ１１８１（Ｍ，Ｎ）のソース電極及びドレイン電極の他方に接続される。
【０２８３】
トランジスタ１１８２（Ｍ，Ｎ）は、メモリセル１１８０（Ｍ，Ｎ）において、出力トランジスタとしての機能を有する。トランジスタ１１８２（Ｍ，Ｎ）としては、例えば単結晶シリコンをチャネル形成領域に用いるトランジスタを用いることができる。
【０２８４】
容量素子１１８３（Ｍ，Ｎ）の第１の容量電極は、容量線ＣＬ＿Ｍに接続され、容量素子１１８３（Ｍ，Ｎ）の第２の容量電極は、トランジスタ１１８１（Ｍ，Ｎ）のソース電極及びドレイン電極の他方に接続される。なお、容量素子１１８３（Ｍ，Ｎ）は、保持容量としての機能を有する。
【０２８５】
ワード線ＷＬ＿１乃至ワード線ＷＬ＿ｉのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。
【０２８６】
ビット線ＢＬ＿１乃至ビット線ＢＬ＿ｊのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。
【０２８７】
容量線ＣＬ＿１乃至容量線ＣＬ＿ｉのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。
【０２８８】
ゲート線ＢＧＬ＿１乃至ゲート線ＢＧＬ＿ｉのそれぞれの電圧は、例えばゲート線駆動回路を用いて制御される。
【０２８９】
ゲート線駆動回路は、例えばダイオード及び第１の容量電極がダイオードのアノード及びゲート線ＢＧＬに電気的に接続される容量素子を備える回路により構成される。
【０２９０】
トランジスタ１１８１の第２のゲート電極の電圧を調整することにより、トランジスタ１１８１の閾値電圧を調整することができる。従って、選択トランジスタとして機能するトランジスタ１１８１の閾値電圧を調整し、オフ状態におけるトランジスタ１１８１のソース電極及びドレイン電極の間に流れる電流を極力小さくすることができる。よって、記憶回路におけるデータの保持期間を長くすることができる。また、データの書き込み及び読み出しに必要な電圧を従来の半導体装置より低くすることができるため、消費電力を低減することができる。
【０２９１】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０２９２】
（実施の形態７）
本実施の形態では、先の実施の形態に示すトランジスタを用いた半導体装置の例について、図１３を参照して説明する。
【０２９３】
図１３（Ａ）には、いわゆるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図１３（Ａ）に示すメモリセルアレイ１１２０は、複数のメモリセル１１３０がマトリクス状に配列された構成を有している。また、メモリセルアレイ１１２０は、ｍ本の第１の配線、及びｎ本の第２の配線を有する。なお、本実施の形態においては、第１の配線をビット線ＢＬと呼び、第２の配線をワード線ＷＬと呼ぶ。
【０２９４】
メモリセル１１３０は、トランジスタ１１３１と、容量素子１１３２と、から構成されている。トランジスタ１１３１のゲート電極は、第１の配線（ワード線ＷＬ）と接続されている。また、トランジスタ１１３１のソース電極またはドレイン電極の一方は、第２の配線（ビット線ＢＬ）と接続されており、トランジスタ１１３１のソース電極またはドレイン電極の他方は、容量素子の電極の一方と接続されている。また、容量素子の電極の他方は容量線ＣＬと接続され、一定の電位が与えられている。トランジスタ１１３１には、先の実施の形態に示すトランジスタが適用される。
【０２９５】
先の実施の形態において示した酸化物半導体をチャネル形成領域に用いるトランジスタは、単結晶シリコンをチャネル形成領域に用いたトランジスタに比べてオフ電流が小さいという特徴を有する。このため、いわゆるＤＲＡＭとして認識されている図１３（Ａ）に示す半導体装置に当該トランジスタを適用する場合、実質的な不揮発性メモリを得ることが可能である。
【０２９６】
図１３（Ｂ）には、いわゆるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図１３（Ｂ）に示すメモリセルアレイ１１４０は、複数のメモリセル１１５０がマトリクス状に配列された構成とすることができる。また、メモリセルアレイ１１４０は、第１の配線（ワード線ＷＬ）、第２の配線（ビット線ＢＬ）及び第３の配線（反転ビット線／ＢＬ）をそれぞれ複数本有する。
【０２９７】
メモリセル１１５０は、第１のトランジスタ１１５１、第２のトランジスタ１１５２、第３のトランジスタ１１５３、第４のトランジスタ１１５４、第５のトランジスタ１１５５、及び第６のトランジスタ１１５６を有している。第１のトランジスタ１１５１と第２のトランジスタ１１５２は、選択トランジスタとして機能する。また、第３のトランジスタ１１５３と第４のトランジスタ１１５４のうち、一方はｎチャネル型トランジスタ（ここでは、第４のトランジスタ１１５４）であり、他方はｐチャネル型トランジスタ（ここでは、第３のトランジスタ１１５３）である。つまり、第３のトランジスタ１１５３と第４のトランジスタ１１５４によってＣＭＯＳ回路が構成されている。同様に、第５のトランジスタ１１５５と第６のトランジスタ１１５６によってＣＭＯＳ回路が構成されている。
【０２９８】
第１のトランジスタ１１５１、第２のトランジスタ１１５２、第４のトランジスタ１１５４、第６のトランジスタ１１５６は、ｎチャネル型のトランジスタであり、先の実施の形態において示したトランジスタを適用することができる。第３のトランジスタ１１５３と第５のトランジスタ１１５５は、ｐチャネル型のトランジスタであり、酸化物半導体以外の材料（例えば、単結晶シリコンなど）をチャネル形成領域に用いる。
【０２９９】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０３００】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０３０１】
（実施の形態８）
酸化物半導体をチャネル形成領域に用いたトランジスタを少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
【０３０２】
図１４（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１４（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けても良い。勿論、図１４（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０３０３】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０３０４】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０３０５】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０３０６】
図１４（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６の記憶素子には、実施の形態５に記載されている記憶素子を用いることができる。
【０３０７】
図１４（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有する記憶素子において、位相反転素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選択されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
【０３０８】
電源停止に関しては、図１４（Ｂ）または図１４（Ｃ）に示すように、記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１４（Ｂ）及び図１４（Ｃ）の回路の説明を行う。
【０３０９】
図１４（Ｂ）及び図１４（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に、酸化物半導体をチャネル形成領域に用いたトランジスタを含む記憶回路の構成の一例を示す。
【０３１０】
図１４（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、各記憶素子１１４２には、実施の形態５に記載されている記憶素子を用いることができる。記憶素子群１１４３が有する各記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有する各記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
【０３１１】
図１４（Ｂ）では、スイッチング素子１１４１として、酸化物半導体をチャネル形成領域に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチングが制御される。
【０３１２】
なお、図１４（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していても良い。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。
【０３１３】
また、図１４（Ｂ）では、スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていても良い。
【０３１４】
また、図１４（Ｃ）には、記憶素子群１１４３が有する各記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
【０３１５】
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
【０３１６】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
【０３１７】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【符号の説明】
【０３１８】
１００ トランジスタ
１０１ 基板
１０２ 下地層
１０３ 酸化物半導体層
１０４ ゲート絶縁層
１０５ ゲート電極
１０６ ドーパント
１０７ 絶縁層
１０８ 絶縁層
１０９ コンタクトホール
１１１ サイドウォール
１１２ チャネル保護層
１１３ 絶縁層
１１５ バックゲート電極
１４０ トランジスタ
１５０ トランジスタ
１６０ トランジスタ
１７０ トランジスタ
１８０ トランジスタ
１１００ メモリセル
１１１０ メモリセルアレイ
１１１１ 配線駆動回路
１１１２ 回路
１１１３ 配線駆動回路
１１２０ メモリセルアレイ
１１３０ メモリセル
１１３１ トランジスタ
１１３２ 容量素子
１１４０ メモリセルアレイ
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１５０ メモリセル
１１５１ トランジスタ
１１５２ トランジスタ
１１５３ トランジスタ
１１５４ トランジスタ
１１５５ トランジスタ
１１５６ トランジスタ
１１６０ トランジスタ
１１６１ トランジスタ
１１６２ トランジスタ
１１６３ トランジスタ
１１６４ トランジスタ
１１７０ メモリセル
１１７１ トランジスタ
１１７２ トランジスタ
１１７３ 容量素子
１１８０ メモリセル
１１８１ トランジスタ
１１８２ トランジスタ
１１８３ 容量素子
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１０３ａ ソース領域
１０３ｂ ドレイン領域
１０３ｃ チャネル形成領域
１０３ｄ 低濃度領域
１０３ｅ 低濃度領域
１０５ａ ゲート電極
１０５ｂ ゲート電極
１１０ａ ソース電極
１１０ｂ ドレイン電極
【特許請求の範囲】
【請求項１】
結晶性を有する酸化物半導体層と、ゲート絶縁層と、ゲート電極を有し、
前記酸化物半導体層は、第１の酸化物半導体領域と、一対の第２の酸化物半導体領域を有し、
前記一対の第２の酸化物半導体領域は、前記第１の酸化物半導体領域を挟んで形成され、
前記第１の酸化物半導体領域は、前記ゲート絶縁層を介して前記ゲート電極と重畳していることを特徴とする半導体装置。
【請求項２】
結晶性を有する酸化物半導体層と、ゲート絶縁層と、ゲート電極を有し、
前記酸化物半導体層は、第１の酸化物半導体領域と、一対の第２の酸化物半導体領域と、一対の第３の酸化物半導体領域を有し、
前記一対の第３の酸化物半導体領域は、前記第１の酸化物半導体領域を挟んで形成され、
前記一対の第２の酸化物半導体領域は、前記一対の第３の酸化物半導体領域を挟んで形成され、
前記第１の酸化物半導体領域は、前記ゲート絶縁層を介して前記ゲート電極と重畳していることを特徴とする半導体装置。
【請求項３】
請求項２において、
前記一対の第３の酸化物半導体領域は、第１５族元素のうち少なくとも一種類の元素を含むことを特徴とする半導体装置。
【請求項４】
請求項３において、
前記一対の第３の酸化物半導体領域に含まれる前記元素の濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３未満であることを特徴とする半導体装置。
【請求項５】
請求項３または請求項４において、
前記一対の第３の酸化物半導体領域に含まれる前記元素は、窒素であることを特徴とする半導体装置。
【請求項６】
請求項２乃至請求項５のいずれか一項において、
前記一対の第３の酸化物半導体領域は、
ウルツ鉱型の結晶構造を有することを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記一対の第２の酸化物半導体領域は、第１５族元素のうち少なくとも一種類の元素を含むことを特徴とする半導体装置。
【請求項８】
請求項７において、
前記一対の第２の酸化物半導体領域に含まれる前記元素の濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以上、１×１０２２ａｔｏｍｓ／ｃｍ３以下であることを特徴とする半導体装置。
【請求項９】
請求項７または請求項８において、
前記一対の第３の酸化物半導体領域に含まれる前記元素は、窒素であることを特徴とする半導体装置。
【請求項１０】
請求項１乃至請求項９のいずれか一項において、
前記一対の第２の酸化物半導体領域は、
ウルツ鉱型の結晶構造を有することを特徴とする半導体装置。
【請求項１１】
請求項１乃至請求項１０のいずれか一項において、
前記酸化物半導体層は、亜鉛、インジウム、またはガリウムを含むことを特徴とする半導体装置。
【請求項１２】
請求項１乃至請求項１１のいずれか一項において、
前記酸化物半導体層は、非単結晶半導体であることを特徴とする半導体装置。
【請求項１３】
結晶性を有する酸化物半導体層を形成し、
前記酸化物半導体層上にゲート絶縁層を形成し、
前記ゲート絶縁層上にゲート電極を形成し、
前記ゲート電極をマスクとして、前記酸化物半導体層に第１５族元素のうち少なくとも一種類の元素を添加し、
熱処理により前記酸化物半導体層の前記元素が添加された領域に、ウルツ鉱型の結晶構造を付与することを特徴とする半導体装置の作製方法。
【請求項１４】
請求項１３において、
前記元素は窒素であることを特徴とする半導体装置の作製方法。
【請求項１５】
結晶性を有する酸化物半導体層を形成し、
前記酸化物半導体層上にゲート絶縁層を形成し、
前記ゲート絶縁層上にゲート電極を形成し、
第１のドープ工程により、前記ゲート電極をマスクとして前記酸化物半導体層に第１５族元素のうち少なくとも一種類の元素を添加し、
前記ゲート電極の側面にサイドウォールを形成し、
第２のドープ工程により、前記ゲート電極と前記サイドウォールをマスクとして前記酸化物半導体層に第１５族元素のうち少なくとも一種類の元素を添加し、
熱処理により、前記第１のドープ工程及び前記第２のドープ工程により前記酸化物半導体層の前記元素が添加された領域に、ウルツ鉱型の結晶構造を付与することを特徴とする半導体装置の作製方法。
【請求項１６】
請求項１５において、
前記第１のドープ工程により、前記酸化物半導体層に添加される前記元素は窒素であることを特徴とする半導体装置の作製方法。
【請求項１７】
請求項１５または請求項１６において、
前記第２のドープ工程により、前記酸化物半導体層に添加される前記元素は窒素であることを特徴とする半導体装置の作製方法。
【請求項１８】
請求項１５乃至請求項１７のいずれか一項において、
前記第１のドープ工程で前記酸化物半導体層に添加される前記元素の濃度は、
前記第２のドープ工程で前記酸化物半導体層に添加される前記元素の濃度よりも低いことを特徴とする半導体装置の作製方法。
【請求項１９】
請求項１３乃至請求項１８において、
前記酸化物半導体層は、亜鉛、インジウム、またはガリウムを含むことを特徴とする半導体装置の作製方法。
【請求項２０】
請求項１３乃至請求項１９のいずれか一項において、
前記酸化物半導体層は、非単結晶半導体であることを特徴とする半導体装置の作製方法。
【請求項１】
結晶性を有する酸化物半導体層と、ゲート絶縁層と、ゲート電極を有し、
前記酸化物半導体層は、第１の酸化物半導体領域と、一対の第２の酸化物半導体領域を有し、
前記一対の第２の酸化物半導体領域は、前記第１の酸化物半導体領域を挟んで形成され、
前記第１の酸化物半導体領域は、前記ゲート絶縁層を介して前記ゲート電極と重畳していることを特徴とする半導体装置。
【請求項２】
結晶性を有する酸化物半導体層と、ゲート絶縁層と、ゲート電極を有し、
前記酸化物半導体層は、第１の酸化物半導体領域と、一対の第２の酸化物半導体領域と、一対の第３の酸化物半導体領域を有し、
前記一対の第３の酸化物半導体領域は、前記第１の酸化物半導体領域を挟んで形成され、
前記一対の第２の酸化物半導体領域は、前記一対の第３の酸化物半導体領域を挟んで形成され、
前記第１の酸化物半導体領域は、前記ゲート絶縁層を介して前記ゲート電極と重畳していることを特徴とする半導体装置。
【請求項３】
請求項２において、
前記一対の第３の酸化物半導体領域は、第１５族元素のうち少なくとも一種類の元素を含むことを特徴とする半導体装置。
【請求項４】
請求項３において、
前記一対の第３の酸化物半導体領域に含まれる前記元素の濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３未満であることを特徴とする半導体装置。
【請求項５】
請求項３または請求項４において、
前記一対の第３の酸化物半導体領域に含まれる前記元素は、窒素であることを特徴とする半導体装置。
【請求項６】
請求項２乃至請求項５のいずれか一項において、
前記一対の第３の酸化物半導体領域は、
ウルツ鉱型の結晶構造を有することを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記一対の第２の酸化物半導体領域は、第１５族元素のうち少なくとも一種類の元素を含むことを特徴とする半導体装置。
【請求項８】
請求項７において、
前記一対の第２の酸化物半導体領域に含まれる前記元素の濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以上、１×１０２２ａｔｏｍｓ／ｃｍ３以下であることを特徴とする半導体装置。
【請求項９】
請求項７または請求項８において、
前記一対の第３の酸化物半導体領域に含まれる前記元素は、窒素であることを特徴とする半導体装置。
【請求項１０】
請求項１乃至請求項９のいずれか一項において、
前記一対の第２の酸化物半導体領域は、
ウルツ鉱型の結晶構造を有することを特徴とする半導体装置。
【請求項１１】
請求項１乃至請求項１０のいずれか一項において、
前記酸化物半導体層は、亜鉛、インジウム、またはガリウムを含むことを特徴とする半導体装置。
【請求項１２】
請求項１乃至請求項１１のいずれか一項において、
前記酸化物半導体層は、非単結晶半導体であることを特徴とする半導体装置。
【請求項１３】
結晶性を有する酸化物半導体層を形成し、
前記酸化物半導体層上にゲート絶縁層を形成し、
前記ゲート絶縁層上にゲート電極を形成し、
前記ゲート電極をマスクとして、前記酸化物半導体層に第１５族元素のうち少なくとも一種類の元素を添加し、
熱処理により前記酸化物半導体層の前記元素が添加された領域に、ウルツ鉱型の結晶構造を付与することを特徴とする半導体装置の作製方法。
【請求項１４】
請求項１３において、
前記元素は窒素であることを特徴とする半導体装置の作製方法。
【請求項１５】
結晶性を有する酸化物半導体層を形成し、
前記酸化物半導体層上にゲート絶縁層を形成し、
前記ゲート絶縁層上にゲート電極を形成し、
第１のドープ工程により、前記ゲート電極をマスクとして前記酸化物半導体層に第１５族元素のうち少なくとも一種類の元素を添加し、
前記ゲート電極の側面にサイドウォールを形成し、
第２のドープ工程により、前記ゲート電極と前記サイドウォールをマスクとして前記酸化物半導体層に第１５族元素のうち少なくとも一種類の元素を添加し、
熱処理により、前記第１のドープ工程及び前記第２のドープ工程により前記酸化物半導体層の前記元素が添加された領域に、ウルツ鉱型の結晶構造を付与することを特徴とする半導体装置の作製方法。
【請求項１６】
請求項１５において、
前記第１のドープ工程により、前記酸化物半導体層に添加される前記元素は窒素であることを特徴とする半導体装置の作製方法。
【請求項１７】
請求項１５または請求項１６において、
前記第２のドープ工程により、前記酸化物半導体層に添加される前記元素は窒素であることを特徴とする半導体装置の作製方法。
【請求項１８】
請求項１５乃至請求項１７のいずれか一項において、
前記第１のドープ工程で前記酸化物半導体層に添加される前記元素の濃度は、
前記第２のドープ工程で前記酸化物半導体層に添加される前記元素の濃度よりも低いことを特徴とする半導体装置の作製方法。
【請求項１９】
請求項１３乃至請求項１８において、
前記酸化物半導体層は、亜鉛、インジウム、またはガリウムを含むことを特徴とする半導体装置の作製方法。
【請求項２０】
請求項１３乃至請求項１９のいずれか一項において、
前記酸化物半導体層は、非単結晶半導体であることを特徴とする半導体装置の作製方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１２−１５１４６１（Ｐ２０１２−１５１４６１Ａ）
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願番号】特願２０１１−２８１５５４（Ｐ２０１１−２８１５５４）
【出願日】平成２３年１２月２２日（２０１１．１２．２２）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願日】平成２３年１２月２２日（２０１１．１２．２２）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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