半導体装置及びその製造方法
【課題】ゲート幅が互いに異なる第１，第２のＭＩＳトランジスタを備えた半導体装置において、第１，第２のＭＩＳトランジスタの閾値電圧を、所望の閾値電圧に制御する。
【解決手段】半導体装置は、第１，第２のＭＩＳトランジスタを備えた半導体装置である。第１のＭＩＳトランジスタは、第１の高誘電率絶縁膜１５ａを有する第１のゲート絶縁膜１５Ａと、第１のゲート電極２０Ａとを備えている。第２のＭＩＳトランジスタは、第２の高誘電率絶縁膜１５ｂを有する第２のゲート絶縁膜１５Ｂと、第２のゲート電極２０Ｂとを備えている。第１，第２のゲート絶縁膜は、調整用金属を含む。第１のＭＩＳトランジスタの第１のゲート幅Ｗ１は、第２のＭＩＳトランジスタの第２のゲート幅Ｗ２よりも小さい。第１のゲート絶縁膜中における調整用金属の平均調整用金属濃度は、第２のゲート絶縁膜中における調整用金属の平均調整用金属濃度に比べて低い。
【解決手段】半導体装置は、第１，第２のＭＩＳトランジスタを備えた半導体装置である。第１のＭＩＳトランジスタは、第１の高誘電率絶縁膜１５ａを有する第１のゲート絶縁膜１５Ａと、第１のゲート電極２０Ａとを備えている。第２のＭＩＳトランジスタは、第２の高誘電率絶縁膜１５ｂを有する第２のゲート絶縁膜１５Ｂと、第２のゲート電極２０Ｂとを備えている。第１，第２のゲート絶縁膜は、調整用金属を含む。第１のＭＩＳトランジスタの第１のゲート幅Ｗ１は、第２のＭＩＳトランジスタの第２のゲート幅Ｗ２よりも小さい。第１のゲート絶縁膜中における調整用金属の平均調整用金属濃度は、第２のゲート絶縁膜中における調整用金属の平均調整用金属濃度に比べて低い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ゲート幅が互いに異なり、且つ、調整用金属を含むゲート絶縁膜を有するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＬＳＩの微細化のために、ゲート絶縁膜の薄膜化が要求されている。このため、近年、ゲート絶縁膜として、例えばハフニウム（Ｈｆ）系酸化膜等の高誘電率絶縁膜を適用することが検討されている。これにより、ゲート絶縁膜の物理的な膜厚を厚くしてリーク電流を抑制しつつ、ゲート絶縁膜の電気的な膜厚を薄くすることができる。
【０００３】
しかしながら、ゲート絶縁膜として高誘電率絶縁膜を用い、ゲート電極として従来のポリシリコン膜を用いた場合、フェルミレベルピニングと呼ばれる現象により、ＭＩＳＦＥＴ（以下、ＭＩＳトランジスタという）の閾値電圧が高くなるという短所がある。また、この場合、ゲート電極の空乏化と呼ばれる現象により、ゲート容量が小さくなり、ゲート電極下に高い電界を印加することができず、ＭＩＳトランジスタの駆動能力が低下するという短所もある。
【０００４】
そこで、ゲート電極として、従来のポリシリコン膜に代わって、金属膜を用いる技術が提案されている。ゲート絶縁膜として高誘電率絶縁膜を用い、ゲート電極として金属膜を用いた場合、ｎ型ＭＩＳトランジスタの閾値電圧とｐ型ＭＩＳトランジスタの閾値電圧とを、それぞれ、互いに独立して制御する必要がある。
【０００５】
そこで、ｎ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタの実効仕事関数を、バンドエッジ側へシフトさせて、ｎ型ＭＯＳトランジスタの閾値電圧を低くする為に、ゲート絶縁膜として、例えばランタン（Ｌａ）を含むＨｆ系酸化膜を用いる技術が提案されている（例えば特許文献１参照）。ゲート絶縁膜として、Ｌａを含むＨｆ系酸化膜を用いることにより、ｎ型ＭＯＳトランジスタの実効仕事関数を、バンドエッジ側へシフトさせることができるのは、次のような理由による。Ｈｆ系酸化膜にＬａを含ませると、フラットバンド電圧がマイナス側へシフトするため、ｎ型ＭＯＳトランジスタの実効仕事関数をバンドエッジ側へシフトさせることができる。
【０００６】
以下、従来の半導体装置の構成について、図６を参照しながら説明する。図６は、従来の半導体装置の構成を示すゲート長方向の断面図である。
【０００７】
図６に示す従来の半導体装置は、ｎ型ＭＯＳトランジスタｎＴｒ１と、ｐ型ＭＯＳトランジスタｐＴｒとを備えている。
【０００８】
図６に示すように、シリコン基板１０１の上部には、素子分離領域１０２が形成されている。シリコン基板１０１における第１のＮＭＯＳ領域には、Ｐウェル拡散層１０３が形成されている。一方、シリコン基板１０１におけるＰＭＯＳ領域には、Ｎウェル拡散層１０４が形成されている。
【０００９】
シリコン基板１０１における第１のＮＭＯＳ領域上には、ゲート絶縁膜１１７ａ及びゲート電極１１６ａが順次形成されている。一方、シリコン基板１０１におけるＰＭＯＳ領域上には、ゲート絶縁膜１１７ｂ、ＳｉＮ膜１０９ｂ、Ｌａ（Ｏ）膜１１１ｂ及びゲート電極１１６ｂが順次形成されている。
【００１０】
ゲート電極１１６ａ，１１６ｂの側面上には、ＳｉＮ膜１１８ａ，１１８ｂ及びＴＥＯＳ膜１１９ａ，１１９ｂが順次形成されている。シリコン基板１０１におけるゲート電極１１６ａ，１１６ｂの側方下には、ソース・ドレイン拡散層１２０ａ，１２０ｂが形成されている。
【００１１】
ゲート絶縁膜１１７ａは、シリコン酸化膜１０５ａ及び高誘電率ゲート絶縁膜（Ｌａを含むＨｆＳｉＯ膜）１０６ａを有する。一方、ゲート絶縁膜１１７ｂは、シリコン酸化膜１０５ｂ及びＬａを含まないＨｆＳｉＯＮ膜１１０ｂを有する。
【００１２】
ゲート電極１１６ａは、ＷＳｉ膜１１４ａ、バリアメタル１１３ａ及びドープト多結晶シリコン膜１１５ａを有する。一方、ゲート電極１１６ｂは、Ｗ膜１１２ｂ、バリアメタル１１３ｂ及びドープト多結晶シリコン膜１１５ｂを有する。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００９−１９４３５２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、従来の半導体装置の製造方法を用いて、ゲート幅が互いに異なるｎ型ＭＯＳトランジスタと、ｐ型ＭＯＳトランジスタとを備えた半導体装置を製造した場合、以下に示す問題がある。この問題について、図７を参照しながら説明する。図７は、従来の半導体装置の構成を示すゲート幅方向の断面図である。図７において、図６に示す構成要素と同様の構成要素には、図６に示す符号と同一の符号を付す。従って、図７の説明では、図６の説明と同様の説明を適宜省略する。
【００１５】
図７に示す従来の半導体装置は、ｎ型ＭＯＳトランジスタｎＴｒ２，ｎＴｒ１と、ｐ型ＭＯＳトランジスタｐＴｒとを備えている。ｎ型ＭＯＳトランジスタｎＴｒ２のゲート幅ＷTr2は、ｎ型ＭＯＳトランジスタｎＴｒ１のゲート幅ＷTr1よりも小さい（ＷTr2＜ＷTr1）。
【００１６】
図７に示す半導体装置は、図６に示す半導体装置と同様の構成要素に加えて、さらに、以下の構成要素を備えている。
【００１７】
シリコン基板１０１における第２のＮＭＯＳ領域上には、ゲート絶縁膜１１７ｃ及びゲート電極１１６ｃが順次形成されている。ゲート電極１１６ｃの側面上には、ＳｉＮ膜１１８ｃ及びＴＥＯＳ膜１１９ｃが順次形成されている。図７に示す図は、ゲート幅方向の断面図であり、ゲート長方向の断面図ではないため、図７には図示されないが、シリコン基板１０１におけるゲート電極１１６ｃの側方下には、ソース・ドレイン拡散層が形成されている。
【００１８】
ゲート絶縁膜１１７ｃは、シリコン酸化膜１０５ｃ及び高誘電率ゲート絶縁膜（Ｌａを含むＨｆＳｉＯ膜）１０６ｃを有する。ゲート電極１１６ｃは、ＷＳｉ膜１１４ｃ、バリアメタル１１３ｃ及びドープト多結晶シリコン膜１１５ｃを有する。
【００１９】
図６において符号の付与が省略されているが、シリコン基板１０１における第２，第１のＮＭＯＳ，ＰＭＯＳ領域には、素子分離領域１０２に囲まれた活性領域１０１ｃ，１０１ａ，１０１ｂが形成されている。
【００２０】
図６において図示が省略されているが、ｎ型ＭＯＳトランジスタｎＴｒ１，ｎＴｒ２の閾値電圧を制御する為に、活性領域１０１ｃ，１０１ａにおけるゲート電極１１６ｃ，１１６ａの直下には、例えばボロン（Ｂ）等のｐ型不純物を含むｐ型のチャネル領域１２１ｃ，１２１ａが形成されている。一方、ｐ型ＭＯＳトランジスタｐＴｒの閾値電圧を制御する為に、活性領域１０１ｂにおけるゲート電極１１６ｂの直下には、ｎ型不純物を含むｎ型のチャネル領域１２１ｂが形成されている。
【００２１】
チャネル領域１２１ｃとチャネル領域１２１ａとは、同一の工程で形成されるため、形成直後のチャネル領域１２１ｃ中におけるｐ型不純物の平均不純物濃度Ｘ121cと、形成直後のチャネル領域１２１ａ中におけるｐ型不純物の平均不純物濃度Ｘ121aとは、同じである（Ｘ121c＝Ｘ121a）。
【００２２】
しかしながら、チャネル領域１２１ｃ，１２１ａの形成後に施される熱処理により、チャネル領域１２１ｃ，１２１ａ中に含まれるｐ型不純物が、素子分離領域１０２中に拡散する。
【００２３】
上述の通り、チャネル領域１２１ｃとチャネル領域１２１ａとは、同一の工程で形成されるため、形成後に施される熱処理の回数及び条件等は、チャネル領域１２１ｃとチャネル領域１２１ａとで同じである。このため、チャネル領域１２１ｃ中から素子分離領域１０２中に拡散するｐ型不純物の拡散量Ｍ121cと、チャネル領域１２１ａ中から素子分離領域１０２中に拡散するｐ型不純物の拡散量Ｍ121aとは、同じである（Ｍ121c＝Ｍ121a）。
【００２４】
ゲート幅ＷTr2は、ゲート幅ＷTr1よりも小さい（ＷTr2＜ＷTr1）ため、チャネル領域１２１ｃのチャネル幅は、チャネル領域１２１ａのチャネル幅よりも小さい。このため、チャネル領域１２１ｃにおける拡散量Ｍ121cが占める割合は、比較的大きい一方、チャネル領域１２１ａにおける拡散量Ｍ121aが占める割合は、比較的小さい。
【００２５】
チャネル領域１２１ｃにおける拡散量Ｍ121cが占める割合は、比較的大きいため、製造後のチャネル領域１２１ｃ中におけるｐ型不純物の平均不純物濃度Ｙ121cは、形成直後のチャネル領域１２１ｃ中におけるｐ型不純物の平均不純物濃度Ｘ121cよりも、顕著に低くなる（Ｙ121c＜Ｘ121c）。
【００２６】
一方、チャネル領域１２１ａにおける拡散量Ｍ121aが占める割合は、比較的小さいため、製造後のチャネル領域１２１ａ中におけるｐ型不純物の平均不純物濃度Ｙ121aは、形成直後のチャネル領域１２１ａ中におけるｐ型不純物の平均不純物濃度Ｘ121aよりも、顕著に低くなることはなく、平均不純物濃度Ｙ121aは、平均不純物濃度Ｘ121aと実質的に同じである（Ｙ121a＝Ｘ121a）。
【００２７】
従って、製造後のチャネル領域１２１ｃ中におけるｐ型不純物の平均不純物濃度Ｙ121cは、製造後のチャネル領域１２１ａ中におけるｐ型不純物の平均不純物濃度Ｙ121aよりも低くなる（Ｙ121c＜Ｙ121a）。一般に、チャネル領域中におけるｐ型不純物の平均不純物濃度が低くなるに連れて、ｎ型ＭＯＳトランジスタの閾値電圧が低くなる。このため、ｎ型ＭＯＳトランジスタｎＴｒ２の閾値電圧は、ｎ型ＭＯＳトランジスタｎＴｒ１の閾値電圧よりも低くなる。
【００２８】
このように、従来では、チャネル幅が小さくなるに連れて、製造後のチャネル領域中におけるｐ型不純物の平均不純物濃度が、形成直後のチャネル領域中におけるｐ型不純物の平均不純物濃度よりも低くなるため、ｎ型ＭＯＳトランジスタの閾値電圧が低下する。即ち、ゲート幅が小さくなるに連れてＭＯＳトランジスタの閾値電圧が低下する逆ナローチャネル効果が発生する。
【００２９】
以上のように、従来では、高誘電率ゲート絶縁膜１０６ｃ，１０６ａとして、Ｌａを含むＨｆＳｉＯ膜を用いることにより、ｎ型ＭＯＳトランジスタｎＴｒ２，ｎＴｒ１の閾値電圧を低くする。一方、チャネル幅の大きいチャネル領域１２１ａ中におけるｐ型不純物の平均不純物濃度は、製造後が形成直後と実質的に同じになるものの、チャネル幅の小さいチャネル領域１２１ｃ中におけるｐ型不純物の平均不純物濃度は、製造後が形成直後よりも低くなるため、ｎ型ＭＯＳトランジスタｎＴｒ２の閾値電圧が、ｎ型ＭＯＳトランジスタｎＴｒ１の閾値電圧よりも低くなる。
【００３０】
このため、従来では、ゲート幅ＷTr1の大きいｎ型ＭＯＳトランジスタｎＴｒ１の閾値電圧を低くして、所望の閾値電圧にすることは可能なものの、ゲート幅ＷTr2の小さいｎ型ＭＯＳトランジスタｎＴｒ２の閾値電圧が低くなり過ぎて、所望の閾値電圧よりも低くなり、所望の閾値電圧にすることができないという問題がある。
【００３１】
前記に鑑み、本発明の目的は、ゲート幅が互いに異なる第１，第２のＭＩＳトランジスタを備えた半導体装置において、第１，第２のＭＩＳトランジスタの閾値電圧を、所望の閾値電圧に制御することである。
【課題を解決するための手段】
【００３２】
前記の目的を達成するため、本発明に係る半導体装置は、第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタを備えた半導体装置であって、第１のＭＩＳトランジスタは、半導体基板における第１の活性領域上に形成され、第１の高誘電率絶縁膜を有する第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１のゲート電極とを備え、第２のＭＩＳトランジスタは、半導体基板における第２の活性領域上に形成され、第２の高誘電率絶縁膜を有する第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２のゲート電極とを備え、第１のゲート絶縁膜及び第２のゲート絶縁膜は、それぞれ調整用金属を含み、第１のＭＩＳトランジスタの第１のゲート幅は、第２のＭＩＳトランジスタの第２のゲート幅よりも小さく、第１のゲート絶縁膜中における調整用金属の平均調整用金属濃度は、第２のゲート絶縁膜中における調整用金属の平均調整用金属濃度に比べて低いことを特徴とし、第１の活性領域における第１のゲート電極の直下に形成された第１の不純物を含む第１のチャネル領域と、第２の活性領域における第２のゲート電極の直下に形成された第２の不純物を含む第２のチャネル領域とを備え、第１のチャネル領域中における第１の不純物の平均不純物濃度は、第２のチャネル領域中における第２の不純物の平均不純物濃度に比べて低いことが好ましい。
【００３３】
本発明に係る半導体装置によると、第１のゲート絶縁膜中における調整用金属（例えばＬａ）の平均調整用金属濃度を、第２のゲート絶縁膜中における調整用金属（例えばＬａ）の平均調整用金属濃度よりも低くする。これにより、第１のＭＩＳトランジスタの実効仕事関数を、ミッドギャップ寄りの実効仕事関数にする一方、第２のＭＩＳトランジスタの実効仕事関数を、バンドエッジ寄りの実効仕事関数にして、第１のＭＩＳトランジスタの閾値電圧を、第２のＭＩＳトランジスタの閾値電圧よりも、高くすることができる。
【００３４】
このため、第１，第２のチャネル領域の形成後に施される熱処理によって、製造後の第１のチャネル領域中における第１の不純物（例えばｐ型不純物）の平均不純物濃度が、製造後の第２のチャネル領域中における第２の不純物（例えばｐ型不純物）の平均不純物濃度よりも低くなることにより、第１のＭＩＳトランジスタの閾値電圧が、第２のＭＩＳトランジスタの閾値電圧よりも、低くなることがあっても、上述の通り、第１のＭＩＳトランジスタの閾値電圧を、第２のＭＩＳトランジスタの閾値電圧よりも、高くすることができる。このため、総合的には、第１のＭＩＳトランジスタの閾値電圧と、第２のＭＩＳトランジスタの閾値電圧とを、同じにすることができる。
【００３５】
このように、第１のゲート絶縁膜中における調整用金属の平均調整用金属濃度を、第２のゲート絶縁膜中における調整用金属の平均調整用金属濃度よりも低くすることにより、第１，第２のチャネル領域中における第１，第２の不純物の平均不純物濃度の差異に起因して発生する第１，第２のＭＩＳトランジスタの閾値電圧の差異を補償することができる。従って、第１，第２のＭＩＳトランジスタの閾値電圧を、所望の閾値電圧に制御することができる。
【００３６】
本発明に係る半導体装置において、第１のゲート幅は、１００ｎｍ以下であり、第２のゲート幅は、２００ｎｍ以上であることが好ましい。
【００３７】
本発明に係る半導体装置において、第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタは、ｎ型ＭＩＳトランジスタであり、調整用金属は、ランタンであることが好ましい。
【００３８】
本発明に係る半導体装置において、第１の高誘電率絶縁膜中における調整用金属の平均調整用金属濃度は、第２の高誘電率絶縁膜中における調整用金属の平均調整用金属濃度に比べて低いことが好ましい。
【００３９】
本発明に係る半導体装置において、第１のゲート絶縁膜は、第１の活性領域上に形成された第１の界面層と、第１の界面層上に形成された第１の高誘電率絶縁膜とからなり、第２のゲート絶縁膜は、第２の活性領域上に形成された第２の界面層と、第２の界面層上に形成された第２の高誘電率絶縁膜とからなることが好ましい。
【００４０】
本発明に係る半導体装置において、第１の界面層及び第２の界面層は、シリコン酸化膜からなることが好ましい。
【００４１】
本発明に係る半導体装置において、第１の高誘電率絶縁膜及び第２の高誘電率絶縁膜は、比誘電率が１０以上の金属酸化物からなることが好ましい。
【００４２】
本発明に係る半導体装置において、第１のゲート電極は、第１のゲート絶縁膜上に形成された第１の金属膜と、第１の金属膜上に形成された第１のシリコン膜とからなり、第２のゲート電極は、第２のゲート絶縁膜上に形成された第２の金属膜と、第２の金属膜上に形成された第２のシリコン膜とからなることが好ましい。
【００４３】
前記の目的を達成するため、本発明に係る半導体装置の製造方法は、半導体基板における第１の活性領域上に形成された第１のゲート絶縁膜及び第１のゲート電極を有する第１のＭＩＳトランジスタと、半導体基板における第２の活性領域上に形成された第２のゲート絶縁膜及び第２のゲート電極を有する第２のＭＩＳトランジスタとを備えた半導体装置の製造方法であって、第１の活性領域及び第２の活性領域の上に、高誘電率絶縁膜を有するゲート絶縁膜形成膜を形成する工程（ａ）と、ゲート絶縁膜形成膜における第１の活性領域上に位置する第１の領域に調整用金属を導入して第１のゲート絶縁膜形成膜を形成する一方、ゲート絶縁膜形成膜における第２の活性領域上に位置する第２の領域に調整用金属を導入して第２のゲート絶縁膜形成膜を形成する工程（ｂ）と、第１のゲート絶縁膜形成膜及び第２のゲート絶縁膜形成膜の上に、ゲート電極形成膜を形成する工程（ｃ）と、ゲート電極形成膜、第１のゲート絶縁膜形成膜及び第２のゲート絶縁膜形成膜をパターニングして、第１の活性領域上に第１のゲート絶縁膜形成膜からなる第１のゲート絶縁膜及びゲート電極形成膜からなる第１のゲート電極を形成する一方、第２の活性領域上に第２のゲート絶縁膜形成膜からなる第２のゲート絶縁膜及びゲート電極形成膜からなる第２のゲート電極を形成する工程（ｄ）とを備え、第１のＭＩＳトランジスタの第１のゲート幅は、第２のＭＩＳトランジスタの第２のゲート幅よりも小さく、工程（ｂ）では、第１のゲート絶縁膜形成膜中における調整用金属の平均調整用金属濃度が、第２のゲート絶縁膜形成膜中における調整用金属の平均調整用金属濃度に比べて低くなるように、第１のゲート絶縁膜形成膜及び第２のゲート絶縁膜形成膜を形成することを特徴とする。
【００４４】
本発明に係る半導体装置の製造方法によると、第１のゲート絶縁膜形成膜中における調整用金属（例えばＬａ）の平均調整用金属濃度を、第２のゲート絶縁膜形成膜中における調整用金属の平均調整用金属濃度よりも低くする。これにより、第１のＭＩＳトランジスタの実効仕事関数を、ミッドギャップ寄りの実効仕事関数にする一方、第２のＭＩＳトランジスタの実効仕事関数を、バンドエッジ寄りの実効仕事関数にして、第１のＭＩＳトランジスタの閾値電圧を、第２のＭＩＳトランジスタの閾値電圧よりも、高くすることができる。
【００４５】
このため、第１，第２のチャネル領域の形成後に施される熱処理によって、製造後の第１のチャネル領域中における第１の不純物（例えばｐ型不純物）の平均不純物濃度が、製造後の第２のチャネル領域中における第２の不純物（例えばｐ型不純物）の平均不純物濃度よりも低くなることにより、第１のＭＩＳトランジスタの閾値電圧が、第２のＭＩＳトランジスタの閾値電圧よりも、低くなることがあっても、上述の通り、第１のＭＩＳトランジスタの閾値電圧を、第２のＭＩＳトランジスタの閾値電圧よりも、高くすることができる。このため、総合的には、第１のＭＩＳトランジスタの閾値電圧と、第２のＭＩＳトランジスタの閾値電圧とを、同じにすることができる。
【００４６】
このように、第１のゲート絶縁膜形成膜中における調整用金属の平均調整用金属濃度を、第２のゲート絶縁膜形成膜中における調整用金属の平均調整用金属濃度よりも低くすることにより、第１，第２のチャネル領域中における第１，第２の不純物の平均不純物濃度の差異に起因して発生する第１，第２のＭＩＳトランジスタの閾値電圧の差異を補償することができる。従って、第１，第２のＭＩＳトランジスタの閾値電圧を、所望の閾値電圧に制御することができる。
【００４７】
本発明に係る半導体装置の製造方法において、工程（ｂ）は、ゲート絶縁膜形成膜における第１の領域上に、第１の膜厚を有し且つ調整用金属を含む第１の調整用金属膜を形成する工程（ｂ１）と、ゲート絶縁膜形成膜における第２の領域上に、第２の膜厚を有し且つ調整用金属を含む第２の調整用金属膜を形成する工程（ｂ２）と、工程（ｂ１）及び工程（ｂ２）の後に、熱処理により第１の調整用金属膜中の調整用金属をゲート絶縁膜形成膜における第１の領域に導入して第１のゲート絶縁膜形成膜を形成すると共に、第２の調整用金属膜中の調整用金属をゲート絶縁膜形成膜における第２の領域に導入して第２のゲート絶縁膜形成膜を形成する工程（ｂ３）とを備え、第１の膜厚は、第２の膜厚に比べて薄いことが好ましい。
【００４８】
本発明に係る半導体装置の製造方法において、工程（ｂ）は、ゲート絶縁膜形成膜上に、調整用金属を含む調整用金属膜を形成する工程（ｂ１）と、工程（ｂ１）の後に、第１の熱処理により調整用金属膜中の調整用金属をゲート絶縁膜形成膜における第１の領域に導入して第１のゲート絶縁膜形成膜を形成すると共に、調整用金属膜中の調整用金属をゲート絶縁膜形成膜における第２の領域に導入する工程（ｂ２）と、工程（ｂ２）の後に、調整用金属膜における第１のゲート絶縁膜形成膜上に位置する部分を除去する工程（ｂ３）と、工程（ｂ３）の後に、第２の熱処理により調整用金属膜中の調整用金属をゲート絶縁膜形成膜における第２の領域に追加導入して第２のゲート絶縁膜形成膜を形成する工程（ｂ４）とを備えていることが好ましい。
【発明の効果】
【００４９】
本発明に係る半導体装置及びその製造方法によると、第１のゲート絶縁膜中における調整用金属の平均調整用金属濃度を、第２のゲート絶縁膜中における調整用金属の平均調整用金属濃度よりも低くすることにより、第１，第２のチャネル領域中における第１，第２の不純物の平均不純物濃度の差異に起因して発生する第１，第２のＭＩＳトランジスタの閾値電圧の差異を補償することができる。従って、第１，第２のＭＩＳトランジスタの閾値電圧を、所望の閾値電圧に制御することができる。
【図面の簡単な説明】
【００５０】
【図１】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の構成を示す図であり、(a) は平面図であり、(b) は(a) に示すIb-Ib線における断面図（ゲート幅方向の断面図）であり、(c) は(a) に示すIc-Ic線における断面図（ゲート長方向の断面図）である。
【図２】(a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の断面図である。
【図３】(a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の断面図である。
【図４】(a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の断面図である。
【図５】(a) 〜(c) は、本発明の第２の実施形態の変形例に係る半導体装置の製造方法を工程順に示すゲート幅方向の断面図である。
【図６】従来の半導体装置の構成を示すゲート長方向の断面図である。
【図７】従来の半導体装置の構成を示すゲート幅方向の断面図である。
【発明を実施するための形態】
【００５１】
以下に、本発明の各実施形態について図面を参照しながら説明する。
【００５２】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置について、図１(a) 〜(c) を参照しながら説明する。図１(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の構成を示す図であり、図１(a) は平面図であり、図１(b) は図１(a) に示すIb-Ib線における断面図（ゲート幅方向の断面図）であり、図１(c) は図１(a) に示すIc-Ic線における断面図（ゲート長方向の断面図）である。図１(a) において、簡略的に図示する為に、素子分離領域１１に囲まれた第１，第２の活性領域、及び第１，第２のゲート電極のみを図示する。図１(a) 〜(c) 、及び後述の図２(a) 〜図５(c) において、「第１のｎＭＩＳ領域」とは、ｎ型の第１のＭＩＳトランジスタが形成される領域をいう。「第２のｎＭＩＳ領域」とは、ｎ型の第２のＭＩＳトランジスタが形成される領域をいう。第１のＭＩＳトランジスタは、例えばＳＲＡＭ（Static Random Access Memory）に用いられるトランジスタである。第２のＭＩＳトランジスタは、例えばロジック回路に用いられるトランジスタである。
【００５３】
図１(a) 〜(c) に示すように、本実施形態に係る半導体装置は、第１のＭＩＳトランジスタＴｒ１と、第２のＭＩＳトランジスタＴｒ２とを備えている。
【００５４】
図１(a) に示すように、半導体基板における第１のｎＭＩＳ領域には、素子分離領域１１に囲まれた第１の活性領域１０ａが形成されている。半導体基板における第２のｎＭＩＳ領域には、素子分離領域１１に囲まれた第２の活性領域１０ｂが形成されている。第１の活性領域１０ａ上には、第１のゲート絶縁膜（図１(b),(c)：１５Ａ参照）及び第１のゲート電極２０Ａが順次形成されている。第２の活性領域１０ｂ上には、第２のゲート絶縁膜（図１(b),(c)：１５Ｂ参照）及び第２のゲート電極２０Ｂが順次形成されている。
【００５５】
第１のＭＩＳトランジスタＴｒ１の第１のゲート幅Ｗ１は、第２のＭＩＳトランジスタＴｒ２の第２のゲート幅Ｗ２よりも小さい（Ｗ１＜Ｗ２）。第１のゲート幅Ｗ１は、例えば１００ｎｍ以下である。第２のゲート幅Ｗ２は、例えば２００ｎｍ以上である。ここで、「第１，第２のゲート幅Ｗ１，Ｗ２」とは、第１，第２の活性領域１０ａ，１０ｂのゲート幅方向の幅をいう。
【００５６】
図１(b) 〜(c) に示すように、半導体基板１０には、ｐ型ウェル領域１２が形成されている。
【００５７】
第１のＭＩＳトランジスタＴｒ１は、図１(b) 〜(c) に示すように、第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１５Ａと、第１のゲート絶縁膜１５Ａ上に形成された第１のゲート電極２０Ａと、第１の活性領域１０ａにおける第１のゲート電極２０Ａの直下に形成されたｐ型の第１のチャネル領域１３ａと、第１のゲート電極２０Ａの側面上に形成された第１のオフセットスペーサ２１ａと、第１の活性領域１０ａにおける第１のゲート電極２０Ａの側方下に形成された第１のｎ型エクステンション領域２２ａ（特に、図１(c) 参照）と、第１のゲート電極２０Ａの側面上に第１のオフセットスペーサ２１ａを介して形成された第１のサイドウォール２３ａと、第１の活性領域１０ａにおける第１のサイドウォール２３ａの外側方下に形成された第１のｎ型ソースドレイン領域２４ａ（特に、図１(c) 参照）とを備えている。
【００５８】
第２のＭＩＳトランジスタＴｒ２は、図１(b) 〜(c) に示すように、第２の活性領域１０ｂ上に形成された第２のゲート絶縁膜１５Ｂと、第２のゲート絶縁膜１５Ｂ上に形成された第２のゲート電極２０Ｂと、第２の活性領域１０ｂにおける第２のゲート電極２０Ｂの直下に形成されたｐ型の第２のチャネル領域１３ｂと、第２のゲート電極２０Ｂの側面上に形成された第２のオフセットスペーサ２１ｂと、第２の活性領域１０ｂにおける第２のゲート電極２０Ｂの側方下に形成された第２のｎ型エクステンション領域２２ｂ（特に、図１(c) 参照）と、第２のゲート電極２０Ｂの側面上に第２のオフセットスペーサ２１ｂを介して形成された第２のサイドウォール２３ｂと、第２の活性領域１０ｂにおける第２のサイドウォール２３ｂの外側方下に形成された第２のｎ型ソースドレイン領域２４ｂ（特に、図１(c) 参照）とを備えている。
【００５９】
第１のチャネル領域１３ａは、第１の不純物（例えばｐ型不純物）を含む。第２のチャネル領域１３ｂは、第２の不純物（例えばｐ型不純物）を含む。第１のチャネル領域１３ａ中におけるｐ型不純物の平均不純物濃度は、第２のチャネル領域１３ｂ中におけるｐ型不純物の平均不純物濃度よりも低い。なお、後述の第２の実施形態にも記載の通り、形成直後の第１のチャネル領域（図２(a)：１３Ａ参照）中におけるｐ型不純物の平均不純物濃度と、形成直後の第２のチャネル領域（図２(a)：１３Ｂ参照）中におけるｐ型不純物の平均不純物濃度とは、同じである。しかしながら、第１，第２のチャネル領域の形成後に施される熱処理（例えば、第１，第２のｎ型ソースドレイン注入領域中に含まれるｎ型不純物を活性化させる為の熱処理等）により、第１，第２のチャネル領域中に含まれるｐ型不純物が、素子分離領域１１中に拡散する。このため、製造後の第１のチャネル領域１３ａ中におけるｐ型不純物の平均不純物濃度は、製造後の第２のチャネル領域１３ｂ中におけるｐ型不純物の平均不純物濃度よりも低くなる。
【００６０】
第１，第２のゲート絶縁膜１５Ａ，１５Ｂは、それぞれ調整用金属（例えばＬａ）を含む。第１のゲート絶縁膜１５Ａ中における調整用金属の平均調整用金属濃度は、第２のゲート絶縁膜１５Ｂ中における調整用金属の平均調整用金属濃度よりも低い。
【００６１】
第１のゲート絶縁膜１５Ａは、第１の界面層１４ａと、調整用金属を含む第１の高誘電率絶縁膜１５ａとを有する。第２のゲート絶縁膜１５Ｂは、第２の界面層１４ｂと、調整用金属を含む第２の高誘電率絶縁膜１５ｂとを有する。第１の高誘電率絶縁膜１５ａ中における調整用金属の平均調整用金属濃度は、第２の高誘電率絶縁膜１５ｂ中における調整用金属の平均調整用金属濃度よりも低い。具体的には、第１の高誘電率絶縁膜１５ａ中におけるＬａの平均Ｌａ濃度は、例えば２０％以下である。第２の高誘電率絶縁膜１５ｂ中におけるＬａの平均Ｌａ濃度は、例えば２５％である。
【００６２】
第１，第２の高誘電率絶縁膜１５ａ，１５ｂは、例えば比誘電率が１０以上の金属酸化物からなり、具体的には例えば、Ｌａを含むＨｆＳｉＯからなる。第１，第２の界面層１４ａ，１４ｂは、例えばシリコン酸化膜からなる。
【００６３】
第１のゲート電極２０Ａは、第１の金属膜１９ａと、第１のシリコン膜２０ａとを有する。第２のゲート電極２０Ｂは、第２の金属膜１９ｂと、第２のシリコン膜２０ｂとを有する。
【００６４】
本実施形態によると、第１のゲート絶縁膜１５Ａ中における調整用金属（例えばＬａ）の平均調整用金属濃度を、第２のゲート絶縁膜１５Ｂ中における調整用金属（例えばＬａ）の平均調整用金属濃度よりも低くする。これにより、第１のＭＩＳトランジスタＴｒ１の実効仕事関数を、ミッドギャップ寄りの実効仕事関数にする一方、第２のＭＩＳトランジスタＴｒ２の実効仕事関数を、バンドエッジ寄りの実効仕事関数にして、第１のＭＩＳトランジスタＴｒ１の閾値電圧を、第２のＭＩＳトランジスタＴｒ２の閾値電圧よりも、高くすることができる。
【００６５】
このため、第１，第２のチャネル領域の形成後に施される熱処理によって、製造後の第１のチャネル領域１３ａ中におけるｐ型不純物の平均不純物濃度が、製造後の第２のチャネル領域１３ｂ中におけるｐ型不純物の平均不純物濃度よりも低くなることにより、第１のＭＩＳトランジスタＴｒ１の閾値電圧が、第２のＭＩＳトランジスタＴｒ２の閾値電圧よりも、低くなることがあっても、上述の通り、第１のＭＩＳトランジスタＴｒ１の閾値電圧を、第２のＭＩＳトランジスタＴｒ２の閾値電圧よりも、高くすることができる。このため、総合的には、第１のＭＩＳトランジスタＴｒ１の閾値電圧と、第２のＭＩＳトランジスタＴｒ２の閾値電圧とを、同じにすることができる。
【００６６】
このように、第１のゲート絶縁膜１５Ａ中における調整用金属の平均調整用金属濃度を、第２のゲート絶縁膜１５Ｂ中における調整用金属の平均調整用金属濃度よりも低くすることにより、第１，第２のチャネル領域１３ａ，１３ｂ中におけるｐ型不純物の平均不純物濃度の差異に起因して発生する第１，第２のＭＩＳトランジスタＴｒ１，Ｔｒ２の閾値電圧の差異を補償することができる。従って、第１，第２のＭＩＳトランジスタＴｒ１，Ｔｒ２の閾値電圧を、所望の閾値電圧に制御することができる。
【００６７】
このため、ＬＳＩの高集積化に伴い、逆ナローチャネル効果が発生する（即ち、ＭＩＳトランジスタのゲート幅が小さくなるに連れてＭＩＳトランジスタの閾値電圧が低下する）ことがあっても、ゲート絶縁膜中における調整用金属の平均調整用金属濃度を低くすることにより、逆ナローチャネル効果に起因するＭＩＳトランジスタの閾値電圧の低下を補償することができる。このため、ＭＩＳトランジスタの閾値電圧を、所望の閾値電圧に制御しながら、ＬＳＩを高集積化することができるので、ＬＳＩの高集積化を加速することができる。
【００６８】
例えば、第１のＭＩＳトランジスタＴｒ１を、ＳＲＡＭ等のメモリを構成するトランジスタとして用いた場合、第１のＭＩＳトランジスタＴｒ１の閾値電圧を、所望の閾値電圧に制御しながら、メモリを高集積化することができるので、メモリの高集積化を加速することができる。
【００６９】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図２(a) 〜(c) 、図３(a) 〜(c) 及び図４(a) 〜(c) を参照しながら説明する。図２(a) 〜図４(c) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の断面図である。図２(a) 〜図４(c) において、左側から順に、第１のｎＭＩＳ領域、第１のｐＭＩＳ領域、第２のｐＭＩＳ領域及び第２のｎＭＩＳ領域を示す。図２(a) 〜図４(c) において、「第１のｐＭＩＳ領域」とは、ｐ型の第３のＭＩＳトランジスタが形成される領域をいう。「第２のｐＭＩＳ領域」とは、ｐ型の第４のＭＩＳトランジスタが形成される領域をいう。第１，第３のＭＩＳトランジスタは、例えばＳＲＡＭに用いられるトランジスタである。第２，第４のＭＩＳトランジスタは、例えばロジック回路に用いられるトランジスタである。また、図２(a) 〜図４(c) において、第１の実施形態における構成要素と同一の構成要素には、図１(a) 〜(c) に示す符号と同一の符号を付す。
【００７０】
まず、図２(a) に示すように、例えばＳＴＩ（Shallow Trench Isolation）法により、例えばシリコン（Ｓｉ）からなる半導体基板１０の上部に、例えば深さが２００ｎｍ〜４００ｎｍのトレンチ内に例えばシリコン酸化膜（ＳｉＯ2膜）が埋め込まれた素子分離領域１１を選択的に形成する。これにより、半導体基板１０における第１，第２のｎＭＩＳ領域に、素子分離領域１１に囲まれた第１，第２の活性領域１０ａ，１０ｂを形成する。それと共に、半導体基板１０における第１，第２のｐＭＩＳ領域に、素子分離領域１１に囲まれた第３，第４の活性領域１０ｃ，１０ｄを形成する。第１の活性領域１０ａのゲート幅方向の幅（即ち、第１のゲート幅）Ｗ１は、第２の活性領域１０ｂのゲート幅方向の幅（即ち、第２のゲート幅）Ｗ２よりも小さい（Ｗ１＜Ｗ２）。第１のゲート幅Ｗ１は、例えば１００ｎｍ以下である。第２のゲート幅Ｗ２は、例えば２００ｎｍ以上である。第３の活性領域１０ｃのゲート幅方向の幅（即ち、第３のゲート幅）は、第４の活性領域１０ｄのゲート幅方向の幅（即ち、第４のゲート幅）よりも小さい。
【００７１】
その後、半導体基板１０における第１，第２のｎＭＩＳ領域に、第１，第２のｐ型ウェル領域１２ｘ，１２ｙを形成する。一方、半導体基板１０における第１，第２のｐＭＩＳ領域に、ｎ型ウェル領域１２ｚを形成する。
【００７２】
その後、イオン注入により、例えば注入エネルギーが１０ｋｅＶ，注入ドーズ量が５×１０12ｉｏｎｓ／ｃｍ2のイオン注入条件で、第１，第２の活性領域１０ａ，１０ｂに、例えばボロン（Ｂ）等のｐ型不純物を注入する。これにより、第１，第２の活性領域１０ａ，１０ｂの上部に、ｐ型の第１，第２のチャネル領域１３Ａ，１３Ｂを形成する。一方、イオン注入により、例えば注入エネルギーが８５ｋｅＶ，注入ドーズ量が７×１０12ｉｏｎｓ／ｃｍ2のイオン注入条件で、第３，第４の活性領域１０ｃ，１０ｄに、例えばヒ素（Ａｓ）等のｎ型不純物を注入する。これにより、第３，第４の活性領域１０ｃ，１０ｄの上部に、ｎ型の第３，第４のチャネル領域１３Ｃ，１３Ｄを形成する。
【００７３】
このとき、第１のチャネル領域１３Ａと第２のチャネル領域１３Ｂとは、同一のイオン注入条件で形成されるため、形成直後の第１のチャネル領域１３Ａ中におけるｐ型不純物の平均不純物濃度Ｘ13Aと、形成直後の第２のチャネル領域１３Ｂ中におけるｐ型不純物の平均不純物濃度Ｘ13Bとは、同じである（Ｘ13A＝Ｘ13B）。同様に、第３のチャネル領域１３Ｃ中におけるｎ型不純物の平均不純物濃度と、第４のチャネル領域１３Ｄ中におけるｎ型不純物の平均不純物濃度とは、同じである。
【００７４】
次に、図２(b) に示すように、例えば酸素ガスを含む雰囲気中での熱処理により、第１，第３，第４，第２の活性領域１０ａ，１０ｃ，１０ｄ，１０ｂの表面部を酸化する。これにより、第１，第３，第４，第２の活性領域１０ａ，１０ｃ，１０ｄ，１０ｂ上に、例えば膜厚が１ｎｍ〜２ｎｍのシリコン酸化膜からなる第１，第３，第４，第２の界面層１４Ａ，１４Ｃ，１４Ｄ，１４Ｂを形成する。
【００７５】
その後、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により、原料として例えばテトラジメチルアミノシリコン及びテトラジエチルアミノハフニウムを用いて、半導体基板１０上の全面に、例えば膜厚が１ｎｍ〜２ｎｍのＨｆＳｉＯ膜からなる高誘電率絶縁膜１５を形成する。
【００７６】
このようにして、第１，第３，第４，第２の活性領域１０ａ，１０ｃ，１０ｄ，１０ｂ上に、第１，第３，第４，第２の界面層１４Ａ，１４Ｃ，１４Ｄ，１４Ｂ及び高誘電率絶縁膜１５を有するゲート絶縁膜形成膜を形成する。
【００７７】
その後、例えばスパッタ法又はＡＬＤ（Atomic Layer Deposition）法により、高誘電率絶縁膜１５上に、例えば膜厚が０．５ｎｍ〜１．５ｎｍのアルミニウム（Ａｌ）を含む調整用金属膜１６を形成する。その後、例えばスパッタ法又はＡＬＤ法により、調整用金属膜１６上に、例えば膜厚が１０ｎｍ〜２０ｎｍの窒化チタン膜（ＴｉＮ膜）からなる保護膜１７を形成する。
【００７８】
次に、図２(c) に示すように、リソグラフィにより、保護膜１７上に、第１，第２のｎＭＩＳ領域を開口し且つ第１，第２のｐＭＩＳ領域を覆うレジストＲｅ１を形成する。その後、例えばウェットエッチングにより、レジストＲｅ１をマスクとして、保護膜１７及び調整用金属膜１６における第１，第２のｎＭＩＳ領域に形成された部分を除去する。その後、レジストＲｅ１を除去する。
【００７９】
次に、図３(a) に示すように、例えばスパッタ法により、半導体基板１０上の全面に、例えば膜厚が０．５ｎｍ〜１．５ｎｍのＬａを含む調整用金属膜１８を形成する。
【００８０】
次に、図３(b) に示すように、リソグラフィにより、調整用金属膜１８上に、第１のｎ，第１のｐＭＩＳ領域を開口し且つ第２のｐ，第２のｎＭＩＳ領域を覆うレジストＲｅ２を形成する。なお、レジストＲｅ２は、少なくとも第１の活性領域１０ａと対応する領域を開口するレジストであればよい。その後、例えばウェットエッチングにより、レジストＲｅ２をマスクとして、調整用金属膜１８における第１のｎ，第１のｐＭＩＳ領域に形成された部分を除去して、該部分を薄膜化する。これにより、該部分の膜厚を、例えば０．２ｎｍ〜０．８ｎｍにする。該部分の膜厚は、第１，第２のゲート幅（図２(a)：Ｗ１，Ｗ２参照）及び調整用金属膜１８の膜厚に基づいて設定される。
【００８１】
このようにして、第１〜第４の界面層１４Ａ〜１４Ｄ及び高誘電率絶縁膜１５を有するゲート絶縁膜形成膜における、第１の活性領域１０ａ上に位置する第１の領域上に、第１の膜厚（例えば０．２ｎｍ〜０．８ｎｍ）を有する第１の調整用金属膜１８ａを形成する。一方、該ゲート絶縁膜形成膜における、第２の活性領域１０ｂ上に位置する第２の領域上に、第２の膜厚（例えば０．５ｎｍ〜１．５ｎｍ）を有する第２の調整用金属膜１８ｂを形成する。
【００８２】
その後、レジストＲｅ２を除去する。
【００８３】
次に、図３(c) に示すように、例えば７００℃，１２０秒の熱処理を行う。
【００８４】
これにより、第１の調整用金属膜１８ａ中の調整用金属（例えばＬａ）を、ゲート絶縁膜形成膜における第１の領域（特に、高誘電率絶縁膜１５における第１の活性領域１０ａ上に位置する領域）に導入して、第１の界面層１４Ａ及び調整用金属を含む第１の高誘電率絶縁膜１５ｘを有する第１のゲート絶縁膜形成膜１５Ｘを形成する。第１の高誘電率絶縁膜１５ｘは、例えばＬａを含むＨｆＳｉＯ膜からなる。
【００８５】
それと共に、調整用金属膜１６中の調整用金属（例えばＡｌ）を、ゲート絶縁膜形成膜における第３，第４の活性領域１０ｃ，１０ｄ上に位置する第３，第４の領域（特に、高誘電率絶縁膜１５における第３，第４の活性領域１０ｃ，１０ｄ上に位置する領域）に導入して、第３，第４の界面層１４Ｃ，１４Ｄ及び調整用金属を含む第３の高誘電率絶縁膜１５ｚを有する第３のゲート絶縁膜形成膜１５Ｚを形成する。第３の高誘電率絶縁膜１５ｚは、例えばＡｌを含むＨｆＳｉＯ膜からなる。
【００８６】
それと共に、第２の調整用金属膜１８ｂ中の調整用金属（例えばＬａ）を、ゲート絶縁膜形成膜における第２の領域（特に、高誘電率絶縁膜１５における第２の活性領域１０ｂ上に位置する領域）に導入して、第２の界面層１４Ｂ及び調整用金属を含む第２の高誘電率絶縁膜１５ｙを有する第２のゲート絶縁膜形成膜１５Ｙを形成する。第２の高誘電率絶縁膜１５ｙは、例えばＬａを含むＨｆＳｉＯ膜からなる。
【００８７】
第１の調整用金属膜１８ａの第１の膜厚（例えば０．２ｎｍ〜０．８ｎｍ）を、第２の調整用金属膜１８ｂの第２の膜厚（例えば０．５ｎｍ〜１．５ｎｍ）よりも薄くするため、第１の高誘電率絶縁膜１５ｘ中における調整用金属の平均調整用金属濃度を、第２の高誘電率絶縁膜１５ｙ中における調整用金属の平均調整用金属濃度よりも低くすることができる。第１の高誘電率絶縁膜１５ｘ中におけるＬａの平均Ｌａ濃度は、例えば２０％以下である。第２の高誘電率絶縁膜１５ｙ中におけるＬａの平均Ｌａ濃度は、例えば２５％である。
【００８８】
次に、図４(a) に示すように、例えばウェットエッチングにより、第１，第２の調整用金属膜１８ａ，１８ｂにおける未反応の部分、保護膜１７及び調整用金属膜１６における未反応の部分を順次除去する。その後、例えばＡＬＤ法により、第１，第３，第２のゲート絶縁膜形成膜１５Ｘ，１５Ｚ，１５Ｙ上に、例えば膜厚が１０ｎｍ〜２０ｎｍのＴｉＮ膜からなる金属膜１９を形成する。その後、例えばＣＶＤ法により、金属膜１９上に、例えば膜厚が７０ｎｍ〜１００ｎｍのポリシリコン膜からなるシリコン膜２０を形成する。
【００８９】
このようにして、第１，第３，第２のゲート絶縁膜形成膜１５Ｘ，１５Ｚ，１５Ｙ上に、金属膜１９及びシリコン膜２０を有するゲート電極形成膜を形成する。
【００９０】
次に、図４(b) に示すように、リソグラフィにより、シリコン膜２０上に、レジスト（図示省略）を形成する。その後、エッチングにより、レジストをマスクとして、ゲート電極形成膜及び第１，第３，第２のゲート絶縁膜形成膜１５Ｘ，１５Ｚ，１５Ｙを順次パターニングする。
【００９１】
これにより、第１の活性領域１０ａ上に、第１の界面層１４ａ及び調整用金属を含む第１の高誘電率絶縁膜１５ａを有する第１のゲート絶縁膜１５Ａ、並びに第１の金属膜１９ａ及び第１のシリコン膜２０ａを有する第１のゲート電極２０Ａを順次形成する。
【００９２】
それと共に、第３の活性領域１０ｃ上に、第３の界面層１４ｃ及び調整用金属を含む第３の高誘電率絶縁膜１５ｃを有する第３のゲート絶縁膜１５Ｃ、並びに第３の金属膜１９ｃ及び第３のシリコン膜２０ｃを有する第３のゲート電極２０Ｃを順次形成する。
【００９３】
それと共に、第４の活性領域１０ｄ上に、第４の界面層１４ｄ及び調整用金属を含む第４の高誘電率絶縁膜１５ｄを有する第４のゲート絶縁膜１５Ｄ、並びに第４の金属膜１９ｄ及び第４のシリコン膜２０ｄを有する第４のゲート電極２０Ｄを順次形成する。
【００９４】
それと共に、第２の活性領域１０ｂ上に、第２の界面層１４ｂ及び調整用金属を含む第２の高誘電率絶縁膜１５ｂを有する第２のゲート絶縁膜１５Ｂ、並びに第２の金属膜１９ｂ及び第２のシリコン膜２０ｂを有する第２のゲート電極２０Ｂを順次形成する。
【００９５】
第１のゲート電極２０Ａと第３のゲート電極２０Ｃとは、一体に形成されている。第４のゲート電極２０Ｄと第２のゲート電極２０Ｂとは、一体に形成されている。
【００９６】
第１の高誘電率絶縁膜１５ａ中における調整用金属（例えばＬａ）の平均調整用金属濃度は、第２の高誘電率絶縁膜１５ｂ中における調整用金属（例えばＬａ）の平均調整用金属濃度よりも低い。一方、第３の高誘電率絶縁膜１５ｃ中における調整用金属（例えばＡｌ）の平均調整用金属濃度と、第４の高誘電率絶縁膜１５ｄ中における調整用金属（例えばＡｌ）の平均調整用金属濃度とは、同じである。
【００９７】
次に、図４(c) に示すように、第１，第３，第４，第２のゲート電極２０Ａ，２０Ｃ，２０Ｄ，２０Ｂの側面上に、断面形状がＩ字状の第１，第３，第４，第２のオフセットスペーサ３１ａ，３１ｃ，３１ｄ，３１ｂを形成する。第１のオフセットスペーサ３１ａと第３のオフセットスペーサ３１ｃとは、一体に形成されている。第４のオフセットスペーサ３１ｄと第２のオフセットスペーサ３１ｂとは、一体に形成されている。
【００９８】
その後、図４(c) に示す図は、ゲート幅方向の断面図であり、ゲート長方向の断面図ではないため、図４(c) には図示されないが、第１，第２の活性領域１０ａ，１０ｂにおける第１，第２のゲート電極２０Ａ，２０Ｂの側方下に、第１，第２のｎ型エクステンション注入領域を形成する。一方、第３，第４の活性領域１０ｃ，１０ｄにおける第３，第４のゲート電極２０Ｃ，２０Ｄの側方下に、第１，第２のｐ型エクステンション注入領域を形成する。
【００９９】
その後、図４(c) に示すように、第１，第３，第４，第２のゲート電極２０Ａ，２０Ｃ，２０Ｄ，２０Ｂの側面上に、第１，第３，第４，第２のオフセットスペーサ３１ａ，３１ｃ，３１ｄ，３１ｂを介して、第１，第３，第４，第２のサイドウォール３３ａ，３３ｃ，３３ｄ，３３ｂを形成する。第１のサイドウォール３３ａと第３のサイドウォール３３ｃとは、一体に形成されている。第４のサイドウォール３３ｄと第２のサイドウォール３３ｂとは、一体に形成されている。
【０１００】
その後、図４(c) には図示されないが、第１，第２の活性領域１０ａ，１０ｂにおける第１，第２のサイドウォール３３ａ，３３ｂの外側方下に、第１，第２のｎ型ソースドレイン注入領域を形成する。一方、第３，第４の活性領域１０ｃ，１０ｄにおける第３，第４のサイドウォール３３ｃ，３３ｄの外側方下に、第１，第２のｐ型ソースドレイン注入領域を形成する。
【０１０１】
その後、例えば１０００℃，１秒の熱処理を行う。
【０１０２】
これにより、第１，第２のｎ型エクステンション注入領域中に含まれるｎ型不純物を活性化して、第１，第２のｎ型エクステンション領域（図１(c)：２２ａ，２２ｂ参照）を形成する。一方、第１，第２のｐ型エクステンション注入領域中に含まれるｐ型不純物を活性化して、第１，第２のｐ型エクステンション領域を形成する。
【０１０３】
それと共に、第１，第２のｎ型ソースドレイン注入領域中に含まれるｎ型不純物を活性化して、第１，第２のｎ型ソースドレイン領域（図１(c)：２４ａ，２４ｂ参照）を形成する。一方、第１，第２のｐ型ソースドレイン注入領域中に含まれるｐ型不純物を活性化して、第１，第２のｐ型ソースドレイン領域を形成する。
【０１０４】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【０１０５】
本実施形態では、形成直後の第１のチャネル領域１３Ａ（図２(a) 参照）中におけるｐ型不純物の平均不純物濃度と、形成直後の第２のチャネル領域１３Ｂ（図２(a) 参照）中におけるｐ型不純物の平均不純物濃度とは、同じである。しかしながら、第１，第２のチャネル領域１３Ａ，１３Ｂの形成後に施される熱処理（例えば、第１，第２のｎ型ソースドレイン注入領域中に含まれるｎ型不純物、及び第１，第２のｐ型ソースドレイン注入領域中に含まれるｐ型不純物を活性化させる為の熱処理等）により、第１，第２のチャネル領域１３Ａ，１３Ｂ中に含まれるｐ型不純物が、素子分離領域１１中に拡散する。このため、製造後の第１のチャネル領域１３ａ（図４(c) 参照）中におけるｐ型不純物の平均不純物濃度は、製造後の第２のチャネル領域１３ｂ（図４(c) 参照）中におけるｐ型不純物の平均不純物濃度よりも低くなる。
【０１０６】
同様に、形成直後の第３のチャネル領域１３Ｃ（図２(a) 参照）中におけるｎ型不純物の平均不純物濃度と、形成直後の第４のチャネル領域１３Ｄ（図２(a) 参照）中におけるｎ型不純物の平均不純物濃度とは、同じである。しかしながら、第３，第４のチャネル領域１３Ｃ，１３Ｄの形成後に施される熱処理（例えば、第１，第２のｎ型ソースドレイン注入領域中に含まれるｎ型不純物、及び第１，第２のｐ型ソースドレイン注入領域中に含まれるｐ型不純物を活性化させる為の熱処理等）により、第３，第４のチャネル領域１３Ｃ，１３Ｄ中に含まれるｎ型不純物が、素子分離領域１１中に拡散する。このため、製造後の第３のチャネル領域１３ｃ（図４(c) 参照）中におけるｎ型不純物の平均不純物濃度は、製造後の第４のチャネル領域１３ｄ（図４(c) 参照）中におけるｎ型不純物の平均不純物濃度よりも低くなる。
【０１０７】
第１のＭＩＳトランジスタＴｒ１は、第１の実施形態における第１のＭＩＳトランジスタＴｒ１と同様の構成要素を備えている。但し、本実施形態では、第１のゲート電極２０Ａが、図４(c) に示すように、第３のゲート電極２０Ｃと一体に形成されているため、第１のゲート電極２０Ａの側面のうち、第３のゲート電極２０Ｃと隣接する側面以外の側面上に、第１のオフセットスペーサ３１ａを介して、第１のサイドウォール３３ａが形成されている。
【０１０８】
第２のＭＩＳトランジスタＴｒ２は、第１の実施形態における第２のＭＩＳトランジスタＴｒ２と同様の構成要素を備えている。但し、本実施形態では、第２のゲート電極２０Ｂが、図４(c) に示すように、第４のゲート電極２０Ｄと一体に形成されているため、第２のゲート電極２０Ｂの側面のうち、第４のゲート電極２０Ｄと隣接する側面以外の側面上に、第２のオフセットスペーサ３１ｂを介して、第２のサイドウォール３３ｂが形成されている。
【０１０９】
第３，第４のＭＩＳトランジスタＴｒ３，Ｔｒ４は、図４(c) に示すように、第３，第４の活性領域１０ｃ，１０ｄ上に形成された第３，第４のゲート絶縁膜１５Ｃ，１５Ｄと、第３，第４のゲート絶縁膜１５Ｃ，１５Ｄ上に形成された第３，第４のゲート電極２０Ｃ，２０Ｄと、第３，第４の活性領域１０ｃ，１０ｄにおける第３，第４のゲート電極２０Ｃ，２０Ｄの直下に形成されたｎ型の第３，第４のチャネル領域１３ｃ，１３ｄと、第３，第４のゲート電極２０Ｃ，２０Ｄの側面上に形成された第３，第４のオフセットスペーサ３１ｃ，３１ｄと、第３，第４の活性領域１０ｃ，１０ｄにおける第３，第４のゲート電極２０Ｃ，２０Ｄの側方下に形成された第１，第２のｐ型エクステンション領域と、第３，第４のゲート電極２０Ｃ，２０Ｄの側面上に第３，第４のオフセットスペーサ３１ｃ，３１ｄを介して形成された第３，第４のサイドウォール３３ｃ，３３ｄと、第３，第４の活性領域１０ｃ，１０ｄにおける第３，第４のサイドウォール３３ｃ，３３ｄの外側方下に形成された第１，第２のｐ型ソースドレイン領域とを備えている。
【０１１０】
第３，第４のゲート絶縁膜１５Ｃ，１５Ｄは、第３，第４の界面層１４ｃ，１４ｄと、第３，第４の高誘電率絶縁膜１５ｃ，１５ｄとを有する。第３，第４のゲート電極２０Ｃ，２０Ｄは、第３，第４の金属膜１９ｃ，１９ｄと、第３，第４のシリコン膜２０ｃ，２０ｄとを有する。
【０１１１】
第１のゲート絶縁膜１５Ａ中における調整用金属（例えばＬａ）の平均調整用金属濃度は、第２のゲート絶縁膜１５Ｂ中における調整用金属（例えばＬａ）の平均調整用金属濃度よりも低い。一方、第３のゲート絶縁膜１５Ｃ中における調整用金属（例えばＡｌ）の平均調整用金属濃度と、第４のゲート絶縁膜１５Ｄ中における調整用金属（例えばＡｌ）の平均調整用金属濃度とは、同じである。
【０１１２】
第１の高誘電率絶縁膜１５ａ中における調整用金属（例えばＬａ）の平均調整用金属濃度は、第２の高誘電率絶縁膜１５ｂ中における調整用金属（例えばＬａ）の平均調整用金属濃度よりも低い。一方、第３の高誘電率絶縁膜１５ｃ中における調整用金属（例えばＡｌ）の平均調整用金属濃度と、第４の高誘電率絶縁膜１５ｄ中における調整用金属（例えばＡｌ）の平均調整用金属濃度とは、同じである。
【０１１３】
第１のチャネル領域１３ａ中におけるｐ型不純物の平均不純物濃度は、第２のチャネル領域１３ｂ中におけるｐ型不純物の平均不純物濃度よりも低い。同様に、第３のチャネル領域１３ｃ中におけるｎ型不純物の平均不純物濃度は、第４のチャネル領域１３ｄ中におけるｎ型不純物の平均不純物濃度よりも低い。
【０１１４】
本実施形態によると、第１の実施形態と同様の効果を得ることができる。
【０１１５】
本実施形態では、第１，第３，第４，第２のＭＩＳトランジスタを備えた半導体装置の製造方法について説明したが、本実施形態と同様の製造方法により、第１の実施形態に係る半導体装置（即ち、第１，第２のＭＩＳトランジスタを備えた半導体装置）を製造することができる。具体的には、図２(a) における第１，第２のｎＭＩＳ領域に示す工程と同様の工程を行った後、図３(a) 〜図４(c) における第１，第２のｎＭＩＳ領域に示す工程と同様の工程を順次行うことにより、第１の実施形態に係る半導体装置を製造することができる。
【０１１６】
＜第２の実施形態の変形例＞
以下に、本発明の第２の実施形態の変形例に係る半導体装置の製造方法について、図５(a) 〜(c) を参照しながら説明する。図５(a) 〜(c) は、本発明の第２の実施形態の変形例に係る半導体装置の製造方法を工程順に示すゲート幅方向の断面図である。図５(a) 〜(c) において、第２の実施形態における構成要素と同一の構成要素には、図２(a) 〜図４(c) に示す符号と同一の符号を付す。従って、本変形例では、第２の実施形態と同様の説明を適宜省略する。
【０１１７】
まず、第２の実施形態における図２(a) 〜(c) に示す工程と同様の工程を順次行う。
【０１１８】
次に、図３(a) に示す工程と同様の工程を行う。具体的には、例えばスパッタ法により、半導体基板１０上の全面に、例えば膜厚が０．５ｎｍ〜１．５ｎｍのＬａを含む調整用金属膜１８を形成する。
【０１１９】
次に、図５(a) に示すように、例えば６５０℃，１２０秒の熱処理（第１の熱処理）を行う。
【０１２０】
これにより、調整用金属膜１８中の調整用金属（例えばＬａ）を、ゲート絶縁膜形成膜における第１の領域（特に、高誘電率絶縁膜１５における第１の活性領域１０ａ上に位置する領域）に導入して、第１の界面層１４Ａ及び調整用金属を含む第１の高誘電率絶縁膜１５ｘを有する第１のゲート絶縁膜形成膜１５Ｘを形成する。
【０１２１】
それと共に、調整用金属膜１６中の調整用金属（例えばＡｌ）を、ゲート絶縁膜形成膜における第３，第４の領域（特に、高誘電率絶縁膜１５における第３，第４の活性領域１０ｃ，１０ｄ上に位置する領域）に導入して、調整用金属を含む高誘電率絶縁膜１５ｗを形成する。
【０１２２】
それと共に、調整用金属膜１８中の調整用金属（例えばＬａ）を、ゲート絶縁膜形成膜における第２の領域（特に、高誘電率絶縁膜１５における第２の活性領域１０ｂ上に位置する領域）に導入して、調整用金属を含む高誘電率絶縁膜１５ｖを形成する。
【０１２３】
次に、図５(b) に示すように、リソグラフィにより、調整用金属膜１８上に、第１のｎＭＩＳ領域を開口し且つ第１，第２のｐＭＩＳ領域及び第２のｎＭＩＳ領域を覆うレジストＲｅ３を形成する。その後、例えばウェットエッチングにより、レジストＲｅ３をマスクとして、調整用金属膜１８における第１のゲート絶縁膜形成膜１５Ｘ上に位置する部分を除去する。
【０１２４】
その後、レジストＲｅ３を除去する。
【０１２５】
次に、図５(c) に示すように、例えば９００℃，３０秒の熱処理（第２の熱処理）を行う。
【０１２６】
これにより、調整用金属膜１６中の調整用金属（例えばＡｌ）を、ゲート絶縁膜形成膜における第３，第４の領域（特に、調整用金属を含む高誘電率絶縁膜１５ｗ）に追加導入して、第３，第４の界面層１４Ｃ，１４Ｄ及び調整用金属を含む第３の高誘電率絶縁膜１５ｚを有する第３のゲート絶縁膜形成膜１５Ｚを形成する。
【０１２７】
それと共に、調整用金属膜１８中の調整用金属（例えばＬａ）を、ゲート絶縁膜形成膜における第２の領域（特に、調整用金属を含む高誘電率絶縁膜１５ｖ）に追加導入して、第２の界面層１４Ｂ及び調整用金属を含む第２の高誘電率絶縁膜１５ｙを有する第２のゲート絶縁膜形成膜１５Ｙを形成する。
【０１２８】
次に、第２の実施形態における図４(a) 〜(c) に示す工程と同様の工程を順次行う。
【０１２９】
以上のようにして、本変形例に係る半導体装置を製造することができる。
【０１３０】
本変形例では、図５(a) に示すように、第１の熱処理により、調整用金属膜１８中の調整用金属を、ゲート絶縁膜形成膜における第１，第２の領域（特に、高誘電率絶縁膜１５における第１，第２の活性領域１０ａ，１０ｂ上に位置する領域）に導入した後、図５(c) に示すように、第２の熱処理により、調整用金属膜１８中の調整用金属を、ゲート絶縁膜形成膜における第２の領域（特に、高誘電率絶縁膜１５における第２の活性領域１０ｂ上に位置する領域）にのみ追加導入する。このため、第１の高誘電率絶縁膜１５ｘ中における調整用金属の平均調整用金属濃度を、第２の高誘電率絶縁膜１５ｙ中における調整用金属の平均調整用金属濃度よりも低くすることができ、第１のゲート絶縁膜形成膜１５Ｘ中における調整用金属の平均調整用金属濃度を、第２のゲート絶縁膜形成膜１５Ｙ中における調整用金属の平均調整用金属濃度よりも低くすることができる。
【０１３１】
本変形例によると、第２の実施形態と同様の効果を得ることができる。
【０１３２】
なお、第２の実施形態では、第１のゲート絶縁膜形成膜１５Ｘ、及び調整用金属の平均調整用金属濃度が第１のゲート絶縁膜形成膜１５Ｘよりも高い第２のゲート絶縁膜形成膜１５Ｙを形成する方法として、図３(a) 〜(b) に示すように、ゲート絶縁膜形成膜１５における第１の領域上に、第１の膜厚を有する第１の調整用金属膜１８ａを形成する一方、ゲート絶縁膜形成膜１５における第２の領域上に、第１の膜厚よりも厚い第２の膜厚を有する第２の調整用金属膜１８ｂを形成した後、図３(c) に示すように、例えば７００℃，１２０秒の熱処理を行う場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【０１３３】
第１に例えば、上述の第２の実施形態の変形例に記載の方法により、第１，第２のゲート絶縁膜形成膜を形成してもよい。
【０１３４】
第２に例えば、以下に記載の方法により、第１，第２のゲート絶縁膜形成膜を形成してもよい。
【０１３５】
まず、第２の実施形態における図２(a) 〜(b) に示す工程と同様の工程を順次行う。
【０１３６】
次に、第１，第２のｎＭＩＳ領域を開口し、且つ、第１，第２のｐＭＩＳ領域を覆うレジスト（図２(c)：Ｒｅ１参照）ではなく、第１のｎＭＩＳ領域における中央領域、及び第２のｎＭＩＳ領域を開口し、且つ、第１のｎＭＩＳ領域における周辺領域（中央領域以外の領域）、第１，第２のｐＭＩＳ領域を覆うレジストを形成する。このように、第１の活性領域と対応する領域における全領域を露出するレジスト（図２(c)：Ｒｅ１参照）ではなく、第１の活性領域と対応する領域における中央領域のみを露出するレジストを形成する。
【０１３７】
その後、保護膜１７及び調整用金属膜１６における、レジストで覆われた部分以外の部分（即ち、第１のｎＭＩＳ領域における中央領域、及び第２のｎＭＩＳ領域に形成された部分）を除去する。その後、レジストを除去する。
【０１３８】
次に、第２の実施形態における図３(a) に示す工程と同様の工程を行った後、図３(b) に示す工程（即ち、調整用金属膜１８における第１のｎ，ｐＭＩＳ領域に形成された部分を薄膜化する工程）と同様の工程を行わずに、第２の実施形態における図３(c) に示す工程（即ち、熱処理により調整用金属膜中の調整用金属を高誘電率絶縁膜に導入する工程）と同様の工程を行う。
【０１３９】
このようにすると、調整用金属膜中の調整用金属（例えばＬａ）を高誘電率絶縁膜に導入する為の熱処理時に、高誘電率絶縁膜における第１の活性領域上に位置する領域は、その中央部分のみが、調整用金属膜と接する一方、高誘電率絶縁膜における第２の活性領域上に位置する領域は、その全部分が、調整用金属膜と接する。このため、第１の高誘電率絶縁膜中における調整用金属の平均調整用金属濃度を、第２の高誘電率絶縁膜中における調整用金属の平均調整用金属濃度よりも低くすることができ、第１のゲート絶縁膜形成膜中における調整用金属の平均調整用金属濃度を、第２のゲート絶縁膜形成膜中における調整用金属の平均調整用金属濃度よりも低くすることができる。
【０１４０】
なお、第２の実施形態及びその変形例では、第３のゲート絶縁膜１５Ｃ中における調整用金属（例えばＡｌ）の平均調整用金属濃度と、第４のゲート絶縁膜１５Ｄ中における調整用金属（例えばＡｌ）の平均調整用金属濃度とを同じにする場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【０１４１】
既述の通り、第３，第４のチャネル領域１３Ｃ，１３Ｄの形成後に施される熱処理により、第３のチャネル領域１３ｃ中におけるｎ型不純物の平均不純物濃度は、第４のチャネル領域１３ｄ中におけるｎ型不純物の平均不純物濃度よりも低くなる。このため、第３のＭＩＳトランジスタＴｒ３の閾値電圧が、第４のＭＩＳトランジスタＴｒ４の閾値電圧よりも低くなる虞がある。
【０１４２】
そこで、第３のゲート絶縁膜中における調整用金属の平均調整用金属濃度を、第４のゲート絶縁膜中における調整用金属の平均調整用金属濃度よりも低くする。これにより、第３，第４のチャネル領域中におけるｎ型不純物の平均不純物濃度の差異に起因して発生する第３，第４のＭＩＳトランジスタの閾値電圧の差異を補償することができる。このため、第３，第４のＭＩＳトランジスタの閾値電圧を、所望の閾値電圧に制御することができる。
【０１４３】
なお、第１の実施形態並びに第２の実施形態及びその変形例では、第１，第２のゲート絶縁膜１５Ａ，１５Ｂに含まれる調整用金属として、Ｌａを用いる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば、Ｌａの代わりに、他のランタノイド元素又はマグネシウム（Ｍｇ）等を用いてもよい。
【０１４４】
また、第２の実施形態及びその変形例では、第３，第４のゲート絶縁膜１５Ｃ，１５Ｄに含まれる調整用金属として、Ａｌを用いる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば、Ａｌの代わりに、酸化タンタル（ＴａＯ）等を用いてもよい。
【産業上の利用可能性】
【０１４５】
以上説明したように、本発明は、第１，第２のＭＩＳトランジスタの閾値電圧を、所望の閾値電圧に制御することができるので、ゲート幅が互いに異なる第１，第２のＭＩＳトランジスタを備えた半導体装置及びその製造方法に有用である。
【符号の説明】
【０１４６】
１０ 半導体基板
１０ａ 第１の活性領域
１０ｂ 第２の活性領域
１０ｃ 第３の活性領域
１０ｄ 第４の活性領域
１１ 素子分離領域
１２ｘ 第１のｐ型ウェル領域
１２ｙ 第２のｐ型ウェル領域
１２ｚ ｎ型ウェル領域
１３Ａ，１３ａ 第１のチャネル領域
１３Ｂ，１３ｂ 第２のチャネル領域
１３Ｃ，１３ｃ 第３のチャネル領域
１３Ｄ，１３ｄ 第４のチャネル領域
１４Ａ，１４ａ 第１の界面層
１４Ｂ，１４ｂ 第２の界面層
１４Ｃ，１４ｃ 第３の界面層
１４Ｄ，１４ｄ 第４の界面層
１５ 高誘電率絶縁膜
１５ｖ 高誘電率絶縁膜
１５ｗ 高誘電率絶縁膜
１５ｘ 第１の高誘電率絶縁膜
１５ｙ 第２の高誘電率絶縁膜
１５ｚ 第３の高誘電率絶縁膜
１５Ｘ 第１のゲート絶縁膜形成膜
１５Ｙ 第２のゲート絶縁膜形成膜
１５Ｚ 第３のゲート絶縁膜形成膜
１５ａ 第１の高誘電率絶縁膜
１５ｂ 第２の高誘電率絶縁膜
１５ｃ 第３の高誘電率絶縁膜
１５ｄ 第４の高誘電率絶縁膜
１５Ａ 第１のゲート絶縁膜
１５Ｂ 第２のゲート絶縁膜
１５Ｃ 第３のゲート絶縁膜
１５Ｄ 第４のゲート絶縁膜
１６ 調整用金属膜
１７ 保護膜
１８ 調整用金属膜
１８ａ 第１の調整用金属膜
１８ｂ 第２の調整用金属膜
１９ 金属膜
２０ シリコン膜
１９ａ 第１の金属膜
１９ｂ 第２の金属膜
１９ｃ 第３の金属膜
１９ｄ 第４の金属膜
２０ａ 第１のシリコン膜
２０ｂ 第２のシリコン膜
２０ｃ 第３のシリコン膜
２０ｄ 第４のシリコン膜
２０Ａ 第１のゲート電極
２０Ｂ 第２のゲート電極
２０Ｃ 第３のゲート電極
２０Ｄ 第４のゲート電極
２１ａ，３１ａ 第１のオフセットスペーサ
２１ｂ，３１ｂ 第２のオフセットスペーサ
３１ｃ 第３のオフセットスペーサ
３１ｄ 第４のオフセットスペーサ
２２ａ 第１のｎ型エクステンション領域
２２ｂ 第２のｎ型エクステンション領域
２３ａ，３３ａ 第１のサイドウォール
２３ｂ，３３ｂ 第２のサイドウォール
３３ｃ 第３のサイドウォール
３３ｄ 第４のサイドウォール
２４ａ 第１のｎ型ソースドレイン領域
２４ｂ 第２のｎ型ソースドレイン領域
Ｒｅ１〜Ｒｅ３ レジスト
Ｗ１ 第１のゲート幅
Ｗ２ 第２のゲート幅
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ゲート幅が互いに異なり、且つ、調整用金属を含むゲート絶縁膜を有するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＬＳＩの微細化のために、ゲート絶縁膜の薄膜化が要求されている。このため、近年、ゲート絶縁膜として、例えばハフニウム（Ｈｆ）系酸化膜等の高誘電率絶縁膜を適用することが検討されている。これにより、ゲート絶縁膜の物理的な膜厚を厚くしてリーク電流を抑制しつつ、ゲート絶縁膜の電気的な膜厚を薄くすることができる。
【０００３】
しかしながら、ゲート絶縁膜として高誘電率絶縁膜を用い、ゲート電極として従来のポリシリコン膜を用いた場合、フェルミレベルピニングと呼ばれる現象により、ＭＩＳＦＥＴ（以下、ＭＩＳトランジスタという）の閾値電圧が高くなるという短所がある。また、この場合、ゲート電極の空乏化と呼ばれる現象により、ゲート容量が小さくなり、ゲート電極下に高い電界を印加することができず、ＭＩＳトランジスタの駆動能力が低下するという短所もある。
【０００４】
そこで、ゲート電極として、従来のポリシリコン膜に代わって、金属膜を用いる技術が提案されている。ゲート絶縁膜として高誘電率絶縁膜を用い、ゲート電極として金属膜を用いた場合、ｎ型ＭＩＳトランジスタの閾値電圧とｐ型ＭＩＳトランジスタの閾値電圧とを、それぞれ、互いに独立して制御する必要がある。
【０００５】
そこで、ｎ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタの実効仕事関数を、バンドエッジ側へシフトさせて、ｎ型ＭＯＳトランジスタの閾値電圧を低くする為に、ゲート絶縁膜として、例えばランタン（Ｌａ）を含むＨｆ系酸化膜を用いる技術が提案されている（例えば特許文献１参照）。ゲート絶縁膜として、Ｌａを含むＨｆ系酸化膜を用いることにより、ｎ型ＭＯＳトランジスタの実効仕事関数を、バンドエッジ側へシフトさせることができるのは、次のような理由による。Ｈｆ系酸化膜にＬａを含ませると、フラットバンド電圧がマイナス側へシフトするため、ｎ型ＭＯＳトランジスタの実効仕事関数をバンドエッジ側へシフトさせることができる。
【０００６】
以下、従来の半導体装置の構成について、図６を参照しながら説明する。図６は、従来の半導体装置の構成を示すゲート長方向の断面図である。
【０００７】
図６に示す従来の半導体装置は、ｎ型ＭＯＳトランジスタｎＴｒ１と、ｐ型ＭＯＳトランジスタｐＴｒとを備えている。
【０００８】
図６に示すように、シリコン基板１０１の上部には、素子分離領域１０２が形成されている。シリコン基板１０１における第１のＮＭＯＳ領域には、Ｐウェル拡散層１０３が形成されている。一方、シリコン基板１０１におけるＰＭＯＳ領域には、Ｎウェル拡散層１０４が形成されている。
【０００９】
シリコン基板１０１における第１のＮＭＯＳ領域上には、ゲート絶縁膜１１７ａ及びゲート電極１１６ａが順次形成されている。一方、シリコン基板１０１におけるＰＭＯＳ領域上には、ゲート絶縁膜１１７ｂ、ＳｉＮ膜１０９ｂ、Ｌａ（Ｏ）膜１１１ｂ及びゲート電極１１６ｂが順次形成されている。
【００１０】
ゲート電極１１６ａ，１１６ｂの側面上には、ＳｉＮ膜１１８ａ，１１８ｂ及びＴＥＯＳ膜１１９ａ，１１９ｂが順次形成されている。シリコン基板１０１におけるゲート電極１１６ａ，１１６ｂの側方下には、ソース・ドレイン拡散層１２０ａ，１２０ｂが形成されている。
【００１１】
ゲート絶縁膜１１７ａは、シリコン酸化膜１０５ａ及び高誘電率ゲート絶縁膜（Ｌａを含むＨｆＳｉＯ膜）１０６ａを有する。一方、ゲート絶縁膜１１７ｂは、シリコン酸化膜１０５ｂ及びＬａを含まないＨｆＳｉＯＮ膜１１０ｂを有する。
【００１２】
ゲート電極１１６ａは、ＷＳｉ膜１１４ａ、バリアメタル１１３ａ及びドープト多結晶シリコン膜１１５ａを有する。一方、ゲート電極１１６ｂは、Ｗ膜１１２ｂ、バリアメタル１１３ｂ及びドープト多結晶シリコン膜１１５ｂを有する。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００９−１９４３５２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、従来の半導体装置の製造方法を用いて、ゲート幅が互いに異なるｎ型ＭＯＳトランジスタと、ｐ型ＭＯＳトランジスタとを備えた半導体装置を製造した場合、以下に示す問題がある。この問題について、図７を参照しながら説明する。図７は、従来の半導体装置の構成を示すゲート幅方向の断面図である。図７において、図６に示す構成要素と同様の構成要素には、図６に示す符号と同一の符号を付す。従って、図７の説明では、図６の説明と同様の説明を適宜省略する。
【００１５】
図７に示す従来の半導体装置は、ｎ型ＭＯＳトランジスタｎＴｒ２，ｎＴｒ１と、ｐ型ＭＯＳトランジスタｐＴｒとを備えている。ｎ型ＭＯＳトランジスタｎＴｒ２のゲート幅ＷTr2は、ｎ型ＭＯＳトランジスタｎＴｒ１のゲート幅ＷTr1よりも小さい（ＷTr2＜ＷTr1）。
【００１６】
図７に示す半導体装置は、図６に示す半導体装置と同様の構成要素に加えて、さらに、以下の構成要素を備えている。
【００１７】
シリコン基板１０１における第２のＮＭＯＳ領域上には、ゲート絶縁膜１１７ｃ及びゲート電極１１６ｃが順次形成されている。ゲート電極１１６ｃの側面上には、ＳｉＮ膜１１８ｃ及びＴＥＯＳ膜１１９ｃが順次形成されている。図７に示す図は、ゲート幅方向の断面図であり、ゲート長方向の断面図ではないため、図７には図示されないが、シリコン基板１０１におけるゲート電極１１６ｃの側方下には、ソース・ドレイン拡散層が形成されている。
【００１８】
ゲート絶縁膜１１７ｃは、シリコン酸化膜１０５ｃ及び高誘電率ゲート絶縁膜（Ｌａを含むＨｆＳｉＯ膜）１０６ｃを有する。ゲート電極１１６ｃは、ＷＳｉ膜１１４ｃ、バリアメタル１１３ｃ及びドープト多結晶シリコン膜１１５ｃを有する。
【００１９】
図６において符号の付与が省略されているが、シリコン基板１０１における第２，第１のＮＭＯＳ，ＰＭＯＳ領域には、素子分離領域１０２に囲まれた活性領域１０１ｃ，１０１ａ，１０１ｂが形成されている。
【００２０】
図６において図示が省略されているが、ｎ型ＭＯＳトランジスタｎＴｒ１，ｎＴｒ２の閾値電圧を制御する為に、活性領域１０１ｃ，１０１ａにおけるゲート電極１１６ｃ，１１６ａの直下には、例えばボロン（Ｂ）等のｐ型不純物を含むｐ型のチャネル領域１２１ｃ，１２１ａが形成されている。一方、ｐ型ＭＯＳトランジスタｐＴｒの閾値電圧を制御する為に、活性領域１０１ｂにおけるゲート電極１１６ｂの直下には、ｎ型不純物を含むｎ型のチャネル領域１２１ｂが形成されている。
【００２１】
チャネル領域１２１ｃとチャネル領域１２１ａとは、同一の工程で形成されるため、形成直後のチャネル領域１２１ｃ中におけるｐ型不純物の平均不純物濃度Ｘ121cと、形成直後のチャネル領域１２１ａ中におけるｐ型不純物の平均不純物濃度Ｘ121aとは、同じである（Ｘ121c＝Ｘ121a）。
【００２２】
しかしながら、チャネル領域１２１ｃ，１２１ａの形成後に施される熱処理により、チャネル領域１２１ｃ，１２１ａ中に含まれるｐ型不純物が、素子分離領域１０２中に拡散する。
【００２３】
上述の通り、チャネル領域１２１ｃとチャネル領域１２１ａとは、同一の工程で形成されるため、形成後に施される熱処理の回数及び条件等は、チャネル領域１２１ｃとチャネル領域１２１ａとで同じである。このため、チャネル領域１２１ｃ中から素子分離領域１０２中に拡散するｐ型不純物の拡散量Ｍ121cと、チャネル領域１２１ａ中から素子分離領域１０２中に拡散するｐ型不純物の拡散量Ｍ121aとは、同じである（Ｍ121c＝Ｍ121a）。
【００２４】
ゲート幅ＷTr2は、ゲート幅ＷTr1よりも小さい（ＷTr2＜ＷTr1）ため、チャネル領域１２１ｃのチャネル幅は、チャネル領域１２１ａのチャネル幅よりも小さい。このため、チャネル領域１２１ｃにおける拡散量Ｍ121cが占める割合は、比較的大きい一方、チャネル領域１２１ａにおける拡散量Ｍ121aが占める割合は、比較的小さい。
【００２５】
チャネル領域１２１ｃにおける拡散量Ｍ121cが占める割合は、比較的大きいため、製造後のチャネル領域１２１ｃ中におけるｐ型不純物の平均不純物濃度Ｙ121cは、形成直後のチャネル領域１２１ｃ中におけるｐ型不純物の平均不純物濃度Ｘ121cよりも、顕著に低くなる（Ｙ121c＜Ｘ121c）。
【００２６】
一方、チャネル領域１２１ａにおける拡散量Ｍ121aが占める割合は、比較的小さいため、製造後のチャネル領域１２１ａ中におけるｐ型不純物の平均不純物濃度Ｙ121aは、形成直後のチャネル領域１２１ａ中におけるｐ型不純物の平均不純物濃度Ｘ121aよりも、顕著に低くなることはなく、平均不純物濃度Ｙ121aは、平均不純物濃度Ｘ121aと実質的に同じである（Ｙ121a＝Ｘ121a）。
【００２７】
従って、製造後のチャネル領域１２１ｃ中におけるｐ型不純物の平均不純物濃度Ｙ121cは、製造後のチャネル領域１２１ａ中におけるｐ型不純物の平均不純物濃度Ｙ121aよりも低くなる（Ｙ121c＜Ｙ121a）。一般に、チャネル領域中におけるｐ型不純物の平均不純物濃度が低くなるに連れて、ｎ型ＭＯＳトランジスタの閾値電圧が低くなる。このため、ｎ型ＭＯＳトランジスタｎＴｒ２の閾値電圧は、ｎ型ＭＯＳトランジスタｎＴｒ１の閾値電圧よりも低くなる。
【００２８】
このように、従来では、チャネル幅が小さくなるに連れて、製造後のチャネル領域中におけるｐ型不純物の平均不純物濃度が、形成直後のチャネル領域中におけるｐ型不純物の平均不純物濃度よりも低くなるため、ｎ型ＭＯＳトランジスタの閾値電圧が低下する。即ち、ゲート幅が小さくなるに連れてＭＯＳトランジスタの閾値電圧が低下する逆ナローチャネル効果が発生する。
【００２９】
以上のように、従来では、高誘電率ゲート絶縁膜１０６ｃ，１０６ａとして、Ｌａを含むＨｆＳｉＯ膜を用いることにより、ｎ型ＭＯＳトランジスタｎＴｒ２，ｎＴｒ１の閾値電圧を低くする。一方、チャネル幅の大きいチャネル領域１２１ａ中におけるｐ型不純物の平均不純物濃度は、製造後が形成直後と実質的に同じになるものの、チャネル幅の小さいチャネル領域１２１ｃ中におけるｐ型不純物の平均不純物濃度は、製造後が形成直後よりも低くなるため、ｎ型ＭＯＳトランジスタｎＴｒ２の閾値電圧が、ｎ型ＭＯＳトランジスタｎＴｒ１の閾値電圧よりも低くなる。
【００３０】
このため、従来では、ゲート幅ＷTr1の大きいｎ型ＭＯＳトランジスタｎＴｒ１の閾値電圧を低くして、所望の閾値電圧にすることは可能なものの、ゲート幅ＷTr2の小さいｎ型ＭＯＳトランジスタｎＴｒ２の閾値電圧が低くなり過ぎて、所望の閾値電圧よりも低くなり、所望の閾値電圧にすることができないという問題がある。
【００３１】
前記に鑑み、本発明の目的は、ゲート幅が互いに異なる第１，第２のＭＩＳトランジスタを備えた半導体装置において、第１，第２のＭＩＳトランジスタの閾値電圧を、所望の閾値電圧に制御することである。
【課題を解決するための手段】
【００３２】
前記の目的を達成するため、本発明に係る半導体装置は、第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタを備えた半導体装置であって、第１のＭＩＳトランジスタは、半導体基板における第１の活性領域上に形成され、第１の高誘電率絶縁膜を有する第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１のゲート電極とを備え、第２のＭＩＳトランジスタは、半導体基板における第２の活性領域上に形成され、第２の高誘電率絶縁膜を有する第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２のゲート電極とを備え、第１のゲート絶縁膜及び第２のゲート絶縁膜は、それぞれ調整用金属を含み、第１のＭＩＳトランジスタの第１のゲート幅は、第２のＭＩＳトランジスタの第２のゲート幅よりも小さく、第１のゲート絶縁膜中における調整用金属の平均調整用金属濃度は、第２のゲート絶縁膜中における調整用金属の平均調整用金属濃度に比べて低いことを特徴とし、第１の活性領域における第１のゲート電極の直下に形成された第１の不純物を含む第１のチャネル領域と、第２の活性領域における第２のゲート電極の直下に形成された第２の不純物を含む第２のチャネル領域とを備え、第１のチャネル領域中における第１の不純物の平均不純物濃度は、第２のチャネル領域中における第２の不純物の平均不純物濃度に比べて低いことが好ましい。
【００３３】
本発明に係る半導体装置によると、第１のゲート絶縁膜中における調整用金属（例えばＬａ）の平均調整用金属濃度を、第２のゲート絶縁膜中における調整用金属（例えばＬａ）の平均調整用金属濃度よりも低くする。これにより、第１のＭＩＳトランジスタの実効仕事関数を、ミッドギャップ寄りの実効仕事関数にする一方、第２のＭＩＳトランジスタの実効仕事関数を、バンドエッジ寄りの実効仕事関数にして、第１のＭＩＳトランジスタの閾値電圧を、第２のＭＩＳトランジスタの閾値電圧よりも、高くすることができる。
【００３４】
このため、第１，第２のチャネル領域の形成後に施される熱処理によって、製造後の第１のチャネル領域中における第１の不純物（例えばｐ型不純物）の平均不純物濃度が、製造後の第２のチャネル領域中における第２の不純物（例えばｐ型不純物）の平均不純物濃度よりも低くなることにより、第１のＭＩＳトランジスタの閾値電圧が、第２のＭＩＳトランジスタの閾値電圧よりも、低くなることがあっても、上述の通り、第１のＭＩＳトランジスタの閾値電圧を、第２のＭＩＳトランジスタの閾値電圧よりも、高くすることができる。このため、総合的には、第１のＭＩＳトランジスタの閾値電圧と、第２のＭＩＳトランジスタの閾値電圧とを、同じにすることができる。
【００３５】
このように、第１のゲート絶縁膜中における調整用金属の平均調整用金属濃度を、第２のゲート絶縁膜中における調整用金属の平均調整用金属濃度よりも低くすることにより、第１，第２のチャネル領域中における第１，第２の不純物の平均不純物濃度の差異に起因して発生する第１，第２のＭＩＳトランジスタの閾値電圧の差異を補償することができる。従って、第１，第２のＭＩＳトランジスタの閾値電圧を、所望の閾値電圧に制御することができる。
【００３６】
本発明に係る半導体装置において、第１のゲート幅は、１００ｎｍ以下であり、第２のゲート幅は、２００ｎｍ以上であることが好ましい。
【００３７】
本発明に係る半導体装置において、第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタは、ｎ型ＭＩＳトランジスタであり、調整用金属は、ランタンであることが好ましい。
【００３８】
本発明に係る半導体装置において、第１の高誘電率絶縁膜中における調整用金属の平均調整用金属濃度は、第２の高誘電率絶縁膜中における調整用金属の平均調整用金属濃度に比べて低いことが好ましい。
【００３９】
本発明に係る半導体装置において、第１のゲート絶縁膜は、第１の活性領域上に形成された第１の界面層と、第１の界面層上に形成された第１の高誘電率絶縁膜とからなり、第２のゲート絶縁膜は、第２の活性領域上に形成された第２の界面層と、第２の界面層上に形成された第２の高誘電率絶縁膜とからなることが好ましい。
【００４０】
本発明に係る半導体装置において、第１の界面層及び第２の界面層は、シリコン酸化膜からなることが好ましい。
【００４１】
本発明に係る半導体装置において、第１の高誘電率絶縁膜及び第２の高誘電率絶縁膜は、比誘電率が１０以上の金属酸化物からなることが好ましい。
【００４２】
本発明に係る半導体装置において、第１のゲート電極は、第１のゲート絶縁膜上に形成された第１の金属膜と、第１の金属膜上に形成された第１のシリコン膜とからなり、第２のゲート電極は、第２のゲート絶縁膜上に形成された第２の金属膜と、第２の金属膜上に形成された第２のシリコン膜とからなることが好ましい。
【００４３】
前記の目的を達成するため、本発明に係る半導体装置の製造方法は、半導体基板における第１の活性領域上に形成された第１のゲート絶縁膜及び第１のゲート電極を有する第１のＭＩＳトランジスタと、半導体基板における第２の活性領域上に形成された第２のゲート絶縁膜及び第２のゲート電極を有する第２のＭＩＳトランジスタとを備えた半導体装置の製造方法であって、第１の活性領域及び第２の活性領域の上に、高誘電率絶縁膜を有するゲート絶縁膜形成膜を形成する工程（ａ）と、ゲート絶縁膜形成膜における第１の活性領域上に位置する第１の領域に調整用金属を導入して第１のゲート絶縁膜形成膜を形成する一方、ゲート絶縁膜形成膜における第２の活性領域上に位置する第２の領域に調整用金属を導入して第２のゲート絶縁膜形成膜を形成する工程（ｂ）と、第１のゲート絶縁膜形成膜及び第２のゲート絶縁膜形成膜の上に、ゲート電極形成膜を形成する工程（ｃ）と、ゲート電極形成膜、第１のゲート絶縁膜形成膜及び第２のゲート絶縁膜形成膜をパターニングして、第１の活性領域上に第１のゲート絶縁膜形成膜からなる第１のゲート絶縁膜及びゲート電極形成膜からなる第１のゲート電極を形成する一方、第２の活性領域上に第２のゲート絶縁膜形成膜からなる第２のゲート絶縁膜及びゲート電極形成膜からなる第２のゲート電極を形成する工程（ｄ）とを備え、第１のＭＩＳトランジスタの第１のゲート幅は、第２のＭＩＳトランジスタの第２のゲート幅よりも小さく、工程（ｂ）では、第１のゲート絶縁膜形成膜中における調整用金属の平均調整用金属濃度が、第２のゲート絶縁膜形成膜中における調整用金属の平均調整用金属濃度に比べて低くなるように、第１のゲート絶縁膜形成膜及び第２のゲート絶縁膜形成膜を形成することを特徴とする。
【００４４】
本発明に係る半導体装置の製造方法によると、第１のゲート絶縁膜形成膜中における調整用金属（例えばＬａ）の平均調整用金属濃度を、第２のゲート絶縁膜形成膜中における調整用金属の平均調整用金属濃度よりも低くする。これにより、第１のＭＩＳトランジスタの実効仕事関数を、ミッドギャップ寄りの実効仕事関数にする一方、第２のＭＩＳトランジスタの実効仕事関数を、バンドエッジ寄りの実効仕事関数にして、第１のＭＩＳトランジスタの閾値電圧を、第２のＭＩＳトランジスタの閾値電圧よりも、高くすることができる。
【００４５】
このため、第１，第２のチャネル領域の形成後に施される熱処理によって、製造後の第１のチャネル領域中における第１の不純物（例えばｐ型不純物）の平均不純物濃度が、製造後の第２のチャネル領域中における第２の不純物（例えばｐ型不純物）の平均不純物濃度よりも低くなることにより、第１のＭＩＳトランジスタの閾値電圧が、第２のＭＩＳトランジスタの閾値電圧よりも、低くなることがあっても、上述の通り、第１のＭＩＳトランジスタの閾値電圧を、第２のＭＩＳトランジスタの閾値電圧よりも、高くすることができる。このため、総合的には、第１のＭＩＳトランジスタの閾値電圧と、第２のＭＩＳトランジスタの閾値電圧とを、同じにすることができる。
【００４６】
このように、第１のゲート絶縁膜形成膜中における調整用金属の平均調整用金属濃度を、第２のゲート絶縁膜形成膜中における調整用金属の平均調整用金属濃度よりも低くすることにより、第１，第２のチャネル領域中における第１，第２の不純物の平均不純物濃度の差異に起因して発生する第１，第２のＭＩＳトランジスタの閾値電圧の差異を補償することができる。従って、第１，第２のＭＩＳトランジスタの閾値電圧を、所望の閾値電圧に制御することができる。
【００４７】
本発明に係る半導体装置の製造方法において、工程（ｂ）は、ゲート絶縁膜形成膜における第１の領域上に、第１の膜厚を有し且つ調整用金属を含む第１の調整用金属膜を形成する工程（ｂ１）と、ゲート絶縁膜形成膜における第２の領域上に、第２の膜厚を有し且つ調整用金属を含む第２の調整用金属膜を形成する工程（ｂ２）と、工程（ｂ１）及び工程（ｂ２）の後に、熱処理により第１の調整用金属膜中の調整用金属をゲート絶縁膜形成膜における第１の領域に導入して第１のゲート絶縁膜形成膜を形成すると共に、第２の調整用金属膜中の調整用金属をゲート絶縁膜形成膜における第２の領域に導入して第２のゲート絶縁膜形成膜を形成する工程（ｂ３）とを備え、第１の膜厚は、第２の膜厚に比べて薄いことが好ましい。
【００４８】
本発明に係る半導体装置の製造方法において、工程（ｂ）は、ゲート絶縁膜形成膜上に、調整用金属を含む調整用金属膜を形成する工程（ｂ１）と、工程（ｂ１）の後に、第１の熱処理により調整用金属膜中の調整用金属をゲート絶縁膜形成膜における第１の領域に導入して第１のゲート絶縁膜形成膜を形成すると共に、調整用金属膜中の調整用金属をゲート絶縁膜形成膜における第２の領域に導入する工程（ｂ２）と、工程（ｂ２）の後に、調整用金属膜における第１のゲート絶縁膜形成膜上に位置する部分を除去する工程（ｂ３）と、工程（ｂ３）の後に、第２の熱処理により調整用金属膜中の調整用金属をゲート絶縁膜形成膜における第２の領域に追加導入して第２のゲート絶縁膜形成膜を形成する工程（ｂ４）とを備えていることが好ましい。
【発明の効果】
【００４９】
本発明に係る半導体装置及びその製造方法によると、第１のゲート絶縁膜中における調整用金属の平均調整用金属濃度を、第２のゲート絶縁膜中における調整用金属の平均調整用金属濃度よりも低くすることにより、第１，第２のチャネル領域中における第１，第２の不純物の平均不純物濃度の差異に起因して発生する第１，第２のＭＩＳトランジスタの閾値電圧の差異を補償することができる。従って、第１，第２のＭＩＳトランジスタの閾値電圧を、所望の閾値電圧に制御することができる。
【図面の簡単な説明】
【００５０】
【図１】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の構成を示す図であり、(a) は平面図であり、(b) は(a) に示すIb-Ib線における断面図（ゲート幅方向の断面図）であり、(c) は(a) に示すIc-Ic線における断面図（ゲート長方向の断面図）である。
【図２】(a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の断面図である。
【図３】(a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の断面図である。
【図４】(a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の断面図である。
【図５】(a) 〜(c) は、本発明の第２の実施形態の変形例に係る半導体装置の製造方法を工程順に示すゲート幅方向の断面図である。
【図６】従来の半導体装置の構成を示すゲート長方向の断面図である。
【図７】従来の半導体装置の構成を示すゲート幅方向の断面図である。
【発明を実施するための形態】
【００５１】
以下に、本発明の各実施形態について図面を参照しながら説明する。
【００５２】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置について、図１(a) 〜(c) を参照しながら説明する。図１(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の構成を示す図であり、図１(a) は平面図であり、図１(b) は図１(a) に示すIb-Ib線における断面図（ゲート幅方向の断面図）であり、図１(c) は図１(a) に示すIc-Ic線における断面図（ゲート長方向の断面図）である。図１(a) において、簡略的に図示する為に、素子分離領域１１に囲まれた第１，第２の活性領域、及び第１，第２のゲート電極のみを図示する。図１(a) 〜(c) 、及び後述の図２(a) 〜図５(c) において、「第１のｎＭＩＳ領域」とは、ｎ型の第１のＭＩＳトランジスタが形成される領域をいう。「第２のｎＭＩＳ領域」とは、ｎ型の第２のＭＩＳトランジスタが形成される領域をいう。第１のＭＩＳトランジスタは、例えばＳＲＡＭ（Static Random Access Memory）に用いられるトランジスタである。第２のＭＩＳトランジスタは、例えばロジック回路に用いられるトランジスタである。
【００５３】
図１(a) 〜(c) に示すように、本実施形態に係る半導体装置は、第１のＭＩＳトランジスタＴｒ１と、第２のＭＩＳトランジスタＴｒ２とを備えている。
【００５４】
図１(a) に示すように、半導体基板における第１のｎＭＩＳ領域には、素子分離領域１１に囲まれた第１の活性領域１０ａが形成されている。半導体基板における第２のｎＭＩＳ領域には、素子分離領域１１に囲まれた第２の活性領域１０ｂが形成されている。第１の活性領域１０ａ上には、第１のゲート絶縁膜（図１(b),(c)：１５Ａ参照）及び第１のゲート電極２０Ａが順次形成されている。第２の活性領域１０ｂ上には、第２のゲート絶縁膜（図１(b),(c)：１５Ｂ参照）及び第２のゲート電極２０Ｂが順次形成されている。
【００５５】
第１のＭＩＳトランジスタＴｒ１の第１のゲート幅Ｗ１は、第２のＭＩＳトランジスタＴｒ２の第２のゲート幅Ｗ２よりも小さい（Ｗ１＜Ｗ２）。第１のゲート幅Ｗ１は、例えば１００ｎｍ以下である。第２のゲート幅Ｗ２は、例えば２００ｎｍ以上である。ここで、「第１，第２のゲート幅Ｗ１，Ｗ２」とは、第１，第２の活性領域１０ａ，１０ｂのゲート幅方向の幅をいう。
【００５６】
図１(b) 〜(c) に示すように、半導体基板１０には、ｐ型ウェル領域１２が形成されている。
【００５７】
第１のＭＩＳトランジスタＴｒ１は、図１(b) 〜(c) に示すように、第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１５Ａと、第１のゲート絶縁膜１５Ａ上に形成された第１のゲート電極２０Ａと、第１の活性領域１０ａにおける第１のゲート電極２０Ａの直下に形成されたｐ型の第１のチャネル領域１３ａと、第１のゲート電極２０Ａの側面上に形成された第１のオフセットスペーサ２１ａと、第１の活性領域１０ａにおける第１のゲート電極２０Ａの側方下に形成された第１のｎ型エクステンション領域２２ａ（特に、図１(c) 参照）と、第１のゲート電極２０Ａの側面上に第１のオフセットスペーサ２１ａを介して形成された第１のサイドウォール２３ａと、第１の活性領域１０ａにおける第１のサイドウォール２３ａの外側方下に形成された第１のｎ型ソースドレイン領域２４ａ（特に、図１(c) 参照）とを備えている。
【００５８】
第２のＭＩＳトランジスタＴｒ２は、図１(b) 〜(c) に示すように、第２の活性領域１０ｂ上に形成された第２のゲート絶縁膜１５Ｂと、第２のゲート絶縁膜１５Ｂ上に形成された第２のゲート電極２０Ｂと、第２の活性領域１０ｂにおける第２のゲート電極２０Ｂの直下に形成されたｐ型の第２のチャネル領域１３ｂと、第２のゲート電極２０Ｂの側面上に形成された第２のオフセットスペーサ２１ｂと、第２の活性領域１０ｂにおける第２のゲート電極２０Ｂの側方下に形成された第２のｎ型エクステンション領域２２ｂ（特に、図１(c) 参照）と、第２のゲート電極２０Ｂの側面上に第２のオフセットスペーサ２１ｂを介して形成された第２のサイドウォール２３ｂと、第２の活性領域１０ｂにおける第２のサイドウォール２３ｂの外側方下に形成された第２のｎ型ソースドレイン領域２４ｂ（特に、図１(c) 参照）とを備えている。
【００５９】
第１のチャネル領域１３ａは、第１の不純物（例えばｐ型不純物）を含む。第２のチャネル領域１３ｂは、第２の不純物（例えばｐ型不純物）を含む。第１のチャネル領域１３ａ中におけるｐ型不純物の平均不純物濃度は、第２のチャネル領域１３ｂ中におけるｐ型不純物の平均不純物濃度よりも低い。なお、後述の第２の実施形態にも記載の通り、形成直後の第１のチャネル領域（図２(a)：１３Ａ参照）中におけるｐ型不純物の平均不純物濃度と、形成直後の第２のチャネル領域（図２(a)：１３Ｂ参照）中におけるｐ型不純物の平均不純物濃度とは、同じである。しかしながら、第１，第２のチャネル領域の形成後に施される熱処理（例えば、第１，第２のｎ型ソースドレイン注入領域中に含まれるｎ型不純物を活性化させる為の熱処理等）により、第１，第２のチャネル領域中に含まれるｐ型不純物が、素子分離領域１１中に拡散する。このため、製造後の第１のチャネル領域１３ａ中におけるｐ型不純物の平均不純物濃度は、製造後の第２のチャネル領域１３ｂ中におけるｐ型不純物の平均不純物濃度よりも低くなる。
【００６０】
第１，第２のゲート絶縁膜１５Ａ，１５Ｂは、それぞれ調整用金属（例えばＬａ）を含む。第１のゲート絶縁膜１５Ａ中における調整用金属の平均調整用金属濃度は、第２のゲート絶縁膜１５Ｂ中における調整用金属の平均調整用金属濃度よりも低い。
【００６１】
第１のゲート絶縁膜１５Ａは、第１の界面層１４ａと、調整用金属を含む第１の高誘電率絶縁膜１５ａとを有する。第２のゲート絶縁膜１５Ｂは、第２の界面層１４ｂと、調整用金属を含む第２の高誘電率絶縁膜１５ｂとを有する。第１の高誘電率絶縁膜１５ａ中における調整用金属の平均調整用金属濃度は、第２の高誘電率絶縁膜１５ｂ中における調整用金属の平均調整用金属濃度よりも低い。具体的には、第１の高誘電率絶縁膜１５ａ中におけるＬａの平均Ｌａ濃度は、例えば２０％以下である。第２の高誘電率絶縁膜１５ｂ中におけるＬａの平均Ｌａ濃度は、例えば２５％である。
【００６２】
第１，第２の高誘電率絶縁膜１５ａ，１５ｂは、例えば比誘電率が１０以上の金属酸化物からなり、具体的には例えば、Ｌａを含むＨｆＳｉＯからなる。第１，第２の界面層１４ａ，１４ｂは、例えばシリコン酸化膜からなる。
【００６３】
第１のゲート電極２０Ａは、第１の金属膜１９ａと、第１のシリコン膜２０ａとを有する。第２のゲート電極２０Ｂは、第２の金属膜１９ｂと、第２のシリコン膜２０ｂとを有する。
【００６４】
本実施形態によると、第１のゲート絶縁膜１５Ａ中における調整用金属（例えばＬａ）の平均調整用金属濃度を、第２のゲート絶縁膜１５Ｂ中における調整用金属（例えばＬａ）の平均調整用金属濃度よりも低くする。これにより、第１のＭＩＳトランジスタＴｒ１の実効仕事関数を、ミッドギャップ寄りの実効仕事関数にする一方、第２のＭＩＳトランジスタＴｒ２の実効仕事関数を、バンドエッジ寄りの実効仕事関数にして、第１のＭＩＳトランジスタＴｒ１の閾値電圧を、第２のＭＩＳトランジスタＴｒ２の閾値電圧よりも、高くすることができる。
【００６５】
このため、第１，第２のチャネル領域の形成後に施される熱処理によって、製造後の第１のチャネル領域１３ａ中におけるｐ型不純物の平均不純物濃度が、製造後の第２のチャネル領域１３ｂ中におけるｐ型不純物の平均不純物濃度よりも低くなることにより、第１のＭＩＳトランジスタＴｒ１の閾値電圧が、第２のＭＩＳトランジスタＴｒ２の閾値電圧よりも、低くなることがあっても、上述の通り、第１のＭＩＳトランジスタＴｒ１の閾値電圧を、第２のＭＩＳトランジスタＴｒ２の閾値電圧よりも、高くすることができる。このため、総合的には、第１のＭＩＳトランジスタＴｒ１の閾値電圧と、第２のＭＩＳトランジスタＴｒ２の閾値電圧とを、同じにすることができる。
【００６６】
このように、第１のゲート絶縁膜１５Ａ中における調整用金属の平均調整用金属濃度を、第２のゲート絶縁膜１５Ｂ中における調整用金属の平均調整用金属濃度よりも低くすることにより、第１，第２のチャネル領域１３ａ，１３ｂ中におけるｐ型不純物の平均不純物濃度の差異に起因して発生する第１，第２のＭＩＳトランジスタＴｒ１，Ｔｒ２の閾値電圧の差異を補償することができる。従って、第１，第２のＭＩＳトランジスタＴｒ１，Ｔｒ２の閾値電圧を、所望の閾値電圧に制御することができる。
【００６７】
このため、ＬＳＩの高集積化に伴い、逆ナローチャネル効果が発生する（即ち、ＭＩＳトランジスタのゲート幅が小さくなるに連れてＭＩＳトランジスタの閾値電圧が低下する）ことがあっても、ゲート絶縁膜中における調整用金属の平均調整用金属濃度を低くすることにより、逆ナローチャネル効果に起因するＭＩＳトランジスタの閾値電圧の低下を補償することができる。このため、ＭＩＳトランジスタの閾値電圧を、所望の閾値電圧に制御しながら、ＬＳＩを高集積化することができるので、ＬＳＩの高集積化を加速することができる。
【００６８】
例えば、第１のＭＩＳトランジスタＴｒ１を、ＳＲＡＭ等のメモリを構成するトランジスタとして用いた場合、第１のＭＩＳトランジスタＴｒ１の閾値電圧を、所望の閾値電圧に制御しながら、メモリを高集積化することができるので、メモリの高集積化を加速することができる。
【００６９】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図２(a) 〜(c) 、図３(a) 〜(c) 及び図４(a) 〜(c) を参照しながら説明する。図２(a) 〜図４(c) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の断面図である。図２(a) 〜図４(c) において、左側から順に、第１のｎＭＩＳ領域、第１のｐＭＩＳ領域、第２のｐＭＩＳ領域及び第２のｎＭＩＳ領域を示す。図２(a) 〜図４(c) において、「第１のｐＭＩＳ領域」とは、ｐ型の第３のＭＩＳトランジスタが形成される領域をいう。「第２のｐＭＩＳ領域」とは、ｐ型の第４のＭＩＳトランジスタが形成される領域をいう。第１，第３のＭＩＳトランジスタは、例えばＳＲＡＭに用いられるトランジスタである。第２，第４のＭＩＳトランジスタは、例えばロジック回路に用いられるトランジスタである。また、図２(a) 〜図４(c) において、第１の実施形態における構成要素と同一の構成要素には、図１(a) 〜(c) に示す符号と同一の符号を付す。
【００７０】
まず、図２(a) に示すように、例えばＳＴＩ（Shallow Trench Isolation）法により、例えばシリコン（Ｓｉ）からなる半導体基板１０の上部に、例えば深さが２００ｎｍ〜４００ｎｍのトレンチ内に例えばシリコン酸化膜（ＳｉＯ2膜）が埋め込まれた素子分離領域１１を選択的に形成する。これにより、半導体基板１０における第１，第２のｎＭＩＳ領域に、素子分離領域１１に囲まれた第１，第２の活性領域１０ａ，１０ｂを形成する。それと共に、半導体基板１０における第１，第２のｐＭＩＳ領域に、素子分離領域１１に囲まれた第３，第４の活性領域１０ｃ，１０ｄを形成する。第１の活性領域１０ａのゲート幅方向の幅（即ち、第１のゲート幅）Ｗ１は、第２の活性領域１０ｂのゲート幅方向の幅（即ち、第２のゲート幅）Ｗ２よりも小さい（Ｗ１＜Ｗ２）。第１のゲート幅Ｗ１は、例えば１００ｎｍ以下である。第２のゲート幅Ｗ２は、例えば２００ｎｍ以上である。第３の活性領域１０ｃのゲート幅方向の幅（即ち、第３のゲート幅）は、第４の活性領域１０ｄのゲート幅方向の幅（即ち、第４のゲート幅）よりも小さい。
【００７１】
その後、半導体基板１０における第１，第２のｎＭＩＳ領域に、第１，第２のｐ型ウェル領域１２ｘ，１２ｙを形成する。一方、半導体基板１０における第１，第２のｐＭＩＳ領域に、ｎ型ウェル領域１２ｚを形成する。
【００７２】
その後、イオン注入により、例えば注入エネルギーが１０ｋｅＶ，注入ドーズ量が５×１０12ｉｏｎｓ／ｃｍ2のイオン注入条件で、第１，第２の活性領域１０ａ，１０ｂに、例えばボロン（Ｂ）等のｐ型不純物を注入する。これにより、第１，第２の活性領域１０ａ，１０ｂの上部に、ｐ型の第１，第２のチャネル領域１３Ａ，１３Ｂを形成する。一方、イオン注入により、例えば注入エネルギーが８５ｋｅＶ，注入ドーズ量が７×１０12ｉｏｎｓ／ｃｍ2のイオン注入条件で、第３，第４の活性領域１０ｃ，１０ｄに、例えばヒ素（Ａｓ）等のｎ型不純物を注入する。これにより、第３，第４の活性領域１０ｃ，１０ｄの上部に、ｎ型の第３，第４のチャネル領域１３Ｃ，１３Ｄを形成する。
【００７３】
このとき、第１のチャネル領域１３Ａと第２のチャネル領域１３Ｂとは、同一のイオン注入条件で形成されるため、形成直後の第１のチャネル領域１３Ａ中におけるｐ型不純物の平均不純物濃度Ｘ13Aと、形成直後の第２のチャネル領域１３Ｂ中におけるｐ型不純物の平均不純物濃度Ｘ13Bとは、同じである（Ｘ13A＝Ｘ13B）。同様に、第３のチャネル領域１３Ｃ中におけるｎ型不純物の平均不純物濃度と、第４のチャネル領域１３Ｄ中におけるｎ型不純物の平均不純物濃度とは、同じである。
【００７４】
次に、図２(b) に示すように、例えば酸素ガスを含む雰囲気中での熱処理により、第１，第３，第４，第２の活性領域１０ａ，１０ｃ，１０ｄ，１０ｂの表面部を酸化する。これにより、第１，第３，第４，第２の活性領域１０ａ，１０ｃ，１０ｄ，１０ｂ上に、例えば膜厚が１ｎｍ〜２ｎｍのシリコン酸化膜からなる第１，第３，第４，第２の界面層１４Ａ，１４Ｃ，１４Ｄ，１４Ｂを形成する。
【００７５】
その後、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により、原料として例えばテトラジメチルアミノシリコン及びテトラジエチルアミノハフニウムを用いて、半導体基板１０上の全面に、例えば膜厚が１ｎｍ〜２ｎｍのＨｆＳｉＯ膜からなる高誘電率絶縁膜１５を形成する。
【００７６】
このようにして、第１，第３，第４，第２の活性領域１０ａ，１０ｃ，１０ｄ，１０ｂ上に、第１，第３，第４，第２の界面層１４Ａ，１４Ｃ，１４Ｄ，１４Ｂ及び高誘電率絶縁膜１５を有するゲート絶縁膜形成膜を形成する。
【００７７】
その後、例えばスパッタ法又はＡＬＤ（Atomic Layer Deposition）法により、高誘電率絶縁膜１５上に、例えば膜厚が０．５ｎｍ〜１．５ｎｍのアルミニウム（Ａｌ）を含む調整用金属膜１６を形成する。その後、例えばスパッタ法又はＡＬＤ法により、調整用金属膜１６上に、例えば膜厚が１０ｎｍ〜２０ｎｍの窒化チタン膜（ＴｉＮ膜）からなる保護膜１７を形成する。
【００７８】
次に、図２(c) に示すように、リソグラフィにより、保護膜１７上に、第１，第２のｎＭＩＳ領域を開口し且つ第１，第２のｐＭＩＳ領域を覆うレジストＲｅ１を形成する。その後、例えばウェットエッチングにより、レジストＲｅ１をマスクとして、保護膜１７及び調整用金属膜１６における第１，第２のｎＭＩＳ領域に形成された部分を除去する。その後、レジストＲｅ１を除去する。
【００７９】
次に、図３(a) に示すように、例えばスパッタ法により、半導体基板１０上の全面に、例えば膜厚が０．５ｎｍ〜１．５ｎｍのＬａを含む調整用金属膜１８を形成する。
【００８０】
次に、図３(b) に示すように、リソグラフィにより、調整用金属膜１８上に、第１のｎ，第１のｐＭＩＳ領域を開口し且つ第２のｐ，第２のｎＭＩＳ領域を覆うレジストＲｅ２を形成する。なお、レジストＲｅ２は、少なくとも第１の活性領域１０ａと対応する領域を開口するレジストであればよい。その後、例えばウェットエッチングにより、レジストＲｅ２をマスクとして、調整用金属膜１８における第１のｎ，第１のｐＭＩＳ領域に形成された部分を除去して、該部分を薄膜化する。これにより、該部分の膜厚を、例えば０．２ｎｍ〜０．８ｎｍにする。該部分の膜厚は、第１，第２のゲート幅（図２(a)：Ｗ１，Ｗ２参照）及び調整用金属膜１８の膜厚に基づいて設定される。
【００８１】
このようにして、第１〜第４の界面層１４Ａ〜１４Ｄ及び高誘電率絶縁膜１５を有するゲート絶縁膜形成膜における、第１の活性領域１０ａ上に位置する第１の領域上に、第１の膜厚（例えば０．２ｎｍ〜０．８ｎｍ）を有する第１の調整用金属膜１８ａを形成する。一方、該ゲート絶縁膜形成膜における、第２の活性領域１０ｂ上に位置する第２の領域上に、第２の膜厚（例えば０．５ｎｍ〜１．５ｎｍ）を有する第２の調整用金属膜１８ｂを形成する。
【００８２】
その後、レジストＲｅ２を除去する。
【００８３】
次に、図３(c) に示すように、例えば７００℃，１２０秒の熱処理を行う。
【００８４】
これにより、第１の調整用金属膜１８ａ中の調整用金属（例えばＬａ）を、ゲート絶縁膜形成膜における第１の領域（特に、高誘電率絶縁膜１５における第１の活性領域１０ａ上に位置する領域）に導入して、第１の界面層１４Ａ及び調整用金属を含む第１の高誘電率絶縁膜１５ｘを有する第１のゲート絶縁膜形成膜１５Ｘを形成する。第１の高誘電率絶縁膜１５ｘは、例えばＬａを含むＨｆＳｉＯ膜からなる。
【００８５】
それと共に、調整用金属膜１６中の調整用金属（例えばＡｌ）を、ゲート絶縁膜形成膜における第３，第４の活性領域１０ｃ，１０ｄ上に位置する第３，第４の領域（特に、高誘電率絶縁膜１５における第３，第４の活性領域１０ｃ，１０ｄ上に位置する領域）に導入して、第３，第４の界面層１４Ｃ，１４Ｄ及び調整用金属を含む第３の高誘電率絶縁膜１５ｚを有する第３のゲート絶縁膜形成膜１５Ｚを形成する。第３の高誘電率絶縁膜１５ｚは、例えばＡｌを含むＨｆＳｉＯ膜からなる。
【００８６】
それと共に、第２の調整用金属膜１８ｂ中の調整用金属（例えばＬａ）を、ゲート絶縁膜形成膜における第２の領域（特に、高誘電率絶縁膜１５における第２の活性領域１０ｂ上に位置する領域）に導入して、第２の界面層１４Ｂ及び調整用金属を含む第２の高誘電率絶縁膜１５ｙを有する第２のゲート絶縁膜形成膜１５Ｙを形成する。第２の高誘電率絶縁膜１５ｙは、例えばＬａを含むＨｆＳｉＯ膜からなる。
【００８７】
第１の調整用金属膜１８ａの第１の膜厚（例えば０．２ｎｍ〜０．８ｎｍ）を、第２の調整用金属膜１８ｂの第２の膜厚（例えば０．５ｎｍ〜１．５ｎｍ）よりも薄くするため、第１の高誘電率絶縁膜１５ｘ中における調整用金属の平均調整用金属濃度を、第２の高誘電率絶縁膜１５ｙ中における調整用金属の平均調整用金属濃度よりも低くすることができる。第１の高誘電率絶縁膜１５ｘ中におけるＬａの平均Ｌａ濃度は、例えば２０％以下である。第２の高誘電率絶縁膜１５ｙ中におけるＬａの平均Ｌａ濃度は、例えば２５％である。
【００８８】
次に、図４(a) に示すように、例えばウェットエッチングにより、第１，第２の調整用金属膜１８ａ，１８ｂにおける未反応の部分、保護膜１７及び調整用金属膜１６における未反応の部分を順次除去する。その後、例えばＡＬＤ法により、第１，第３，第２のゲート絶縁膜形成膜１５Ｘ，１５Ｚ，１５Ｙ上に、例えば膜厚が１０ｎｍ〜２０ｎｍのＴｉＮ膜からなる金属膜１９を形成する。その後、例えばＣＶＤ法により、金属膜１９上に、例えば膜厚が７０ｎｍ〜１００ｎｍのポリシリコン膜からなるシリコン膜２０を形成する。
【００８９】
このようにして、第１，第３，第２のゲート絶縁膜形成膜１５Ｘ，１５Ｚ，１５Ｙ上に、金属膜１９及びシリコン膜２０を有するゲート電極形成膜を形成する。
【００９０】
次に、図４(b) に示すように、リソグラフィにより、シリコン膜２０上に、レジスト（図示省略）を形成する。その後、エッチングにより、レジストをマスクとして、ゲート電極形成膜及び第１，第３，第２のゲート絶縁膜形成膜１５Ｘ，１５Ｚ，１５Ｙを順次パターニングする。
【００９１】
これにより、第１の活性領域１０ａ上に、第１の界面層１４ａ及び調整用金属を含む第１の高誘電率絶縁膜１５ａを有する第１のゲート絶縁膜１５Ａ、並びに第１の金属膜１９ａ及び第１のシリコン膜２０ａを有する第１のゲート電極２０Ａを順次形成する。
【００９２】
それと共に、第３の活性領域１０ｃ上に、第３の界面層１４ｃ及び調整用金属を含む第３の高誘電率絶縁膜１５ｃを有する第３のゲート絶縁膜１５Ｃ、並びに第３の金属膜１９ｃ及び第３のシリコン膜２０ｃを有する第３のゲート電極２０Ｃを順次形成する。
【００９３】
それと共に、第４の活性領域１０ｄ上に、第４の界面層１４ｄ及び調整用金属を含む第４の高誘電率絶縁膜１５ｄを有する第４のゲート絶縁膜１５Ｄ、並びに第４の金属膜１９ｄ及び第４のシリコン膜２０ｄを有する第４のゲート電極２０Ｄを順次形成する。
【００９４】
それと共に、第２の活性領域１０ｂ上に、第２の界面層１４ｂ及び調整用金属を含む第２の高誘電率絶縁膜１５ｂを有する第２のゲート絶縁膜１５Ｂ、並びに第２の金属膜１９ｂ及び第２のシリコン膜２０ｂを有する第２のゲート電極２０Ｂを順次形成する。
【００９５】
第１のゲート電極２０Ａと第３のゲート電極２０Ｃとは、一体に形成されている。第４のゲート電極２０Ｄと第２のゲート電極２０Ｂとは、一体に形成されている。
【００９６】
第１の高誘電率絶縁膜１５ａ中における調整用金属（例えばＬａ）の平均調整用金属濃度は、第２の高誘電率絶縁膜１５ｂ中における調整用金属（例えばＬａ）の平均調整用金属濃度よりも低い。一方、第３の高誘電率絶縁膜１５ｃ中における調整用金属（例えばＡｌ）の平均調整用金属濃度と、第４の高誘電率絶縁膜１５ｄ中における調整用金属（例えばＡｌ）の平均調整用金属濃度とは、同じである。
【００９７】
次に、図４(c) に示すように、第１，第３，第４，第２のゲート電極２０Ａ，２０Ｃ，２０Ｄ，２０Ｂの側面上に、断面形状がＩ字状の第１，第３，第４，第２のオフセットスペーサ３１ａ，３１ｃ，３１ｄ，３１ｂを形成する。第１のオフセットスペーサ３１ａと第３のオフセットスペーサ３１ｃとは、一体に形成されている。第４のオフセットスペーサ３１ｄと第２のオフセットスペーサ３１ｂとは、一体に形成されている。
【００９８】
その後、図４(c) に示す図は、ゲート幅方向の断面図であり、ゲート長方向の断面図ではないため、図４(c) には図示されないが、第１，第２の活性領域１０ａ，１０ｂにおける第１，第２のゲート電極２０Ａ，２０Ｂの側方下に、第１，第２のｎ型エクステンション注入領域を形成する。一方、第３，第４の活性領域１０ｃ，１０ｄにおける第３，第４のゲート電極２０Ｃ，２０Ｄの側方下に、第１，第２のｐ型エクステンション注入領域を形成する。
【００９９】
その後、図４(c) に示すように、第１，第３，第４，第２のゲート電極２０Ａ，２０Ｃ，２０Ｄ，２０Ｂの側面上に、第１，第３，第４，第２のオフセットスペーサ３１ａ，３１ｃ，３１ｄ，３１ｂを介して、第１，第３，第４，第２のサイドウォール３３ａ，３３ｃ，３３ｄ，３３ｂを形成する。第１のサイドウォール３３ａと第３のサイドウォール３３ｃとは、一体に形成されている。第４のサイドウォール３３ｄと第２のサイドウォール３３ｂとは、一体に形成されている。
【０１００】
その後、図４(c) には図示されないが、第１，第２の活性領域１０ａ，１０ｂにおける第１，第２のサイドウォール３３ａ，３３ｂの外側方下に、第１，第２のｎ型ソースドレイン注入領域を形成する。一方、第３，第４の活性領域１０ｃ，１０ｄにおける第３，第４のサイドウォール３３ｃ，３３ｄの外側方下に、第１，第２のｐ型ソースドレイン注入領域を形成する。
【０１０１】
その後、例えば１０００℃，１秒の熱処理を行う。
【０１０２】
これにより、第１，第２のｎ型エクステンション注入領域中に含まれるｎ型不純物を活性化して、第１，第２のｎ型エクステンション領域（図１(c)：２２ａ，２２ｂ参照）を形成する。一方、第１，第２のｐ型エクステンション注入領域中に含まれるｐ型不純物を活性化して、第１，第２のｐ型エクステンション領域を形成する。
【０１０３】
それと共に、第１，第２のｎ型ソースドレイン注入領域中に含まれるｎ型不純物を活性化して、第１，第２のｎ型ソースドレイン領域（図１(c)：２４ａ，２４ｂ参照）を形成する。一方、第１，第２のｐ型ソースドレイン注入領域中に含まれるｐ型不純物を活性化して、第１，第２のｐ型ソースドレイン領域を形成する。
【０１０４】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【０１０５】
本実施形態では、形成直後の第１のチャネル領域１３Ａ（図２(a) 参照）中におけるｐ型不純物の平均不純物濃度と、形成直後の第２のチャネル領域１３Ｂ（図２(a) 参照）中におけるｐ型不純物の平均不純物濃度とは、同じである。しかしながら、第１，第２のチャネル領域１３Ａ，１３Ｂの形成後に施される熱処理（例えば、第１，第２のｎ型ソースドレイン注入領域中に含まれるｎ型不純物、及び第１，第２のｐ型ソースドレイン注入領域中に含まれるｐ型不純物を活性化させる為の熱処理等）により、第１，第２のチャネル領域１３Ａ，１３Ｂ中に含まれるｐ型不純物が、素子分離領域１１中に拡散する。このため、製造後の第１のチャネル領域１３ａ（図４(c) 参照）中におけるｐ型不純物の平均不純物濃度は、製造後の第２のチャネル領域１３ｂ（図４(c) 参照）中におけるｐ型不純物の平均不純物濃度よりも低くなる。
【０１０６】
同様に、形成直後の第３のチャネル領域１３Ｃ（図２(a) 参照）中におけるｎ型不純物の平均不純物濃度と、形成直後の第４のチャネル領域１３Ｄ（図２(a) 参照）中におけるｎ型不純物の平均不純物濃度とは、同じである。しかしながら、第３，第４のチャネル領域１３Ｃ，１３Ｄの形成後に施される熱処理（例えば、第１，第２のｎ型ソースドレイン注入領域中に含まれるｎ型不純物、及び第１，第２のｐ型ソースドレイン注入領域中に含まれるｐ型不純物を活性化させる為の熱処理等）により、第３，第４のチャネル領域１３Ｃ，１３Ｄ中に含まれるｎ型不純物が、素子分離領域１１中に拡散する。このため、製造後の第３のチャネル領域１３ｃ（図４(c) 参照）中におけるｎ型不純物の平均不純物濃度は、製造後の第４のチャネル領域１３ｄ（図４(c) 参照）中におけるｎ型不純物の平均不純物濃度よりも低くなる。
【０１０７】
第１のＭＩＳトランジスタＴｒ１は、第１の実施形態における第１のＭＩＳトランジスタＴｒ１と同様の構成要素を備えている。但し、本実施形態では、第１のゲート電極２０Ａが、図４(c) に示すように、第３のゲート電極２０Ｃと一体に形成されているため、第１のゲート電極２０Ａの側面のうち、第３のゲート電極２０Ｃと隣接する側面以外の側面上に、第１のオフセットスペーサ３１ａを介して、第１のサイドウォール３３ａが形成されている。
【０１０８】
第２のＭＩＳトランジスタＴｒ２は、第１の実施形態における第２のＭＩＳトランジスタＴｒ２と同様の構成要素を備えている。但し、本実施形態では、第２のゲート電極２０Ｂが、図４(c) に示すように、第４のゲート電極２０Ｄと一体に形成されているため、第２のゲート電極２０Ｂの側面のうち、第４のゲート電極２０Ｄと隣接する側面以外の側面上に、第２のオフセットスペーサ３１ｂを介して、第２のサイドウォール３３ｂが形成されている。
【０１０９】
第３，第４のＭＩＳトランジスタＴｒ３，Ｔｒ４は、図４(c) に示すように、第３，第４の活性領域１０ｃ，１０ｄ上に形成された第３，第４のゲート絶縁膜１５Ｃ，１５Ｄと、第３，第４のゲート絶縁膜１５Ｃ，１５Ｄ上に形成された第３，第４のゲート電極２０Ｃ，２０Ｄと、第３，第４の活性領域１０ｃ，１０ｄにおける第３，第４のゲート電極２０Ｃ，２０Ｄの直下に形成されたｎ型の第３，第４のチャネル領域１３ｃ，１３ｄと、第３，第４のゲート電極２０Ｃ，２０Ｄの側面上に形成された第３，第４のオフセットスペーサ３１ｃ，３１ｄと、第３，第４の活性領域１０ｃ，１０ｄにおける第３，第４のゲート電極２０Ｃ，２０Ｄの側方下に形成された第１，第２のｐ型エクステンション領域と、第３，第４のゲート電極２０Ｃ，２０Ｄの側面上に第３，第４のオフセットスペーサ３１ｃ，３１ｄを介して形成された第３，第４のサイドウォール３３ｃ，３３ｄと、第３，第４の活性領域１０ｃ，１０ｄにおける第３，第４のサイドウォール３３ｃ，３３ｄの外側方下に形成された第１，第２のｐ型ソースドレイン領域とを備えている。
【０１１０】
第３，第４のゲート絶縁膜１５Ｃ，１５Ｄは、第３，第４の界面層１４ｃ，１４ｄと、第３，第４の高誘電率絶縁膜１５ｃ，１５ｄとを有する。第３，第４のゲート電極２０Ｃ，２０Ｄは、第３，第４の金属膜１９ｃ，１９ｄと、第３，第４のシリコン膜２０ｃ，２０ｄとを有する。
【０１１１】
第１のゲート絶縁膜１５Ａ中における調整用金属（例えばＬａ）の平均調整用金属濃度は、第２のゲート絶縁膜１５Ｂ中における調整用金属（例えばＬａ）の平均調整用金属濃度よりも低い。一方、第３のゲート絶縁膜１５Ｃ中における調整用金属（例えばＡｌ）の平均調整用金属濃度と、第４のゲート絶縁膜１５Ｄ中における調整用金属（例えばＡｌ）の平均調整用金属濃度とは、同じである。
【０１１２】
第１の高誘電率絶縁膜１５ａ中における調整用金属（例えばＬａ）の平均調整用金属濃度は、第２の高誘電率絶縁膜１５ｂ中における調整用金属（例えばＬａ）の平均調整用金属濃度よりも低い。一方、第３の高誘電率絶縁膜１５ｃ中における調整用金属（例えばＡｌ）の平均調整用金属濃度と、第４の高誘電率絶縁膜１５ｄ中における調整用金属（例えばＡｌ）の平均調整用金属濃度とは、同じである。
【０１１３】
第１のチャネル領域１３ａ中におけるｐ型不純物の平均不純物濃度は、第２のチャネル領域１３ｂ中におけるｐ型不純物の平均不純物濃度よりも低い。同様に、第３のチャネル領域１３ｃ中におけるｎ型不純物の平均不純物濃度は、第４のチャネル領域１３ｄ中におけるｎ型不純物の平均不純物濃度よりも低い。
【０１１４】
本実施形態によると、第１の実施形態と同様の効果を得ることができる。
【０１１５】
本実施形態では、第１，第３，第４，第２のＭＩＳトランジスタを備えた半導体装置の製造方法について説明したが、本実施形態と同様の製造方法により、第１の実施形態に係る半導体装置（即ち、第１，第２のＭＩＳトランジスタを備えた半導体装置）を製造することができる。具体的には、図２(a) における第１，第２のｎＭＩＳ領域に示す工程と同様の工程を行った後、図３(a) 〜図４(c) における第１，第２のｎＭＩＳ領域に示す工程と同様の工程を順次行うことにより、第１の実施形態に係る半導体装置を製造することができる。
【０１１６】
＜第２の実施形態の変形例＞
以下に、本発明の第２の実施形態の変形例に係る半導体装置の製造方法について、図５(a) 〜(c) を参照しながら説明する。図５(a) 〜(c) は、本発明の第２の実施形態の変形例に係る半導体装置の製造方法を工程順に示すゲート幅方向の断面図である。図５(a) 〜(c) において、第２の実施形態における構成要素と同一の構成要素には、図２(a) 〜図４(c) に示す符号と同一の符号を付す。従って、本変形例では、第２の実施形態と同様の説明を適宜省略する。
【０１１７】
まず、第２の実施形態における図２(a) 〜(c) に示す工程と同様の工程を順次行う。
【０１１８】
次に、図３(a) に示す工程と同様の工程を行う。具体的には、例えばスパッタ法により、半導体基板１０上の全面に、例えば膜厚が０．５ｎｍ〜１．５ｎｍのＬａを含む調整用金属膜１８を形成する。
【０１１９】
次に、図５(a) に示すように、例えば６５０℃，１２０秒の熱処理（第１の熱処理）を行う。
【０１２０】
これにより、調整用金属膜１８中の調整用金属（例えばＬａ）を、ゲート絶縁膜形成膜における第１の領域（特に、高誘電率絶縁膜１５における第１の活性領域１０ａ上に位置する領域）に導入して、第１の界面層１４Ａ及び調整用金属を含む第１の高誘電率絶縁膜１５ｘを有する第１のゲート絶縁膜形成膜１５Ｘを形成する。
【０１２１】
それと共に、調整用金属膜１６中の調整用金属（例えばＡｌ）を、ゲート絶縁膜形成膜における第３，第４の領域（特に、高誘電率絶縁膜１５における第３，第４の活性領域１０ｃ，１０ｄ上に位置する領域）に導入して、調整用金属を含む高誘電率絶縁膜１５ｗを形成する。
【０１２２】
それと共に、調整用金属膜１８中の調整用金属（例えばＬａ）を、ゲート絶縁膜形成膜における第２の領域（特に、高誘電率絶縁膜１５における第２の活性領域１０ｂ上に位置する領域）に導入して、調整用金属を含む高誘電率絶縁膜１５ｖを形成する。
【０１２３】
次に、図５(b) に示すように、リソグラフィにより、調整用金属膜１８上に、第１のｎＭＩＳ領域を開口し且つ第１，第２のｐＭＩＳ領域及び第２のｎＭＩＳ領域を覆うレジストＲｅ３を形成する。その後、例えばウェットエッチングにより、レジストＲｅ３をマスクとして、調整用金属膜１８における第１のゲート絶縁膜形成膜１５Ｘ上に位置する部分を除去する。
【０１２４】
その後、レジストＲｅ３を除去する。
【０１２５】
次に、図５(c) に示すように、例えば９００℃，３０秒の熱処理（第２の熱処理）を行う。
【０１２６】
これにより、調整用金属膜１６中の調整用金属（例えばＡｌ）を、ゲート絶縁膜形成膜における第３，第４の領域（特に、調整用金属を含む高誘電率絶縁膜１５ｗ）に追加導入して、第３，第４の界面層１４Ｃ，１４Ｄ及び調整用金属を含む第３の高誘電率絶縁膜１５ｚを有する第３のゲート絶縁膜形成膜１５Ｚを形成する。
【０１２７】
それと共に、調整用金属膜１８中の調整用金属（例えばＬａ）を、ゲート絶縁膜形成膜における第２の領域（特に、調整用金属を含む高誘電率絶縁膜１５ｖ）に追加導入して、第２の界面層１４Ｂ及び調整用金属を含む第２の高誘電率絶縁膜１５ｙを有する第２のゲート絶縁膜形成膜１５Ｙを形成する。
【０１２８】
次に、第２の実施形態における図４(a) 〜(c) に示す工程と同様の工程を順次行う。
【０１２９】
以上のようにして、本変形例に係る半導体装置を製造することができる。
【０１３０】
本変形例では、図５(a) に示すように、第１の熱処理により、調整用金属膜１８中の調整用金属を、ゲート絶縁膜形成膜における第１，第２の領域（特に、高誘電率絶縁膜１５における第１，第２の活性領域１０ａ，１０ｂ上に位置する領域）に導入した後、図５(c) に示すように、第２の熱処理により、調整用金属膜１８中の調整用金属を、ゲート絶縁膜形成膜における第２の領域（特に、高誘電率絶縁膜１５における第２の活性領域１０ｂ上に位置する領域）にのみ追加導入する。このため、第１の高誘電率絶縁膜１５ｘ中における調整用金属の平均調整用金属濃度を、第２の高誘電率絶縁膜１５ｙ中における調整用金属の平均調整用金属濃度よりも低くすることができ、第１のゲート絶縁膜形成膜１５Ｘ中における調整用金属の平均調整用金属濃度を、第２のゲート絶縁膜形成膜１５Ｙ中における調整用金属の平均調整用金属濃度よりも低くすることができる。
【０１３１】
本変形例によると、第２の実施形態と同様の効果を得ることができる。
【０１３２】
なお、第２の実施形態では、第１のゲート絶縁膜形成膜１５Ｘ、及び調整用金属の平均調整用金属濃度が第１のゲート絶縁膜形成膜１５Ｘよりも高い第２のゲート絶縁膜形成膜１５Ｙを形成する方法として、図３(a) 〜(b) に示すように、ゲート絶縁膜形成膜１５における第１の領域上に、第１の膜厚を有する第１の調整用金属膜１８ａを形成する一方、ゲート絶縁膜形成膜１５における第２の領域上に、第１の膜厚よりも厚い第２の膜厚を有する第２の調整用金属膜１８ｂを形成した後、図３(c) に示すように、例えば７００℃，１２０秒の熱処理を行う場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【０１３３】
第１に例えば、上述の第２の実施形態の変形例に記載の方法により、第１，第２のゲート絶縁膜形成膜を形成してもよい。
【０１３４】
第２に例えば、以下に記載の方法により、第１，第２のゲート絶縁膜形成膜を形成してもよい。
【０１３５】
まず、第２の実施形態における図２(a) 〜(b) に示す工程と同様の工程を順次行う。
【０１３６】
次に、第１，第２のｎＭＩＳ領域を開口し、且つ、第１，第２のｐＭＩＳ領域を覆うレジスト（図２(c)：Ｒｅ１参照）ではなく、第１のｎＭＩＳ領域における中央領域、及び第２のｎＭＩＳ領域を開口し、且つ、第１のｎＭＩＳ領域における周辺領域（中央領域以外の領域）、第１，第２のｐＭＩＳ領域を覆うレジストを形成する。このように、第１の活性領域と対応する領域における全領域を露出するレジスト（図２(c)：Ｒｅ１参照）ではなく、第１の活性領域と対応する領域における中央領域のみを露出するレジストを形成する。
【０１３７】
その後、保護膜１７及び調整用金属膜１６における、レジストで覆われた部分以外の部分（即ち、第１のｎＭＩＳ領域における中央領域、及び第２のｎＭＩＳ領域に形成された部分）を除去する。その後、レジストを除去する。
【０１３８】
次に、第２の実施形態における図３(a) に示す工程と同様の工程を行った後、図３(b) に示す工程（即ち、調整用金属膜１８における第１のｎ，ｐＭＩＳ領域に形成された部分を薄膜化する工程）と同様の工程を行わずに、第２の実施形態における図３(c) に示す工程（即ち、熱処理により調整用金属膜中の調整用金属を高誘電率絶縁膜に導入する工程）と同様の工程を行う。
【０１３９】
このようにすると、調整用金属膜中の調整用金属（例えばＬａ）を高誘電率絶縁膜に導入する為の熱処理時に、高誘電率絶縁膜における第１の活性領域上に位置する領域は、その中央部分のみが、調整用金属膜と接する一方、高誘電率絶縁膜における第２の活性領域上に位置する領域は、その全部分が、調整用金属膜と接する。このため、第１の高誘電率絶縁膜中における調整用金属の平均調整用金属濃度を、第２の高誘電率絶縁膜中における調整用金属の平均調整用金属濃度よりも低くすることができ、第１のゲート絶縁膜形成膜中における調整用金属の平均調整用金属濃度を、第２のゲート絶縁膜形成膜中における調整用金属の平均調整用金属濃度よりも低くすることができる。
【０１４０】
なお、第２の実施形態及びその変形例では、第３のゲート絶縁膜１５Ｃ中における調整用金属（例えばＡｌ）の平均調整用金属濃度と、第４のゲート絶縁膜１５Ｄ中における調整用金属（例えばＡｌ）の平均調整用金属濃度とを同じにする場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【０１４１】
既述の通り、第３，第４のチャネル領域１３Ｃ，１３Ｄの形成後に施される熱処理により、第３のチャネル領域１３ｃ中におけるｎ型不純物の平均不純物濃度は、第４のチャネル領域１３ｄ中におけるｎ型不純物の平均不純物濃度よりも低くなる。このため、第３のＭＩＳトランジスタＴｒ３の閾値電圧が、第４のＭＩＳトランジスタＴｒ４の閾値電圧よりも低くなる虞がある。
【０１４２】
そこで、第３のゲート絶縁膜中における調整用金属の平均調整用金属濃度を、第４のゲート絶縁膜中における調整用金属の平均調整用金属濃度よりも低くする。これにより、第３，第４のチャネル領域中におけるｎ型不純物の平均不純物濃度の差異に起因して発生する第３，第４のＭＩＳトランジスタの閾値電圧の差異を補償することができる。このため、第３，第４のＭＩＳトランジスタの閾値電圧を、所望の閾値電圧に制御することができる。
【０１４３】
なお、第１の実施形態並びに第２の実施形態及びその変形例では、第１，第２のゲート絶縁膜１５Ａ，１５Ｂに含まれる調整用金属として、Ｌａを用いる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば、Ｌａの代わりに、他のランタノイド元素又はマグネシウム（Ｍｇ）等を用いてもよい。
【０１４４】
また、第２の実施形態及びその変形例では、第３，第４のゲート絶縁膜１５Ｃ，１５Ｄに含まれる調整用金属として、Ａｌを用いる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば、Ａｌの代わりに、酸化タンタル（ＴａＯ）等を用いてもよい。
【産業上の利用可能性】
【０１４５】
以上説明したように、本発明は、第１，第２のＭＩＳトランジスタの閾値電圧を、所望の閾値電圧に制御することができるので、ゲート幅が互いに異なる第１，第２のＭＩＳトランジスタを備えた半導体装置及びその製造方法に有用である。
【符号の説明】
【０１４６】
１０ 半導体基板
１０ａ 第１の活性領域
１０ｂ 第２の活性領域
１０ｃ 第３の活性領域
１０ｄ 第４の活性領域
１１ 素子分離領域
１２ｘ 第１のｐ型ウェル領域
１２ｙ 第２のｐ型ウェル領域
１２ｚ ｎ型ウェル領域
１３Ａ，１３ａ 第１のチャネル領域
１３Ｂ，１３ｂ 第２のチャネル領域
１３Ｃ，１３ｃ 第３のチャネル領域
１３Ｄ，１３ｄ 第４のチャネル領域
１４Ａ，１４ａ 第１の界面層
１４Ｂ，１４ｂ 第２の界面層
１４Ｃ，１４ｃ 第３の界面層
１４Ｄ，１４ｄ 第４の界面層
１５ 高誘電率絶縁膜
１５ｖ 高誘電率絶縁膜
１５ｗ 高誘電率絶縁膜
１５ｘ 第１の高誘電率絶縁膜
１５ｙ 第２の高誘電率絶縁膜
１５ｚ 第３の高誘電率絶縁膜
１５Ｘ 第１のゲート絶縁膜形成膜
１５Ｙ 第２のゲート絶縁膜形成膜
１５Ｚ 第３のゲート絶縁膜形成膜
１５ａ 第１の高誘電率絶縁膜
１５ｂ 第２の高誘電率絶縁膜
１５ｃ 第３の高誘電率絶縁膜
１５ｄ 第４の高誘電率絶縁膜
１５Ａ 第１のゲート絶縁膜
１５Ｂ 第２のゲート絶縁膜
１５Ｃ 第３のゲート絶縁膜
１５Ｄ 第４のゲート絶縁膜
１６ 調整用金属膜
１７ 保護膜
１８ 調整用金属膜
１８ａ 第１の調整用金属膜
１８ｂ 第２の調整用金属膜
１９ 金属膜
２０ シリコン膜
１９ａ 第１の金属膜
１９ｂ 第２の金属膜
１９ｃ 第３の金属膜
１９ｄ 第４の金属膜
２０ａ 第１のシリコン膜
２０ｂ 第２のシリコン膜
２０ｃ 第３のシリコン膜
２０ｄ 第４のシリコン膜
２０Ａ 第１のゲート電極
２０Ｂ 第２のゲート電極
２０Ｃ 第３のゲート電極
２０Ｄ 第４のゲート電極
２１ａ，３１ａ 第１のオフセットスペーサ
２１ｂ，３１ｂ 第２のオフセットスペーサ
３１ｃ 第３のオフセットスペーサ
３１ｄ 第４のオフセットスペーサ
２２ａ 第１のｎ型エクステンション領域
２２ｂ 第２のｎ型エクステンション領域
２３ａ，３３ａ 第１のサイドウォール
２３ｂ，３３ｂ 第２のサイドウォール
３３ｃ 第３のサイドウォール
３３ｄ 第４のサイドウォール
２４ａ 第１のｎ型ソースドレイン領域
２４ｂ 第２のｎ型ソースドレイン領域
Ｒｅ１〜Ｒｅ３ レジスト
Ｗ１ 第１のゲート幅
Ｗ２ 第２のゲート幅
【特許請求の範囲】
【請求項１】
第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタを備えた半導体装置であって、
前記第１のＭＩＳトランジスタは、
半導体基板における第１の活性領域上に形成され、第１の高誘電率絶縁膜を有する第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極とを備え、
前記第２のＭＩＳトランジスタは、
前記半導体基板における第２の活性領域上に形成され、第２の高誘電率絶縁膜を有する第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極とを備え、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜は、それぞれ調整用金属を含み、
前記第１のＭＩＳトランジスタの第１のゲート幅は、前記第２のＭＩＳトランジスタの第２のゲート幅よりも小さく、
前記第１のゲート絶縁膜中における前記調整用金属の平均調整用金属濃度は、前記第２のゲート絶縁膜中における前記調整用金属の平均調整用金属濃度に比べて低いことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の活性領域における前記第１のゲート電極の直下に形成された第１の不純物を含む第１のチャネル領域と、
前記第２の活性領域における前記第２のゲート電極の直下に形成された第２の不純物を含む第２のチャネル領域とを備え、
前記第１のチャネル領域中における前記第１の不純物の平均不純物濃度は、前記第２のチャネル領域中における前記第２の不純物の平均不純物濃度に比べて低いことを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第１のゲート幅は、１００ｎｍ以下であり、
前記第２のゲート幅は、２００ｎｍ以上であることを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置において、
前記第１のＭＩＳトランジスタ及び前記第２のＭＩＳトランジスタは、ｎ型ＭＩＳトランジスタであり、
前記調整用金属は、ランタンであることを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置において、
前記第１の高誘電率絶縁膜中における前記調整用金属の平均調整用金属濃度は、前記第２の高誘電率絶縁膜中における前記調整用金属の平均調整用金属濃度に比べて低いことを特徴とする半導体装置。
【請求項６】
請求項１〜５のうちいずれか１項に記載の半導体装置において、
前記第１のゲート絶縁膜は、前記第１の活性領域上に形成された第１の界面層と、前記第１の界面層上に形成された前記第１の高誘電率絶縁膜とからなり、
前記第２のゲート絶縁膜は、前記第２の活性領域上に形成された第２の界面層と、前記第２の界面層上に形成された前記第２の高誘電率絶縁膜とからなることを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第１の界面層及び前記第２の界面層は、シリコン酸化膜からなることを特徴とする半導体装置。
【請求項８】
請求項１〜７のうちいずれか１項に記載の半導体装置において、
前記第１の高誘電率絶縁膜及び前記第２の高誘電率絶縁膜は、比誘電率が１０以上の金属酸化物からなることを特徴とする半導体装置。
【請求項９】
請求項１〜８のうちいずれか１項に記載の半導体装置において、
前記第１のゲート電極は、前記第１のゲート絶縁膜上に形成された第１の金属膜と、前記第１の金属膜上に形成された第１のシリコン膜とからなり、
前記第２のゲート電極は、前記第２のゲート絶縁膜上に形成された第２の金属膜と、前記第２の金属膜上に形成された第２のシリコン膜とからなることを特徴とする半導体装置。
【請求項１０】
半導体基板における第１の活性領域上に形成された第１のゲート絶縁膜及び第１のゲート電極を有する第１のＭＩＳトランジスタと、前記半導体基板における第２の活性領域上に形成された第２のゲート絶縁膜及び第２のゲート電極を有する第２のＭＩＳトランジスタとを備えた半導体装置の製造方法であって、
前記第１の活性領域及び前記第２の活性領域の上に、高誘電率絶縁膜を有するゲート絶縁膜形成膜を形成する工程（ａ）と、
前記ゲート絶縁膜形成膜における前記第１の活性領域上に位置する第１の領域に調整用金属を導入して第１のゲート絶縁膜形成膜を形成する一方、前記ゲート絶縁膜形成膜における前記第２の活性領域上に位置する第２の領域に前記調整用金属を導入して第２のゲート絶縁膜形成膜を形成する工程（ｂ）と、
前記第１のゲート絶縁膜形成膜及び前記第２のゲート絶縁膜形成膜の上に、ゲート電極形成膜を形成する工程（ｃ）と、
前記ゲート電極形成膜、前記第１のゲート絶縁膜形成膜及び前記第２のゲート絶縁膜形成膜をパターニングして、前記第１の活性領域上に前記第１のゲート絶縁膜形成膜からなる第１のゲート絶縁膜及び前記ゲート電極形成膜からなる第１のゲート電極を形成する一方、前記第２の活性領域上に前記第２のゲート絶縁膜形成膜からなる第２のゲート絶縁膜及び前記ゲート電極形成膜からなる第２のゲート電極を形成する工程（ｄ）とを備え、
前記第１のＭＩＳトランジスタの第１のゲート幅は、前記第２のＭＩＳトランジスタの第２のゲート幅よりも小さく、
前記工程（ｂ）では、前記第１のゲート絶縁膜形成膜中における前記調整用金属の平均調整用金属濃度が、前記第２のゲート絶縁膜形成膜中における前記調整用金属の平均調整用金属濃度に比べて低くなるように、前記第１のゲート絶縁膜形成膜及び前記第２のゲート絶縁膜形成膜を形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記工程（ｂ）は、前記ゲート絶縁膜形成膜における前記第１の領域上に、第１の膜厚を有し且つ前記調整用金属を含む第１の調整用金属膜を形成する工程（ｂ１）と、前記ゲート絶縁膜形成膜における前記第２の領域上に、第２の膜厚を有し且つ前記調整用金属を含む第２の調整用金属膜を形成する工程（ｂ２）と、前記工程（ｂ１）及び前記工程（ｂ２）の後に、熱処理により前記第１の調整用金属膜中の前記調整用金属を前記ゲート絶縁膜形成膜における前記第１の領域に導入して前記第１のゲート絶縁膜形成膜を形成すると共に、前記第２の調整用金属膜中の前記調整用金属を前記ゲート絶縁膜形成膜における前記第２の領域に導入して前記第２のゲート絶縁膜形成膜を形成する工程（ｂ３）とを備え、
前記第１の膜厚は、前記第２の膜厚に比べて薄いことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１０に記載の半導体装置の製造方法において、
前記工程（ｂ）は、前記ゲート絶縁膜形成膜上に、前記調整用金属を含む調整用金属膜を形成する工程（ｂ１）と、前記工程（ｂ１）の後に、第１の熱処理により前記調整用金属膜中の前記調整用金属を前記ゲート絶縁膜形成膜における前記第１の領域に導入して前記第１のゲート絶縁膜形成膜を形成すると共に、前記調整用金属膜中の前記調整用金属を前記ゲート絶縁膜形成膜における前記第２の領域に導入する工程（ｂ２）と、前記工程（ｂ２）の後に、前記調整用金属膜における前記第１のゲート絶縁膜形成膜上に位置する部分を除去する工程（ｂ３）と、工程（ｂ３）の後に、第２の熱処理により前記調整用金属膜中の前記調整用金属を前記ゲート絶縁膜形成膜における前記第２の領域に追加導入して前記第２のゲート絶縁膜形成膜を形成する工程（ｂ４）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１】
第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタを備えた半導体装置であって、
前記第１のＭＩＳトランジスタは、
半導体基板における第１の活性領域上に形成され、第１の高誘電率絶縁膜を有する第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極とを備え、
前記第２のＭＩＳトランジスタは、
前記半導体基板における第２の活性領域上に形成され、第２の高誘電率絶縁膜を有する第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極とを備え、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜は、それぞれ調整用金属を含み、
前記第１のＭＩＳトランジスタの第１のゲート幅は、前記第２のＭＩＳトランジスタの第２のゲート幅よりも小さく、
前記第１のゲート絶縁膜中における前記調整用金属の平均調整用金属濃度は、前記第２のゲート絶縁膜中における前記調整用金属の平均調整用金属濃度に比べて低いことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の活性領域における前記第１のゲート電極の直下に形成された第１の不純物を含む第１のチャネル領域と、
前記第２の活性領域における前記第２のゲート電極の直下に形成された第２の不純物を含む第２のチャネル領域とを備え、
前記第１のチャネル領域中における前記第１の不純物の平均不純物濃度は、前記第２のチャネル領域中における前記第２の不純物の平均不純物濃度に比べて低いことを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第１のゲート幅は、１００ｎｍ以下であり、
前記第２のゲート幅は、２００ｎｍ以上であることを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置において、
前記第１のＭＩＳトランジスタ及び前記第２のＭＩＳトランジスタは、ｎ型ＭＩＳトランジスタであり、
前記調整用金属は、ランタンであることを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置において、
前記第１の高誘電率絶縁膜中における前記調整用金属の平均調整用金属濃度は、前記第２の高誘電率絶縁膜中における前記調整用金属の平均調整用金属濃度に比べて低いことを特徴とする半導体装置。
【請求項６】
請求項１〜５のうちいずれか１項に記載の半導体装置において、
前記第１のゲート絶縁膜は、前記第１の活性領域上に形成された第１の界面層と、前記第１の界面層上に形成された前記第１の高誘電率絶縁膜とからなり、
前記第２のゲート絶縁膜は、前記第２の活性領域上に形成された第２の界面層と、前記第２の界面層上に形成された前記第２の高誘電率絶縁膜とからなることを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第１の界面層及び前記第２の界面層は、シリコン酸化膜からなることを特徴とする半導体装置。
【請求項８】
請求項１〜７のうちいずれか１項に記載の半導体装置において、
前記第１の高誘電率絶縁膜及び前記第２の高誘電率絶縁膜は、比誘電率が１０以上の金属酸化物からなることを特徴とする半導体装置。
【請求項９】
請求項１〜８のうちいずれか１項に記載の半導体装置において、
前記第１のゲート電極は、前記第１のゲート絶縁膜上に形成された第１の金属膜と、前記第１の金属膜上に形成された第１のシリコン膜とからなり、
前記第２のゲート電極は、前記第２のゲート絶縁膜上に形成された第２の金属膜と、前記第２の金属膜上に形成された第２のシリコン膜とからなることを特徴とする半導体装置。
【請求項１０】
半導体基板における第１の活性領域上に形成された第１のゲート絶縁膜及び第１のゲート電極を有する第１のＭＩＳトランジスタと、前記半導体基板における第２の活性領域上に形成された第２のゲート絶縁膜及び第２のゲート電極を有する第２のＭＩＳトランジスタとを備えた半導体装置の製造方法であって、
前記第１の活性領域及び前記第２の活性領域の上に、高誘電率絶縁膜を有するゲート絶縁膜形成膜を形成する工程（ａ）と、
前記ゲート絶縁膜形成膜における前記第１の活性領域上に位置する第１の領域に調整用金属を導入して第１のゲート絶縁膜形成膜を形成する一方、前記ゲート絶縁膜形成膜における前記第２の活性領域上に位置する第２の領域に前記調整用金属を導入して第２のゲート絶縁膜形成膜を形成する工程（ｂ）と、
前記第１のゲート絶縁膜形成膜及び前記第２のゲート絶縁膜形成膜の上に、ゲート電極形成膜を形成する工程（ｃ）と、
前記ゲート電極形成膜、前記第１のゲート絶縁膜形成膜及び前記第２のゲート絶縁膜形成膜をパターニングして、前記第１の活性領域上に前記第１のゲート絶縁膜形成膜からなる第１のゲート絶縁膜及び前記ゲート電極形成膜からなる第１のゲート電極を形成する一方、前記第２の活性領域上に前記第２のゲート絶縁膜形成膜からなる第２のゲート絶縁膜及び前記ゲート電極形成膜からなる第２のゲート電極を形成する工程（ｄ）とを備え、
前記第１のＭＩＳトランジスタの第１のゲート幅は、前記第２のＭＩＳトランジスタの第２のゲート幅よりも小さく、
前記工程（ｂ）では、前記第１のゲート絶縁膜形成膜中における前記調整用金属の平均調整用金属濃度が、前記第２のゲート絶縁膜形成膜中における前記調整用金属の平均調整用金属濃度に比べて低くなるように、前記第１のゲート絶縁膜形成膜及び前記第２のゲート絶縁膜形成膜を形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記工程（ｂ）は、前記ゲート絶縁膜形成膜における前記第１の領域上に、第１の膜厚を有し且つ前記調整用金属を含む第１の調整用金属膜を形成する工程（ｂ１）と、前記ゲート絶縁膜形成膜における前記第２の領域上に、第２の膜厚を有し且つ前記調整用金属を含む第２の調整用金属膜を形成する工程（ｂ２）と、前記工程（ｂ１）及び前記工程（ｂ２）の後に、熱処理により前記第１の調整用金属膜中の前記調整用金属を前記ゲート絶縁膜形成膜における前記第１の領域に導入して前記第１のゲート絶縁膜形成膜を形成すると共に、前記第２の調整用金属膜中の前記調整用金属を前記ゲート絶縁膜形成膜における前記第２の領域に導入して前記第２のゲート絶縁膜形成膜を形成する工程（ｂ３）とを備え、
前記第１の膜厚は、前記第２の膜厚に比べて薄いことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１０に記載の半導体装置の製造方法において、
前記工程（ｂ）は、前記ゲート絶縁膜形成膜上に、前記調整用金属を含む調整用金属膜を形成する工程（ｂ１）と、前記工程（ｂ１）の後に、第１の熱処理により前記調整用金属膜中の前記調整用金属を前記ゲート絶縁膜形成膜における前記第１の領域に導入して前記第１のゲート絶縁膜形成膜を形成すると共に、前記調整用金属膜中の前記調整用金属を前記ゲート絶縁膜形成膜における前記第２の領域に導入する工程（ｂ２）と、前記工程（ｂ２）の後に、前記調整用金属膜における前記第１のゲート絶縁膜形成膜上に位置する部分を除去する工程（ｂ３）と、工程（ｂ３）の後に、第２の熱処理により前記調整用金属膜中の前記調整用金属を前記ゲート絶縁膜形成膜における前記第２の領域に追加導入して前記第２のゲート絶縁膜形成膜を形成する工程（ｂ４）とを備えていることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１１−２３８７４５（Ｐ２０１１−２３８７４５Ａ）
【公開日】平成２３年１１月２４日（２０１１．１１．２４）
【国際特許分類】
【出願番号】特願２０１０−１０８２７４（Ｐ２０１０−１０８２７４）
【出願日】平成２２年５月１０日（２０１０．５．１０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年１１月２４日（２０１１．１１．２４）
【国際特許分類】
【出願日】平成２２年５月１０日（２０１０．５．１０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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