半導体装置
【課題】記憶保持期間において、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】第１のソース電極および第１のドレイン電極と、第１のソース電極および第１のドレイン電極と電気的に接続され、酸化物半導体材料が用いられている第１のチャネル形成領域と、第１のチャネル形成領域上の第１のゲート絶縁層と、第１のゲート絶縁層上の第１のゲート電極と、を有する第１のトランジスタと、容量素子と、を有し、第１のトランジスタの第１のソース電極または第１のドレイン電極の一方と、容量素子の電極の一方とは、電気的に接続された半導体装置である。
【解決手段】第１のソース電極および第１のドレイン電極と、第１のソース電極および第１のドレイン電極と電気的に接続され、酸化物半導体材料が用いられている第１のチャネル形成領域と、第１のチャネル形成領域上の第１のゲート絶縁層と、第１のゲート絶縁層上の第１のゲート電極と、を有する第１のトランジスタと、容量素子と、を有し、第１のトランジスタの第１のソース電極または第１のドレイン電極の一方と、容量素子の電極の一方とは、電気的に接続された半導体装置である。
【発明の詳細な説明】
【技術分野】
【０００１】
開示する発明は、半導体素子を利用した半導体装置およびその作製方法に関するものである。
【背景技術】
【０００２】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
【０００３】
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。
【０００４】
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにはリーク電流が存在し、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
【０００５】
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
【０００６】
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
【０００７】
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
【０００８】
また、フローティングゲートに電荷を保持させるため、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の保持、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述の問題に鑑み、開示する発明の一態様では、記憶保持期間において電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、半導体装置を提供することを目的の一とする。
【課題を解決するための手段】
【００１１】
開示する発明では、高純度化された酸化物半導体を用いて半導体装置を構成する。高純度化された酸化物半導体を用いて構成したトランジスタは、リーク電流が極めて小さいため、長期間にわたって情報を保持することが可能である。
【００１２】
開示する発明の一態様では、第１のソース電極および第１のドレイン電極と、第１のソース電極および第１のドレイン電極と電気的に接続され、酸化物半導体材料が用いられている第１のチャネル形成領域と、第１のチャネル形成領域上の第１のゲート絶縁層と、第１のゲート絶縁層上の第１のゲート電極と、を有する第１のトランジスタと、容量素子と、を有し、第１のトランジスタの第１のソース電極または第１のドレイン電極の一方と、容量素子の電極の一方とは、電気的に接続された半導体装置である。
【００１３】
また、上記構成において、容量素子は、第１のソース電極または第１のドレイン電極と、第１のゲート絶縁層と、第１のゲート絶縁層上の容量素子用電極と、によって構成することができる。
【００１４】
また、上記構成において、第２のソース電極および第２のドレイン電極と、第２のソース電極および第２のドレイン電極と電気的に接続され、酸化物半導体材料が用いられた第２のチャネル形成領域と、第２のチャネル形成領域上の第２のゲート絶縁層と、第２のゲート絶縁層上の第２のゲート電極と、を有する第２のトランジスタと、ソース線と、ビット線と、ワード線と、第１信号線と、第２信号線と、を有し、第２のゲート電極と、第１のソース電極または第１のドレイン電極の一方と、容量素子の電極の一方とは、電気的に接続され、ソース線と、第２のソース電極とは、電気的に接続され、ビット線と、第２のドレイン電極とは、電気的に接続され、第１信号線と、第１のソース電極または第１のドレイン電極の他方とは、電気的に接続され、第２信号線と、第１のゲート電極とは、電気的に接続され、ワード線と、容量素子の電極の他方とは電気的に接続された構成とすることができる。
【００１５】
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、「上」「下」の用語は説明の便宜のために用いる表現に過ぎず、特に言及する場合を除き、その上下を入れ替えたものも含む。
【００１６】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００１７】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００１８】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【００１９】
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【発明の効果】
【００２０】
本発明の一態様では、酸化物半導体を用いたトランジスタに係る半導体装置が提供される。酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【００２１】
また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、浮遊ゲートへの電子の注入や、浮遊ゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。
【００２２】
このように、開示する発明の一態様によって、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書込み回数にも制限がない、半導体装置を提供することができる。
【図面の簡単な説明】
【００２３】
【図１】半導体装置の断面図。
【図２】半導体装置の回路図。
【図３】半導体装置の作製工程に係る断面図。
【図４】半導体装置の作製工程に係る断面図。
【図５】半導体装置の作製工程に係る断面図。
【図６】半導体装置の作製工程に係る断面図。
【図７】半導体装置の回路図。
【図８】半導体装置の回路図。
【図９】半導体装置の回路図。
【図１０】半導体装置を用いた電子機器を説明するための図。
【図１１】メモリウィンドウ幅の調査結果を示す図。
【発明を実施するための形態】
【００２４】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２５】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００２６】
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
【００２７】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成および作製方法について、図１および図２を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
【００２８】
〈半導体装置の断面構成〉
図１は、半導体装置の構成の例である。図１（Ａ）〜図１（Ｄ）に、半導体装置の断面を示す。図１に示される半導体装置は、酸化物半導体を用いたトランジスタ１６２および容量素子１６４を有するものである。
【００２９】
なお、上記トランジスタは、ｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ１６２に用いる点にあるから、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【００３０】
図１（Ａ）におけるトランジスタ１６２は、基板２００上に絶縁層１３８を介して設けられたソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと電気的に接続されている酸化物半導体層１４４と、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ、酸化物半導体層１４４を覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１４８ａと、を有する。
【００３１】
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されているものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定したものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温でのオフ電流密度（オフ電流をトランジスタのチャネル幅で除した値）は１０ｚＡ／μｍから１００ｚＡ／μｍ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）程度となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。
【００３２】
なお、図１（Ａ）のトランジスタ１６２では、酸化物半導体層１４４が島状に加工されないため、加工の際のエッチングによる酸化物半導体層１４４の汚染を防止できる。
【００３３】
容量素子１６４は、ソース電極またはドレイン電極１４２ａ、酸化物半導体層１４４、ゲート絶縁層１４６、および電極１４８ｂ、で構成される。すなわち、ソース電極またはドレイン電極１４２ａは、容量素子１６４の一方の電極として機能し、電極１４８ｂは、容量素子１６４の他方の電極として機能することになる。
【００３４】
なお、図１（Ａ）の容量素子１６４では、酸化物半導体層１４４とゲート絶縁層１４６を積層させることにより、ソース電極またはドレイン電極１４２ａと、電極１４８ｂとの間の絶縁性を十分に確保することができる。
【００３５】
なお、トランジスタ１６２および容量素子１６４において、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂ、および絶縁層１４３の端部は、テーパー形状であることが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下とする。なお、テーパー角とは、テーパー形状を有する層（例えば、ソース電極またはドレイン電極１４２ａ）を、その断面（基板の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの端部をテーパー形状とすることにより、酸化物半導体層１４４の被覆性を向上し、段切れを防止することができるためである。
【００３６】
また、トランジスタ１６２および容量素子１６４の上には、層間絶縁層１５０が設けられており、層間絶縁層１５０上には層間絶縁層１５２が設けられている。
【００３７】
図１（Ｂ）に示すトランジスタおよび容量素子は、図１（Ａ）に示すトランジスタおよび容量素子の変形例の一である。
【００３８】
図１（Ｂ）に示す構成と、図１（Ａ）に示す構成との相違は、酸化物半導体層を島状に形成している点にある。つまり、図１（Ａ）に示す構成では、酸化物半導体層１４４が、絶縁層１３８、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの全体を覆っている。これに対して、図１（Ｂ）に示す構成では、島状の酸化物半導体層１４４が、絶縁層１３８、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの一部を覆っている。ここで、島状の酸化物半導体層１４４の端部は、テーパー形状であることが好ましい。テーパー角は、例えば、３０°以上６０°以下とすることが好ましい。
【００３９】
また、容量素子１６４において、酸化物半導体層１４４とゲート絶縁層１４６を積層させることにより、ソース電極またはドレイン電極１４２ａと、電極１４８ｂとの間の絶縁性を十分に確保することができる。
【００４０】
図１（Ｃ）に示すトランジスタおよび容量素子は、図１（Ａ）に示すトランジスタおよび容量素子の変形例の一である。
【００４１】
図１（Ｃ）に示す構成と、図１（Ａ）に示す構成との相違は、絶縁層１４３が、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂ上に形成されている点にある。さらに、酸化物半導体層１４４が、絶縁層１４３、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂを覆うように形成されている点にある。また、酸化物半導体層１４４は、絶縁層１４３に設けられた開口を介して、ソース電極またはドレイン電極１４２ａに接して設けられている。
【００４２】
絶縁層１４３を有することにより、ゲート電極と、ソース電極またはドレイン電極との間に形成される容量が低減され、トランジスタ動作の高速化を図ることができる。
【００４３】
図１（Ｄ）に示すトランジスタおよび容量素子は、図１（Ｂ）および図１（Ｃ）のトランジスタおよび容量素子の変形例の一である。
【００４４】
図１（Ｄ）に示す構成と、図１（Ｂ）に示す構成との相違は、図１（Ｄ）には、絶縁層１４３が、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂ上に形成されている点にある。さらに、酸化物半導体層１４４が、絶縁層１４３、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂを覆うように形成されている点にある。また、図１（Ｄ）に示す構成と、図１（Ｃ）に示す構成との相違は、酸化物半導体層１４４が島状に形成されている点にある。当該構成により、図１（Ｂ）の構成における効果と、図１（Ｃ）の構成における効果とを併せて得ることができる。
【００４５】
〈半導体装置の回路構成および動作〉
次に、上記半導体装置の回路構成の例、およびその動作について説明する。図２は、図１に示す半導体装置を用いた回路構成の例である。
【００４６】
図２（Ａ−１）に示す半導体装置において、第１の配線（１ｓｔ Ｌｉｎｅ：ソース線とも呼ぶ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ：ビット線とも呼ぶ）とトランジスタ１６０のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ：第１信号線とも呼ぶ）とトランジスタ１６２のソース電極またはドレイン電極の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ：第２信号線とも呼ぶ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイン電極の他方は、容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ：ワード線とも呼ぶ）と、容量素子１６４の電極の他方は電気的に接続されている。
【００４７】
ここで、トランジスタ１６０およびトランジスタ１６２には、上述の酸化物半導体を用いたトランジスタが適用される。上述の酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子１６４を有することにより、トランジスタ１６０のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。なお、酸化物半導体を用いたトランジスタ１６２は、チャネル長（Ｌ）を１０ｎｍ以上１０００ｎｍ以下としているため、消費電力が小さく、動作速度もきわめて大きいという特徴を有する。
【００４８】
図２（Ａ−１）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【００４９】
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持される（保持）。
【００５０】
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。
【００５１】
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【００５２】
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さないようにするには、各メモリセル間でトランジスタ１６０がそれぞれ並列に接続されている場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を与えればよい。また、各メモリセル間でトランジスタ１６０がそれぞれ直列に接続されている場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【００５３】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１６０のゲート電極および容量素子１６４に与えられる。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極は、新たな情報に係る電荷が与えられた状態となる。
【００５４】
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
【００５５】
なお、トランジスタ１６２のソース電極またはドレイン電極は、トランジスタ１６０のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため、図中、トランジスタ１６２のソース電極またはドレイン電極とトランジスタ１６０のゲート電極が電気的に接続される部位をフローティングゲート部ＦＧと呼ぶ場合がある。トランジスタ１６２がオフの場合、当該フローティングゲート部ＦＧは絶縁体中に埋設されたと見ることができ、フローティングゲート部ＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ１６２のオフ電流は、シリコンなどで形成されるトランジスタの１０万分の１以下であるため、トランジスタ１６２のリークによる、フローティングゲート部ＦＧに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ１６２により、不揮発性の記憶装置を実現することが可能である。
【００５６】
例えば、トランジスタ１６２の室温でのオフ電流密度が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）程度であり、容量素子１６４の容量値が１ｐＦ程度である場合には、少なくとも１０６秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
【００５７】
また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
【００５８】
図２（Ａ−１）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図２（Ａ−２）のような回路に置き換えることが可能である。つまり、図２（Ａ−２）では、トランジスタ１６０および容量素子１６４が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞれ、容量素子１６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６４を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ１６０の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極またはドレイン電極との間に形成される容量）値に相当する。なお、抵抗値Ｒ２は、トランジスタ１６０のゲート電極とチャネル形成領域との間の抵抗値を示すものに過ぎないから、この点を明確にするために、接続の一部を点線で示している。
【００５９】
トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ（Ｒ１はＲＯＳ以上）、Ｒ２≧ＲＯＳ（Ｒ２はＲＯＳ以上）を満たす場合には、電荷の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ１６２のオフ電流によって決定されることになる。
【００６０】
逆に、当該関係を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ１６２以外において生じるリークが大きいためである。このことから、本実施の形態において開示する半導体装置は、上述の関係を満たすものであることが望ましいといえる。
【００６１】
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２（Ｃ１はＣ２以上）の関係を満たすことが望ましい。Ｃ１を大きくすることで、第５の配線によってフローティングゲート部ＦＧの電位を制御する際（例えば、読み出しの際）に、第５の配線の電位の変動を低く抑えることができるためである。
【００６２】
上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、Ｒ１およびＲ２は、トランジスタ１６０やトランジスタ１６２のゲート絶縁層によって制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
【００６３】
図２（Ｂ）に示す半導体装置は、図２（Ａ−１）におけるトランジスタ１６０を設けない構成の半導体装置である。図２（Ｂ）に示す半導体装置において、第１の配線（１ｓｔ Ｌｉｎｅ：第１信号線とも呼ぶ）とトランジスタ１６２のソース電極またはドレイン電極の一方とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ：第２信号線とも呼ぶ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６２のソース電極またはドレイン電極の他方と、容量素子１６４の電極の一方とは、電気的に接続され、第３の配線（３ｒｄ Ｌｉｎｅ：容量線とも呼ぶ）と、容量素子１６４の電極の他方とは、電気的に接続されている。
【００６４】
ここで、トランジスタ１６２には、上述の酸化物半導体を用いたトランジスタが適用される。上述の酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、容量素子１６４に与えられた電位を、極めて長時間にわたって保持することが可能である。なお、酸化物半導体を用いたトランジスタ１６２は、チャネル長（Ｌ）を１０ｎｍ以上１０００ｎｍ以下としているため、消費電力が小さく、動作速度もきわめて大きいという特徴を有する。
【００６５】
図２（Ｂ）に示す半導体装置では、容量素子１６４に与えられた電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【００６６】
はじめに、情報の書き込みおよび保持について説明する。ここでは簡単のため、第３の配線の電位は固定されているものとする。まず、第２の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第１の配線の電位が、容量素子１６４の電極の一方に与えられる。すなわち、容量素子１６４には、所定の電荷が与えられる（書き込み）。その後、第２の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、容量素子１６４に与えられた電荷が保持される（保持）。トランジスタ１６２は上述のとおり、極めてオフ電流が小さいので、長時間にわたって電荷を保持できる。
【００６７】
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第２の配線の電位を、トランジスタ１６２がオン状態となる電位にすると、容量素子１６４に保持されている電荷量に応じて、第１の配線は異なる電位をとる。このため、第１の配線の電位を見ることで、保持されている情報を読み出すことができる。
【００６８】
なお、情報が読み出された場合、容量素子１６４の電荷は失われるため、再度の書き込みを行う点に留意が必要である。
【００６９】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第２の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第１の配線の電位（新たな情報に係る電位）が、容量素子１６４の電極の一方に与えられる。その後、第２の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、容量素子１６４は、新たな情報に係る電荷が与えられた状態となる。
【００７０】
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このため、半導体装置の高速動作が実現される。
【００７１】
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジスタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キャリアとするｐ型トランジスタを用いることができるのはいうまでもない。
【００７２】
（実施の形態２）
本実施の形態では、酸化物半導体を用いた半導体装置の作製方法、具体的にはトランジスタ１６２の作製方法について、図３を用いて説明する。
【００７３】
まず、基板２００上に絶縁層１３８を形成する。その後、絶縁層１３８上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを形成する（図３（Ａ）参照）。
【００７４】
基板２００には、例えば、ガラス基板を用いることができる。基板２００には、ガラス基板の他にも、セラミック基板、石英基板、サファイア基板等の絶縁体でなる絶縁性基板や、シリコン等の半導体材料でなる半導体基板、金属やステンレス等の導電体でなる導電性基板、これらの表面を絶縁材料で被覆したもの、などを用いることができる。また、プラスチック等の可撓性を有する基板は、耐熱温度が一般的に低い傾向があるが、後の作製工程に耐えられるのであれば、基板２００として用いることが可能である。
【００７５】
絶縁層１３８は下地として機能するものであり、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、絶縁層１３８は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層１３８は、できるだけ水素や水を含まないように形成することが望ましい。また、絶縁層１３８を設けない構成とすることも可能である。
【００７６】
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素、またはこれらを複数組み合わせた材料を用いてもよい。
【００７７】
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂへの加工が容易であるというメリットがある。
【００７８】
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
【００７９】
導電層のエッチングは、形成されるソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。なお、テーパー角とは、テーパー形状を有する層（例えば、ソース電極またはドレイン電極１４２ａ）を、その断面（基板の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層１４６の被覆性が向上し、段切れを防止することができる。
【００８０】
トランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極１４２ａの下端部と、およびソース電極またはドレイン電極１４２ｂの下端部との間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う場合には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いてマスク形成の露光を行うのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
【００８１】
なお、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの上には、絶縁層を形成しても良い。当該絶縁層を設けることにより、後に形成されるゲート電極と、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂとの間の寄生容量を低減することが可能である。
【００８２】
次に、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂを覆うように、酸化物半導体層１４４を形成する（図３（Ｂ）参照）。
【００８３】
酸化物半導体層１４４は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、一元系金属酸化物であるＩｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などの酸化物半導体を用いて形成することができる。
【００８４】
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。
【００８５】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０、ｍ：自然数とは限らない）で表記されるものがある。また、Ｇａに代えてＭを用い、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、ｍ：自然数とは限らない）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。
【００８６】
酸化物半導体層１４４をスパッタ法で作製するためのターゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成式で表されるものを用いるのが好適である。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲットなどを用いることができる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比を有するターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲットや、Ｉｎ２Ｏ３：ＺｎＯ＝１：２［ｍｏｌ数比］の組成比を有するターゲットを用いることもできる。
【００８７】
本実施の形態では、非晶質構造の酸化物半導体層１４４を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いるスパッタ法により形成することとする。
【００８８】
金属酸化物ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、さらに好ましくは９９．９％以上である。相対密度の高い金属酸化物ターゲットを用いることにより、緻密な構造の酸化物半導体層１４４を形成することが可能である。
【００８９】
酸化物半導体層１４４の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である。
【００９０】
酸化物半導体層１４４の形成の際には、例えば、減圧状態に保持された処理室内に基板を保持し、基板の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以下となるように基板を熱する。または、酸化物半導体層１４４の形成の際の基板の温度は、室温としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層１４４を形成する。基板を熱しながら酸化物半導体層１４４を形成することにより、酸化物半導体層１４４に含まれる不純物を低減することができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層１４４中の不純物濃度を低減できる。
【００９１】
酸化物半導体層１４４の形成条件としては、例えば、基板とターゲットの間との距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素流量比率１００％）雰囲気、またはアルゴン（アルゴン流量比率１００％）雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、成膜時に形成される粉状の物質（パーティクル、ゴミともいう）を低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層１４４の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは１ｎｍ以上３０ｎｍ以下、より好ましくは１ｎｍ以上１０ｎｍ以下とする。このような厚さの酸化物半導体層１４４を用いることで、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。
【００９２】
なお、酸化物半導体層１４４をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面（例えば絶縁層１３８の表面）の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。
【００９３】
その後、酸化物半導体層１４４に対して、熱処理（第１の熱処理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層１４４中の、過剰な水素（水や水酸基を含む）を除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、または４００℃以上５００℃以下とする。
【００９４】
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層１４４は大気に触れさせず、水や水素の混入が生じないようにする。
【００９５】
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
【００９６】
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、酸素欠乏に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。
【００９７】
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【００９８】
いずれにしても、第１の熱処理によって不純物を低減し、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層１４４を形成することで、極めて優れた特性のトランジスタを実現することができる。
【００９９】
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
【０１００】
次に、酸化物半導体層１４４に接するゲート絶縁層１４６を形成する（図３（Ｃ）参照）。ゲート絶縁層１４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０１０１】
上述のように、ゲート絶縁層１４６を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
【０１０２】
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
【０１０３】
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに特に限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
【０１０４】
次に、ゲート絶縁層１４６上において酸化物半導体層１４４と重畳する領域にゲート電極１４８ａを形成する（図３（Ｄ）参照）。ゲート電極１４８ａは、ゲート絶縁層１４６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極１４８ａとなる導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極またはドレイン電極１４２ａなどの場合と同様であり、これらの記載を参酌できる。なお、ゲート電極１４８ａの形成の際に、先の実施の形態における容量素子１６４の電極１４８ｂを併せて形成することができる。
【０１０５】
次に、ゲート絶縁層１４６およびゲート電極１４８ａ上に、層間絶縁層１５０および層間絶縁層１５２を形成する（図３（Ｅ）参照）。層間絶縁層１５０および層間絶縁層１５２は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。なお、本実施の形態では、層間絶縁層１５０と層間絶縁層１５２の積層構造としているが、開示する発明の一態様はこれに限定されない。１層としても良いし、３層以上の積層構造としても良い。また、層間絶縁層を設けなくてもよい。
【０１０６】
なお、上記層間絶縁層１５２は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように層間絶縁層１５２を形成することで、半導体装置を微細化した場合などにおいても、層間絶縁層１５２上に、電極や配線などを好適に形成することができるためである。なお、層間絶縁層１５２の平坦化は、ＣＭＰ（化学的機械的研磨）などの方法を用いて行うことができる。
【０１０７】
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２が完成する（図３（Ｅ）参照）。
【０１０８】
図３（Ｅ）に示すトランジスタ１６２は、酸化物半導体層１４４と、酸化物半導体層１４４と電気的に接続するソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、酸化物半導体層１４４、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを覆うゲート絶縁層１４６と、ゲート絶縁層１４６上のゲート電極１４８ａと、ゲート絶縁層１４６およびゲート電極１４８ａ上の層間絶縁層１５０と、層間絶縁層１５０上の層間絶縁層１５２とを有する。
【０１０９】
本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純度化されているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。そして、これにより、オフ電流が十分に小さくなる。例えば、トランジスタ１６２の室温でのオフ電流密度（オフ電流をトランジスタのチャネル幅で除した値）は１０ｚＡ／μｍから１００ｚＡ／μｍ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）程度となる。
【０１１０】
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジスタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
【０１１１】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１１２】
（実施の形態３）
本実施の形態では、酸化物半導体（特に非晶質構造を有する酸化物半導体）を用いたトランジスタの作製方法について、図４を用いて説明する。当該トランジスタは、先の実施の形態におけるトランジスタ１６２などに代えて用いることができるものである。なお、本実施の形態に係るトランジスタは、一部の構成が先の実施の形態に係るトランジスタと共通している。このため、以下では、主として相違点について述べる。また、以下では、トップゲート型のトランジスタを例に挙げて説明するが、トランジスタの構成はトップゲート型に限られない。
【０１１３】
まず、基板２００上に絶縁層２０２を形成する。その後、絶縁層２０２上に酸化物半導体層２０６を形成する（図４（Ａ）参照）。
【０１１４】
基板２００は、例えば、先の実施の形態における基板２００を用いることができる。
【０１１５】
絶縁層２０２は、先の実施の形態における絶縁層１３８に相当し、下地として機能する。詳細については、先の実施の形態を参酌できる。なお、絶縁層２０２を設けない構成とすることも可能である。
【０１１６】
酸化物半導体層２０６は、先の実施の形態における酸化物半導体層１４４に相当する。用いることができる材料、作製方法、その他の詳細については、先の実施の形態を参酌できる。
【０１１７】
本実施の形態では、非晶質構造の酸化物半導体層２０６を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いるスパッタ法により形成する。
【０１１８】
次に、マスクを用いたエッチングなどの方法によって酸化物半導体層２０６を加工して、島状の酸化物半導体層２０６ａを形成する。
【０１１９】
酸化物半導体層２０６のエッチングには、ドライエッチング、ウェットエッチングのいずれを用いても良い。もちろん、その両方を組み合わせて用いることもできる。酸化物半導体層を所望の形状にエッチングできるように、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）は適宜設定する。
【０１２０】
ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス（塩素系ガス、例えば、塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）がある。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いても良い。
【０１２１】
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、被処理物側の電極に印加される電力量、被処理物側の電極温度等）は適宜設定する。
【０１２２】
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）などのエッチング液を用いてもよい。
【０１２３】
酸化物半導体層２０６ａの端部は、テーパー形状となるようにエッチングすることが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。なお、テーパー角とは、テーパー形状を有する層（例えば、酸化物半導体層２０６ａ）を、その断面（被処理物の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。酸化物半導体層２０６ａの端部をテーパー形状となるようにエッチングすることにより、後に形成されるソース電極またはドレイン電極２０８ａ、ソース電極またはドレイン電極２０８ｂの被覆性が向上し、段切れを防止することができる。
【０１２４】
その後、酸化物半導体層２０６ａに対して、熱処理（第１の熱処理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層２０６ａ中の、過剰な水素（水や水酸基を含む）を除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。詳細については先の実施の形態を参酌できる。なお、ここで示すように、熱処理（第１の熱処理）をエッチング後に行う場合には、ウェットエッチングを用いる場合であっても、エッチングレートが高い状態でエッチングを行うことができるため、エッチングにかかる時間を短縮することができるというメリットがある。
【０１２５】
なお、第１の熱処理は、島状の酸化物半導体層２０６ａに加工する前の酸化物半導体層２０６に行うこともできる。その場合には、第１の熱処理後に、加熱装置から基板２００を取り出し、フォトリソグラフィ工程を行うことになる。
【０１２６】
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理、脱水素化処理などと呼ぶこともできる。当該脱水化処理、脱水素化処理は、酸化物半導体層の形成後や、酸化物半導体層２０６ａ上にソース電極またはドレイン電極を積層させた後、ゲート絶縁層を形成した後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
【０１２７】
次に、酸化物半導体層２０６ａに接するように導電層を形成する。そして、導電層を選択的にエッチングして、ソース電極またはドレイン電極２０８ａ、ソース電極またはドレイン電極２０８ｂを形成する（図４（Ｂ）参照）。導電層や、ソース電極またはドレイン電極２０８ａ、ソース電極またはドレイン電極２０８ｂ、その他の詳細については、先の実施の形態における導電層や、ソース電極またはドレイン電極等に関する記載を参酌できる。
【０１２８】
次に、酸化物半導体層２０６ａの一部に接するゲート絶縁層２１２を形成する（図４（Ｃ）参照）。ゲート絶縁層２１２の詳細については、先の実施の形態におけるゲート絶縁層等に関する記載を参酌できる。
【０１２９】
ゲート絶縁層２１２の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。第２の熱処理の詳細についても、先の実施の形態を参酌できる。
【０１３０】
なお、本実施の形態では、ゲート絶縁層２１２の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに特に限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。
【０１３１】
次に、ゲート絶縁層２１２上において酸化物半導体層２０６ａと重畳する領域にゲート電極２１４を形成する（図４（Ｄ）参照）。ゲート電極２１４は、ゲート絶縁層２１２上に導電層を形成した後に、当該導電層を選択的にパターニングすることによって形成することができる。詳細は、先の実施の形態を参酌すればよい。なお、ゲート電極２１４の形成の際に、先の実施の形態における容量素子の電極を併せて形成することができる。
【０１３２】
次に、ゲート絶縁層２１２およびゲート電極２１４上に、層間絶縁層２１６および層間絶縁層２１８を形成する（図４（Ｅ）参照）。詳細は、先の実施の形態を参酌すればよい。なお、層間絶縁層を設けなくてもよい。
【０１３３】
以上により、高純度化された非晶質構造の酸化物半導体層２０６ａを用いたトランジスタ２５０が完成する（図４（Ｅ）参照）。なお、熱処理の条件によっては、酸化物半導体層２０６ａ中に、結晶成分が僅かに存在する場合もある。
【０１３４】
このように高純度化され、真性化された酸化物半導体層２０６ａを用いることで、トランジスタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
【０１３５】
なお、本実施の形態では、トップゲート型のトランジスタであって、ソース電極およびドレイン電極の下部と、酸化物半導体層の上部とが接触する構成について説明したが、本実施の形態の構成を適用できるトランジスタはこれに限定されない。例えば、トップゲート型のトランジスタであって、ソース電極およびドレイン電極の上部と、酸化物半導体層の下部とが接触する構成（図１や図３に示す構成など）に、本実施の形態の構成の一部を適用することができる。また、ボトムゲート型のトランジスタであって、ソース電極およびドレイン電極の下部と、酸化物半導体層の上部とが接触する構成や、ボトムゲート型のトランジスタであって、ソース電極およびドレイン電極の上部と、酸化物半導体層の下部とが接触する構成などに対しても、本実施の形態の構成の一部を適用することができる。つまり、本実施の形態により、非晶質構造の酸化物半導体を備えた様々なトランジスタを実現することができる
【０１３６】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１３７】
（実施の形態４）
本実施の形態では、酸化物半導体を用いたトランジスタの作製方法について、図５を用いて説明する。本実施の形態では、酸化物半導体層として、結晶領域を有する第１の酸化物半導体層と、第１の酸化物半導体層の結晶領域から結晶成長させた第２の酸化物半導体層を用いる場合について、詳細に説明する。当該トランジスタは、先の実施の形態におけるトランジスタ１６２などに代えて用いることができるものである。なお、本実施の形態に係るトランジスタは、一部の構成が先の実施の形態に係るトランジスタと共通している。このため、以下では、主として相違点について述べる。
【０１３８】
なお、第１の酸化物半導体層のみで必要な厚さを確保できる場合には、第２の酸化物半導体層は不要である。また、以下では、トップゲート型のトランジスタを例に挙げて説明するが、トランジスタの構成はトップゲート型に限られない。
【０１３９】
まず、基板３００上に絶縁層３０２を形成する。それから、絶縁層３０２上に第１の酸化物半導体層を形成し、第１の熱処理によって少なくとも第１の酸化物半導体層の表面を含む領域を結晶化させて、第１の酸化物半導体層３０４を形成する（図５（Ａ）参照）。
【０１４０】
基板３００の詳細については、先の実施の形態を参酌できる。
【０１４１】
絶縁層３０２は下地として機能するものである。絶縁層３０２の詳細についても、先の実施の形態を参酌すればよい。なお、絶縁層３０２を設けない構成としてもよい。
【０１４２】
第１の酸化物半導体層は、先の実施の形態における酸化物半導体層と同様に形成することができる。このため、第１の酸化物半導体層およびその成膜方法の詳細については、先の実施の形態を参酌すればよい。ただし、本実施の形態では、第１の熱処理によって第１の酸化物半導体層を意図的に結晶化させるため、結晶化が生じやすい酸化物半導体を用いて第１の酸化物半導体層を形成することが望ましい。このような酸化物半導体としては、例えば、ＺｎＯなどが挙げられる。また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体であっても、例えば、Ｚｎの濃度の高いものは結晶化しやすく、金属元素（Ｉｎ、Ｇａ、およびＺｎ）においてＺｎの占める割合が６０ａｔｏｍ％以上のものは、この目的に用いるには望ましい。また、第１の酸化物半導体層の厚さは、１ｎｍ以上１０ｎｍ以下とするのが望ましい。本実施の形態では一例として３ｎｍの厚さとする。ただし、適用する酸化物半導体材料や半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択すればよい。
【０１４３】
第１の熱処理の温度は、５５０℃以上８５０℃以下、好ましくは６００℃以上７５０℃以下とする。また、熱処理の時間は、１分以上２４時間以下とすることが望ましい。なお、熱処理の温度や、熱処理の時間は、酸化物半導体の種類などによって異なる。
【０１４４】
また、第１の熱処理の雰囲気は、水素や水などを含まない雰囲気とすることが望ましい。例えば、水が十分に除去された、窒素、酸素、希ガス（ヘリウム、ネオン、アルゴン等）雰囲気とすることができる。
【０１４５】
熱処理装置は、電気炉の他、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いることができる。例えば、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
【０１４６】
上述の第１の熱処理によって、少なくとも第１の酸化物半導体層の表面を含む領域が結晶化する。当該結晶領域は、第１の酸化物半導体層表面から、第１の酸化物半導体層内部に向かって結晶成長が進行することにより形成される領域である。なお、当該結晶領域は、平均厚さが１ｎｍ以上１０ｎｍ以下の板状結晶を含む場合がある。また、当該結晶領域は、酸化物半導体層の表面に対して略垂直な方向にｃ軸配向する結晶を含む場合がある。ここで、略平行とは、平行方向から±１０°以内の状態をいうものとし、略垂直とは、垂直方向から±１０°以内の状態を言うものとする。
【０１４７】
また、第１の熱処理によって結晶領域を形成すると共に、第１の酸化物半導体層中の水素（水や水酸基を含む）などを除去することが望ましい。水素などの除去を行う場合には、純度が、６Ｎ（９９．９９９９％）以上（即ち不純物の濃度が１ｐｐｍ以下）の窒素、酸素、希ガス（ヘリウム、ネオン、アルゴン等）雰囲気において第１の熱処理を行うと良い。より望ましくは、純度が７Ｎ（９９．９９９９９％）以上（即ち不純物の濃度が０．１ｐｐｍ以下）の雰囲気である。また、Ｈ２Ｏが２０ｐｐｍ以下の超乾燥空気中で、好ましくは、Ｈ２Ｏが１ｐｐｍ以下の超乾燥空気中で、第１の熱処理を行っても良い。
【０１４８】
また、第１の熱処理により結晶領域を形成すると共に、第１の酸化物半導体層に酸素を供給することが望ましい。例えば、熱処理の雰囲気を酸素雰囲気とすることで、第１の酸化物半導体層に酸素を供給することができる。
【０１４９】
本実施の形態では、第１の熱処理として、窒素雰囲気下で７００℃、１時間の熱処理を行って酸化物半導体層から水素などを除去した後、酸素雰囲気に切り替えることで、第１の酸化物半導体層内部に酸素を供給する。なお、第１の熱処理の主たる目的は結晶領域の形成にあるから、水素などの除去や、酸素の供給を目的とする処理は別に行うこともできる。例えば、水素などを除去するための熱処理や、酸素を供給するための処理を行った後に、結晶化のための熱処理を行うことが可能である。
【０１５０】
このような第１の熱処理によって、結晶領域を有し、水素（水や水酸基を含む）などが除去され、酸素が供給された第１の酸化物半導体層が得られる。
【０１５１】
次に、少なくとも表面を含む領域に結晶領域を有する第１の酸化物半導体層３０４上に、第２の酸化物半導体層３０５を形成する（図５（Ｂ）参照）。なお、第１の酸化物半導体層３０４のみで必要な厚さを確保できる場合には、第２の酸化物半導体層３０５は不要である。この場合、第２の酸化物半導体層３０５にかかる工程を省略することができる。
【０１５２】
第２の酸化物半導体層３０５は、先の実施の形態における酸化物半導体層と同様に形成することができる。このため、第２の酸化物半導体層３０５およびその成膜方法の詳細については、先の実施の形態を参酌すればよい。ただし、第２の酸化物半導体層３０５は、第１の酸化物半導体層３０４より厚く形成することが望ましい。また、第１の酸化物半導体層３０４と第２の酸化物半導体層３０５の厚さの和が１ｎｍ以上５０ｎｍ以下、好ましくは１ｎｍ以上１０ｎｍ以下となるように、第２の酸化物半導体層３０５を形成することが望ましい。本実施の形態では、一例として７ｎｍの厚さとする。なお、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択すればよい。
【０１５３】
第２の酸化物半導体層３０５には、第１の酸化物半導体層３０４と同一主成分の材料であって、結晶化後の格子定数が近接した材料（ミスマッチが１％以下）を用いることが望ましい。このような材料を用いる場合には、第２の酸化物半導体層３０５の結晶化において、第１の酸化物半導体層３０４の結晶領域を種とする結晶成長を進行させやすくなるためである。さらに、同一主成分材料である場合には、界面物性や電気的特性も良好になる。
【０１５４】
なお、結晶化によって所望の膜質が得られる場合には、異なる主成分の材料を用いて第２の酸化物半導体層３０５を形成しても良い。
【０１５５】
次に、第２の酸化物半導体層３０５に第２の熱処理を行い、第１の酸化物半導体層３０４の結晶領域を種として結晶成長させて、第２の酸化物半導体層３０６を形成する（図５（Ｃ）参照）。第２の酸化物半導体層３０５を形成しない場合、当該工程は省略することができる。
【０１５６】
第２の熱処理の温度は、５５０℃以上８５０℃以下、好ましくは６００℃以上７５０℃以下とする。第２の熱処理の加熱時間は１分以上１００時間以下とし、好ましくは５時間以上２０時間以下とし、代表的には１０時間とする。なお、第２の熱処理においても、熱処理の雰囲気には、水素や水などが含まれないことが望ましい。
【０１５７】
雰囲気の詳細および熱処理による効果は、第１の熱処理と同様である。また、用いることができる熱処理装置も、第１の熱処理の場合と同様である。例えば、第２の熱処理の昇温時には炉の内部を窒素雰囲気とし、冷却時には炉の内部を酸素雰囲気とすることで、窒素雰囲気で水素などの除去を、酸素雰囲気で酸素の供給を行うことができる。
【０１５８】
上述のような第２の熱処理を行うことにより、第１の酸化物半導体層３０４に形成された結晶領域から第２の酸化物半導体層３０５全体に結晶成長を進行させて、第２の酸化物半導体層３０６を形成することができる。また、水素（水や水酸基を含む）などが除去され、酸素が供給された第２の酸化物半導体層３０６を形成することができる。また、第２の熱処理によって、第１の酸化物半導体層３０４の結晶領域の配向性を高めることも可能である。
【０１５９】
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料を第２の酸化物半導体層３０６に用いる場合、第２の酸化物半導体層３０６は、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ：自然数とは限らない）で表される結晶や、Ｉｎ２Ｇａ２ＺｎＯ７（Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝２：２：１：７［ａｔｏｍ比］）で表される結晶などを含み得る。このような結晶は、第２の熱処理によって、そのｃ軸が、第２の酸化物半導体層３０６の表面と略垂直な方向をとるように配向する。
【０１６０】
ここで、上述の結晶は、ａ軸（ａ−ａｘｉｓ）およびｂ軸（ｂ−ａｘｉｓ）に平行なレイヤーの積層構造である。また、各レイヤーはＩｎ、Ｇａ、Ｚｎのいずれかを含有する。具体的には、上述の結晶は、Ｉｎを含有するレイヤーと、Ｉｎを含有しないレイヤー（ＧａまたはＺｎを含有するレイヤー）が、ｃ軸方向に積層された構造を有する。
【０１６１】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体結晶では、Ｉｎを含有するレイヤーの面内方向、すなわち、ａ軸およびｂ軸に平行な方向に関する導電性は良好である。これは、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体結晶では電気伝導が主としてＩｎによって制御されること、一のＩｎの５ｓ軌道が、隣接するＩｎの５ｓ軌道と重なりを有することにより、キャリアパスが形成されること、などによる。
【０１６２】
また、第１の酸化物半導体層３０４が絶縁層３０２との界面に非晶質領域を有するような構造の場合、第２の熱処理を行うことにより、第１の酸化物半導体層３０４の表面に形成されている結晶領域から第１の酸化物半導体層３０４の下方に向かって結晶成長が進行し、該非晶質領域が結晶化される場合もある。なお、絶縁層３０２を構成する材料や、熱処理の条件などによっては、該非晶質領域が残存する場合もある。
【０１６３】
また、第１の酸化物半導体層３０４と第２の酸化物半導体層３０５とに同一主成分の酸化物半導体材料を用いる場合、図５（Ｃ）に示すように、第１の酸化物半導体層３０４と、第２の酸化物半導体層３０６とが、同一の結晶構造を有する場合がある。このため、図５（Ｃ）では点線で示したが、第１の酸化物半導体層３０４と第２の酸化物半導体層３０６の境界が判別できなくなり、第１の酸化物半導体層３０４と第２の酸化物半導体層３０６を同一の層と見なせる場合もある。
【０１６４】
次に、マスクを用いたエッチングなどの方法によって第１の酸化物半導体層３０４および第２の酸化物半導体層３０６を加工して、島状の第１の酸化物半導体層３０４ａおよび第２の酸化物半導体層３０６ａを形成する（図５（Ｄ）参照）。なお、ここでは、第２の熱処理の後に、島状の酸化物半導体層への加工を行っているが、島状の酸化物半導体層への加工後に、第２の熱処理を行っても良い。この場合、ウェットエッチングを用いる場合であっても、エッチングレートが高い状態でエッチングを行うことができるため、エッチングにかかる時間を短縮することができるというメリットがある。
【０１６５】
第１の酸化物半導体層３０４および第２の酸化物半導体層３０６のエッチングには、ドライエッチング、ウェットエッチングのいずれを用いても良い。もちろん、その両方を組み合わせて用いることもできる。酸化物半導体層を所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）は適宜設定する。第１の酸化物半導体層３０４および第２の酸化物半導体層３０６のエッチングは、先の実施の形態における酸化物半導体層のエッチングと同様に行うことができる。詳細については、先の実施の形態を参酌すればよい。
【０１６６】
なお、酸化物半導体層のうち、チャネル形成領域となる領域は、平坦な表面を有していることが望ましい。例えば、第２の酸化物半導体層３０６表面の高低差（Ｐ−Ｖ）は、ゲート電極と重畳する領域（チャネル形成領域）において、１ｎｍ以下（好ましくは０．５ｎｍ以下）であると好適である。なお、上述の高低差は、例えば、１０μｍ×１０μｍの領域で測定できる。
【０１６７】
次に、第２の酸化物半導体層３０６ａに接するように導電層を形成する。それから、該導電層を選択的にエッチングして、ソース電極またはドレイン電極３０８ａ、ソース電極またはドレイン電極３０８ｂを形成する（図５（Ｄ）参照）。詳細については、先の実施の形態を参酌すればよい。
【０１６８】
なお、図５（Ｄ）に示す工程で、第１の酸化物半導体層３０４ａまたは第２の酸化物半導体層３０６ａの、ソース電極またはドレイン電極３０８ａ、ソース電極またはドレイン電極３０８ｂと接する結晶層が非晶質状態となることもある。このため、第１の酸化物半導体層３０４ａおよび第２の酸化物半導体層３０６ａのすべての領域が結晶性とは限らない。
【０１６９】
次に、第２の酸化物半導体層３０６ａの一部に接するゲート絶縁層３１２を形成する。詳細については、先の実施の形態を参酌すればよい。その後、ゲート絶縁層３１２上の、第１の酸化物半導体層３０４ａおよび第２の酸化物半導体層３０６ａと重畳する領域にゲート電極３１４を形成する。そして、ゲート絶縁層３１２およびゲート電極３１４上に、層間絶縁層３１６および層間絶縁層３１８を形成する（図５（Ｅ）参照）。詳細については、先の実施の形態を参酌すればよい。
【０１７０】
ゲート絶縁層３１２の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第３の熱処理を行うのが望ましい。第３の熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、酸素を含む雰囲気下で２５０℃、１時間の熱処理を行えばよい。第３の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層３１２が酸素を含む絶縁層である場合、第２の酸化物半導体層３０６ａに酸素を供給することもできる。
【０１７１】
なお、本実施の形態では、ゲート絶縁層３１２の形成後に第３の熱処理を行っているが、第３の熱処理のタイミングはこれに限定されない。また、第２の熱処理など、他の処理によって第２の酸化物半導体層３０６ａに酸素を供給している場合には、第３の熱処理は省略しても良い。
【０１７２】
以上により、第１の酸化物半導体層３０４ａ、および、第２の酸化物半導体層３０６ａを用いたトランジスタ３５０が完成する（図５（Ｅ）参照）。
【０１７３】
このように高純度化され、真性化された第１の酸化物半導体層３０４ａおよび第２の酸化物半導体層３０６ａを用いることで、トランジスタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
【０１７４】
なお、本実施の形態では、トップゲート型のトランジスタであって、ソース電極およびドレイン電極の下部と、酸化物半導体層の上部とが接触する構成について説明したが、本実施の形態の構成を適用できるトランジスタはこれに限定されない。例えば、トップゲート型のトランジスタであって、ソース電極およびドレイン電極の上部と、酸化物半導体層の下部とが接触する構成（図１や図３に示す構成など）に、本実施の形態の構成の一部を適用することができる。また、ボトムゲート型のトランジスタであって、ソース電極およびドレイン電極の下部と、酸化物半導体層の上部とが接触する構成や、ボトムゲート型のトランジスタであって、ソース電極およびドレイン電極の上部と、酸化物半導体層の下部とが接触する構成などに対しても、本実施の形態の構成の一部を適用することができる。つまり、本実施の形態により、結晶領域を有する酸化物半導体層を備えた様々なトランジスタを実現することができる。
【０１７５】
さらに、本実施の形態では、酸化物半導体層として、結晶領域を有する第１の酸化物半導体層３０４ａと、第１の酸化物半導体層３０４ａの結晶領域から結晶成長させた第２の酸化物半導体層３０６ａを用いているため、電界効果移動度を向上させ、良好な電気特性を有するトランジスタを実現することができる。例えば、電界効果移動度μ＞１００ｃｍ２／Ｖ・ｓを実現することも可能である。これにより、高速動作が求められる各種論理回路に、上記トランジスタを適用することも可能である。
【０１７６】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１７７】
（実施の形態５）
本実施の形態では、酸化物半導体を用いたトランジスタの作製方法について、図６を用いて説明する。当該トランジスタは、先の実施の形態におけるトランジスタ１６２などに代えて用いることができるものである。なお、本実施の形態に係るトランジスタは、一部の構成が先の実施の形態に係るトランジスタと共通している。このため、以下では、主として相違点について述べる。また、以下では、トップゲート型のトランジスタを例に挙げて説明するが、トランジスタの構成はトップゲート型に限られない。
【０１７８】
まず、基板４００上に、絶縁層４０２を形成する。そして、絶縁層４０２上に酸化物半導体層４０６を形成する（図６（Ａ）参照）。詳細については先の実施の形態を参酌すればよい。
【０１７９】
次に、マスクを用いたエッチングなどの方法によって酸化物半導体層４０６を加工して、島状の酸化物半導体層４０６ａを形成し、当該酸化物半導体層４０６ａを覆うように、導電層４０８および絶縁層４１０を形成する（図６（Ｂ）参照）。なお、絶縁層４１０は必須の構成要素ではないが、後に形成されるソース電極またはドレイン電極の側面を選択的に酸化させるためには有効である。また、ゲート電極と、ソース電極またはドレイン電極との間の容量を低減するという点においても有効である。
【０１８０】
島状の酸化物半導体層４０６ａの形成や熱処理などの詳細については、先の実施の形態を参酌することができる。また、導電層４０８の詳細についても、先の実施の形態を参酌すればよい。
【０１８１】
絶縁層４１０は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、絶縁層４１０は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどを含むように形成するのが好適である。なお、絶縁層４１０は、単層構造としても良いし、積層構造としても良い。絶縁層４１０の厚さは特に限定されないが、例えば、１０ｎｍ以上２００ｎｍ以下とすることができる。
【０１８２】
次に、導電層４０８および絶縁層４１０を選択的にエッチングして、ソース電極またはドレイン電極４０８ａ、ソース電極またはドレイン電極４０８ｂ、絶縁層４１０ａ、絶縁層４１０ｂを形成する（図６（Ｃ）参照）。詳細は、先の実施の形態におけるソース電極またはドレイン電極の形成工程と同様である。なお、アルミニウム、チタン、モリブデン、銅などの材料は、後に行われるプラズマ酸化処理に適しており、ソース電極またはドレイン電極４０８ａ、ソース電極またはドレイン電極４０８ｂなどの材料として好適である。
【０１８３】
次に、酸化物半導体層４０６ａに酸素を供給するための酸化処理を行う（図６（Ｄ）参照）。当該酸化処理によって、ソース電極またはドレイン電極４０８ａの一部（特に、その側面に相当する部分）には酸化領域４１１ａが、ソース電極またはドレイン電極４０８ｂの一部（特に、その側面に相当する部分）には酸化領域４１１ｂが形成される（図６（Ｄ）参照）。また、当該酸化処理によって、ソース電極またはドレイン電極４０８ａや、ソース電極またはドレイン電極４０８ｂの外周部にも、酸化領域が形成される。
【０１８４】
酸化処理は、マイクロ波（３００ＭＨｚ〜３００ＧＨｚ）によって励起された酸素プラズマを用いた酸化処理（プラズマ酸化処理）とするのが好適である。マイクロ波によってプラズマを励起することで、高密度プラズマが実現され、酸化物半導体層４０６ａへのダメージを十分に低減することができるからである。
【０１８５】
より具体的には、例えば、周波数を３００ＭＨｚ〜３００ＧＨｚ（代表的には２．４５ＧＨｚ）、圧力を５０Ｐａ〜５０００Ｐａ（代表的には５００Ｐａ）、被処理物の温度を２００〜４００℃（代表的には３００℃）とし、酸素とアルゴンとの混合ガスを用いて上記処理を行うことができる。
【０１８６】
上記酸化処理によって、酸化物半導体層４０６ａには酸素が供給されることになるため、酸化物半導体層４０６ａへのダメージを十分に低減しつつ、酸素欠乏に起因するエネルギーギャップ中の欠陥準位を減少させることができる。つまり、酸化物半導体層４０６ａの特性を一層向上させることができる。
【０１８７】
なお、酸化物半導体層４０６ａへのダメージを十分に低減しつつ、酸化物半導体層４０６ａに酸素を供給することができる方法であれば、マイクロ波を用いたプラズマ酸化処理に限定されない。例えば、酸素を含む雰囲気における熱処理などの方法を用いることもできる。
【０１８８】
また、上記酸化処理と併せて、酸化物半導体層４０６ａから水や水素などを除去する処理を行ってもよい。この場合、例えば、窒素やアルゴンなどのガスを用いたプラズマ処理を用いることができる。
【０１８９】
なお、上記酸化処理によって形成された酸化領域４１１ａや酸化領域４１１ｂは、トランジスタ４５０が微細化されている場合（例えば、チャネル長が１０００ｎｍ未満である場合）には、特に有効である。トランジスタの微細化に伴い、ゲート絶縁層に対してはその厚みを小さくすることが要求されるが、当該酸化領域を有することで、ゲート絶縁層の薄型化やカバレッジ不良などに起因して生じ得る、ゲート電極と、ソース電極またはドレイン電極のショートを防止できるためである。なお、当該酸化領域は、５ｎｍ以上（好ましくは１０ｎｍ以上）の厚みを有していれば、十分に効果的である。
【０１９０】
また、上記酸化処理は、露出した絶縁層４０２の膜質改善の観点からも有効である。
【０１９１】
なお、ソース電極またはドレイン電極４０８ａや、ソース電極またはドレイン電極４０８ｂの上部の酸化を防止する役割を有する点で、絶縁層４１０ａおよび絶縁層４１０ｂは重要である。エッチングの際に用いるマスクを残存させたまま、上記プラズマ処理をするには大きな困難が伴うからである。
【０１９２】
次に、大気に触れさせることなく、酸化物半導体層４０６ａの一部に接するゲート絶縁層４１２を形成する。そして、ゲート絶縁層４１２上の酸化物半導体層４０６ａと重畳する領域にゲート電極４１４を形成し、ゲート絶縁層４１２およびゲート電極４１４上に、層間絶縁層４１６および層間絶縁層４１８を形成する（図６（Ｅ）参照）。詳細については、先の実施の形態を参酌することができる。
【０１９３】
以上により、酸化物半導体を用いたトランジスタ４５０が完成する。
【０１９４】
本実施の形態では、酸化物半導体層４０６ａに酸素を供給するために、酸化物半導体層４０６ａに酸素プラズマ処理を施している。このため、トランジスタ４５０の特性はさらに高いものとなる。また、ソース電極またはドレイン電極の側面に相当する領域が酸化されることになるため、ゲート絶縁層の薄膜化に起因して生じるおそれのある、ゲート電極−ソース電極（またはドレイン電極）間の短絡を防止することができる。また、酸化領域４１１ａ、酸化領域４１１ｂによって、適度なオフセット領域ができるので、酸化物半導体層から、ソース電極（またはドレイン電極）との界面にかけての電界の変化を、低く抑えることも可能である。
【０１９５】
また、ソース電極およびドレイン電極の上に絶縁層を設けることにより、ソース電極およびドレイン電極と、ゲート電極との間に形成される容量（寄生容量）を低減し、さらなる高速動作を実現することが可能である。
【０１９６】
なお、本実施の形態では、トップゲート型のトランジスタであって、ソース電極およびドレイン電極の下部と、酸化物半導体層の上部とが接触する構成について説明したが、本実施の形態の構成を適用できるトランジスタはこれに限定されない。例えば、ボトムゲート型のトランジスタであって、ソース電極およびドレイン電極の下部と、酸化物半導体層の上部とが接触する構成に、本実施の形態の構成の一部を適用することができる。つまり、本実施の形態により、酸素が供給された酸化物半導体、酸化領域を有する電極、などを備えた様々なトランジスタを実現することができる
【０１９７】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１９８】
（実施の形態６）
本実施の形態では、先の実施の形態に示す半導体装置の応用例につき、図７および図８を用いて説明する。
【０１９９】
図７（Ａ）および図７（Ｂ）は、図２（Ａ−１）に示す半導体装置（以下、メモリセル１９０とも記載する）を複数用いて形成される半導体装置の回路図である。図７（Ａ）は、メモリセル１９０が直列に接続された、いわゆるＮＡＮＤ型の半導体装置の回路図である。図７（Ｂ）は、メモリセル１９０が並列に接続された、いわゆるＮＯＲ型の半導体装置の回路図である。
【０２００】
図７（Ａ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、ｍ本の第２信号線Ｓ２、ｍ本のワード線ＷＬを有し、複数のメモリセル１９０（１、１）〜１９０（ｍ、１）が縦ｍ個（行）×横１個（列）に配置されている。なお、図７（Ａ）では、ソース線ＳＬおよびビット線ＢＬを１本ずつ有する構成となっているが、これに限られない。ソース線ＳＬおよびビット線ＢＬをｎ本有することで、縦ｍ個（行）×横ｎ個（列）のメモリセルアレイを有する構成としてもよい。
【０２０１】
各メモリセル１９０において、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイン電極の一方と、容量素子１６４の電極の一方とは、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ１６２のソース電極またはドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子１６４の電極の他方は電気的に接続されている。
【０２０２】
また、メモリセル１９０が有するトランジスタ１６０のソース電極は、隣接するメモリセル１９０のトランジスタ１６０のドレイン電極と電気的に接続され、メモリセル１９０が有するトランジスタ１６０のドレイン電極は、隣接するメモリセル１９０のトランジスタ１６０のソース電極と電気的に接続される。ただし、直列に接続された複数のメモリセルのうち、一方の端に設けられたメモリセル１９０が有するトランジスタ１６０のドレイン電極は、ビット線と電気的に接続される。また、直列に接続された複数のメモリセルのうち、他方の端に設けられたメモリセル１９０が有するトランジスタ１６０のソース電極は、ソース線と電気的に接続される。
【０２０３】
図７（Ａ）に示す半導体装置は、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は次のように行われる。書き込みを行う行の第２の信号線Ｓ２にトランジスタ１６２がオン状態となる電位を与え、書き込みを行う行のトランジスタ１６２をオン状態にする。これにより、指定した行のトランジスタ１６０のゲート電極に第１の信号線Ｓ１の電位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指定した行のメモリセルにデータを書き込むことができる。
【０２０４】
また、読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ１６０のゲート電極の電荷によらず、トランジスタ１６０がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ１６０をオン状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ１６０のゲート電極が有する電荷によって、トランジスタ１６０のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間の複数のトランジスタ１６０は、読み出しを行う行を除いてオン状態なので、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ１６０の状態によって決定される。つまり、読み出しを行う行のトランジスタ１６０のゲート電極が有する電荷によって、読み出し回路が読み出すビット線ＢＬの電位は異なる値をとる。このようにして、指定した行のメモリセルからデータを読み出すことができる。
【０２０５】
図７（Ｂ）に示す半導体装置は、ｎ本のソース線ＳＬ、ビット線ＢＬおよび第１信号線Ｓ１と、ｍ本の第２信号線Ｓ２およびワード線ＷＬと、複数のメモリセル１９０（１、１）〜１９０（ｍ、ｎ）が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルアレイ１８１を有する。各トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイン電極の一方と、容量素子１６４の電極の一方とは、電気的に接続されている。また、ソース線ＳＬとトランジスタ１６０のソース電極とは、電気的に接続され、ビット線ＢＬとトランジスタ１６０のドレイン電極とは、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ１６２のソース電極またはドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子１６４の電極の他方は電気的に接続されている。
【０２０６】
図７（Ｂ）に示す半導体装置は、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は、上述の図７（Ａ）に示す半導体装置と同様の方法で行われる。読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ１６０のゲート電極の電荷によらず、トランジスタ１６０がオフ状態となるような電位を与え、読み出しを行う行以外のトランジスタ１６０をオフ状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ１６０のゲート電極が有する電荷によって、トランジスタ１６０のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ１６０の状態によって決定される。つまり、読み出しを行う行のトランジスタ１６０のゲート電極が有する電荷によって、読み出し回路が読み出すビット線ＢＬの電位は異なる値をとる。このようにして、指定した行のメモリセルからデータを読み出すことができる。
【０２０７】
次に、図７に示す半導体装置などに用いることができる読出し回路の一例について図８を用いて説明する。
【０２０８】
図８（Ａ）には、読み出し回路の概略を示す。当該読出し回路は、トランジスタとセンスアンプ回路を有する。
【０２０９】
読み出し時には、端子Ａは読み出しを行うメモリセルが接続されたビット線に接続される。また、トランジスタのゲート電極にはバイアス電位Ｖｂｉａｓが印加され、端子Ａの電位が制御される。
【０２１０】
メモリセル１９０は、格納されるデータに応じて、異なる抵抗値を示す。具体的には、選択したメモリセル１９０のトランジスタ１６０がオン状態の場合には低抵抗状態となり、選択したメモリセル１９０のトランジスタ１６０がオフ状態の場合には高抵抗状態となる。
【０２１１】
メモリセルが高抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより高くなり、センスアンプ回路は端子Ａの電位に対応する電位（データ”１”）を出力する。一方、メモリセルが低抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより低くなり、センスアンプ回路は端子Ａの電位に対応する電位（データ”０”）を出力する。
【０２１２】
このように、読み出し回路を用いることで、メモリセルからデータを読み出すことができる。なお、本実施の形態の読み出し回路は一例である。他の公知の回路を用いても良い。また、読み出し回路は、プリチャージ回路を有しても良い。参照電位Ｖｒｅｆの代わりに参照用のビット線が接続される構成としても良い。
【０２１３】
図８（Ｂ）に、センスアンプ回路の一例である差動型センスアンプを示す。差動型センスアンプは、入力端子Ｖｉｎ（＋）とＶｉｎ（−）と出力端子Ｖｏｕｔを有し、Ｖｉｎ（＋）とＶｉｎ（−）の差を増幅する。Ｖｉｎ（＋）＞Ｖｉｎ（−）であればＶｏｕｔは、概ねＨｉｇｈ出力、Ｖｉｎ（＋）＜Ｖｉｎ（−）であればＶｏｕｔは、概ねＬｏｗ出力となる。
【０２１４】
図８（Ｃ）に、センスアンプ回路の一例であるラッチ型センスアンプを示す。ラッチ型センスアンプは、入出力端子Ｖ１およびＶ２と、制御用信号Ｓｐ、Ｓｎの入力端子を有する。まず、制御用信号ＳｐをＨｉｇｈ、制御用信号ＳｎをＬｏｗとして、電源電位（Ｖｄｄ）を遮断する。そして、比較を行う電位をＶ１とＶ２に与える。その後、制御用信号ＳｐをＬｏｗ、制御用信号ＳｎをＨｉｇｈとして、電源電位（Ｖｄｄ）を供給すると、比較を行う電位Ｖ１ｉｎとＶ２ｉｎがＶ１ｉｎ＞Ｖ２ｉｎの関係にあれば、Ｖ１の出力はＨｉｇｈ、Ｖ２の出力はＬｏｗとなり、Ｖ１ｉｎ＜Ｖ２ｉｎの関係にあれば、Ｖ１の出力はＬｏｗ、Ｖ２の出力はＨｉｇｈとなる。このような関係を利用して、Ｖ１ｉｎとＶ２ｉｎの差を増幅することができる。
【０２１５】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２１６】
（実施の形態７）
本実施の形態では、先の実施の形態に示すトランジスタを用いた半導体装置の例について、図９を参照して説明する。
【０２１７】
図９（Ａ）には、いわゆるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図９（Ａ）に示すメモリセルアレイ６２０は、複数のメモリセル６３０がマトリクス状に配列された構成を有している。また、メモリセルアレイ６２０は、ｍ本の第１の配線、およびｎ本の第２の配線を有する。なお、メモリセル６３０は、図２（Ｂ）に示す半導体装置に相当するものである。なお、本実施の形態においては、図２（Ｂ）における第１の配線をビット線ＢＬと呼び、第２の配線をワード線ＷＬと呼ぶ。
【０２１８】
メモリセル６３０は、トランジスタ６３１と、容量素子６３２と、から構成されている。トランジスタ６３１のゲート電極は、第１の配線（ワード線ＷＬ）と接続されている。また、トランジスタ６３１のソース電極またはドレイン電極の一方は、第２の配線（ビット線ＢＬ）と接続されており、トランジスタ６３１のソース電極またはドレイン電極の他方は、容量素子の電極の一方と接続されている。また、容量素子の電極の他方は容量線ＣＬと接続され、一定の電位が与えられている。トランジスタ６３１には、先の実施の形態に示すトランジスタが適用される。
【０２１９】
先の実施の形態において示したトランジスタは、オフ電流が極めて小さいという特徴を有する。このため、いわゆるＤＲＡＭとして認識されている図９（Ａ）に示す半導体装置に当該トランジスタを適用する場合、実質的な不揮発性メモリを得ることが可能である。
【０２２０】
図９（Ｂ）には、いわゆるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図９（Ｂ）に示すメモリセルアレイ６４０は、複数のメモリセル６５０がマトリクス状に配列された構成とすることができる。また、メモリセルアレイ６４０は、第１の配線（ワード線ＷＬ）、第２の配線（ビット線ＢＬ）および第３の配線（反転ビット線／ＢＬ）をそれぞれ複数本有する。
【０２２１】
メモリセル６５０は、第１のトランジスタ６５１〜第６のトランジスタ６５６を有している。第１のトランジスタ６５１と第２のトランジスタ６５２は、選択トランジスタとして機能する。また、第３のトランジスタ６５３と第４のトランジスタ６５４のうち、一方はｎチャネル型トランジスタ（ここでは、第４のトランジスタ６５４）であり、他方はｐチャネル型トランジスタ（ここでは、第３のトランジスタ６５３）である。つまり、第３のトランジスタ６５３と第４のトランジスタ６５４によってＣＭＯＳ回路が構成されている。同様に、第５のトランジスタ６５５と第６のトランジスタ６５６によってＣＭＯＳ回路が構成されている。
【０２２２】
第１のトランジスタ６５１、第２のトランジスタ６５２、第４のトランジスタ６５４、第６のトランジスタ６５６は、ｎチャネル型のトランジスタであり、先の実施の形態において示したトランジスタを適用することができる。第３のトランジスタ６５３と第５のトランジスタ６５５は、ｐチャネル型のトランジスタであり、酸化物半導体、またはそれ以外の材料（例えば、シリコンなど）を用いて形成することができる。
【０２２３】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２２４】
（実施の形態８）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１０を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ等のカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
【０２２５】
図１０（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２内には、先の実施の形態に示す半導体装置が設けられている。先の実施の形態に示す半導体装置は、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
【０２２６】
図１０（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。先の実施の形態に示す半導体装置は、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
【０２２７】
図１０（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。先の実施の形態に示す半導体装置は、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
【０２２８】
図１０（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図１０（Ｄ）に示すように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。先の実施の形態に示す半導体装置は、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
【０２２９】
図１０（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。先の実施の形態に示す半導体装置は、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
【０２３０】
図１０（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、先の実施の形態に示す半導体装置が搭載されている。先の実施の形態に示す半導体装置は、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
【０２３１】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
【実施例１】
【０２３２】
開示する発明の一態様にかかる半導体装置の書き換え可能回数につき調査した。本実施例では、当該調査結果につき、図１１を参照して説明する。
【０２３３】
調査に用いた半導体装置は、図２（Ａ−１）に示す回路構成の半導体装置である。ここで、トランジスタ１６２に相当するトランジスタには酸化物半導体を用いた。また、容量素子１６４に相当する容量素子として、０．３３ｐＦの容量値のものを用いた。
【０２３４】
調査は、初期のメモリウィンドウ幅と、データの保持およびデータの書き込みを所定回数繰り返した後のメモリウィンドウ幅とを比較することにより行った。データの保持およびデータの書き込みは、図２（Ａ−１）における第３の配線に相当する配線に０Ｖ、または５Ｖのいずれかを与え、第４の配線に相当する配線に、０Ｖ、または５Ｖのいずれかを与えることにより行った。第４の配線に相当する配線の電位が０Ｖの場合には、トランジスタ１６２に相当するトランジスタはオフ状態であるから、フローティングゲート部ＦＧに与えられた電位が保持される。第４の配線に相当する配線の電位が５Ｖの場合には、トランジスタ１６２に相当するトランジスタはオン状態であるから、第３の配線に相当する配線の電位がフローティングゲート部ＦＧに与えられる。
【０２３５】
メモリウィンドウ幅とは記憶装置の特性を示す指標の一つである。ここでは、異なる記憶状態の間での、第５の配線に相当する配線の電位Ｖｃｇと、トランジスタ１６０に相当するトランジスタのドレイン電流Ｉｄとの関係を示す曲線（Ｖｃｇ−Ｉｄ曲線）の、シフト量ΔＶｃｇをいうものとする。異なる記憶状態とは、フローティングゲート部ＦＧに０Ｖが与えられた状態（以下、Ｌｏｗ状態という）と、フローティングゲート部ＦＧに５Ｖが与えられた状態（以下、Ｈｉｇｈ状態という）をいう。つまり、メモリウィンドウ幅は、Ｌｏｗ状態とＨｉｇｈ状態において、電位Ｖｃｇの掃引を行うことで確認できる。またいずれの場合も、Ｖｄｓ＝１Ｖとした。
【０２３６】
図１１に、初期状態のメモリウィンドウ幅と、１×１０９回の書き込みを行った後のメモリウィンドウ幅の調査結果を示す。なお、図１１において、実線は１回目の書き込みを示し、破線は１×１０９回目の書き込みを示す。また、実線と破線双方において、左側の曲線はＨｉｇｈ状態の書き込みを示し、右側の曲線はＬｏｗ状態の書き込みを示す。また、横軸はＶｃｇ（Ｖ）を示し、縦軸はＩｄ（Ａ）を示す。図１１から、１×１０９回の書き込み前後において、Ｈｉｇｈ状態とＬｏｗ状態において電位Ｖｃｇを掃引したメモリウィンドウ幅が変化していないことが確認できる。１×１０９回の書き込み前後においてメモリウィンドウ幅が変化しないということは、少なくともこの間は、半導体装置の特性が変化しないことを示すものである。
【０２３７】
上述のように、開示する発明の一態様に係る半導体装置は、保持および書き込みを多数回繰り返しても特性が変化しない。つまり、開示する発明の一態様によって、極めて信頼性の高い半導体装置が実現されるといえる。
【符号の説明】
【０２３８】
１３８ 絶縁層
１４０ 酸化物半導体層
１４２ａ ソース電極またはドレイン電極
１４２ｂ ソース電極またはドレイン電極
１４３ 絶縁層
１４４ 酸化物半導体層
１４６ ゲート絶縁層
１４８ａ ゲート電極
１４８ｂ 電極
１５０ 層間絶縁層
１５２ 層間絶縁層
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
１８１ メモリセルアレイ
１９０ メモリセル
２００ 基板
２０２ 絶縁層
２０６ 酸化物半導体層
２０６ａ 酸化物半導体層
２０８ａ ソース電極またはドレイン電極
２０８ｂ ソース電極またはドレイン電極
２１２ ゲート絶縁層
２１４ ゲート電極
２１６ 層間絶縁層
２１８ 層間絶縁層
２５０ トランジスタ
３００ 基板
３０２ 絶縁層
３０４ 第１の酸化物半導体層
３０４ａ 第１の酸化物半導体層
３０５ 第２の酸化物半導体層
３０６ 第２の酸化物半導体層
３０６ａ 第２の酸化物半導体層
３０８ａ ソース電極またはドレイン電極
３０８ｂ ソース電極またはドレイン電極
３１２ ゲート絶縁層
３１４ ゲート電極
３１６ 層間絶縁層
３１８ 層間絶縁層
３５０ トランジスタ
４００ 基板
４０２ 絶縁層
４０６ 酸化物半導体層
４０６ａ 酸化物半導体層
４０８ 導電層
４０８ａ ソース電極またはドレイン電極
４０８ｂ ソース電極またはドレイン電極
４１０ 絶縁層
４１０ａ 絶縁層
４１０ｂ 絶縁層
４１１ａ 酸化領域
４１１ｂ 酸化領域
４１２ ゲート絶縁層
４１４ ゲート電極
４１６ 層間絶縁層
４１８ 層間絶縁層
４５０ トランジスタ
６２０ メモリセルアレイ
６３０ メモリセル
６３１ トランジスタ
６３２ 容量素子
６４０ メモリセルアレイ
６５０ メモリセル
６５１ トランジスタ
６５２ トランジスタ
６５３ トランジスタ
６５４ トランジスタ
６５５ トランジスタ
６５６ トランジスタ
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
【技術分野】
【０００１】
開示する発明は、半導体素子を利用した半導体装置およびその作製方法に関するものである。
【背景技術】
【０００２】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
【０００３】
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。
【０００４】
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにはリーク電流が存在し、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
【０００５】
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
【０００６】
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
【０００７】
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
【０００８】
また、フローティングゲートに電荷を保持させるため、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の保持、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述の問題に鑑み、開示する発明の一態様では、記憶保持期間において電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、半導体装置を提供することを目的の一とする。
【課題を解決するための手段】
【００１１】
開示する発明では、高純度化された酸化物半導体を用いて半導体装置を構成する。高純度化された酸化物半導体を用いて構成したトランジスタは、リーク電流が極めて小さいため、長期間にわたって情報を保持することが可能である。
【００１２】
開示する発明の一態様では、第１のソース電極および第１のドレイン電極と、第１のソース電極および第１のドレイン電極と電気的に接続され、酸化物半導体材料が用いられている第１のチャネル形成領域と、第１のチャネル形成領域上の第１のゲート絶縁層と、第１のゲート絶縁層上の第１のゲート電極と、を有する第１のトランジスタと、容量素子と、を有し、第１のトランジスタの第１のソース電極または第１のドレイン電極の一方と、容量素子の電極の一方とは、電気的に接続された半導体装置である。
【００１３】
また、上記構成において、容量素子は、第１のソース電極または第１のドレイン電極と、第１のゲート絶縁層と、第１のゲート絶縁層上の容量素子用電極と、によって構成することができる。
【００１４】
また、上記構成において、第２のソース電極および第２のドレイン電極と、第２のソース電極および第２のドレイン電極と電気的に接続され、酸化物半導体材料が用いられた第２のチャネル形成領域と、第２のチャネル形成領域上の第２のゲート絶縁層と、第２のゲート絶縁層上の第２のゲート電極と、を有する第２のトランジスタと、ソース線と、ビット線と、ワード線と、第１信号線と、第２信号線と、を有し、第２のゲート電極と、第１のソース電極または第１のドレイン電極の一方と、容量素子の電極の一方とは、電気的に接続され、ソース線と、第２のソース電極とは、電気的に接続され、ビット線と、第２のドレイン電極とは、電気的に接続され、第１信号線と、第１のソース電極または第１のドレイン電極の他方とは、電気的に接続され、第２信号線と、第１のゲート電極とは、電気的に接続され、ワード線と、容量素子の電極の他方とは電気的に接続された構成とすることができる。
【００１５】
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、「上」「下」の用語は説明の便宜のために用いる表現に過ぎず、特に言及する場合を除き、その上下を入れ替えたものも含む。
【００１６】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００１７】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００１８】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【００１９】
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【発明の効果】
【００２０】
本発明の一態様では、酸化物半導体を用いたトランジスタに係る半導体装置が提供される。酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【００２１】
また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、浮遊ゲートへの電子の注入や、浮遊ゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。
【００２２】
このように、開示する発明の一態様によって、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書込み回数にも制限がない、半導体装置を提供することができる。
【図面の簡単な説明】
【００２３】
【図１】半導体装置の断面図。
【図２】半導体装置の回路図。
【図３】半導体装置の作製工程に係る断面図。
【図４】半導体装置の作製工程に係る断面図。
【図５】半導体装置の作製工程に係る断面図。
【図６】半導体装置の作製工程に係る断面図。
【図７】半導体装置の回路図。
【図８】半導体装置の回路図。
【図９】半導体装置の回路図。
【図１０】半導体装置を用いた電子機器を説明するための図。
【図１１】メモリウィンドウ幅の調査結果を示す図。
【発明を実施するための形態】
【００２４】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２５】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００２６】
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
【００２７】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成および作製方法について、図１および図２を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
【００２８】
〈半導体装置の断面構成〉
図１は、半導体装置の構成の例である。図１（Ａ）〜図１（Ｄ）に、半導体装置の断面を示す。図１に示される半導体装置は、酸化物半導体を用いたトランジスタ１６２および容量素子１６４を有するものである。
【００２９】
なお、上記トランジスタは、ｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ１６２に用いる点にあるから、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【００３０】
図１（Ａ）におけるトランジスタ１６２は、基板２００上に絶縁層１３８を介して設けられたソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと電気的に接続されている酸化物半導体層１４４と、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ、酸化物半導体層１４４を覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１４８ａと、を有する。
【００３１】
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されているものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定したものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温でのオフ電流密度（オフ電流をトランジスタのチャネル幅で除した値）は１０ｚＡ／μｍから１００ｚＡ／μｍ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）程度となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。
【００３２】
なお、図１（Ａ）のトランジスタ１６２では、酸化物半導体層１４４が島状に加工されないため、加工の際のエッチングによる酸化物半導体層１４４の汚染を防止できる。
【００３３】
容量素子１６４は、ソース電極またはドレイン電極１４２ａ、酸化物半導体層１４４、ゲート絶縁層１４６、および電極１４８ｂ、で構成される。すなわち、ソース電極またはドレイン電極１４２ａは、容量素子１６４の一方の電極として機能し、電極１４８ｂは、容量素子１６４の他方の電極として機能することになる。
【００３４】
なお、図１（Ａ）の容量素子１６４では、酸化物半導体層１４４とゲート絶縁層１４６を積層させることにより、ソース電極またはドレイン電極１４２ａと、電極１４８ｂとの間の絶縁性を十分に確保することができる。
【００３５】
なお、トランジスタ１６２および容量素子１６４において、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂ、および絶縁層１４３の端部は、テーパー形状であることが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下とする。なお、テーパー角とは、テーパー形状を有する層（例えば、ソース電極またはドレイン電極１４２ａ）を、その断面（基板の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの端部をテーパー形状とすることにより、酸化物半導体層１４４の被覆性を向上し、段切れを防止することができるためである。
【００３６】
また、トランジスタ１６２および容量素子１６４の上には、層間絶縁層１５０が設けられており、層間絶縁層１５０上には層間絶縁層１５２が設けられている。
【００３７】
図１（Ｂ）に示すトランジスタおよび容量素子は、図１（Ａ）に示すトランジスタおよび容量素子の変形例の一である。
【００３８】
図１（Ｂ）に示す構成と、図１（Ａ）に示す構成との相違は、酸化物半導体層を島状に形成している点にある。つまり、図１（Ａ）に示す構成では、酸化物半導体層１４４が、絶縁層１３８、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの全体を覆っている。これに対して、図１（Ｂ）に示す構成では、島状の酸化物半導体層１４４が、絶縁層１３８、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの一部を覆っている。ここで、島状の酸化物半導体層１４４の端部は、テーパー形状であることが好ましい。テーパー角は、例えば、３０°以上６０°以下とすることが好ましい。
【００３９】
また、容量素子１６４において、酸化物半導体層１４４とゲート絶縁層１４６を積層させることにより、ソース電極またはドレイン電極１４２ａと、電極１４８ｂとの間の絶縁性を十分に確保することができる。
【００４０】
図１（Ｃ）に示すトランジスタおよび容量素子は、図１（Ａ）に示すトランジスタおよび容量素子の変形例の一である。
【００４１】
図１（Ｃ）に示す構成と、図１（Ａ）に示す構成との相違は、絶縁層１４３が、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂ上に形成されている点にある。さらに、酸化物半導体層１４４が、絶縁層１４３、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂを覆うように形成されている点にある。また、酸化物半導体層１４４は、絶縁層１４３に設けられた開口を介して、ソース電極またはドレイン電極１４２ａに接して設けられている。
【００４２】
絶縁層１４３を有することにより、ゲート電極と、ソース電極またはドレイン電極との間に形成される容量が低減され、トランジスタ動作の高速化を図ることができる。
【００４３】
図１（Ｄ）に示すトランジスタおよび容量素子は、図１（Ｂ）および図１（Ｃ）のトランジスタおよび容量素子の変形例の一である。
【００４４】
図１（Ｄ）に示す構成と、図１（Ｂ）に示す構成との相違は、図１（Ｄ）には、絶縁層１４３が、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂ上に形成されている点にある。さらに、酸化物半導体層１４４が、絶縁層１４３、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂを覆うように形成されている点にある。また、図１（Ｄ）に示す構成と、図１（Ｃ）に示す構成との相違は、酸化物半導体層１４４が島状に形成されている点にある。当該構成により、図１（Ｂ）の構成における効果と、図１（Ｃ）の構成における効果とを併せて得ることができる。
【００４５】
〈半導体装置の回路構成および動作〉
次に、上記半導体装置の回路構成の例、およびその動作について説明する。図２は、図１に示す半導体装置を用いた回路構成の例である。
【００４６】
図２（Ａ−１）に示す半導体装置において、第１の配線（１ｓｔ Ｌｉｎｅ：ソース線とも呼ぶ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ：ビット線とも呼ぶ）とトランジスタ１６０のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ：第１信号線とも呼ぶ）とトランジスタ１６２のソース電極またはドレイン電極の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ：第２信号線とも呼ぶ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイン電極の他方は、容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ：ワード線とも呼ぶ）と、容量素子１６４の電極の他方は電気的に接続されている。
【００４７】
ここで、トランジスタ１６０およびトランジスタ１６２には、上述の酸化物半導体を用いたトランジスタが適用される。上述の酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子１６４を有することにより、トランジスタ１６０のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。なお、酸化物半導体を用いたトランジスタ１６２は、チャネル長（Ｌ）を１０ｎｍ以上１０００ｎｍ以下としているため、消費電力が小さく、動作速度もきわめて大きいという特徴を有する。
【００４８】
図２（Ａ−１）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【００４９】
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持される（保持）。
【００５０】
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。
【００５１】
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【００５２】
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さないようにするには、各メモリセル間でトランジスタ１６０がそれぞれ並列に接続されている場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を与えればよい。また、各メモリセル間でトランジスタ１６０がそれぞれ直列に接続されている場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【００５３】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１６０のゲート電極および容量素子１６４に与えられる。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極は、新たな情報に係る電荷が与えられた状態となる。
【００５４】
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
【００５５】
なお、トランジスタ１６２のソース電極またはドレイン電極は、トランジスタ１６０のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため、図中、トランジスタ１６２のソース電極またはドレイン電極とトランジスタ１６０のゲート電極が電気的に接続される部位をフローティングゲート部ＦＧと呼ぶ場合がある。トランジスタ１６２がオフの場合、当該フローティングゲート部ＦＧは絶縁体中に埋設されたと見ることができ、フローティングゲート部ＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ１６２のオフ電流は、シリコンなどで形成されるトランジスタの１０万分の１以下であるため、トランジスタ１６２のリークによる、フローティングゲート部ＦＧに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ１６２により、不揮発性の記憶装置を実現することが可能である。
【００５６】
例えば、トランジスタ１６２の室温でのオフ電流密度が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）程度であり、容量素子１６４の容量値が１ｐＦ程度である場合には、少なくとも１０６秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
【００５７】
また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
【００５８】
図２（Ａ−１）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図２（Ａ−２）のような回路に置き換えることが可能である。つまり、図２（Ａ−２）では、トランジスタ１６０および容量素子１６４が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞれ、容量素子１６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６４を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ１６０の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極またはドレイン電極との間に形成される容量）値に相当する。なお、抵抗値Ｒ２は、トランジスタ１６０のゲート電極とチャネル形成領域との間の抵抗値を示すものに過ぎないから、この点を明確にするために、接続の一部を点線で示している。
【００５９】
トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ（Ｒ１はＲＯＳ以上）、Ｒ２≧ＲＯＳ（Ｒ２はＲＯＳ以上）を満たす場合には、電荷の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ１６２のオフ電流によって決定されることになる。
【００６０】
逆に、当該関係を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ１６２以外において生じるリークが大きいためである。このことから、本実施の形態において開示する半導体装置は、上述の関係を満たすものであることが望ましいといえる。
【００６１】
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２（Ｃ１はＣ２以上）の関係を満たすことが望ましい。Ｃ１を大きくすることで、第５の配線によってフローティングゲート部ＦＧの電位を制御する際（例えば、読み出しの際）に、第５の配線の電位の変動を低く抑えることができるためである。
【００６２】
上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、Ｒ１およびＲ２は、トランジスタ１６０やトランジスタ１６２のゲート絶縁層によって制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
【００６３】
図２（Ｂ）に示す半導体装置は、図２（Ａ−１）におけるトランジスタ１６０を設けない構成の半導体装置である。図２（Ｂ）に示す半導体装置において、第１の配線（１ｓｔ Ｌｉｎｅ：第１信号線とも呼ぶ）とトランジスタ１６２のソース電極またはドレイン電極の一方とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ：第２信号線とも呼ぶ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６２のソース電極またはドレイン電極の他方と、容量素子１６４の電極の一方とは、電気的に接続され、第３の配線（３ｒｄ Ｌｉｎｅ：容量線とも呼ぶ）と、容量素子１６４の電極の他方とは、電気的に接続されている。
【００６４】
ここで、トランジスタ１６２には、上述の酸化物半導体を用いたトランジスタが適用される。上述の酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、容量素子１６４に与えられた電位を、極めて長時間にわたって保持することが可能である。なお、酸化物半導体を用いたトランジスタ１６２は、チャネル長（Ｌ）を１０ｎｍ以上１０００ｎｍ以下としているため、消費電力が小さく、動作速度もきわめて大きいという特徴を有する。
【００６５】
図２（Ｂ）に示す半導体装置では、容量素子１６４に与えられた電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【００６６】
はじめに、情報の書き込みおよび保持について説明する。ここでは簡単のため、第３の配線の電位は固定されているものとする。まず、第２の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第１の配線の電位が、容量素子１６４の電極の一方に与えられる。すなわち、容量素子１６４には、所定の電荷が与えられる（書き込み）。その後、第２の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、容量素子１６４に与えられた電荷が保持される（保持）。トランジスタ１６２は上述のとおり、極めてオフ電流が小さいので、長時間にわたって電荷を保持できる。
【００６７】
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第２の配線の電位を、トランジスタ１６２がオン状態となる電位にすると、容量素子１６４に保持されている電荷量に応じて、第１の配線は異なる電位をとる。このため、第１の配線の電位を見ることで、保持されている情報を読み出すことができる。
【００６８】
なお、情報が読み出された場合、容量素子１６４の電荷は失われるため、再度の書き込みを行う点に留意が必要である。
【００６９】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第２の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第１の配線の電位（新たな情報に係る電位）が、容量素子１６４の電極の一方に与えられる。その後、第２の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、容量素子１６４は、新たな情報に係る電荷が与えられた状態となる。
【００７０】
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このため、半導体装置の高速動作が実現される。
【００７１】
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジスタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キャリアとするｐ型トランジスタを用いることができるのはいうまでもない。
【００７２】
（実施の形態２）
本実施の形態では、酸化物半導体を用いた半導体装置の作製方法、具体的にはトランジスタ１６２の作製方法について、図３を用いて説明する。
【００７３】
まず、基板２００上に絶縁層１３８を形成する。その後、絶縁層１３８上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを形成する（図３（Ａ）参照）。
【００７４】
基板２００には、例えば、ガラス基板を用いることができる。基板２００には、ガラス基板の他にも、セラミック基板、石英基板、サファイア基板等の絶縁体でなる絶縁性基板や、シリコン等の半導体材料でなる半導体基板、金属やステンレス等の導電体でなる導電性基板、これらの表面を絶縁材料で被覆したもの、などを用いることができる。また、プラスチック等の可撓性を有する基板は、耐熱温度が一般的に低い傾向があるが、後の作製工程に耐えられるのであれば、基板２００として用いることが可能である。
【００７５】
絶縁層１３８は下地として機能するものであり、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、絶縁層１３８は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層１３８は、できるだけ水素や水を含まないように形成することが望ましい。また、絶縁層１３８を設けない構成とすることも可能である。
【００７６】
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素、またはこれらを複数組み合わせた材料を用いてもよい。
【００７７】
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂへの加工が容易であるというメリットがある。
【００７８】
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
【００７９】
導電層のエッチングは、形成されるソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。なお、テーパー角とは、テーパー形状を有する層（例えば、ソース電極またはドレイン電極１４２ａ）を、その断面（基板の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層１４６の被覆性が向上し、段切れを防止することができる。
【００８０】
トランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極１４２ａの下端部と、およびソース電極またはドレイン電極１４２ｂの下端部との間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う場合には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いてマスク形成の露光を行うのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
【００８１】
なお、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの上には、絶縁層を形成しても良い。当該絶縁層を設けることにより、後に形成されるゲート電極と、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂとの間の寄生容量を低減することが可能である。
【００８２】
次に、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂを覆うように、酸化物半導体層１４４を形成する（図３（Ｂ）参照）。
【００８３】
酸化物半導体層１４４は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、一元系金属酸化物であるＩｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などの酸化物半導体を用いて形成することができる。
【００８４】
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。
【００８５】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０、ｍ：自然数とは限らない）で表記されるものがある。また、Ｇａに代えてＭを用い、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、ｍ：自然数とは限らない）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。
【００８６】
酸化物半導体層１４４をスパッタ法で作製するためのターゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成式で表されるものを用いるのが好適である。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲットなどを用いることができる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比を有するターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲットや、Ｉｎ２Ｏ３：ＺｎＯ＝１：２［ｍｏｌ数比］の組成比を有するターゲットを用いることもできる。
【００８７】
本実施の形態では、非晶質構造の酸化物半導体層１４４を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いるスパッタ法により形成することとする。
【００８８】
金属酸化物ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、さらに好ましくは９９．９％以上である。相対密度の高い金属酸化物ターゲットを用いることにより、緻密な構造の酸化物半導体層１４４を形成することが可能である。
【００８９】
酸化物半導体層１４４の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である。
【００９０】
酸化物半導体層１４４の形成の際には、例えば、減圧状態に保持された処理室内に基板を保持し、基板の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以下となるように基板を熱する。または、酸化物半導体層１４４の形成の際の基板の温度は、室温としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層１４４を形成する。基板を熱しながら酸化物半導体層１４４を形成することにより、酸化物半導体層１４４に含まれる不純物を低減することができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層１４４中の不純物濃度を低減できる。
【００９１】
酸化物半導体層１４４の形成条件としては、例えば、基板とターゲットの間との距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素流量比率１００％）雰囲気、またはアルゴン（アルゴン流量比率１００％）雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、成膜時に形成される粉状の物質（パーティクル、ゴミともいう）を低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層１４４の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは１ｎｍ以上３０ｎｍ以下、より好ましくは１ｎｍ以上１０ｎｍ以下とする。このような厚さの酸化物半導体層１４４を用いることで、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。
【００９２】
なお、酸化物半導体層１４４をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面（例えば絶縁層１３８の表面）の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。
【００９３】
その後、酸化物半導体層１４４に対して、熱処理（第１の熱処理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層１４４中の、過剰な水素（水や水酸基を含む）を除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、または４００℃以上５００℃以下とする。
【００９４】
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層１４４は大気に触れさせず、水や水素の混入が生じないようにする。
【００９５】
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
【００９６】
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、酸素欠乏に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。
【００９７】
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【００９８】
いずれにしても、第１の熱処理によって不純物を低減し、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層１４４を形成することで、極めて優れた特性のトランジスタを実現することができる。
【００９９】
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
【０１００】
次に、酸化物半導体層１４４に接するゲート絶縁層１４６を形成する（図３（Ｃ）参照）。ゲート絶縁層１４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０１０１】
上述のように、ゲート絶縁層１４６を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
【０１０２】
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
【０１０３】
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに特に限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
【０１０４】
次に、ゲート絶縁層１４６上において酸化物半導体層１４４と重畳する領域にゲート電極１４８ａを形成する（図３（Ｄ）参照）。ゲート電極１４８ａは、ゲート絶縁層１４６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極１４８ａとなる導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極またはドレイン電極１４２ａなどの場合と同様であり、これらの記載を参酌できる。なお、ゲート電極１４８ａの形成の際に、先の実施の形態における容量素子１６４の電極１４８ｂを併せて形成することができる。
【０１０５】
次に、ゲート絶縁層１４６およびゲート電極１４８ａ上に、層間絶縁層１５０および層間絶縁層１５２を形成する（図３（Ｅ）参照）。層間絶縁層１５０および層間絶縁層１５２は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。なお、本実施の形態では、層間絶縁層１５０と層間絶縁層１５２の積層構造としているが、開示する発明の一態様はこれに限定されない。１層としても良いし、３層以上の積層構造としても良い。また、層間絶縁層を設けなくてもよい。
【０１０６】
なお、上記層間絶縁層１５２は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように層間絶縁層１５２を形成することで、半導体装置を微細化した場合などにおいても、層間絶縁層１５２上に、電極や配線などを好適に形成することができるためである。なお、層間絶縁層１５２の平坦化は、ＣＭＰ（化学的機械的研磨）などの方法を用いて行うことができる。
【０１０７】
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２が完成する（図３（Ｅ）参照）。
【０１０８】
図３（Ｅ）に示すトランジスタ１６２は、酸化物半導体層１４４と、酸化物半導体層１４４と電気的に接続するソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、酸化物半導体層１４４、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを覆うゲート絶縁層１４６と、ゲート絶縁層１４６上のゲート電極１４８ａと、ゲート絶縁層１４６およびゲート電極１４８ａ上の層間絶縁層１５０と、層間絶縁層１５０上の層間絶縁層１５２とを有する。
【０１０９】
本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純度化されているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。そして、これにより、オフ電流が十分に小さくなる。例えば、トランジスタ１６２の室温でのオフ電流密度（オフ電流をトランジスタのチャネル幅で除した値）は１０ｚＡ／μｍから１００ｚＡ／μｍ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）程度となる。
【０１１０】
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジスタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
【０１１１】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１１２】
（実施の形態３）
本実施の形態では、酸化物半導体（特に非晶質構造を有する酸化物半導体）を用いたトランジスタの作製方法について、図４を用いて説明する。当該トランジスタは、先の実施の形態におけるトランジスタ１６２などに代えて用いることができるものである。なお、本実施の形態に係るトランジスタは、一部の構成が先の実施の形態に係るトランジスタと共通している。このため、以下では、主として相違点について述べる。また、以下では、トップゲート型のトランジスタを例に挙げて説明するが、トランジスタの構成はトップゲート型に限られない。
【０１１３】
まず、基板２００上に絶縁層２０２を形成する。その後、絶縁層２０２上に酸化物半導体層２０６を形成する（図４（Ａ）参照）。
【０１１４】
基板２００は、例えば、先の実施の形態における基板２００を用いることができる。
【０１１５】
絶縁層２０２は、先の実施の形態における絶縁層１３８に相当し、下地として機能する。詳細については、先の実施の形態を参酌できる。なお、絶縁層２０２を設けない構成とすることも可能である。
【０１１６】
酸化物半導体層２０６は、先の実施の形態における酸化物半導体層１４４に相当する。用いることができる材料、作製方法、その他の詳細については、先の実施の形態を参酌できる。
【０１１７】
本実施の形態では、非晶質構造の酸化物半導体層２０６を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いるスパッタ法により形成する。
【０１１８】
次に、マスクを用いたエッチングなどの方法によって酸化物半導体層２０６を加工して、島状の酸化物半導体層２０６ａを形成する。
【０１１９】
酸化物半導体層２０６のエッチングには、ドライエッチング、ウェットエッチングのいずれを用いても良い。もちろん、その両方を組み合わせて用いることもできる。酸化物半導体層を所望の形状にエッチングできるように、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）は適宜設定する。
【０１２０】
ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス（塩素系ガス、例えば、塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）がある。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いても良い。
【０１２１】
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、被処理物側の電極に印加される電力量、被処理物側の電極温度等）は適宜設定する。
【０１２２】
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）などのエッチング液を用いてもよい。
【０１２３】
酸化物半導体層２０６ａの端部は、テーパー形状となるようにエッチングすることが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。なお、テーパー角とは、テーパー形状を有する層（例えば、酸化物半導体層２０６ａ）を、その断面（被処理物の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。酸化物半導体層２０６ａの端部をテーパー形状となるようにエッチングすることにより、後に形成されるソース電極またはドレイン電極２０８ａ、ソース電極またはドレイン電極２０８ｂの被覆性が向上し、段切れを防止することができる。
【０１２４】
その後、酸化物半導体層２０６ａに対して、熱処理（第１の熱処理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層２０６ａ中の、過剰な水素（水や水酸基を含む）を除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。詳細については先の実施の形態を参酌できる。なお、ここで示すように、熱処理（第１の熱処理）をエッチング後に行う場合には、ウェットエッチングを用いる場合であっても、エッチングレートが高い状態でエッチングを行うことができるため、エッチングにかかる時間を短縮することができるというメリットがある。
【０１２５】
なお、第１の熱処理は、島状の酸化物半導体層２０６ａに加工する前の酸化物半導体層２０６に行うこともできる。その場合には、第１の熱処理後に、加熱装置から基板２００を取り出し、フォトリソグラフィ工程を行うことになる。
【０１２６】
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理、脱水素化処理などと呼ぶこともできる。当該脱水化処理、脱水素化処理は、酸化物半導体層の形成後や、酸化物半導体層２０６ａ上にソース電極またはドレイン電極を積層させた後、ゲート絶縁層を形成した後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
【０１２７】
次に、酸化物半導体層２０６ａに接するように導電層を形成する。そして、導電層を選択的にエッチングして、ソース電極またはドレイン電極２０８ａ、ソース電極またはドレイン電極２０８ｂを形成する（図４（Ｂ）参照）。導電層や、ソース電極またはドレイン電極２０８ａ、ソース電極またはドレイン電極２０８ｂ、その他の詳細については、先の実施の形態における導電層や、ソース電極またはドレイン電極等に関する記載を参酌できる。
【０１２８】
次に、酸化物半導体層２０６ａの一部に接するゲート絶縁層２１２を形成する（図４（Ｃ）参照）。ゲート絶縁層２１２の詳細については、先の実施の形態におけるゲート絶縁層等に関する記載を参酌できる。
【０１２９】
ゲート絶縁層２１２の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。第２の熱処理の詳細についても、先の実施の形態を参酌できる。
【０１３０】
なお、本実施の形態では、ゲート絶縁層２１２の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに特に限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。
【０１３１】
次に、ゲート絶縁層２１２上において酸化物半導体層２０６ａと重畳する領域にゲート電極２１４を形成する（図４（Ｄ）参照）。ゲート電極２１４は、ゲート絶縁層２１２上に導電層を形成した後に、当該導電層を選択的にパターニングすることによって形成することができる。詳細は、先の実施の形態を参酌すればよい。なお、ゲート電極２１４の形成の際に、先の実施の形態における容量素子の電極を併せて形成することができる。
【０１３２】
次に、ゲート絶縁層２１２およびゲート電極２１４上に、層間絶縁層２１６および層間絶縁層２１８を形成する（図４（Ｅ）参照）。詳細は、先の実施の形態を参酌すればよい。なお、層間絶縁層を設けなくてもよい。
【０１３３】
以上により、高純度化された非晶質構造の酸化物半導体層２０６ａを用いたトランジスタ２５０が完成する（図４（Ｅ）参照）。なお、熱処理の条件によっては、酸化物半導体層２０６ａ中に、結晶成分が僅かに存在する場合もある。
【０１３４】
このように高純度化され、真性化された酸化物半導体層２０６ａを用いることで、トランジスタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
【０１３５】
なお、本実施の形態では、トップゲート型のトランジスタであって、ソース電極およびドレイン電極の下部と、酸化物半導体層の上部とが接触する構成について説明したが、本実施の形態の構成を適用できるトランジスタはこれに限定されない。例えば、トップゲート型のトランジスタであって、ソース電極およびドレイン電極の上部と、酸化物半導体層の下部とが接触する構成（図１や図３に示す構成など）に、本実施の形態の構成の一部を適用することができる。また、ボトムゲート型のトランジスタであって、ソース電極およびドレイン電極の下部と、酸化物半導体層の上部とが接触する構成や、ボトムゲート型のトランジスタであって、ソース電極およびドレイン電極の上部と、酸化物半導体層の下部とが接触する構成などに対しても、本実施の形態の構成の一部を適用することができる。つまり、本実施の形態により、非晶質構造の酸化物半導体を備えた様々なトランジスタを実現することができる
【０１３６】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１３７】
（実施の形態４）
本実施の形態では、酸化物半導体を用いたトランジスタの作製方法について、図５を用いて説明する。本実施の形態では、酸化物半導体層として、結晶領域を有する第１の酸化物半導体層と、第１の酸化物半導体層の結晶領域から結晶成長させた第２の酸化物半導体層を用いる場合について、詳細に説明する。当該トランジスタは、先の実施の形態におけるトランジスタ１６２などに代えて用いることができるものである。なお、本実施の形態に係るトランジスタは、一部の構成が先の実施の形態に係るトランジスタと共通している。このため、以下では、主として相違点について述べる。
【０１３８】
なお、第１の酸化物半導体層のみで必要な厚さを確保できる場合には、第２の酸化物半導体層は不要である。また、以下では、トップゲート型のトランジスタを例に挙げて説明するが、トランジスタの構成はトップゲート型に限られない。
【０１３９】
まず、基板３００上に絶縁層３０２を形成する。それから、絶縁層３０２上に第１の酸化物半導体層を形成し、第１の熱処理によって少なくとも第１の酸化物半導体層の表面を含む領域を結晶化させて、第１の酸化物半導体層３０４を形成する（図５（Ａ）参照）。
【０１４０】
基板３００の詳細については、先の実施の形態を参酌できる。
【０１４１】
絶縁層３０２は下地として機能するものである。絶縁層３０２の詳細についても、先の実施の形態を参酌すればよい。なお、絶縁層３０２を設けない構成としてもよい。
【０１４２】
第１の酸化物半導体層は、先の実施の形態における酸化物半導体層と同様に形成することができる。このため、第１の酸化物半導体層およびその成膜方法の詳細については、先の実施の形態を参酌すればよい。ただし、本実施の形態では、第１の熱処理によって第１の酸化物半導体層を意図的に結晶化させるため、結晶化が生じやすい酸化物半導体を用いて第１の酸化物半導体層を形成することが望ましい。このような酸化物半導体としては、例えば、ＺｎＯなどが挙げられる。また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体であっても、例えば、Ｚｎの濃度の高いものは結晶化しやすく、金属元素（Ｉｎ、Ｇａ、およびＺｎ）においてＺｎの占める割合が６０ａｔｏｍ％以上のものは、この目的に用いるには望ましい。また、第１の酸化物半導体層の厚さは、１ｎｍ以上１０ｎｍ以下とするのが望ましい。本実施の形態では一例として３ｎｍの厚さとする。ただし、適用する酸化物半導体材料や半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択すればよい。
【０１４３】
第１の熱処理の温度は、５５０℃以上８５０℃以下、好ましくは６００℃以上７５０℃以下とする。また、熱処理の時間は、１分以上２４時間以下とすることが望ましい。なお、熱処理の温度や、熱処理の時間は、酸化物半導体の種類などによって異なる。
【０１４４】
また、第１の熱処理の雰囲気は、水素や水などを含まない雰囲気とすることが望ましい。例えば、水が十分に除去された、窒素、酸素、希ガス（ヘリウム、ネオン、アルゴン等）雰囲気とすることができる。
【０１４５】
熱処理装置は、電気炉の他、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いることができる。例えば、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
【０１４６】
上述の第１の熱処理によって、少なくとも第１の酸化物半導体層の表面を含む領域が結晶化する。当該結晶領域は、第１の酸化物半導体層表面から、第１の酸化物半導体層内部に向かって結晶成長が進行することにより形成される領域である。なお、当該結晶領域は、平均厚さが１ｎｍ以上１０ｎｍ以下の板状結晶を含む場合がある。また、当該結晶領域は、酸化物半導体層の表面に対して略垂直な方向にｃ軸配向する結晶を含む場合がある。ここで、略平行とは、平行方向から±１０°以内の状態をいうものとし、略垂直とは、垂直方向から±１０°以内の状態を言うものとする。
【０１４７】
また、第１の熱処理によって結晶領域を形成すると共に、第１の酸化物半導体層中の水素（水や水酸基を含む）などを除去することが望ましい。水素などの除去を行う場合には、純度が、６Ｎ（９９．９９９９％）以上（即ち不純物の濃度が１ｐｐｍ以下）の窒素、酸素、希ガス（ヘリウム、ネオン、アルゴン等）雰囲気において第１の熱処理を行うと良い。より望ましくは、純度が７Ｎ（９９．９９９９９％）以上（即ち不純物の濃度が０．１ｐｐｍ以下）の雰囲気である。また、Ｈ２Ｏが２０ｐｐｍ以下の超乾燥空気中で、好ましくは、Ｈ２Ｏが１ｐｐｍ以下の超乾燥空気中で、第１の熱処理を行っても良い。
【０１４８】
また、第１の熱処理により結晶領域を形成すると共に、第１の酸化物半導体層に酸素を供給することが望ましい。例えば、熱処理の雰囲気を酸素雰囲気とすることで、第１の酸化物半導体層に酸素を供給することができる。
【０１４９】
本実施の形態では、第１の熱処理として、窒素雰囲気下で７００℃、１時間の熱処理を行って酸化物半導体層から水素などを除去した後、酸素雰囲気に切り替えることで、第１の酸化物半導体層内部に酸素を供給する。なお、第１の熱処理の主たる目的は結晶領域の形成にあるから、水素などの除去や、酸素の供給を目的とする処理は別に行うこともできる。例えば、水素などを除去するための熱処理や、酸素を供給するための処理を行った後に、結晶化のための熱処理を行うことが可能である。
【０１５０】
このような第１の熱処理によって、結晶領域を有し、水素（水や水酸基を含む）などが除去され、酸素が供給された第１の酸化物半導体層が得られる。
【０１５１】
次に、少なくとも表面を含む領域に結晶領域を有する第１の酸化物半導体層３０４上に、第２の酸化物半導体層３０５を形成する（図５（Ｂ）参照）。なお、第１の酸化物半導体層３０４のみで必要な厚さを確保できる場合には、第２の酸化物半導体層３０５は不要である。この場合、第２の酸化物半導体層３０５にかかる工程を省略することができる。
【０１５２】
第２の酸化物半導体層３０５は、先の実施の形態における酸化物半導体層と同様に形成することができる。このため、第２の酸化物半導体層３０５およびその成膜方法の詳細については、先の実施の形態を参酌すればよい。ただし、第２の酸化物半導体層３０５は、第１の酸化物半導体層３０４より厚く形成することが望ましい。また、第１の酸化物半導体層３０４と第２の酸化物半導体層３０５の厚さの和が１ｎｍ以上５０ｎｍ以下、好ましくは１ｎｍ以上１０ｎｍ以下となるように、第２の酸化物半導体層３０５を形成することが望ましい。本実施の形態では、一例として７ｎｍの厚さとする。なお、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択すればよい。
【０１５３】
第２の酸化物半導体層３０５には、第１の酸化物半導体層３０４と同一主成分の材料であって、結晶化後の格子定数が近接した材料（ミスマッチが１％以下）を用いることが望ましい。このような材料を用いる場合には、第２の酸化物半導体層３０５の結晶化において、第１の酸化物半導体層３０４の結晶領域を種とする結晶成長を進行させやすくなるためである。さらに、同一主成分材料である場合には、界面物性や電気的特性も良好になる。
【０１５４】
なお、結晶化によって所望の膜質が得られる場合には、異なる主成分の材料を用いて第２の酸化物半導体層３０５を形成しても良い。
【０１５５】
次に、第２の酸化物半導体層３０５に第２の熱処理を行い、第１の酸化物半導体層３０４の結晶領域を種として結晶成長させて、第２の酸化物半導体層３０６を形成する（図５（Ｃ）参照）。第２の酸化物半導体層３０５を形成しない場合、当該工程は省略することができる。
【０１５６】
第２の熱処理の温度は、５５０℃以上８５０℃以下、好ましくは６００℃以上７５０℃以下とする。第２の熱処理の加熱時間は１分以上１００時間以下とし、好ましくは５時間以上２０時間以下とし、代表的には１０時間とする。なお、第２の熱処理においても、熱処理の雰囲気には、水素や水などが含まれないことが望ましい。
【０１５７】
雰囲気の詳細および熱処理による効果は、第１の熱処理と同様である。また、用いることができる熱処理装置も、第１の熱処理の場合と同様である。例えば、第２の熱処理の昇温時には炉の内部を窒素雰囲気とし、冷却時には炉の内部を酸素雰囲気とすることで、窒素雰囲気で水素などの除去を、酸素雰囲気で酸素の供給を行うことができる。
【０１５８】
上述のような第２の熱処理を行うことにより、第１の酸化物半導体層３０４に形成された結晶領域から第２の酸化物半導体層３０５全体に結晶成長を進行させて、第２の酸化物半導体層３０６を形成することができる。また、水素（水や水酸基を含む）などが除去され、酸素が供給された第２の酸化物半導体層３０６を形成することができる。また、第２の熱処理によって、第１の酸化物半導体層３０４の結晶領域の配向性を高めることも可能である。
【０１５９】
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料を第２の酸化物半導体層３０６に用いる場合、第２の酸化物半導体層３０６は、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ：自然数とは限らない）で表される結晶や、Ｉｎ２Ｇａ２ＺｎＯ７（Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝２：２：１：７［ａｔｏｍ比］）で表される結晶などを含み得る。このような結晶は、第２の熱処理によって、そのｃ軸が、第２の酸化物半導体層３０６の表面と略垂直な方向をとるように配向する。
【０１６０】
ここで、上述の結晶は、ａ軸（ａ−ａｘｉｓ）およびｂ軸（ｂ−ａｘｉｓ）に平行なレイヤーの積層構造である。また、各レイヤーはＩｎ、Ｇａ、Ｚｎのいずれかを含有する。具体的には、上述の結晶は、Ｉｎを含有するレイヤーと、Ｉｎを含有しないレイヤー（ＧａまたはＺｎを含有するレイヤー）が、ｃ軸方向に積層された構造を有する。
【０１６１】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体結晶では、Ｉｎを含有するレイヤーの面内方向、すなわち、ａ軸およびｂ軸に平行な方向に関する導電性は良好である。これは、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体結晶では電気伝導が主としてＩｎによって制御されること、一のＩｎの５ｓ軌道が、隣接するＩｎの５ｓ軌道と重なりを有することにより、キャリアパスが形成されること、などによる。
【０１６２】
また、第１の酸化物半導体層３０４が絶縁層３０２との界面に非晶質領域を有するような構造の場合、第２の熱処理を行うことにより、第１の酸化物半導体層３０４の表面に形成されている結晶領域から第１の酸化物半導体層３０４の下方に向かって結晶成長が進行し、該非晶質領域が結晶化される場合もある。なお、絶縁層３０２を構成する材料や、熱処理の条件などによっては、該非晶質領域が残存する場合もある。
【０１６３】
また、第１の酸化物半導体層３０４と第２の酸化物半導体層３０５とに同一主成分の酸化物半導体材料を用いる場合、図５（Ｃ）に示すように、第１の酸化物半導体層３０４と、第２の酸化物半導体層３０６とが、同一の結晶構造を有する場合がある。このため、図５（Ｃ）では点線で示したが、第１の酸化物半導体層３０４と第２の酸化物半導体層３０６の境界が判別できなくなり、第１の酸化物半導体層３０４と第２の酸化物半導体層３０６を同一の層と見なせる場合もある。
【０１６４】
次に、マスクを用いたエッチングなどの方法によって第１の酸化物半導体層３０４および第２の酸化物半導体層３０６を加工して、島状の第１の酸化物半導体層３０４ａおよび第２の酸化物半導体層３０６ａを形成する（図５（Ｄ）参照）。なお、ここでは、第２の熱処理の後に、島状の酸化物半導体層への加工を行っているが、島状の酸化物半導体層への加工後に、第２の熱処理を行っても良い。この場合、ウェットエッチングを用いる場合であっても、エッチングレートが高い状態でエッチングを行うことができるため、エッチングにかかる時間を短縮することができるというメリットがある。
【０１６５】
第１の酸化物半導体層３０４および第２の酸化物半導体層３０６のエッチングには、ドライエッチング、ウェットエッチングのいずれを用いても良い。もちろん、その両方を組み合わせて用いることもできる。酸化物半導体層を所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）は適宜設定する。第１の酸化物半導体層３０４および第２の酸化物半導体層３０６のエッチングは、先の実施の形態における酸化物半導体層のエッチングと同様に行うことができる。詳細については、先の実施の形態を参酌すればよい。
【０１６６】
なお、酸化物半導体層のうち、チャネル形成領域となる領域は、平坦な表面を有していることが望ましい。例えば、第２の酸化物半導体層３０６表面の高低差（Ｐ−Ｖ）は、ゲート電極と重畳する領域（チャネル形成領域）において、１ｎｍ以下（好ましくは０．５ｎｍ以下）であると好適である。なお、上述の高低差は、例えば、１０μｍ×１０μｍの領域で測定できる。
【０１６７】
次に、第２の酸化物半導体層３０６ａに接するように導電層を形成する。それから、該導電層を選択的にエッチングして、ソース電極またはドレイン電極３０８ａ、ソース電極またはドレイン電極３０８ｂを形成する（図５（Ｄ）参照）。詳細については、先の実施の形態を参酌すればよい。
【０１６８】
なお、図５（Ｄ）に示す工程で、第１の酸化物半導体層３０４ａまたは第２の酸化物半導体層３０６ａの、ソース電極またはドレイン電極３０８ａ、ソース電極またはドレイン電極３０８ｂと接する結晶層が非晶質状態となることもある。このため、第１の酸化物半導体層３０４ａおよび第２の酸化物半導体層３０６ａのすべての領域が結晶性とは限らない。
【０１６９】
次に、第２の酸化物半導体層３０６ａの一部に接するゲート絶縁層３１２を形成する。詳細については、先の実施の形態を参酌すればよい。その後、ゲート絶縁層３１２上の、第１の酸化物半導体層３０４ａおよび第２の酸化物半導体層３０６ａと重畳する領域にゲート電極３１４を形成する。そして、ゲート絶縁層３１２およびゲート電極３１４上に、層間絶縁層３１６および層間絶縁層３１８を形成する（図５（Ｅ）参照）。詳細については、先の実施の形態を参酌すればよい。
【０１７０】
ゲート絶縁層３１２の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第３の熱処理を行うのが望ましい。第３の熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、酸素を含む雰囲気下で２５０℃、１時間の熱処理を行えばよい。第３の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層３１２が酸素を含む絶縁層である場合、第２の酸化物半導体層３０６ａに酸素を供給することもできる。
【０１７１】
なお、本実施の形態では、ゲート絶縁層３１２の形成後に第３の熱処理を行っているが、第３の熱処理のタイミングはこれに限定されない。また、第２の熱処理など、他の処理によって第２の酸化物半導体層３０６ａに酸素を供給している場合には、第３の熱処理は省略しても良い。
【０１７２】
以上により、第１の酸化物半導体層３０４ａ、および、第２の酸化物半導体層３０６ａを用いたトランジスタ３５０が完成する（図５（Ｅ）参照）。
【０１７３】
このように高純度化され、真性化された第１の酸化物半導体層３０４ａおよび第２の酸化物半導体層３０６ａを用いることで、トランジスタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
【０１７４】
なお、本実施の形態では、トップゲート型のトランジスタであって、ソース電極およびドレイン電極の下部と、酸化物半導体層の上部とが接触する構成について説明したが、本実施の形態の構成を適用できるトランジスタはこれに限定されない。例えば、トップゲート型のトランジスタであって、ソース電極およびドレイン電極の上部と、酸化物半導体層の下部とが接触する構成（図１や図３に示す構成など）に、本実施の形態の構成の一部を適用することができる。また、ボトムゲート型のトランジスタであって、ソース電極およびドレイン電極の下部と、酸化物半導体層の上部とが接触する構成や、ボトムゲート型のトランジスタであって、ソース電極およびドレイン電極の上部と、酸化物半導体層の下部とが接触する構成などに対しても、本実施の形態の構成の一部を適用することができる。つまり、本実施の形態により、結晶領域を有する酸化物半導体層を備えた様々なトランジスタを実現することができる。
【０１７５】
さらに、本実施の形態では、酸化物半導体層として、結晶領域を有する第１の酸化物半導体層３０４ａと、第１の酸化物半導体層３０４ａの結晶領域から結晶成長させた第２の酸化物半導体層３０６ａを用いているため、電界効果移動度を向上させ、良好な電気特性を有するトランジスタを実現することができる。例えば、電界効果移動度μ＞１００ｃｍ２／Ｖ・ｓを実現することも可能である。これにより、高速動作が求められる各種論理回路に、上記トランジスタを適用することも可能である。
【０１７６】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１７７】
（実施の形態５）
本実施の形態では、酸化物半導体を用いたトランジスタの作製方法について、図６を用いて説明する。当該トランジスタは、先の実施の形態におけるトランジスタ１６２などに代えて用いることができるものである。なお、本実施の形態に係るトランジスタは、一部の構成が先の実施の形態に係るトランジスタと共通している。このため、以下では、主として相違点について述べる。また、以下では、トップゲート型のトランジスタを例に挙げて説明するが、トランジスタの構成はトップゲート型に限られない。
【０１７８】
まず、基板４００上に、絶縁層４０２を形成する。そして、絶縁層４０２上に酸化物半導体層４０６を形成する（図６（Ａ）参照）。詳細については先の実施の形態を参酌すればよい。
【０１７９】
次に、マスクを用いたエッチングなどの方法によって酸化物半導体層４０６を加工して、島状の酸化物半導体層４０６ａを形成し、当該酸化物半導体層４０６ａを覆うように、導電層４０８および絶縁層４１０を形成する（図６（Ｂ）参照）。なお、絶縁層４１０は必須の構成要素ではないが、後に形成されるソース電極またはドレイン電極の側面を選択的に酸化させるためには有効である。また、ゲート電極と、ソース電極またはドレイン電極との間の容量を低減するという点においても有効である。
【０１８０】
島状の酸化物半導体層４０６ａの形成や熱処理などの詳細については、先の実施の形態を参酌することができる。また、導電層４０８の詳細についても、先の実施の形態を参酌すればよい。
【０１８１】
絶縁層４１０は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、絶縁層４１０は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどを含むように形成するのが好適である。なお、絶縁層４１０は、単層構造としても良いし、積層構造としても良い。絶縁層４１０の厚さは特に限定されないが、例えば、１０ｎｍ以上２００ｎｍ以下とすることができる。
【０１８２】
次に、導電層４０８および絶縁層４１０を選択的にエッチングして、ソース電極またはドレイン電極４０８ａ、ソース電極またはドレイン電極４０８ｂ、絶縁層４１０ａ、絶縁層４１０ｂを形成する（図６（Ｃ）参照）。詳細は、先の実施の形態におけるソース電極またはドレイン電極の形成工程と同様である。なお、アルミニウム、チタン、モリブデン、銅などの材料は、後に行われるプラズマ酸化処理に適しており、ソース電極またはドレイン電極４０８ａ、ソース電極またはドレイン電極４０８ｂなどの材料として好適である。
【０１８３】
次に、酸化物半導体層４０６ａに酸素を供給するための酸化処理を行う（図６（Ｄ）参照）。当該酸化処理によって、ソース電極またはドレイン電極４０８ａの一部（特に、その側面に相当する部分）には酸化領域４１１ａが、ソース電極またはドレイン電極４０８ｂの一部（特に、その側面に相当する部分）には酸化領域４１１ｂが形成される（図６（Ｄ）参照）。また、当該酸化処理によって、ソース電極またはドレイン電極４０８ａや、ソース電極またはドレイン電極４０８ｂの外周部にも、酸化領域が形成される。
【０１８４】
酸化処理は、マイクロ波（３００ＭＨｚ〜３００ＧＨｚ）によって励起された酸素プラズマを用いた酸化処理（プラズマ酸化処理）とするのが好適である。マイクロ波によってプラズマを励起することで、高密度プラズマが実現され、酸化物半導体層４０６ａへのダメージを十分に低減することができるからである。
【０１８５】
より具体的には、例えば、周波数を３００ＭＨｚ〜３００ＧＨｚ（代表的には２．４５ＧＨｚ）、圧力を５０Ｐａ〜５０００Ｐａ（代表的には５００Ｐａ）、被処理物の温度を２００〜４００℃（代表的には３００℃）とし、酸素とアルゴンとの混合ガスを用いて上記処理を行うことができる。
【０１８６】
上記酸化処理によって、酸化物半導体層４０６ａには酸素が供給されることになるため、酸化物半導体層４０６ａへのダメージを十分に低減しつつ、酸素欠乏に起因するエネルギーギャップ中の欠陥準位を減少させることができる。つまり、酸化物半導体層４０６ａの特性を一層向上させることができる。
【０１８７】
なお、酸化物半導体層４０６ａへのダメージを十分に低減しつつ、酸化物半導体層４０６ａに酸素を供給することができる方法であれば、マイクロ波を用いたプラズマ酸化処理に限定されない。例えば、酸素を含む雰囲気における熱処理などの方法を用いることもできる。
【０１８８】
また、上記酸化処理と併せて、酸化物半導体層４０６ａから水や水素などを除去する処理を行ってもよい。この場合、例えば、窒素やアルゴンなどのガスを用いたプラズマ処理を用いることができる。
【０１８９】
なお、上記酸化処理によって形成された酸化領域４１１ａや酸化領域４１１ｂは、トランジスタ４５０が微細化されている場合（例えば、チャネル長が１０００ｎｍ未満である場合）には、特に有効である。トランジスタの微細化に伴い、ゲート絶縁層に対してはその厚みを小さくすることが要求されるが、当該酸化領域を有することで、ゲート絶縁層の薄型化やカバレッジ不良などに起因して生じ得る、ゲート電極と、ソース電極またはドレイン電極のショートを防止できるためである。なお、当該酸化領域は、５ｎｍ以上（好ましくは１０ｎｍ以上）の厚みを有していれば、十分に効果的である。
【０１９０】
また、上記酸化処理は、露出した絶縁層４０２の膜質改善の観点からも有効である。
【０１９１】
なお、ソース電極またはドレイン電極４０８ａや、ソース電極またはドレイン電極４０８ｂの上部の酸化を防止する役割を有する点で、絶縁層４１０ａおよび絶縁層４１０ｂは重要である。エッチングの際に用いるマスクを残存させたまま、上記プラズマ処理をするには大きな困難が伴うからである。
【０１９２】
次に、大気に触れさせることなく、酸化物半導体層４０６ａの一部に接するゲート絶縁層４１２を形成する。そして、ゲート絶縁層４１２上の酸化物半導体層４０６ａと重畳する領域にゲート電極４１４を形成し、ゲート絶縁層４１２およびゲート電極４１４上に、層間絶縁層４１６および層間絶縁層４１８を形成する（図６（Ｅ）参照）。詳細については、先の実施の形態を参酌することができる。
【０１９３】
以上により、酸化物半導体を用いたトランジスタ４５０が完成する。
【０１９４】
本実施の形態では、酸化物半導体層４０６ａに酸素を供給するために、酸化物半導体層４０６ａに酸素プラズマ処理を施している。このため、トランジスタ４５０の特性はさらに高いものとなる。また、ソース電極またはドレイン電極の側面に相当する領域が酸化されることになるため、ゲート絶縁層の薄膜化に起因して生じるおそれのある、ゲート電極−ソース電極（またはドレイン電極）間の短絡を防止することができる。また、酸化領域４１１ａ、酸化領域４１１ｂによって、適度なオフセット領域ができるので、酸化物半導体層から、ソース電極（またはドレイン電極）との界面にかけての電界の変化を、低く抑えることも可能である。
【０１９５】
また、ソース電極およびドレイン電極の上に絶縁層を設けることにより、ソース電極およびドレイン電極と、ゲート電極との間に形成される容量（寄生容量）を低減し、さらなる高速動作を実現することが可能である。
【０１９６】
なお、本実施の形態では、トップゲート型のトランジスタであって、ソース電極およびドレイン電極の下部と、酸化物半導体層の上部とが接触する構成について説明したが、本実施の形態の構成を適用できるトランジスタはこれに限定されない。例えば、ボトムゲート型のトランジスタであって、ソース電極およびドレイン電極の下部と、酸化物半導体層の上部とが接触する構成に、本実施の形態の構成の一部を適用することができる。つまり、本実施の形態により、酸素が供給された酸化物半導体、酸化領域を有する電極、などを備えた様々なトランジスタを実現することができる
【０１９７】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１９８】
（実施の形態６）
本実施の形態では、先の実施の形態に示す半導体装置の応用例につき、図７および図８を用いて説明する。
【０１９９】
図７（Ａ）および図７（Ｂ）は、図２（Ａ−１）に示す半導体装置（以下、メモリセル１９０とも記載する）を複数用いて形成される半導体装置の回路図である。図７（Ａ）は、メモリセル１９０が直列に接続された、いわゆるＮＡＮＤ型の半導体装置の回路図である。図７（Ｂ）は、メモリセル１９０が並列に接続された、いわゆるＮＯＲ型の半導体装置の回路図である。
【０２００】
図７（Ａ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、ｍ本の第２信号線Ｓ２、ｍ本のワード線ＷＬを有し、複数のメモリセル１９０（１、１）〜１９０（ｍ、１）が縦ｍ個（行）×横１個（列）に配置されている。なお、図７（Ａ）では、ソース線ＳＬおよびビット線ＢＬを１本ずつ有する構成となっているが、これに限られない。ソース線ＳＬおよびビット線ＢＬをｎ本有することで、縦ｍ個（行）×横ｎ個（列）のメモリセルアレイを有する構成としてもよい。
【０２０１】
各メモリセル１９０において、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイン電極の一方と、容量素子１６４の電極の一方とは、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ１６２のソース電極またはドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子１６４の電極の他方は電気的に接続されている。
【０２０２】
また、メモリセル１９０が有するトランジスタ１６０のソース電極は、隣接するメモリセル１９０のトランジスタ１６０のドレイン電極と電気的に接続され、メモリセル１９０が有するトランジスタ１６０のドレイン電極は、隣接するメモリセル１９０のトランジスタ１６０のソース電極と電気的に接続される。ただし、直列に接続された複数のメモリセルのうち、一方の端に設けられたメモリセル１９０が有するトランジスタ１６０のドレイン電極は、ビット線と電気的に接続される。また、直列に接続された複数のメモリセルのうち、他方の端に設けられたメモリセル１９０が有するトランジスタ１６０のソース電極は、ソース線と電気的に接続される。
【０２０３】
図７（Ａ）に示す半導体装置は、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は次のように行われる。書き込みを行う行の第２の信号線Ｓ２にトランジスタ１６２がオン状態となる電位を与え、書き込みを行う行のトランジスタ１６２をオン状態にする。これにより、指定した行のトランジスタ１６０のゲート電極に第１の信号線Ｓ１の電位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指定した行のメモリセルにデータを書き込むことができる。
【０２０４】
また、読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ１６０のゲート電極の電荷によらず、トランジスタ１６０がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ１６０をオン状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ１６０のゲート電極が有する電荷によって、トランジスタ１６０のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間の複数のトランジスタ１６０は、読み出しを行う行を除いてオン状態なので、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ１６０の状態によって決定される。つまり、読み出しを行う行のトランジスタ１６０のゲート電極が有する電荷によって、読み出し回路が読み出すビット線ＢＬの電位は異なる値をとる。このようにして、指定した行のメモリセルからデータを読み出すことができる。
【０２０５】
図７（Ｂ）に示す半導体装置は、ｎ本のソース線ＳＬ、ビット線ＢＬおよび第１信号線Ｓ１と、ｍ本の第２信号線Ｓ２およびワード線ＷＬと、複数のメモリセル１９０（１、１）〜１９０（ｍ、ｎ）が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルアレイ１８１を有する。各トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイン電極の一方と、容量素子１６４の電極の一方とは、電気的に接続されている。また、ソース線ＳＬとトランジスタ１６０のソース電極とは、電気的に接続され、ビット線ＢＬとトランジスタ１６０のドレイン電極とは、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ１６２のソース電極またはドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子１６４の電極の他方は電気的に接続されている。
【０２０６】
図７（Ｂ）に示す半導体装置は、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は、上述の図７（Ａ）に示す半導体装置と同様の方法で行われる。読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ１６０のゲート電極の電荷によらず、トランジスタ１６０がオフ状態となるような電位を与え、読み出しを行う行以外のトランジスタ１６０をオフ状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ１６０のゲート電極が有する電荷によって、トランジスタ１６０のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ１６０の状態によって決定される。つまり、読み出しを行う行のトランジスタ１６０のゲート電極が有する電荷によって、読み出し回路が読み出すビット線ＢＬの電位は異なる値をとる。このようにして、指定した行のメモリセルからデータを読み出すことができる。
【０２０７】
次に、図７に示す半導体装置などに用いることができる読出し回路の一例について図８を用いて説明する。
【０２０８】
図８（Ａ）には、読み出し回路の概略を示す。当該読出し回路は、トランジスタとセンスアンプ回路を有する。
【０２０９】
読み出し時には、端子Ａは読み出しを行うメモリセルが接続されたビット線に接続される。また、トランジスタのゲート電極にはバイアス電位Ｖｂｉａｓが印加され、端子Ａの電位が制御される。
【０２１０】
メモリセル１９０は、格納されるデータに応じて、異なる抵抗値を示す。具体的には、選択したメモリセル１９０のトランジスタ１６０がオン状態の場合には低抵抗状態となり、選択したメモリセル１９０のトランジスタ１６０がオフ状態の場合には高抵抗状態となる。
【０２１１】
メモリセルが高抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより高くなり、センスアンプ回路は端子Ａの電位に対応する電位（データ”１”）を出力する。一方、メモリセルが低抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより低くなり、センスアンプ回路は端子Ａの電位に対応する電位（データ”０”）を出力する。
【０２１２】
このように、読み出し回路を用いることで、メモリセルからデータを読み出すことができる。なお、本実施の形態の読み出し回路は一例である。他の公知の回路を用いても良い。また、読み出し回路は、プリチャージ回路を有しても良い。参照電位Ｖｒｅｆの代わりに参照用のビット線が接続される構成としても良い。
【０２１３】
図８（Ｂ）に、センスアンプ回路の一例である差動型センスアンプを示す。差動型センスアンプは、入力端子Ｖｉｎ（＋）とＶｉｎ（−）と出力端子Ｖｏｕｔを有し、Ｖｉｎ（＋）とＶｉｎ（−）の差を増幅する。Ｖｉｎ（＋）＞Ｖｉｎ（−）であればＶｏｕｔは、概ねＨｉｇｈ出力、Ｖｉｎ（＋）＜Ｖｉｎ（−）であればＶｏｕｔは、概ねＬｏｗ出力となる。
【０２１４】
図８（Ｃ）に、センスアンプ回路の一例であるラッチ型センスアンプを示す。ラッチ型センスアンプは、入出力端子Ｖ１およびＶ２と、制御用信号Ｓｐ、Ｓｎの入力端子を有する。まず、制御用信号ＳｐをＨｉｇｈ、制御用信号ＳｎをＬｏｗとして、電源電位（Ｖｄｄ）を遮断する。そして、比較を行う電位をＶ１とＶ２に与える。その後、制御用信号ＳｐをＬｏｗ、制御用信号ＳｎをＨｉｇｈとして、電源電位（Ｖｄｄ）を供給すると、比較を行う電位Ｖ１ｉｎとＶ２ｉｎがＶ１ｉｎ＞Ｖ２ｉｎの関係にあれば、Ｖ１の出力はＨｉｇｈ、Ｖ２の出力はＬｏｗとなり、Ｖ１ｉｎ＜Ｖ２ｉｎの関係にあれば、Ｖ１の出力はＬｏｗ、Ｖ２の出力はＨｉｇｈとなる。このような関係を利用して、Ｖ１ｉｎとＶ２ｉｎの差を増幅することができる。
【０２１５】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２１６】
（実施の形態７）
本実施の形態では、先の実施の形態に示すトランジスタを用いた半導体装置の例について、図９を参照して説明する。
【０２１７】
図９（Ａ）には、いわゆるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図９（Ａ）に示すメモリセルアレイ６２０は、複数のメモリセル６３０がマトリクス状に配列された構成を有している。また、メモリセルアレイ６２０は、ｍ本の第１の配線、およびｎ本の第２の配線を有する。なお、メモリセル６３０は、図２（Ｂ）に示す半導体装置に相当するものである。なお、本実施の形態においては、図２（Ｂ）における第１の配線をビット線ＢＬと呼び、第２の配線をワード線ＷＬと呼ぶ。
【０２１８】
メモリセル６３０は、トランジスタ６３１と、容量素子６３２と、から構成されている。トランジスタ６３１のゲート電極は、第１の配線（ワード線ＷＬ）と接続されている。また、トランジスタ６３１のソース電極またはドレイン電極の一方は、第２の配線（ビット線ＢＬ）と接続されており、トランジスタ６３１のソース電極またはドレイン電極の他方は、容量素子の電極の一方と接続されている。また、容量素子の電極の他方は容量線ＣＬと接続され、一定の電位が与えられている。トランジスタ６３１には、先の実施の形態に示すトランジスタが適用される。
【０２１９】
先の実施の形態において示したトランジスタは、オフ電流が極めて小さいという特徴を有する。このため、いわゆるＤＲＡＭとして認識されている図９（Ａ）に示す半導体装置に当該トランジスタを適用する場合、実質的な不揮発性メモリを得ることが可能である。
【０２２０】
図９（Ｂ）には、いわゆるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図９（Ｂ）に示すメモリセルアレイ６４０は、複数のメモリセル６５０がマトリクス状に配列された構成とすることができる。また、メモリセルアレイ６４０は、第１の配線（ワード線ＷＬ）、第２の配線（ビット線ＢＬ）および第３の配線（反転ビット線／ＢＬ）をそれぞれ複数本有する。
【０２２１】
メモリセル６５０は、第１のトランジスタ６５１〜第６のトランジスタ６５６を有している。第１のトランジスタ６５１と第２のトランジスタ６５２は、選択トランジスタとして機能する。また、第３のトランジスタ６５３と第４のトランジスタ６５４のうち、一方はｎチャネル型トランジスタ（ここでは、第４のトランジスタ６５４）であり、他方はｐチャネル型トランジスタ（ここでは、第３のトランジスタ６５３）である。つまり、第３のトランジスタ６５３と第４のトランジスタ６５４によってＣＭＯＳ回路が構成されている。同様に、第５のトランジスタ６５５と第６のトランジスタ６５６によってＣＭＯＳ回路が構成されている。
【０２２２】
第１のトランジスタ６５１、第２のトランジスタ６５２、第４のトランジスタ６５４、第６のトランジスタ６５６は、ｎチャネル型のトランジスタであり、先の実施の形態において示したトランジスタを適用することができる。第３のトランジスタ６５３と第５のトランジスタ６５５は、ｐチャネル型のトランジスタであり、酸化物半導体、またはそれ以外の材料（例えば、シリコンなど）を用いて形成することができる。
【０２２３】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２２４】
（実施の形態８）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１０を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ等のカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
【０２２５】
図１０（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２内には、先の実施の形態に示す半導体装置が設けられている。先の実施の形態に示す半導体装置は、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
【０２２６】
図１０（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。先の実施の形態に示す半導体装置は、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
【０２２７】
図１０（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。先の実施の形態に示す半導体装置は、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
【０２２８】
図１０（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図１０（Ｄ）に示すように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。先の実施の形態に示す半導体装置は、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
【０２２９】
図１０（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。先の実施の形態に示す半導体装置は、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
【０２３０】
図１０（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、先の実施の形態に示す半導体装置が搭載されている。先の実施の形態に示す半導体装置は、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
【０２３１】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
【実施例１】
【０２３２】
開示する発明の一態様にかかる半導体装置の書き換え可能回数につき調査した。本実施例では、当該調査結果につき、図１１を参照して説明する。
【０２３３】
調査に用いた半導体装置は、図２（Ａ−１）に示す回路構成の半導体装置である。ここで、トランジスタ１６２に相当するトランジスタには酸化物半導体を用いた。また、容量素子１６４に相当する容量素子として、０．３３ｐＦの容量値のものを用いた。
【０２３４】
調査は、初期のメモリウィンドウ幅と、データの保持およびデータの書き込みを所定回数繰り返した後のメモリウィンドウ幅とを比較することにより行った。データの保持およびデータの書き込みは、図２（Ａ−１）における第３の配線に相当する配線に０Ｖ、または５Ｖのいずれかを与え、第４の配線に相当する配線に、０Ｖ、または５Ｖのいずれかを与えることにより行った。第４の配線に相当する配線の電位が０Ｖの場合には、トランジスタ１６２に相当するトランジスタはオフ状態であるから、フローティングゲート部ＦＧに与えられた電位が保持される。第４の配線に相当する配線の電位が５Ｖの場合には、トランジスタ１６２に相当するトランジスタはオン状態であるから、第３の配線に相当する配線の電位がフローティングゲート部ＦＧに与えられる。
【０２３５】
メモリウィンドウ幅とは記憶装置の特性を示す指標の一つである。ここでは、異なる記憶状態の間での、第５の配線に相当する配線の電位Ｖｃｇと、トランジスタ１６０に相当するトランジスタのドレイン電流Ｉｄとの関係を示す曲線（Ｖｃｇ−Ｉｄ曲線）の、シフト量ΔＶｃｇをいうものとする。異なる記憶状態とは、フローティングゲート部ＦＧに０Ｖが与えられた状態（以下、Ｌｏｗ状態という）と、フローティングゲート部ＦＧに５Ｖが与えられた状態（以下、Ｈｉｇｈ状態という）をいう。つまり、メモリウィンドウ幅は、Ｌｏｗ状態とＨｉｇｈ状態において、電位Ｖｃｇの掃引を行うことで確認できる。またいずれの場合も、Ｖｄｓ＝１Ｖとした。
【０２３６】
図１１に、初期状態のメモリウィンドウ幅と、１×１０９回の書き込みを行った後のメモリウィンドウ幅の調査結果を示す。なお、図１１において、実線は１回目の書き込みを示し、破線は１×１０９回目の書き込みを示す。また、実線と破線双方において、左側の曲線はＨｉｇｈ状態の書き込みを示し、右側の曲線はＬｏｗ状態の書き込みを示す。また、横軸はＶｃｇ（Ｖ）を示し、縦軸はＩｄ（Ａ）を示す。図１１から、１×１０９回の書き込み前後において、Ｈｉｇｈ状態とＬｏｗ状態において電位Ｖｃｇを掃引したメモリウィンドウ幅が変化していないことが確認できる。１×１０９回の書き込み前後においてメモリウィンドウ幅が変化しないということは、少なくともこの間は、半導体装置の特性が変化しないことを示すものである。
【０２３７】
上述のように、開示する発明の一態様に係る半導体装置は、保持および書き込みを多数回繰り返しても特性が変化しない。つまり、開示する発明の一態様によって、極めて信頼性の高い半導体装置が実現されるといえる。
【符号の説明】
【０２３８】
１３８ 絶縁層
１４０ 酸化物半導体層
１４２ａ ソース電極またはドレイン電極
１４２ｂ ソース電極またはドレイン電極
１４３ 絶縁層
１４４ 酸化物半導体層
１４６ ゲート絶縁層
１４８ａ ゲート電極
１４８ｂ 電極
１５０ 層間絶縁層
１５２ 層間絶縁層
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
１８１ メモリセルアレイ
１９０ メモリセル
２００ 基板
２０２ 絶縁層
２０６ 酸化物半導体層
２０６ａ 酸化物半導体層
２０８ａ ソース電極またはドレイン電極
２０８ｂ ソース電極またはドレイン電極
２１２ ゲート絶縁層
２１４ ゲート電極
２１６ 層間絶縁層
２１８ 層間絶縁層
２５０ トランジスタ
３００ 基板
３０２ 絶縁層
３０４ 第１の酸化物半導体層
３０４ａ 第１の酸化物半導体層
３０５ 第２の酸化物半導体層
３０６ 第２の酸化物半導体層
３０６ａ 第２の酸化物半導体層
３０８ａ ソース電極またはドレイン電極
３０８ｂ ソース電極またはドレイン電極
３１２ ゲート絶縁層
３１４ ゲート電極
３１６ 層間絶縁層
３１８ 層間絶縁層
３５０ トランジスタ
４００ 基板
４０２ 絶縁層
４０６ 酸化物半導体層
４０６ａ 酸化物半導体層
４０８ 導電層
４０８ａ ソース電極またはドレイン電極
４０８ｂ ソース電極またはドレイン電極
４１０ 絶縁層
４１０ａ 絶縁層
４１０ｂ 絶縁層
４１１ａ 酸化領域
４１１ｂ 酸化領域
４１２ ゲート絶縁層
４１４ ゲート電極
４１６ 層間絶縁層
４１８ 層間絶縁層
４５０ トランジスタ
６２０ メモリセルアレイ
６３０ メモリセル
６３１ トランジスタ
６３２ 容量素子
６４０ メモリセルアレイ
６５０ メモリセル
６５１ トランジスタ
６５２ トランジスタ
６５３ トランジスタ
６５４ トランジスタ
６５５ トランジスタ
６５６ トランジスタ
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
【特許請求の範囲】
【請求項１】
第１のソース電極および第１のドレイン電極と、前記第１のソース電極および第１のドレイン電極と電気的に接続され、酸化物半導体材料が用いられている第１のチャネル形成領域と、前記第１のチャネル形成領域上の第１のゲート絶縁層と、前記第１のゲート絶縁層上の第１のゲート電極と、を有する第１のトランジスタと、
容量素子と、
を有し、
前記第１のトランジスタの前記第１のソース電極または前記第１のドレイン電極の一方と、前記容量素子の電極の一方とは、電気的に接続された半導体装置。
【請求項２】
前記容量素子は、
前記第１のソース電極または前記第１のドレイン電極と、
前記第１のゲート絶縁層と、
前記第１のゲート絶縁層上の容量素子用電極と、
によって構成された、請求項１に記載の半導体装置。
【請求項３】
第２のソース電極および第２のドレイン電極と、前記第２のソース電極および第２のドレイン電極と電気的に接続され、酸化物半導体材料が用いられている第２のチャネル形成領域と、前記第２のチャネル形成領域上の第２のゲート絶縁層と、前記第２のゲート絶縁層上の第２のゲート電極と、を有する第２のトランジスタと、
ソース線と、ビット線と、ワード線と、第１信号線と、第２信号線と、
を有し、
前記第２のゲート電極と、前記第１のソース電極または前記第１のドレイン電極の一方と、前記容量素子の電極の一方とは、電気的に接続され、
前記ソース線と、前記第２のソース電極とは、電気的に接続され、
前記ビット線と、前記第２のドレイン電極とは、電気的に接続され、
前記第１信号線と、前記第１のソース電極または前記第１のドレイン電極の他方とは、電気的に接続され、
前記第２信号線と、前記第１のゲート電極とは、電気的に接続され、
前記ワード線と、前記容量素子の電極の他方とは電気的に接続された、請求項１または請求項２に記載の半導体装置。
【請求項１】
第１のソース電極および第１のドレイン電極と、前記第１のソース電極および第１のドレイン電極と電気的に接続され、酸化物半導体材料が用いられている第１のチャネル形成領域と、前記第１のチャネル形成領域上の第１のゲート絶縁層と、前記第１のゲート絶縁層上の第１のゲート電極と、を有する第１のトランジスタと、
容量素子と、
を有し、
前記第１のトランジスタの前記第１のソース電極または前記第１のドレイン電極の一方と、前記容量素子の電極の一方とは、電気的に接続された半導体装置。
【請求項２】
前記容量素子は、
前記第１のソース電極または前記第１のドレイン電極と、
前記第１のゲート絶縁層と、
前記第１のゲート絶縁層上の容量素子用電極と、
によって構成された、請求項１に記載の半導体装置。
【請求項３】
第２のソース電極および第２のドレイン電極と、前記第２のソース電極および第２のドレイン電極と電気的に接続され、酸化物半導体材料が用いられている第２のチャネル形成領域と、前記第２のチャネル形成領域上の第２のゲート絶縁層と、前記第２のゲート絶縁層上の第２のゲート電極と、を有する第２のトランジスタと、
ソース線と、ビット線と、ワード線と、第１信号線と、第２信号線と、
を有し、
前記第２のゲート電極と、前記第１のソース電極または前記第１のドレイン電極の一方と、前記容量素子の電極の一方とは、電気的に接続され、
前記ソース線と、前記第２のソース電極とは、電気的に接続され、
前記ビット線と、前記第２のドレイン電極とは、電気的に接続され、
前記第１信号線と、前記第１のソース電極または前記第１のドレイン電極の他方とは、電気的に接続され、
前記第２信号線と、前記第１のゲート電極とは、電気的に接続され、
前記ワード線と、前記容量素子の電極の他方とは電気的に接続された、請求項１または請求項２に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１１−１５１３８４（Ｐ２０１１−１５１３８４Ａ）
【公開日】平成２３年８月４日（２０１１．８．４）
【国際特許分類】
【出願番号】特願２０１０−２８４４２１（Ｐ２０１０−２８４４２１）
【出願日】平成２２年１２月２１日（２０１０．１２．２１）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２３年８月４日（２０１１．８．４）
【国際特許分類】
【出願日】平成２２年１２月２１日（２０１０．１２．２１）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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