【課題】オフ電流を増加させることなく電源供給配線の電気抵抗を下降させることが可能な、ＴＦＴを有する半導体装置を提供することである。
【解決手段】表面を有する絶縁膜ＩＩ４と、絶縁膜ＩＩ４の表面上に形成され、かつチャネル領域ＴＰ２と、チャネル領域ＴＰ２を挟む１対のソース／ドレイン領域ＴＰ１，ＴＰ４とを含む半導体層と、ソース領域ＴＰ１に電源を供給するための電源供給配線ＴＰ１とを備えている。上記絶縁膜ＩＩ４の表面には凹部ＴＲが形成されている。上記電源供給配線ＴＰ１は、半導体層と同一の層から形成された層を含み、かつ絶縁膜ＩＩ４の表面上に形成された第１の部分ＴＰ１Ａと、凹部内に形成された第２の部分ＴＰ１Ｂとを有している。上記第２の部分ＴＰ１Ｂの底面全体が絶縁体ＩＩ４で覆われている。 （もっと読む）

【課題】半導体記憶装置の面積を縮小する技術を提供する。
【解決手段】高抵抗付加型ラッチ回路（１２）と、その高抵抗付加型ラッチ回路（１２）に保持されるデータの読み出しと書込みとを制御する選択回路（１３）とを具備する半導体記憶装置（１１）を構成する。その高抵抗付加型ラッチ回路（１２）は、第１駆動トランジスタ（２２）と、第２駆動トランジスタ（２４）と、第１抵抗（１２１）と、第２抵抗（１２３）とを備えることが好ましい。また、その選択回路（１３）は、第１選択トランジスタ（３１）と、第２選択トランジスタ（３２）とを備えることが好ましい。ここにおいて、その第１抵抗（１２１）と第２抵抗（１２３）とは、サイドウォール状の導電性材料（２１）（２３）で形成されるものである。 （もっと読む）

【課題】ＳＲＡＭ回路の動作速度を向上させる。
【解決手段】駆動ＭＩＳＦＥＴと転送ＭＩＳＦＥＴとそれらの上部に形成された縦型ＭＩＳＦＥＴとでメモリセルを構成したＳＲＡＭにおいて、周辺回路を構成するＭＩＳＦＥＴ間の電気的接続を、メモリセルの縦型ＭＩＳＦＥＴ（ＳＶ_１、ＳＶ_２）よりも下部に形成されるプラグ２８および中間導電層４６、４７で行うとともに、縦型ＭＩＳＦＥＴ（ＳＶ_１、ＳＶ_２）よりも上部に形成されるプラグ、第１および第２金属配線層を用いて行うことにより、配線の自由度を向上でき、高集積化できる。また、ＭＩＳＦＥＴ間の接続抵抗を低減でき、回路の動作スピードを向上できる。 （もっと読む）

【課題】ＳＯＩウエハ上に、従来のＣＭＯＳプロセスと親和性のよいプロセスで、面積を増大させることなく、高抵抗素子タイプのＳＲＡＭの構造及びその製造方法を提供する。
【解決手段】半導体装置は、シリコン支持基板１３０と、支持基板１３０上に形成される絶縁層１３２と、絶縁層１３２上に形成されるＳＯＩ層１３４とからなるＳＯＩ基板を用いて製造されるＳＲＡＭに適用される。そして、ホトリソとエッチングで所望の領域に支持基板１３０に達するホール１４２を形成し、ポリシリコン１１４を堆積して、シリコン支持基板１３０に達するポリシリコンプラグによって形成される抵抗素子１５０を備えている。 （もっと読む）

本発明は、均一な臨界寸法のアクティブパターンで構成されたマルチゲートトランジスタの製造方法を提供する。本発明はまた、均一な臨界寸法のアクティブパターンを具備するマルチゲートトランジスタを提供する。マルチゲートトランジスタの製造方法は先に少なくとも一つのアクティブパターンを形成する。以後、前記アクティブパターンの露出した領域から少なくとも一つのエピタキシ構造を成長させる。続いて、前記アクティブパターンの少なくとも２個の面にチャネル領域を形成する。
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