【課題】４個のトランジスタと２個のＭＴＪ素子からなり、電源を印加しないでも不揮発性メモリとして動作するＳＲＡＭからなる半導体記憶装置を提供する。
【解決手段】第１及び第２のインバータ２，４と第１及び第２の転送用ＭＯＳＦＥＴ３，５とを含むメモリセル１からなるＳＲＡＭにおいて、第１及び第２のインバータ２，４はスピン注入型のＭＴＪ素子６，８と駆動用ＭＯＳＦＥＴ７，９とからなり、これらのインバータ２，４からフリップフロップ回路が構成され、第１及び第２のインバータ２，４の出力端子は、それぞれ第１及び第２の転送用ＭＯＳＦＥＴ３，５を介してビットライン及びビットラインバーに接続され、第１及び第２の転送用ＭＯＳＦＥＴ３，５のゲートは、同一のワードラインに接続される。従来のＳＲＡＭに比較してメモリセルの面積が小さく、高速で低消費電力の不揮発性メモリが得られる。 （もっと読む）

【課題】透明酸化物膜を用いた半導体デバイスや回路を提供する。
【解決手段】電子キャリア濃度が１０^１５／ｃｍ^３以上、１０^１８／ｃｍ^３未満である、Ｉｎ―Ｚｎ―Ｇａ酸化物、Ｉｎ―Ｚｎ―Ｇａ―Ｍｇ酸化物、Ｉｎ―Ｚｎ酸化物、Ｉｎ―Ｓｎ酸化物、Ｓｎ−Ｉｎ−Ｚｎ酸化物、Ｉｎ酸化物、Ｚｎ―Ｇａ酸化物、及びＩｎ―Ｇａ酸化物のうちのいずれかである非晶質酸化物を、Ｎ型半導体として用いたＮ型ＴＦＴを含む回路を構成要素としており、前記Ｎ型ＴＦＴは、ゲート電圧無印加時のソース−ドレイン端子間の電流が１０マイクロアンペア未満であり、電界効果移動度が１ｃｍ^２／（Ｖ・秒）超であることを特徴とする集積回路。 （もっと読む）

【課題】
低い電源電圧でも動作可能な論理回路を提供する。
【解決手段】
論理回路は，電源電圧側に接続された第１導電型の第１のMOSFETと，基準電圧側に接続されゲートに入力信号が供給される第１導電型の第２のMOSFETと，第１，第２のMOSFETの電流端子の接続ノードに接続された出力端子と，第１のMOSFETのゲートとソース間に設けられたカップリングキャパシタと，第１のMOSFETのゲートと電源電圧との間に設けられた抵抗とを有する。 （もっと読む）

【課題】半導体記憶装置の面積を縮小する技術を提供する。
【解決手段】高抵抗付加型ラッチ回路（１２）と、その高抵抗付加型ラッチ回路（１２）に保持されるデータの読み出しと書込みとを制御する選択回路（１３）とを具備する半導体記憶装置（１１）を構成する。その高抵抗付加型ラッチ回路（１２）は、第１駆動トランジスタ（２２）と、第２駆動トランジスタ（２４）と、第１抵抗（１２１）と、第２抵抗（１２３）とを備えることが好ましい。また、その選択回路（１３）は、第１選択トランジスタ（３１）と、第２選択トランジスタ（３２）とを備えることが好ましい。ここにおいて、その第１抵抗（１２１）と第２抵抗（１２３）とは、サイドウォール状の導電性材料（２１）（２３）で形成されるものである。 （もっと読む）

【課題】オフ電流が小さい薄膜トランジスタによって問題なく動作することが可能な記憶素子を含む記憶装置を提供することを課題とする。
【解決手段】酸化物半導体層を有する薄膜トランジスタが少なくとも一つ設けられた記憶素子を、マトリクス状に配置した記憶装置を提供する。酸化物半導体層を有する薄膜トランジスタは、電界効果移動度が高く、且つオフ電流を小さくできるため、問題なく良好に動作させることができる。また、消費電力を低くすることもできる。このような記憶装置は、例えば酸化物半導体層を有する薄膜トランジスタが表示装置の画素に設けられている場合に、記憶装置を同一基板上に形成することができるため、特に有効である。 （もっと読む）

【課題】縦型トランジスタＳＧＴで構成されたＥ／Ｒ型４Ｔ−ＳＲＡＭにおいて、小さいＳＲＡＭセル面積を実現する。
【解決手段】４個のＭＯＳトランジスタ及び２個の負荷抵抗素子を用いて構成されたスタティック型メモリセルにおいて、前記メモリセルを構成するＭＯＳトランジスタは、基板上に形成された拡散層上に形成され、前記拡散層は記憶ノードであり、前記ＭＯＳトランジスタのドレイン、ゲート、ソースが基板に対して垂直方向に配置され、ゲートが柱状半導体層を取り囲む構造を有し、負荷抵抗素子はコンタクトプラグ形状に形成される小さい面積のＳＲＡＭセルを実現する。 （もっと読む）

【課題】ＳＲＡＭなどにおいて、共通コンタクトの内壁面を被覆する導電膜により負荷抵抗素子を構成でき、セルサイズを縮小できる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板に形成された第１ドライバトランジスタと第１ドライバトランジスタに接続された第１負荷抵抗素子Ｒ１とを有して第１記憶ノードが構成された第１インバータと、同様の構成の第２インバータを有し、第１記憶ノード（１２）と第２ドライバトランジスタのゲート電極（２１）を接続するように、また、第２記憶ノードと第１ドライバトランジスタのゲート電極を接続するように、第１及び第２共通コンタクトＳＣＴ１，ＳＣＴ２が形成され、ここで、第１及び第２共通コンタクト開口部の底面及び内壁面を被覆して第１導電膜２４が形成されており、第１導電膜の内側に埋め込み絶縁膜が形成されており、第１導電膜が第１及び第２負荷抵抗素子を構成する。 （もっと読む）

【課題】絶縁ゲート型電界効果トランジスタにおいて低電圧下で急峻なスイッチング特性を有する半導体素子を提供する。
【解決手段】大規模集積回路に用いられているプレーナ型のロジック回路用ＭＯＳＦＥＴにおいて、ドレイン拡散層電極のなかに、ダイオード素子と抵抗素子が並列配置されるように形成することで、低電圧であってもゲート電圧変化に対してドレイン電流が急峻な変化を示す高性能トランジスタが実現できる。 （もっと読む）

【課題】ＭＣＵの発生抑制に有効な構成の半導体メモリデバイスを提供する。
【解決手段】ソースがＧＮＤ電圧の供給線に接続され、ドレインが負荷素子（ＰＭＯＳ）を介して電源電圧Ｖｄｄの供給線に接続されるＮ型の駆動トランジスタＮ１,Ｎ２を含むＳＲＡＭセル１００と、Ｎ型の駆動トランジスタＮ１,Ｎ２が形成されるＰウェル２０ＰをＧＮＤ電圧より低い所定のバックバイアス電圧（−ＶＢＢ）に制御する基板バイアス制御回路８と、を有する。 （もっと読む）

【課題】電荷蓄積層及び制御ゲートを有する半導体記憶装置のバックバイアス効果による影響を低減させることにより集積度を向上させ、占有面積を増加させずに浮遊ゲートと制御ゲートとの容量の比をより一層増大させるとともに、製造プロセスに起因するセル特性のばらつきが抑制された半導体記憶装置を提供する。
【解決手段】半導体基板１００と、少なくとも１つの島状半導体層１１０、該島状半導体層の側壁の周囲の全部又は一部に形成された電荷蓄積層及び制御ゲートから構成される少なくとも１つのメモリセルとを有する半導体記憶装置であって、前記メモリセルの島状半導体層が不純物拡散層により前記半導体基板から電気的に絶縁されてなることを特徴とする半導体記憶装置。 （もっと読む）

【課題】特定の回路領域の回路特性を変化させて回路動作の正規性を抑制すると共に動作解析を困難として、耐タンパ性を高める。
【解決手段】少なくとも一部のトランジスタに対し外部から背面ゲート電圧を印加できるよう設計された半導体メモリセルからなる回路と、メモリセルが安定動作する第１電圧値と、安定動作しない第２電圧値のいずれかの電圧値をもつ背面ゲート電圧を発生する背面ゲート電圧制御回路とを備え、背面ゲート電圧制御回路は所定の入力パターンに応じて背面ゲート電圧を変更する。期待しない入力パターンに応答して第２電圧値を選択することにより、メモリセルは安定動作を行わないから、その正規の論理的な動作がマスクされ、また、動作は停止されず、不安定動作を行うと言う意味で動作の解析を一層困難とする。 （もっと読む）

【課題】チップ面積が小さく、高速動作が可能な半導体記憶装置を提供する。
【解決手段】この半導体記憶装置では、カラムセンスアンプの負荷回路２０．０、…を、Ｙアドレス（グローバルビット線対）に対応して配置する。複数のメモリブロックＢＫ０、…は、負荷回路２０を共有する。各メモリブロックは、ビット線対毎にカラムセンスアンプの入力回路１０．０、…を備える。入力回路１０．０、…はそれぞれ、対応するブロック選択信号に応答して活性化する。対応するビット線対の電位に応答して、対応するグローバルビット線対の電位差が生じる。負荷回路２０．０、…は、この電位差をさらに広げる。 （もっと読む）

【課題】ＳＯＩウエハ上に、従来のＣＭＯＳプロセスと親和性のよいプロセスで、面積を増大させることなく、高抵抗素子タイプのＳＲＡＭの構造及びその製造方法を提供する。
【解決手段】半導体装置は、シリコン支持基板１３０と、支持基板１３０上に形成される絶縁層１３２と、絶縁層１３２上に形成されるＳＯＩ層１３４とからなるＳＯＩ基板を用いて製造されるＳＲＡＭに適用される。そして、ホトリソとエッチングで所望の領域に支持基板１３０に達するホール１４２を形成し、ポリシリコン１１４を堆積して、シリコン支持基板１３０に達するポリシリコンプラグによって形成される抵抗素子１５０を備えている。 （もっと読む）

【課題】フローティング本体効果が得られる装置または本体領域が分離された装置を提供する。
【解決手段】ＳＯＩ装置１０はシリコン基板１２に支持されたシリコン酸化物絶縁体層１４を含む。本体領域２２、５８はシリコン酸化物絶縁体層１４上に配置され、本体領域２２は第１の導電型によって特徴づけられる。ソース、ドレイン領域１８、２０は第２の型によって特徴づけられる。ＳＯＩ層１４上方の本体領域近傍には遷移領域３６、３８、４６、６０が配置され、この遷移領域の導電型は、本体領域におけるフローティング本体効果を抑制するためには第１の導電型になるように、また本体領域を分離するためには第２の導電型になるように形成する。 （もっと読む）

【課題】部分分離領域によって素子分離された素子形成領域におけるボディ領域の電位を安定性の良く固定できるＳＯＩ構造の半導体装置を得る。
【解決手段】部分酸化膜３１によって素子分離された素子形成領域に、ソース領域５１、ドレイン領域６１及びＨゲート電極７１からなるＭＯＳトランジスタを形成する。Ｈゲート電極７１は左右（図中は上下）の“Ｉ”によって、ソース領域５１及びドレイン領域６１にゲート幅Ｗ方向に隣接して形成されるボディー領域１３とドレイン領域６１及びソース領域５１とを電気的に分離し、中央の“−”が本来のＭＯＳトランジスタのゲート電極として機能する。 （もっと読む）

【課題】 セルの面積を大きくすることなく、かつ動作の安定性に優れた半導体装置を提供する。
【解決手段】 メモリセルが、第１及び第２のインバータ、及び第１及び第２の転送トランジスタを含む。第１の転送トランジスタは、半導体基板の表層部のうち一部の領域に形成された第１のウェル内に配置されている。第１のインバータの抵抗素子は、第１の転送トランジスタのドレインと第１のウェルとに逆方向バイアスを印加したときのリーク電流密度が、第１の転送トランジスタのソースと第１のウェルとに同一電圧の逆方向バイアスを印加したときのリーク電流密度よりも大きくなるような第１の高リーク電流構造を含む。第１の高リーク電流構造は、ドレインと第１のウェルとの界面に配置され、第１導電型の不純物濃度が第１のウェルの不純物濃度よりも高い高濃度領域を含む。第２の高リーク電流構造も同様の構成である。 （もっと読む）

ソース（３０）の抵抗がドレイン（４０）よりも高いトランジスタ（２２）は、記憶回路（１０）におけるプル・アップ素子（２０）として最適である。トランジスタは、ソース抵抗を有するソース注入を備えたソース領域を有している。ソース領域はサリサイド化されない。トランジスタの電気伝導を制御するため、制御電極領域（５０）がソース領域に隣接している。ドレイン領域（４０）は、制御電極領域に隣接すると共に、ソース領域とは反対側に設けられている。ドレイン領域は、ドレイン抵抗を有しサリサイド化されたドレイン注入を有している。ソース領域の物理特性はドレイン領域とは異なるため、ソース抵抗はドレイン抵抗よりも高くなっている。
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【課題】リーク電流を効果的に抑制するための技術を提供する。
【解決手段】絶縁表面を有する基板上にＰチャネル型ＴＦＴを有し、前記Ｐチャネル型ＴＦＴの活性層のゲイト電極と重なる領域に、Ｐ型を付与する不純物元素が添加された第１の領域を有し、前記Ｐチャネル型ＴＦＴの活性層は、前記第１の領域を囲むように設けられたＮ型の導電型の第２の領域を有する半導体装置を提供する。こうして、電流パスとなり易い箇所にエネルギー的に障壁の高い領域を形成してリーク電流の発生（ショートチャネルリーク）を防ぐことができる。 （もっと読む）

【課題】ソース／ドレイン間でのリーク電流の発生が防止された半導体装置を提供する。
【解決手段】ゲート電極５およびサイドウォール絶縁膜６は、素子形成領域の上側の領域から素子分離酸化膜２の上側の領域まで延びており、かつ、チタンシリサイド膜は、少なくともサイドウォール酸化膜６および素子分離酸化膜２に隣接する領域であってサイドウォール酸化膜６の外側に位置する領域には形成されていない。 （もっと読む）

【課題】 トレンチの肩部を十分に後退させ、かつ角部を十分に丸めて開口部を広げ、トレンチ内に充填される絶縁体の良好な埋め込み特性を実現させ、また、トレンチの微細化とＭＯＳトランジスタの必要な電流能力の担保とを両立させる。
【解決手段】 ジクロロエチレン（ＤＣＥ）を用いたハロゲン酸化法等を用いて異方性酸化を実施し、トレンチ２２の肩部の膜厚が厚く、底部に至るにつれて膜厚が漸次薄くなる異方性酸化膜２６を形成した後、その異方性酸化膜２６を除去して、トレンチの肩部を優先的に後退させ、かつ角部を十分に丸め、開口部を広くする。また、トレンチ肩部の丸められた部分の近傍も、ＭＯＳトランジスタのチャネルとして利用することにより、チャネルコンダクタンスを大きくしてＭＯＳトランジスタの電流能力を増大させる。 （もっと読む）