半導体装置
【課題】フローティング本体効果が得られる装置または本体領域が分離された装置を提供する。
【解決手段】ＳＯＩ装置１０はシリコン基板１２に支持されたシリコン酸化物絶縁体層１４を含む。本体領域２２、５８はシリコン酸化物絶縁体層１４上に配置され、本体領域２２は第１の導電型によって特徴づけられる。ソース、ドレイン領域１８、２０は第２の型によって特徴づけられる。ＳＯＩ層１４上方の本体領域近傍には遷移領域３６、３８、４６、６０が配置され、この遷移領域の導電型は、本体領域におけるフローティング本体効果を抑制するためには第１の導電型になるように、また本体領域を分離するためには第２の導電型になるように形成する。
【解決手段】ＳＯＩ装置１０はシリコン基板１２に支持されたシリコン酸化物絶縁体層１４を含む。本体領域２２、５８はシリコン酸化物絶縁体層１４上に配置され、本体領域２２は第１の導電型によって特徴づけられる。ソース、ドレイン領域１８、２０は第２の型によって特徴づけられる。ＳＯＩ層１４上方の本体領域近傍には遷移領域３６、３８、４６、６０が配置され、この遷移領域の導電型は、本体領域におけるフローティング本体効果を抑制するためには第１の導電型になるように、また本体領域を分離するためには第２の導電型になるように形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、一般に、半導体に関し、特に、ＳＯＩタイプの半導体を様々な構成にするための方法及び構造に関する。
【背景技術】
【０００２】
大量生産されている既存の相補型金属酸化物シリコン（ＣＭＯＳ）半導体装置は、上に能動的なまたは受動的な回路要素が配置される半導体バルク基板を含むため、「バルク」ＣＭＯＳと呼ばれる。近年、バルクＣＭＯＳ装置よりも消費電力の少ない、シリコン酸化物絶縁体（ＳＯＩ）装置が、導入されているが、これは、電池電源の携帯電話および電池電源のラップトップコンピュータなどの多くの応用において重要な利点である。さらに、ＳＯＩ装置は、バルクＣＭＯＳ装置よりも高速で有利に動作する。
【特許文献１】特開平０５−３２３３６２号公報
【特許文献２】特開平０６−２９１２６５号公報
【特許文献３】特開平０７−０７４３６３号公報
【特許文献４】特開平０６−０８５２６２号公報 ＳＯＩ装置は、装置の回路要素とバルク基板との間に挟まれる絶縁材料の薄層（いわゆる埋込酸化物層、またはＳＯＩ）を特徴とする。典型的には、ＳＯＩとバルク基板との間には他の材料層は介装されない。ここで使用する際には、回路要素は、能動トランジスタまたはレジスタなどの受動的な構成要素などの回路構成要素を確立する。
【０００３】
ＳＯＩ装置では、ＳＯＩ上の回路要素は、フィールド酸化物の領域と、Ｎ型またはＰ型導電型のドーパントで適宜ドープされる単結晶半導体層の領域とによって確立される。たとえば、Ｎチャネルトランジスタについては、分離されたシリコン層は、Ｐ型のドーパントを有する本体領域を含むであろうし、本体領域は、ソース領域とドレイン領域との間に配置され、各領域がＮ型のドーパントでドープされ、たとえば、Ｎチャネル金属酸化物シリコン電界効果トランジスタ（ＭＯＳＦＥＴ）または横方向ＮＰＮバイポーラトランジスタを形成する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＳＯＩ装置の不利点の一つは、本体領域の電圧が変動する、または「フロート」する傾向がある点である。チェン（Chen）他が「本体の連結された装置構造による、ＳＯＩフローティング本体効果の抑制（Suppression of the SOI Floating-body Effects by Linked-body Device Structure）」、１９９６年、VLSI Technology Digest of Technical Papers （１９９６年、ＩＥＥＥ）で述べているように、フローティング本体ＳＯＩ装置の結果は、出力電流のキンク（kinks）、変則的サブスレッショルド電流、過渡電流のオーバーシュート、および早期の装置の故障を含む。
【０００５】
チェン他は、フィールド酸化物の下に残った酸化されていないシリコン層を通じて電界効果トランジスタ（ＦＥＴ）が互いに連結され得るよう、フィールド酸化物が上に成長されるシリコン層の部分を不完全に酸化することによって、フローティング本体効果を抑制することを提案する。しかし、チェン他は、さまざまな構成要素の構成において彼らのフローティング本体抑制策をどのように実現するのか示唆しておらず、また、チェン他は、既存のバルクＣＭＯＳ作製原理を使用して容易に実現できる技術を使用して彼らのフローティング本体抑制策をどのように実現するのか示唆していない。ここで理解されるように、半導体作製装置および設備の再設計（reengineering）を必要とすることなく、ＳＯＩ
装置の使用を促進するよう、既存のバルクＣＭＯＳ作製原理を使用して、回路設計者がさまざまなＳＯＩ構成要素を実現できるようにすることが重要である。
【０００６】
さらに、チェン他は、いくつかの可能性のあるＳＯＩ回路構成要素の構成、たとえば極めて低電圧で動作するダイナミックスレッショルド金属酸化物シリコン（ＤＴＭＯＳ）装置などでは、フローティング本体効果が残ることが望ましいかもしれないという点を認識していない。実際、いくつかの回路要素組立においては、いくつかのＳＯＩ構成要素がフローティング本体特性を示し、組立における他のＳＯＩ構成要素のフローティング本体傾向が抑制されることが望ましいであろう。
【０００７】
したがって、この発明の目的は、フローティング本体効果が最少化されたＳＯＩ装置を提供することである。この発明の他の目的は、フローティング本体効果が装置のいくつかの領域では選択的に最少化され得、他の領域ではされない、ＳＯＩ装置を提供することである。この発明のさらに他の目的は、作製原理を使用してフローティング本体効果を最少化できる、さまざまなＳＯＩ装置を提供することである。この発明のまたさらに他の目的は、使用が簡単で製造の費用対効果のよいＳＯＩ装置を提供することである。
【課題を解決するための手段】
【０００８】
半導体装置は、少なくとも、第一のシリコン酸化物絶縁体（ＳＯＩ）トランジスタと第二のＳＯＩとトランジスタとを含み、少なくとも第一のＳＯＩトランジスタは、半導体本体領域を有する。半導体遷移領域は、第一のＳＯＩトランジスタと第二のＳＯＩトランジスタとの間に配置される。遷移領域は、第一の導電型を有し、電源電圧源と通じる。この発明によると、第一のＳＯＩトランジスタを第二のトランジスタから分離し第一のＳＯＩトランジスタの本体領域がフローティング効果を示すようにするか、または、本体領域を連結し本体領域がフローティング効果を示さないようするために、第一の導電型および電圧源は、選択される。
【０００９】
好ましい実施例では、オーミックコネクタ（ohmic connector）が遷移領域と電圧源とを接続する。遷移領域は、比較的重度にドープされた領域と比較的軽度にドープされた領域とを含み、オーミックコネクタは、比較的重度にドープされた領域と接触する。この発明では、第一のトランジスタは、第一の導電型を有するソース領域とドレイン領域とを含み、遷移領域は、第一のＳＯＩトランジスタを第二のＳＯＩトランジスタから分離する。このような実施例では、第一のＳＯＩトランジスタの本体は、フローティング効果を示す。対照的に、第一のトランジスタが、第一の導電型の反対の第二の導電型を有するソース領域とドレイン領域とを含むときには、遷移領域は、第一のＳＯＩトランジスタの本体が実質的にフローティング効果を示さないよう、第一のＳＯＩトランジスタの本体領域を電圧源と連結する。ソース領域とドレイン領域とがＮ型のドーパントでドープされるときは、電圧源は、好ましくは、トランジスタのドレイン電圧源であり、ソース領域およびドレイン領域がＰ型のドーパントでドープされるときは、電圧源は、好ましくは、トランジスタのソース電圧源である。または、電源電圧源は、バイアスのかかった金属酸化物シリコン（ＭＯＳ）装置を確立するため可変電圧を出力することができる。
【００１０】
さらに、第一のＳＯＩトランジスタはゲートを含み、装置はさらに、ゲートと遷移領域とを相互接続してダイナミックスレッショルド金属酸化物シリコン（ＤＴＭＯＳ）装置を確立する導体を含み得る。代替的に、第一のＳＯＩトランジスタは、エミッタおよびゲートを含み得、導体は、横方向バイポーラトランジスタを確立するよう、ゲートとエミッタとを相互接続できる。このような実施例では、ゲートは第一の導電型を有する。
【００１１】
他の局面において、半導体ＳＯＩピンチレジスタは、シリコン基板と基板上のシリコン酸化物絶縁体（ＳＯＩ）層とを含む。第一の導電型を有する、少なくとも一つの比較的軽
度にドープされた半導体領域が、ＳＯＩ層上にある。さらに、第一の導電型を有する、少なくとも第一および第二の比較的重度にドープされた半導体領域が、比較的軽度にドープされた半導体領域上に配置される。さらに、少なくとも一つのフィールド酸化物層が第一および第二の比較的重度にドープされた半導体領域の間に配置され、少なくとも第一および第二のオーミックコネクタがそれぞれ第一および第二の比較的重度にドープされた半導体領域と接触する。
【００１２】
さらに他の局面において、半導体ＳＯＩダイオードが、シリコン基板と基板上のシリコン酸化物絶縁体（ＳＯＩ）層とを含む。第一の導電型を有する、少なくとも一つの比較的軽度にドープされた半導体領域が、ＳＯＩ層上に配置され、それぞれ第一の導電型および第二の導電型を有する、少なくとも第一のおよび第二の比較的重度にドープされた半導体領域が、比較的軽度にドープされた半導体領域上に配置される。第一および第二の導電型は、互いに反対である。少なくとも第一および第二のオーミックコネクタは、それぞれ、第一および第二の比較的重度にドープされた半導体領域と接触する。
【００１３】
さらに他の局面において、シリコン酸化物絶縁体（ＳＯＩ）装置を作るための方法が開示される。方法は、少なくとも一つのＳＯＩ層を少なくとも一つのシリコン基板上に配置するステップと、ＳＯＩ層上に少なくとも一つの本体領域を支持するステップとを含み、本体領域は、第一の導電型を特徴とする。さらに、方法は、少なくともソース領域とドレイン領域とを本体領域と並べるステップを含み、ソース領域とドレイン領域とは、第二の導電型を特徴とする。少なくとも一つの遷移領域が、ＳＯＩ層の上本体領域の近くに配置され、遷移領域は、遷移導電型を特徴とする。以下に詳細に開示するように、遷移導電型は、本体領域内のフローティング本体効果を抑制するためには、第一の導電型に確立される。他方、遷移導電型は、本体領域を分離するためには、第二の導電型に確立される。
【００１４】
さらに他の局面において、シリコン酸化物絶縁体（ＳＯＩ）装置は、少なくとも一つのＳＯＩ層とＳＯＩ層を支持する少なくとも１つのシリコン基板とを含む。少なくとも一つの本体領域が、ＳＯＩ層上に配置され、本体領域は、第一の導電型を特徴とする。さらに、少なくともソース領域およびドレイン領域が本体領域と並べられ、ソース領域およびドレイン領域は、第二の導電型を特徴とする。少なくとも一つの遷移領域がＳＯＩ層上本体領域の近くに配置され、遷移領域は、遷移導電型を特徴とする。以下に述べる原理により、遷移導電型は、本体領域内のフローティング本体効果を抑制するためには、第一の導電型に確立され、本体領域を分離するためには、第二の導電型に確立される。
【００１５】
この発明の他の特徴は、「詳細な説明」と題された部分で開示されるかまたは明らかである。
【発明を実施するための最良の形態】
【００１６】
この発明がより十分に理解されるよう、以下のこの発明を実施するためのベストモードの詳細な説明において、添付の図面を参照する。図中、金属の要素は、通常、網がけして図示し、半導体要素は、ゲート領域の立面図を除いては、通常、網がけせずに図示する。
【００１７】
いくつかの図面を通じ、参照番号は、この発明の同一または等価部分を指す。
まず、図１および図２を参照し、シリコン酸化物絶縁体（ＳＯＩ）装置が、１０で一般的に示される。図１にもっともよく示されるように、ＳＯＩ装置１０は、「埋込酸化物」層ともいわれる、シリコン酸化物絶縁体（ＳＯＩ）層１４を支持するシリコン基板１２を含む。ＳＯＩの原理により、ＳＯＩ層１４は、５００オングストロームから４０００オングストローム（５００Å〜４０００Å）の間の厚さ「ｔ」を有し得る。好ましい実施例では、シリコン基板１２は、Ｐ導電型ドーパントで約５０オームセンチメータ（５０Ω−ｃｍ）に、軽度にドープされている。
【００１８】
フィールド酸化物層１６は、ＳＯＩ層１２上に配置され、予め定められた導電型を有するドーパントでドープされ得るさまざまな領域がさらに、ＳＯＩ層１４上に支持され、フィールド酸化物層１６の部分的酸化によって確立され得る。図示される例示的実施例においては、Ｎチャネルソース領域１８およびＮチャネルドレイン領域２０がＮ+導電型のドーパントでドープされており、図中の指示符号「＋」は、比較的重度のドープを示し、図中の指示符号「−」は、比較的軽度のドープを示すものと理解される。さらに、Ｎチャネル本体領域２２がソース領域１８およびドレイン領域２０の下かつ間に配置されており、Ｐ-ドーパントでドープされている。
【００１９】
ソース領域１８とドレイン領域２０とを、装置１０の外部の回路要素に接続するため、金属Ｎチャネルソース電極２４がソース領域１８に接続され、金属Ｎチャネルドレイン電極２６がドレイン領域２０に接続され、電極２４、２６の水平方向に配向された部分は、中間酸化物層２８によりフィールド酸化物層１６から距離をおいて位置づけられる。他方、金属Ｎチャネルゲート電極３０は、Ｎチャネル本体領域２２に向けて延びるコンタクト３２を含み、その端部は、多結晶シリコンＮチャネル制御ゲート３４と当接する。上に説明した構造は、以下、「Ｑ１」と呼ぶ、Ｎチャネル分離トランジスタ回路要素を確立する。
【００２０】
この発明により、Ｎチャネル分離トランジスタＱ１の本体２２は、図１および図２に示す選択される他の回路要素内の電圧から遷移領域により分離される。この発明のトランジスタの本体が、ＮチャネルトランジスタＱ１の本体２２の場合のように分離されるときは、遷移領域は、それぞれ本体領域２２の左側および右側（図１）に置かれＳＯＩ層１４へ下向きに延びる、Ｎ接合分離領域３６、３８である。
【００２１】
この発明により、分離領域３６および３８は、それぞれ本体２２のドーパントとは反対の導電型のドーパントで比較的軽度にドープされる。したがって、トランジスタＱ１はＮチャネルトランジスタであるため、分離領域３６、３８は、図１および図２に示すようにＮドーパントでドープされる。現在の好ましい実施例の一つにおいては、分離領域３６、３８は、立方センチメートルあたり約１０14原子から立方センチメートルあたり約１０18原子の間でドープされ、より好ましくは、立方センチメートルあたり約１０16原子から立方センチメートルあたり約１０18原子にドープされる。
【００２２】
さらに、右の分離領域３８は、比較的重度に（たとえば、立方センチメートルあたり約１０19から１０21原子に）ドープされた接続領域４０を含む。図１および図２に示すように、接続領域４０は、分離領域３８と同じ導電型のドーパントでドープされる。さらに、接続領域４０は、有利には、さらに電源電圧に接続される、分離電極４２または多結晶シリコンコネクタなどのオーミックコネクタに接続される。接続領域４０がＮ型ドーパントでドープされるときは、分離電極４２は好ましくは、トランジスタＱ１のドレイン電源用電源電圧ＶDDに接続される。上記原理は、以下に述べるトランジスタＱ４のように、分離Ｐチャネルトランジスタの場合の反対の型のドーパントに当てはまることが理解され、このような場合には電源電圧は、好ましくは、ソース電源電圧ＶSSである。さらに、連結されるトランジスタの本体領域が適宜ＶSS／ＶDDより上または下にバイアスされていてもよく、または、上に説明したように固定電位にハードワイヤードされていてもよく、または、回路によって、たとえば待機動作についてはＶDD＋０．５ボルトおよび能動的動作についてはＶDD−１．０ボルトなどに選択的にバイアスしてもよいことが理解される。
【００２３】
上の開示に留意すると、本体領域２２が遷移（分離）領域３６、３８により分離されることが理解される。この発明により理解されるように、本体領域２２はフローティング本体原理を示すかもしれないが、図示するように本体２２を分離することで、たとえば特定
のＳＲＡＭでの応用において、たとえば極めて低い電圧（２ボルト未満）での応用に対し、Ｎチャネル分離トランジスタＱ１を有用なものとすることができる。
【００２４】
いずれにせよ、さらに図１および図２を参照し、遷移領域を備えるオーミックコネクタの使用により、第一のＳＯＩトランジスタの本体領域が上に説明したようにフローティング効果を示すよう、第二のトランジスタ（たとえばＮチャネル連結トランジスタＱ２）などの他の回路要素からＳＯＩトランジスタ（たとえばＮチャネル分離トランジスタＱ１）の本体を選択的に分離するよう任意に設計された回路が与えられる。または、遷移領域を備えるオーミックコネクタの使用により、以下に説明するように本体領域がフローティング効果を示さないよう、トランジスタの本体領域を任意に連結するよう設計された回路が与えられる。さらに特に、図１および図２に示すＮチャネル連結トランジスタＱ２を参照し、トランジスタＱ２は、Ｐ−ドーパントでドープされた本体領域４４を有し、本体領域４４はＮ＋コンタクト領域４６を介してコンタクト４８を介し外部電源に連結される。この発明の広い意味においては、コンタクト領域４６は、遷移領域である。
【００２５】
上に述べたように、トランジスタＱ２が、外部電圧源に連結されるべきＮチャネルトランジスタ（すなわち、Ｐ−型でドープされた本体４４およびＮ＋でドープされたドレインおよびソース領域５０、５２を有するトランジスタ）であるときは、コンタクト４８は、好ましくは、トランジスタのソース用電源電圧ＶSSに接続される。代替的に、コンタクト４８を、遷移連結領域４６がフェーズロック回路内の電圧制御発振器（ＶＣＯ）などのための制御端子を確立できるよう、可変電圧源に接続できる。したがって、トランジスタＱ１のフローティング本体とは異なり、トランジスタＱ２の本体は、オーム的に電圧参照に接続され、それによって、通常ＳＯＩ技術に起因する、時に望ましくない「フローティング本体効果」をなくすか、または緩和する。
【００２６】
図１および図２は、Ｎチャネル連結トランジスタＱ２の逆のＰチャネル連結トランジスタＱ３を示す。さらに特に、Ｐチャネル連結トランジスタＱ３は、Ｐ＋でドープされたソースおよびドレイン領域５４、５６ならびにＮ−本体領域５８を含み、本体領域５８は、Ｐ＋でドープされた遷移領域６０とこれと接触するコンタクト６２とによって外部電源電圧に連結される。さらに、コンタクト６２は、電源電圧、好ましくはドレイン電圧ＶDDと接触し、Ｐチャネル連結トランジスタＱ３の本体５８を電源電圧に連結する。それにより、トランジスタＱ３内のフローティング本体効果が実質的に抑制される。
【００２７】
さらに、Ｎチャネル分離トランジスタＱ１の逆である、Ｐチャネル分離トランジスタＱ４を設けることができ、Ｐチャネル分離トランジスタＱ４のＮ−でドープされた本体６４は外部電源から分離される。特に、トランジスタＱ４は、比較的重度にドープされたＰ＋接続領域６８を含むＰ−でドープされた分離領域６６である遷移領域を含む。接続領域６８は、さらに、トランジスタＱ４のドレイン電源用の電源電圧ＶDDに接続されるコンタクト７０に接続される。
【００２８】
上記構造は、Ｎ−フィールド用に一つとＰ−フィールド用に一つの二つのマスクを使用して作製してもよい。または、上に述べたＮまたはＰ遷移領域に対応するフィールド注入領域をつくり、次にシリコン窒化物マスクを除去して、ＰまたはＮ遷移領域用に残りの注入をおこなうため、ハードマスクとしてシリコン窒化物などの他の代替物を使用する、自己整合アプローチを使用してもよい。
【００２９】
上述の開示は、遷移領域を一定の電圧電源電圧源につなぐことに焦点をおいているが、この発明はまた、ＳＯＩフローティング本体内の遷移領域が所望であれば可変電圧源に接続できることも認識している。たとえば、携帯電話集積回路において消費電力を低減するため、Ｎチャネル本体領域内の遷移領域に負電圧を印加しＰチャネル本体領域内の遷移領
域に正の電圧を印加し、サブスレッショルド漏れ電流を減じることによって、回路内のトランジスタのオフ電流をさらに減じて、回路の電源を選択的に断つ（deenergize）ことができる。アナログ回路も同様に、より低い漏れ電流を得るため、エンハンスできる。さらに、このような回路は、また、カレントミラーまたはカレントソースなどの機能のために遷移領域に電圧を印加することによって接地する、または、順方向バイアスをかけることができる。
【００３０】
図３は、Ｐ−本体領域８４内に配置されるＰ＋遷移領域８２を含むＳＯＩ Ｎチャネルダイナミックスレッショルド金属酸化物シリコン（ＤＴＭＯＳ）トランジスタ８０を示す。ＤＴＭＯＳ８０はさらに、電極８７を備えるＮ＋ソース領域８６、電極８９を備えるＮ＋ドレイン領域８８、およびゲート９０を含む。図示するように、金属電極９２などのオーミックコネクタは、ゲート９０と遷移領域８２とを相互接続し、ＤＴＭＯＳ８０を確立する。Ｐ−チャネルＤＴＭＯＳが、ドーパントの型を逆にすることによって上記原理を使用して構築できることが理解される。
【００３１】
次に、図４を参照して、オーミックコネクタを備えるこの遷移領域が、バンドギャップ参照応用、カレントミラー応用、および他のアナログ回路での応用のために有用なＳＯＩ
ＮＰＮバイポーラトランジスタ９４を実現するために使用できることが理解されよう。図４に示すように、バイポーラトランジスタ９４は、オーミックコネクタ９８を介してＮ＋エミッタ１０２の電極１００に接続されるゲート９６を含む。代替的に、ゲート９６は、別個の固定または可変電圧源（図示せず）に接続できる。バイポーラトランジスタ９４は、さらに、電極１０６を備えるＮ＋コレクタ１０４を含む。
【００３２】
図４に示す実施例では、遷移領域は、Ｐ−でドープされたベース領域１１０内に配置されるＰ＋でドープされた遷移領域１０８である。オーミックコネクタ１１２は、遷移領域１０８を外部電圧源と相互接続する。この構造により、ＮチャネルトランジスタのＮ＋ソースがバイポーラトランジスタのＮ＋エミッタとされ、他方、ＮチャネルトランジスタのＮ＋ドレインは、バイポーラトランジスタのＮ＋コレクタとされる。所望であれば、バイポーラトランジスタ９４のベータ（ＨFE）は、さまざまなゲート寸法を持ち得、ゲート電圧を変えることで電気的に変化させことができる。ここに示す他の例示的実施例と同様、図４に示す装置も、その反対または逆にすることができる、すなわち、上に説明したドーパントの型を逆にすることで、ＰＮＰバイポーラトランジスタとすることができる。
【００３３】
図５から図７は、この原理を、きわめて高抵抗での応用のためのピンチレジスタなど受動的回路要素に応用できることを示す。図５から図７は、Ｐ−型のピンチレジスタを示すが、ドーパント型を逆にすることでここに開示する原理を使用してＮ−型のピンチレジスタもできることが理解されよう。
【００３４】
図５および図７に示すように、一般的に１２０で示されるＳＯＩピンチレジスタは、フィールド酸化物領域１２３の下のＰ−フィールド領域１２２およびその中に配置され、互いに間隔をおいて位置づけられる二つのＰ＋遷移領域１２４、１２６を含む。オーミックコネクタ１２８、１３０は、それぞれ、好ましくは、金属または多結晶シリコンなどの導電材料で作られ、中間酸化物層１３２を通じて延び、外部回路への各遷移領域１２４、１２６に接続する。
【００３５】
図６および図７は、フィールド酸化物層１２３の上の中間酸化物層１３２内に多結晶シリコンフィールド電極１４２が配置され、多結晶シリコンオーミックピンチコネクタ１４４によって外部電圧源と接続される点を除いて、すべての必須点で図５および図７に示すピンチレジスタ１２０と同一であるピンチレジスタ１４０を示す。フィールド電極１４２は、フィールド電極１４２の下のＰ−フィールド１２２の部分１２２ａ内に配置される（
それぞれオーミックコネクタ１５０、１５２を備える）二つのＰ＋遷移領域１４６、１４８の間に延びる。図示するように、Ｐ−フィールド１２２、１２２ａは、ＳＯＩ層１５４上に配置され、ＳＯＩ層１５４は、さらに、バルクシリコン基板１５６上に支持される。
【００３６】
この発明により認識されるように、ピンチコネクタ１４４を備えるフィールド電極１４２は、Ｐ−フィールド領域１２２ａの導電性を調整するために使用できる。さらに特に、Ｐ−領域１２２ａの抵抗は、フィールド電極１４２に負電圧でバイアスをかけることによって増加させることができ、他方、Ｐ−領域１２２ａの抵抗は、フィールド電極１４２に正または負の電圧でバイアスをかけることによって減少させることができる。アナログ回路での応用、および抵抗性スタティックＲＡＭロードを含む、ピンチレジスタ１２０、１４０のいくつかの応用例を、以下にさらに説明する。
【００３７】
Ｎ−分離領域１５８は、フィールド酸化物層１２２とＳＯＩ層１５４との間で垂直に、かつレジスタ１２０と１４０との間で横方向に延び、レジスタ１２０と１４０とを分離する。本原則によると、Ｎ−分離領域１５８はＮ＋コンタクト領域１６０を含み、オーミックコネクタ１６２はコンタクト領域１６０を電圧（たとえばＶDD）に相互接続する。Ｐ−領域１２２は、たとえば１単位領域あたり１万オームから１００万オームまでの値になるようにドープされ得る。
【００３８】
図８および図９は本発明のＳＯＩ ＰＮダイオードを示し、これは概して１７０と示される。図９に示すように、ダイオード１７０は、ＳＯＩ層１７４を支持するシリコンバルク基板１７２を含む。Ｐ−本体領域１７６はＳＯＩ層１７６上に配置され、フィールド酸化物層１７８は本体領域１７６上に配置される。フィールド酸化物層１７８は、１８０および１８２で示すように、連続するＰ＋ダイオード領域およびＮ＋ダイオード領域である。各ダイオード領域１８０および１８２はそれぞれのオーミックコネクタ１８４および１８６によって縮小され、電圧源または他の回路素子をそれぞれのダイオード領域１８０および１８２に接続する。Ｐ＋ダイオード領域１８０の場合は、オーミックコネクタ１８４はＶDDに接続されても、回路信号ノードに接続されてもよい。Ｎ＋遷移領域１８８はオーミックコネクタ１９０を介して接地または代替的には電圧源に接続され得る。接合分離領域１９２は、本体領域１７６を他の集積回路装置および構造物（図示せず）から分離する、Ｎ−にドープされた領域である。
【００３９】
上記の構造を用いると、Ｐ＋／Ｎ＋ダイオードの逆ダイオード漏れが高いことによりそれがＳＲＡＭセル負荷を使用し易くなり、対応のＮチャネルトランジスタのオフ状態電流はダイオード漏れ電流より非常に低くなる。
【００４０】
図１０および図１１は、ピンチレジスタを用いた高抵抗本体タイを示す。図１０では、Ｎチャネルトランジスタ２００はオーミックコネクタ２０４（好ましくはＶDDに接続される）を有するＮ＋遷移領域２０２によって分離される。また、Ｎチャネルトランジスタ２００のＰ−本体２０６は、本体領域を共有するピンチレジスタ２０８を用いてＶSSにつなげられる。
【００４１】
同様に、図１１は、オーミックコネクタ２１４（好ましくはＶSSに接続される）を有するＰ＋遷移領域２１２によって分離されたＰチャネルトランジスタ２１０を示す。また、Ｐチャネルトランジスタ２１０のＮ−本体２１６はピンチレジスタ２１８を用いてＶDDにつなげられる。
【００４２】
図１０および図１１に示す装置は、図示するように、ピンチレジスタ２０８および２１０によって平均直流バイアスがＶSSおよびＶDD（または他の好ましい電圧）に設定されたハイブリッドフローティング本体ＳＯＩ装置である。しかしながら、チャネルのキャパシ
タ結合に対して比較的大きなゲートを用いると、本体は単一のトランジスタによって動的にバイアスされ、よって本体バイアス係数（当該技術分野ではギリシャ文字ζで参照される）を減じる。結果として、利得、ダイナミックＩＤSAT、およびダイナミックＩＤoffは向上する。これは低い動作電圧でとくに有利である。さらに、回路シミュレータは、平均本体電圧バイアスが精確に公知であるので、図１０および１１に示す装置のモデリングのときに正確な予測を行なう。そして、回路の設計時間は著しく短縮される。ピンチレジスタの本体バイアスは、バイアス基準電圧を交流減結合し、その結果、図１０および図１１に示すハイブリッド装置の回路速度は、フローティング本体装置の速度とほぼ同じになるであろう。１つのピンチレジスタで多数のトランジスタのセットをバイアスすることができる。
【００４３】
図１２から図１４は、上記に開示された装置のさまざまな回路の実現を示す。図１２では、回路（概して２３０と示す）がＳＲＡＭセルとして用いられ得る。図示したように、回路２３０は、図５から図７に示すピンチレジスタ１２０および１４０のうちの１つとなり得るピンチレジスタＲ１およびＲ２を含む。ピンチレジスタＲ１およびＲ２は、一端がＶDDにつなげられ、それぞれフローティング本体ＳＯＩトランジスタＱ１およびＱ２と連続しており、またそれぞれ連結された本体トランジスタＱ３およびＱ４と連続している。図１２に示すフローティング本体トランジスタＱ１およびＱ２の各々は、図１および図２に示すＮチャネルフローティング本体トランジスタＱ１によって確立され得る。一方、図１２のトランジスタＱ３およびＱ４は、図１および図２に示すＮチャネルの連結された本体トランジスタＱ２などの、連結された本体ＳＯＩトランジスタである。当然、Ｐチャネル成分を用いる回路が用いられ得る。フローティング本体トランジスタＱ１およびＱ２のゲートは図示したＳＲＡＭ負荷回路のワード線に接続され、フローティング本体トランジスタＱ１およびＱ２のソース／ドレイン領域の１つはビット線に接続される。
【００４４】
図１３も同様にＳＲＡＭ負荷回路（概して２４０で示す）を表わし、ここでは、図９に示すダイオード１７０などのダイオードＤ１およびＤ２が図１２に示すピンチレジスタの代わりとなっている。ダイオードＤ１およびＤ２の一端はＶDDにつなげられ、それぞれフローティング本体ＳＯＩトランジスタＱ１およびＱ２と連続しており、またそれぞれ連結された本体トランジスタＱ３およびＱ４と連続している。図１３に示すフローティング本体トランジスタＱ１およびＱ２の各々は、図１および図２に示すＮチャネルのフローティング本体トランジスタＱ１によって確立され得る。一方、図１３のトランジスタＱ３およびＱ４は、図１および図２に示すＮチャネルの連結された本体トランジスタＱ２などの、連結された本体ＳＯＩトランジスタである。当然、Ｐチャネル成分を用いる回路が用いられ得る。フローティング本体トランジスタＱ１およびＱ２のゲートは、図示したＳＲＡＭ負荷回路のワード線に接続され、フローティング本体トランジスタＱ１およびＱ２のソース／ドレイン領域の１つはビット線に接続される。
【００４５】
次に図１４を参照して、アナログ差動増幅回路２５０がキャパシタＣ１を介して信号ノード２５２に結合される。図示したように、回路２５２はＳＯＩ ＰＮＰバイポーラトランジスタＱ４およびＱ５を含む。図１４に示すトランジスタＱ４およびＱ５の各々は、図４に示すＮＰＮトランジスタ９４の逆となるＰＮＰバイポーラトランジスタによって確立され得る。さらに、図１４に示す回路２５０はＳＯＩ ＮチャネルトランジスタＱ２およびＱ３を含み、本体はそれら自身の共通源（ＶSSの代替）につなげられ、トランジスタＱ２およびＱ３はそれぞれバイポーラトランジスタＱ４およびＱ５に接続される。また、Ｎチャネルの連結された本体トランジスタＱ１はフローティング本体トランジスタＱ２およびＱ３に接続される。本原則によると、図１４に示す回路２５０のＮチャネルの連結およびバイアス本体トランジスタは図１および図２に示すＱ２タイプのトランジスタであり得るが、これには次の例外がある。図１４に示す回路２５０のＮチャネルの連結された本体トランジスタ２５０は、それらの本体がＶSSにつなげられている。特定の回路について考
慮すると、トランジスタのいずれかがフローティング本体を用いたときにより優れた性能を発揮すれば、図１および図２に示すＱ１のＮチャネルトランジスタまたはＱ４のＰチャネルトランジスタは、ウェハの製造をまったく変更せずに用いれら得る。
【００４６】
図１４は、Ｎチャネルフローティング本体トランジスタＱ３のゲートがＳＯＩピンチレジスタＲ４（好ましくはポリシリコンのフィールド電極を有する）に接続された図である。これに従うと、ピンチレジスタＲ４は図６に示すピンチレジスタ１４０によって確立され得る。図１４のピンチレジスタＲ４のポリシリコンのフィールド電極は第２のピンチレジスタＲ５のポリシリコンのフィールド電極に接続される。ピンチレジスタＲ４およびＲ５にはまた、ＳＯＩ ＮチャネルトランジスタＱ６およびＱ７も接続され、トランジスタＱ６は連結された本体ＳＯＩトランジスタであり、トランジスタＱ７はバイアスされた連結本体ＳＯＩトランジスタである。
【００４７】
ピンチレジスタＲ３は連結された本体トランジスタＱ１、Ｑ６およびＱ７に対してバイアスを確立する。本発明に従うと、連結された本体トランジスタＱ１、Ｑ６およびＱ７はカレントミラートランジスタである。ピンチレジスタＲ３の抵抗が高いことにより、低電流の特異な適用例のために、連結された本体トランジスタＱ１、Ｑ６およびＱ７に対して低い電流を確立することができるようになる。ここで認識されるように、既存のＮ＋またはＰ＋シート抵抗は抵抗値が低すぎ、図１４に示す適用例には有用でない。
【００４８】
同様に、ポリシリコンフィールド電極のピンチレジスタＲ４およびＲ５は高い抵抗経路を確立し、バイアスされた連結本体ＳＯＩトランジスタＱ２およびＱ３の制御ゲートをバイアスし、フィールド電極が回路２５０のローパス時定数を向上させる。当然、図１４に示すＳＯＩトランジスタの本体は、上述の電圧に接続され、回路２５０の低電圧動作を最適化する。
【００４９】
上記の開示を考慮した上で、次に、ここに開示された原則は、ＳＯＩおよびバルクシリコンの両者の製造処理において用いられるという先行のアプローチを超えて、回路設計の柔軟性および性能にまで広げられることがわかる。さらに、本原則は、高電圧装置（たとえばドリフトフィールド、フィールドプレーテッドおよび傾斜接合ＭＯＳＦＥＴならびにバイポーラトランジスタ）などの他の多くの電子装置構造にも適用可能である。またさらに、本原則は、高電圧ダイオード、およびさまざまなキャパシタおよびインダクタにも応用でき、ここで論じた連結された本体またはフローティング本体の原則を用いる回路設計者に対しても、これらの装置を利用可能にする。本発明によって明らかになるように、ここに開示された本発明によって提供された柔軟性により性能は向上し、費用は削減される。
【００５０】
本発明は、特定の実施例およびその特徴に関してとくに図示され記述される。しかしながら、当業者には、添付の請求の範囲に記載される本発明の精神および範囲から離れることなく形態および詳細に関するさまざまな変更および修正が可能であることが容易にわかるであろう。ここに例示的に開示された本発明は、ここに具体的に開示されないいかなる要素を用いても実行され得る。当然、請求の範囲に単数として表わされるものは、請求の範囲で明白に「唯一」の要素として記載されていない限り、「少なくとも１つの」要素という意味であり、「唯一」の要素を意味するものではない。
【図面の簡単な説明】
【００５１】
【図１】４つのトランジスタを含むＳＯＩ装置の概略立面図である。
【図２】部分を除去した、図１に示す装置の概略平面図である。
【図３】この発明のＳＯＩ ＤＴＭＯＳの概略平面図である。
【図４】この発明のＳＯＩ ＮＰＮバイポーラトランジスタの概略平面図である。
【図５】受動的ＳＯＩ要素の概略平面図である。
【図６】受動的ＳＯＩピンチレジスタの概略平面図である。
【図７】図５および図６に示すＳＯＩピンチレジスタの概略立面図である。
【図８】スタティックランダムアクセスメモリ（ＳＲＡＭ）応用のためのＳＯＩダイオードの半分の概略平面図である。
【図９】図８に示す線９−９で示す、図８に示すＳＯＩダイオードの概略立面図である。
【図１０】ピンチレジスタを使用するＮチャネル高抵抗本体タイ（tie）を示す図である。
【図１１】ピンチレジスタを使用するＰチャネル高抵抗本体タイを示す図である。
【図１２】このＳＯＩピンチレジスタを使用する例示的回路を示す回路図である。
【図１３】このＳＯＩダイオードを使用する例示的回路を示す回路図である。
【図１４】この発明のＳＯＩ構成要素を使用する例示的アナログ差動増幅回路を示す回路図である。
【技術分野】
【０００１】
この発明は、一般に、半導体に関し、特に、ＳＯＩタイプの半導体を様々な構成にするための方法及び構造に関する。
【背景技術】
【０００２】
大量生産されている既存の相補型金属酸化物シリコン（ＣＭＯＳ）半導体装置は、上に能動的なまたは受動的な回路要素が配置される半導体バルク基板を含むため、「バルク」ＣＭＯＳと呼ばれる。近年、バルクＣＭＯＳ装置よりも消費電力の少ない、シリコン酸化物絶縁体（ＳＯＩ）装置が、導入されているが、これは、電池電源の携帯電話および電池電源のラップトップコンピュータなどの多くの応用において重要な利点である。さらに、ＳＯＩ装置は、バルクＣＭＯＳ装置よりも高速で有利に動作する。
【特許文献１】特開平０５−３２３３６２号公報
【特許文献２】特開平０６−２９１２６５号公報
【特許文献３】特開平０７−０７４３６３号公報
【特許文献４】特開平０６−０８５２６２号公報 ＳＯＩ装置は、装置の回路要素とバルク基板との間に挟まれる絶縁材料の薄層（いわゆる埋込酸化物層、またはＳＯＩ）を特徴とする。典型的には、ＳＯＩとバルク基板との間には他の材料層は介装されない。ここで使用する際には、回路要素は、能動トランジスタまたはレジスタなどの受動的な構成要素などの回路構成要素を確立する。
【０００３】
ＳＯＩ装置では、ＳＯＩ上の回路要素は、フィールド酸化物の領域と、Ｎ型またはＰ型導電型のドーパントで適宜ドープされる単結晶半導体層の領域とによって確立される。たとえば、Ｎチャネルトランジスタについては、分離されたシリコン層は、Ｐ型のドーパントを有する本体領域を含むであろうし、本体領域は、ソース領域とドレイン領域との間に配置され、各領域がＮ型のドーパントでドープされ、たとえば、Ｎチャネル金属酸化物シリコン電界効果トランジスタ（ＭＯＳＦＥＴ）または横方向ＮＰＮバイポーラトランジスタを形成する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＳＯＩ装置の不利点の一つは、本体領域の電圧が変動する、または「フロート」する傾向がある点である。チェン（Chen）他が「本体の連結された装置構造による、ＳＯＩフローティング本体効果の抑制（Suppression of the SOI Floating-body Effects by Linked-body Device Structure）」、１９９６年、VLSI Technology Digest of Technical Papers （１９９６年、ＩＥＥＥ）で述べているように、フローティング本体ＳＯＩ装置の結果は、出力電流のキンク（kinks）、変則的サブスレッショルド電流、過渡電流のオーバーシュート、および早期の装置の故障を含む。
【０００５】
チェン他は、フィールド酸化物の下に残った酸化されていないシリコン層を通じて電界効果トランジスタ（ＦＥＴ）が互いに連結され得るよう、フィールド酸化物が上に成長されるシリコン層の部分を不完全に酸化することによって、フローティング本体効果を抑制することを提案する。しかし、チェン他は、さまざまな構成要素の構成において彼らのフローティング本体抑制策をどのように実現するのか示唆しておらず、また、チェン他は、既存のバルクＣＭＯＳ作製原理を使用して容易に実現できる技術を使用して彼らのフローティング本体抑制策をどのように実現するのか示唆していない。ここで理解されるように、半導体作製装置および設備の再設計（reengineering）を必要とすることなく、ＳＯＩ
装置の使用を促進するよう、既存のバルクＣＭＯＳ作製原理を使用して、回路設計者がさまざまなＳＯＩ構成要素を実現できるようにすることが重要である。
【０００６】
さらに、チェン他は、いくつかの可能性のあるＳＯＩ回路構成要素の構成、たとえば極めて低電圧で動作するダイナミックスレッショルド金属酸化物シリコン（ＤＴＭＯＳ）装置などでは、フローティング本体効果が残ることが望ましいかもしれないという点を認識していない。実際、いくつかの回路要素組立においては、いくつかのＳＯＩ構成要素がフローティング本体特性を示し、組立における他のＳＯＩ構成要素のフローティング本体傾向が抑制されることが望ましいであろう。
【０００７】
したがって、この発明の目的は、フローティング本体効果が最少化されたＳＯＩ装置を提供することである。この発明の他の目的は、フローティング本体効果が装置のいくつかの領域では選択的に最少化され得、他の領域ではされない、ＳＯＩ装置を提供することである。この発明のさらに他の目的は、作製原理を使用してフローティング本体効果を最少化できる、さまざまなＳＯＩ装置を提供することである。この発明のまたさらに他の目的は、使用が簡単で製造の費用対効果のよいＳＯＩ装置を提供することである。
【課題を解決するための手段】
【０００８】
半導体装置は、少なくとも、第一のシリコン酸化物絶縁体（ＳＯＩ）トランジスタと第二のＳＯＩとトランジスタとを含み、少なくとも第一のＳＯＩトランジスタは、半導体本体領域を有する。半導体遷移領域は、第一のＳＯＩトランジスタと第二のＳＯＩトランジスタとの間に配置される。遷移領域は、第一の導電型を有し、電源電圧源と通じる。この発明によると、第一のＳＯＩトランジスタを第二のトランジスタから分離し第一のＳＯＩトランジスタの本体領域がフローティング効果を示すようにするか、または、本体領域を連結し本体領域がフローティング効果を示さないようするために、第一の導電型および電圧源は、選択される。
【０００９】
好ましい実施例では、オーミックコネクタ（ohmic connector）が遷移領域と電圧源とを接続する。遷移領域は、比較的重度にドープされた領域と比較的軽度にドープされた領域とを含み、オーミックコネクタは、比較的重度にドープされた領域と接触する。この発明では、第一のトランジスタは、第一の導電型を有するソース領域とドレイン領域とを含み、遷移領域は、第一のＳＯＩトランジスタを第二のＳＯＩトランジスタから分離する。このような実施例では、第一のＳＯＩトランジスタの本体は、フローティング効果を示す。対照的に、第一のトランジスタが、第一の導電型の反対の第二の導電型を有するソース領域とドレイン領域とを含むときには、遷移領域は、第一のＳＯＩトランジスタの本体が実質的にフローティング効果を示さないよう、第一のＳＯＩトランジスタの本体領域を電圧源と連結する。ソース領域とドレイン領域とがＮ型のドーパントでドープされるときは、電圧源は、好ましくは、トランジスタのドレイン電圧源であり、ソース領域およびドレイン領域がＰ型のドーパントでドープされるときは、電圧源は、好ましくは、トランジスタのソース電圧源である。または、電源電圧源は、バイアスのかかった金属酸化物シリコン（ＭＯＳ）装置を確立するため可変電圧を出力することができる。
【００１０】
さらに、第一のＳＯＩトランジスタはゲートを含み、装置はさらに、ゲートと遷移領域とを相互接続してダイナミックスレッショルド金属酸化物シリコン（ＤＴＭＯＳ）装置を確立する導体を含み得る。代替的に、第一のＳＯＩトランジスタは、エミッタおよびゲートを含み得、導体は、横方向バイポーラトランジスタを確立するよう、ゲートとエミッタとを相互接続できる。このような実施例では、ゲートは第一の導電型を有する。
【００１１】
他の局面において、半導体ＳＯＩピンチレジスタは、シリコン基板と基板上のシリコン酸化物絶縁体（ＳＯＩ）層とを含む。第一の導電型を有する、少なくとも一つの比較的軽
度にドープされた半導体領域が、ＳＯＩ層上にある。さらに、第一の導電型を有する、少なくとも第一および第二の比較的重度にドープされた半導体領域が、比較的軽度にドープされた半導体領域上に配置される。さらに、少なくとも一つのフィールド酸化物層が第一および第二の比較的重度にドープされた半導体領域の間に配置され、少なくとも第一および第二のオーミックコネクタがそれぞれ第一および第二の比較的重度にドープされた半導体領域と接触する。
【００１２】
さらに他の局面において、半導体ＳＯＩダイオードが、シリコン基板と基板上のシリコン酸化物絶縁体（ＳＯＩ）層とを含む。第一の導電型を有する、少なくとも一つの比較的軽度にドープされた半導体領域が、ＳＯＩ層上に配置され、それぞれ第一の導電型および第二の導電型を有する、少なくとも第一のおよび第二の比較的重度にドープされた半導体領域が、比較的軽度にドープされた半導体領域上に配置される。第一および第二の導電型は、互いに反対である。少なくとも第一および第二のオーミックコネクタは、それぞれ、第一および第二の比較的重度にドープされた半導体領域と接触する。
【００１３】
さらに他の局面において、シリコン酸化物絶縁体（ＳＯＩ）装置を作るための方法が開示される。方法は、少なくとも一つのＳＯＩ層を少なくとも一つのシリコン基板上に配置するステップと、ＳＯＩ層上に少なくとも一つの本体領域を支持するステップとを含み、本体領域は、第一の導電型を特徴とする。さらに、方法は、少なくともソース領域とドレイン領域とを本体領域と並べるステップを含み、ソース領域とドレイン領域とは、第二の導電型を特徴とする。少なくとも一つの遷移領域が、ＳＯＩ層の上本体領域の近くに配置され、遷移領域は、遷移導電型を特徴とする。以下に詳細に開示するように、遷移導電型は、本体領域内のフローティング本体効果を抑制するためには、第一の導電型に確立される。他方、遷移導電型は、本体領域を分離するためには、第二の導電型に確立される。
【００１４】
さらに他の局面において、シリコン酸化物絶縁体（ＳＯＩ）装置は、少なくとも一つのＳＯＩ層とＳＯＩ層を支持する少なくとも１つのシリコン基板とを含む。少なくとも一つの本体領域が、ＳＯＩ層上に配置され、本体領域は、第一の導電型を特徴とする。さらに、少なくともソース領域およびドレイン領域が本体領域と並べられ、ソース領域およびドレイン領域は、第二の導電型を特徴とする。少なくとも一つの遷移領域がＳＯＩ層上本体領域の近くに配置され、遷移領域は、遷移導電型を特徴とする。以下に述べる原理により、遷移導電型は、本体領域内のフローティング本体効果を抑制するためには、第一の導電型に確立され、本体領域を分離するためには、第二の導電型に確立される。
【００１５】
この発明の他の特徴は、「詳細な説明」と題された部分で開示されるかまたは明らかである。
【発明を実施するための最良の形態】
【００１６】
この発明がより十分に理解されるよう、以下のこの発明を実施するためのベストモードの詳細な説明において、添付の図面を参照する。図中、金属の要素は、通常、網がけして図示し、半導体要素は、ゲート領域の立面図を除いては、通常、網がけせずに図示する。
【００１７】
いくつかの図面を通じ、参照番号は、この発明の同一または等価部分を指す。
まず、図１および図２を参照し、シリコン酸化物絶縁体（ＳＯＩ）装置が、１０で一般的に示される。図１にもっともよく示されるように、ＳＯＩ装置１０は、「埋込酸化物」層ともいわれる、シリコン酸化物絶縁体（ＳＯＩ）層１４を支持するシリコン基板１２を含む。ＳＯＩの原理により、ＳＯＩ層１４は、５００オングストロームから４０００オングストローム（５００Å〜４０００Å）の間の厚さ「ｔ」を有し得る。好ましい実施例では、シリコン基板１２は、Ｐ導電型ドーパントで約５０オームセンチメータ（５０Ω−ｃｍ）に、軽度にドープされている。
【００１８】
フィールド酸化物層１６は、ＳＯＩ層１２上に配置され、予め定められた導電型を有するドーパントでドープされ得るさまざまな領域がさらに、ＳＯＩ層１４上に支持され、フィールド酸化物層１６の部分的酸化によって確立され得る。図示される例示的実施例においては、Ｎチャネルソース領域１８およびＮチャネルドレイン領域２０がＮ+導電型のドーパントでドープされており、図中の指示符号「＋」は、比較的重度のドープを示し、図中の指示符号「−」は、比較的軽度のドープを示すものと理解される。さらに、Ｎチャネル本体領域２２がソース領域１８およびドレイン領域２０の下かつ間に配置されており、Ｐ-ドーパントでドープされている。
【００１９】
ソース領域１８とドレイン領域２０とを、装置１０の外部の回路要素に接続するため、金属Ｎチャネルソース電極２４がソース領域１８に接続され、金属Ｎチャネルドレイン電極２６がドレイン領域２０に接続され、電極２４、２６の水平方向に配向された部分は、中間酸化物層２８によりフィールド酸化物層１６から距離をおいて位置づけられる。他方、金属Ｎチャネルゲート電極３０は、Ｎチャネル本体領域２２に向けて延びるコンタクト３２を含み、その端部は、多結晶シリコンＮチャネル制御ゲート３４と当接する。上に説明した構造は、以下、「Ｑ１」と呼ぶ、Ｎチャネル分離トランジスタ回路要素を確立する。
【００２０】
この発明により、Ｎチャネル分離トランジスタＱ１の本体２２は、図１および図２に示す選択される他の回路要素内の電圧から遷移領域により分離される。この発明のトランジスタの本体が、ＮチャネルトランジスタＱ１の本体２２の場合のように分離されるときは、遷移領域は、それぞれ本体領域２２の左側および右側（図１）に置かれＳＯＩ層１４へ下向きに延びる、Ｎ接合分離領域３６、３８である。
【００２１】
この発明により、分離領域３６および３８は、それぞれ本体２２のドーパントとは反対の導電型のドーパントで比較的軽度にドープされる。したがって、トランジスタＱ１はＮチャネルトランジスタであるため、分離領域３６、３８は、図１および図２に示すようにＮドーパントでドープされる。現在の好ましい実施例の一つにおいては、分離領域３６、３８は、立方センチメートルあたり約１０14原子から立方センチメートルあたり約１０18原子の間でドープされ、より好ましくは、立方センチメートルあたり約１０16原子から立方センチメートルあたり約１０18原子にドープされる。
【００２２】
さらに、右の分離領域３８は、比較的重度に（たとえば、立方センチメートルあたり約１０19から１０21原子に）ドープされた接続領域４０を含む。図１および図２に示すように、接続領域４０は、分離領域３８と同じ導電型のドーパントでドープされる。さらに、接続領域４０は、有利には、さらに電源電圧に接続される、分離電極４２または多結晶シリコンコネクタなどのオーミックコネクタに接続される。接続領域４０がＮ型ドーパントでドープされるときは、分離電極４２は好ましくは、トランジスタＱ１のドレイン電源用電源電圧ＶDDに接続される。上記原理は、以下に述べるトランジスタＱ４のように、分離Ｐチャネルトランジスタの場合の反対の型のドーパントに当てはまることが理解され、このような場合には電源電圧は、好ましくは、ソース電源電圧ＶSSである。さらに、連結されるトランジスタの本体領域が適宜ＶSS／ＶDDより上または下にバイアスされていてもよく、または、上に説明したように固定電位にハードワイヤードされていてもよく、または、回路によって、たとえば待機動作についてはＶDD＋０．５ボルトおよび能動的動作についてはＶDD−１．０ボルトなどに選択的にバイアスしてもよいことが理解される。
【００２３】
上の開示に留意すると、本体領域２２が遷移（分離）領域３６、３８により分離されることが理解される。この発明により理解されるように、本体領域２２はフローティング本体原理を示すかもしれないが、図示するように本体２２を分離することで、たとえば特定
のＳＲＡＭでの応用において、たとえば極めて低い電圧（２ボルト未満）での応用に対し、Ｎチャネル分離トランジスタＱ１を有用なものとすることができる。
【００２４】
いずれにせよ、さらに図１および図２を参照し、遷移領域を備えるオーミックコネクタの使用により、第一のＳＯＩトランジスタの本体領域が上に説明したようにフローティング効果を示すよう、第二のトランジスタ（たとえばＮチャネル連結トランジスタＱ２）などの他の回路要素からＳＯＩトランジスタ（たとえばＮチャネル分離トランジスタＱ１）の本体を選択的に分離するよう任意に設計された回路が与えられる。または、遷移領域を備えるオーミックコネクタの使用により、以下に説明するように本体領域がフローティング効果を示さないよう、トランジスタの本体領域を任意に連結するよう設計された回路が与えられる。さらに特に、図１および図２に示すＮチャネル連結トランジスタＱ２を参照し、トランジスタＱ２は、Ｐ−ドーパントでドープされた本体領域４４を有し、本体領域４４はＮ＋コンタクト領域４６を介してコンタクト４８を介し外部電源に連結される。この発明の広い意味においては、コンタクト領域４６は、遷移領域である。
【００２５】
上に述べたように、トランジスタＱ２が、外部電圧源に連結されるべきＮチャネルトランジスタ（すなわち、Ｐ−型でドープされた本体４４およびＮ＋でドープされたドレインおよびソース領域５０、５２を有するトランジスタ）であるときは、コンタクト４８は、好ましくは、トランジスタのソース用電源電圧ＶSSに接続される。代替的に、コンタクト４８を、遷移連結領域４６がフェーズロック回路内の電圧制御発振器（ＶＣＯ）などのための制御端子を確立できるよう、可変電圧源に接続できる。したがって、トランジスタＱ１のフローティング本体とは異なり、トランジスタＱ２の本体は、オーム的に電圧参照に接続され、それによって、通常ＳＯＩ技術に起因する、時に望ましくない「フローティング本体効果」をなくすか、または緩和する。
【００２６】
図１および図２は、Ｎチャネル連結トランジスタＱ２の逆のＰチャネル連結トランジスタＱ３を示す。さらに特に、Ｐチャネル連結トランジスタＱ３は、Ｐ＋でドープされたソースおよびドレイン領域５４、５６ならびにＮ−本体領域５８を含み、本体領域５８は、Ｐ＋でドープされた遷移領域６０とこれと接触するコンタクト６２とによって外部電源電圧に連結される。さらに、コンタクト６２は、電源電圧、好ましくはドレイン電圧ＶDDと接触し、Ｐチャネル連結トランジスタＱ３の本体５８を電源電圧に連結する。それにより、トランジスタＱ３内のフローティング本体効果が実質的に抑制される。
【００２７】
さらに、Ｎチャネル分離トランジスタＱ１の逆である、Ｐチャネル分離トランジスタＱ４を設けることができ、Ｐチャネル分離トランジスタＱ４のＮ−でドープされた本体６４は外部電源から分離される。特に、トランジスタＱ４は、比較的重度にドープされたＰ＋接続領域６８を含むＰ−でドープされた分離領域６６である遷移領域を含む。接続領域６８は、さらに、トランジスタＱ４のドレイン電源用の電源電圧ＶDDに接続されるコンタクト７０に接続される。
【００２８】
上記構造は、Ｎ−フィールド用に一つとＰ−フィールド用に一つの二つのマスクを使用して作製してもよい。または、上に述べたＮまたはＰ遷移領域に対応するフィールド注入領域をつくり、次にシリコン窒化物マスクを除去して、ＰまたはＮ遷移領域用に残りの注入をおこなうため、ハードマスクとしてシリコン窒化物などの他の代替物を使用する、自己整合アプローチを使用してもよい。
【００２９】
上述の開示は、遷移領域を一定の電圧電源電圧源につなぐことに焦点をおいているが、この発明はまた、ＳＯＩフローティング本体内の遷移領域が所望であれば可変電圧源に接続できることも認識している。たとえば、携帯電話集積回路において消費電力を低減するため、Ｎチャネル本体領域内の遷移領域に負電圧を印加しＰチャネル本体領域内の遷移領
域に正の電圧を印加し、サブスレッショルド漏れ電流を減じることによって、回路内のトランジスタのオフ電流をさらに減じて、回路の電源を選択的に断つ（deenergize）ことができる。アナログ回路も同様に、より低い漏れ電流を得るため、エンハンスできる。さらに、このような回路は、また、カレントミラーまたはカレントソースなどの機能のために遷移領域に電圧を印加することによって接地する、または、順方向バイアスをかけることができる。
【００３０】
図３は、Ｐ−本体領域８４内に配置されるＰ＋遷移領域８２を含むＳＯＩ Ｎチャネルダイナミックスレッショルド金属酸化物シリコン（ＤＴＭＯＳ）トランジスタ８０を示す。ＤＴＭＯＳ８０はさらに、電極８７を備えるＮ＋ソース領域８６、電極８９を備えるＮ＋ドレイン領域８８、およびゲート９０を含む。図示するように、金属電極９２などのオーミックコネクタは、ゲート９０と遷移領域８２とを相互接続し、ＤＴＭＯＳ８０を確立する。Ｐ−チャネルＤＴＭＯＳが、ドーパントの型を逆にすることによって上記原理を使用して構築できることが理解される。
【００３１】
次に、図４を参照して、オーミックコネクタを備えるこの遷移領域が、バンドギャップ参照応用、カレントミラー応用、および他のアナログ回路での応用のために有用なＳＯＩ
ＮＰＮバイポーラトランジスタ９４を実現するために使用できることが理解されよう。図４に示すように、バイポーラトランジスタ９４は、オーミックコネクタ９８を介してＮ＋エミッタ１０２の電極１００に接続されるゲート９６を含む。代替的に、ゲート９６は、別個の固定または可変電圧源（図示せず）に接続できる。バイポーラトランジスタ９４は、さらに、電極１０６を備えるＮ＋コレクタ１０４を含む。
【００３２】
図４に示す実施例では、遷移領域は、Ｐ−でドープされたベース領域１１０内に配置されるＰ＋でドープされた遷移領域１０８である。オーミックコネクタ１１２は、遷移領域１０８を外部電圧源と相互接続する。この構造により、ＮチャネルトランジスタのＮ＋ソースがバイポーラトランジスタのＮ＋エミッタとされ、他方、ＮチャネルトランジスタのＮ＋ドレインは、バイポーラトランジスタのＮ＋コレクタとされる。所望であれば、バイポーラトランジスタ９４のベータ（ＨFE）は、さまざまなゲート寸法を持ち得、ゲート電圧を変えることで電気的に変化させことができる。ここに示す他の例示的実施例と同様、図４に示す装置も、その反対または逆にすることができる、すなわち、上に説明したドーパントの型を逆にすることで、ＰＮＰバイポーラトランジスタとすることができる。
【００３３】
図５から図７は、この原理を、きわめて高抵抗での応用のためのピンチレジスタなど受動的回路要素に応用できることを示す。図５から図７は、Ｐ−型のピンチレジスタを示すが、ドーパント型を逆にすることでここに開示する原理を使用してＮ−型のピンチレジスタもできることが理解されよう。
【００３４】
図５および図７に示すように、一般的に１２０で示されるＳＯＩピンチレジスタは、フィールド酸化物領域１２３の下のＰ−フィールド領域１２２およびその中に配置され、互いに間隔をおいて位置づけられる二つのＰ＋遷移領域１２４、１２６を含む。オーミックコネクタ１２８、１３０は、それぞれ、好ましくは、金属または多結晶シリコンなどの導電材料で作られ、中間酸化物層１３２を通じて延び、外部回路への各遷移領域１２４、１２６に接続する。
【００３５】
図６および図７は、フィールド酸化物層１２３の上の中間酸化物層１３２内に多結晶シリコンフィールド電極１４２が配置され、多結晶シリコンオーミックピンチコネクタ１４４によって外部電圧源と接続される点を除いて、すべての必須点で図５および図７に示すピンチレジスタ１２０と同一であるピンチレジスタ１４０を示す。フィールド電極１４２は、フィールド電極１４２の下のＰ−フィールド１２２の部分１２２ａ内に配置される（
それぞれオーミックコネクタ１５０、１５２を備える）二つのＰ＋遷移領域１４６、１４８の間に延びる。図示するように、Ｐ−フィールド１２２、１２２ａは、ＳＯＩ層１５４上に配置され、ＳＯＩ層１５４は、さらに、バルクシリコン基板１５６上に支持される。
【００３６】
この発明により認識されるように、ピンチコネクタ１４４を備えるフィールド電極１４２は、Ｐ−フィールド領域１２２ａの導電性を調整するために使用できる。さらに特に、Ｐ−領域１２２ａの抵抗は、フィールド電極１４２に負電圧でバイアスをかけることによって増加させることができ、他方、Ｐ−領域１２２ａの抵抗は、フィールド電極１４２に正または負の電圧でバイアスをかけることによって減少させることができる。アナログ回路での応用、および抵抗性スタティックＲＡＭロードを含む、ピンチレジスタ１２０、１４０のいくつかの応用例を、以下にさらに説明する。
【００３７】
Ｎ−分離領域１５８は、フィールド酸化物層１２２とＳＯＩ層１５４との間で垂直に、かつレジスタ１２０と１４０との間で横方向に延び、レジスタ１２０と１４０とを分離する。本原則によると、Ｎ−分離領域１５８はＮ＋コンタクト領域１６０を含み、オーミックコネクタ１６２はコンタクト領域１６０を電圧（たとえばＶDD）に相互接続する。Ｐ−領域１２２は、たとえば１単位領域あたり１万オームから１００万オームまでの値になるようにドープされ得る。
【００３８】
図８および図９は本発明のＳＯＩ ＰＮダイオードを示し、これは概して１７０と示される。図９に示すように、ダイオード１７０は、ＳＯＩ層１７４を支持するシリコンバルク基板１７２を含む。Ｐ−本体領域１７６はＳＯＩ層１７６上に配置され、フィールド酸化物層１７８は本体領域１７６上に配置される。フィールド酸化物層１７８は、１８０および１８２で示すように、連続するＰ＋ダイオード領域およびＮ＋ダイオード領域である。各ダイオード領域１８０および１８２はそれぞれのオーミックコネクタ１８４および１８６によって縮小され、電圧源または他の回路素子をそれぞれのダイオード領域１８０および１８２に接続する。Ｐ＋ダイオード領域１８０の場合は、オーミックコネクタ１８４はＶDDに接続されても、回路信号ノードに接続されてもよい。Ｎ＋遷移領域１８８はオーミックコネクタ１９０を介して接地または代替的には電圧源に接続され得る。接合分離領域１９２は、本体領域１７６を他の集積回路装置および構造物（図示せず）から分離する、Ｎ−にドープされた領域である。
【００３９】
上記の構造を用いると、Ｐ＋／Ｎ＋ダイオードの逆ダイオード漏れが高いことによりそれがＳＲＡＭセル負荷を使用し易くなり、対応のＮチャネルトランジスタのオフ状態電流はダイオード漏れ電流より非常に低くなる。
【００４０】
図１０および図１１は、ピンチレジスタを用いた高抵抗本体タイを示す。図１０では、Ｎチャネルトランジスタ２００はオーミックコネクタ２０４（好ましくはＶDDに接続される）を有するＮ＋遷移領域２０２によって分離される。また、Ｎチャネルトランジスタ２００のＰ−本体２０６は、本体領域を共有するピンチレジスタ２０８を用いてＶSSにつなげられる。
【００４１】
同様に、図１１は、オーミックコネクタ２１４（好ましくはＶSSに接続される）を有するＰ＋遷移領域２１２によって分離されたＰチャネルトランジスタ２１０を示す。また、Ｐチャネルトランジスタ２１０のＮ−本体２１６はピンチレジスタ２１８を用いてＶDDにつなげられる。
【００４２】
図１０および図１１に示す装置は、図示するように、ピンチレジスタ２０８および２１０によって平均直流バイアスがＶSSおよびＶDD（または他の好ましい電圧）に設定されたハイブリッドフローティング本体ＳＯＩ装置である。しかしながら、チャネルのキャパシ
タ結合に対して比較的大きなゲートを用いると、本体は単一のトランジスタによって動的にバイアスされ、よって本体バイアス係数（当該技術分野ではギリシャ文字ζで参照される）を減じる。結果として、利得、ダイナミックＩＤSAT、およびダイナミックＩＤoffは向上する。これは低い動作電圧でとくに有利である。さらに、回路シミュレータは、平均本体電圧バイアスが精確に公知であるので、図１０および１１に示す装置のモデリングのときに正確な予測を行なう。そして、回路の設計時間は著しく短縮される。ピンチレジスタの本体バイアスは、バイアス基準電圧を交流減結合し、その結果、図１０および図１１に示すハイブリッド装置の回路速度は、フローティング本体装置の速度とほぼ同じになるであろう。１つのピンチレジスタで多数のトランジスタのセットをバイアスすることができる。
【００４３】
図１２から図１４は、上記に開示された装置のさまざまな回路の実現を示す。図１２では、回路（概して２３０と示す）がＳＲＡＭセルとして用いられ得る。図示したように、回路２３０は、図５から図７に示すピンチレジスタ１２０および１４０のうちの１つとなり得るピンチレジスタＲ１およびＲ２を含む。ピンチレジスタＲ１およびＲ２は、一端がＶDDにつなげられ、それぞれフローティング本体ＳＯＩトランジスタＱ１およびＱ２と連続しており、またそれぞれ連結された本体トランジスタＱ３およびＱ４と連続している。図１２に示すフローティング本体トランジスタＱ１およびＱ２の各々は、図１および図２に示すＮチャネルフローティング本体トランジスタＱ１によって確立され得る。一方、図１２のトランジスタＱ３およびＱ４は、図１および図２に示すＮチャネルの連結された本体トランジスタＱ２などの、連結された本体ＳＯＩトランジスタである。当然、Ｐチャネル成分を用いる回路が用いられ得る。フローティング本体トランジスタＱ１およびＱ２のゲートは図示したＳＲＡＭ負荷回路のワード線に接続され、フローティング本体トランジスタＱ１およびＱ２のソース／ドレイン領域の１つはビット線に接続される。
【００４４】
図１３も同様にＳＲＡＭ負荷回路（概して２４０で示す）を表わし、ここでは、図９に示すダイオード１７０などのダイオードＤ１およびＤ２が図１２に示すピンチレジスタの代わりとなっている。ダイオードＤ１およびＤ２の一端はＶDDにつなげられ、それぞれフローティング本体ＳＯＩトランジスタＱ１およびＱ２と連続しており、またそれぞれ連結された本体トランジスタＱ３およびＱ４と連続している。図１３に示すフローティング本体トランジスタＱ１およびＱ２の各々は、図１および図２に示すＮチャネルのフローティング本体トランジスタＱ１によって確立され得る。一方、図１３のトランジスタＱ３およびＱ４は、図１および図２に示すＮチャネルの連結された本体トランジスタＱ２などの、連結された本体ＳＯＩトランジスタである。当然、Ｐチャネル成分を用いる回路が用いられ得る。フローティング本体トランジスタＱ１およびＱ２のゲートは、図示したＳＲＡＭ負荷回路のワード線に接続され、フローティング本体トランジスタＱ１およびＱ２のソース／ドレイン領域の１つはビット線に接続される。
【００４５】
次に図１４を参照して、アナログ差動増幅回路２５０がキャパシタＣ１を介して信号ノード２５２に結合される。図示したように、回路２５２はＳＯＩ ＰＮＰバイポーラトランジスタＱ４およびＱ５を含む。図１４に示すトランジスタＱ４およびＱ５の各々は、図４に示すＮＰＮトランジスタ９４の逆となるＰＮＰバイポーラトランジスタによって確立され得る。さらに、図１４に示す回路２５０はＳＯＩ ＮチャネルトランジスタＱ２およびＱ３を含み、本体はそれら自身の共通源（ＶSSの代替）につなげられ、トランジスタＱ２およびＱ３はそれぞれバイポーラトランジスタＱ４およびＱ５に接続される。また、Ｎチャネルの連結された本体トランジスタＱ１はフローティング本体トランジスタＱ２およびＱ３に接続される。本原則によると、図１４に示す回路２５０のＮチャネルの連結およびバイアス本体トランジスタは図１および図２に示すＱ２タイプのトランジスタであり得るが、これには次の例外がある。図１４に示す回路２５０のＮチャネルの連結された本体トランジスタ２５０は、それらの本体がＶSSにつなげられている。特定の回路について考
慮すると、トランジスタのいずれかがフローティング本体を用いたときにより優れた性能を発揮すれば、図１および図２に示すＱ１のＮチャネルトランジスタまたはＱ４のＰチャネルトランジスタは、ウェハの製造をまったく変更せずに用いれら得る。
【００４６】
図１４は、Ｎチャネルフローティング本体トランジスタＱ３のゲートがＳＯＩピンチレジスタＲ４（好ましくはポリシリコンのフィールド電極を有する）に接続された図である。これに従うと、ピンチレジスタＲ４は図６に示すピンチレジスタ１４０によって確立され得る。図１４のピンチレジスタＲ４のポリシリコンのフィールド電極は第２のピンチレジスタＲ５のポリシリコンのフィールド電極に接続される。ピンチレジスタＲ４およびＲ５にはまた、ＳＯＩ ＮチャネルトランジスタＱ６およびＱ７も接続され、トランジスタＱ６は連結された本体ＳＯＩトランジスタであり、トランジスタＱ７はバイアスされた連結本体ＳＯＩトランジスタである。
【００４７】
ピンチレジスタＲ３は連結された本体トランジスタＱ１、Ｑ６およびＱ７に対してバイアスを確立する。本発明に従うと、連結された本体トランジスタＱ１、Ｑ６およびＱ７はカレントミラートランジスタである。ピンチレジスタＲ３の抵抗が高いことにより、低電流の特異な適用例のために、連結された本体トランジスタＱ１、Ｑ６およびＱ７に対して低い電流を確立することができるようになる。ここで認識されるように、既存のＮ＋またはＰ＋シート抵抗は抵抗値が低すぎ、図１４に示す適用例には有用でない。
【００４８】
同様に、ポリシリコンフィールド電極のピンチレジスタＲ４およびＲ５は高い抵抗経路を確立し、バイアスされた連結本体ＳＯＩトランジスタＱ２およびＱ３の制御ゲートをバイアスし、フィールド電極が回路２５０のローパス時定数を向上させる。当然、図１４に示すＳＯＩトランジスタの本体は、上述の電圧に接続され、回路２５０の低電圧動作を最適化する。
【００４９】
上記の開示を考慮した上で、次に、ここに開示された原則は、ＳＯＩおよびバルクシリコンの両者の製造処理において用いられるという先行のアプローチを超えて、回路設計の柔軟性および性能にまで広げられることがわかる。さらに、本原則は、高電圧装置（たとえばドリフトフィールド、フィールドプレーテッドおよび傾斜接合ＭＯＳＦＥＴならびにバイポーラトランジスタ）などの他の多くの電子装置構造にも適用可能である。またさらに、本原則は、高電圧ダイオード、およびさまざまなキャパシタおよびインダクタにも応用でき、ここで論じた連結された本体またはフローティング本体の原則を用いる回路設計者に対しても、これらの装置を利用可能にする。本発明によって明らかになるように、ここに開示された本発明によって提供された柔軟性により性能は向上し、費用は削減される。
【００５０】
本発明は、特定の実施例およびその特徴に関してとくに図示され記述される。しかしながら、当業者には、添付の請求の範囲に記載される本発明の精神および範囲から離れることなく形態および詳細に関するさまざまな変更および修正が可能であることが容易にわかるであろう。ここに例示的に開示された本発明は、ここに具体的に開示されないいかなる要素を用いても実行され得る。当然、請求の範囲に単数として表わされるものは、請求の範囲で明白に「唯一」の要素として記載されていない限り、「少なくとも１つの」要素という意味であり、「唯一」の要素を意味するものではない。
【図面の簡単な説明】
【００５１】
【図１】４つのトランジスタを含むＳＯＩ装置の概略立面図である。
【図２】部分を除去した、図１に示す装置の概略平面図である。
【図３】この発明のＳＯＩ ＤＴＭＯＳの概略平面図である。
【図４】この発明のＳＯＩ ＮＰＮバイポーラトランジスタの概略平面図である。
【図５】受動的ＳＯＩ要素の概略平面図である。
【図６】受動的ＳＯＩピンチレジスタの概略平面図である。
【図７】図５および図６に示すＳＯＩピンチレジスタの概略立面図である。
【図８】スタティックランダムアクセスメモリ（ＳＲＡＭ）応用のためのＳＯＩダイオードの半分の概略平面図である。
【図９】図８に示す線９−９で示す、図８に示すＳＯＩダイオードの概略立面図である。
【図１０】ピンチレジスタを使用するＮチャネル高抵抗本体タイ（tie）を示す図である。
【図１１】ピンチレジスタを使用するＰチャネル高抵抗本体タイを示す図である。
【図１２】このＳＯＩピンチレジスタを使用する例示的回路を示す回路図である。
【図１３】このＳＯＩダイオードを使用する例示的回路を示す回路図である。
【図１４】この発明のＳＯＩ構成要素を使用する例示的アナログ差動増幅回路を示す回路図である。
【特許請求の範囲】
【請求項１】
半導体装置であって、
少なくとも第１のシリコン酸化物絶縁体（ＳＯＩ）トランジスタ（Ａ）および第２のＳＯＩトランジスタ（Ａ）を含み、少なくとも第１のＳＯＩトランジスタ（Ａ）は半導体本体領域（Ｂ）を有し、前記装置はさらに、
第１のＳＯＩトランジスタと第２のＳＯＩトランジスタ（Ａ）との間に半導体遷移領域（Ｄ）を含み、遷移領域（Ｄ）は第１の導電型を有して電力供給電圧源と通じ、第１の導電型および電圧源は第１のＳＯＩトランジスタ（Ａ）を第２のトランジスタから選択的に分離して第１のＳＯＩトランジスタ（Ａ）の本体領域がフローティング効果を現すように選択され、または本体領域（Ｂ）がフローティング効果を現さないように本体領域（Ｂ）に連結するように選択される、装置。
【請求項２】
遷移領域を電圧源に接続するオーミックコネクタ（Ｅ）をさらに含む、請求項１に記載の半導体装置。
【請求項３】
遷移領域（Ｄ）が比較的重度にドープされた領域（Ｋ）および比較的軽度にドープされた領域を含み、オーミックコネクタ（Ｉ）が比較的重度にドープされた領域（Ｊ）に接触する、請求項２に記載の半導体装置。
【請求項４】
第１のトランジスタ（Ｑ１，Ｑ４）が第１の導電型を有するソースおよびドレイン領域（１８，２０）を含み、遷移領域（３８，６６）が第１のＳＯＩトランジスタ（Ｑ１，Ｑ４）を第２のＳＯＩトランジスタ（Ｑ２，Ｑ３）から分離し、第１のＳＯＩトランジスタの本体（２２，６４）がフローティング効果を現す、請求項２に記載の半導体装置。
【請求項５】
第１のトランジスタ（Ｑ２，Ｑ３）が第１の導電型とは逆の第２の導電型を有するソースおよびドレイン領域（５０，５２，５４，５６）を含み、遷移領域（４６，６０）が第１のＳＯＩトランジスタ（４４，５８）の本体領域が実質上フローティング効果を現さないように電圧源と連結する、請求項２に記載の半導体装置。
【請求項６】
第１のＳＯＩトランジスタ（２，１，０）がソースおよびドレイン領域を含み、ソースおよびドレイン領域はＮ型ドーパントでドープされ、電圧源はトランジスタドレイン電圧源である、請求項２に記載の半導体装置。
【請求項７】
第１のＳＯＩトランジスタがソースおよびドレイン領域を含み、ソースおよびドレイン領域はＰ型ドーパントでドープされ、電圧源はトランジスタソース電圧源である、請求項２に記載の半導体装置。
【請求項８】
比較的重度にドープされた領域（Ｊ）が１立方センチメートルあたり約１０19原子から１立方センチメートルあたり約１０21原子の値になるようにドープされ、比較的軽度にドープされた領域（Ｋ）が１立方センチメートルあたり約１０14原子から１立方センチメートルあたり約１０18原子の値になるようにドープされる、請求項３に記載の半導体装置。
【請求項９】
半導体装置であって、第１のトランジスタ（８０）がゲート（９０）を含み、前記装置はさらに、ゲートと遷移領域（８２）とを相互接続して、ダイナミックスレッショルド金属酸化物シリコン（ＤＴＭＯＳ）装置を確立するコンダクタ（９２）を含む、請求項２に記載の半導体装置。
【請求項１０】
半導体装置であって、第１のＳＯＩトランジスタ（９４）がエミッタ（１０２）およびゲート（９１）を含み、前記装置はさらに、ゲート（９６）とエミッタとを相互接続して
横方向のバイポーラトランジスタを確立するコンダクタ（１１２）を含み、ゲート（９６）は第１の導電型である、請求項２に記載の半導体装置。
【請求項１１】
電力供給電圧源が、バイアスされた金属酸化物シリコン（ＭＯＳ）装置（Ｑ２）を確立するための可変の電圧を出力する、請求項１に記載の半導体装置。
【請求項１２】
シリコン基板（１５６）と、
基板（１５４）上のシリコン酸化物絶縁体（ＳＯＩ）と、
ＳＯＩ層（１５４）上の第１の導電型を有する少なくとも１つの比較的軽度にドープされた半導体領域（１２２，１２２ａ）と、
比較的軽度にドープされた半導体領域（１２２，１２２ａ）上の第１の導電型を有する少なくとも第１および第２の比較的重度にドープされた半導体領域（１２４，１２６，１４６，１５６）と、
第１の比較的重度にドープされた半導体領域と第２の比較的重度にドープされた半導体領域との間の少なくとも１つのフィールド酸化物層（１２３）と、
第１および第２の比較的重度にドープされた半導体領域（１２４，１２６，１４６，１４８）とそれぞれ接触している少なくとも第１および第２のオーミックコネクタ（１２８，１３０，１５０，１５２）とを含む、半導体ピンチレジスタ（１２０，１４０）。
【請求項１３】
フィールド酸化物層（１４２）上のポリシリコン層と、
ポリシリコン層（１４２）と接触しているオーミックコネクタ（１４４）とをさらに含む、請求項１２に記載の半導体ピンチレジスタ（１２０，１４０）。
【請求項１４】
半導体ダイオードであって、
シリコン基板（１７２）と、
基板（１７２）上のシリコン酸化物絶縁体（ＳＯＩ）層と、
ＳＯＩ層（１７２）上の第１の導電型を有する少なくとも１つの比較的軽度にドープされた半導体領域（１７６）と、
比較的軽度にドープされた半導体領域（１７２）上のそれぞれ第１および第２の導電型を有する少なくとも第１および第２の比較的重度にドープされた半導体領域（１８０，１８２）とを含み、第１および第２の導電型が互いに逆になっており、前記半導体ダイオードはさらに、
第１および第２の比較的重度にドープされた半導体領域とそれぞれ接触している少なくとも第１および第２のオーミックコネクタ（１８４，１８６）を含む、半導体ダイオード。
【請求項１５】
シリコン酸化物絶縁体（ＳＯＩ）装置を製造するための方法であって、
少なくとも１つのシリコン基板（１２）上に少なくとも１つのＳＯＩ層（１４）を堆積するステップと、
ＳＯＩ層（１４）上に少なくとも１つの本体領域（Ｇ）を支持するステップとを含み、本体領域（Ｇ）は第１の導電型によって特徴づけられ、前記方法はさらに、
少なくとも１つのソースおよびドレイン領域（Ｃ）を本体領域（Ｇ）と並置するステップを含み、ソースおよびドレイン領域（Ｃ）は第２の導電型によって特徴付けられ、前記方法はさらに、
少なくとも１つの遷移領域（Ｈ）をＳＯＩ層の上方の本体領域近傍に配置するステップを含み、遷移領域（Ｈ）は遷移導電型によって特徴づけられ、遷移導電型は本体領域（Ｇ）におけるフローティング本体効果を抑制するためには第１の導電型として確立され、遷移導電型は本体領域（Ｇ）を分離するためには第２の導電型として確立される、方法。
【請求項１６】
遷移領域をオーミックコネクタ（Ｉ）と接触させるステップをさらに含む、請求項１５
に記載の方法。
【請求項１７】
遷移領域（Ｈ）において、比較的重度にドープされた領域（Ｊ）と比較的軽度にドープされた領域（Ｋ）を確立するステップをさらに含み、オーミックコネクタ（Ｉ）が比較的重度にドープされた領域（Ｊ）に接触する、請求項１６に記載の方法。
【請求項１８】
オーミックコネクタ（Ｉ）を電圧源に接続するステップをさらに含む、請求項１６に記載の方法。
【請求項１９】
電圧源は、ソースおよびドレイン領域（Ｃ）がＮ型ドーパントでドープされるときトランジスタドレイン電圧源になるように確立され、電圧源は、ソースおよびドレイン領域がＰ型ドーパントでドープされるときトランジスタソース電圧源になるように確立される、請求項１８に記載の方法。
【請求項２０】
シリコン酸化物絶縁体（ＳＯＩ）装置であって、
少なくとも１つのＳＯＩ層（１４）と、
ＳＯＩ層（１４）を支持する少なくとも１つのシリコン基板（１２）と、
ＳＯＩ層（１４）上の少なくとも１つの本体領域（Ｇ）とを含み、本体領域（Ｇ）は第１の導電型によって特徴付けられ、前記装置はさらに、
本体領域（Ｇ）と並置された少なくともソースおよびドレイン領域（Ｃ）を含み、ソースおよびドレイン領域（Ｃ）は第２の導電型によって特徴付けられ、前記装置はさらに、
ＳＯＩ層（１４）上方の本体領域（Ｇ）の近傍に配置された少なくとも１つの遷移領域（Ｈ）を含み、遷移領域（Ｈ）は遷移導電型によって特徴づけられ、遷移導電型は、本体領域（Ｇ）におけるフローティング本体効果を抑制するためには第１の導電型に確立され、遷移導電型は、本体領域（Ｇ）を分離するためには第２の導電型に確立される、シリコン酸化物絶縁体（ＳＯＩ）装置。
【請求項２１】
遷移領域と電気に接触しているオーミックコネクタ（Ｉ）をさらに含む、請求項２０に記載の装置。
【請求項２２】
遷移領域（Ｉ）が比較的重度にドープされた領域および比較的軽度にドープされた領域（Ｋ）を含み、オーミックコネクタ（Ｉ）が比較的重度にドープされた領域（Ｊ）に接触する、請求項２１に記載の装置。
【請求項２３】
オーミックコネクタ（Ｉ）に接続された電圧源をさらに含み、電圧源は、ソースおよびドレイン領域がＮ型ドーパントでドープされるときドランジスタドレイン電圧源として確立され、電圧源は、ソースおよびドレイン領域がＰ型ドーパントでドープされるときトランジスタソース電圧源として確立される、請求項２１に記載の装置。
【請求項２４】
比較的重度にドープされた領域（Ｊ）が１立方センチメートルあたり約１０19原子から１立方センチメートルあたり約１０21原子の値になるようにドープされ、比較的軽度にドープされた領域が１立方センチメートルあたり約１０14原子から１立方センチメートルあたり約１０18原子の値になるようにドープされる、請求項２２に記載の装置。
【請求項２５】
ゲート（９０）と、
ゲート（９０）と遷移領域（８２）とを相互接続してダイナミックスレッショルド金属酸化物シリコン（ＤＴＭＯＳ）装置を確立するコンダクタとをさらに含む、請求項２０に記載の装置。
【請求項２６】
エミッタ（１０２）と、
ゲート（９５）と、
ゲート（９５）とエミッタ（１０２）とを相互接続して横方向のバイポーラトランジスタ（９４）を確立するコンダクタ（１１２）とを含む装置であって、ゲートは第１の導電型を有する、請求項２０に記載の装置。
【請求項２７】
電圧源が、バイアスされた金属酸化物シリコン（ＭＯＳ）装置を確立するために可変の電圧を出力する、請求項２３に記載の装置。
【請求項１】
半導体装置であって、
少なくとも第１のシリコン酸化物絶縁体（ＳＯＩ）トランジスタ（Ａ）および第２のＳＯＩトランジスタ（Ａ）を含み、少なくとも第１のＳＯＩトランジスタ（Ａ）は半導体本体領域（Ｂ）を有し、前記装置はさらに、
第１のＳＯＩトランジスタと第２のＳＯＩトランジスタ（Ａ）との間に半導体遷移領域（Ｄ）を含み、遷移領域（Ｄ）は第１の導電型を有して電力供給電圧源と通じ、第１の導電型および電圧源は第１のＳＯＩトランジスタ（Ａ）を第２のトランジスタから選択的に分離して第１のＳＯＩトランジスタ（Ａ）の本体領域がフローティング効果を現すように選択され、または本体領域（Ｂ）がフローティング効果を現さないように本体領域（Ｂ）に連結するように選択される、装置。
【請求項２】
遷移領域を電圧源に接続するオーミックコネクタ（Ｅ）をさらに含む、請求項１に記載の半導体装置。
【請求項３】
遷移領域（Ｄ）が比較的重度にドープされた領域（Ｋ）および比較的軽度にドープされた領域を含み、オーミックコネクタ（Ｉ）が比較的重度にドープされた領域（Ｊ）に接触する、請求項２に記載の半導体装置。
【請求項４】
第１のトランジスタ（Ｑ１，Ｑ４）が第１の導電型を有するソースおよびドレイン領域（１８，２０）を含み、遷移領域（３８，６６）が第１のＳＯＩトランジスタ（Ｑ１，Ｑ４）を第２のＳＯＩトランジスタ（Ｑ２，Ｑ３）から分離し、第１のＳＯＩトランジスタの本体（２２，６４）がフローティング効果を現す、請求項２に記載の半導体装置。
【請求項５】
第１のトランジスタ（Ｑ２，Ｑ３）が第１の導電型とは逆の第２の導電型を有するソースおよびドレイン領域（５０，５２，５４，５６）を含み、遷移領域（４６，６０）が第１のＳＯＩトランジスタ（４４，５８）の本体領域が実質上フローティング効果を現さないように電圧源と連結する、請求項２に記載の半導体装置。
【請求項６】
第１のＳＯＩトランジスタ（２，１，０）がソースおよびドレイン領域を含み、ソースおよびドレイン領域はＮ型ドーパントでドープされ、電圧源はトランジスタドレイン電圧源である、請求項２に記載の半導体装置。
【請求項７】
第１のＳＯＩトランジスタがソースおよびドレイン領域を含み、ソースおよびドレイン領域はＰ型ドーパントでドープされ、電圧源はトランジスタソース電圧源である、請求項２に記載の半導体装置。
【請求項８】
比較的重度にドープされた領域（Ｊ）が１立方センチメートルあたり約１０19原子から１立方センチメートルあたり約１０21原子の値になるようにドープされ、比較的軽度にドープされた領域（Ｋ）が１立方センチメートルあたり約１０14原子から１立方センチメートルあたり約１０18原子の値になるようにドープされる、請求項３に記載の半導体装置。
【請求項９】
半導体装置であって、第１のトランジスタ（８０）がゲート（９０）を含み、前記装置はさらに、ゲートと遷移領域（８２）とを相互接続して、ダイナミックスレッショルド金属酸化物シリコン（ＤＴＭＯＳ）装置を確立するコンダクタ（９２）を含む、請求項２に記載の半導体装置。
【請求項１０】
半導体装置であって、第１のＳＯＩトランジスタ（９４）がエミッタ（１０２）およびゲート（９１）を含み、前記装置はさらに、ゲート（９６）とエミッタとを相互接続して
横方向のバイポーラトランジスタを確立するコンダクタ（１１２）を含み、ゲート（９６）は第１の導電型である、請求項２に記載の半導体装置。
【請求項１１】
電力供給電圧源が、バイアスされた金属酸化物シリコン（ＭＯＳ）装置（Ｑ２）を確立するための可変の電圧を出力する、請求項１に記載の半導体装置。
【請求項１２】
シリコン基板（１５６）と、
基板（１５４）上のシリコン酸化物絶縁体（ＳＯＩ）と、
ＳＯＩ層（１５４）上の第１の導電型を有する少なくとも１つの比較的軽度にドープされた半導体領域（１２２，１２２ａ）と、
比較的軽度にドープされた半導体領域（１２２，１２２ａ）上の第１の導電型を有する少なくとも第１および第２の比較的重度にドープされた半導体領域（１２４，１２６，１４６，１５６）と、
第１の比較的重度にドープされた半導体領域と第２の比較的重度にドープされた半導体領域との間の少なくとも１つのフィールド酸化物層（１２３）と、
第１および第２の比較的重度にドープされた半導体領域（１２４，１２６，１４６，１４８）とそれぞれ接触している少なくとも第１および第２のオーミックコネクタ（１２８，１３０，１５０，１５２）とを含む、半導体ピンチレジスタ（１２０，１４０）。
【請求項１３】
フィールド酸化物層（１４２）上のポリシリコン層と、
ポリシリコン層（１４２）と接触しているオーミックコネクタ（１４４）とをさらに含む、請求項１２に記載の半導体ピンチレジスタ（１２０，１４０）。
【請求項１４】
半導体ダイオードであって、
シリコン基板（１７２）と、
基板（１７２）上のシリコン酸化物絶縁体（ＳＯＩ）層と、
ＳＯＩ層（１７２）上の第１の導電型を有する少なくとも１つの比較的軽度にドープされた半導体領域（１７６）と、
比較的軽度にドープされた半導体領域（１７２）上のそれぞれ第１および第２の導電型を有する少なくとも第１および第２の比較的重度にドープされた半導体領域（１８０，１８２）とを含み、第１および第２の導電型が互いに逆になっており、前記半導体ダイオードはさらに、
第１および第２の比較的重度にドープされた半導体領域とそれぞれ接触している少なくとも第１および第２のオーミックコネクタ（１８４，１８６）を含む、半導体ダイオード。
【請求項１５】
シリコン酸化物絶縁体（ＳＯＩ）装置を製造するための方法であって、
少なくとも１つのシリコン基板（１２）上に少なくとも１つのＳＯＩ層（１４）を堆積するステップと、
ＳＯＩ層（１４）上に少なくとも１つの本体領域（Ｇ）を支持するステップとを含み、本体領域（Ｇ）は第１の導電型によって特徴づけられ、前記方法はさらに、
少なくとも１つのソースおよびドレイン領域（Ｃ）を本体領域（Ｇ）と並置するステップを含み、ソースおよびドレイン領域（Ｃ）は第２の導電型によって特徴付けられ、前記方法はさらに、
少なくとも１つの遷移領域（Ｈ）をＳＯＩ層の上方の本体領域近傍に配置するステップを含み、遷移領域（Ｈ）は遷移導電型によって特徴づけられ、遷移導電型は本体領域（Ｇ）におけるフローティング本体効果を抑制するためには第１の導電型として確立され、遷移導電型は本体領域（Ｇ）を分離するためには第２の導電型として確立される、方法。
【請求項１６】
遷移領域をオーミックコネクタ（Ｉ）と接触させるステップをさらに含む、請求項１５
に記載の方法。
【請求項１７】
遷移領域（Ｈ）において、比較的重度にドープされた領域（Ｊ）と比較的軽度にドープされた領域（Ｋ）を確立するステップをさらに含み、オーミックコネクタ（Ｉ）が比較的重度にドープされた領域（Ｊ）に接触する、請求項１６に記載の方法。
【請求項１８】
オーミックコネクタ（Ｉ）を電圧源に接続するステップをさらに含む、請求項１６に記載の方法。
【請求項１９】
電圧源は、ソースおよびドレイン領域（Ｃ）がＮ型ドーパントでドープされるときトランジスタドレイン電圧源になるように確立され、電圧源は、ソースおよびドレイン領域がＰ型ドーパントでドープされるときトランジスタソース電圧源になるように確立される、請求項１８に記載の方法。
【請求項２０】
シリコン酸化物絶縁体（ＳＯＩ）装置であって、
少なくとも１つのＳＯＩ層（１４）と、
ＳＯＩ層（１４）を支持する少なくとも１つのシリコン基板（１２）と、
ＳＯＩ層（１４）上の少なくとも１つの本体領域（Ｇ）とを含み、本体領域（Ｇ）は第１の導電型によって特徴付けられ、前記装置はさらに、
本体領域（Ｇ）と並置された少なくともソースおよびドレイン領域（Ｃ）を含み、ソースおよびドレイン領域（Ｃ）は第２の導電型によって特徴付けられ、前記装置はさらに、
ＳＯＩ層（１４）上方の本体領域（Ｇ）の近傍に配置された少なくとも１つの遷移領域（Ｈ）を含み、遷移領域（Ｈ）は遷移導電型によって特徴づけられ、遷移導電型は、本体領域（Ｇ）におけるフローティング本体効果を抑制するためには第１の導電型に確立され、遷移導電型は、本体領域（Ｇ）を分離するためには第２の導電型に確立される、シリコン酸化物絶縁体（ＳＯＩ）装置。
【請求項２１】
遷移領域と電気に接触しているオーミックコネクタ（Ｉ）をさらに含む、請求項２０に記載の装置。
【請求項２２】
遷移領域（Ｉ）が比較的重度にドープされた領域および比較的軽度にドープされた領域（Ｋ）を含み、オーミックコネクタ（Ｉ）が比較的重度にドープされた領域（Ｊ）に接触する、請求項２１に記載の装置。
【請求項２３】
オーミックコネクタ（Ｉ）に接続された電圧源をさらに含み、電圧源は、ソースおよびドレイン領域がＮ型ドーパントでドープされるときドランジスタドレイン電圧源として確立され、電圧源は、ソースおよびドレイン領域がＰ型ドーパントでドープされるときトランジスタソース電圧源として確立される、請求項２１に記載の装置。
【請求項２４】
比較的重度にドープされた領域（Ｊ）が１立方センチメートルあたり約１０19原子から１立方センチメートルあたり約１０21原子の値になるようにドープされ、比較的軽度にドープされた領域が１立方センチメートルあたり約１０14原子から１立方センチメートルあたり約１０18原子の値になるようにドープされる、請求項２２に記載の装置。
【請求項２５】
ゲート（９０）と、
ゲート（９０）と遷移領域（８２）とを相互接続してダイナミックスレッショルド金属酸化物シリコン（ＤＴＭＯＳ）装置を確立するコンダクタとをさらに含む、請求項２０に記載の装置。
【請求項２６】
エミッタ（１０２）と、
ゲート（９５）と、
ゲート（９５）とエミッタ（１０２）とを相互接続して横方向のバイポーラトランジスタ（９４）を確立するコンダクタ（１１２）とを含む装置であって、ゲートは第１の導電型を有する、請求項２０に記載の装置。
【請求項２７】
電圧源が、バイアスされた金属酸化物シリコン（ＭＯＳ）装置を確立するために可変の電圧を出力する、請求項２３に記載の装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００８−１９３１０１（Ｐ２００８−１９３１０１Ａ）
【公開日】平成２０年８月２１日（２００８．８．２１）
【国際特許分類】
【外国語出願】
【出願番号】特願２００８−３０５５０（Ｐ２００８−３０５５０）
【出願日】平成２０年２月１２日（２００８．２．１２）
【分割の表示】特願２０００−５３９５２９（Ｐ２０００−５３９５２９）の分割
【原出願日】平成１０年１２月１６日（１９９８．１２．１６）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公開日】平成２０年８月２１日（２００８．８．２１）
【国際特許分類】
【出願番号】特願２００８−３０５５０（Ｐ２００８−３０５５０）
【出願日】平成２０年２月１２日（２００８．２．１２）
【分割の表示】特願２０００−５３９５２９（Ｐ２０００−５３９５２９）の分割
【原出願日】平成１０年１２月１６日（１９９８．１２．１６）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
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