半導体集積回路及びＢＧＡパッケージ
【課題】実使用時におけるクロストークの発生の抑制と、実使用時以外における信号用端子の確保とを半田ボールを増加させずに実現することが可能な半導体集積回路及びＢＧＡパッケージが提供される。
【解決手段】半導体集積回路１０が提供される。バッファ１５は、マクロ１１に接続される信号入力端子１５ａと、パッド２１に接続される信号出力端子１５ｂとを備える。バッファ１５は、マクロ１１が出力するバッファ制御信号４１に基づいて、信号入力端子１５ａに入力される信号を信号出力端子１５ｂから出力する動作状態と信号入力端子１５ａに入力される信号を信号出力端子１５ｂから出力しない非動作状態とが切り替わる。バッファ１６は、バッファ制御信号４１に基づいて、パッド２２とマクロ１２とを接続するマクロ接続状態とパッド２２とグラウンド電位１４とを接続するグラウンド電位接続状態とが切り替わる。
【解決手段】半導体集積回路１０が提供される。バッファ１５は、マクロ１１に接続される信号入力端子１５ａと、パッド２１に接続される信号出力端子１５ｂとを備える。バッファ１５は、マクロ１１が出力するバッファ制御信号４１に基づいて、信号入力端子１５ａに入力される信号を信号出力端子１５ｂから出力する動作状態と信号入力端子１５ａに入力される信号を信号出力端子１５ｂから出力しない非動作状態とが切り替わる。バッファ１６は、バッファ制御信号４１に基づいて、パッド２２とマクロ１２とを接続するマクロ接続状態とパッド２２とグラウンド電位１４とを接続するグラウンド電位接続状態とが切り替わる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に関し、特にＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージに好適な半導体集積回路及びＢＧＡパッケージに関する。
【背景技術】
【０００２】
近年、例えばＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）製品の開発において、高機能化・高集積化による外部端子信号配線本数の増加、ＧＨｚオーダでの高速動作、顧客からのパッケージ端子配置要求、ＢＧＡパッケージの小型化等により、ＢＧＡパッケージ基板において高速動作信号配線が他の信号配線の近傍に配置される設計となることが避け難い。そのため、クロストーク等の不具合が生じる問題がある。
【０００３】
特許文献１は、ＢＧＡを有する半導体集積回路においてクロストークの発生を低減する技術を開示している。ＢＧＡを有する半導体集積回路において、クロストークが懸念される信号用の接続パッドに隣接する接続パッドがグラウンド電位（ＧＮＤ電位）とされる。ＢＧＡを有する半導体集積回路を搭載するプリント配線板において、ＧＮＤ電位とされる接続パッドどうしをＧＮＤ電位の配線で接続し、ＧＮＤ電位とされる接続パッドに接続されるシールド配線をクロストークが懸念される信号用の接続パッドに接続される信号配線に隣接して設ける。
【０００４】
一方、ＢＧＡパッケージにおいては、低コスト化の要求と顧客から要求されるパッケージタイプとにより半田ボールの数が必要最低限の数に制限されるという事情がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−３４９１９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
そのため、本発明者は、クロストークの発生を抑制するために半田ボールをＧＮＤ電位に割り当ててしまうと、信号用端子として使用できる半田ボールの数がその分減ってしまい、顧客が使用する信号やテスターテスト用信号を割り当てるべき半田ボールを確保することが難しくなると認識するにいたった。本発明者は、半導体集積回路及びＢＧＡパッケージにおいて、実使用時におけるクロストークの発生の抑制と、試作評価、テスターテスト、及びクレーム解析のような実使用時以外における信号用端子の確保とを半田ボールを増加させずに実現することが必要であると認識するにいたった。
【課題を解決するための手段】
【０００７】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００８】
本発明の一の観点による半導体集積回路（１０）は、第１マクロ（１１）と、第１パッド（２１）と、第１バッファ（１５）と、第２マクロ（１２、１７）と、第２パッド（２２）と、第２バッファ（１６、１８）とを具備する。前記第１バッファは、前記第１マクロに接続される信号入力端子（１５ａ）と、前記第１パッドに接続される信号出力端子（１５ｂ）とを備える。前記第１バッファは、前記第１マクロが出力する第１バッファ制御信号（４１）に基づいて、前記信号入力端子に入力される信号を前記信号出力端子から出力する動作状態と前記信号入力端子に入力される信号を前記信号出力端子から出力しない非動作状態とが切り替わる。前記第２バッファは、前記第１バッファ制御信号に基づいて、前記第２パッドと前記第２マクロとを接続する第２マクロ接続状態と前記第２パッドとグラウンド電位（１４）とを接続するグラウンド電位接続状態とが切り替わる。
【０００９】
本発明の他の観点によるＢＧＡパッケージは、半導体集積回路（１０）と、前記半導体集積回路を搭載するＢＧＡパッケージ基板（５０）とを具備する。前記半導体集積回路は、第１マクロ（１１）と、第１パッド（２１）と、第１バッファ（１５）と、第２マクロ（１２、１７）と、第２パッド（２２）と、第２バッファ（１６、１８）とを備える。前記第１バッファは、前記第１マクロに接続される信号入力端子（１５ａ）と、前記第１パッドに接続される信号出力端子（１５ｂ）とを備える。前記第１バッファは、前記第１マクロが出力する第１バッファ制御信号（４１）に基づいて、前記信号入力端子に入力される信号を前記信号出力端子から出力する動作状態と前記信号入力端子に入力される信号を前記信号出力端子から出力しない非動作状態とが切り替わる。前記第２バッファは、前記第１バッファ制御信号に基づいて、前記第２パッドと前記第２マクロとを接続する第２マクロ接続状態と前記第２パッドとグラウンド電位（１４）とを接続するグラウンド電位接続状態とが切り替わる。前記ＢＧＡパッケージ基板は、第１半田ボール（７１）と、第２半田ボール（７２）と、第１基板配線（６１）と、前記第１基板配線に隣接して設けられた第２配線（６２）とを備える。前記第１パッドは前記第１基板配線を介して前記第１半田ボールに接続される。前記第２パッドは前記第２基板配線を介して前記第２半田ボールに接続される。
【発明の効果】
【００１０】
本発明によれば、実使用時におけるクロストークの発生の抑制と、試作評価、テスターテスト、及びクレーム解析のような実使用時以外における信号用端子の確保とを半田ボールを増加させずに実現することが可能な半導体集積回路及びＢＧＡパッケージが提供される。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の第１の実施形態に係るＢＧＡパッケージの概略図である。
【図２】図２は、比較例に係るＢＧＡパッケージの概略図である。
【図３】図３は、本発明の第２の実施形態に係るＢＧＡパッケージの概略図である。
【発明を実施するための形態】
【００１２】
添付図面を参照して、本発明による半導体集積回路及びＢＧＡパッケージを実施するための形態を以下に説明する。
【００１３】
（第１の実施形態）
図１を参照して、本発明の第１の実施形態に係るＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージは、半導体集積回路のチップ１０と、ＢＧＡパッケージ基板５０とを備える。チップ１０はＢＧＡパッケージ基板５０に搭載される。チップ１０は、高速動作マクロ１１と、ハードマクロ１２と、コントロール回路１３と、グラウンドリング（ＧＮＤリング）１４と、イネーブル機能付き高速動作バッファ１５と、切り替え機能付きバッファ１６と、パッド２１〜２３と、信号配線３１〜３３と、兼用配線３４と、グラウンド配線（ＧＮＤ配線）３５と、グラウンドシールド配線（ＧＮＤシールド配線）３６とを備える。ＧＮＤリング１４はグラウンド電位（ＧＮＤ電位）に設定される。
【００１４】
高速動作マクロ１１の信号出力端子とバッファ１５の信号入力端子１５ａとが信号配線３１を介して接続される。バッファ１５の信号出力端子１５ｂとパッド２１とが信号配線３２を介して接続される。ハードマクロ１２の信号出力端子とバッファ１６の信号入力端子１６ａとが信号配線３３を介して接続される。バッファ１６の信号出力端子１６ｂとパッド２２とが兼用配線３４を介して接続される。兼用配線３４は、状況に応じて信号配線又はＧＮＤシールド配線として機能する。バッファ１６のグラウンド端子（ＧＮＤ端子）とＧＮＤリング１４とがＧＮＤ配線３５を介して接続される。パッド２３とＧＮＤリング１４とがＧＮＤシールド配線３６を介して接続される。兼用配線３４及びＧＮＤシールド配線３６が信号配線３２に隣接して（信号配線３２の隣に）設けられ、兼用配線３４及びＧＮＤシールド配線３６の間に信号配線３２が配置される。兼用配線３４、ＧＮＤ配線３５、及びＧＮＤシールド配線３６の配線幅は、信号配線３１〜３３の配線幅より太いことが好ましい。
【００１５】
高速動作マクロ１１の制御信号出力端子がバッファ１５の制御端子及びコントロール回路１３の制御信号入力端子に接続されている。コントロール回路１３の制御信号出力端子がバッファ１６の制御端子に接続されている。
【００１６】
ＢＧＡパッケージ基板５０は、ステッチ５１〜５３と、半田ボール７１〜７３と、信号配線６１と、兼用配線６２と、グラウンドシールド配線（ＧＮＤシールド配線）６３とを備える。ステッチ５１〜５３は、チップ１０を搭載する面としてのＢＧＡパッケージ基板５０の上面に配置される。ステッチ５１〜５３は、それぞれ、ボンディングワイヤ８１〜８３を介してパッド２１〜２３に接続される。半田ボール７１〜７３は、上面の反対側の面としてのＢＧＡパッケージ基板５０の下面に配置される。ステッチ５１と半田ボール７１とが信号配線６１を介して接続される。ステッチ５２と半田ボール７２とが兼用配線６２を介して接続される。兼用配線６２は、状況に応じて信号配線又はＧＮＤシールド配線として機能する。ステッチ５３と半田ボール７３とがＧＮＤシールド配線６３を介して接続される。信号配線６１、兼用配線６２、及びＧＮＤシールド配線６３は、ＢＧＡパッケージ基板５０が備える同一配線層に設けられる。兼用配線６２及びＧＮＤシールド配線６３が信号配線６１に隣接して（信号配線６１の隣に）設けられ、兼用配線６２及びＧＮＤシールド配線６３の間に信号配線６１が配置される。信号配線６１、兼用配線６２、及びＧＮＤシールド配線６３は互いに平行である。兼用配線６２、及びＧＮＤシールド配線６３の配線幅は、信号配線６１の配線幅より太いことが好ましい。
【００１７】
次に、実使用時におけるＢＧＡパッケージの動作を説明する。実使用時において、高速動作マクロ１１は通常動作状態をとる。高速動作マクロ１１の通常動作状態において、高速動作マクロ１１の信号出力端子から高速動作信号が出力され、高速動作マクロ１１の制御信号出力端子から通常動作状態を示す制御信号４１が出力される。バッファ１５は、通常動作状態を示す制御信号４１に基づいて、信号配線３１と信号配線３２とを低インピーダンスで接続する。したがって、バッファ１５は、高速動作マクロ１１の通常動作状態において、信号入力端子１５ａに入力される信号を信号出力端子１５ｂから出力する動作状態をとる。したがって、高速動作マクロ１１が出力した高速動作信号が信号配線３２及び６１によって伝送される。コントロール回路１３は、通常動作状態を示す制御信号４１に基づいて、グラウンド電位接続状態を指示する制御信号４２を出力する。バッファ１６は、グラウンド電位接続状態を指示する制御信号４２に基づいて、兼用配線３４とＧＮＤ配線３５とを低インピーダンスで接続するグラウンド電位接続状態をとる。これにより、兼用配線３４及び６２がＧＮＤ電位とされているＧＮＤリング１４に接続され、兼用配線３４及び６２がＧＮＤシールド配線として機能する。したがって、兼用配線３４及びＧＮＤシールド配線３６は高速動作マクロ１１が出力した高速動作信号を伝送する信号配線３２に対するリターンパス経路を提供し、兼用配線６２及びＧＮＤシールド配線６３は高速動作マクロ１１が出力した高速動作信号を伝送する信号配線６１に対するリターンパス経路を提供する。
【００１８】
次に、試作評価、テスターテスト、及びクレーム解析のような実使用時以外におけるＢＧＡパッケージの動作を説明する。実使用時以外において、高速動作マクロ１１はスタンバイ動作状態をとる。高速動作マクロ１１のスタンバイ動作状態において、高速動作マクロ１１の制御信号出力端子からスタンバイ動作状態を示す制御信号４１が出力される。バッファ１５は、スタンバイ動作状態を示す制御信号４１に基づいて、信号配線３１と信号配線３２とを高インピーダンスで接続する。したがって、バッファ１５は、高速動作マクロ１１のスタンバイ動作状態において、信号入力端子１５ａに入力される信号を信号出力端子１５ｂから出力しない非動作状態をとる。コントロール回路１３は、スタンバイ動作状態を示す制御信号４１に基づいて、ハードマクロ接続状態を指示する制御信号４２を出力する。バッファ１６は、ハードマクロ接続状態を指示する制御信号４２に基づいて、兼用配線３４と信号配線３３とを接続するハードマクロ接続状態をとる。ハードマクロ接続状態において、バッファ１６は、信号入力端子１６ａに入力される信号を信号出力端子１６ｂから出力する。これにより、兼用配線３４及び６２がハードマクロ１２に接続され、兼用配線３４及び６２がハードマクロ１２の出力する信号を伝送する信号配線として機能する。例えば、試作評価において、半田ボール７２をハードマクロ１２の評価のための信号用端子として利用可能である。
【００１９】
上述のように、バッファ１５は、高速動作マクロ１１が出力する制御信号４１に基づいて、動作状態と非動作状態とが切り替わる。バッファ１６は、制御信号４１に基づいて、ハードマクロ接続状態とグラウンド電位接続状態とが切り替わる。
【００２０】
したがって、実使用時において、ＧＮＤシールド配線として機能する兼用配線３４とＧＮＤ配線３６とによって信号配線３２に関するクロストークが防止され、ＧＮＤシールド配線として機能する兼用配線６２とＧＮＤ配線６３とによって信号配線６１に関するクロストークが防止される。実使用時以外において、半田ボール７２を信号用端子として利用することができる。すなわち、実使用時におけるクロストークの発生の抑制と、実使用時以外における信号用端子の確保とを半田ボールを増加させずに実現することが可能である。
【００２１】
更に、高速動作マクロ１１がバッファ１５を制御するために出力する制御信号４１に基づいてバッファ１６を制御するコントロール回路１３を設けることで、外部から制御することなくバッファ１６のハードマクロ接続状態とＧＮＤ電位接続状態とを切り替えることが可能である。
【００２２】
更に、兼用配線３４及びＧＮＤシールド配線３６の配線幅が信号配線３２の配線幅より太い場合、信号配線３２に関するクロストークがより確実に防止され、兼用配線６２及びＧＮＤシールド配線６３の配線幅が信号配線６１の配線幅より太い場合、信号配線６１に関するクロストークがより確実に防止される。
【００２３】
上述した本実施形態による効果をより明らかにするために、図２を参照して比較例に係るＢＧＡパッケージを説明する。比較例に係るＢＧＡパッケージは、半導体集積回路のチップ１１０と、ＢＧＡパッケージ基板１５０とを備える。チップ１１０はＢＧＡパッケージ基板１５０に搭載される。チップ１１０は、高速動作マクロ１１１と、イネーブル機能付き高速動作バッファ１１５と、パッド１２１〜１２３と、信号配線１３１、１３２と、グラウンドブロック（ＧＮＤブロック）１２７、１２８とを備える。ＧＮＤブロック１２７及び１２８は、それぞれパッド１２２及び１２３をグラウンド電位（ＧＮＤ電位）に常時接続する。
【００２４】
高速動作マクロ１１１の信号出力端子とバッファ１１５の信号入力端子１１５ａとが信号配線１３１を介して接続される。バッファ１１５の信号出力端子１１５ｂとパッド１２１とが信号配線１３２を介して接続される。高速動作マクロ１１１の制御信号出力端子がバッファ１１５の制御端子に接続されている。
【００２５】
ＢＧＡパッケージ基板１５０は、ステッチ１５１〜１５３と、半田ボール１７１〜１７３と、信号配線１６１と、グラウンドシールド配線（ＧＮＤシールド配線）１６２、１６３とを備える。ステッチ１５１〜１５３は、チップ１１０を搭載する面としてのＢＧＡパッケージ基板１５０の上面に配置される。ステッチ１５１〜１５３は、それぞれ、ボンディングワイヤ１８１〜１８３を介してパッド１２１〜１２３に接続される。半田ボール１７１〜１７３は、上面の反対側の面としてのＢＧＡパッケージ基板１５０の下面に配置される。ステッチ１５１と半田ボール１７１とが信号配線１６１を介して接続される。ステッチ１５２と半田ボール１７２とがＧＮＤシールド配線１６２を介して接続され、ステッチ１５３と半田ボール１７３とがＧＮＤシールド配線１６３を介して接続される。信号配線１６１、ＧＮＤシールド配線１６２、及びＧＮＤシールド配線１６３は、ＢＧＡパッケージ基板１５０が備える同一配線層に設けられる。ＧＮＤシールド配線１６２及び１６３が信号配線１６１に隣接して（信号配線１６１の隣に）設けられ、ＧＮＤシールド配線１６２及び１６３の間に信号配線１６１が配置される。
【００２６】
比較例に係るＢＧＡパッケージの実使用時において、高速動作マクロ１１１は通常動作状態をとる。高速動作マクロ１１１の通常動作状態において、高速動作マクロ１１１の信号出力端子から高速動作信号が出力され、高速動作マクロ１１１の制御信号出力端子から通常動作状態を示す制御信号１４１が出力される。バッファ１１５は、通常動作状態を示す制御信号１４１に基づいて、信号配線１３１と信号配線１３２とを低インピーダンスで接続する。したがって、バッファ１１５は、信号入力端子１１５ａに入力される信号を信号出力端子１１５ｂから出力する動作状態をとる。したがって、高速動作マクロ１１１が出力した高速動作信号が信号配線１３２及び１６１によって伝送される。グラウンド電位に接続されたＧＮＤシールド配線１６２及び１６３は、高速動作マクロ１１１が出力した高速動作信号を伝送する信号配線１６１に対するリターンパス経路を提供する。
【００２７】
比較例に係るＢＧＡパッケージの実使用時以外において、高速動作マクロ１１１はスタンバイ動作状態をとる。高速動作マクロ１１１のスタンバイ動作状態において、高速動作マクロ１１１の制御信号出力端子からスタンバイ動作状態を示す制御信号１４１が出力される。バッファ１１５は、スタンバイ動作状態を示す制御信号１４１に基づいて、信号配線１３１と信号配線１３２とを高インピーダンスで接続する。したがって、バッファ１１５は、高速動作マクロ１１１のスタンバイ動作状態において、信号入力端子１１５ａに入力される信号を信号出力端子１１５ｂから出力しない非動作状態をとる。
【００２８】
したがって、比較例に係るＢＧＡパッケージによれば、実使用時においてＧＮＤシールド配線１６２及び１６３によって信号配線１６１に関するクロストークが防止されるが、実使用時以外において半田ボール１７２及び１７３のいずれも信号用端子として利用することができない。
【００２９】
（第２の実施形態）
図３を参照して、本発明の第２の実施形態に係るＢＧＡパッケージは以下に説明する点を除いて第１の実施形態に係るＢＧＡパッケージと同様である。本実施形態において、チップ１０は、ハードマクロ１２の代わりにハードマクロ１７を備え、出力バッファとしてのバッファ１６の代わりに入力バッファとしての切り替え機能付きバッファ１８を備える。ハードマクロ１７の信号入力端子とバッファ１８の信号出力端子１８ｂとが信号配線３３を介して接続される。バッファ１８の信号入力端子１８ａとパッド２２とが兼用配線３４を介して接続される。バッファ１８のグラウンド端子（ＧＮＤ端子）とＧＮＤリング１４とがＧＮＤ配線３５を介して接続される。コントロール回路１３の制御信号出力端子がバッファ１８の制御端子に接続されている。
【００３０】
バッファ１８は、グラウンド電位接続状態を指示する制御信号４２に基づいて、兼用配線３４とＧＮＤ配線３５とを低インピーダンスで接続するグラウンド電位接続状態をとる。
【００３１】
バッファ１８は、ハードマクロ接続状態を指示する制御信号４２に基づいて、兼用配線３４と信号配線３３とを接続するハードマクロ接続状態をとる。ハードマクロ接続状態において、バッファ１８は、信号入力端子１８ａに入力される信号を信号出力端子１８ｂから出力する。これにより、兼用配線３４及び６２がハードマクロ１７に接続され、兼用配線３４及び６２が外部からハードマクロ１７に入力される信号を伝送する信号配線として機能する。
【００３２】
本実施形態においても、第１の実施形態と同様の効果が得られる。
【００３３】
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されず、上記実施形態に様々な変更を行ったものも本発明に含まれる。例えば、ＧＮＤシールド配線３６及び６３を状況に応じて信号配線又はＧＮＤシールド配線として機能させるために切り替え機能付きバッファ及びハードマクロを追加してもよい、また、コントロール回路１３を設けずに、高速動作マクロ１１の出力する制御信号４１に直接基づいてバッファ１６又は１８がハードマクロ接続状態とＧＮＤ電位接続状態とを切り替えるようにしてもよい。
【符号の説明】
【００３４】
１０ チップ（半導体集積回路）
１１ 高速動作マクロ
１２、１７ ハードマクロ
１３ コントロール回路
１４ ＧＮＤリング
１５ イネーブル機能付き高速動作バッファ
１５ａ 信号入力端子
１５ｂ 信号出力端子
１６、１８ 切り替え機能付きバッファ
１６ａ、１８ａ 信号入力端子
１６ｂ、１８ｂ 信号出力端子
２１〜２３ パッド
３１〜３３ 信号配線
３４ 兼用配線
３５ ＧＮＤ配線
３６ ＧＮＤシールド配線
４１、４２ 制御信号
５０ ＢＧＡパッケージ基板
５１〜５３ ステッチ
６１ 信号配線
６２ 兼用配線
６３ ＧＮＤシールド配線
７１〜７３ 半田ボール
８１〜８３ ボンディングワイヤ
１１０ チップ（半導体集積回路）
１１１ 高速動作マクロ
１１５ イネーブル機能付き高速動作バッファ
１１５ａ 信号入力端子
１１５ｂ 信号出力端子
１２１〜１２３ パッド
１２７、１２８ ＧＮＤブロック
１３１、１３２ 信号配線
１４１ 制御信号
１５０ ＢＧＡパッケージ基板
１５１〜１５３ ステッチ
１６１ 信号配線
１６２、１６３ ＧＮＤシールド配線
１７１〜１７３ 半田ボール
１８１〜１８３ ボンディングワイヤ
【技術分野】
【０００１】
本発明は半導体集積回路に関し、特にＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージに好適な半導体集積回路及びＢＧＡパッケージに関する。
【背景技術】
【０００２】
近年、例えばＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）製品の開発において、高機能化・高集積化による外部端子信号配線本数の増加、ＧＨｚオーダでの高速動作、顧客からのパッケージ端子配置要求、ＢＧＡパッケージの小型化等により、ＢＧＡパッケージ基板において高速動作信号配線が他の信号配線の近傍に配置される設計となることが避け難い。そのため、クロストーク等の不具合が生じる問題がある。
【０００３】
特許文献１は、ＢＧＡを有する半導体集積回路においてクロストークの発生を低減する技術を開示している。ＢＧＡを有する半導体集積回路において、クロストークが懸念される信号用の接続パッドに隣接する接続パッドがグラウンド電位（ＧＮＤ電位）とされる。ＢＧＡを有する半導体集積回路を搭載するプリント配線板において、ＧＮＤ電位とされる接続パッドどうしをＧＮＤ電位の配線で接続し、ＧＮＤ電位とされる接続パッドに接続されるシールド配線をクロストークが懸念される信号用の接続パッドに接続される信号配線に隣接して設ける。
【０００４】
一方、ＢＧＡパッケージにおいては、低コスト化の要求と顧客から要求されるパッケージタイプとにより半田ボールの数が必要最低限の数に制限されるという事情がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−３４９１９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
そのため、本発明者は、クロストークの発生を抑制するために半田ボールをＧＮＤ電位に割り当ててしまうと、信号用端子として使用できる半田ボールの数がその分減ってしまい、顧客が使用する信号やテスターテスト用信号を割り当てるべき半田ボールを確保することが難しくなると認識するにいたった。本発明者は、半導体集積回路及びＢＧＡパッケージにおいて、実使用時におけるクロストークの発生の抑制と、試作評価、テスターテスト、及びクレーム解析のような実使用時以外における信号用端子の確保とを半田ボールを増加させずに実現することが必要であると認識するにいたった。
【課題を解決するための手段】
【０００７】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００８】
本発明の一の観点による半導体集積回路（１０）は、第１マクロ（１１）と、第１パッド（２１）と、第１バッファ（１５）と、第２マクロ（１２、１７）と、第２パッド（２２）と、第２バッファ（１６、１８）とを具備する。前記第１バッファは、前記第１マクロに接続される信号入力端子（１５ａ）と、前記第１パッドに接続される信号出力端子（１５ｂ）とを備える。前記第１バッファは、前記第１マクロが出力する第１バッファ制御信号（４１）に基づいて、前記信号入力端子に入力される信号を前記信号出力端子から出力する動作状態と前記信号入力端子に入力される信号を前記信号出力端子から出力しない非動作状態とが切り替わる。前記第２バッファは、前記第１バッファ制御信号に基づいて、前記第２パッドと前記第２マクロとを接続する第２マクロ接続状態と前記第２パッドとグラウンド電位（１４）とを接続するグラウンド電位接続状態とが切り替わる。
【０００９】
本発明の他の観点によるＢＧＡパッケージは、半導体集積回路（１０）と、前記半導体集積回路を搭載するＢＧＡパッケージ基板（５０）とを具備する。前記半導体集積回路は、第１マクロ（１１）と、第１パッド（２１）と、第１バッファ（１５）と、第２マクロ（１２、１７）と、第２パッド（２２）と、第２バッファ（１６、１８）とを備える。前記第１バッファは、前記第１マクロに接続される信号入力端子（１５ａ）と、前記第１パッドに接続される信号出力端子（１５ｂ）とを備える。前記第１バッファは、前記第１マクロが出力する第１バッファ制御信号（４１）に基づいて、前記信号入力端子に入力される信号を前記信号出力端子から出力する動作状態と前記信号入力端子に入力される信号を前記信号出力端子から出力しない非動作状態とが切り替わる。前記第２バッファは、前記第１バッファ制御信号に基づいて、前記第２パッドと前記第２マクロとを接続する第２マクロ接続状態と前記第２パッドとグラウンド電位（１４）とを接続するグラウンド電位接続状態とが切り替わる。前記ＢＧＡパッケージ基板は、第１半田ボール（７１）と、第２半田ボール（７２）と、第１基板配線（６１）と、前記第１基板配線に隣接して設けられた第２配線（６２）とを備える。前記第１パッドは前記第１基板配線を介して前記第１半田ボールに接続される。前記第２パッドは前記第２基板配線を介して前記第２半田ボールに接続される。
【発明の効果】
【００１０】
本発明によれば、実使用時におけるクロストークの発生の抑制と、試作評価、テスターテスト、及びクレーム解析のような実使用時以外における信号用端子の確保とを半田ボールを増加させずに実現することが可能な半導体集積回路及びＢＧＡパッケージが提供される。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の第１の実施形態に係るＢＧＡパッケージの概略図である。
【図２】図２は、比較例に係るＢＧＡパッケージの概略図である。
【図３】図３は、本発明の第２の実施形態に係るＢＧＡパッケージの概略図である。
【発明を実施するための形態】
【００１２】
添付図面を参照して、本発明による半導体集積回路及びＢＧＡパッケージを実施するための形態を以下に説明する。
【００１３】
（第１の実施形態）
図１を参照して、本発明の第１の実施形態に係るＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージは、半導体集積回路のチップ１０と、ＢＧＡパッケージ基板５０とを備える。チップ１０はＢＧＡパッケージ基板５０に搭載される。チップ１０は、高速動作マクロ１１と、ハードマクロ１２と、コントロール回路１３と、グラウンドリング（ＧＮＤリング）１４と、イネーブル機能付き高速動作バッファ１５と、切り替え機能付きバッファ１６と、パッド２１〜２３と、信号配線３１〜３３と、兼用配線３４と、グラウンド配線（ＧＮＤ配線）３５と、グラウンドシールド配線（ＧＮＤシールド配線）３６とを備える。ＧＮＤリング１４はグラウンド電位（ＧＮＤ電位）に設定される。
【００１４】
高速動作マクロ１１の信号出力端子とバッファ１５の信号入力端子１５ａとが信号配線３１を介して接続される。バッファ１５の信号出力端子１５ｂとパッド２１とが信号配線３２を介して接続される。ハードマクロ１２の信号出力端子とバッファ１６の信号入力端子１６ａとが信号配線３３を介して接続される。バッファ１６の信号出力端子１６ｂとパッド２２とが兼用配線３４を介して接続される。兼用配線３４は、状況に応じて信号配線又はＧＮＤシールド配線として機能する。バッファ１６のグラウンド端子（ＧＮＤ端子）とＧＮＤリング１４とがＧＮＤ配線３５を介して接続される。パッド２３とＧＮＤリング１４とがＧＮＤシールド配線３６を介して接続される。兼用配線３４及びＧＮＤシールド配線３６が信号配線３２に隣接して（信号配線３２の隣に）設けられ、兼用配線３４及びＧＮＤシールド配線３６の間に信号配線３２が配置される。兼用配線３４、ＧＮＤ配線３５、及びＧＮＤシールド配線３６の配線幅は、信号配線３１〜３３の配線幅より太いことが好ましい。
【００１５】
高速動作マクロ１１の制御信号出力端子がバッファ１５の制御端子及びコントロール回路１３の制御信号入力端子に接続されている。コントロール回路１３の制御信号出力端子がバッファ１６の制御端子に接続されている。
【００１６】
ＢＧＡパッケージ基板５０は、ステッチ５１〜５３と、半田ボール７１〜７３と、信号配線６１と、兼用配線６２と、グラウンドシールド配線（ＧＮＤシールド配線）６３とを備える。ステッチ５１〜５３は、チップ１０を搭載する面としてのＢＧＡパッケージ基板５０の上面に配置される。ステッチ５１〜５３は、それぞれ、ボンディングワイヤ８１〜８３を介してパッド２１〜２３に接続される。半田ボール７１〜７３は、上面の反対側の面としてのＢＧＡパッケージ基板５０の下面に配置される。ステッチ５１と半田ボール７１とが信号配線６１を介して接続される。ステッチ５２と半田ボール７２とが兼用配線６２を介して接続される。兼用配線６２は、状況に応じて信号配線又はＧＮＤシールド配線として機能する。ステッチ５３と半田ボール７３とがＧＮＤシールド配線６３を介して接続される。信号配線６１、兼用配線６２、及びＧＮＤシールド配線６３は、ＢＧＡパッケージ基板５０が備える同一配線層に設けられる。兼用配線６２及びＧＮＤシールド配線６３が信号配線６１に隣接して（信号配線６１の隣に）設けられ、兼用配線６２及びＧＮＤシールド配線６３の間に信号配線６１が配置される。信号配線６１、兼用配線６２、及びＧＮＤシールド配線６３は互いに平行である。兼用配線６２、及びＧＮＤシールド配線６３の配線幅は、信号配線６１の配線幅より太いことが好ましい。
【００１７】
次に、実使用時におけるＢＧＡパッケージの動作を説明する。実使用時において、高速動作マクロ１１は通常動作状態をとる。高速動作マクロ１１の通常動作状態において、高速動作マクロ１１の信号出力端子から高速動作信号が出力され、高速動作マクロ１１の制御信号出力端子から通常動作状態を示す制御信号４１が出力される。バッファ１５は、通常動作状態を示す制御信号４１に基づいて、信号配線３１と信号配線３２とを低インピーダンスで接続する。したがって、バッファ１５は、高速動作マクロ１１の通常動作状態において、信号入力端子１５ａに入力される信号を信号出力端子１５ｂから出力する動作状態をとる。したがって、高速動作マクロ１１が出力した高速動作信号が信号配線３２及び６１によって伝送される。コントロール回路１３は、通常動作状態を示す制御信号４１に基づいて、グラウンド電位接続状態を指示する制御信号４２を出力する。バッファ１６は、グラウンド電位接続状態を指示する制御信号４２に基づいて、兼用配線３４とＧＮＤ配線３５とを低インピーダンスで接続するグラウンド電位接続状態をとる。これにより、兼用配線３４及び６２がＧＮＤ電位とされているＧＮＤリング１４に接続され、兼用配線３４及び６２がＧＮＤシールド配線として機能する。したがって、兼用配線３４及びＧＮＤシールド配線３６は高速動作マクロ１１が出力した高速動作信号を伝送する信号配線３２に対するリターンパス経路を提供し、兼用配線６２及びＧＮＤシールド配線６３は高速動作マクロ１１が出力した高速動作信号を伝送する信号配線６１に対するリターンパス経路を提供する。
【００１８】
次に、試作評価、テスターテスト、及びクレーム解析のような実使用時以外におけるＢＧＡパッケージの動作を説明する。実使用時以外において、高速動作マクロ１１はスタンバイ動作状態をとる。高速動作マクロ１１のスタンバイ動作状態において、高速動作マクロ１１の制御信号出力端子からスタンバイ動作状態を示す制御信号４１が出力される。バッファ１５は、スタンバイ動作状態を示す制御信号４１に基づいて、信号配線３１と信号配線３２とを高インピーダンスで接続する。したがって、バッファ１５は、高速動作マクロ１１のスタンバイ動作状態において、信号入力端子１５ａに入力される信号を信号出力端子１５ｂから出力しない非動作状態をとる。コントロール回路１３は、スタンバイ動作状態を示す制御信号４１に基づいて、ハードマクロ接続状態を指示する制御信号４２を出力する。バッファ１６は、ハードマクロ接続状態を指示する制御信号４２に基づいて、兼用配線３４と信号配線３３とを接続するハードマクロ接続状態をとる。ハードマクロ接続状態において、バッファ１６は、信号入力端子１６ａに入力される信号を信号出力端子１６ｂから出力する。これにより、兼用配線３４及び６２がハードマクロ１２に接続され、兼用配線３４及び６２がハードマクロ１２の出力する信号を伝送する信号配線として機能する。例えば、試作評価において、半田ボール７２をハードマクロ１２の評価のための信号用端子として利用可能である。
【００１９】
上述のように、バッファ１５は、高速動作マクロ１１が出力する制御信号４１に基づいて、動作状態と非動作状態とが切り替わる。バッファ１６は、制御信号４１に基づいて、ハードマクロ接続状態とグラウンド電位接続状態とが切り替わる。
【００２０】
したがって、実使用時において、ＧＮＤシールド配線として機能する兼用配線３４とＧＮＤ配線３６とによって信号配線３２に関するクロストークが防止され、ＧＮＤシールド配線として機能する兼用配線６２とＧＮＤ配線６３とによって信号配線６１に関するクロストークが防止される。実使用時以外において、半田ボール７２を信号用端子として利用することができる。すなわち、実使用時におけるクロストークの発生の抑制と、実使用時以外における信号用端子の確保とを半田ボールを増加させずに実現することが可能である。
【００２１】
更に、高速動作マクロ１１がバッファ１５を制御するために出力する制御信号４１に基づいてバッファ１６を制御するコントロール回路１３を設けることで、外部から制御することなくバッファ１６のハードマクロ接続状態とＧＮＤ電位接続状態とを切り替えることが可能である。
【００２２】
更に、兼用配線３４及びＧＮＤシールド配線３６の配線幅が信号配線３２の配線幅より太い場合、信号配線３２に関するクロストークがより確実に防止され、兼用配線６２及びＧＮＤシールド配線６３の配線幅が信号配線６１の配線幅より太い場合、信号配線６１に関するクロストークがより確実に防止される。
【００２３】
上述した本実施形態による効果をより明らかにするために、図２を参照して比較例に係るＢＧＡパッケージを説明する。比較例に係るＢＧＡパッケージは、半導体集積回路のチップ１１０と、ＢＧＡパッケージ基板１５０とを備える。チップ１１０はＢＧＡパッケージ基板１５０に搭載される。チップ１１０は、高速動作マクロ１１１と、イネーブル機能付き高速動作バッファ１１５と、パッド１２１〜１２３と、信号配線１３１、１３２と、グラウンドブロック（ＧＮＤブロック）１２７、１２８とを備える。ＧＮＤブロック１２７及び１２８は、それぞれパッド１２２及び１２３をグラウンド電位（ＧＮＤ電位）に常時接続する。
【００２４】
高速動作マクロ１１１の信号出力端子とバッファ１１５の信号入力端子１１５ａとが信号配線１３１を介して接続される。バッファ１１５の信号出力端子１１５ｂとパッド１２１とが信号配線１３２を介して接続される。高速動作マクロ１１１の制御信号出力端子がバッファ１１５の制御端子に接続されている。
【００２５】
ＢＧＡパッケージ基板１５０は、ステッチ１５１〜１５３と、半田ボール１７１〜１７３と、信号配線１６１と、グラウンドシールド配線（ＧＮＤシールド配線）１６２、１６３とを備える。ステッチ１５１〜１５３は、チップ１１０を搭載する面としてのＢＧＡパッケージ基板１５０の上面に配置される。ステッチ１５１〜１５３は、それぞれ、ボンディングワイヤ１８１〜１８３を介してパッド１２１〜１２３に接続される。半田ボール１７１〜１７３は、上面の反対側の面としてのＢＧＡパッケージ基板１５０の下面に配置される。ステッチ１５１と半田ボール１７１とが信号配線１６１を介して接続される。ステッチ１５２と半田ボール１７２とがＧＮＤシールド配線１６２を介して接続され、ステッチ１５３と半田ボール１７３とがＧＮＤシールド配線１６３を介して接続される。信号配線１６１、ＧＮＤシールド配線１６２、及びＧＮＤシールド配線１６３は、ＢＧＡパッケージ基板１５０が備える同一配線層に設けられる。ＧＮＤシールド配線１６２及び１６３が信号配線１６１に隣接して（信号配線１６１の隣に）設けられ、ＧＮＤシールド配線１６２及び１６３の間に信号配線１６１が配置される。
【００２６】
比較例に係るＢＧＡパッケージの実使用時において、高速動作マクロ１１１は通常動作状態をとる。高速動作マクロ１１１の通常動作状態において、高速動作マクロ１１１の信号出力端子から高速動作信号が出力され、高速動作マクロ１１１の制御信号出力端子から通常動作状態を示す制御信号１４１が出力される。バッファ１１５は、通常動作状態を示す制御信号１４１に基づいて、信号配線１３１と信号配線１３２とを低インピーダンスで接続する。したがって、バッファ１１５は、信号入力端子１１５ａに入力される信号を信号出力端子１１５ｂから出力する動作状態をとる。したがって、高速動作マクロ１１１が出力した高速動作信号が信号配線１３２及び１６１によって伝送される。グラウンド電位に接続されたＧＮＤシールド配線１６２及び１６３は、高速動作マクロ１１１が出力した高速動作信号を伝送する信号配線１６１に対するリターンパス経路を提供する。
【００２７】
比較例に係るＢＧＡパッケージの実使用時以外において、高速動作マクロ１１１はスタンバイ動作状態をとる。高速動作マクロ１１１のスタンバイ動作状態において、高速動作マクロ１１１の制御信号出力端子からスタンバイ動作状態を示す制御信号１４１が出力される。バッファ１１５は、スタンバイ動作状態を示す制御信号１４１に基づいて、信号配線１３１と信号配線１３２とを高インピーダンスで接続する。したがって、バッファ１１５は、高速動作マクロ１１１のスタンバイ動作状態において、信号入力端子１１５ａに入力される信号を信号出力端子１１５ｂから出力しない非動作状態をとる。
【００２８】
したがって、比較例に係るＢＧＡパッケージによれば、実使用時においてＧＮＤシールド配線１６２及び１６３によって信号配線１６１に関するクロストークが防止されるが、実使用時以外において半田ボール１７２及び１７３のいずれも信号用端子として利用することができない。
【００２９】
（第２の実施形態）
図３を参照して、本発明の第２の実施形態に係るＢＧＡパッケージは以下に説明する点を除いて第１の実施形態に係るＢＧＡパッケージと同様である。本実施形態において、チップ１０は、ハードマクロ１２の代わりにハードマクロ１７を備え、出力バッファとしてのバッファ１６の代わりに入力バッファとしての切り替え機能付きバッファ１８を備える。ハードマクロ１７の信号入力端子とバッファ１８の信号出力端子１８ｂとが信号配線３３を介して接続される。バッファ１８の信号入力端子１８ａとパッド２２とが兼用配線３４を介して接続される。バッファ１８のグラウンド端子（ＧＮＤ端子）とＧＮＤリング１４とがＧＮＤ配線３５を介して接続される。コントロール回路１３の制御信号出力端子がバッファ１８の制御端子に接続されている。
【００３０】
バッファ１８は、グラウンド電位接続状態を指示する制御信号４２に基づいて、兼用配線３４とＧＮＤ配線３５とを低インピーダンスで接続するグラウンド電位接続状態をとる。
【００３１】
バッファ１８は、ハードマクロ接続状態を指示する制御信号４２に基づいて、兼用配線３４と信号配線３３とを接続するハードマクロ接続状態をとる。ハードマクロ接続状態において、バッファ１８は、信号入力端子１８ａに入力される信号を信号出力端子１８ｂから出力する。これにより、兼用配線３４及び６２がハードマクロ１７に接続され、兼用配線３４及び６２が外部からハードマクロ１７に入力される信号を伝送する信号配線として機能する。
【００３２】
本実施形態においても、第１の実施形態と同様の効果が得られる。
【００３３】
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されず、上記実施形態に様々な変更を行ったものも本発明に含まれる。例えば、ＧＮＤシールド配線３６及び６３を状況に応じて信号配線又はＧＮＤシールド配線として機能させるために切り替え機能付きバッファ及びハードマクロを追加してもよい、また、コントロール回路１３を設けずに、高速動作マクロ１１の出力する制御信号４１に直接基づいてバッファ１６又は１８がハードマクロ接続状態とＧＮＤ電位接続状態とを切り替えるようにしてもよい。
【符号の説明】
【００３４】
１０ チップ（半導体集積回路）
１１ 高速動作マクロ
１２、１７ ハードマクロ
１３ コントロール回路
１４ ＧＮＤリング
１５ イネーブル機能付き高速動作バッファ
１５ａ 信号入力端子
１５ｂ 信号出力端子
１６、１８ 切り替え機能付きバッファ
１６ａ、１８ａ 信号入力端子
１６ｂ、１８ｂ 信号出力端子
２１〜２３ パッド
３１〜３３ 信号配線
３４ 兼用配線
３５ ＧＮＤ配線
３６ ＧＮＤシールド配線
４１、４２ 制御信号
５０ ＢＧＡパッケージ基板
５１〜５３ ステッチ
６１ 信号配線
６２ 兼用配線
６３ ＧＮＤシールド配線
７１〜７３ 半田ボール
８１〜８３ ボンディングワイヤ
１１０ チップ（半導体集積回路）
１１１ 高速動作マクロ
１１５ イネーブル機能付き高速動作バッファ
１１５ａ 信号入力端子
１１５ｂ 信号出力端子
１２１〜１２３ パッド
１２７、１２８ ＧＮＤブロック
１３１、１３２ 信号配線
１４１ 制御信号
１５０ ＢＧＡパッケージ基板
１５１〜１５３ ステッチ
１６１ 信号配線
１６２、１６３ ＧＮＤシールド配線
１７１〜１７３ 半田ボール
１８１〜１８３ ボンディングワイヤ
【特許請求の範囲】
【請求項１】
第１マクロと、
第１パッドと、
第１バッファと、
第２マクロと、
第２パッドと、
第２バッファと
を具備し、
前記第１バッファは、前記第１マクロに接続される信号入力端子と、前記第１パッドに接続される信号出力端子とを備え、
前記第１バッファは、前記第１マクロが出力する第１バッファ制御信号に基づいて、前記信号入力端子に入力される信号を前記信号出力端子から出力する動作状態と前記信号入力端子に入力される信号を前記信号出力端子から出力しない非動作状態とが切り替わり、
前記第２バッファは、前記第１バッファ制御信号に基づいて、前記第２パッドと前記第２マクロとを接続する第２マクロ接続状態と前記第２パッドとグラウンド電位とを接続するグラウンド電位接続状態とが切り替わる
半導体集積回路。
【請求項２】
前記第１バッファ制御信号に基づいて第２バッファ制御信号を出力するコントロール回路を更に具備し、
前記第２バッファは、前記第２バッファ制御信号に基づいて前記第２マクロ接続状態と前記グラウンド電位接続状態とが切り替わる
請求項１の半導体集積回路。
【請求項３】
前記第１パッドに接続された第１チップ配線と、
前記第２パッドに接続された第２チップ配線と
を更に具備し、
前記第２チップ配線は前記第１チップ配線に隣接して設けられ、
前記第１バッファは、前記動作状態において前記第１チップ配線と前記第１マクロとを低インピーダンスで接続し、前記非動作状態において前記第１チップ配線と前記第１マクロとを高インピーダンスで接続し、
前記第２バッファは、前記第２マクロ接続状態において前記第２チップ配線と前記第２マクロとを接続し、前記グラウンド電位接続状態において前記第２チップ配線と前記グラウンド電位とを接続する
請求項１又は２の半導体集積回路。
【請求項４】
前記第２チップ配線の配線幅は前記第１チップ配線の配線幅より太い
請求項３の半導体集積回路。
【請求項５】
半導体集積回路と、
前記半導体集積回路を搭載するＢＧＡパッケージ基板と
を具備し、
前記半導体集積回路は、
第１マクロと、
第１パッドと、
第１バッファと、
第２マクロと、
第２パッドと、
第２バッファと
を具備し、
前記第１バッファは、前記第１マクロに接続される信号入力端子と、前記第１パッドに接続される信号出力端子とを備え、
前記第１バッファは、前記第１マクロが出力する第１バッファ制御信号に基づいて、前記信号入力端子に入力される信号を前記信号出力端子から出力する動作状態と前記信号入力端子に入力される信号を前記信号出力端子から出力しない非動作状態とが切り替わり、
前記第２バッファは、前記第１バッファ制御信号に基づいて、前記第２パッドと前記第２マクロとを接続する第２マクロ接続状態と前記第２パッドとグラウンド電位とを接続するグラウンド電位接続状態とが切り替わり、
前記ＢＧＡパッケージ基板は、
第１半田ボールと、
第２半田ボールと、
第１基板配線と、
前記第１基板配線に隣接して設けられた第２配線と
を備え、
前記第１パッドは前記第１基板配線を介して前記第１半田ボールに接続され、
前記第２パッドは前記第２基板配線を介して前記第２半田ボールに接続される
ＢＧＡパッケージ。
【請求項６】
前記第２基板配線の配線幅は前記第１基板配線の配線幅より太い
請求項５のＢＧＡパッケージ。
【請求項１】
第１マクロと、
第１パッドと、
第１バッファと、
第２マクロと、
第２パッドと、
第２バッファと
を具備し、
前記第１バッファは、前記第１マクロに接続される信号入力端子と、前記第１パッドに接続される信号出力端子とを備え、
前記第１バッファは、前記第１マクロが出力する第１バッファ制御信号に基づいて、前記信号入力端子に入力される信号を前記信号出力端子から出力する動作状態と前記信号入力端子に入力される信号を前記信号出力端子から出力しない非動作状態とが切り替わり、
前記第２バッファは、前記第１バッファ制御信号に基づいて、前記第２パッドと前記第２マクロとを接続する第２マクロ接続状態と前記第２パッドとグラウンド電位とを接続するグラウンド電位接続状態とが切り替わる
半導体集積回路。
【請求項２】
前記第１バッファ制御信号に基づいて第２バッファ制御信号を出力するコントロール回路を更に具備し、
前記第２バッファは、前記第２バッファ制御信号に基づいて前記第２マクロ接続状態と前記グラウンド電位接続状態とが切り替わる
請求項１の半導体集積回路。
【請求項３】
前記第１パッドに接続された第１チップ配線と、
前記第２パッドに接続された第２チップ配線と
を更に具備し、
前記第２チップ配線は前記第１チップ配線に隣接して設けられ、
前記第１バッファは、前記動作状態において前記第１チップ配線と前記第１マクロとを低インピーダンスで接続し、前記非動作状態において前記第１チップ配線と前記第１マクロとを高インピーダンスで接続し、
前記第２バッファは、前記第２マクロ接続状態において前記第２チップ配線と前記第２マクロとを接続し、前記グラウンド電位接続状態において前記第２チップ配線と前記グラウンド電位とを接続する
請求項１又は２の半導体集積回路。
【請求項４】
前記第２チップ配線の配線幅は前記第１チップ配線の配線幅より太い
請求項３の半導体集積回路。
【請求項５】
半導体集積回路と、
前記半導体集積回路を搭載するＢＧＡパッケージ基板と
を具備し、
前記半導体集積回路は、
第１マクロと、
第１パッドと、
第１バッファと、
第２マクロと、
第２パッドと、
第２バッファと
を具備し、
前記第１バッファは、前記第１マクロに接続される信号入力端子と、前記第１パッドに接続される信号出力端子とを備え、
前記第１バッファは、前記第１マクロが出力する第１バッファ制御信号に基づいて、前記信号入力端子に入力される信号を前記信号出力端子から出力する動作状態と前記信号入力端子に入力される信号を前記信号出力端子から出力しない非動作状態とが切り替わり、
前記第２バッファは、前記第１バッファ制御信号に基づいて、前記第２パッドと前記第２マクロとを接続する第２マクロ接続状態と前記第２パッドとグラウンド電位とを接続するグラウンド電位接続状態とが切り替わり、
前記ＢＧＡパッケージ基板は、
第１半田ボールと、
第２半田ボールと、
第１基板配線と、
前記第１基板配線に隣接して設けられた第２配線と
を備え、
前記第１パッドは前記第１基板配線を介して前記第１半田ボールに接続され、
前記第２パッドは前記第２基板配線を介して前記第２半田ボールに接続される
ＢＧＡパッケージ。
【請求項６】
前記第２基板配線の配線幅は前記第１基板配線の配線幅より太い
請求項５のＢＧＡパッケージ。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２０１２−２５３２０８（Ｐ２０１２−２５３２０８Ａ）
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願番号】特願２０１１−１２４９４６（Ｐ２０１１−１２４９４６）
【出願日】平成２３年６月３日（２０１１．６．３）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願日】平成２３年６月３日（２０１１．６．３）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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