【課題】オーバドライブ時間を変更せずに、センスアンプ列の過昇圧の発生を回避する。
【解決手段】半導体装置は、複数のセンスアンプ列に対応するオーバドライブ配線２３−１と、オーバドライブ配線に一端が接続される第１の容量素子６１−１と、オーバドライブ配線に第１のスイッチ６２−１を介して一端が接続される第２の容量素子６１−２と、オーバドライブ配線に対する第１の電圧の供給及び供給停止を制御する第２のスイッチ２７−１と、複数のセンスアンプ列の活性化を制御するとともに、第１のスイッチ及び第２のスイッチを制御する制御部とを備える。 （もっと読む）

【課題】省電力化かつ高速での書き込み処理が可能なメモリの多値化に適した半導体装置およびベリファイ処理を提供する。
【解決手段】半導体装置に用いるメモリセルを、酸化物半導体を用いたトランジスタと酸化物半導体以外の材料を用いたトランジスタをそれぞれ有する構成とし、書き込み回路を用いてデータバッファのデータをメモリセルに書き込む前に、予め各々のメモリセルの有するしきい値ばらつきを調べ、データバッファのデータに対して当該しきい値ばらつきを補正したデータが各々のメモリセルに書き込む。 （もっと読む）

【課題】メモリセルアレイの占有面積を低減すると共に、使用する電源の容量および占有面積を低減することができる半導体記憶装置の提供を図る。
【解決手段】オープンビット線方式のコアアーキテクチャを有する半導体記憶装置であって、複数のアレイ領域ＢＫ０〜ＢＫ８，ＢＫ０’を有し、前記各アレイ領域は、当該アレイ領域の両端のエッジ部分に配置され、冗長ワード線ＷＬrdのみを有する２つの冗長アレイブロックＢＫ０，ＢＫ０’と、前記２つの冗長アレイブロック間でそれぞれセンスアンプＳＡを介して交互に配置され、リアルワード線ＷＬrlのみを有する複数のリアルアレイブロックＢＫ１〜ＢＫ８と、任意の第１アレイ領域で前記リアルワード線を前記冗長ワード線に置き換えるワード線の冗長処理を行うとき、当該第１アレイ領域の電源容量を増大する電源容量制御手段と、を有する。 （もっと読む）

【課題】 半導体装置のレイアウト面積を大きくすることなく、内部電源回路の電流供給能力の向上を可能にする。
【解決手段】 半導体装置は、主領域１２と、第１の方向に沿って主領域に形成された複数の第１の電源配線１５と、第１の電源配線と交差しかつ電気的に接続されるように第２の方向に沿って主領域に形成された複数の第２の電源配線１６と、第１の方向に関して主領域の一方の側に隣接する第１の隣接領域１３に設けられ、第１の電源配線の一端にそれぞれ接続された第１の内部電源回路１７と、第２の方向に関して主領域の一方の側に隣接する第２の隣接領域１４に設けられ、複数の第２の電源配線のうち最も第１の電源配線の他端に近い電源配線の一端に接続された第２の内部電源回路１８と、を備える。 （もっと読む）

【課題】電流量制御信号ＯＶＤＲの非活性化を開始した直後の第２の電圧Ｖ_２のオーバーシュート又はアンダーシュートを抑制する。
【解決手段】半導体装置１は、カレントミラーで構成されたオペアンプ６１を含み、第１の電圧Ｖ_１から第２の電圧Ｖ_２を生成するレギュレータ６と、電流量制御信号ＯＶＤＲを生成し、電流量制御信号ＯＶＤＲの第１の遷移によってカレントミラーが流す電流を増大させ、電流量制御信号ＯＶＤＲの第２の遷移によってカレントミラーが流す電流を減少させる制御回路８と、を備え、制御回路８は、第２の遷移に関連する電流量制御信号ＯＶＤＲの第２のスルーレートを、第１の遷移に関連する電流量制御信号ＯＶＤＲの第１のスルーレートよりも小さくするスルーレート処理部８０を含む。 （もっと読む）

【課題】ネガティブワード線方式の半導体記憶装置において非選択ワード線の電位を安定させる。
【解決手段】少なくとも１つのメモリブロック（６０）を備えた半導体記憶装置（５０）において、第１の負電位を出力する第１の負電位発生回路（６４）と、第２の負電位を出力する第２の負電位発生回路（６５）と、メモリブロックにおけるワード線（１３）と第１の負電位との間の第１の放電経路（２５）と、ワード線（１３）と第２の負電位との間の第２の放電経路（２１）とを備えている。 （もっと読む）

【課題】スタンバイ電流を低減したい回路ブロックに電流の供給を制御するスイッチ回路のレイアウト面積を抑制する。
【解決手段】半導体基板上に、第1方向に延伸する第1及び第2電源線で、第1及び第2電源線は第1方向に直交に配置され、第1電源線に第1電源電位が供給され、第2電源線に第2電源電位が供給される第1及び第2電源線と、第1方向に延伸し、第2方向に配置された第3電源線と、アクティブ時に第1及び第2電源電位の間の第1電源電圧で動作する回路ブロックで、複数の第1導電型の第1トランジスタと複数の第2導電型の第2トランジスタを備え、複数の第1トランジスタの少なくとも1つは第3電源線に接続される回路ブロックと、第1電源線と第3電源線の間に接続され、回路ブロックがアクティブ状態のとき第1及び第3電源線を導通状態として第3電源線に第1電源電位を供給し、スタンバイ状態のとき第1及び第3電源線とを非導通状態とする第３トランジスタとを有する。 （もっと読む）

【課題】容量素子の値をより小さくして、チップサイズの増大を抑制する。
【解決手段】差動対（ＮＭＯＳトランジスタＭＮ１、ＭＮ２）で構成される入力段回路と、差動対のそれぞれ負荷となる２つのカレントミラー回路（ＰＭＯＳトランジスタＭＰ１、ＭＰ２とＰＭＯＳトランジスタＭＰ３、ＭＰ４）と、少なくとも一方のカレントミラー回路で駆動されるソース接地の出力トランジスタ（ＮＭＯＳトランジスタＭＮ５ａ）と、出力トランジスタのドレイン・ゲート間に接続され、抵抗素子（Ｒ１）と容量素子（Ｃ１）との直列接続からなる位相補償回路と、を備え、出力トランジスタ（ＮＭＯＳトランジスタＭＮ５ａ）は、入力段回路およびカレントミラー回路を構成するトランジスタよりもサイズが大きい。 （もっと読む）

【課題】内部電源電圧の急激な変化に追従し、安定した内部電源電圧を供給することができる電源部を備えた半導体装置を提供する。
【解決手段】半導体装置は、集積回路からなるコア回路と、内部電源からの電圧および外部電源からの電圧を受け、コア回路から転送されるデジタルデータを出力するドライバと、コア回路からのデータを一時的に保持し、前記ドライバに該デジタルデータを転送するフェッチ部とを含む周辺回路と、ドライバに電源線を介して内部電圧を供給する第１の電源部と、外部電源と電源線との間に直列に接続された電流駆動素子およびスイッチング素子をそれぞれ含む複数の電流駆動列を備え、複数の電流駆動列を駆動することによって第１の電源部とは別に電源線に電流を供給する第２の電源部と、デジタルデータの連続するビット間で論理が遷移するときに複数の電流駆動列の少なくとも１つを駆動させるように第２の電源部を制御する電源制御部とを備える。 （もっと読む）

【課題】 ラッチアップの発生を防止し、内部回路に所望のストレスを印加する。
【解決手段】 第１電圧生成回路は、電源電圧より高い第１高レベル電圧を生成する。第２電圧生成回路は、電源電圧より高く、第１高レベル電圧より低い第２高レベル電圧を生成し、バーンイン試験時に停止する。第３電圧生成回路は、電源電圧より低い第３高レベル電圧を生成する。複数の内部回路は、第１高レベル電圧を受けて個別に動作するとともに、バーンイン試験中に動作する。電圧制御回路は、バーンイン試験時に第２高レベル電圧線を第３高レベル電圧線に接続する。寄生トランジスタは、第１高レベル電圧をベースで受け、第２高レベル電圧をエミッタで受ける。複数の内部回路の動作により第１高レベル電圧が一時的に低下するときに、第２高レベル電圧を低い値に設定することで、寄生トランジスタがオンすることを防止できる。 （もっと読む）

【課題】複数の外部電圧に基づいて一つの内部電圧を生成することにより、複数の外部電圧を効率よく利用する。
【解決手段】外部電圧ＶＤＤ１に基づいて内部電圧ＶＯＤを生成する内部電圧発生回路４１と、外部電圧ＶＤＤ２に基づいて内部電圧ＶＯＤを生成する内部電圧発生回路４２とを備える。本発明による半導体装置は、複数の外部電圧ＶＤＤ１，ＶＤＤ２から一つの内部電圧ＶＯＤを発生させていることから、負荷状態に応じてこれら複数の外部電圧ＶＤＤ１，ＶＤＤ２を効率的に利用することが可能となる。このため、消費電力の変動が大きい半導体装置であっても、特定の電源装置だけを大型化させる必要がなくなる。 （もっと読む）

【課題】 データリテンションモードへの移行、同モードからの復帰の際に、電源電圧ＶＤＤと基板電圧ＶＢＢの過渡的な電圧値のアンバランスにより、メモリセルの蓄積電荷の保持特性が悪化することを防止可能な半導体記憶装置を提供することを目的とする。
【解決手段】 第１の動作モードから第２の動作モードへ動作モードが遷移して電源電圧が降下する際の基板電圧の変動期間中に、基板電圧制御回路は、基板電圧を所定電圧に接続することにより第２の電源電圧と基板電圧との電圧のアンバランス状態を迅速に解消し、アンバランス状態における電荷保持性能の悪化現象を防止することが可能となる。 （もっと読む）

【課題】入力信号を基にディレイパルスを発生させる場合に、ディレイパルスのパルス幅の温度依存性を低減できるディレイパルス発生回路を提供する。
【解決手段】入力信号Ａから所定のパルス幅のディレイパルスを生成するため使用されるディレイ回路を、ディレイ量が温度の上昇に伴い増加する通常ディレイ回路４１〜４４と、ディレイ量が温度の上昇に伴い減少する逆温度特性ディレイ回路３１〜３４と、で構成する。そして、通常ディレイ回路４１〜４４におけるディレイ量と、逆温度特性ディレイ回路３１〜３４におけるディレイ量とを合わせて、温度依存性を低減させたディレイ量を得るようにし、このディレイ量を基にディレイパルスを生成する。 （もっと読む）

【課題】ＭＯＳトランジスタの閾値電圧の製造プロセスの変動や温度依存性によるシングルエンドセンスアンプの特性変動をキャンセルすることができ、以って、センスアンプの動作マージンを向上させることができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置において、メモリセルはローカルビット線及びグローバルビット線を介してローカルセンスアンプとグローバルセンスアンプに接続される。ローカルセンスアンプは、メモリセルのデータの読出・書込時に変動するローカルビット線の電位を検出する単一のＭＯＳトランジスタを含むシングルエンド型センスアンプである。ＭＯＳトランジスタの閾値電圧はモニタして高レベル書込電圧と低レベル書込電圧を生成し、これらはモニタ結果に基づいて補正・シフトされ、以って、グローバルセンスアンプによるメモリセルの再書込動作を適正に実行する。 （もっと読む）

【課題】低消費電流かつ高速動作が可能な半導体集積回路装置を提供する。
【解決手段】本発明の半導体集積回路装置は、論理回路に対して、階層電源システムを備える。インバータＸ１、…は、高電位側のメイン電源線Ｌ１およびサブ電源線Ｌ２、低電位側のメイン接地線Ｌ３およびサブ接地線Ｌ４から電源の供給を受ける。内部電源電圧降圧回路ＶＤＣ１ａを配置し、メイン電源線Ｌ１の電圧を通常の高電位側の動作電源電圧より高く設定する。内部電源電圧昇圧回路ＶＵＣ１ａを配置し、メイン接地線Ｌ３の電圧を通常の低電位側の動作電源電圧より低く設定する。スイッチトランジスタにより、各々の電源線をショートさせた場合、各電源線の電圧を動作電源電圧に維持することが可能となる。 （もっと読む）

【課題】電源投入時における誤動作を防止したカスコードカレントミラー回路を提供する。
【解決手段】第１，第２の電源に接続され所望の電流を生成するカレントミラー回路において，第１の電源側に並列に接続され，そのゲートが共通ノードに接続された複数の第１のトランジスタと，複数の第１のトランジスタにカスコード接続され，そのゲートにカスコードバイアス電位が供給される複数の第２のトランジスタと，カスコードバイアス電位を生成するカスコードバイアス生成回路とを有し，カスコードバイアス生成回路は，通常動作時にはカスコードバイアス電位を第１，第２の電源の間の第１の電位に制御し，電源投入時にはカスコードバイアス電位を第１の電位より第２の電源側に近い第２の電位に制御する。 （もっと読む）

【課題】選択的にネガティブワード線駆動方式を用いた半導体メモリ装置を提供してメモリ装置の安定性を確保し、かつ、パワー不足の現象などを解決することを課題とする。
【解決手段】本発明の半導体メモリ装置は、接地電圧より低い低電圧を供給する低電圧供給部と、前記低電圧又は前記接地電圧のうちの１つを選択してワード線駆動回路に供給する電圧選択部とを備えて選択的にネガティブワード線を駆動することにより前記課題を解決する。 （もっと読む）

【課題】電源配線網がいくつかの副配線網によって構成された半導体記憶装置において、内部電圧の変動を抑制する。
【解決手段】メモリバンクＢＡＮＫ０〜７に対応してそれぞれ設けられ、対応するメモリバンクがアクティブ状態である場合に活性化され、対応するメモリバンクがスタンバイ状態である場合に非活性化されるアクティブ用内部電圧発生回路ＶＤＬＡＣＴ０〜７と、４個のグループに対応してそれぞれ設けられ、常時活性化されるスタンバイ用内部電圧発生回路ＶＤＬＳＴＹ０〜３と、各グループに対応する副配線網１０１〜１０４とを備える。本発明によれば、グループごとにスタンバイ用内部電圧発生回路が設けられていることから、電源配線網が複数の副配線網によって構成されている場合であっても、スタンバイ時における電源配線網の電圧変動が生じにくい。 （もっと読む）

【課題】回路規模を増大させることなく、電圧発生回路の出力電圧を所定の時間内に所望の電圧に設定する。
【解決手段】セットアップ時においてオーバードライブ電源のオーバードライブ後の降圧時に、出力端がオーバードライブ電源との結合容量Ｃ２によって駆動されるＶＢＢ発生回路１２と、ＶＢＢ発生回路１２の出力電圧と接地電圧との間の電圧を出力するＶＮＮ発生回路１１と、ＶＮＮ発生回路１１とＶＢＢ発生回路１２の出力端間に存在する結合容量Ｃ１と、オーバードライブ後の降圧時に、ＶＮＮ発生回路１１の出力端の電位を接地電圧方向に減ずるように出力端に対して電流を供給する電流供給回路１０と、を備える。電流供給回路１０は、電流供給能力を、ＶＮＮ発生回路１１の出力における電流駆動能力に比べて低く設定し、ＶＢＢ発生回路１２の出力電圧が所定の電圧に達するまで電流供給を行い、所定の電圧に達したならば電流供給を停止する。 （もっと読む）

【課題】センスアンプ動作を高速化したＤＲＡＭを提供する。
【解決手段】ビット線ＢＬｔ，／ＢＬｔを接地電圧ＧＮＤにプリチャージするビット線プリチャージ回路ＰＣｔ，ＰＣｂを設け、ワード線ＷＬが活性化されたときビット線ＢＬｔ，／ＢＬｔ間に必ず電位差が生じるように参照ワード線ＲＷＬｏ，ＲＷＬｅ及び参照メモリセルＲＭＣを設ける。Ｎ型センスアンプＮＳＡｔのトランジスタＮ１０，Ｎ１１はソースを接地ＧＮＤに直接接続し、Ｐ型センスアンプＰＳＡのトランジスタＰ２，Ｐ３はソースを電源ＶＤＤに直接接続する。トランジスタＮ１０，Ｎ１１のゲートはビット線／ＢＬｔ，ＢＬｔに接続し、ドレインはビット線ＢＬｔ，／ＢＬｔに接続する。Ｎ型センスアンプＮＳＡｔがビット線ＢＬｔ，／ＢＬｔの電位差を増幅できるようにシフトワード線ＳＷＬ及びシフトメモリセルＳＭＣを設ける。 （もっと読む）