半導体集積回路
【課題】 ラッチアップの発生を防止し、内部回路に所望のストレスを印加する。
【解決手段】 第１電圧生成回路は、電源電圧より高い第１高レベル電圧を生成する。第２電圧生成回路は、電源電圧より高く、第１高レベル電圧より低い第２高レベル電圧を生成し、バーンイン試験時に停止する。第３電圧生成回路は、電源電圧より低い第３高レベル電圧を生成する。複数の内部回路は、第１高レベル電圧を受けて個別に動作するとともに、バーンイン試験中に動作する。電圧制御回路は、バーンイン試験時に第２高レベル電圧線を第３高レベル電圧線に接続する。寄生トランジスタは、第１高レベル電圧をベースで受け、第２高レベル電圧をエミッタで受ける。複数の内部回路の動作により第１高レベル電圧が一時的に低下するときに、第２高レベル電圧を低い値に設定することで、寄生トランジスタがオンすることを防止できる。
【解決手段】 第１電圧生成回路は、電源電圧より高い第１高レベル電圧を生成する。第２電圧生成回路は、電源電圧より高く、第１高レベル電圧より低い第２高レベル電圧を生成し、バーンイン試験時に停止する。第３電圧生成回路は、電源電圧より低い第３高レベル電圧を生成する。複数の内部回路は、第１高レベル電圧を受けて個別に動作するとともに、バーンイン試験中に動作する。電圧制御回路は、バーンイン試験時に第２高レベル電圧線を第３高レベル電圧線に接続する。寄生トランジスタは、第１高レベル電圧をベースで受け、第２高レベル電圧をエミッタで受ける。複数の内部回路の動作により第１高レベル電圧が一時的に低下するときに、第２高レベル電圧を低い値に設定することで、寄生トランジスタがオンすることを防止できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧に基づいて高レベル電圧を生成する電圧生成回路を有する半導体集積回路に関する。
【背景技術】
【０００２】
一般に、半導体集積回路内の電圧生成回路により生成される高レベル電圧の供給能力はそれほど高くない。このため、例えば、高レベル電圧が多数の内部回路で同時に使用されるバーンイン試験では、ピーク電流が増加し、高レベル電圧が一時的に低下する場合がある。これを防止するために、バーンイン試験において、内部回路に高レベル電圧を供給する前に、高レベル電圧より低い電圧を供給する手法が提案されている（例えば、特許文献１参照。）。
【０００３】
また、バーンイン試験では、通常動作と異なる電圧が半導体集積回路の内部回路に供給され、ラッチアップが発生する可能性が高くなる。半導体メモリのバーンイン試験時のラッチアップを防止するために、メモリセル領域に供給する電源電圧を周辺領域に供給される電源電圧より高く設定することが提案されている（例えば、特許文献２参照。）。
【０００４】
一方、半導体集積回路に供給される電源電圧がバーンイン試験時に高く設定される。これに伴い、電圧生成回路により生成される高レベル電圧も高くなる。バーンイン試験時に高レベル電圧が高くなりすぎることを防止するために、高レベル電圧の発生回路の能力を下げる手法が提案されている（例えば、特許文献３参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−９７８０４号公報
【特許文献２】特開２００３−２０８８００号公報
【特許文献３】特開２００３−３２３７９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
バーンイン試験時のラッチアップを防止するためには、高レベル電圧をラッチアップが発生しない電圧に設定する必要がある。一方、バーンイン試験によりトランジスタ等の内部回路に所望のストレスを印加するためには、高レベル電圧は所定の値より高く維持される必要がある。
【０００７】
本発明の目的は、半導体集積回路のバーンイン試験において、ラッチアップの発生を防止し、内部回路に所望のストレスを印加することである。
【課題を解決するための手段】
【０００８】
本発明の一形態では、半導体集積回路は、電源電圧に基づいて、電源電圧より高い第１高レベル電圧を生成する第１電圧生成回路と、電源電圧に基づいて、電源電圧より高く、第１高レベル電圧より低い第２高レベル電圧を生成するとともに、バーンイン試験時に生成動作を停止する第２電圧生成回路と、電源電圧に基づいて、電源電圧より低い第３高レベル電圧を生成する第３電圧生成回路と、第１高レベル電圧を受けて個別に動作するとともに、バーンイン試験中に動作する複数の内部回路と、バーンイン試験時に、第２高レベル電圧が供給される第２高レベル電圧線を第３高レベル電圧が供給される第３高レベル電圧線に接続する電圧制御回路と、第１高レベル電圧をベースで受け、第２高レベル電圧をエミッタで受ける寄生トランジスタとを有している。
【発明の効果】
【０００９】
半導体集積回路のバーンイン試験において、複数の内部回路が動作を開始して第１高レベル電圧が一時的に低下するときに、第２高レベル電圧を電源電圧より低い電圧に設定することで、寄生トランジスタがオンすることを防止でき、ラッチアップの発生を防止できる。この結果、寄生トランジスタのオンによる第１高レベル電圧の低下を防止でき、内部回路に所望のストレスを印加できる。
【図面の簡単な説明】
【００１０】
【図１】一実施形態における半導体集積回路の例を示している。
【図２】別の実施形態における半導体集積回路の例を示している。
【図３】図２に示した電源回路の例を示している。
【図４】図３に示した電源起動制御回路の動作の例を示している。
【図５】図３に示したスイッチ回路の例を示している。
【図６】図２に示したワードデコーダの例を示している。
【図７】図２に示したセンスアンプ領域の例を示している。
【図８】図７に示したスイッチ制御信号の生成回路の例を示している。
【図９】図８に示した生成回路のトランジスタ構造の例を示している。
【図１０】図８に示した生成回路の寄生トランジスタ構造を示している。
【図１１】図２に示した半導体集積回路内の電圧の例を示している。
【図１２】図２に示した半導体集積回路をバーンイン試験するテストシステムの例を示している。
【図１３】図２に示した半導体集積回路のバーンイン試験動作の例を示している。
【発明を実施するための形態】
【００１１】
以下、実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｚ”の付いている信号は、正論理を示している。先頭に”／”または末尾に”Ｘ”の付いている信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。
【００１２】
図１は、一実施形態における半導体集積回路ＳＥＭの例を示している。半導体集積回路ＳＥＭは、第１電圧生成回路ＶＰＰＧＥＮ、第２電圧生成回路ＶＯＯＧＥＮ、第３電圧生成回路ＶＡＲＹＧＥＮ、複数の内部回路ＩＮＣ、電圧制御回路ＶＣＮＴおよび寄生トランジスタＰＴＲを有している。第１電圧生成回路ＶＰＰＧＥＮは、電源電圧ＶＤＤに基づいて、電源電圧ＶＤＤより高い第１高レベル電圧ＶＰＰを生成する。第２電圧生成回路ＶＯＯＧＥＮは、電源電圧ＶＤＤに基づいて、電源電圧ＶＤＤより高く、第１高レベル電圧ＶＰＰより低い第２高レベル電圧ＶＯＯを生成する。第２電圧生成回路ＶＯＯＧＥＮは、バーンイン試験時に生成動作を停止する。第３電圧生成回路ＶＡＲＹＧＥＮは、電源電圧ＶＤＤに基づいて、電源電圧ＶＤＤより低い第３高レベル電圧ＶＡＲＹを生成する。
【００１３】
内部回路ＩＮＣは、第１高レベル電圧ＶＰＰを受けて個別に動作するとともに、バーンイン試験中に同時に動作する。電圧制御回路ＶＣＮＴは、バーンイン試験時に、第２高レベル電圧ＶＯＯが供給される第２高レベル電圧線ＶＯＯを第３高レベル電圧ＶＡＲＹが供給される第３高レベル電圧線ＶＡＲＹに接続する。寄生トランジスタＰＴＲは、第１高レベル電圧ＶＰＰをベースで受け、第２高レベル電圧ＶＯＯをエミッタで受けている。
【００１４】
バーンイン試験時に、内部回路ＩＮＣが同時に動作を開始することで、第１高レベル電圧ＶＰＰは一時的に低下する。第２電圧生成回路ＶＯＯＧＥＮは、バーンイン試験中に動作を停止する。第２高レベル電圧線ＶＯＯは、バーンイン試験中に電圧制御回路ＶＣＮＴにより第３高レベル電圧線ＶＡＲＹに接続される。これにより、第２高レベル電圧ＶＯＯは、第３高レベル電圧ＶＡＲＹまで低下する。寄生トランジスタＰＴＲのベースに供給される第１高レベル電圧ＶＰＰが一時的に低下するバーンイン試験時に、寄生トランジスタＰＴＲのエミッタに供給される第２高レベル電圧ＶＯＯを下げることで、寄生トランジスタＰＴＲがオンすることを防止できる。これにより、ラッチアップの発生を防止でき、第１高レベル電圧ＶＰＰが低下することを防止できる。この結果、内部回路ＩＮＣに所望のストレスを印加でき、バーンイン試験を確実に実施できる。
【００１５】
図２は、別の実施形態における半導体集積回路ＳＥＭの例を示している。例えば、半導体集積回路ＳＥＭは、シリコン基板上にＣＭＯＳプロセスを使用して形成されたＤＲＡＭである。半導体集積回路ＳＥＭは、クロックバッファ１０、アドレスバッファ１２、パワーダウン制御回路１４、モードレジスタ１６、コマンドデコーダ１８、データ入出力回路２０、バーンイン制御回路２２、電源回路２４、メモリコア制御回路２６、データ入出力回路２８およびメモリコア３０を有している。
【００１６】
半導体集積回路ＳＥＭは、クロック信号ＣＬＫに同期して動作するが、クロック信号ＣＬＫに非同期で動作してもよい。半導体集積回路ＳＥＭは、システムＬＳＩ等に搭載されるマクロ（ＩＰ）として設計されてもよく、パッケージに封入された半導体デバイスとして設計されてもよい。半導体集積回路ＳＥＭは、セルフリフレッシュモード中にリフレッシュ動作を自動的に実行するためのリフレッシュタイマ、リフレッシュアドレスカウンタ等を有している。本発明は、メモリセルのリフレッシュ動作の制御には関係しないため、リフレッシュ動作に関係する回路および動作の詳細は記載しない。
【００１７】
クロックバッファ１０は、クロック端子を介してクロック信号ＣＬＫを受け、内部クロック信号ＩＣＬＫを出力する。内部クロック信号ＩＣＬＫは、クロックに同期して動作する回路に供給される。アドレスバッファ１２は、アドレス端子を介してアドレス信号ＡＤを受け、受けたアドレス信号をロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡとして出力する。ロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡは、アドレス端子ＡＤに同時に供給されてもよく、時分割で供給されてもよい。
【００１８】
パワーダウン制御回路１４は、チップイネーブル信号ＣＥ２が低レベルの間、半導体集積回路ＳＥＭを低消費電力モードに移行させる。特に限定されないが、低消費電力モードは、パワーダウンモードとセルフリフレッシュモードを含む。パワーダウンモードでは、半導体集積回路ＳＥＭの消費電力を大幅に下げるために、電源回路２４による電圧ＶＰＰ、ＶＯＯ、ＶＡＲＹ、ＶＰＥＲＩの生成が停止される。メモリセルＭＣに保持されているデータは失われる。セルフリフレッシュモードでは、電源回路２４は動作し、メモリセルＭＣのデータを保持するために、セルフリフレッシュ動作のみが周期的に実行される。
【００１９】
例えば、パワーダウン制御回路１４は、パワーダウン信号ＰＤＺが高レベルのときに、チップイネーブル信号ＣＥの低レベルへの変化に応答して通常動作モードからパワーダウンモードに移行するために、ローパワー信号ＵＬＰＺを活性化する。パワーダウン制御回路１４は、パワーダウン信号ＰＤＺが低レベルのときに、チップイネーブル信号ＣＥの低レベルへの変化に応答して通常動作モードからセルフリフレッシュモードに移行するために、セルフリフレッシュ動作を実行するための回路を起動する。セルフリフレッシュモードでは、パワーダウン制御回路１４は、ローパワー信号ＵＬＰＺは非活性化状態に保持する。
【００２０】
モードレジスタ１６は、例えば、モードレジスタ設定コマンド信号ＭＲＳとともに供給されるアドレス信号ＡＤに応じて設定される。モードレジスタ１６により、パワーダウン信号ＰＤＺの他に、バースト長やリードレイテンシなどの動作仕様が変更される。
【００２１】
コマンドデコーダ１８は、コマンド端子を介してコマンド信号ＣＭＤを受け、受けた信号を解読し、メモリコア３０を動作させるための内部コマンド信号ＩＣＭＤや、バーンイン試験を制御する内部コマンド信号を出力する。特に限定されないが、コマンド信号ＣＭＤは、チップイネーブル信号／ＣＥ１、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥを含む。なお、ロウアドレスストローブ信号／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳを、コマンド信号ＣＭＤに含めてもよい。また、コマンドデコーダは、コマンド信号ＣＭＤがモードレジスタ１６の設定コマンドを示すときに、モードレジスタ設定コマンド信号ＭＲＳを内部コマンド信号として出力する。コマンドデコーダ１８は、コマンド信号ＣＭＤがバーンイン試験を示すときに、バーンイン信号ＢＩＺを内部コマンド信号として出力する。コマンドデコーダ１８は、コマンド信号ＣＭＤが試験モードを示すときに、試験信号ＴＥＳＺを内部コマンド信号として出力する。
【００２２】
データ入出力バッファ２０は、読み出し動作時に、メモリコア３０からデータバスＤＢを介して転送される読み出しデータをデータ端子ＤＱに出力する。データ入出力バッファ２０は、書き込み動作時に、データ端子ＤＱを介して供給される書き込みデータを受信し、受信したデータをデータバスＤＢを介してメモリコア３０に転送する。
【００２３】
バーンイン制御回路２２は、バーンイン信号ＢＩＺが高レベルに活性化されているときに、アドレス信号ＡＤ（試験コード）に応じてバーンイン信号ＷＢＩＺ、電源選択信号ＣＯＮＺおよび全ワード線選択信号ＷＬＡＬＬＺを出力する。バーンイン信号ＷＢＩＺ、電源選択信号ＣＯＮＺおよび全ワード線選択信号ＷＬＡＬＬＺは、バーンイン試験時の内部回路の動作を制御するバーンイン制御信号である。なお、バーンイン信号ＷＢＩＺ、電源選択信号ＣＯＮＺおよび全ワード線選択信号ＷＬＡＬＬＺは、コマンド信号ＣＭＤおよびアドレス信号ＡＤに応じてコマンドデコーダ１８により生成されてもよい。また、バーンイン信号ＷＢＩＺ、電源選択信号ＣＯＮＺおよび全ワード線選択信号ＷＬＡＬＬＺは、モードレジスタ設定コマンド信号ＭＲＳに応じてモードレジスタ１６により生成されてもよい。
【００２４】
電源回路２４は、外部電源電圧ＶＤＤおよび接地電圧ＶＳＳを用いて、第１高レベル電圧ＶＰＰ、第２高レベル電圧ＶＯＯ、内部電圧ＶＡＲＹ、ＶＩＩ、ＶＰＲＥＩ、ワード線ＷＬのリセット電圧ＶＮＮおよびｐＭＯＳトランジスタの基板電圧ＶＢＢを生成する。第１高レベル電圧ＶＰＰおよび第２高レベル電圧ＶＯＯは、電源電圧ＶＤＤより高い。内部電圧ＶＡＲＹ、ＶＩＩは、電源電圧ＶＤＤより低い。内部電圧ＶＰＥＲＩは、電源電圧ＶＤＤと同じ値である。リセット電圧ＶＮＮおよび基板電圧ＶＢＢは負電圧である。
【００２５】
例えば、第１高レベル電圧ＶＰＰは、ワード線ＷＬの高レベル電圧に使用される。例えば、第２高レベル電圧ＶＯＯは、オン抵抗を下げたいトランジスタのゲート電圧に使用される。例えば、内部電圧ＶＡＲＹは、メモリコア３０の電源電圧に使用される。例えば、内部電圧ＶＰＥＲＩは、外部端子に接続される回路の電源電圧に使用される。例えば、内部電圧ＶＩＩは、メモリコア３０と外部端子に接続される回路を除く周辺回路の電源電圧に使用される。バーンイン試験時の電源回路２４の動作は、図３で説明する。
【００２６】
メモリコア制御回路２６は、内部コマンド信号ＩＣＭＤ（読み出しコマンド、書き込みコマンドおよびリフレッシュコマンド）に応じて、メモリコア３０の動作を制御する制御信号ＣＮＴを出力する。メモリコア制御回路２６は、モードレジスタ１６からのバースト長情報、リードレイテンシ情報に応じて制御信号ＣＮＴを生成する。
【００２７】
データ制御回路２８は、例えば、読み出し動作時に動作する並列直列変換回路および書き込み動作時に動作する直列並列変換回路を有している。並列直列変換回路は、メモリコア３０から出力される並列の読み出しデータを直列データに変換し、データバスＤＢに順次に出力する。直列並列変換回路は、データバスＤＢに順次に供給される直列の書き込みデータを並列データに変換し、メモリコア３０に出力する。
【００２８】
メモリコア３０は、メモリセルアレイＡＲＹ、ワードデコーダＷＤＥＣ、プリチャージ回路ＰＲＥ、センスアンプＳＡ、コラムスイッチＣＳＷ、コラムデコーダＣＤＥＣ、リードアンプＲＡおよびライトアンプＷＡを有している。プリチャージ回路ＰＲＥ、センスアンプＳＡおよびコラムスイッチＣＳＷは、センスアンプ領域ＳＡＡに形成される。
【００２９】
メモリセルアレイＡＲＹは、マトリックス状に配置された複数のダイナミックメモリセルＭＣと、図の横方向に並ぶメモリセルＭＣの列に接続された複数のワード線ＷＬと、図の縦方向に並ぶメモリセルＭＣの列に接続された複数のビット線対ＢＬ、／ＢＬとを有している。メモリセルＭＣは、データを電荷として保持するためのキャパシタと、このキャパシタの一端である記憶ノードをビット線ＢＬ（または／ＢＬ）に接続するためのトランスファトランジスタとを有している。例えば、トランスファトランジスタは、キャパシタの他端は、基準電圧線に接続されている。基準電圧線に供給される基準電圧は、例えば、プリチャージ電圧と同じである。なお、メモリセルアレイＡＲＹは、図７に示すように、複数のロウブロックＲＢＬＫ０−１を有している。読み出し動作、書き込み動作およびリフレッシュ動作では、ロウブロックＲＢＬＫ０−１のいずれかが動作する。
【００３０】
ワードデコーダＷＤＥＣは、ロウアドレス信号ＲＡをデコードし、ワード線ＷＬを選択するためのロウデコード信号を生成する。ワードデコーダＷＤＥＣの例は、図６に示す。プリチャージ回路ＰＲＥは、動作していないセンスアンプＳＡに接続されたビット線対ＢＬ、／ＢＬをプリチャージ電圧に設定する。センスアンプＳＡは、メモリセルアレイＡＲＹのアクティブ期間およびリフレッシュ動作期間に動作し、ビット線ＢＬ、／ＢＬの電圧差を増幅する。
【００３１】
コラムデコーダＣＤＥＣは、読み出し動作および書き込み動作においてアクセスされるメモリセルＭＣに接続されたビット線対ＢＬ、／ＢＬを選択するために、コラムアドレス信号ＣＡをデコードする。コラムスイッチＣＳＷは、コラムデコーダＣＤＥＣからのデコード信号であるコラム選択信号ＣＬ（図７）に応じて、ビット線対ＢＬ、／ＢＬをデータ線ＤＴ、／ＤＴを介してリードアンプＲＡまたはライトアンプＷＡに接続する。
【００３２】
リードアンプＲＡは、読み出しアクセス動作時に、コラムスイッチＣＳＷを介して出力される相補の読み出しデータを増幅する。ライトアンプＷＡは、書き込みアクセス動作時に、データバスＤＢを介して供給される相補の書き込みデータを増幅し、ビット線対ＢＬ、／ＢＬに供給する。
【００３３】
図３は、図２に示した電源回路２４の例を示している。電源回路２４は、電源起動制御回路ＰＯＮＣＮＴ、電圧制御回路ＶＣＮＴおよび電圧生成回路ＶＧＥＮを有している。
【００３４】
電源起動制御回路ＰＯＮＣＮＴは、電源起動時に電源電圧ＶＤＤが供給されたときと、ローパワー信号ＵＬＰＺが非活性化されたときに、スタータ信号ＳＴＴ０Ｚを所定の期間高レベルに活性化する。リセットや初期化が必要な回路は、スタータ信号ＳＴＴ０Ｚの活性化中にリセットまたは初期化される。電源起動制御回路ＰＯＮＣＮＴの動作の例は図４に示す。
【００３５】
電圧制御回路ＶＣＮＴは、スイッチ回路ＳＷ１−２を有している。スイッチ回路ＳＷ１は、高レベルのバーンイン信号ＷＢＩＺおよび低レベルの電源選択信号ＣＯＮＺを受けている間、または高レベルの試験信号ＴＥＳＺを受けている間、第２高レベル電圧線ＶＯＯを内部電圧線ＶＰＥＲＩに接続する。スイッチ回路ＳＷ２は、高レベルのバーンイン信号ＷＢＩＺおよび高レベルの電源選択信号ＣＯＮＺを受けている間、第２高レベル電圧線ＶＯＯを内部電圧線ＶＰＥＲＩに接続する。スイッチ回路ＳＷ１−２の例は、図５に示す。
【００３６】
電圧生成回路ＶＧＥＮは、第１高レベル電圧ＶＰＰ、第２高レベル電圧ＶＯＯ、内部電圧ＶＡＲＹ、ＶＩＩ、ＶＰＲＥＩ、負電圧ＶＮＮおよび基板電圧ＶＢＢを生成する電圧生成器ＶＰＰＧＥＮ、ＶＯＯＧＥＮ、ＶＡＲＹＧＥＮ、ＶＩＩＧＥＮ、ＶＰＥＲＩＧＥＮ、ＶＮＮＧＥＮ、ＶＢＢＧＥＮを有している。なお、電圧生成回路ＶＧＥＮは、メモリセルＭＣの基準電圧およびビット線ＢＬ、／ＢＬのプリチャージ電圧を生成する電圧生成回路も有している。
電圧生成器ＶＯＯＧＥＮは、高レベルのバーンイン信号ＷＢＩＺを受けている間、第２高レベル電圧ＶＯＯの生成を停止する。電圧生成器ＶＰＰＧＥＮ、ＶＯＯＧＥＮ、ＶＡＲＹＧＥＮ、ＶＩＩＧＥＮ、ＶＰＥＲＩＧＥＮ、ＶＮＮＧＥＮは、パワーダウンモード中、電圧の生成動作を停止する。この際、内部電圧線ＶＰＥＲＩは、外部電源線ＶＤＤに接続される。さらに必要に応じて、正の電圧線ＶＰＰ、ＶＯＯ、ＶＡＲＹ、ＶＩＩの少なくともいずれかを、外部電源線ＶＤＤに接続してもよい。また、負の電圧線ＶＮＮ、ＶＢＢを、接地線ＶＳＳに接続してもよい。
【００３７】
図４は、図３に示した電源起動制御回路ＰＯＮＣＮＴの動作の例を示している。まず、半導体集積回路ＳＥＭに電源電圧ＶＤＤの供給が開始される（ＰＯＮ；図４（ａ））。スタータ信号ＳＴＴ０Ｚの電圧は、電源電圧ＶＤＤに追従して上昇する（図４（ｂ））。電源起動制御回路ＰＯＮＣＮＴは、内部回路をリセット可能な所定の電圧までスタータ信号ＳＴＴ０Ｚを上昇した後、スタータ信号ＳＴＴ０Ｚを低レベルに変化する（図４（ｃ））。電源電圧ＶＤＤが供給された後、半導体集積回路ＳＥＭは、通常動作モードＮＲＭに設定される。
【００３８】
次に、モードレジスタ設定コマンドＭＲＳとともにパワーダウンモードのエントリコマンドＰＤＥＮＴが供給される（図４（ｄ））。これにより、ローパワー信号ＵＬＰＺが活性化され、半導体集積回路ＳＥＭは、パワーダウンモードＰＤＭに移行する（図４（ｅ））。次に、モードレジスタ設定コマンドＭＲＳとともにパワーダウンモードのエクジットコマンドＰＤＥＸＴが供給される（図４（ｆ））。これにより、ローパワー信号ＵＬＰＺが非活性化され、半導体集積回路ＳＥＭは、通常動作モードＮＲＭに移行する（図４（ｇ））。通常動作モードＮＲＭに移行するとき、電源起動制御回路ＰＯＮＣＮＴは、スタータ信号ＳＴＴ０Ｚを所定の期間活性化する（図４（ｈ））。これにより、パワーダウンモードＰＤＭ中に内部電圧が供給されていなかった内部回路がリセットされ、内部回路は正常な状態に初期化される。
【００３９】
なお、電源起動制御回路ＰＯＮＣＮＴの動作とは関係しないが、半導体集積回路ＳＥＭを試験するテストシステムＴＳＹＳ（図１２）が、バーンイン試験のエントリを示すコマンド信号ＣＭＤ（バーンインコマンドＢＩ）を半導体集積回路ＳＥＭに供給する（図４（ｉ））。このとき、半導体集積回路ＳＥＭはバーンイン試験モードＢＩＭに移行する。テストシステムＴＳＹＳは、通常動作モードＮＲＭ時より高い電源電圧ＶＤＤを半導体集積回路ＳＥＭに供給する（図４（ｊ））。
【００４０】
図５は、図３に示したスイッチ回路ＳＷ１−２の例を示している。スイッチ回路ＳＷ１は、レベルシフタＬＳＦＴおよびｐＭＯＳトランジスタＰＭ１を有している。スイッチ回路ＳＷ２は、レベルシフタＬＳＦＴおよびｐＭＯＳトランジスタＰＭ２を有している。各レベルシフタＬＳＦＴは、入力端子で受ける高レベルＶＩＩを高レベルＶＰＰに変換する。レベルシフタＬＳＦＴにより、ｐＭＯＳトランジスタＰＭ１−２の高レベルのゲート電圧は、ソース電圧またはドレイン電圧より常に高くなる。これにより、各ｐＭＯＳトランジスタＰＭ１−２は、ゲートで高レベルを受けているときに確実にオフする。
【００４１】
スイッチ回路ＳＷ１は、高レベルのバーンイン信号ＷＢＩＺおよび低レベルの電源選択信号ＣＯＮＺを受けているとき、または高レベルの試験信号ＴＥＳＺを受けているときに、ｐＭＯＳトランジスタＰＭ１のゲートを低レベルに設定する。これにより、ｐＭＯＳトランジスタＰＭ１はオンし、内部電圧ＶＰＥＲＩを第２高レベル電圧線ＶＯＯに出力する。
【００４２】
スイッチ回路ＳＷ２は、高レベルのバーンイン信号ＷＢＩＺおよび高レベルの電源選択信号ＣＯＮＺを受けているときに、ｐＭＯＳトランジスタＰＭ２のゲートを低レベルに設定する。これにより、ｐＭＯＳトランジスタＰＭ２はオンし、内部電圧ＶＡＲＹを第２高レベル電圧線ＶＯＯに出力する。
【００４３】
図６は、図２に示したワードデコーダＷＤＥＣの例を示している。ワードデコーダＷＤＥＣは、プリデコーダＰＤＥＣ１−２、オア回路ＯＲ、サブワードドライバＳＷＤＲＶ、メインワードデコーダＭＷＤＥＣおよびサブワードデコーダＳＷＤＥＣを有している。
【００４４】
プリデコーダＰＤＥＣ１は、下位のロウアドレス信号ＲＡ１−０に応じて、サブワードドライバＳＷＤＲＶに出力するサブワード信号ＳＷＬＺ（ＳＷＬ０−３Ｚのいずれか）を活性化する。プリデコーダＰＤＥＣ２は、上位のロウアドレス信号ＲＡ７−２に応じて、メインワードデコーダＭＷＤＥＣに出力するメインワード信号ＭＷＬＺ（ＭＷＬ０−６３Ｚのいずれか）を活性化する。なお、この例では、２５６本のワード線ＷＬ０−２５５を選択するためのワードデコーダＷＤＥＣを記載している。このため、８本のロウアドレス信号ＲＡ７−０を用いている。しかし、ワード線ＷＬの本数およびロウアドレスＲＡのビット数は、これに限定されるものではない。
【００４５】
オア回路ＯＲを介して高レベルのサブワード信号ＳＷＬＺ（例えば、ＳＷＬ０Ｚ）受けるサブワードドライバＳＷＤＲＶは、高レベルのワードドライブ信号ＷＬＤＶ（例えば、ＷＬＤＶ０）および低レベルのワードリセット信号ＷＬＲＳＴＺ（例えば、ＷＬＲＳＴ０Ｚ）を出力する。オア回路ＯＲを介して低レベルのサブワード信号ＳＷＬＺ（例えば、ＳＷＬ１−３Ｚ）受けるサブワードドライバＳＷＤＲＶは、低レベルのワードドライブ信号ＷＬＤＶ（例えば、ＷＬＤＶ１−３）および高レベルのワードリセット信号ＷＬＲＳＴＺ（例えば、ＷＬＲＳＴ１−３Ｚ）を出力する。各ワードドライブ信号ＷＬＤＶおよび各ワードリセット信号ＷＬＲＳＴＺは、６３個のサブワードデコーダＳＷＤＥＣに共通に接続されている。
【００４６】
オア回路ＯＲを介して高レベルのメインワード信号ＭＷＬＺ（例えば、ＭＷＬ０Ｚ）を受けるメインワードデコーダＭＷＤＥＣは、低レベルのメインワード信号ＭＷＬＸ（例えば、ＭＷＬ０Ｘ）を出力する。オア回路ＯＲを介して低レベルのメインワード信号ＭＷＬＺ（例えば、ＭＷＬ１−６２Ｚ）を受けるメインワードデコーダＭＷＤＥＣは、高レベルのメインワード信号ＭＷＬＸ（例えば、ＭＷＬ１−６２Ｘ）を出力する。各メインワード信号ＭＷＬＸは、４個のサブワードデコーダＳＷＤＥＣに共通に接続されている。
【００４７】
サブワードデコーダＳＷＤＥＣは、ワード線ＷＬ毎に形成されている。サブワードデコーダＳＷＤＥＣは、ワードドライブ信号ＷＬＤＶと負電圧線ＶＮＮの間に直列に接続されたｐＭＯＳトランジスタＰＭ３およびｎＭＯＳトランジスタＮＭ３と、ワード線ＷＬと負電圧線ＶＮＮの間に直列に接続されたｎＭＯＳトランジスタＮＭ４とを有している。トランジスタＰＭ３は、ワード線ＷＬを高レベルＶＰＰに駆動するために設けられる。トランジスタＮＭ３、ＮＭ４は、ワード線ＷＬをリセットレベルＶＮＮに設定するために設けられる。
【００４８】
これにより、通常動作モード中およびセルフリフレッシュモード中、ロウアドレス信号ＲＡ７−０に応じて活性化されたサブワード信号ＳＷＬＺおよびメインワード信号ＭＷＬＺに対応する１本のワード線ＷＬが高レベルＶＰＰに活性化される。なお、バーンイン試験モード中、全ワード線選択信号ＷＬＡＬＬＺが高レベルに活性化されることで、全てのワード線ＷＬ０−２５５が高レベルＶＰＰに活性化される。
【００４９】
図７は、図２に示したセンスアンプ領域ＳＡＡの例を示している。例えば、図は、１つのデータ端子ＤＱに対応するセンスアンプ領域ＳＡＡの一部を示している。メモリＭＥＭが１６ビットのデータ端子ＤＱを有するとき、データ端子ＤＱ毎に図７の回路が形成される。メモリブロックＲＢＬＫ０−１は、図２に示したメモリセルアレイＡＲＹ内に形成され、１つのセンスアンプ領域ＳＡＡを共有する。
【００５０】
プリチャージ制御信号線ＢＲＳ０（またはＢＲＳ１）は、メモリブロックＲＢＬＫ０（またはＲＢＬＫ１）に対応するプリチャージ回路ＰＲＥに共通に接続される。プリチャージ制御信号線ＢＲＳ０−１のレベルは、プリチャージ制御信号ＢＲＳＺに同期して変化する。スイッチ制御信号線ＢＴ０（またはＢＴ１）は、メモリブロックＲＢＬＫ０（またはＲＢＬＫ１）に対応する接続スイッチＢＴに共通に接続される。接続スイッチＢＴは、ｎＭＯＳトランジスタを有し、ビット線ＢＬ（／ＢＬ）とセンスアンプＳＡのビット線ＳＢＬ（／ＳＢＬ）とを接続する。
【００５１】
具体的には、メモリブロックＲＢＬＫ０がアクセスされるとき、スイッチ制御信号ＢＴ０が高レベルに設定され、スイッチ制御信号ＢＴ１が低レベルに設定される。これにより、メモリブロックＲＢＬＫ０側の接続スイッチＢＴはオンし、メモリブロックＲＢＬＫ１側の接続スイッチＢＴはオフする。メモリブロックＲＢＬＫ１がアクセスされるとき、スイッチ制御信号ＢＴ１が高レベルに設定され、スイッチ制御信号ＢＴ０が低レベルに設定される。これにより、メモリブロックＲＢＬＫ１側の接続スイッチＢＴはオンし、メモリブロックＲＢＬＫ０側の接続スイッチＢＴはオフする。例えば、スイッチ制御信号ＢＴ０−１の高レベルは、ビット線ＢＬ、／ＢＬの高レベル電圧（ＶＡＲＹ）より高い電圧（ＶＯＯ）に設定される。これにより、ビット線ＢＬ、／ＢＬの高レベル電圧を、接続スイッチＢＴ０（またはＢＴ１）を介してセンスアンプＳＡに確実に伝達できる。
【００５２】
センスアンプ活性化信号線ＰＳＡ、ＮＳＡは、センスアンプ領域ＳＡＡのセンスアンプＳＡに共通に接続される。センスアンプ活性化信号線ＰＳＡ、ＮＳＡのレベルは、メモリコア制御回路２６により生成されるセンスアンプ制御信号に同期して変化する。コラムスイッチ信号線ＣＬ（ＣＬ０−２）は、コラムスイッチＣＳＷにそれぞれ接続される。コラムスイッチ信号線ＣＬは、コラムアドレスＣＡに応じて選択され、コラムスイッチ信号線ＣＬのレベルは、メモリコア制御回路２６により生成されるコラム制御信号に同期して変化する。
【００５３】
図８は、図７に示したスイッチ制御信号ＢＴの生成回路ＢＴＧＥＮの例を示している。生成回路ＢＴＧＥＮは、ソースで第２高レベル電圧ＶＯＯを受け、基板で第１高レベル電圧ＶＰＰを受けるｐＭＯＳトランジスタＰＭ５と、ソースで接地電圧ＶＳＳを受け、基板で基板電圧ＶＢＢを受けるｎＭＯＳトランジスタＮＭ５とを有している。トランジスタＰＭ５、ＮＭ５は、ゲートで入力信号を受け、ドレインからスイッチ制御信号線ＢＴ０（またはＢＴ１）を出力する。
【００５４】
なお、半導体集積回路ＳＥＭは、図８に示した生成回路ＢＴＧＥＮと同じ構造を有する論理回路を有していてもよい。論理回路は、ソースで第２高レベル電圧ＶＯＯを受け、基板で第１高レベル電圧ＶＰＰを受けるｐＭＯＳトランジスタと、ソースで接地電圧ＶＳＳを受け、基板で基板電圧ＶＢＢを受けるｎＭＯＳトランジスタとを有している。これ等ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタは、共通のｎ型ウエル領域内に形成される。
【００５５】
図９は、図８に示した生成回路ＢＴＧＥＮのトランジスタ構造の例を示している。なお、図８で説明した論理回路のトランジスタ構造も、図９と同じである。例えば、ｐＭＯＳトランジスタＰＭ５は、ｎ型ウエル領域ＮＷ内に形成されている。ｎＭＯＳトランジスタＮＭ５は、ｎ型ウエル領域ＮＷ内に形成されたｐ型ウエル領域ＰＷ内に形成されている。ｎ型ウエル領域ＮＷは、濃度の低いｎ型拡散層Ｎ−により形成されている。ｐ型ウエル領域ＰＷは、濃度の低いｐ型拡散層Ｐ−により形成されている。
【００５６】
ｐＭＯＳトランジスタＰＭ５のソース（ＶＯＯ）およびドレイン（ＢＴ０またはＢＴ１）は、濃度の高いｐ型拡散層Ｐ＋により形成されている。ｐＭＯＳトランジスタＰＭ５において、ｎ型ウエル領域ＮＷ用の基板電圧（ＶＰＰ）は、濃度の高いｎ型拡散層Ｎ＋を介して供給される。ｎＭＯＳトランジスタＮＭ５のソース（ＶＳＳ）およびドレイン（ＢＴ０またはＢＴ１）は、濃度の高いｎ型拡散層Ｎ＋により形成されている。ｎＭＯＳトランジスタＮＭ５において、ｐ型ウエル領域ＰＷ用の基板電圧（ＶＢＢ）は、濃度の高いｐ型拡散層Ｐ＋を介して供給される。
【００５７】
図１０は、図８に示した生成回路ＢＴＧＥＮの寄生トランジスタ構造を示している。図９に示したトランジスタ構造では、ｐＭＯＳトランジスタＰＭ５のソース（Ｐ＋）がエミッタとなり、ｐＭＯＳトランジスタＰＭ５の電圧ＶＰＰの供給部（Ｎ＋）がベースとなり、ｐ型ウエル領域ＰＷ（Ｐ−）がコレクタとなる寄生トランジスタＰＴＲが形成される。また、ｎＭＯＳトランジスタＮＭ５のソース（Ｎ＋）がエミッタとなり、ｎＭＯＳトランジスタＮＭ５の電圧ＶＢＢの供給部（Ｐ＋）がベースとなり、ｎ型ウエル領域ＮＷ（Ｎ−）がコレクタとなる寄生トランジスタＮＴＲが形成される。また、ｎ型ウエル領域ＮＷは、抵抗成分ＲＰＷを有する。
【００５８】
例えば、バーンイン試験モード中に、全ワード線選択信号ＷＬＡＬＬＺが高レベルに活性化されたとき、全てのワード線ＷＬが負電圧ＶＮＮから第１高レベル電圧ＶＰＰに変化する。このとき、第１高レベル電圧ＶＰＰが第２高レベル電圧ＶＯＯより低くなると、寄生トランジスタＰＴＲはオンする。第２高レベル電圧線ＶＯＯから寄生トランジスタＮＴＲのベースに電流が流れることで、寄生トランジスタＮＴＲはオンする。これにより、寄生トランジスタＰＴＲ、ＮＴＲから形成されるサイリスタがオンする。すなわち、ラッチアップが発生する。ラッチアップが発生すると、ｎ型ウエル領域ＮＷの基板電圧である第１高レベル電圧線ＶＰＰから接地線ＶＳＳに電荷が流れ、第１高レベル電圧ＶＰＰは低下する。
【００５９】
図１１は、図２に示した半導体集積回路ＳＥＭ内の電圧の例を示している。通常動作モードＮＲＭ中及びセルフリフレッシュモードモードＳＬＦＭ中、電圧ＶＤＤ、ＶＯＯ、ＶＰＰ、ＶＡＲＹ、ＶＩＩ、ＶＰＥＲＩ、ＶＮＮ、ＶＢＢは、それぞれ１．８Ｖ、２．１Ｖ、２．７Ｖ、１．２Ｖ、１．２Ｖ、１．８Ｖ、−０．３Ｖ、−０．３Ｖに設定される。パワーダウンモードＰＤＭ中、電圧ＶＤＤ、ＶＯＯ、ＶＰＰ、ＶＡＲＹ、ＶＩＩ、ＶＰＥＲＩ、ＶＮＮ、ＶＢＢは、それぞれ１．８Ｖ、０Ｖ、０Ｖ、０Ｖ、０Ｖ、１．８Ｖ、０Ｖ、−０．３Ｖに設定される。電圧ＶＰＥＲＩは、電圧線ＶＰＥＲＩを外部電源線ＶＤＤに接続することにより１．８Ｖに設定される。
【００６０】
バーンイン試験モードＢＩＭ中、電圧ＶＤＤ、ＶＯＯ、ＶＰＰ、ＶＡＲＹ、ＶＩＩ、ＶＰＥＲＩ、ＶＮＮ、ＶＢＢは、それぞれ３．１Ｖ、３．１Ｖ（２．４Ｖ）、５．０Ｖ、２．４Ｖ、２．４Ｖ、３．１Ｖ、−０．５Ｖ、−０．５Ｖに設定される。外部電源電圧ＶＤＤは、半導体集積回路ＳＥＭを試験するテストシステムＴＳＹＳから供給される。電圧ＶＯＯは、電圧線ＶＯＯを電圧線ＶＰＥＲＩまたは電圧ＶＡＲＹに接続することで設定される。電圧ＶＰＰ、ＶＡＲＹ、ＶＩＩ、ＶＰＥＲＩ、ＶＮＮ、ＶＢＢは、電圧生成回路ＶＧＥＮが電源電圧ＶＤＤに応じて生成する。
【００６１】
図１２は、図２に示した半導体集積回路ＳＥＭをバーンイン試験するテストシステムＴＳＹＳの例を示している。例えば、図１２に示したテストシステムＴＳＹＳは、ウエハＷＡＦ状態の半導体集積回路ＳＥＭをバーンイン試験するために恒温槽ＴＣを有している。これにより、テストシステムＴＳＹＳは、いわゆるウエハバーンイン試験を実施する。なお、テストシステムＴＳＹＳは、ウエハＷＡＦから切り出され、パッケージに収納された半導体集積回路ＳＥＭのバーンイン試験を実施してもよい。この場合、半導体集積回路ＳＥＭが搭載されたバーンイン基板が恒温槽ＴＣに配置される。
【００６２】
この例では、ウエハＷＡＦ上で互いに隣接する４つの半導体集積回路ＳＥＭが同時にバーンイン試験される。すなわち、４つの半導体集積回路ＳＥＭが、テスタＴＥＳＴに同時に接続される。ここで、半導体集積回路ＳＥＭに供給される共通の信号ＣＬＫ、ＣＥ２、ＣＭＤ、ＡＤは、テスタＴＥＳＴ内の共通のドライバを使用して生成される。パス／フェイル判定のために半導体集積回路ＳＥＭ毎に必要なデータ信号ＤＱ（ＤＱＡ、ＤＱＢ、ＤＱＣ、ＤＱＤ）は、テスタＴＥＳＴ内の個別のドライバおよびコンパレータを使用して生成され、判定される。
【００６３】
半導体集積回路ＳＥＭは、例えば、プローブカードのプローブＰＲＢを介してテスタＴＥＳＴに接続される。テスタＴＥＳＴに一度に接続する半導体集積回路ＳＥＭの数は、テスタＴＥＳＴの端子数（チャネル数）と半導体集積回路ＳＥＭの端子数に依存する。
【００６４】
図１３は、図２に示した半導体集積回路ＳＥＭのバーンイン試験動作の例を示している。先ず、テスタＴＥＳＴは、通常の電源電圧ＶＤＤ（例えば、１．８Ｖ）を半導体集積回路ＳＥＭに供給し、バーンインコマンドＢＩをおよび所定の試験コード（アドレス信号ＡＤ）を半導体集積回路ＳＥＭに出力する（図１３（ａ））。このとき、半導体集積回路ＳＥＭは、高温状態の恒温槽ＴＣ内に配置されている。図２に示したバーンイン制御回路２２は、コマンドデコーダ１８からのバーンイン信号ＢＩＺおよび試験コードに応答して、バーンイン信号ＷＢＩＺを高レベルに設定する（図１３（ｂ））。
【００６５】
テスタＴＥＳＴは、バーンインコマンドの半導体集積回路ＳＥＭへの出力に合わせて、電源電圧ＶＤＤをバーンイン用の値（例えば、３．１Ｖ）まで上昇する（図１３（ｃ））。電源電圧ＶＤＤの上昇により、電源回路２４が生成する内部電圧ＶＰＥＲＩ、第１高レベル電圧ＶＰＰおよび内部電圧ＶＡＲＹ、ＶＩＩも上昇する（図１３（ｄ、ｅ、ｆ））。電源回路２４は、バーンイン信号ＷＢＩＺの活性化に応答して、電圧生成器ＶＯＯＧＥＮによる第２高レベル電圧ＶＯＯの生成を停止し、スイッチ回路ＳＷ１（ＰＭ１）をオンする。これにより、内部電圧ＶＰＥＲＩが第２高レベル電圧線ＶＯＯに供給され、第２高レベル電圧ＶＯＯは、内部電圧ＶＰＥＲＩと等しくなる（図１３（ｇ））。
【００６６】
次に、テスタＴＥＳＴは、第２高レベル電圧ＶＯＯを切り替えるための試験コードをアドレス信号ＡＤとして半導体集積回路ＳＥＭに供給する。バーンイン制御回路２２は、試験コードに応答して、電源選択信号ＣＯＮＺを高レベルに設定する（図１３（ｈ））。電源回路２４は、電源選択信号ＣＯＮＺの活性化に応答して、スイッチ回路ＳＷ１（ＰＭ１）をオフし、スイッチ回路ＳＷ２（ＰＭ２）をオンする。これにより、内部電圧ＶＡＲＹが第２高レベル電圧線ＶＯＯに供給され、第２高レベル電圧ＶＯＯは、内部電圧ＶＡＲＹ（例えば、２．４Ｖ）まで低下する（図１３（ｉ））。
【００６７】
この状態で、テスタＴＥＳＴは、全てのワード線ＷＬを選択するための試験コードをアドレス信号ＡＤとして半導体集積回路ＳＥＭに供給する。バーンイン制御回路２２は、試験コードに応答して、全ワード線選択信号ＷＬＡＬＬＺを高レベルに設定する（図１３（ｊ））。図６に示したワードデコーダＷＤＥＣは、全ワード線選択信号ＷＬＡＬＬＺに応答して全てのワード線ＷＬを高レベル（ＶＰＰ）に活性化する。電圧生成器ＶＰＰＧＥＮにより生成される第１高レベル電圧ＶＰＰは、多数のワード線ＷＬの電圧を上昇するために使用される。このため、第１高レベル電圧ＶＰＰは、一時的に低下し、ワード線ＷＬの電圧上昇とともに元のレベル（例えば、５．０Ｖ）に戻る（図１３（ｋ））。
【００６８】
電圧生成器ＶＰＰＧＥＮによる第１高レベル電圧ＶＰＰの生成能力は、ワード線選択信号ＷＬＡＬＬＺが活性化されたときの第１高レベル電圧ＶＰＰが２．４Ｖ以上になるように設計されている。換言すれば、バーンイン試験中、第１高レベル電圧ＶＰＰは、スイッチ回路ＳＷ２がオンしているときの第２高レベル電圧ＶＯＯ（＝ＶＡＲＹ）より低くなることはない。これにより、図１０に示したラッチアップの発生を防止でき、第１高レベル電圧ＶＰＰを正常な値（例えば、５．０Ｖ）に維持できる（図１３（ｌ））。これにより、ワード線ＷＬを介して全メモリセルＭＣのトランスファトランジスタのゲートにストレスが印加される。複数のトランスファトランジスタは、バーンイン試験中に同時に動作する内部回路である。
【００６９】
第１高レベル電圧ＶＰＰが正常な値に戻った後、テスタＴＥＳＴは、第２高レベル電圧ＶＯＯを元の値に切り替えるための試験コードを半導体集積回路ＳＥＭに供給する。バーンイン制御回路２２は、試験コードに応答して、電源選択信号ＣＯＮＺを低レベルに設定する（図１３（ｍ））。電源回路２４は、電源選択信号ＣＯＮＺの非活性化に応答して、スイッチ回路ＳＷ２（ＰＭ２）をオフし、スイッチ回路ＳＷ１（ＰＭ１）をオンする。これにより、第２高レベル電圧ＶＯＯは、再び内部電圧ＶＰＥＲＩ（例えば、３．１Ｖ）まで上昇する（図１３（ｎ））。なお、第２高レベル電圧ＶＯＯを元の値に戻すための試験コードの供給タイミングは、第１高レベル電圧ＶＰＰが内部電圧ＶＰＥＲＩ（この例では、３．１Ｖ）以上に上昇した後であれば、いつでもよい。
【００７０】
第２高レベル電圧ＶＯＯを正常な値（３．１Ｖ）に戻すことで、第２高レベル電圧ＶＯＯを受けて動作する回路（図８に示した生成回路ＢＴＧＥＮ等）は、正常に動作する。これにより、半導体集積回路ＳＥＭを正常に動作でき、正常なバーンイン試験を実施できる。一方、第２高レベル電圧ＶＯＯがバーンイン試験中に内部電圧ＶＰＥＲＩ（３．１Ｖ）に保持される場合、第１高レベル電圧ＶＰＰは、電圧値の低下により第２高レベル電圧ＶＯＯより低くなる。これにより、図１０に示したサイリスタがオンし、ラッチアップが発生すると、第１高レベル電圧ＶＰＰは、さらに低くなる（図１３（ｏ））。
【００７１】
バーンイン試験中のワード線ＷＬの電圧は、第１高レベル電圧ＶＰＰに設定される。このため、ラッチアップが発生すると、ワード線ＷＬを高電圧（この例では、５．０Ｖ）に維持できなくなり、正常なバーンイン試験を実施できない。換言すれば、ワード線ＷＬが接続されるメモリセルＭＣのトランスファトランジスタのゲートにストレスを与えることができない。
【００７２】
バーンイン試験によるストレスの印加後、テスタＴＥＳＴは、ワード線ＷＬを非活性化するための試験コードをアドレス信号ＡＤとして半導体集積回路ＳＥＭに供給する。バーンイン制御回路２２は、試験コードに応答して、全ワード線選択信号ＷＬＡＬＬＺを低レベルに設定する（図１３（ｐ））。ワードデコーダＷＤＥＣは、全ワード線選択信号ＷＬＡＬＬＺに応答して全てのワード線ＷＬを低レベルに非活性化する。
【００７３】
この後、テスタＴＥＳＴは、バーンイン試験を終了するための試験コードをアドレス信号ＡＤとして半導体集積回路ＳＥＭに供給する。バーンイン制御回路２２は、試験コードに応答して、バーンイン信号ＷＢＩＺを低レベルに非活性化する（図１３（ｑ））。バーンイン信号ＷＢＩＺの非活性化により、スイッチ回路ＳＷ１（ＰＭ１）がオフし、第２高レベル電圧線ＶＯＯと内部電圧線ＶＰＥＲＩとの接続が解除される。
【００７４】
テスタＴＥＳＴは、バーンイン信号ＷＢＩＺの非活性化に合わせて、電源電圧ＶＤＤを通常の値（例えば、１．８Ｖ）に戻す（図１３（ｒ））。電源電圧ＶＤＤの下降により、電源回路２４が生成する内部電圧ＶＰＥＲＩ、第１高レベル電圧ＶＰＰ、第２高レベル電圧ＶＯＯおよび内部電圧ＶＡＲＹ、ＶＩＩも下降する（図１３（ｓ、ｔ、ｕ、ｖ））。そして、バーンイン試験が終了する。この後、メモリセルＭＣへの試験データの書き込みと読み出しチェックが実施され、ストレスの印加により不良になったメモリセルＭＣが検出される。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【００７５】
なお、上述した実施形態は、ＤＲＡＭ等の半導体集積回路ＳＥＭに適用する例について述べた。しかし、例えば、上述した実施形態は、ＳＲＡＭ、フラッシュメモリ、強誘電体メモリ等の他の半導体メモリ、あるいはＣＰＵ等のロジックＬＳＩに適用してもよい。上述した実施形態は、図１０に示したように、第１高レベル電圧ＶＰＰがベースに供給され、第２高レベル電圧ＶＯＯがエミッタに供給される寄生トランジスタＰＴＲを有する半導体集積回路ＳＥＭに適用可能である。特に、第１高レベル電圧ＶＰＰを受けて動作する多数の内部回路がバーンイン試験時に同時に動作する半導体集積回路ＳＥＭに適用することで、顕著な効果を得ることができる。
【００７６】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【００７７】
１０‥クロックバッファ；１２‥アドレスバッファ；１４‥パワーダウン制御回路；１６‥モードレジスタ；１８‥コマンドデコーダ；２０‥データ入出力回路；２２‥バーンイン制御回路；２４‥電源回路；２６‥メモリコア制御回路；２８‥データ入出力回路；３０‥メモリコア；ＡＲＹ‥メモリセルアレイ；ＢＬ、／ＢＬ‥ビット線；ＣＤＥＣ‥コラムデコーダ；ＣＯＮＺ‥電源選択信号；ＣＳＷ‥コラムスイッチ；ＩＮＣ‥内部回路；ＭＣ‥メモリセル；ＰＯＮＣＮＴ‥電源起動制御回路；ＰＲＥ‥プリチャージ回路；ＲＡ‥リードアンプ；ＳＡ‥センスアンプ；ＳＥＭ‥半導体集積回路；ＳＴＴ０Ｚ‥スタータ信号；ＳＷ１−２‥スイッチ回路；ＴＣ‥恒温槽；ＴＥＳＺ‥試験信号；ＴＳＹＳ‥テストシステム；ＵＬＰＺ‥ローパワー信号；ＶＡＲＹ‥内部電圧；ＶＡＲＹＧＥＮ‥電圧生成器；ＶＢＢ‥基板電圧；ＶＢＢＧＥＮ‥電圧生成器；ＶＣＮＴ‥電圧制御回路；ＶＧＥＮ‥電圧生成回路；ＶＩＩ‥内部電圧；ＶＩＩＧＥＮ‥電圧生成器；ＶＮＮ‥負電圧；ＶＯＯ‥第２高レベル電圧線；ＶＯＯＧＥＮ‥電圧生成器；ＶＰＥＲＩＧＥＮ‥電圧生成器；ＶＰＰ‥第１高レベル電圧；ＶＰＰＧＥＮ‥電圧生成器；ＶＰＲＥＩ‥内部電圧；ＶＮＮＧＥＮ‥電圧生成器；ＷＡ‥ライトアンプ；ＷＡＦ‥ウエハ；ＷＢＩＺ‥バーンイン信号；ＷＤＥＣ‥ワードデコーダ；ＷＬ‥ワード線
【技術分野】
【０００１】
本発明は、電源電圧に基づいて高レベル電圧を生成する電圧生成回路を有する半導体集積回路に関する。
【背景技術】
【０００２】
一般に、半導体集積回路内の電圧生成回路により生成される高レベル電圧の供給能力はそれほど高くない。このため、例えば、高レベル電圧が多数の内部回路で同時に使用されるバーンイン試験では、ピーク電流が増加し、高レベル電圧が一時的に低下する場合がある。これを防止するために、バーンイン試験において、内部回路に高レベル電圧を供給する前に、高レベル電圧より低い電圧を供給する手法が提案されている（例えば、特許文献１参照。）。
【０００３】
また、バーンイン試験では、通常動作と異なる電圧が半導体集積回路の内部回路に供給され、ラッチアップが発生する可能性が高くなる。半導体メモリのバーンイン試験時のラッチアップを防止するために、メモリセル領域に供給する電源電圧を周辺領域に供給される電源電圧より高く設定することが提案されている（例えば、特許文献２参照。）。
【０００４】
一方、半導体集積回路に供給される電源電圧がバーンイン試験時に高く設定される。これに伴い、電圧生成回路により生成される高レベル電圧も高くなる。バーンイン試験時に高レベル電圧が高くなりすぎることを防止するために、高レベル電圧の発生回路の能力を下げる手法が提案されている（例えば、特許文献３参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−９７８０４号公報
【特許文献２】特開２００３−２０８８００号公報
【特許文献３】特開２００３−３２３７９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
バーンイン試験時のラッチアップを防止するためには、高レベル電圧をラッチアップが発生しない電圧に設定する必要がある。一方、バーンイン試験によりトランジスタ等の内部回路に所望のストレスを印加するためには、高レベル電圧は所定の値より高く維持される必要がある。
【０００７】
本発明の目的は、半導体集積回路のバーンイン試験において、ラッチアップの発生を防止し、内部回路に所望のストレスを印加することである。
【課題を解決するための手段】
【０００８】
本発明の一形態では、半導体集積回路は、電源電圧に基づいて、電源電圧より高い第１高レベル電圧を生成する第１電圧生成回路と、電源電圧に基づいて、電源電圧より高く、第１高レベル電圧より低い第２高レベル電圧を生成するとともに、バーンイン試験時に生成動作を停止する第２電圧生成回路と、電源電圧に基づいて、電源電圧より低い第３高レベル電圧を生成する第３電圧生成回路と、第１高レベル電圧を受けて個別に動作するとともに、バーンイン試験中に動作する複数の内部回路と、バーンイン試験時に、第２高レベル電圧が供給される第２高レベル電圧線を第３高レベル電圧が供給される第３高レベル電圧線に接続する電圧制御回路と、第１高レベル電圧をベースで受け、第２高レベル電圧をエミッタで受ける寄生トランジスタとを有している。
【発明の効果】
【０００９】
半導体集積回路のバーンイン試験において、複数の内部回路が動作を開始して第１高レベル電圧が一時的に低下するときに、第２高レベル電圧を電源電圧より低い電圧に設定することで、寄生トランジスタがオンすることを防止でき、ラッチアップの発生を防止できる。この結果、寄生トランジスタのオンによる第１高レベル電圧の低下を防止でき、内部回路に所望のストレスを印加できる。
【図面の簡単な説明】
【００１０】
【図１】一実施形態における半導体集積回路の例を示している。
【図２】別の実施形態における半導体集積回路の例を示している。
【図３】図２に示した電源回路の例を示している。
【図４】図３に示した電源起動制御回路の動作の例を示している。
【図５】図３に示したスイッチ回路の例を示している。
【図６】図２に示したワードデコーダの例を示している。
【図７】図２に示したセンスアンプ領域の例を示している。
【図８】図７に示したスイッチ制御信号の生成回路の例を示している。
【図９】図８に示した生成回路のトランジスタ構造の例を示している。
【図１０】図８に示した生成回路の寄生トランジスタ構造を示している。
【図１１】図２に示した半導体集積回路内の電圧の例を示している。
【図１２】図２に示した半導体集積回路をバーンイン試験するテストシステムの例を示している。
【図１３】図２に示した半導体集積回路のバーンイン試験動作の例を示している。
【発明を実施するための形態】
【００１１】
以下、実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｚ”の付いている信号は、正論理を示している。先頭に”／”または末尾に”Ｘ”の付いている信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。
【００１２】
図１は、一実施形態における半導体集積回路ＳＥＭの例を示している。半導体集積回路ＳＥＭは、第１電圧生成回路ＶＰＰＧＥＮ、第２電圧生成回路ＶＯＯＧＥＮ、第３電圧生成回路ＶＡＲＹＧＥＮ、複数の内部回路ＩＮＣ、電圧制御回路ＶＣＮＴおよび寄生トランジスタＰＴＲを有している。第１電圧生成回路ＶＰＰＧＥＮは、電源電圧ＶＤＤに基づいて、電源電圧ＶＤＤより高い第１高レベル電圧ＶＰＰを生成する。第２電圧生成回路ＶＯＯＧＥＮは、電源電圧ＶＤＤに基づいて、電源電圧ＶＤＤより高く、第１高レベル電圧ＶＰＰより低い第２高レベル電圧ＶＯＯを生成する。第２電圧生成回路ＶＯＯＧＥＮは、バーンイン試験時に生成動作を停止する。第３電圧生成回路ＶＡＲＹＧＥＮは、電源電圧ＶＤＤに基づいて、電源電圧ＶＤＤより低い第３高レベル電圧ＶＡＲＹを生成する。
【００１３】
内部回路ＩＮＣは、第１高レベル電圧ＶＰＰを受けて個別に動作するとともに、バーンイン試験中に同時に動作する。電圧制御回路ＶＣＮＴは、バーンイン試験時に、第２高レベル電圧ＶＯＯが供給される第２高レベル電圧線ＶＯＯを第３高レベル電圧ＶＡＲＹが供給される第３高レベル電圧線ＶＡＲＹに接続する。寄生トランジスタＰＴＲは、第１高レベル電圧ＶＰＰをベースで受け、第２高レベル電圧ＶＯＯをエミッタで受けている。
【００１４】
バーンイン試験時に、内部回路ＩＮＣが同時に動作を開始することで、第１高レベル電圧ＶＰＰは一時的に低下する。第２電圧生成回路ＶＯＯＧＥＮは、バーンイン試験中に動作を停止する。第２高レベル電圧線ＶＯＯは、バーンイン試験中に電圧制御回路ＶＣＮＴにより第３高レベル電圧線ＶＡＲＹに接続される。これにより、第２高レベル電圧ＶＯＯは、第３高レベル電圧ＶＡＲＹまで低下する。寄生トランジスタＰＴＲのベースに供給される第１高レベル電圧ＶＰＰが一時的に低下するバーンイン試験時に、寄生トランジスタＰＴＲのエミッタに供給される第２高レベル電圧ＶＯＯを下げることで、寄生トランジスタＰＴＲがオンすることを防止できる。これにより、ラッチアップの発生を防止でき、第１高レベル電圧ＶＰＰが低下することを防止できる。この結果、内部回路ＩＮＣに所望のストレスを印加でき、バーンイン試験を確実に実施できる。
【００１５】
図２は、別の実施形態における半導体集積回路ＳＥＭの例を示している。例えば、半導体集積回路ＳＥＭは、シリコン基板上にＣＭＯＳプロセスを使用して形成されたＤＲＡＭである。半導体集積回路ＳＥＭは、クロックバッファ１０、アドレスバッファ１２、パワーダウン制御回路１４、モードレジスタ１６、コマンドデコーダ１８、データ入出力回路２０、バーンイン制御回路２２、電源回路２４、メモリコア制御回路２６、データ入出力回路２８およびメモリコア３０を有している。
【００１６】
半導体集積回路ＳＥＭは、クロック信号ＣＬＫに同期して動作するが、クロック信号ＣＬＫに非同期で動作してもよい。半導体集積回路ＳＥＭは、システムＬＳＩ等に搭載されるマクロ（ＩＰ）として設計されてもよく、パッケージに封入された半導体デバイスとして設計されてもよい。半導体集積回路ＳＥＭは、セルフリフレッシュモード中にリフレッシュ動作を自動的に実行するためのリフレッシュタイマ、リフレッシュアドレスカウンタ等を有している。本発明は、メモリセルのリフレッシュ動作の制御には関係しないため、リフレッシュ動作に関係する回路および動作の詳細は記載しない。
【００１７】
クロックバッファ１０は、クロック端子を介してクロック信号ＣＬＫを受け、内部クロック信号ＩＣＬＫを出力する。内部クロック信号ＩＣＬＫは、クロックに同期して動作する回路に供給される。アドレスバッファ１２は、アドレス端子を介してアドレス信号ＡＤを受け、受けたアドレス信号をロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡとして出力する。ロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡは、アドレス端子ＡＤに同時に供給されてもよく、時分割で供給されてもよい。
【００１８】
パワーダウン制御回路１４は、チップイネーブル信号ＣＥ２が低レベルの間、半導体集積回路ＳＥＭを低消費電力モードに移行させる。特に限定されないが、低消費電力モードは、パワーダウンモードとセルフリフレッシュモードを含む。パワーダウンモードでは、半導体集積回路ＳＥＭの消費電力を大幅に下げるために、電源回路２４による電圧ＶＰＰ、ＶＯＯ、ＶＡＲＹ、ＶＰＥＲＩの生成が停止される。メモリセルＭＣに保持されているデータは失われる。セルフリフレッシュモードでは、電源回路２４は動作し、メモリセルＭＣのデータを保持するために、セルフリフレッシュ動作のみが周期的に実行される。
【００１９】
例えば、パワーダウン制御回路１４は、パワーダウン信号ＰＤＺが高レベルのときに、チップイネーブル信号ＣＥの低レベルへの変化に応答して通常動作モードからパワーダウンモードに移行するために、ローパワー信号ＵＬＰＺを活性化する。パワーダウン制御回路１４は、パワーダウン信号ＰＤＺが低レベルのときに、チップイネーブル信号ＣＥの低レベルへの変化に応答して通常動作モードからセルフリフレッシュモードに移行するために、セルフリフレッシュ動作を実行するための回路を起動する。セルフリフレッシュモードでは、パワーダウン制御回路１４は、ローパワー信号ＵＬＰＺは非活性化状態に保持する。
【００２０】
モードレジスタ１６は、例えば、モードレジスタ設定コマンド信号ＭＲＳとともに供給されるアドレス信号ＡＤに応じて設定される。モードレジスタ１６により、パワーダウン信号ＰＤＺの他に、バースト長やリードレイテンシなどの動作仕様が変更される。
【００２１】
コマンドデコーダ１８は、コマンド端子を介してコマンド信号ＣＭＤを受け、受けた信号を解読し、メモリコア３０を動作させるための内部コマンド信号ＩＣＭＤや、バーンイン試験を制御する内部コマンド信号を出力する。特に限定されないが、コマンド信号ＣＭＤは、チップイネーブル信号／ＣＥ１、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥを含む。なお、ロウアドレスストローブ信号／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳを、コマンド信号ＣＭＤに含めてもよい。また、コマンドデコーダは、コマンド信号ＣＭＤがモードレジスタ１６の設定コマンドを示すときに、モードレジスタ設定コマンド信号ＭＲＳを内部コマンド信号として出力する。コマンドデコーダ１８は、コマンド信号ＣＭＤがバーンイン試験を示すときに、バーンイン信号ＢＩＺを内部コマンド信号として出力する。コマンドデコーダ１８は、コマンド信号ＣＭＤが試験モードを示すときに、試験信号ＴＥＳＺを内部コマンド信号として出力する。
【００２２】
データ入出力バッファ２０は、読み出し動作時に、メモリコア３０からデータバスＤＢを介して転送される読み出しデータをデータ端子ＤＱに出力する。データ入出力バッファ２０は、書き込み動作時に、データ端子ＤＱを介して供給される書き込みデータを受信し、受信したデータをデータバスＤＢを介してメモリコア３０に転送する。
【００２３】
バーンイン制御回路２２は、バーンイン信号ＢＩＺが高レベルに活性化されているときに、アドレス信号ＡＤ（試験コード）に応じてバーンイン信号ＷＢＩＺ、電源選択信号ＣＯＮＺおよび全ワード線選択信号ＷＬＡＬＬＺを出力する。バーンイン信号ＷＢＩＺ、電源選択信号ＣＯＮＺおよび全ワード線選択信号ＷＬＡＬＬＺは、バーンイン試験時の内部回路の動作を制御するバーンイン制御信号である。なお、バーンイン信号ＷＢＩＺ、電源選択信号ＣＯＮＺおよび全ワード線選択信号ＷＬＡＬＬＺは、コマンド信号ＣＭＤおよびアドレス信号ＡＤに応じてコマンドデコーダ１８により生成されてもよい。また、バーンイン信号ＷＢＩＺ、電源選択信号ＣＯＮＺおよび全ワード線選択信号ＷＬＡＬＬＺは、モードレジスタ設定コマンド信号ＭＲＳに応じてモードレジスタ１６により生成されてもよい。
【００２４】
電源回路２４は、外部電源電圧ＶＤＤおよび接地電圧ＶＳＳを用いて、第１高レベル電圧ＶＰＰ、第２高レベル電圧ＶＯＯ、内部電圧ＶＡＲＹ、ＶＩＩ、ＶＰＲＥＩ、ワード線ＷＬのリセット電圧ＶＮＮおよびｐＭＯＳトランジスタの基板電圧ＶＢＢを生成する。第１高レベル電圧ＶＰＰおよび第２高レベル電圧ＶＯＯは、電源電圧ＶＤＤより高い。内部電圧ＶＡＲＹ、ＶＩＩは、電源電圧ＶＤＤより低い。内部電圧ＶＰＥＲＩは、電源電圧ＶＤＤと同じ値である。リセット電圧ＶＮＮおよび基板電圧ＶＢＢは負電圧である。
【００２５】
例えば、第１高レベル電圧ＶＰＰは、ワード線ＷＬの高レベル電圧に使用される。例えば、第２高レベル電圧ＶＯＯは、オン抵抗を下げたいトランジスタのゲート電圧に使用される。例えば、内部電圧ＶＡＲＹは、メモリコア３０の電源電圧に使用される。例えば、内部電圧ＶＰＥＲＩは、外部端子に接続される回路の電源電圧に使用される。例えば、内部電圧ＶＩＩは、メモリコア３０と外部端子に接続される回路を除く周辺回路の電源電圧に使用される。バーンイン試験時の電源回路２４の動作は、図３で説明する。
【００２６】
メモリコア制御回路２６は、内部コマンド信号ＩＣＭＤ（読み出しコマンド、書き込みコマンドおよびリフレッシュコマンド）に応じて、メモリコア３０の動作を制御する制御信号ＣＮＴを出力する。メモリコア制御回路２６は、モードレジスタ１６からのバースト長情報、リードレイテンシ情報に応じて制御信号ＣＮＴを生成する。
【００２７】
データ制御回路２８は、例えば、読み出し動作時に動作する並列直列変換回路および書き込み動作時に動作する直列並列変換回路を有している。並列直列変換回路は、メモリコア３０から出力される並列の読み出しデータを直列データに変換し、データバスＤＢに順次に出力する。直列並列変換回路は、データバスＤＢに順次に供給される直列の書き込みデータを並列データに変換し、メモリコア３０に出力する。
【００２８】
メモリコア３０は、メモリセルアレイＡＲＹ、ワードデコーダＷＤＥＣ、プリチャージ回路ＰＲＥ、センスアンプＳＡ、コラムスイッチＣＳＷ、コラムデコーダＣＤＥＣ、リードアンプＲＡおよびライトアンプＷＡを有している。プリチャージ回路ＰＲＥ、センスアンプＳＡおよびコラムスイッチＣＳＷは、センスアンプ領域ＳＡＡに形成される。
【００２９】
メモリセルアレイＡＲＹは、マトリックス状に配置された複数のダイナミックメモリセルＭＣと、図の横方向に並ぶメモリセルＭＣの列に接続された複数のワード線ＷＬと、図の縦方向に並ぶメモリセルＭＣの列に接続された複数のビット線対ＢＬ、／ＢＬとを有している。メモリセルＭＣは、データを電荷として保持するためのキャパシタと、このキャパシタの一端である記憶ノードをビット線ＢＬ（または／ＢＬ）に接続するためのトランスファトランジスタとを有している。例えば、トランスファトランジスタは、キャパシタの他端は、基準電圧線に接続されている。基準電圧線に供給される基準電圧は、例えば、プリチャージ電圧と同じである。なお、メモリセルアレイＡＲＹは、図７に示すように、複数のロウブロックＲＢＬＫ０−１を有している。読み出し動作、書き込み動作およびリフレッシュ動作では、ロウブロックＲＢＬＫ０−１のいずれかが動作する。
【００３０】
ワードデコーダＷＤＥＣは、ロウアドレス信号ＲＡをデコードし、ワード線ＷＬを選択するためのロウデコード信号を生成する。ワードデコーダＷＤＥＣの例は、図６に示す。プリチャージ回路ＰＲＥは、動作していないセンスアンプＳＡに接続されたビット線対ＢＬ、／ＢＬをプリチャージ電圧に設定する。センスアンプＳＡは、メモリセルアレイＡＲＹのアクティブ期間およびリフレッシュ動作期間に動作し、ビット線ＢＬ、／ＢＬの電圧差を増幅する。
【００３１】
コラムデコーダＣＤＥＣは、読み出し動作および書き込み動作においてアクセスされるメモリセルＭＣに接続されたビット線対ＢＬ、／ＢＬを選択するために、コラムアドレス信号ＣＡをデコードする。コラムスイッチＣＳＷは、コラムデコーダＣＤＥＣからのデコード信号であるコラム選択信号ＣＬ（図７）に応じて、ビット線対ＢＬ、／ＢＬをデータ線ＤＴ、／ＤＴを介してリードアンプＲＡまたはライトアンプＷＡに接続する。
【００３２】
リードアンプＲＡは、読み出しアクセス動作時に、コラムスイッチＣＳＷを介して出力される相補の読み出しデータを増幅する。ライトアンプＷＡは、書き込みアクセス動作時に、データバスＤＢを介して供給される相補の書き込みデータを増幅し、ビット線対ＢＬ、／ＢＬに供給する。
【００３３】
図３は、図２に示した電源回路２４の例を示している。電源回路２４は、電源起動制御回路ＰＯＮＣＮＴ、電圧制御回路ＶＣＮＴおよび電圧生成回路ＶＧＥＮを有している。
【００３４】
電源起動制御回路ＰＯＮＣＮＴは、電源起動時に電源電圧ＶＤＤが供給されたときと、ローパワー信号ＵＬＰＺが非活性化されたときに、スタータ信号ＳＴＴ０Ｚを所定の期間高レベルに活性化する。リセットや初期化が必要な回路は、スタータ信号ＳＴＴ０Ｚの活性化中にリセットまたは初期化される。電源起動制御回路ＰＯＮＣＮＴの動作の例は図４に示す。
【００３５】
電圧制御回路ＶＣＮＴは、スイッチ回路ＳＷ１−２を有している。スイッチ回路ＳＷ１は、高レベルのバーンイン信号ＷＢＩＺおよび低レベルの電源選択信号ＣＯＮＺを受けている間、または高レベルの試験信号ＴＥＳＺを受けている間、第２高レベル電圧線ＶＯＯを内部電圧線ＶＰＥＲＩに接続する。スイッチ回路ＳＷ２は、高レベルのバーンイン信号ＷＢＩＺおよび高レベルの電源選択信号ＣＯＮＺを受けている間、第２高レベル電圧線ＶＯＯを内部電圧線ＶＰＥＲＩに接続する。スイッチ回路ＳＷ１−２の例は、図５に示す。
【００３６】
電圧生成回路ＶＧＥＮは、第１高レベル電圧ＶＰＰ、第２高レベル電圧ＶＯＯ、内部電圧ＶＡＲＹ、ＶＩＩ、ＶＰＲＥＩ、負電圧ＶＮＮおよび基板電圧ＶＢＢを生成する電圧生成器ＶＰＰＧＥＮ、ＶＯＯＧＥＮ、ＶＡＲＹＧＥＮ、ＶＩＩＧＥＮ、ＶＰＥＲＩＧＥＮ、ＶＮＮＧＥＮ、ＶＢＢＧＥＮを有している。なお、電圧生成回路ＶＧＥＮは、メモリセルＭＣの基準電圧およびビット線ＢＬ、／ＢＬのプリチャージ電圧を生成する電圧生成回路も有している。
電圧生成器ＶＯＯＧＥＮは、高レベルのバーンイン信号ＷＢＩＺを受けている間、第２高レベル電圧ＶＯＯの生成を停止する。電圧生成器ＶＰＰＧＥＮ、ＶＯＯＧＥＮ、ＶＡＲＹＧＥＮ、ＶＩＩＧＥＮ、ＶＰＥＲＩＧＥＮ、ＶＮＮＧＥＮは、パワーダウンモード中、電圧の生成動作を停止する。この際、内部電圧線ＶＰＥＲＩは、外部電源線ＶＤＤに接続される。さらに必要に応じて、正の電圧線ＶＰＰ、ＶＯＯ、ＶＡＲＹ、ＶＩＩの少なくともいずれかを、外部電源線ＶＤＤに接続してもよい。また、負の電圧線ＶＮＮ、ＶＢＢを、接地線ＶＳＳに接続してもよい。
【００３７】
図４は、図３に示した電源起動制御回路ＰＯＮＣＮＴの動作の例を示している。まず、半導体集積回路ＳＥＭに電源電圧ＶＤＤの供給が開始される（ＰＯＮ；図４（ａ））。スタータ信号ＳＴＴ０Ｚの電圧は、電源電圧ＶＤＤに追従して上昇する（図４（ｂ））。電源起動制御回路ＰＯＮＣＮＴは、内部回路をリセット可能な所定の電圧までスタータ信号ＳＴＴ０Ｚを上昇した後、スタータ信号ＳＴＴ０Ｚを低レベルに変化する（図４（ｃ））。電源電圧ＶＤＤが供給された後、半導体集積回路ＳＥＭは、通常動作モードＮＲＭに設定される。
【００３８】
次に、モードレジスタ設定コマンドＭＲＳとともにパワーダウンモードのエントリコマンドＰＤＥＮＴが供給される（図４（ｄ））。これにより、ローパワー信号ＵＬＰＺが活性化され、半導体集積回路ＳＥＭは、パワーダウンモードＰＤＭに移行する（図４（ｅ））。次に、モードレジスタ設定コマンドＭＲＳとともにパワーダウンモードのエクジットコマンドＰＤＥＸＴが供給される（図４（ｆ））。これにより、ローパワー信号ＵＬＰＺが非活性化され、半導体集積回路ＳＥＭは、通常動作モードＮＲＭに移行する（図４（ｇ））。通常動作モードＮＲＭに移行するとき、電源起動制御回路ＰＯＮＣＮＴは、スタータ信号ＳＴＴ０Ｚを所定の期間活性化する（図４（ｈ））。これにより、パワーダウンモードＰＤＭ中に内部電圧が供給されていなかった内部回路がリセットされ、内部回路は正常な状態に初期化される。
【００３９】
なお、電源起動制御回路ＰＯＮＣＮＴの動作とは関係しないが、半導体集積回路ＳＥＭを試験するテストシステムＴＳＹＳ（図１２）が、バーンイン試験のエントリを示すコマンド信号ＣＭＤ（バーンインコマンドＢＩ）を半導体集積回路ＳＥＭに供給する（図４（ｉ））。このとき、半導体集積回路ＳＥＭはバーンイン試験モードＢＩＭに移行する。テストシステムＴＳＹＳは、通常動作モードＮＲＭ時より高い電源電圧ＶＤＤを半導体集積回路ＳＥＭに供給する（図４（ｊ））。
【００４０】
図５は、図３に示したスイッチ回路ＳＷ１−２の例を示している。スイッチ回路ＳＷ１は、レベルシフタＬＳＦＴおよびｐＭＯＳトランジスタＰＭ１を有している。スイッチ回路ＳＷ２は、レベルシフタＬＳＦＴおよびｐＭＯＳトランジスタＰＭ２を有している。各レベルシフタＬＳＦＴは、入力端子で受ける高レベルＶＩＩを高レベルＶＰＰに変換する。レベルシフタＬＳＦＴにより、ｐＭＯＳトランジスタＰＭ１−２の高レベルのゲート電圧は、ソース電圧またはドレイン電圧より常に高くなる。これにより、各ｐＭＯＳトランジスタＰＭ１−２は、ゲートで高レベルを受けているときに確実にオフする。
【００４１】
スイッチ回路ＳＷ１は、高レベルのバーンイン信号ＷＢＩＺおよび低レベルの電源選択信号ＣＯＮＺを受けているとき、または高レベルの試験信号ＴＥＳＺを受けているときに、ｐＭＯＳトランジスタＰＭ１のゲートを低レベルに設定する。これにより、ｐＭＯＳトランジスタＰＭ１はオンし、内部電圧ＶＰＥＲＩを第２高レベル電圧線ＶＯＯに出力する。
【００４２】
スイッチ回路ＳＷ２は、高レベルのバーンイン信号ＷＢＩＺおよび高レベルの電源選択信号ＣＯＮＺを受けているときに、ｐＭＯＳトランジスタＰＭ２のゲートを低レベルに設定する。これにより、ｐＭＯＳトランジスタＰＭ２はオンし、内部電圧ＶＡＲＹを第２高レベル電圧線ＶＯＯに出力する。
【００４３】
図６は、図２に示したワードデコーダＷＤＥＣの例を示している。ワードデコーダＷＤＥＣは、プリデコーダＰＤＥＣ１−２、オア回路ＯＲ、サブワードドライバＳＷＤＲＶ、メインワードデコーダＭＷＤＥＣおよびサブワードデコーダＳＷＤＥＣを有している。
【００４４】
プリデコーダＰＤＥＣ１は、下位のロウアドレス信号ＲＡ１−０に応じて、サブワードドライバＳＷＤＲＶに出力するサブワード信号ＳＷＬＺ（ＳＷＬ０−３Ｚのいずれか）を活性化する。プリデコーダＰＤＥＣ２は、上位のロウアドレス信号ＲＡ７−２に応じて、メインワードデコーダＭＷＤＥＣに出力するメインワード信号ＭＷＬＺ（ＭＷＬ０−６３Ｚのいずれか）を活性化する。なお、この例では、２５６本のワード線ＷＬ０−２５５を選択するためのワードデコーダＷＤＥＣを記載している。このため、８本のロウアドレス信号ＲＡ７−０を用いている。しかし、ワード線ＷＬの本数およびロウアドレスＲＡのビット数は、これに限定されるものではない。
【００４５】
オア回路ＯＲを介して高レベルのサブワード信号ＳＷＬＺ（例えば、ＳＷＬ０Ｚ）受けるサブワードドライバＳＷＤＲＶは、高レベルのワードドライブ信号ＷＬＤＶ（例えば、ＷＬＤＶ０）および低レベルのワードリセット信号ＷＬＲＳＴＺ（例えば、ＷＬＲＳＴ０Ｚ）を出力する。オア回路ＯＲを介して低レベルのサブワード信号ＳＷＬＺ（例えば、ＳＷＬ１−３Ｚ）受けるサブワードドライバＳＷＤＲＶは、低レベルのワードドライブ信号ＷＬＤＶ（例えば、ＷＬＤＶ１−３）および高レベルのワードリセット信号ＷＬＲＳＴＺ（例えば、ＷＬＲＳＴ１−３Ｚ）を出力する。各ワードドライブ信号ＷＬＤＶおよび各ワードリセット信号ＷＬＲＳＴＺは、６３個のサブワードデコーダＳＷＤＥＣに共通に接続されている。
【００４６】
オア回路ＯＲを介して高レベルのメインワード信号ＭＷＬＺ（例えば、ＭＷＬ０Ｚ）を受けるメインワードデコーダＭＷＤＥＣは、低レベルのメインワード信号ＭＷＬＸ（例えば、ＭＷＬ０Ｘ）を出力する。オア回路ＯＲを介して低レベルのメインワード信号ＭＷＬＺ（例えば、ＭＷＬ１−６２Ｚ）を受けるメインワードデコーダＭＷＤＥＣは、高レベルのメインワード信号ＭＷＬＸ（例えば、ＭＷＬ１−６２Ｘ）を出力する。各メインワード信号ＭＷＬＸは、４個のサブワードデコーダＳＷＤＥＣに共通に接続されている。
【００４７】
サブワードデコーダＳＷＤＥＣは、ワード線ＷＬ毎に形成されている。サブワードデコーダＳＷＤＥＣは、ワードドライブ信号ＷＬＤＶと負電圧線ＶＮＮの間に直列に接続されたｐＭＯＳトランジスタＰＭ３およびｎＭＯＳトランジスタＮＭ３と、ワード線ＷＬと負電圧線ＶＮＮの間に直列に接続されたｎＭＯＳトランジスタＮＭ４とを有している。トランジスタＰＭ３は、ワード線ＷＬを高レベルＶＰＰに駆動するために設けられる。トランジスタＮＭ３、ＮＭ４は、ワード線ＷＬをリセットレベルＶＮＮに設定するために設けられる。
【００４８】
これにより、通常動作モード中およびセルフリフレッシュモード中、ロウアドレス信号ＲＡ７−０に応じて活性化されたサブワード信号ＳＷＬＺおよびメインワード信号ＭＷＬＺに対応する１本のワード線ＷＬが高レベルＶＰＰに活性化される。なお、バーンイン試験モード中、全ワード線選択信号ＷＬＡＬＬＺが高レベルに活性化されることで、全てのワード線ＷＬ０−２５５が高レベルＶＰＰに活性化される。
【００４９】
図７は、図２に示したセンスアンプ領域ＳＡＡの例を示している。例えば、図は、１つのデータ端子ＤＱに対応するセンスアンプ領域ＳＡＡの一部を示している。メモリＭＥＭが１６ビットのデータ端子ＤＱを有するとき、データ端子ＤＱ毎に図７の回路が形成される。メモリブロックＲＢＬＫ０−１は、図２に示したメモリセルアレイＡＲＹ内に形成され、１つのセンスアンプ領域ＳＡＡを共有する。
【００５０】
プリチャージ制御信号線ＢＲＳ０（またはＢＲＳ１）は、メモリブロックＲＢＬＫ０（またはＲＢＬＫ１）に対応するプリチャージ回路ＰＲＥに共通に接続される。プリチャージ制御信号線ＢＲＳ０−１のレベルは、プリチャージ制御信号ＢＲＳＺに同期して変化する。スイッチ制御信号線ＢＴ０（またはＢＴ１）は、メモリブロックＲＢＬＫ０（またはＲＢＬＫ１）に対応する接続スイッチＢＴに共通に接続される。接続スイッチＢＴは、ｎＭＯＳトランジスタを有し、ビット線ＢＬ（／ＢＬ）とセンスアンプＳＡのビット線ＳＢＬ（／ＳＢＬ）とを接続する。
【００５１】
具体的には、メモリブロックＲＢＬＫ０がアクセスされるとき、スイッチ制御信号ＢＴ０が高レベルに設定され、スイッチ制御信号ＢＴ１が低レベルに設定される。これにより、メモリブロックＲＢＬＫ０側の接続スイッチＢＴはオンし、メモリブロックＲＢＬＫ１側の接続スイッチＢＴはオフする。メモリブロックＲＢＬＫ１がアクセスされるとき、スイッチ制御信号ＢＴ１が高レベルに設定され、スイッチ制御信号ＢＴ０が低レベルに設定される。これにより、メモリブロックＲＢＬＫ１側の接続スイッチＢＴはオンし、メモリブロックＲＢＬＫ０側の接続スイッチＢＴはオフする。例えば、スイッチ制御信号ＢＴ０−１の高レベルは、ビット線ＢＬ、／ＢＬの高レベル電圧（ＶＡＲＹ）より高い電圧（ＶＯＯ）に設定される。これにより、ビット線ＢＬ、／ＢＬの高レベル電圧を、接続スイッチＢＴ０（またはＢＴ１）を介してセンスアンプＳＡに確実に伝達できる。
【００５２】
センスアンプ活性化信号線ＰＳＡ、ＮＳＡは、センスアンプ領域ＳＡＡのセンスアンプＳＡに共通に接続される。センスアンプ活性化信号線ＰＳＡ、ＮＳＡのレベルは、メモリコア制御回路２６により生成されるセンスアンプ制御信号に同期して変化する。コラムスイッチ信号線ＣＬ（ＣＬ０−２）は、コラムスイッチＣＳＷにそれぞれ接続される。コラムスイッチ信号線ＣＬは、コラムアドレスＣＡに応じて選択され、コラムスイッチ信号線ＣＬのレベルは、メモリコア制御回路２６により生成されるコラム制御信号に同期して変化する。
【００５３】
図８は、図７に示したスイッチ制御信号ＢＴの生成回路ＢＴＧＥＮの例を示している。生成回路ＢＴＧＥＮは、ソースで第２高レベル電圧ＶＯＯを受け、基板で第１高レベル電圧ＶＰＰを受けるｐＭＯＳトランジスタＰＭ５と、ソースで接地電圧ＶＳＳを受け、基板で基板電圧ＶＢＢを受けるｎＭＯＳトランジスタＮＭ５とを有している。トランジスタＰＭ５、ＮＭ５は、ゲートで入力信号を受け、ドレインからスイッチ制御信号線ＢＴ０（またはＢＴ１）を出力する。
【００５４】
なお、半導体集積回路ＳＥＭは、図８に示した生成回路ＢＴＧＥＮと同じ構造を有する論理回路を有していてもよい。論理回路は、ソースで第２高レベル電圧ＶＯＯを受け、基板で第１高レベル電圧ＶＰＰを受けるｐＭＯＳトランジスタと、ソースで接地電圧ＶＳＳを受け、基板で基板電圧ＶＢＢを受けるｎＭＯＳトランジスタとを有している。これ等ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタは、共通のｎ型ウエル領域内に形成される。
【００５５】
図９は、図８に示した生成回路ＢＴＧＥＮのトランジスタ構造の例を示している。なお、図８で説明した論理回路のトランジスタ構造も、図９と同じである。例えば、ｐＭＯＳトランジスタＰＭ５は、ｎ型ウエル領域ＮＷ内に形成されている。ｎＭＯＳトランジスタＮＭ５は、ｎ型ウエル領域ＮＷ内に形成されたｐ型ウエル領域ＰＷ内に形成されている。ｎ型ウエル領域ＮＷは、濃度の低いｎ型拡散層Ｎ−により形成されている。ｐ型ウエル領域ＰＷは、濃度の低いｐ型拡散層Ｐ−により形成されている。
【００５６】
ｐＭＯＳトランジスタＰＭ５のソース（ＶＯＯ）およびドレイン（ＢＴ０またはＢＴ１）は、濃度の高いｐ型拡散層Ｐ＋により形成されている。ｐＭＯＳトランジスタＰＭ５において、ｎ型ウエル領域ＮＷ用の基板電圧（ＶＰＰ）は、濃度の高いｎ型拡散層Ｎ＋を介して供給される。ｎＭＯＳトランジスタＮＭ５のソース（ＶＳＳ）およびドレイン（ＢＴ０またはＢＴ１）は、濃度の高いｎ型拡散層Ｎ＋により形成されている。ｎＭＯＳトランジスタＮＭ５において、ｐ型ウエル領域ＰＷ用の基板電圧（ＶＢＢ）は、濃度の高いｐ型拡散層Ｐ＋を介して供給される。
【００５７】
図１０は、図８に示した生成回路ＢＴＧＥＮの寄生トランジスタ構造を示している。図９に示したトランジスタ構造では、ｐＭＯＳトランジスタＰＭ５のソース（Ｐ＋）がエミッタとなり、ｐＭＯＳトランジスタＰＭ５の電圧ＶＰＰの供給部（Ｎ＋）がベースとなり、ｐ型ウエル領域ＰＷ（Ｐ−）がコレクタとなる寄生トランジスタＰＴＲが形成される。また、ｎＭＯＳトランジスタＮＭ５のソース（Ｎ＋）がエミッタとなり、ｎＭＯＳトランジスタＮＭ５の電圧ＶＢＢの供給部（Ｐ＋）がベースとなり、ｎ型ウエル領域ＮＷ（Ｎ−）がコレクタとなる寄生トランジスタＮＴＲが形成される。また、ｎ型ウエル領域ＮＷは、抵抗成分ＲＰＷを有する。
【００５８】
例えば、バーンイン試験モード中に、全ワード線選択信号ＷＬＡＬＬＺが高レベルに活性化されたとき、全てのワード線ＷＬが負電圧ＶＮＮから第１高レベル電圧ＶＰＰに変化する。このとき、第１高レベル電圧ＶＰＰが第２高レベル電圧ＶＯＯより低くなると、寄生トランジスタＰＴＲはオンする。第２高レベル電圧線ＶＯＯから寄生トランジスタＮＴＲのベースに電流が流れることで、寄生トランジスタＮＴＲはオンする。これにより、寄生トランジスタＰＴＲ、ＮＴＲから形成されるサイリスタがオンする。すなわち、ラッチアップが発生する。ラッチアップが発生すると、ｎ型ウエル領域ＮＷの基板電圧である第１高レベル電圧線ＶＰＰから接地線ＶＳＳに電荷が流れ、第１高レベル電圧ＶＰＰは低下する。
【００５９】
図１１は、図２に示した半導体集積回路ＳＥＭ内の電圧の例を示している。通常動作モードＮＲＭ中及びセルフリフレッシュモードモードＳＬＦＭ中、電圧ＶＤＤ、ＶＯＯ、ＶＰＰ、ＶＡＲＹ、ＶＩＩ、ＶＰＥＲＩ、ＶＮＮ、ＶＢＢは、それぞれ１．８Ｖ、２．１Ｖ、２．７Ｖ、１．２Ｖ、１．２Ｖ、１．８Ｖ、−０．３Ｖ、−０．３Ｖに設定される。パワーダウンモードＰＤＭ中、電圧ＶＤＤ、ＶＯＯ、ＶＰＰ、ＶＡＲＹ、ＶＩＩ、ＶＰＥＲＩ、ＶＮＮ、ＶＢＢは、それぞれ１．８Ｖ、０Ｖ、０Ｖ、０Ｖ、０Ｖ、１．８Ｖ、０Ｖ、−０．３Ｖに設定される。電圧ＶＰＥＲＩは、電圧線ＶＰＥＲＩを外部電源線ＶＤＤに接続することにより１．８Ｖに設定される。
【００６０】
バーンイン試験モードＢＩＭ中、電圧ＶＤＤ、ＶＯＯ、ＶＰＰ、ＶＡＲＹ、ＶＩＩ、ＶＰＥＲＩ、ＶＮＮ、ＶＢＢは、それぞれ３．１Ｖ、３．１Ｖ（２．４Ｖ）、５．０Ｖ、２．４Ｖ、２．４Ｖ、３．１Ｖ、−０．５Ｖ、−０．５Ｖに設定される。外部電源電圧ＶＤＤは、半導体集積回路ＳＥＭを試験するテストシステムＴＳＹＳから供給される。電圧ＶＯＯは、電圧線ＶＯＯを電圧線ＶＰＥＲＩまたは電圧ＶＡＲＹに接続することで設定される。電圧ＶＰＰ、ＶＡＲＹ、ＶＩＩ、ＶＰＥＲＩ、ＶＮＮ、ＶＢＢは、電圧生成回路ＶＧＥＮが電源電圧ＶＤＤに応じて生成する。
【００６１】
図１２は、図２に示した半導体集積回路ＳＥＭをバーンイン試験するテストシステムＴＳＹＳの例を示している。例えば、図１２に示したテストシステムＴＳＹＳは、ウエハＷＡＦ状態の半導体集積回路ＳＥＭをバーンイン試験するために恒温槽ＴＣを有している。これにより、テストシステムＴＳＹＳは、いわゆるウエハバーンイン試験を実施する。なお、テストシステムＴＳＹＳは、ウエハＷＡＦから切り出され、パッケージに収納された半導体集積回路ＳＥＭのバーンイン試験を実施してもよい。この場合、半導体集積回路ＳＥＭが搭載されたバーンイン基板が恒温槽ＴＣに配置される。
【００６２】
この例では、ウエハＷＡＦ上で互いに隣接する４つの半導体集積回路ＳＥＭが同時にバーンイン試験される。すなわち、４つの半導体集積回路ＳＥＭが、テスタＴＥＳＴに同時に接続される。ここで、半導体集積回路ＳＥＭに供給される共通の信号ＣＬＫ、ＣＥ２、ＣＭＤ、ＡＤは、テスタＴＥＳＴ内の共通のドライバを使用して生成される。パス／フェイル判定のために半導体集積回路ＳＥＭ毎に必要なデータ信号ＤＱ（ＤＱＡ、ＤＱＢ、ＤＱＣ、ＤＱＤ）は、テスタＴＥＳＴ内の個別のドライバおよびコンパレータを使用して生成され、判定される。
【００６３】
半導体集積回路ＳＥＭは、例えば、プローブカードのプローブＰＲＢを介してテスタＴＥＳＴに接続される。テスタＴＥＳＴに一度に接続する半導体集積回路ＳＥＭの数は、テスタＴＥＳＴの端子数（チャネル数）と半導体集積回路ＳＥＭの端子数に依存する。
【００６４】
図１３は、図２に示した半導体集積回路ＳＥＭのバーンイン試験動作の例を示している。先ず、テスタＴＥＳＴは、通常の電源電圧ＶＤＤ（例えば、１．８Ｖ）を半導体集積回路ＳＥＭに供給し、バーンインコマンドＢＩをおよび所定の試験コード（アドレス信号ＡＤ）を半導体集積回路ＳＥＭに出力する（図１３（ａ））。このとき、半導体集積回路ＳＥＭは、高温状態の恒温槽ＴＣ内に配置されている。図２に示したバーンイン制御回路２２は、コマンドデコーダ１８からのバーンイン信号ＢＩＺおよび試験コードに応答して、バーンイン信号ＷＢＩＺを高レベルに設定する（図１３（ｂ））。
【００６５】
テスタＴＥＳＴは、バーンインコマンドの半導体集積回路ＳＥＭへの出力に合わせて、電源電圧ＶＤＤをバーンイン用の値（例えば、３．１Ｖ）まで上昇する（図１３（ｃ））。電源電圧ＶＤＤの上昇により、電源回路２４が生成する内部電圧ＶＰＥＲＩ、第１高レベル電圧ＶＰＰおよび内部電圧ＶＡＲＹ、ＶＩＩも上昇する（図１３（ｄ、ｅ、ｆ））。電源回路２４は、バーンイン信号ＷＢＩＺの活性化に応答して、電圧生成器ＶＯＯＧＥＮによる第２高レベル電圧ＶＯＯの生成を停止し、スイッチ回路ＳＷ１（ＰＭ１）をオンする。これにより、内部電圧ＶＰＥＲＩが第２高レベル電圧線ＶＯＯに供給され、第２高レベル電圧ＶＯＯは、内部電圧ＶＰＥＲＩと等しくなる（図１３（ｇ））。
【００６６】
次に、テスタＴＥＳＴは、第２高レベル電圧ＶＯＯを切り替えるための試験コードをアドレス信号ＡＤとして半導体集積回路ＳＥＭに供給する。バーンイン制御回路２２は、試験コードに応答して、電源選択信号ＣＯＮＺを高レベルに設定する（図１３（ｈ））。電源回路２４は、電源選択信号ＣＯＮＺの活性化に応答して、スイッチ回路ＳＷ１（ＰＭ１）をオフし、スイッチ回路ＳＷ２（ＰＭ２）をオンする。これにより、内部電圧ＶＡＲＹが第２高レベル電圧線ＶＯＯに供給され、第２高レベル電圧ＶＯＯは、内部電圧ＶＡＲＹ（例えば、２．４Ｖ）まで低下する（図１３（ｉ））。
【００６７】
この状態で、テスタＴＥＳＴは、全てのワード線ＷＬを選択するための試験コードをアドレス信号ＡＤとして半導体集積回路ＳＥＭに供給する。バーンイン制御回路２２は、試験コードに応答して、全ワード線選択信号ＷＬＡＬＬＺを高レベルに設定する（図１３（ｊ））。図６に示したワードデコーダＷＤＥＣは、全ワード線選択信号ＷＬＡＬＬＺに応答して全てのワード線ＷＬを高レベル（ＶＰＰ）に活性化する。電圧生成器ＶＰＰＧＥＮにより生成される第１高レベル電圧ＶＰＰは、多数のワード線ＷＬの電圧を上昇するために使用される。このため、第１高レベル電圧ＶＰＰは、一時的に低下し、ワード線ＷＬの電圧上昇とともに元のレベル（例えば、５．０Ｖ）に戻る（図１３（ｋ））。
【００６８】
電圧生成器ＶＰＰＧＥＮによる第１高レベル電圧ＶＰＰの生成能力は、ワード線選択信号ＷＬＡＬＬＺが活性化されたときの第１高レベル電圧ＶＰＰが２．４Ｖ以上になるように設計されている。換言すれば、バーンイン試験中、第１高レベル電圧ＶＰＰは、スイッチ回路ＳＷ２がオンしているときの第２高レベル電圧ＶＯＯ（＝ＶＡＲＹ）より低くなることはない。これにより、図１０に示したラッチアップの発生を防止でき、第１高レベル電圧ＶＰＰを正常な値（例えば、５．０Ｖ）に維持できる（図１３（ｌ））。これにより、ワード線ＷＬを介して全メモリセルＭＣのトランスファトランジスタのゲートにストレスが印加される。複数のトランスファトランジスタは、バーンイン試験中に同時に動作する内部回路である。
【００６９】
第１高レベル電圧ＶＰＰが正常な値に戻った後、テスタＴＥＳＴは、第２高レベル電圧ＶＯＯを元の値に切り替えるための試験コードを半導体集積回路ＳＥＭに供給する。バーンイン制御回路２２は、試験コードに応答して、電源選択信号ＣＯＮＺを低レベルに設定する（図１３（ｍ））。電源回路２４は、電源選択信号ＣＯＮＺの非活性化に応答して、スイッチ回路ＳＷ２（ＰＭ２）をオフし、スイッチ回路ＳＷ１（ＰＭ１）をオンする。これにより、第２高レベル電圧ＶＯＯは、再び内部電圧ＶＰＥＲＩ（例えば、３．１Ｖ）まで上昇する（図１３（ｎ））。なお、第２高レベル電圧ＶＯＯを元の値に戻すための試験コードの供給タイミングは、第１高レベル電圧ＶＰＰが内部電圧ＶＰＥＲＩ（この例では、３．１Ｖ）以上に上昇した後であれば、いつでもよい。
【００７０】
第２高レベル電圧ＶＯＯを正常な値（３．１Ｖ）に戻すことで、第２高レベル電圧ＶＯＯを受けて動作する回路（図８に示した生成回路ＢＴＧＥＮ等）は、正常に動作する。これにより、半導体集積回路ＳＥＭを正常に動作でき、正常なバーンイン試験を実施できる。一方、第２高レベル電圧ＶＯＯがバーンイン試験中に内部電圧ＶＰＥＲＩ（３．１Ｖ）に保持される場合、第１高レベル電圧ＶＰＰは、電圧値の低下により第２高レベル電圧ＶＯＯより低くなる。これにより、図１０に示したサイリスタがオンし、ラッチアップが発生すると、第１高レベル電圧ＶＰＰは、さらに低くなる（図１３（ｏ））。
【００７１】
バーンイン試験中のワード線ＷＬの電圧は、第１高レベル電圧ＶＰＰに設定される。このため、ラッチアップが発生すると、ワード線ＷＬを高電圧（この例では、５．０Ｖ）に維持できなくなり、正常なバーンイン試験を実施できない。換言すれば、ワード線ＷＬが接続されるメモリセルＭＣのトランスファトランジスタのゲートにストレスを与えることができない。
【００７２】
バーンイン試験によるストレスの印加後、テスタＴＥＳＴは、ワード線ＷＬを非活性化するための試験コードをアドレス信号ＡＤとして半導体集積回路ＳＥＭに供給する。バーンイン制御回路２２は、試験コードに応答して、全ワード線選択信号ＷＬＡＬＬＺを低レベルに設定する（図１３（ｐ））。ワードデコーダＷＤＥＣは、全ワード線選択信号ＷＬＡＬＬＺに応答して全てのワード線ＷＬを低レベルに非活性化する。
【００７３】
この後、テスタＴＥＳＴは、バーンイン試験を終了するための試験コードをアドレス信号ＡＤとして半導体集積回路ＳＥＭに供給する。バーンイン制御回路２２は、試験コードに応答して、バーンイン信号ＷＢＩＺを低レベルに非活性化する（図１３（ｑ））。バーンイン信号ＷＢＩＺの非活性化により、スイッチ回路ＳＷ１（ＰＭ１）がオフし、第２高レベル電圧線ＶＯＯと内部電圧線ＶＰＥＲＩとの接続が解除される。
【００７４】
テスタＴＥＳＴは、バーンイン信号ＷＢＩＺの非活性化に合わせて、電源電圧ＶＤＤを通常の値（例えば、１．８Ｖ）に戻す（図１３（ｒ））。電源電圧ＶＤＤの下降により、電源回路２４が生成する内部電圧ＶＰＥＲＩ、第１高レベル電圧ＶＰＰ、第２高レベル電圧ＶＯＯおよび内部電圧ＶＡＲＹ、ＶＩＩも下降する（図１３（ｓ、ｔ、ｕ、ｖ））。そして、バーンイン試験が終了する。この後、メモリセルＭＣへの試験データの書き込みと読み出しチェックが実施され、ストレスの印加により不良になったメモリセルＭＣが検出される。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【００７５】
なお、上述した実施形態は、ＤＲＡＭ等の半導体集積回路ＳＥＭに適用する例について述べた。しかし、例えば、上述した実施形態は、ＳＲＡＭ、フラッシュメモリ、強誘電体メモリ等の他の半導体メモリ、あるいはＣＰＵ等のロジックＬＳＩに適用してもよい。上述した実施形態は、図１０に示したように、第１高レベル電圧ＶＰＰがベースに供給され、第２高レベル電圧ＶＯＯがエミッタに供給される寄生トランジスタＰＴＲを有する半導体集積回路ＳＥＭに適用可能である。特に、第１高レベル電圧ＶＰＰを受けて動作する多数の内部回路がバーンイン試験時に同時に動作する半導体集積回路ＳＥＭに適用することで、顕著な効果を得ることができる。
【００７６】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【００７７】
１０‥クロックバッファ；１２‥アドレスバッファ；１４‥パワーダウン制御回路；１６‥モードレジスタ；１８‥コマンドデコーダ；２０‥データ入出力回路；２２‥バーンイン制御回路；２４‥電源回路；２６‥メモリコア制御回路；２８‥データ入出力回路；３０‥メモリコア；ＡＲＹ‥メモリセルアレイ；ＢＬ、／ＢＬ‥ビット線；ＣＤＥＣ‥コラムデコーダ；ＣＯＮＺ‥電源選択信号；ＣＳＷ‥コラムスイッチ；ＩＮＣ‥内部回路；ＭＣ‥メモリセル；ＰＯＮＣＮＴ‥電源起動制御回路；ＰＲＥ‥プリチャージ回路；ＲＡ‥リードアンプ；ＳＡ‥センスアンプ；ＳＥＭ‥半導体集積回路；ＳＴＴ０Ｚ‥スタータ信号；ＳＷ１−２‥スイッチ回路；ＴＣ‥恒温槽；ＴＥＳＺ‥試験信号；ＴＳＹＳ‥テストシステム；ＵＬＰＺ‥ローパワー信号；ＶＡＲＹ‥内部電圧；ＶＡＲＹＧＥＮ‥電圧生成器；ＶＢＢ‥基板電圧；ＶＢＢＧＥＮ‥電圧生成器；ＶＣＮＴ‥電圧制御回路；ＶＧＥＮ‥電圧生成回路；ＶＩＩ‥内部電圧；ＶＩＩＧＥＮ‥電圧生成器；ＶＮＮ‥負電圧；ＶＯＯ‥第２高レベル電圧線；ＶＯＯＧＥＮ‥電圧生成器；ＶＰＥＲＩＧＥＮ‥電圧生成器；ＶＰＰ‥第１高レベル電圧；ＶＰＰＧＥＮ‥電圧生成器；ＶＰＲＥＩ‥内部電圧；ＶＮＮＧＥＮ‥電圧生成器；ＷＡ‥ライトアンプ；ＷＡＦ‥ウエハ；ＷＢＩＺ‥バーンイン信号；ＷＤＥＣ‥ワードデコーダ；ＷＬ‥ワード線
【特許請求の範囲】
【請求項１】
電源電圧に基づいて、前記電源電圧より高い第１高レベル電圧を生成する第１電圧生成回路と、
前記電源電圧に基づいて、前記電源電圧より高く、前記第１高レベル電圧より低い第２高レベル電圧を生成するとともに、バーンイン試験時に生成動作を停止する第２電圧生成回路と、
前記電源電圧に基づいて、前記電源電圧より低い第３高レベル電圧を生成する第３電圧生成回路と、
前記第１高レベル電圧を受けて個別に動作するとともに、前記バーンイン試験中に動作する複数の内部回路と、
前記バーンイン試験時に、前記第２高レベル電圧が供給される第２高レベル電圧線を前記第３高レベル電圧が供給される第３高レベル電圧線に接続する電圧制御回路と、
前記第１高レベル電圧をベースで受け、前記第２高レベル電圧をエミッタで受ける寄生トランジスタと
を備えていることを特徴とする半導体集積回路。
【請求項２】
前記第３電圧生成回路は、前記複数の内部回路が動作するときに一時的に低下する第１高レベル電圧の最小値より低い前記第３高レベル電圧を生成すること
を特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記電源電圧と同じ値の第４高レベル電圧を生成する第４電圧生成回路を備え、
前記電圧制御回路は、
前記バーンイン試験中に、前記複数の内部回路が動作を開始する所定の期間を除く期間に前記第２高レベル電圧線を前記第４高レベル電圧が供給される第４高レベル電圧線に接続する第１スイッチ回路と、
前記措定の期間に前記第２高レベル電圧線を前記第３高レベル電圧線に接続する第２スイッチ回路と
を備えていることを特徴とする請求項１または請求項２記載の半導体集積回路。
【請求項４】
コマンド信号を解読し、内部コマンド信号を生成するコマンドデコーダと、
前記内部コマンド信号に応じて複数種のバーンイン制御信号を出力するバーンイン制御回路と
を備え、
前記電圧制御回路は、前記バーンイン試験の開始を示す前記バーンイン制御信号に応じて、前記第１スイッチ回路をオンし、前記第２高レベル電圧の前記第３高レベル電圧への切り替えを示す前記バーンイン制御信号に応じて、前記第１スイッチ回路をオフし、前記第２スイッチ回路をオンし、前記第２高レベル電圧の元の値への切り替えを示す前記バーンイン制御信号に応じて、前記第１スイッチ回路をオンし、前記第２スイッチ回路をオフし、前記バーンイン試験の終了を示す前記バーンイン制御信号に応じて、前記第１スイッチをオフすること
を特徴とする請求項１ないし請求項３のいずれか１記載の半導体集積回路。
【請求項５】
複数のワード線とビット線に接続された複数のメモリセルと、
前記ワード線のいずれかに前記第１高レベル電圧を供給するとともに、前記バーンイン試験中に複数の前記ワード線に前記第１高レベル電圧を供給するワードデコーダと
を備え、
前記内部回路は、前記メモリセル内に形成され、前記メモリセルの記憶ノードを前記ビット線に接続するためにゲートが前記ワード線に接続されたトランスファトランジスタであること
を特徴とする請求項１ないし請求項４のいずれか１項記載の半導体集積回路。
【請求項１】
電源電圧に基づいて、前記電源電圧より高い第１高レベル電圧を生成する第１電圧生成回路と、
前記電源電圧に基づいて、前記電源電圧より高く、前記第１高レベル電圧より低い第２高レベル電圧を生成するとともに、バーンイン試験時に生成動作を停止する第２電圧生成回路と、
前記電源電圧に基づいて、前記電源電圧より低い第３高レベル電圧を生成する第３電圧生成回路と、
前記第１高レベル電圧を受けて個別に動作するとともに、前記バーンイン試験中に動作する複数の内部回路と、
前記バーンイン試験時に、前記第２高レベル電圧が供給される第２高レベル電圧線を前記第３高レベル電圧が供給される第３高レベル電圧線に接続する電圧制御回路と、
前記第１高レベル電圧をベースで受け、前記第２高レベル電圧をエミッタで受ける寄生トランジスタと
を備えていることを特徴とする半導体集積回路。
【請求項２】
前記第３電圧生成回路は、前記複数の内部回路が動作するときに一時的に低下する第１高レベル電圧の最小値より低い前記第３高レベル電圧を生成すること
を特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記電源電圧と同じ値の第４高レベル電圧を生成する第４電圧生成回路を備え、
前記電圧制御回路は、
前記バーンイン試験中に、前記複数の内部回路が動作を開始する所定の期間を除く期間に前記第２高レベル電圧線を前記第４高レベル電圧が供給される第４高レベル電圧線に接続する第１スイッチ回路と、
前記措定の期間に前記第２高レベル電圧線を前記第３高レベル電圧線に接続する第２スイッチ回路と
を備えていることを特徴とする請求項１または請求項２記載の半導体集積回路。
【請求項４】
コマンド信号を解読し、内部コマンド信号を生成するコマンドデコーダと、
前記内部コマンド信号に応じて複数種のバーンイン制御信号を出力するバーンイン制御回路と
を備え、
前記電圧制御回路は、前記バーンイン試験の開始を示す前記バーンイン制御信号に応じて、前記第１スイッチ回路をオンし、前記第２高レベル電圧の前記第３高レベル電圧への切り替えを示す前記バーンイン制御信号に応じて、前記第１スイッチ回路をオフし、前記第２スイッチ回路をオンし、前記第２高レベル電圧の元の値への切り替えを示す前記バーンイン制御信号に応じて、前記第１スイッチ回路をオンし、前記第２スイッチ回路をオフし、前記バーンイン試験の終了を示す前記バーンイン制御信号に応じて、前記第１スイッチをオフすること
を特徴とする請求項１ないし請求項３のいずれか１記載の半導体集積回路。
【請求項５】
複数のワード線とビット線に接続された複数のメモリセルと、
前記ワード線のいずれかに前記第１高レベル電圧を供給するとともに、前記バーンイン試験中に複数の前記ワード線に前記第１高レベル電圧を供給するワードデコーダと
を備え、
前記内部回路は、前記メモリセル内に形成され、前記メモリセルの記憶ノードを前記ビット線に接続するためにゲートが前記ワード線に接続されたトランスファトランジスタであること
を特徴とする請求項１ないし請求項４のいずれか１項記載の半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１１−２８７８９（Ｐ２０１１−２８７８９Ａ）
【公開日】平成２３年２月１０日（２０１１．２．１０）
【国際特許分類】
【出願番号】特願２００９−１７０１７１（Ｐ２００９−１７０１７１）
【出願日】平成２１年７月２１日（２００９．７．２１）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２３年２月１０日（２０１１．２．１０）
【国際特許分類】
【出願日】平成２１年７月２１日（２００９．７．２１）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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