【課題】本発明は、リフレッシュ動作の時、電流消耗を減らすことができる半導体メモリ装置を提供する。
【解決手段】第１ビットライン分離信号に応答してビットラインとセンスアンプとを連結及び分離させる第１スイッチと、第２ビットライン分離信号に応答してビットラインバーとセンスアンプとを連結させる第２スイッチと、及びリフレッシュ動作の時、第２ビットライン分離信号のイネーブル区間の長さよりイネーブル区間が短いリフレッシュ用ビットライン分離信号を生成して第２スイッチに提供する制御部を備える。 （もっと読む）

【課題】オープンビット線方式における電源ノイズの影響を低減した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は，列方向に両側に延びる一対のビット線に接続するセンスアンプを列方向に直交する行方向に複数配置したセンスアンプ群が列方向に複数配置され，列方向に隣接するセンスアンプ群それぞれに接続される複数のビット線が互いに平行に配置され，列方向の両端に配置されたセンスアンプ群に接続された一対のビット線のうち列方向の両端側の複数のビット線にそれぞれ平行に配置された複数の未使用ビット線を有し，複数のワード線が行方向に配線され，複数のビット線及び複数の未使用ビット線と複数のワード線との交差位置にメモリセルが配置されたメモリセルアレイと，メモリセルアレイの列方向の一端に配置され，複数のセンスアンプ群に内部電源を内部電源線を介して供給する内部電源回路とを有し，未使用ビット線は内部電源配線に接続されている。 （もっと読む）

【課題】直前の書き込みデータと同じ書き込みデータを連続して書き込む場合であれば、入出力線対のイコライズは不要である。そのため、直前の書き込みデータと同じ書き込みデータを連続して書き込む場合に、入出力線のイコライズを実施せず、データ書き込み時の消費電力を削減する半導体装置が、望まれる。
【解決手段】半導体装置は、第１の信号入出力線をイコライズする第１のイコライズ回路と、データのライト動作が連続する場合には、連続するライト動作間、第１のイコライズ回路を非活性とし、リード動作が連続する場合又はライト動作の後にリード動作を行う場合には、連続するライト動作間又はライト動作の後のリード動作間時に、第１のイコライズ回路を活性とする制御回路と、を備えている。 （もっと読む）

【課題】低電圧駆動時における動作完了直後のビット線のプリチャージ電圧復帰するまでの時間を高速化し、読み取りエラーを防止する。
【解決手段】メモリセルＢＬＣＥＬＬ＜０＞、ＢＬＣＥＬＬ＜１＞と、メモリセルのビット線対ｂｌ／ｂｌｂと、ビット線対の電位差を増幅するセンスアンプ回路ＢＬＳＡと、センスアンプ回路ＢＬＳＡのグローバルビット線対ｇｂｌ／ｇｂｌｂと、を有する半導体記憶装置である。センスアンプ回路ＢＬＳＡは、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１及びＰ２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１〜Ｎ６と、を含むＳＲＡＭ型であり、該ＳＲＡＭの接続ノードａ及び接続ノードｂに専用のイコライズ線ｅｑｃを設けることによって、各駆動信号線に分布する寄生容量を分散させる。 （もっと読む）

【課題】デジタルメモリデバイスの動作電力を低減する。
【解決手段】複数のメモリセル（７１３）を含むデジタルメモリデバイス（２９０４）は、一組のメモリセル（７１３）上で動作を実行するようにコマンドを受信し、一組のメモリセル（７１３）は、デバイス（２９０４）全体よりも含有するメモリセルが少なく、デバイス（２９０４）は、受信コマンドに応答して、一組のメモリセル（７１３）に関連する一組のビットライン（７０９）のみを、動作のフロントエンドに選択的にプリチャージすることを含む動作を実行する、デジタルメモリ（２９０４）を動作させる方法、装置、およびシステム（２９００）。 （もっと読む）

【課題】半導体装置の駆動方法を提供する。
【解決手段】酸化物半導体を用いた書き込み用トランジスタ、該トランジスタと異なる半導体材料を用いた読み出し用のトランジスタ及び容量素子を含む不揮発性のメモリセルを有する半導体装置を提供する。メモリセルへの書き込みは、書き込み用トランジスタをオン状態として、書き込み用トランジスタのソース電極と、容量素子の電極の一方と、読み出し用トランジスタのゲート電極とが電気的に接続されたノードに電位を供給した後、書き込み用トランジスタをオフ状態として、ノードに所定量の電位を保持させることで行う。メモリセルの読み出しは、ビット線にプリチャージ電位を供給した後ビット線への電位の供給を止め、ビット線の電位がプリチャージ電位に保たれるか、または電位が下がるか、により行う。 （もっと読む）

【課題】回路規模が小さい階層型ＤＲＡＭを提供すること。
【解決手段】それぞれが複数のメモリセルと、前記メモリセルに接続されたビット線と、前記ビット線をプリチャージするプリチャージ回路とを有し、行方向及び列方向にマトリクス状に配置された複数のサブアレイと、前記列方向に沿って延設され、前記サブアレイの列を選択するための列選択信号線と、前記行方向に沿って延設され、前記サブアレイの行を選択するためのメインワード線と、前記プリチャージ回路に対してプリチャージ信号を供給するプリチャージ信号線と、を備え、前記行方向または前記列方向に並べて配置された少なくとも２つの前記サブアレイが前記プリチャージ信号に応じて同一論理で制御される半導体装置。 （もっと読む）

【課題】簡素化された、ロバスト性を有するメモリセンスアンプを提供する。
【解決手段】差動センスアンプであって、第１のビット線（ＢＬ）に接続された出力および第１のビット線に対して相補的な第２のビット線（／ＢＬ）に接続された入力を有する第１のＣＭＯＳインバータと、第２のビット線（／ＢＬ）に接続された出力および第１のビット線（ＢＬ）に接続された入力を有する第２のＣＭＯＳインバータとを備え、それぞれのＣＭＯＳインバータはプルアップトランジスタ（Ｍ２１、Ｍ２２）および前記プルダウントランジスタ（Ｍ３１、Ｍ３２）を備え、前記センスアンプは、前記第１のビット線および前記第２のビット線をプリチャージ電圧にプリチャージするために、プリチャージトランジスタを有し、前記プリチャージトランジスタは、前記プルアップトランジスタもしくはプルダウントランジスタによって構成される。 （もっと読む）

【課題】ブリード電流の発生を防止し、プリチャージ動作の電力消費を節減する。
【解決手段】オープンビットライン構造を有する半導体メモリ装置の駆動方法において、第１セルアレイ３００ａに設置されている第１ビットラインにデータ信号を出力するデータ伝送ステップと、第２セルアレイ３００ｂに設置されている第２ビットラインに基準信号を出力する基準信号伝送ステップと、第１ビットライン及び第２ビットラインのうち、電圧の低い方のビットラインの電圧を接地電圧に増幅して維持する補助センシングステップと、第１センスアンプノード及び第２センスアンプノードの電圧を等価化し、フローティングさせるプリチャージステップとを含み、センシングステップ動作を、接地電圧より低いレベルの低電圧、及び電源電圧よりも高いレベルの高電圧を用いて実行し、低電圧が第１ビットライン及び前記第２ビットラインに伝送されないようにクランピングする。 （もっと読む）

【課題】同じ拡散層に形成されて対照的な動作を行うトランジスタは、拡散層に対して対照的に配置されるのが一般的である。この固定観念を捨てることで、半導体集積回路装置の設計に係る制約の一部を回避し、サイズダウンおよび製造コストの節約を可能とするレイアウトを用いた半導体集積回路装置を提供する。
【解決手段】本発明によれば、同じ拡散層に形成されて対照的な動作を行う２つのトランジスタを、あえて非対称的に配置することで、半導体集積回路装置のさらなるサイズダウンが可能となる。 （もっと読む）