半導体装置の駆動方法
【課題】半導体装置の駆動方法を提供する。
【解決手段】酸化物半導体を用いた書き込み用トランジスタ、該トランジスタと異なる半導体材料を用いた読み出し用のトランジスタ及び容量素子を含む不揮発性のメモリセルを有する半導体装置を提供する。メモリセルへの書き込みは、書き込み用トランジスタをオン状態として、書き込み用トランジスタのソース電極と、容量素子の電極の一方と、読み出し用トランジスタのゲート電極とが電気的に接続されたノードに電位を供給した後、書き込み用トランジスタをオフ状態として、ノードに所定量の電位を保持させることで行う。メモリセルの読み出しは、ビット線にプリチャージ電位を供給した後ビット線への電位の供給を止め、ビット線の電位がプリチャージ電位に保たれるか、または電位が下がるか、により行う。
【解決手段】酸化物半導体を用いた書き込み用トランジスタ、該トランジスタと異なる半導体材料を用いた読み出し用のトランジスタ及び容量素子を含む不揮発性のメモリセルを有する半導体装置を提供する。メモリセルへの書き込みは、書き込み用トランジスタをオン状態として、書き込み用トランジスタのソース電極と、容量素子の電極の一方と、読み出し用トランジスタのゲート電極とが電気的に接続されたノードに電位を供給した後、書き込み用トランジスタをオフ状態として、ノードに所定量の電位を保持させることで行う。メモリセルの読み出しは、ビット線にプリチャージ電位を供給した後ビット線への電位の供給を止め、ビット線の電位がプリチャージ電位に保たれるか、または電位が下がるか、により行う。
【発明の詳細な説明】
【技術分野】
【０００１】
開示する発明は、半導体素子を利用した半導体装置および当該半導体装置の駆動方法に関するものである。
【背景技術】
【０００２】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
【０００３】
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、データを記憶する。
【０００４】
上述の原理から、ＤＲＡＭでは、データを読み出すとキャパシタの電荷は失われるため、データの読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにおいてはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
【０００５】
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
【０００６】
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、電力の供給がなくなっても記憶内容を保持できるという利点を有している（例えば、特許文献１参照）。
【０００７】
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、データの書き換え頻度が高い用途には不向きである。
【０００８】
また、フローティングゲートに電荷を注入させるため、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入、または除去のためには比較的長い時間を要し、書き込みまたは消去の高速化が容易ではないという問題もある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の駆動方法を提供することを目的の一とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明の一態様では、酸化物半導体を用いた書き込み用トランジスタ、該書き込み用トランジスタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を含む不揮発性のメモリセルを有する半導体装置を提供する。該メモリセルへのデータの書き込み及び書き換えは、書き込み用トランジスタをオン状態とすることにより、書き込み用トランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の一方と、読み出し用トランジスタのゲート電極とが電気的に接続されたノードに電位を供給し、その後、書き込み用トランジスタをオフ状態とすることにより、ノードに所定量の電位を保持させることで行う。また、該メモリセルからのデータの読み出しは、読み出し用トランジスタのドレイン電極と電気的に接続されたソース線を接地電位とし、読み出し用トランジスタのソース電極と電気的に接続されたビット線を接地電位と電源電位の間のプリチャージ電位とした後、ビット線への電位の供給を止めることにより、ビット線の電位がノードに保持された電位に応じて変動することで行う。
【００１２】
より具体的には、例えば次のような構成および駆動方法を採用することができる。
【００１３】
本発明の一態様ではビット線に第１のトランジスタのソース電極が電気的に接続され、ソース線に第１のトランジスタのドレイン電極が電気的に接続され、第１のトランジスタのゲート電極と、第２のトランジスタのドレイン電極と、容量素子の一方の電極が電気的に接続され、電位が保持されるノードが構成されている。本発明の一態様は該構成において、書き込み期間、および書き込み期間の後の読み出し期間を有し、読み出し期間において、ソース線を接地電位とし、ビット線をプリチャージ電位供給配線と接続し、ビット線をプリチャージ電位とした後、ビット線とプリチャージ電位供給配線を接続解除することで、ビット線の電位がノードに保持された電位に応じて変動する、半導体装置の駆動方法である。
【００１４】
また、上記において、ビット線の電位の変動により、ノードに保持された電位を読み出すことができる。
【００１５】
また、本発明の別の一態様では、ビット線と、ソース線と、複数のメモリセルを含むメモリセルアレイと、を有し、メモリセルの一において、ビット線に第１のトランジスタのソース電極が電気的に接続され、ソース線に第１のトランジスタのドレイン電極が電気的に接続され、第１のトランジスタのゲート電極と、第２のトランジスタのドレイン電極と、容量素子の一方の電極が電気的に接続され、電位が保持されるノードが構成されている。本発明の一態様は該構成において、書き込み期間、および書き込み期間の後の読み出し期間を有し、読み出し期間において、選択するメモリセルの一のソース線を接地電位とし、ビット線をプリチャージ電位供給配線と接続し、ビット線をプリチャージ電位とした後、選択するメモリセルの一のビット線とプリチャージ電位供給配線を接続解除することで、ビット線の電位がノードに保持された電位に応じて変動する、半導体装置の駆動方法である。
【００１６】
また、上記において、ビット線の電位の変動により、選択するメモリセルの一のノードに保持された電位を読み出すことができる。
【００１７】
また、上記において、読み出し期間において、非選択とするメモリセルの一のソース線をプリチャージ電位供給配線と接続することができる。
【００１８】
また、上記において、第１のトランジスタをｐチャネル型トランジスタまたはｎチャネル型トランジスタとすることができる。
【００１９】
また、上記において、第２のトランジスタのチャネル形成領域は、酸化物半導体を含むことができる。
【００２０】
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
【００２１】
また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００２２】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
【００２３】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【発明の効果】
【００２４】
本発明の一態様で用いる酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【００２５】
また、本発明の一態様である半導体装置では、データの書き込みに高い電圧を必要としないため、素子の劣化の問題もない。例えば、前述のフラッシュメモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、フラッシュメモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、データの書き込みが行われるため、高速な書き込みも容易に実現しうる。また、データを消去するための動作が不要であるというメリットもある。
【００２６】
また、読み出し用トランジスタには、酸化物半導体以外の材料を適用した高速動作が可能なトランジスタを用い、半導体装置の高速な読み出しを実現しうる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【００２７】
また、本発明の一態様である半導体装置の駆動方法では、メモリセルからのデータの読み出しを、ソース線を接地電位とし、ビット線をプリチャージ電位とした後、ビット線への電位の供給を止めることで行うため、読み出し期間においてソース線について電位の上昇を伴うプリチャージの必要がない。また、ビット線について、プリチャージ電位を超えて電位を上昇させる必要がないため、電位の変動が少ない。そのため、ソース線およびビット線の電位の変動が大きい読み出し方法と比較して、短時間に読み出し動作を行うことができる。
【図面の簡単な説明】
【００２８】
【図１】半導体装置の回路図。
【図２】半導体装置の回路図。
【図３】半導体装置の回路図。
【図４】タイミングチャート。
【図５】タイミングチャート。
【図６】タイミングチャート。
【図７】タイミングチャート。
【図８】タイミングチャート。
【図９】タイミングチャート。
【図１０】タイミングチャート。
【図１１】タイミングチャート。
【図１２】半導体装置の断面図および平面図。
【図１３】半導体装置の作製工程に係る断面図。
【図１４】半導体装置の作製工程に係る断面図。
【図１５】半導体装置の作製工程に係る断面図。
【図１６】半導体装置の作製工程に係る断面図。
【図１７】半導体装置の作製工程に係る断面図。
【図１８】酸化物半導体の結晶構造を示す図。
【図１９】酸化物半導体の結晶構造を示す図。
【図２０】酸化物半導体の結晶構造を示す図。
【図２１】酸化物半導体の結晶構造を示す図。
【図２２】計算によって得られた電界効果移動度のゲート電圧依存性を説明する図。
【図２３】計算によって得られたドレイン電流と電界効果移動度のゲート電圧依存性を説明する図。
【図２４】計算によって得られたドレイン電流と電界効果移動度のゲート電圧依存性を説明する図。
【図２５】計算によって得られたドレイン電流と電界効果移動度のゲート電圧依存性を説明する図。
【図２６】計算に用いたトランジスタの断面構造を説明する図。
【図２７】酸化物半導体層を用いたトランジスタ特性のグラフ。
【図２８】試料Ａおよび試料ＢのＸＲＤを示す図。
【図２９】トランジスタのオフ電流と測定時基板温度との関係を示す図。
【図３０】基板温度としきい値電圧の関係および基板温度と電界効果移動度の関係を示す図。
【図３１】半導体装置を説明するための図。
【発明を実施するための形態】
【００２９】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３０】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３１】
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００３２】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成およびその動作について、図１乃至図１１を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すためにＯＳの符号を併せて付す場合がある。なお、本発明の一態様の主旨は著しく低いオフ電流を特徴とするトランジスタを用いた半導体装置を提案することにある。そのため、酸化物半導体を用いたトランジスタに代えて、酸化物半導体以外の材料を用いたオフ電流が小さいトランジスタを用いてもよい。
【００３３】
〈基本回路１〉
はじめに、最も基本的な回路構成およびその動作について、図１を参照して説明する。図１（Ａ−１）に示す半導体装置において、ソース線ＳＬとトランジスタ１６０のソース電極（またはドレイン電極）とは、電気的に接続され、ビット線ＢＬとトランジスタ１６０のドレイン電極（またはソース電極）とは、電気的に接続されている。また、信号線Ｓとトランジスタ１６２のソース電極（またはドレイン電極）とは、電気的に接続され、書き込みワード線ＯＳＧと、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のドレイン電極（またはソース電極）は、容量素子１６４の電極の一方と電気的に接続され、容量線Ｃと、容量素子１６４の電極の他方は電気的に接続されている。
【００３４】
ここで、トランジスタ１６２には、例えば、酸化物半導体を用いたトランジスタが適用される。本発明の一態様に用いる酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長期間にわたって保持することが可能である。そして、容量素子１６４を有することにより、トランジスタ１６０のゲート電極に与えられた電位の保持が容易になり、また、保持されたデータの読み出しが容易になる。
【００３５】
なお、トランジスタ１６０としては、チャネルの導電型とその半導体材料については特に限定されない。トランジスタのチャネルの導電型については、ｐチャネル型を用いると、低電位を用いずに読み出しを行うことができるため、低電位を生成する周辺回路が不要となる。一方、ｎチャネル型を用いると、高速な読み出しが可能となる。半導体材料については、データの読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。
【００３６】
また、図１（Ｂ）に示すように、容量素子１６４を設けない構成とすることも可能である。
【００３７】
図１（Ａ−１）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、データの書き込み、保持、読み出しが可能である。
【００３８】
はじめに、データの書き込みおよび保持について説明する。まず、容量線Ｃを所定の電位（定電位）とし、書き込みワード線ＯＳＧの電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、信号線Ｓの電位が、トランジスタ１６０のゲート電極、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電位が与えられる（書き込み）。ここでは、異なる二つの電位Ｖｄａｔａ１（高電位、データ”１”ともいう）およびＶｄａｔａ０（低電位、データ”０”ともいう）のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を適用して、記憶容量を向上させても良い。その後、書き込みワード線ＯＳＧの電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電位が保持される（保持）。
【００３９】
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極の電位は長期間にわたって保持される。
【００４０】
次に、データの読み出しについて説明する。ソース線ＳＬに所定の電位（定電位）を与えた状態で、容量線Ｃに適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極に保持された電位に応じて、ビット線ＢＬは異なる電位をとる。一般に、トランジスタ１６０をｐチャネル型とすると、トランジスタ１６０のゲート電極にＶｄａｔａ１（データ”１”）が与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＶｄａｔａ０（データ”０”）が与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な容量線Ｃの電位をいうものとする。したがって、容量線Ｃの電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極に与えられた電位を判別できる。例えば、書き込みにおいてＶｄａｔａ１（データ”１”）が与えられた場合には、容量線Ｃの電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オフ状態」となる。Ｖｄａｔａ０（データ”０”）が与えられた場合には、容量線Ｃの電位がＶ０（＜Ｖｔｈ＿Ｌ）となって、トランジスタ１６０は「オン状態」となる。このため、ビット線ＢＬの電位を測定することで、保持されているデータを読み出すことができる。
【００４１】
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルのデータのみを読み出せることが必要になる。このように、所定のメモリセルのデータを読み出し、それ以外のメモリセルのデータを読み出さないためには、トランジスタ１６０が並列に接続されている場合には、読み出しの対象ではないメモリセルの容量線Ｃに対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより大きい電位を与えればよい。またトランジスタ１６０が直列に接続されている場合には、ゲート電極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより小さい電位を容量線Ｃに与えればよい。
【００４２】
次に、データの書き換えについて説明する。データの書き換えは、上記データの書き込みおよび保持と同様に行われる。つまり、書き込みワード線ＯＳＧの電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、信号線Ｓの電位（新たなデータに係る電位）が、トランジスタ１６０のゲート電極および容量素子１６４に与えられる。その後、書き込みワード線ＯＳＧの電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極は、新たなデータに係る電位が与えられた状態となる。
【００４３】
このように、開示する発明に係る半導体装置は、再度のデータの書き込みによって直接的にデータを書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
【００４４】
なお、トランジスタ１６２のドレイン電極（またはソース電極）は、トランジスタ１６０のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。以下において、トランジスタ１６２のドレイン電極（またはソース電極）とトランジスタ１６０のゲート電極が電気的に接続される部位をノードＦＧと呼ぶ場合がある。トランジスタ１６２がオフ状態の場合、当該ノードＦＧは絶縁体中に埋設されたと見ることができ、ノードＦＧには電位が保持される。本発明の一態様で用いる酸化物半導体を用いたトランジスタ１６２のオフ電流は、シリコン半導体などで形成されるトランジスタの１０万分の１以下であるため、トランジスタ１６２のリークによる、ノードＦＧに蓄積された電位の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ１６２により、電力の供給が無くてもデータの保持が可能な不揮発性メモリ素子を実現することが可能である。
【００４５】
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体を用いたトランジスタの場合、例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、好ましくは１０ｚＡ以下、より好ましくは１ｚＡ以下、さらに好ましくは１００ｙＡ以下レベルにまで低くすることができる。そのため容量素子１６４の容量値が１０ｆＦ程度である場合には、少なくとも１０６秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
【００４６】
また、開示する発明の半導体装置においては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
【００４７】
図１（Ａ−１）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図１（Ａ−２）のように考えることが可能である。つまり、図１（Ａ−２）では、トランジスタ１６０および容量素子１６４が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞれ、容量素子１６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６４を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ１６０の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量）の容量値に相当する。
【００４８】
トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６２のゲートリーク電流が十分に小さい条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ（Ｒ１はＲＯＳ以上）、Ｒ２≧ＲＯＳ（Ｒ２はＲＯＳ以上）を満たす場合には、電位の保持期間（データの保持期間ということもできる）は、主としてトランジスタ１６２のオフ電流によって決定されることになる。
【００４９】
逆に、当該条件を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ１６２のオフ電流以外のリーク電流（例えば、ソース電極とゲート電極の間において生じるリーク電流等）が大きいためである。このことから、本実施の形態において開示する半導体装置は、Ｒ１≧ＲＯＳ（Ｒ１はＲＯＳ以上）、およびＲ２≧ＲＯＳ（Ｒ２はＲＯＳ以上）の関係を満たすものであることが望ましいといえる。
【００５０】
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２（Ｃ１はＣ２以上）の関係を満たすことが望ましい。Ｃ１を大きくすることで、容量線ＣによってノードＦＧの電位を制御する際に、容量線Ｃの電位を効率よくノードＦＧに与えることができるようになり、容量線Ｃに与える電位間（例えば、読み出しの電位と、非読み出しの電位）の電位差を低く抑えることができるためである。
【００５１】
このように、上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、Ｒ１およびＲ２は、トランジスタ１６０のゲート絶縁層や容量素子１６４の絶縁層によって制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層や容量素子１６４の絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
【００５２】
本実施の形態で示す半導体装置においては、ノードＦＧが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有している。
【００５３】
フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が、隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電圧をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。
【００５４】
一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電圧が不要である。これにより、隣接セルに対する、コントロールゲートによる高電圧の影響を考慮する必要がないため、高集積化が容易になる。
【００５５】
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差）の最大値は、２段階（１ビット）のデータを書き込む場合、一つのメモリセルにおいて、５Ｖ以下、好ましくは３Ｖ以下とすることができる。
【００５６】
さらに、容量素子１６４を構成する絶縁層の比誘電率εｒ１と、トランジスタ１６０を構成する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１６４を構成する絶縁層の面積Ｓ１と、トランジスタ１６０においてゲート容量を構成する絶縁層の面積Ｓ２とが、２・Ｓ２≧Ｓ１（２・Ｓ２はＳ１以上）、望ましくはＳ２≧Ｓ１（Ｓ２はＳ１以上）を満たしつつ、Ｃ１≧Ｃ２（Ｃ１はＣ２以上）を実現することが容易である。すなわち、容量素子１６４を構成する絶縁層の面積を小さくしつつ、Ｃ１≧Ｃ２（Ｃ１はＣ２以上）を実現することが容易である。具体的には、例えば、容量素子１６４を構成する絶縁層においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ１を１０以上、好ましくは１５以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して、３≦εｒ２≦４（εｒ２は３以上４以下）とすることができる。
【００５７】
このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高集積化が可能である。
【００５８】
また、フラッシュメモリの他に不揮発性のランダムアクセスメモリとして磁気トンネル接合素子（ＭＴＪ素子）が知られている。ＭＴＪ素子は、絶縁膜を介して上下に配置している強磁性体膜の磁化の向きが並行であれば低抵抗状態、反並行であれば高抵抗状態となることで情報を記憶する素子である。したがって、本実施の形態に係る酸化物半導体を用いたメモリとは原理が全く異なっている。表１はＭＴＪ素子と、本実施の形態に係る半導体装置との対比を示す。
【００５９】
【表１】
【００６０】
ＭＴＪ素子は磁性材料を使用するためキュリー温度以上にすると磁性が失われてしまうという欠点がある。また、ＭＴＪ素子は電流駆動であるため、シリコンのバイポーラデバイスと相性が良いが、バイポーラデバイスは集積化に不向きである。そして、ＭＴＪ素子は書き込み電流が微少とはいえメモリの大容量化によって消費電力が増大してしまうといった問題がある。
【００６１】
原理的にＭＴＪ素子は磁界耐性に弱く強磁界にさらされると磁化の向きが狂いやすい。また、ＭＴＪ素子に用いる磁性体のナノスケール化によって生じる磁化揺らぎを制御する必要がある。
【００６２】
さらに、ＭＴＪ素子は希土類元素を使用するため、金属汚染を嫌うシリコン半導体のプロセスに組み入れるには相当の注意を要する。ＭＴＪ素子はビット当たりの材料コストから見ても高価であると考えられる。
【００６３】
一方、本実施の形態で示す酸化物半導体を用いたトランジスタは、チャネルを形成する半導体材料が金属酸化物であること以外は、素子構造や動作原理がシリコンＭＯＳＦＥＴと同様である。また、酸化物半導体を用いたトランジスタは磁界の影響を受けず、ソフトエラーも生じ得ないといった特質を有する。このことからシリコン集積回路と非常に相性が良いといえる。
【００６４】
なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採ることもできる。例えば、メモリセルの一に３段階以上のデータを書き込む構成とすることで、２段階（１ビット）のデータを書き込む場合と比較して記憶容量を増大させることができる。例えば、上述のような、低電位Ｖｄａｔａ０（データ”０”）、高電位Ｖｄａｔａ１（データ”１”）に加え、他の電位を与える電位Ｖｄａｔａをトランジスタ１６０のゲート電極に与えることで、多値化を実現することができる。この場合、比較的規模の大きい回路構成（例えば、１５Ｆ２〜５０Ｆ２など：Ｆは最小加工寸法）を採用しても十分な記憶容量を確保することができる。
【００６５】
〈基本回路２〉
図２は、図１（Ａ−１）に示すメモリセルを２行×２列のマトリクス状に配置したメモリセルアレイの回路図である。図２におけるメモリセル１７０の構成は、図１（Ａ−１）と同様である。図２（Ａ）においては、それぞれのメモリセルにソース線ＳＬ、ビット線ＢＬ、信号線Ｓ、書き込みワード線ＯＳＧ、容量線Ｃが電気的に接続されている。また、図２（Ｂ）においては、ビット線ＢＬが信号線Ｓを兼ね、またソース線ＳＬが２列のメモリセルにおいて共通化された構造を有している。
【００６６】
図２（Ａ）に示すように、それぞれにメモリセルにソース線ＳＬ、ビット線ＢＬ、信号線Ｓ、書き込みワード線ＯＳＧ、容量線Ｃが電気的に接続される構造とすると、各線にメモリセルごとに異なる電位を供給することが可能となる。
【００６７】
図２（Ｂ）に示すように、ビット線ＢＬが信号線Ｓを兼ね、ソース線ＳＬを２列で共通化された構造とすると、メモリセル１７０に接続する配線の本数を削減することができる。
【００６８】
なお、ソース線ＳＬは列に限らず、行で共通化させてもよい。またソース線ＳＬを共通化させる列数（または行数）は、２列（２行）に限定されるものではなく、３列（または３行）以上の複数列（または複数行）のメモリセルにおいて共通した構造としてもよい。共通化させるソース線ＳＬの列数（または行数）は、共通化による寄生抵抗および寄生容量を考慮し、好適な値を適宜選択すれば良い。また、共通化させる列数（または行数）が多い程、メモリセル１７０に接続される配線の本数を削減することができるため好ましい。
【００６９】
また、図２のメモリセルアレイでは、メモリセルが並列に接続されているが、直列に接続されたメモリセルアレイとしてもよい。
【００７０】
図２において、ビット線ＢＬは、ビット線駆動回路１９４と電気的に接続されている。ここで、ビット線駆動回路１９４は、ビット線ＢＬの他に、ビット線切り替え信号線ＢＬＣとプリチャージ電位供給配線ＰＲＥと電気的に接続されている。
【００７１】
図２（Ａ）および図２（Ｂ）に示す半導体装置において、データの書き込み、保持、および読み出しは、図１の場合と同様であり、前述の記載を参酌することができる。ここでは、図２（Ｂ）に示す半導体装置において、ノードＦＧに電源電位ＶＤＤまたは接地電位ＧＮＤのいずれかを与える場合であって、ノードＦＧに電源電位ＶＤＤを与えた場合に保持されるデータをデータ”１”、ノードＦＧに接地電位ＧＮＤを与えた場合に保持されるデータをデータ”０”とする場合において、具体的な動作を説明する。
【００７２】
まず、書き込みの動作は次の通りである。メモリセル１７０に接続される容量線Ｃの電位を接地電位ＧＮＤとし、書き込みワード線ＯＳＧを高電位ＶＨとしてメモリセル１７０を選択する。これにより、ビット線ＢＬの電位が、選択されたメモリセル１７０のノードＦＧに供給される。
【００７３】
次に、保持の動作は次の通りである。メモリセル１７０に接続される書き込みワード線ＯＳＧの電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、ノードＦＧに与えられた電位が保持される。トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極の電位は長時間にわたって保持される。
【００７４】
次に、読み出しの動作は次の通りである。まず、メモリセル１７０に接続されるソース線ＳＬを接地電位ＧＮＤとする。また、ビット線ＢＬをプリチャージ電位供給配線ＰＲＥと接続し、ビット線ＢＬをプリチャージ電位ＶＰＲＥ１とする。その後、ビット線ＢＬとプリチャージ電位供給配線ＰＲＥを接続解除すると、ビット線ＢＬの電位がノードＦＧに保持された電位に応じて変動する。すなわち、トランジスタ１６０がｐチャネル型トランジスタの場合、ノードＦＧにデータ”１”が保持されていればトランジスタ１６０がオフ状態となり、ビット線ＢＬの電位はプリチャージ電位ＶＰＲＥ１に保たれる。また、ノードＦＧにデータ”０”が保持されていればトランジスタ１６０がオン状態となり、ビット線ＢＬの電位が低下し、ソース線ＳＬの接地電位ＧＮＤに近づく。このようにして、ビット線ＢＬの電位の変動により、ノードＦＧに保持された電位を読み出すことができる。
【００７５】
ビット線ＢＬとプリチャージ電位供給配線ＰＲＥの接続および接続解除は、ビット線切り替え信号線ＢＬＣの信号によってビット線駆動回路１９４の信号を切り替えることにより行う。
【００７６】
また、図２に示すように、メモリセル１７０をアレイ状に配置して用いる場合には、読み出し期間に、所望のメモリセル１７０のデータのみを読み出せることが必要になる。このように、所定のメモリセル１７０のデータを読み出し、それ以外のメモリセル１７０のデータを読み出さないためには、読み出さないメモリセル１７０を非選択状態とする必要がある。
【００７７】
例えば、トランジスタ１６０がｐチャネル型トランジスタであり、ノードＦＧに電源電位ＶＤＤまたは接地電位ＧＮＤのいずれかを与える場合であって、ノードＦＧに電源電位ＶＤＤを与えた場合に保持されるデータをデータ”１”、ノードＦＧに接地電位ＧＮＤを与えた場合に保持されるデータをデータ”０”とする場合においては、ソース線ＳＬを接地電位ＧＮＤとし、容量線Ｃを電源電位ＶＤＤとし、書き込みワード線ＯＳＧを接地電位ＧＮＤとすることでメモリセル１７０を非選択状態とすることができる。
【００７８】
容量線Ｃを電源電位ＶＤＤとすることで、ノードＦＧの電位は容量素子１６４との容量結合によって電源電位ＶＤＤ分上昇する。データ”１”である電源電位ＶＤＤがノードＦＧに書き込まれている場合は、電源電位ＶＤＤ分上昇してＶＤＤ＋ＶＤＤ＝２ＶＤＤになり、トランジスタ１６０のゲート電極の電位が、Ｖｔｈ＿Ｈよりも大きくなるため、トランジスタ１６０はオフ状態となる。また、データ”０”である接地電位ＧＮＤがノードＦＧに書き込まれている場合は、電源電位ＶＤＤ分上昇してＧＮＤ＋ＶＤＤ＝ＶＤＤとなり、トランジスタ１６０のゲート電極の電位がＶｔｈ＿Ｈよりも大きくなるため、ｐチャネル型トランジスタであるトランジスタ１６０はやはりオフ状態となる。すなわち、容量線Ｃを電源電位ＶＤＤとすることで、ノードＦＧに保持されたデータによらずに、トランジスタ１６０をオフ状態、すなわち、メモリセル１７０を非選択状態とすることができる。
【００７９】
なお、トランジスタ１６０にｎチャネル型トランジスタを用いることもできる。この場合、容量線Ｃを接地電位ＧＮＤとしても、ｎチャネル型トランジスタのゲート電極の電位が該トランジスタのしきい値電圧より高くなれば、全てのメモリセルをオフ状態にできるとは限らない。したがって、メモリセルを非選択状態とするために非選択行の容量線Ｃに低電位ＶＬを供給する。ここで低電位ＶＬは、接地電位ＧＮＤより電源電位ＶＤＤ分低い電位である。
【００８０】
また、トランジスタ１６０にｎチャネル型トランジスタを用いた場合、トランジスタ１６０の動作速度を高めることができるため、高速での読み出しが可能である。
【００８１】
また、上述のように本実施の形態に示す半導体装置では、読み出し期間において、メモリセル１７０に接続されるソース線ＳＬを接地電位とする。また、ビット線ＢＬをプリチャージ電位供給配線ＰＲＥと接続し、ビット線ＢＬをプリチャージ電位とする。その後、ビット線ＢＬとプリチャージ電位供給配線ＰＲＥを接続解除し、ビット線ＢＬの電位がノードＦＧに保持された電位に応じて変動することにより、ノードＦＧに保持された電位を読み出す。
【００８２】
以上に示した半導体装置の駆動方法では、読み出し期間においてソース線ＳＬについて電位の上昇を伴うプリチャージの必要がない。また、ビット線ＢＬについて、プリチャージ電位を超えて電位を上昇させる必要がないため、電位の変動が少ない。そのため、ソース線ＳＬおよびビット線ＢＬの電位の変動が大きい読み出し方法と比較して、短時間に読み出し動作を行うことができる。また、短時間でもデータ”１”とデータ”０”を正確に読み出すことができる。
【００８３】
〈応用例１〉
次に、図１に示す回路を応用したより具体的な回路構成について、図３を参照して説明する。なお、以下の説明においては、書き込み用トランジスタ（トランジスタ１６２）にｎチャネル型トランジスタを用い、読み出し用トランジスタ（トランジスタ１６０）にｐチャネル型トランジスタを用いる場合を例に説明する。なお、図３の回路図において、斜線を有する配線は、複数の信号線を含む配線である。
【００８４】
図３は、（ｍ×ｎ）個のメモリセル１７０を有する半導体装置の回路図の一例である。図３中のメモリセル１７０の構成は、図１（Ａ−１）と同様である。
【００８５】
図３に示す半導体装置は、ｍ本（ｍは２以上の整数）の書き込みワード線ＯＳＧと、ｍ本の容量線Ｃと、ｎ本（ｎは２以上の整数）のビット線ＢＬと、ソース線ＳＬと、メモリセル１７０が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルアレイと、昇圧回路１８０と、アドレスデコーダを含む第１の駆動回路１８２と、ロードライバを含む第２の駆動回路１９２と、ページバッファを含む第３の駆動回路１９０と、コントローラを含む第４の駆動回路１８４と、入出力制御回路を含む第５の駆動回路１８６と、ビット線駆動回路１９４と、を有する。なお、駆動回路の数は、図３に限られるものではなく、各機能を有する駆動回路を組み合わせて用いてもよく、または、各駆動回路に含まれる機能を分割して用いてもよい。
【００８６】
図３に示す半導体装置において、第１の駆動回路１８２はアドレスデコーダを含む。アドレスデコーダは、アドレス選択信号線Ａをデコードし、デコードしたアドレス選択信号を、行選択信号線ＲＡＤＲと、ページバッファアドレス選択信号線ＰＢＡＤＲに出力する回路である。アドレス選択信号線Ａは、メモリセル１７０の行方向のアドレス選択信号と、ページバッファのアドレス選択信号が入力される端子であり、メモリセル１７０の行数、列数、またはページバッファの構成によって、１本〜複数本となる。行選択信号線ＲＡＤＲは、メモリセルの行方向のアドレスを指定する信号線である。ページバッファアドレス選択信号線ＰＢＡＤＲは、ページバッファのアドレスを指定する信号線である。
【００８７】
第２の駆動回路１９２は、ロードライバを含む。ロードライバは、第１の駆動回路１８２に含まれるアドレスデコーダから出力される行選択信号線ＲＡＤＲからの信号をもとに、メモリセル１７０の行方向の選択信号、書き込みワード線ＯＳＧへの信号、容量線Ｃへの信号を出力する。
【００８８】
昇圧回路１８０は、配線ＶＨ−Ｌによって第２の駆動回路１９２と電気的に接続され、昇圧回路１８０に入力される一定電位（例えば、電源電位ＶＤＤ）を昇圧して、第２の駆動回路１９２に該一定電位よりも高い電位（ＶＨ）を出力する。メモリセル１７０のノードＦＧに書き込む電位を、書き込み用トランジスタであるトランジスタ１６２のしきい値電圧（Ｖｔｈ＿ＯＳ）分降下させないようにするためには、書き込みワード線ＯＳＧの電位をビット線ＢＬの電位＋Ｖｔｈ＿ＯＳよりも高くする必要がある。したがって、例えば、ノードＦＧに電源電位ＶＤＤを書き込む場合には、ＶＨをＶＤＤ＋Ｖｔｈ＿ＯＳ以上とする。ただし、ノードＦＧに書き込まれる電位がＶｔｈ＿ＯＳ分降下しても問題がない場合には、昇圧回路１８０を設けなくともよい。
【００８９】
第３の駆動回路１９０は、ページバッファを含む。ページバッファは、データラッチとセンスアンプの機能を有している。データラッチとしての機能は、内部データ入出力信号線ＩＮＴＤＩＯ、若しくはビット線ＢＬから出力されるデータを一時的に保存し、その保存したデータを内部データ入出力信号線ＩＮＴＤＩＯ、若しくはビット線ＢＬに出力する。センスアップとしての機能は、読み出し時にメモリセルから出力されるビット線ＢＬをセンシングするものである。
【００９０】
第４の駆動回路１８４は、コントローラを含み、チップイネーブルバー信号線ＣＥＢ、ライトイネーブルバー信号線ＷＥＢ、またはリードイネーブルバー信号線ＲＥＢからの信号によって、第１の駆動回路１８２、第２の駆動回路１９２、第３の駆動回路１９０、第５の駆動回路１８６、ビット線駆動回路１９４、昇圧回路１８０を制御する信号を生成する回路である。
【００９１】
チップイネーブルバー信号線ＣＥＢは、回路全体の選択信号を出力する信号線であり、アクティブ時のみ、入力信号の入力受け付け、及び出力信号の出力を行う。また、ライトイネーブルバー信号線ＷＥＢは、第３の駆動回路１９０内のページバッファのラッチデータを、メモリセルアレイへ書き込みを行うことを許可する信号を出力する信号線である。また、リードイネーブルバー信号線ＲＥＢは、メモリセルアレイのデータの読み出しを許可する信号を出力する信号線である。また、第４の駆動回路１８４は、昇圧回路制御信号線ＢＣＣによって、昇圧回路１８０と電気的に接続されている。昇圧回路制御信号線ＢＣＣは、第４の駆動回路１８４内のコントローラから出力させる昇圧回路の制御信号を伝達する配線であり、回路構成によって、０本〜複数本となる。また、第４の駆動回路１８４は、ページバッファ制御信号線ＰＢＣによって第３の駆動回路１９０と電気的に接続されている。ページバッファ制御信号線ＰＢＣは、第４の駆動回路１８４内のコントローラから出力させるページバッファの制御信号を伝達する配線であり、回路構成によって、０本〜複数本となる。また、第４の駆動回路１８４は、ロードライバ制御信号線ＲＤＲＶＣによって、第２の駆動回路１９２と電気的に接続されている。また、第４の駆動回路１８４は、ビット線切り替え信号線ＢＬＣによって、ビット線駆動回路１９４と電気的に接続されている。
【００９２】
また、第４の駆動回路１８４内には、遅延回路を設け、該遅延回路をページバッファ制御信号線ＰＢＣ、ロードライバ制御信号線ＲＤＲＶＣ、ソース線切り替え信号線ＳＬＣと電気的に接続するのが好ましい。例えば、遅延回路とページバッファ制御信号線ＰＢＣとを電気的に接続し、ページバッファ制御信号線ＰＢＣへ遅延信号を供給することで、ビット線ＢＬの電位の変化を遅らせることができる。また、遅延回路とロードライバ制御信号線ＲＤＲＶＣとを電気的に接続し、ロードライバ制御信号線ＲＤＲＶＣへ遅延信号を供給することで、容量線Ｃの電位の変化を遅らせることができる。また、遅延回路とソース線切り替え信号線ＳＬＣとを電気的に接続し、ソース線切り替え信号線ＳＬＣへ遅延信号を供給することで、ソース線ＳＬの電位の変化を遅らせることができる。これらによって、メモリセル１７０への誤書き込みを抑制することができる。
【００９３】
ビット線駆動回路１９４は、第４の駆動回路１８４内のコントローラからのビット線切り替え信号ＢＬＣを基にビット線ＢＬの電位を切り替える回路である。ビット線駆動回路１９４は、ビット線ＢＬの電位を切り替える機能を有していれば良く、マルチプレクサ、インバータ等を用いても良い。ビット線切り替え信号線ＢＬＣは、第４の駆動回路１８４内のコントローラから出力されるビット線ＢＬの電位を切り替える信号を伝達する配線である。回路構成よって、信号線本数は１本〜複数本となる。
【００９４】
第５の駆動回路１８６は、入出力制御回路を含む。入出力制御回路は、データ入出力信号線ＤＩＯからの入力信号を内部データ入出力信号線ＩＮＴＤＩＯに出力するか、内部データ入出力信号線ＩＮＴＤＩＯからの入力信号をデータ入出力信号線ＤＩＯに出力するための回路である。データ入出力信号線ＤＩＯ端子は、外部からのデータが入力されるか、外部へメモリデータが出力される端子である。回路構成によって、信号線本数は１本〜複数本となる。内部データ入出力信号線ＩＮＴＤＩＯは、入出力制御回路の出力信号をページバッファに入力するか、ページバッファの出力信号を入出力制御回路に入力する信号線である。回路構成によって、信号線本数は１本〜複数本となる。また、データ入出力信号線ＤＩＯは、データ入力用信号線とデータ出力用信号線に分けても良い。
【００９５】
〈半導体装置の駆動方法〉
図４乃至図１１に、図２（Ｂ）に係る半導体装置の書き込み、保持、及び読み出し動作に係るタイミングチャートの例を示す。タイミングチャート中のＯＳＧ、Ｃ等の名称は、タイミングチャートに示す電位が与えられる配線を示しており、同様の機能を有する配線が複数ある場合には、配線の名称の末尾に、１、ｍ、ｎ等を付すことで区別している。なお、開示する発明は以下に示す配列に限らない。
【００９６】
図４乃至図１１のタイミングチャートは、メモリセル（ｍ×ｎ）個（但し、ｍ及びｎは２以上の整数）にデータを書き込み、保持期間を経て、書き込まれた全データを読み出す場合の各配線間の電位の関係を示すものである。メモリセル（ｍ×ｎ）個に書き込むデータは、１行１列目のメモリセルにデータ”１”、１行ｎ列目のメモリセルにデータ”０”、ｍ行１列目のメモリセルにデータ”０”、ｍ行ｎ列目のメモリセルにデータ”１”とする。
【００９７】
まず、図４のタイミングチャートについて説明する。図４は、トランジスタ１６０がｐチャネル型トランジスタの場合のスタンバイ、書き込み、保持および読み出し動作の一例である。
【００９８】
スタンバイ期間において、書き込みワード線ＯＳＧおよびソース線ＳＬを接地電位ＧＮＤとし、容量線Ｃを電源電位ＶＤＤとする。また、ビット線ＢＬを、プリチャージ電位ＶＰＲＥ１とする。ＶＰＲＥ１は、接地電位ＧＮＤと電源電位ＶＤＤの間の電位である。
【００９９】
書き込み期間において、まず、選択行の書き込みワード線ＯＳＧを電源電位ＶＤＤより高い電位（高電位：ＶＨ）とし、容量線Ｃを接地電位ＧＮＤとし、非選択行の書き込みワード線ＯＳＧを接地電位ＧＮＤとし、容量線Ｃを電源電位ＶＤＤとすることで、書き込む行を選択する。
【０１００】
なお、メモリセル１７０のノードＦＧに書き込む電位を、トランジスタ１６２のしきい値電圧（Ｖｔｈ＿ＯＳ）分降下させないようにするためには、書き込みワード線ＯＳＧの電位をビット線ＢＬの電位＋Ｖｔｈ＿ＯＳよりも高くする必要がある。したがって、例えば、ノードＦＧに電源電位ＶＤＤを書き込む（すなわちデータ”１”を書き込む）場合には、ＶＨをＶＤＤ＋Ｖｔｈ＿ＯＳ以上とする。ただし、ノードＦＧに書き込まれる電位がＶｔｈ＿ＯＳ分降下しても問題がない場合には、選択行の書き込みワード線ＯＳＧの電位を電源電位ＶＤＤとしてもよい。
【０１０１】
次いで、書き込み行選択のタイミングより遅らせて、ビット線ＢＬからメモリセルへデータを入力する。例えば、データ”１”を書き込む場合であれば、ビット線ＢＬに電源電位ＶＤＤを供給し、データ”０”を書き込む場合であれば、ビット線ＢＬに接地電位ＧＮＤを入力する。
【０１０２】
図４のタイミングチャートでは、スタンバイ期間においてビット線ＢＬに電源電位ＶＤＤと接地電位ＧＮＤの間の電位であるプリチャージ電位ＶＰＲＥ１を供給しているため、スタンバイ期間に続く書き込み期間において高速に書き込みを行うことができる。例えば、スタンバイ期間においてビット線ＢＬに接地電位ＧＮＤを供給している場合、書き込み期間にデータ”１”である電源電位ＶＤＤを入力するときに接地電位ＧＮＤから電源電位ＶＤＤまでの電位の変化に時間がかかり、書き込みの速度が低下する。しかし、図４のタイミングチャートでは、スタンバイ期間においてビット線ＢＬにプリチャージ電位ＶＰＲＥ１を供給することで、データとして電源電位ＶＤＤと接地電位ＧＮＤのどちらが入力される場合においても、電位の変化を短時間で行うことができる。
【０１０３】
次いで、書き込みワード線ＯＳＧを接地電位ＧＮＤとし、全ての行の容量線Ｃを電源電位ＶＤＤとして、すべてのメモリセルを非選択状態とし、書き込みワード線ＯＳＧを接地電位ＧＮＤとするタイミングよりも遅らせてビット線ＢＬをＶＰＲＥ１とする。ビット線ＢＬをＶＰＲＥ１とするタイミングが早いと、メモリセルへのデータの誤書き込みが生じることがあるためである。
【０１０４】
保持期間においては、全ての配線においてスタンバイ期間と同様の電位とする。
【０１０５】
少なくとも読み出し期間において、選択メモリセルが接続されるソース線ＳＬを接地電位とする。また、少なくとも読み出し期間において、ビット線ＢＬを選択、または非選択に関わらずプリチャージ電位供給配線ＰＲＥと接続し、ビット線ＢＬをプリチャージ電位ＶＰＲＥ１とする。また、読み出し期間において、選択行の容量線Ｃを接地電位ＧＮＤとし、非選択行の容量線Ｃを電源電位ＶＤＤにすることで読み出す行を選択する。書き込みワード線ＯＳＧは選択、または非選択に関わらず接地電位ＧＮＤとする。その後、選択列のビット線ＢＬとプリチャージ電位供給配線ＰＲＥを接続解除すると、選択したビット線ＢＬの電位がノードＦＧに保持された電位に応じて変動する。すなわち、トランジスタ１６０がｐチャネル型トランジスタの場合、ノードＦＧにデータ”１”が保持されていればトランジスタ１６０がオフ状態となり、ビット線ＢＬの電位はプリチャージ電位ＶＰＲＥ１に保たれる。また、ノードＦＧにデータ”０”が保持されていればトランジスタ１６０がオン状態となり、ビット線ＢＬの電位が低下し、ソース線ＳＬの接地電位ＧＮＤに近づく。このようにして、ビット線ＢＬの電位の変動により、ノードＦＧに保持された電位を読み出すことができる。
【０１０６】
以上に示した半導体装置の駆動方法では、ソース線ＳＬについて電位の上昇を伴うプリチャージの必要がない。また、ビット線ＢＬについてプリチャージ電位以上に電位を上昇させる必要がない。そのため、電位の上昇を伴う読み出しの駆動方法と比較して、短時間に読み出し動作を行うことができる。また、短時間でもデータ”１”とデータ”０”を正確に読み出すことができる。
【０１０７】
最後に、全ての容量線Ｃを電源電位ＶＤＤとし、ビット線ＢＬを再びＶＰＲＥ１にプリチャージする。
【０１０８】
トランジスタ１６０にｐチャネル型トランジスタを用いると、図４のタイミングチャートに示す駆動方法のように、非選択行の容量線Ｃを正電位とすることでメモリセルをオフ状態とすることが可能である。したがって、メモリセルにおいて低電位を生成する回路を設ける必要がなくなるため、消費電力を削減し、且つ半導体装置を小型化することができる。
【０１０９】
なお、図４は図２（Ｂ）に示す半導体装置の駆動方法の一例であるため、ソース線ＳＬがメモリセル間で共通化されたものとしているが、本発明の一態様はこれに限られない。各メモリセルまたは各列にソース線ＳＬを有する構成としてもよい。これにより、各メモリセルまたは各列に異なるソース線ＳＬの電位を供給することができる。そのため、たとえば非選択とするメモリセルのソース線ＳＬに、ＶＰＲＥ１を供給してビット線ＢＬと同じ電位とすることができる。
【０１１０】
次に、図５のタイミングチャートについて説明する。図４のタイミングチャートと図５のタイミングチャートの相違点は、図４において、ビット線ＢＬ（ＢＬ１〜ＢＬｎ）をスタンバイ期間、非選択の書き込み期間、および非選択の読み出し期間においてＶＰＲＥ１にプリチャージしているのに対して、図５ではビット線ＢＬをスタンバイ期間、非選択の書き込み期間、および非選択の読み出し期間において接地電位ＧＮＤとしている点である。図５のように選択の読み出し期間以外において、ビット線ＢＬを接地電位ＧＮＤとすることで、消費電力を低減することができる。
【０１１１】
次に、図６のタイミングチャートについて説明する。図４のタイミングチャートと、図６のタイミングチャートの相違点は、図４において、容量線Ｃ（Ｃ１〜Ｃｍ）をスタンバイ期間において電源電位ＶＤＤとしているのに対して、図６において、容量線Ｃをスタンバイ期間において接地電位ＧＮＤとしている点である。スタンバイ期間において、容量線Ｃを接地電位ＧＮＤとすることで、消費電力を低減することができる。
【０１１２】
次に、図７のタイミングチャートについて説明する。図４のタイミングチャートと、図７のタイミングチャートの相違点は、図４において、容量線Ｃをスタンバイ期間において電源電位ＶＤＤとしているのに対して、図７において、容量線Ｃをスタンバイ期間において接地電位ＧＮＤとしている点である。さらに、図４において、ビット線ＢＬをスタンバイ期間、非選択の書き込み期間、および非選択の読み出し期間においてＶＰＲＥ１にプリチャージしているのに対して、図７ではビット線ＢＬをスタンバイ期間、非選択の書き込み期間、および非選択の読み出し期間において接地電位ＧＮＤとしている点である。スタンバイ期間において、容量線Ｃを接地電位ＧＮＤとし、選択の読み出し期間以外において、ビット線ＢＬを接地電位ＧＮＤとすることで、消費電力を低減することができる。
【０１１３】
次に、図８のタイミングチャートについて説明する。図８は、トランジスタ１６０がｎチャネル型トランジスタの場合のスタンバイ、書き込み、保持および読み出し動作の一例である。
【０１１４】
図４のタイミングチャートと、図８のタイミングチャートの相違点は、図４において、容量線Ｃを非選択の書き込み期間、および非選択の読み出し期間において電源電位ＶＤＤとしているのに対して、図８において、容量線Ｃを非選択の書き込み期間、および非選択の読み出し期間においてＶＬとしている点である。ＶＬは、接地電位ＧＮＤから電源電位ＶＤＤ分低い電位である。また、図４において、データ”１”が書き込まれたメモリセルの選択の読み出し期間において、ビット線ＢＬの電位がＶＰＲＥ１に保持され、データ”０”が書き込まれたメモリセルの選択の読み出し期間において、ビット線ＢＬの電位がＶＰＲＥ１から低下しているのに対して、図８において、データ”１”が書き込まれたメモリセルの選択の読み出し期間において、ビット線ＢＬの電位がＶＰＲＥ１から低下し、データ”０”が書き込まれたメモリセルの選択の読み出し期間において、ビット線ＢＬの電位がＶＰＲＥ１に保持されている点である。
【０１１５】
また、図８のタイミングチャートに示す駆動方法では、トランジスタ１６０にｎチャネル型トランジスタを用いているため、トランジスタ１６０の動作速度を高めることができ、高速での読み出しが可能である。
【０１１６】
次に、図９のタイミングチャートについて説明する。図８のタイミングチャートと図９のタイミングチャートの相違点は、図８において、ビット線ＢＬをスタンバイ期間、非選択の書き込み期間、および非選択の読み出し期間においてＶＰＲＥ１にプリチャージしているのに対して、図９ではビット線をスタンバイ期間、非選択の書き込み期間、および非選択の読み出し期間において接地電位ＧＮＤとしている点である。図９のように選択の読み出し期間以外において、ビット線を接地電位ＧＮＤとすることで、消費電力を低減することができる。
【０１１７】
次に、図１０のタイミングチャートについて説明する。図８のタイミングチャートと、図１０のタイミングチャートの相違点は、図８において、容量線Ｃをスタンバイ期間において接地電位ＧＮＤとしているのに対して、図１０において、容量線Ｃをスタンバイ期間において低電位ＶＬとしている点である。
【０１１８】
次に、図１１のタイミングチャートについて説明する。図８のタイミングチャートと、図１１のタイミングチャートの相違点は、図８において、容量線Ｃをスタンバイ期間において電源電位ＧＮＤとしているのに対して、図１１において、容量線Ｃをスタンバイ期間において低電位ＶＬとしている点である。さらに、図８において、ビット線ＢＬをスタンバイ期間、非選択の書き込み期間、および非選択の読み出し期間においてＶＰＲＥ１にプリチャージしているのに対して、図１１ではビット線ＢＬをスタンバイ期間、非選択の書き込み期間、および非選択の読み出し期間において接地電位ＧＮＤとしている点である。スタンバイ期間において、容量線Ｃを低電位ＶＬとし、選択の読み出し期間以外において、ビット線ＢＬを接地電位ＧＮＤとすることで、消費電力を低減することができる。
【０１１９】
図４乃至図１１のタイミングチャートに示した半導体装置の駆動方法を用いることで、ソース線ＳＬおよびビット線ＢＬの電位の上昇を伴う読み出しの駆動方法と比較して、短時間に読み出し動作を行うことができる。また、短時間でもデータ”１”とデータ”０”を正確に読み出すことができる。
【０１２０】
なお、開示する発明の半導体装置に関する動作方法、動作電圧などについては、上述の構成に限定されず、半導体装置の動作が実現される態様において適宜変更することが可能である。
【０１２１】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１２２】
（実施の形態２）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について図１２乃至図３０を参照して説明する。
【０１２３】
〈半導体装置の断面構成および平面構成〉
図１２は、半導体装置の構成の一例である。図１２（Ａ）には、半導体装置の断面を、図１２（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図１２（Ａ）は、図１２（Ｂ）のＡ１−Ａ２およびＢ１−Ｂ２における断面に相当する。図１２（Ａ）および図１２（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有する。ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長期間の電位保持を可能とする。図１２に示す半導体装置は、メモリセルとして用いることができる。
【０１２４】
なお、開示する発明の技術的な本質は、データを保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０１２５】
図１２におけるトランジスタ１６０は、半導体基板５００上の半導体層中に設けられたチャネル形成領域１３４と、チャネル形成領域１３４を挟むように設けられた不純物領域１３２（ソース領域およびドレイン領域とも記す）と、チャネル形成領域１３４上に設けられたゲート絶縁層１２２ａと、ゲート絶縁層１２２ａ上にチャネル形成領域１３４と重畳するように設けられたゲート電極１２８ａと、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの電気的な接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
【０１２６】
また、半導体基板５００上の半導体層中に設けられた不純物領域１２６には、導電層１２８ｂが電気的に接続されている。ここで、導電層１２８ｂは、トランジスタ１６０のソース電極やドレイン電極としても機能する。また、不純物領域１３２と不純物領域１２６との間には、不純物領域１３０が設けられている。また、トランジスタ１６０を覆うように絶縁層１３６、絶縁層１３８、および絶縁層１４０が設けられている。なお、高集積化を実現するためには、図１２に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１２８ａの側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１３２を設けても良い。
【０１２７】
図１２におけるトランジスタ１６２は、絶縁層１４０などの上に設けられた酸化物半導体層１４４と、酸化物半導体層１４４と電気的に接続されているソース電極（またはドレイン電極）１４２ａ、およびドレイン電極（またはソース電極）１４２ｂと、酸化物半導体層１４４、ソース電極１４２ａおよびドレイン電極１４２ｂを覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１４８ａと、を有する。
【０１２８】
ここで、酸化物半導体層１４４に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎおよびＺｎを含むことが好ましい。また、それらに加えて、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）およびアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。
【０１２９】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を有してもよい。
【０１３０】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｚｎ−Ｏ系酸化物、Ｚｎ−Ｍｇ−Ｏ系酸化物、Ｓｎ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｇａ−Ｏ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ−Ｏ系酸化物を用いることができる。
【０１３１】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物とは、Ｉｎ、ＧａおよびＺｎを主成分として有する酸化物という意味であり、Ｉｎ、ＧａおよびＺｎの比率は問わない。
【０１３２】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０）で表記される材料を用いてもよい。
【０１３３】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１またはＩｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比のＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物やその組成の近傍の酸化物を用いることができる。または、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３またはＩｎ：Ｓｎ：Ｚｎ＝２：１：５の原子数比のＩｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１３４】
しかし、これらに限られず、必要とする半導体特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【０１３５】
例えば、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物を用いたトランジスタでは比較的容易に高い電界効果移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物は、バルク内欠陥密度を低減することにより電界効果移動度を上げることができる。
【０１３６】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
【０１３７】
酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
【０１３８】
好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
【０１３９】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【０１４０】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【０１４１】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【０１４２】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に熱処理などの結晶化処理を行うことにより形成される。
【０１４３】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【０１４４】
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
【０１４５】
また、ＣＡＡＣ−ＯＳのように結晶部を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【０１４６】
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の数式（１）にて定義される。
【０１４７】
【数１】
【０１４８】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ ＦｏｒｃｅＭｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【０１４９】
このようなＣＡＡＣ−ＯＳ膜の例として、膜状に形成され、膜表面またはＣＡＡＣが形成される基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる酸化物を挙げることもできる。
【０１５０】
ＣＡＡＣ−ＯＳ膜に含まれる結晶構造の一例ついて図１８乃至図２１を用いて詳細に説明する。なお、特に断りがない限り、図１８乃至図２１は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１８において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【０１５１】
図１８（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１８（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１８（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１８（Ａ）に示す小グループは電荷が０である。
【０１５２】
図１８（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１８（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１８（Ｂ）に示す構造をとりうる。図１８（Ｂ）に示す小グループは電荷が０である。
【０１５３】
図１８（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１８（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１８（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１８（Ｃ）に示す小グループは電荷が０である。
【０１５４】
図１８（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１８（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１８（Ｄ）に示す小グループは電荷が＋１となる。
【０１５５】
図１８（Ｅ）に、２個のＺｎを含む小グループを示す。図１８（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１８（Ｅ）に示す小グループは電荷が−１となる。
【０１５６】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０１５７】
ここで、これらの小グループ同士が結合する規則について説明する。図１８（Ａ）に示す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。図１８（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図１８（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向に３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。その理由を以下に示す。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０１５８】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０１５９】
図１９（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図１９（Ｂ）に、３つのグループで構成されるユニットを示す。なお、図１９（Ｃ）は、図１９（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０１６０】
図１９（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１９（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１９（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０１６１】
図１９（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１６２】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１８（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０１６３】
具体的には、図１９（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０１６４】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｚｎ−Ｏ系酸化物、Ｚｎ−Ｍｇ−Ｏ系酸化物、Ｓｎ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｍｇ−Ｏ系酸化物や、Ｉｎ−Ｇａ−Ｏ系酸化物、一元系金属の酸化物であるＩｎ−Ｏ系酸化物、Ｓｎ−Ｏ系酸化物、Ｚｎ−Ｏ系酸化物などを用いた場合も同様である。
【０１６５】
例えば、図２０（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
【０１６６】
図２０（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１６７】
図２０（Ｂ）に３つの中グループで構成される大グループを示す。なお、図２０（Ｃ）は、図２０（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０１６８】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０１６９】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図２０（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なるグループを組み合わせた大グループも取りうる。
【０１７０】
具体的には、図２０（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ−Ｏ系の層構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表すことができる。
【０１７１】
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図２１（Ａ）に示す結晶構造を取りうる。なお、図２１（Ａ）に示す結晶構造において、図１８（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０１７２】
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図２１（Ｂ）に示す結晶構造を取りうる。なお、図２１（Ｂ）に示す結晶構造において、図１８（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０１７３】
また、酸化物半導体層の水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下であることが好ましく、５×１０１８ａｔｏｍｓ／ｃｍ３以下であることがより好ましい。
【０１７４】
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体を用いたトランジスタの場合、例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、好ましくは１０ｚＡ以下、より好ましくは１ｚＡ以下、さらに好ましくは１００ｙＡ以下レベルにまで低くすることができる。
【０１７５】
なお、図１２のトランジスタ１６２では、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層１４４を用いているが、島状に加工されていない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層１４４の汚染を防止できる。
【０１７６】
図１２における容量素子１６４は、ドレイン電極１４２ｂ、ゲート絶縁層１４６、および導電層１４８ｂ、とで構成される。すなわち、ドレイン電極１４２ｂは、容量素子１６４の一方の電極として機能し、導電層１４８ｂは、容量素子１６４の他方の電極として機能することになる。このような構成とすることにより、十分な容量を確保することができる。また、酸化物半導体層１４４とゲート絶縁層１４６とを積層させる場合には、ドレイン電極１４２ｂと、導電層１４８ｂとの絶縁性を十分に確保することができる。さらに、容量が不要の場合は、容量素子１６４を設けない構成とすることもできる。
【０１７７】
本実施の形態では、トランジスタ１６２および容量素子１６４が、トランジスタ１６０と少なくとも一部が重畳するように設けられている。このような平面レイアウトを採用することにより、高集積化を図ることができる。例えば、最小加工寸法をＦとして、メモリセルの占める面積を１５Ｆ２〜２５Ｆ２とすることが可能である。
【０１７８】
トランジスタ１６２および容量素子１６４の上には、絶縁層１５０が設けられている。そして、ゲート絶縁層１４６および絶縁層１５０に形成された開口には、配線１５４が設けられている。配線１５４は、メモリセルの一と他のメモリセルとを接続する配線であり、図２の回路図におけるビット線ＢＬに相当する。配線１５４は、ソース電極１４２ａと、導電層１２８ｂとを介して、不純物領域１２６に接続されている。これにより、トランジスタ１６０におけるソース領域またはドレイン領域と、トランジスタ１６２におけるソース電極１４２ａと、をそれぞれ異なる配線に接続する場合と比較して、配線の数を削減することができるため、半導体装置の集積度を向上させることができる。
【０１７９】
また、導電層１２８ｂを設けることにより、不純物領域１２６とソース電極１４２ａの接続する位置と、ソース電極１４２ａと配線１５４との接続する位置を、重畳して設けることができる。このような平面レイアウトを採用することにより、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。
【０１８０】
〈ＳＯＩ基板の作製方法〉
次に、上記半導体装置の作製に用いられるＳＯＩ基板の作製方法の一例について、図１３を参照して説明する。
【０１８１】
まず、ベース基板として半導体基板５００を準備する（図１３（Ａ）参照）。半導体基板５００としては、単結晶シリコン基板、単結晶ゲルマニウム基板などの半導体基板を用いることができる。また、半導体基板として、太陽電池級シリコン（ＳＯＧ−Ｓｉ：Ｓｏｌａｒ Ｇｒａｄｅ Ｓｉｌｉｃｏｎ）基板などを用いても良い。また、多結晶半導体基板を用いても良い。太陽電池級シリコンや、多結晶半導体基板などを用いる場合には、単結晶シリコン基板などを用いる場合と比較して、製造コストを抑制することができる。
【０１８２】
なお、半導体基板５００に変えて、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。また、窒化シリコンと酸化アルミニウムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いてもよい。
【０１８３】
半導体基板５００は、その表面をあらかじめ洗浄しておくことが好ましい。具体的には、半導体基板５００に対して、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）等を用いて洗浄を行うのが好ましい。
【０１８４】
次に、ボンド基板を準備する。ここでは、ボンド基板として単結晶半導体基板５１０を用いる（図１３（Ｂ）参照）。なお、ここでは、ボンド基板として単結晶のものを用いるが、ボンド基板の結晶性を単結晶に限る必要はない。
【０１８５】
単結晶半導体基板５１０としては、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第１４族元素でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いることもできる。市販のシリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）、直径１６インチ（４００ｍｍ）サイズの円形のものが代表的である。なお、単結晶半導体基板５１０の形状は円形に限らず、例えば、矩形等に加工したものであっても良い。また、単結晶半導体基板５１０は、ＣＺ（チョクラルスキー）法やＦＺ（フローティングゾーン）法を用いて作製することができる。
【０１８６】
単結晶半導体基板５１０の表面には酸化膜５１２を形成する（図１３（Ｃ）参照）。なお、汚染物除去の観点から、酸化膜５１２の形成前に、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）、ＦＰＭ（フッ酸、過酸化水素水、純水の混合液）等を用いて単結晶半導体基板５１０の表面を洗浄しておくことが好ましい。希フッ酸とオゾン水を交互に吐出して洗浄してもよい。
【０１８７】
酸化膜５１２は、例えば、酸化シリコン膜、酸化窒化シリコン膜等を単層で、または積層させて形成することができる。上記酸化膜５１２の作製方法としては、熱酸化法、ＣＶＤ法、スパッタリング法などがある。また、ＣＶＤ法を用いて酸化膜５１２を形成する場合、良好な貼り合わせを実現するためには、テトラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）等の有機シランを用いて酸化シリコン膜を形成することが好ましい。
【０１８８】
本実施の形態では、単結晶半導体基板５１０に熱酸化処理を行うことにより酸化膜５１２（ここでは、酸化シリコン膜）を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加して行うことが好ましい。
【０１８９】
例えば、塩素（Ｃｌ）が添加された酸化性雰囲気中で単結晶半導体基板５１０に熱酸化処理を行うことにより、塩素酸化された酸化膜５１２を形成することができる。この場合、酸化膜５１２は、塩素原子を含有する膜となる。このような塩素酸化により、外因性の不純物である重金属（例えば、Ｆｅ、Ｃｒ、Ｎｉ、Ｍｏ等）を捕集して金属の塩化物を形成し、これを外方に除去して単結晶半導体基板５１０の汚染を低減させることができる。
【０１９０】
なお、酸化膜５１２に含有させるハロゲン原子は塩素原子に限られない。酸化膜５１２にはフッ素原子を含有させてもよい。単結晶半導体基板５１０表面をフッ素酸化する方法としては、ＨＦ溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法や、ＮＦ３を酸化性雰囲気に添加して熱酸化処理を行う方法などがある。
【０１９１】
次に、イオンを電界で加速して単結晶半導体基板５１０に照射し、添加することで、単結晶半導体基板５１０の所定の深さに結晶構造が損傷した脆化領域５１４を形成する（図１３（Ｄ）参照）。
【０１９２】
脆化領域５１４が形成される領域の深さは、イオンの運動エネルギー、イオンの質量と電荷、イオンの入射角などによって調節することができる。また、脆化領域５１４は、イオンの平均侵入深さとほぼ同じ深さの領域に形成される。このため、イオンを添加する深さで、単結晶半導体基板５１０から分離される単結晶半導体層の厚さを調節することができる。例えば、単結晶半導体層の厚さが、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上２００ｎｍ以下程度となるように平均侵入深さを調節すれば良い。
【０１９３】
当該イオンの照射処理は、イオンドーピング装置やイオン注入装置を用いて行うことができる。イオンドーピング装置の代表例としては、プロセスガスをプラズマ励起して生成された全てのイオン種を被処理体に照射する非質量分離型の装置がある。当該装置では、プラズマ中のイオン種を質量分離しないで被処理体に照射することになる。これに対して、イオン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種を被処理体に照射する。
【０１９４】
本実施の形態では、イオンドーピング装置を用いて、水素を単結晶半導体基板５１０に添加する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオンについては、Ｈ３＋の比率を高くすると良い。具体的には、Ｈ＋、Ｈ２＋、Ｈ３＋の総量に対してＨ３＋の割合が５０％以上（より好ましくは８０％以上）となるようにする。Ｈ３＋の割合を高めることで、イオン照射の効率を向上させることができる。
【０１９５】
なお、添加するイオンは水素に限定されない。ヘリウムなどのイオンを添加しても良い。また、添加するイオンは一種類に限定されず、複数種類のイオンを添加しても良い。例えば、イオンドーピング装置を用いて水素とヘリウムとを同時に照射する場合には、異なる工程で照射する場合と比較して工程数を低減することができると共に、後の単結晶半導体層の表面荒れを抑えることが可能である。
【０１９６】
なお、イオンドーピング装置を用いて脆化領域５１４を形成する場合には、重金属も同時に添加されるおそれがあるが、ハロゲン原子を含有する酸化膜５１２を介してイオンの照射を行うことによって、これら重金属による単結晶半導体基板５１０の汚染を防ぐことができる。
【０１９７】
次に、半導体基板５００と、単結晶半導体基板５１０とを対向させ、酸化膜５１２を介して密着させる。これにより、半導体基板５００と、単結晶半導体基板５１０とが貼り合わされる（図１３（Ｅ）参照）。なお、単結晶半導体基板５１０と貼り合わせる半導体基板５００の表面に酸化膜または窒化膜を成膜してもよい。
【０１９８】
貼り合わせの際には、半導体基板５００または単結晶半導体基板５１０の一箇所に、０．００１Ｎ／ｃｍ２以上１００Ｎ／ｃｍ２以下、例えば、１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下の圧力を加えることが望ましい。圧力を加えて、貼り合わせ面を接近、密着させると、密着させた部分において半導体基板５００と酸化膜５１２の接合が生じ、当該部分を始点として自発的な接合がほぼ全面におよぶ。この接合には、ファンデルワールス力や水素結合が作用しており、常温で行うことができる。
【０１９９】
なお、単結晶半導体基板５１０と半導体基板５００とを貼り合わせる前には、貼り合わせに係る表面につき、表面処理を行うことが好ましい。表面処理を行うことで、単結晶半導体基板５１０と半導体基板５００との界面での接合強度を向上させることができる。
【０２００】
表面処理としては、ウェット処理、ドライ処理、またはウェット処理とドライ処理の組み合わせ、を用いることができる。また、異なるウェット処理どうしを組み合わせて用いても良いし、異なるドライ処理どうしを組み合わせて用いても良い。
【０２０１】
なお、貼り合わせの後には、接合強度を増加させるための熱処理を行ってもよい。この熱処理の温度は、脆化領域５１４における分離が生じない温度（例えば、室温以上４００℃未満）とする。また、この温度範囲で加熱しながら、半導体基板５００と酸化膜５１２とを接合させてもよい。上記熱処理には、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間熱アニール、Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、マイクロ波加熱装置などを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する発明の一態様がこれに限定して解釈されるものではない。
【０２０２】
次に、熱処理を行うことにより、単結晶半導体基板５１０を脆化領域において分離して、半導体基板５００上に、酸化膜５１２を介して単結晶半導体層５１６を形成する（図１３（Ｆ）参照）。
【０２０３】
なお、上記分離の際の熱処理温度は、できる限り低いものであることが望ましい。分離の際の温度が低いほど、単結晶半導体層５１６の表面荒れを抑制できるためである。具体的には、例えば、上記分離の際の熱処理温度は、３００℃以上６００℃以下とすればよく、４００℃以上５００℃以下とすると、より効果的である。
【０２０４】
なお、単結晶半導体基板５１０を分離した後には、単結晶半導体層５１６に対して、５００℃以上の温度で熱処理を行い、単結晶半導体層５１６中に残存する水素の濃度を低減させてもよい。
【０２０５】
次に、単結晶半導体層５１６の表面にレーザー光を照射することによって、表面の平坦性を向上させ、かつ欠陥を低減させた単結晶半導体層５１８を形成する（図１３（Ｇ）参照）。なお、レーザー光の照射処理に代えて、熱処理を行っても良い。
【０２０６】
なお、本実施の形態においては、単結晶半導体層５１６の分離に係る熱処理の直後に、レーザー光の照射処理を行っているが、本発明の一態様はこれに限定して解釈されない。単結晶半導体層５１６の分離に係る熱処理の後にエッチング処理を施して、単結晶半導体層５１６表面の欠陥が多い領域を除去してから、レーザー光の照射処理を行っても良いし、単結晶半導体層５１６表面の平坦性を向上させてからレーザー光の照射処理を行ってもよい。なお、上記エッチング処理としては、ウェットエッチング、ドライエッチングのいずれを用いてもよい。また、本実施の形態においては、上述のようにレーザー光を照射した後、単結晶半導体層５１６の膜厚を小さくする薄膜化工程を行ってもよい。単結晶半導体層５１６の薄膜化には、ドライエッチングまたはウェットエッチングの一方、または双方を用いればよい。
【０２０７】
以上の工程により、良好な特性の単結晶半導体層５１８を有するＳＯＩ基板を得ることができる（図１３（Ｇ）参照）。
【０２０８】
〈半導体装置の作製方法〉
次に、上記のＳＯＩ基板を用いた半導体装置の作製方法について、図１４乃至図１７を参照して説明する。
【０２０９】
〈下部のトランジスタの作製方法〉
はじめに下部のトランジスタ１６０の作製方法について、図１４および図１５を参照して説明する。なお、図１４および図１５は、図１３に示す方法で作成したＳＯＩ基板の一部であって、図１２（Ａ）に示す下部のトランジスタに相当する断面工程図である。
【０２１０】
まず、単結晶半導体層５１８を島状に加工して、半導体層１２０を形成する（図１４（Ａ）参照）。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素や、ｐ型の導電性を付与する不純物元素を半導体層に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
【０２１１】
次に、半導体層１２０を覆うように絶縁層１２２を形成する（図１４（Ｂ）参照）。絶縁層１２２は、後にゲート絶縁層となるものである。絶縁層１２２は、例えば、半導体層１２０表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、ヘリウム（Ｈｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）などの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層１２２は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層１２２の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。ここでは、プラズマＣＶＤ法を用いて、酸化シリコンを含む絶縁層を単層で形成することとする。
【０２１２】
次に、絶縁層１２２上にマスク１２４を形成し、一導電性を付与する不純物元素を半導体層１２０に添加して、不純物領域１２６を形成する（図１４（Ｃ）参照）。なお、ここでは、不純物元素を添加した後、マスク１２４は除去する。
【０２１３】
次に、絶縁層１２２上にマスクを形成し、絶縁層１２２が不純物領域１２６と重畳する領域の一部を除去することにより、ゲート絶縁層１２２ａを形成する（図１４（Ｄ）参照）。絶縁層１２２の除去方法として、ウェットエッチングまたはドライエッチングなどのエッチング処理を用いることができる。
【０２１４】
次に、ゲート絶縁層１２２ａ上にゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ゲート電極１２８ａおよび導電層１２８ｂを形成する（図１４（Ｅ）参照）。
【０２１５】
ゲート電極１２８ａおよび導電層１２８ｂに用いる導電層としては、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。また、導電層の加工は、レジストマスクを用いたエッチングによって行うことができる。
【０２１６】
次に、ゲート電極１２８ａおよび導電層１２８ｂをマスクとして、一導電型を付与する不純物元素を半導体層に添加して、チャネル形成領域１３４、不純物領域１３２、および不純物領域１３０を形成する（図１５（Ａ）参照）。ここでは、ｐ型トランジスタを形成するために、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加する。ここで、添加される不純物元素の濃度は適宜設定することができる。また、不純物元素を添加した後には、活性化のための熱処理を行う。ここで、不純物領域の濃度は、不純物領域１２６、不純物領域１３２、不純物領域１３０の順に高くなる。
【０２１７】
次に、ゲート絶縁層１２２ａ、ゲート電極１２８ａ、導電層１２８ｂを覆うように、絶縁層１３６、絶縁層１３８および絶縁層１４０を形成する（図１５（Ｂ）参照）。
【０２１８】
絶縁層１３６、絶縁層１３８、絶縁層１４０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１３６、絶縁層１３８、絶縁層１４０に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１３６、絶縁層１３８、絶縁層１４０には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１３６や絶縁層１３８、絶縁層１４０は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。本実施の形態では、絶縁層１３６として酸化窒化シリコン、絶縁層１３８として窒化酸化シリコン、絶縁層１４０として酸化シリコンを用いる場合について説明する。なお、ここでは、絶縁層１３６、絶縁層１３８および絶縁層１４０の積層構造としているが、開示する発明の一態様はこれに限定されない。１層または２層としても良いし、４層以上の積層構造としても良い。
【０２１９】
次に、絶縁層１３８および絶縁層１４０にＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより、絶縁層１３８および絶縁層１４０を平坦化する（図１５（Ｃ）参照）。ここでは、絶縁層１３８が一部露出されるまで、ＣＭＰ処理を行う。絶縁層１３８に窒化酸化シリコンを用い、絶縁層１４０に酸化シリコンを用いた場合、絶縁層１３８はエッチングストッパとして機能する。
【０２２０】
次に、絶縁層１３８および絶縁層１４０にＣＭＰ処理やエッチング処理を行うことにより、ゲート電極１２８ａおよび導電層１２８ｂの上面を露出させる（図１５（Ｄ）参照）。ここでは、ゲート電極１２８ａおよび導電層１２８ｂが一部露出されるまで、エッチング処理を行う。当該エッチング処理は、ドライエッチングを用いることが好適であるが、ウェットエッチングを用いてもよい。ゲート電極１２８ａおよび導電層１２８ｂの一部を露出させる工程において、後に形成されるトランジスタ１６２の特性を向上させるために、絶縁層１３６、絶縁層１３８、絶縁層１４０の表面は可能な限り平坦にしておくことが好ましい。
【０２２１】
以上の工程により、下部のトランジスタ１６０を形成することができる（図１５（Ｄ）参照）。
【０２２２】
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
【０２２３】
〈上部のトランジスタの作製方法〉
次に、上部のトランジスタ１６２の作製方法について、図１６および図１７を参照して説明する。
【０２２４】
ここで、全ての膜において、トランジスタの特性に悪影響を与える水素または水などの不純物が含まれないよう成膜すると好ましい。例えば、半導体基板５００などの表面に付着している不純物も膜に取り込まれてしまう。そのため、各層の成膜前に減圧雰囲気または酸化性雰囲気にて熱処理を行い、半導体基板５００などの表面に付着している不純物を除去しておくことが好ましい。また、成膜室に起因する不純物も問題となるため、あらかじめ除去しておくと好ましい。具体的には、あらかじめ成膜室をベーキングしておき成膜室内部から脱ガスさせておくことが好ましい。また、各層の成膜前には、５分間×１００枚程度のダミー成膜を行っておくと好ましい。ここで、ダミー成膜とは、ダミー基板に対してスパッタリングなどによる成膜を行うことで、ダミー基板及び成膜室内壁に膜を堆積させ、成膜室内の不純物及び成膜室内壁の吸着物を膜中に閉じこめることをいう。ダミー基板は、放出ガスの少ない材料が好ましく、例えば半導体基板５００と同様の材料を用いてもよい。ダミー成膜を行うことで、後に成膜される膜中の不純物濃度を低減することができる。
【０２２５】
また成膜に用いるガスの純度も膜中の不純物濃度に影響するため、なるべく純度の高いガスを用いることが好ましい。スパッタリング法を用いる場合、例えば、純度が９Ｎであるアルゴンガス（露点−１２１℃、水０．１ｐｐｂ、水素０．５ｐｐｂ）および純度が８Ｎの酸素（露点−１１２℃、水１ｐｐｂ、水素１ｐｐｂ）のガスを用いればよい。
【０２２６】
まず、ゲート電極１２８ａ、導電層１２８ｂ、絶縁層１３６、絶縁層１３８、絶縁層１４０などの上に酸化物半導体層を形成し、当該酸化物半導体層を加工して、酸化物半導体層１４４を形成する（図１６（Ａ）参照）。なお、酸化物半導体層を形成する前に、絶縁層１３６、絶縁層１３８、絶縁層１４０の上に、下地として機能する絶縁層を設けても良い。当該絶縁層は、スパッタリング法をはじめとするＰＶＤ法やプラズマＣＶＤ法などのＣＶＤ法などを用いて形成することができる。
【０２２７】
酸化物半導体層はスパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などによって成膜することができる。酸化物半導体層１４４は、好ましくはスパッタリング法により、基板加熱温度を１００℃以上６００℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃以上５００℃以下とし、酸素ガス雰囲気で成膜する。酸化物半導体層１４４の厚さは、１ｎｍ以上４０ｎｍ以下、好ましくは３ｎｍ以上２０ｎｍ以下とする。成膜時の基板加熱温度が高いほど、得られる酸化物半導体層１４４の不純物濃度は低くなる。また、酸化物半導体層１４４中の原子配列が整い、高密度化され、多結晶膜またはＣＡＡＣ−ＯＳ膜が形成されやすくなる。さらに、酸素ガス雰囲気で成膜することでも、希ガスなどの余分な原子が含まれないため、多結晶膜またはＣＡＡＣ−ＯＳ膜が形成されやすくなる。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は３０体積％以上、好ましくは５０体積％以上、さらに好ましくは８０体積％以上とする。なお、酸化物半導体層１４４は薄いほど、トランジスタの短チャネル効果が低減される。ただし、薄くしすぎると界面散乱の影響が強くなり、電界効果移動度の低下が起こることがある。
【０２２８】
酸化物半導体層１４４としてＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いる。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いて酸化物半導体層１４４を成膜することで、多結晶膜またはＣＡＡＣ−ＯＳ膜が形成されやすくなる。
【０２２９】
また、酸化物半導体層１４４としてＩｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。前述の原子数比を有するＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いて酸化物半導体層１４４を成膜することで、多結晶膜またはＣＡＡＣ−ＯＳ膜が形成されやすくなる。
【０２３０】
次に、加熱処理を行う。加熱処理は、減圧雰囲気、不活性雰囲気または酸化性雰囲気で行う。加熱処理により、酸化物半導体層１４４中の不純物濃度を低減することができる。
【０２３１】
加熱処理は、減圧雰囲気または不活性雰囲気で加熱処理を行った後、温度を保持しつつ酸化性雰囲気に切り替えてさらに加熱処理を行うと好ましい。これは、減圧雰囲気または不活性雰囲気にて加熱処理を行うと、酸化物半導体層１４４中の不純物濃度を低減することができるが、同時に酸素欠損も生じてしまうためであり、このとき生じた酸素欠損を、酸化性雰囲気での加熱処理により低減することができる。
【０２３２】
酸化物半導体層１４４は、成膜時の基板加熱に加え、加熱処理を行うことで、膜中の不純物準位を極めて小さくすることが可能となる。その結果、トランジスタの電界効果移動度を後述する理想的な電界効果移動度近くまで高めることが可能となる。
【０２３３】
次に、基板に熱処理を行ってもよい。熱処理を行うことによって、より非晶質領域に対して結晶領域の割合の多い酸化物半導体層とすることができる。熱処理は、例えば２００℃以上基板の歪み点未満で行えばよい。好ましくは、２５０℃以上４５０℃以下とする。雰囲気は限定されないが、酸化性雰囲気、不活性雰囲気または減圧雰囲気（１０Ｐａ以下）で行う。処理時間は３分〜２４時間とする。処理時間を長くするほど非晶質領域に対して結晶領域の割合の多い酸化物半導体層を形成することができるが、２４時間を超える熱処理は生産性の低下を招くため好ましくない。
【０２３４】
酸化性雰囲気とは酸化性ガスを含む雰囲気である。酸化性ガスとは、酸素、オゾンまたは亜酸化窒素などであって、水、水素などが含まれないことが好ましい。例えば、熱処理装置に導入する酸素、オゾン、亜酸化窒素の純度を、８Ｎ（９９．９９９９９９％）以上、好ましくは９Ｎ（９９．９９９９９９９％）以上とする。酸化性雰囲気は、酸化性ガスを不活性ガスと混合して用いてもよい。その場合、酸化性ガスが少なくとも１０ｐｐｍ以上含まれるものとする。
【０２３５】
ここで、不活性雰囲気とは、窒素、希ガス（ヘリウム、ネオン、アルゴン、クリプトン、キセノン）などの不活性ガスを主成分とする雰囲気である。具体的には、酸化性ガスなどの反応性ガスが１０ｐｐｍ未満とする。
【０２３６】
熱処理はＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＲＴＡを用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため、非晶質領域に対して結晶領域の割合の多い酸化物半導体層を形成するための時間を短縮することができる。
【０２３７】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物のターゲットとしては、例えば、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１［原子数比］のターゲットを用いることができる。なお、ターゲットの材料および組成を上述に限定する必要はない。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のターゲットを用いることもできる。
【０２３８】
なお、非晶質であるＩｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物を活性層に用いたトランジスタの電気的特性が報告されており、電界効果移動度３０ｃｍ２／Ｖｓが得られている（Ｅｒｉ Ｆｕｋｕｍｏｔｏ， Ｔｏｓｈｉａｋｉ Ａｒａｉ， Ｎａｒｉｈｉｒｏ Ｍｏｒｏｓａｗａ， Ｋａｚｕｈｉｋｏ Ｔｏｋｕｎａｇａ， Ｙａｓｕｈｉｒｏ Ｔｅｒａｉ， Ｔａｋａｓｈｉｇｅ Ｆｕｊｉｍｏｒｉ ａｎｄ Ｔａｔｓｕｙａ Ｓａｓａｏｋａ、 「Ｈｉｇｈ Ｍｏｂｉｌｉｔｙ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＴＦＴ ｆｏｒ Ｃｉｒｃｕｉｔ Ｉｎｔｅｇｒａｔｉｏｎ−Ｏｆ ＡＭ−ＯＬＥＤ」、 ＩＤＷ’１０ ｐ６３１−ｐ６３４）。
【０２３９】
また、酸化物半導体層は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いた薄膜とすることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎ、またはＧａおよびＣｏなどを用いることができる。
【０２４０】
次に、酸化物半導体層１４４などの上に、ソース電極およびドレイン電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ソース電極１４２ａ、ドレイン電極１４２ｂを形成する（図１６（Ｂ）参照）。
【０２４１】
導電層は、ＰＶＤ法や、ＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【０２４２】
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極１４２ａおよびドレイン電極１４２ｂへの加工が容易であるというメリットがある。
【０２４３】
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウムスズ（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム亜鉛（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
【０２４４】
導電層のエッチングは、形成されるソース電極１４２ａおよびドレイン電極１４２ｂの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソース電極１４２ａ、ドレイン電極１４２ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層１４６の被覆性を向上し、段切れを防止することができる。
【０２４５】
上部のトランジスタのチャネル長（Ｌ）は、ソース電極１４２ａ、およびドレイン電極１４２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
【０２４６】
次に、ソース電極１４２ａ、ドレイン電極１４２ｂを覆い、かつ、酸化物半導体層１４４の一部と接するように、ゲート絶縁層１４６を形成する（図１６（Ｃ）参照）。
【０２４７】
ゲート絶縁層１４６は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリウム、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０２４８】
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
【０２４９】
次に、ゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ゲート電極１４８ａおよび導電層１４８ｂを形成する（図１６（Ｄ）参照）。
【０２５０】
ゲート電極１４８ａおよび導電層１４８ｂは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。なお、ゲート電極１４８ａおよび導電層１４８ｂは、単層構造としても良いし、積層構造としても良い。
【０２５１】
次に、ゲート絶縁層１４６、ゲート電極１４８ａ、および導電層１４８ｂ上に、絶縁層１５０を形成する（図１７（Ａ）参照）。絶縁層１５０は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層１５０には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層１５０の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁層１５０の単層構造としているが、開示する発明の一態様はこれに限定されず、２層以上の積層構造としても良い。
【０２５２】
次に、ゲート絶縁層１４６、絶縁層１５０に、ソース電極１４２ａにまで達する開口を形成する。その後、絶縁層１５０上にソース電極１４２ａと接する配線１５４を形成する（図１７（Ｂ）参照）。なお、当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。
【０２５３】
配線１５４は、ＰＶＤ法や、ＣＶＤ法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【０２５４】
より具体的には、例えば、絶縁層１５０の開口を含む領域にＰＶＤ法によりチタン膜を薄く（５ｎｍ程度）形成した後に、開口に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではソース電極１４２ａ）との接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０２５５】
絶縁層１５０に形成する開口は、導電層１２８ｂと重畳する領域に形成することが望ましい。このような領域に開口を形成することで、コンタクト領域に起因する素子面積の増大を抑制することができる。
【０２５６】
ここで、導電層１２８ｂを用いずに、不純物領域１２６とソース電極１４２ａとの接続と、ソース電極１４２ａと配線１５４との接続とを重畳させる場合について説明する。この場合、不純物領域１２６上に形成された絶縁層１３６、絶縁層１３８および絶縁層１４０に開口（下部のコンタクトと呼ぶ）を形成し、下部のコンタクトにソース電極１４２ａを形成した後、ゲート絶縁層１４６および絶縁層１５０において、下部のコンタクトと重畳する領域に開口（上部のコンタクトと呼ぶ）を形成し、配線１５４を形成することになる。下部のコンタクトと重畳する領域に上部のコンタクトを形成する際に、エッチングにより下部のコンタクトに形成されたソース電極１４２ａが断線してしまうおそれがある。これを避けるために、下部のコンタクトと上部のコンタクトが重畳しないように形成することにより、素子面積が増大するという問題がおこる。
【０２５７】
本実施の形態に示すように、導電層１２８ｂを用いることにより、ソース電極１４２ａを断線させることなく、上部のコンタクトの形成が可能となる。これにより、下部のコンタクトと上部のコンタクトを重畳させて設けることができるため、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。
【０２５８】
次に、配線１５４を覆うように絶縁層１５６を形成する（図１７（Ｃ）参照）。
【０２５９】
以上により、酸化物半導体層１４４を用いたトランジスタ１６２、および容量素子１６４が完成する（図１７（Ｃ）参照）。
【０２６０】
上記の酸化物半導体層１４４を用いることで、オフ電流が十分に低く、かつ信頼性の高いトランジスタを得ることができる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
【０２６１】
また、本実施の形態において示す半導体装置では、配線を共通化することも可能であり、集積度が高められた半導体装置を実現することができる。
【０２６２】
図１２に示すトランジスタでは、上述の酸化物半導体層を用いているため、電界効果移動度が高く、かつ信頼性の高いトランジスタを得ることができる。
【０２６３】
ここで、本発明の一態様に用いられる、酸化物半導体を用いたトランジスタの電界効果移動度を計算した結果について説明する。
【０２６４】
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の電界効果移動度よりも低くなる。電界効果移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０２６５】
半導体本来の電界効果移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、下記の数式（２）と表現できる。
【０２６６】
【数２】
【０２６７】
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、下記の数式（３）と表される。
【０２６８】
【数３】
【０２６９】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域におけるドレイン電流Ｉｄは、下記の数式（４）で表される。
【０２７０】
【数４】
【０２７１】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。上式の両辺をＶｇで割り、更に両辺の対数を取ると、下記の数式（５）となる。
【０２７２】
【数５】
【０２７３】
数式（５）の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ−Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０２７４】
このようにして求めた欠陥密度等をもとに数４および数５よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物半導体膜を用いたトランジスタで測定される電界効果移動度は３０ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体とゲート絶縁膜との界面の欠陥が無い酸化物半導体膜を用いたトランジスタの電界効果移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０２７５】
ただし、半導体内部に欠陥がなくても、半導体とゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における電界効果移動度μ１は、下記の数式（６）で表される。
【０２７６】
【数６】
【０２７７】
ここで、Ｄはゲート方向の電界、Ｂ、ｌは定数である。Ｂおよびｌは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、ｌ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数式（６）の第２項が増加するため、電界効果移動度μ１は低下することがわかる。
【０２７８】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの電界効果移動度μ２を計算した結果を図２２に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップを２．８ｅＶ、電子親和力を４．７ｅＶ、比誘電率を１５、厚さを１５ｎｍとした。さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５ｅＶ、４．６ｅＶ、４．６ｅＶとした。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０２７９】
図２２で示されるように、ゲート電圧１Ｖ強で電界効果移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱の影響が大きくなり、電界効果移動度が低下する。なお、界面散乱の影響を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
【０２８０】
このような電界効果移動度を有する微細なトランジスタを作製した場合の特性を計算した結果を図２３乃至図２５に示す。なお、計算に用いたトランジスタの断面構造を図２６に示す。図２６に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する半導体領域２１０３ａおよび半導体領域２１０３ｃを有する。半導体領域２１０３ａおよび半導体領域２１０３ｃの抵抗率は２×１０−３Ωｃｍとする。
【０２８１】
図２６（Ａ）に示すトランジスタは、下地絶縁膜２１０１と、下地絶縁膜２１０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁膜２１０２の上に形成される。トランジスタは半導体領域２１０３ａ、半導体領域２１０３ｃと、それらに挟まれ、チャネル形成領域となる真性である半導体領域２１０３ｂと、ゲート２１０５を有する。ゲート２１０５の幅を３３ｎｍとする。
【０２８２】
ゲート２１０５と半導体領域２１０３ｂの間には、ゲート絶縁膜２１０４を有し、また、ゲート２１０５の両側面には側壁絶縁膜２１０６ａおよび側壁絶縁膜２１０６ｂ、ゲート２１０５の上部には、ゲート２１０５と他の配線との短絡を防止するための絶縁膜２１０７を有する。側壁絶縁膜の幅は５ｎｍとする。また、半導体領域２１０３ａおよび半導体領域２１０３ｃに接して、ソース２１０８ａおよびドレイン２１０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
【０２８３】
図２６（Ｂ）に示すトランジスタは、下地絶縁膜２１０１と、酸化アルミニウムよりなる埋め込み絶縁膜２１０２の上に形成され、半導体領域２１０３ａ、半導体領域２１０３ｃと、それらに挟まれた真性の半導体領域２１０３ｂと、幅３３ｎｍのゲート２１０５とゲート絶縁膜２１０４と側壁絶縁膜２１０６ａおよび側壁絶縁膜２１０６ｂと絶縁膜２１０７とソース２１０８ａおよびドレイン２１０８ｂを有する点で図２６（Ａ）に示すトランジスタと同じである。
【０２８４】
図２６（Ａ）に示すトランジスタと図２６（Ｂ）に示すトランジスタの相違点は、側壁絶縁膜２１０６ａおよび側壁絶縁膜２１０６ｂの下の半導体領域の導電型である。図２６（Ａ）に示すトランジスタでは、側壁絶縁膜２１０６ａおよび側壁絶縁膜２１０６ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域２１０３ａおよび半導体領域２１０３ｃであるが、図２６（Ｂ）に示すトランジスタでは、真性の半導体領域２１０３ｂである。すなわち、半導体領域２１０３ｂとゲート２１０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁膜２１０６ａ（側壁絶縁膜２１０６ｂ）の幅と同じである。
【０２８５】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図２３は、図２６（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および電界効果移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、電界効果移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０２８６】
図２３（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２３（Ｂ）は１０ｎｍとしたものであり、図２３（Ｃ）は５ｎｍとしたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、電界効果移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０２８７】
図２４は、図２６（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および電界効果移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、電界効果移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２４（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２４（Ｂ）は１０ｎｍとしたものであり、図２４（Ｃ）は５ｎｍとしたものである。
【０２８８】
また、図２５は、図２６（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および電界効果移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、電界効果移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２５（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２５（Ｂ）は１０ｎｍとしたものであり、図２５（Ｃ）は５ｎｍとしたものである。
【０２８９】
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、電界効果移動度μのピーク値やオン電流には目立った変化が無い。
【０２９０】
なお、電界効果移動度μのピークは、図２３では８０ｃｍ２／Ｖｓ程度であるが、図２４では６０ｃｍ２／Ｖｓ程度、図２５では４０ｃｍ２／Ｖｓと、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０２９１】
次に、本発明の一態様に用いられる、酸化物半導体を用いたトランジスタの電界効果移動度を測定した結果について説明する。
【０２９２】
Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体層をチャネル形成領域として有するトランジスタは、該酸化物半導体層を成膜する際に基板を加熱して成膜すること、または酸化物半導体層を形成した後に熱処理を行うことで良好な特性を得ることができる。
【０２９３】
Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体層の形成後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。
【０２９４】
例えば、図２７（Ａ）および（Ｂ）は、図２６のトランジスタにおいて、酸化物半導体層がＩｎ、ＳｎおよびＺｎを含む酸化物半導体膜を用いたトランジスタの特性である。なお、測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍであり、厚さ１００ｎｍのゲート絶縁膜を用いている。なお、Ｖｄは１０Ｖとした。
【０２９５】
図２７（Ａ）は基板を２００℃に加熱してＩｎ、ＳｎおよびＺｎを含む酸化物半導体層を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃが得られている。
【０２９６】
電界効果移動度は、Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体層を形成した後に熱処理をすることによって、さらに高めることができる。図２７（Ｂ）は、Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体層を２００℃でスパッタリング法により形成した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃが得られている。
【０２９７】
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体層中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体層から水素や水酸基若しくは水分などを放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
【０２９８】
Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分などを放出させ、その熱処理と同時にまたはその後の熱処理により酸化物半導体を結晶化させてもよい。このような結晶化若しくは再結晶化の処理により結晶性のよい非単結晶酸化物半導体を得ることができる。
【０２９９】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体層に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体層に注入する方法を適用しても良い。
【０３００】
酸化物半導体層中および酸化物半導体層と積層される膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体層中に酸素を過剰に含ませることで、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０２０ａｔｏｍｓ／ｃｍ３以下とすれば、結晶に歪み等を与えることなく酸化物半導体層中に含ませることができる。
【０３０１】
また、熱処理によって酸化物半導体層に結晶領域が含まれるようにすることで、より安定な酸化物半導体層を得ることができる。例えば、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体層は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体層を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
【０３０２】
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い−Ｏｕｔ−Ｏｆ−Ｐｌａｎｅ法で測定した。
【０３０３】
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。
【０３０４】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
【０３０５】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
【０３０６】
次に、試料Ａと同様の方法で作製した試料に対し熱処理を６５０℃の温度で行った。熱処理は、はじめに窒素雰囲気で１時間の熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の熱処理を行った。このようにして作製した試料を試料Ｂとした。
【０３０７】
図２８に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
【０３０８】
このように、Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体膜は成膜時に意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
【０３０９】
この基板加熱や熱処理は、酸化物半導体層にとって悪性の不純物である水素や水酸基を酸化物半導体層に含ませないようにすること、または酸化物半導体層から除去する作用がある。すなわち、酸化物半導体層中でドナー不純物となる水素、水酸基、水分などを除去することで高純度化を図ることができ、高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
【０３１０】
具体的には、図２９に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。これらのオフ電流値は、シリコンを半導体膜として用いたトランジスタに比べて、極めて低いものであることは明らかである。
【０３１１】
もっとも、酸化物半導体層の成膜時に水素、水酸基、水分などが膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素、水酸基、水分などの不純物が含まれていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体膜は熱処理によって膜中の水分を除去することができるが、Ｉｎ、ＧａおよびＺｎを含む酸化物半導体膜と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【０３１２】
図３０（Ａ）に基板温度としきい値電圧の関係を、図３０（Ｂ）に基板温度と電界効果移動度の関係を示す。
【０３１３】
図３０（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
【０３１４】
また、図３０（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０３１５】
上記のようなＩｎ、ＳｎおよびＺｎを含む酸化物半導体膜にチャネル形成領域を有するトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、シリコンで作られる集積回路の中に酸化物半導体膜を用いたトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
【０３１６】
本実施の形態は他の実施の形態と適宜組み合わせて用いることができる。
【０３１７】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０３１８】
（実施の形態３）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図３１を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラなどのカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
【０３１９】
図３１（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、データの書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
【０３２０】
図３１（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。そのため、データの書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
【０３２１】
図３１（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、データの書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
【０３２２】
図３１（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図３１（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、データの書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
【０３２３】
図３１（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、データの書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
【０３２４】
図３１（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、データの書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
【０３２５】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
【符号の説明】
【０３２６】
１２０ 半導体層
１２２ 絶縁層
１２２ａ ゲート絶縁層
１２４ マスク
１２６ 不純物領域
１２８ａ ゲート電極
１２８ｂ 導電層
１３０ 不純物領域
１３２ 不純物領域
１３４ チャネル形成領域
１３６ 絶縁層
１３８ 絶縁層
１４０ 絶縁層
１４２ａ ソース電極
１４２ｂ ドレイン電極
１４４ 酸化物半導体層
１４６ ゲート絶縁層
１４８ａ ゲート電極
１４８ｂ 導電層
１５０ 絶縁層
１５４ 配線
１５６ 絶縁層
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
１７０ メモリセル
１８０ 昇圧回路
１８２ 駆動回路
１８４ 駆動回路
１８６ 駆動回路
１９０ 駆動回路
１９２ 駆動回路
１９４ 駆動回路
５００ 半導体基板
５１０ 単結晶半導体基板
５１２ 酸化膜
５１４ 脆化領域
５１６ 単結晶半導体層
５１８ 単結晶半導体層
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
２１０１ 下地絶縁膜
２１０２ 絶縁膜
２１０３ａ 半導体領域
２１０３ｂ 半導体領域
２１０３ｃ 半導体領域
２１０４ ゲート絶縁膜
２１０５ ゲート
２１０６ａ 側壁絶縁膜
２１０６ｂ 側壁絶縁膜
２１０７ 絶縁膜
２１０８ａ ソース
２１０８ｂ ドレイン
【技術分野】
【０００１】
開示する発明は、半導体素子を利用した半導体装置および当該半導体装置の駆動方法に関するものである。
【背景技術】
【０００２】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
【０００３】
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、データを記憶する。
【０００４】
上述の原理から、ＤＲＡＭでは、データを読み出すとキャパシタの電荷は失われるため、データの読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにおいてはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
【０００５】
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
【０００６】
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、電力の供給がなくなっても記憶内容を保持できるという利点を有している（例えば、特許文献１参照）。
【０００７】
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、データの書き換え頻度が高い用途には不向きである。
【０００８】
また、フローティングゲートに電荷を注入させるため、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入、または除去のためには比較的長い時間を要し、書き込みまたは消去の高速化が容易ではないという問題もある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の駆動方法を提供することを目的の一とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明の一態様では、酸化物半導体を用いた書き込み用トランジスタ、該書き込み用トランジスタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を含む不揮発性のメモリセルを有する半導体装置を提供する。該メモリセルへのデータの書き込み及び書き換えは、書き込み用トランジスタをオン状態とすることにより、書き込み用トランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の一方と、読み出し用トランジスタのゲート電極とが電気的に接続されたノードに電位を供給し、その後、書き込み用トランジスタをオフ状態とすることにより、ノードに所定量の電位を保持させることで行う。また、該メモリセルからのデータの読み出しは、読み出し用トランジスタのドレイン電極と電気的に接続されたソース線を接地電位とし、読み出し用トランジスタのソース電極と電気的に接続されたビット線を接地電位と電源電位の間のプリチャージ電位とした後、ビット線への電位の供給を止めることにより、ビット線の電位がノードに保持された電位に応じて変動することで行う。
【００１２】
より具体的には、例えば次のような構成および駆動方法を採用することができる。
【００１３】
本発明の一態様ではビット線に第１のトランジスタのソース電極が電気的に接続され、ソース線に第１のトランジスタのドレイン電極が電気的に接続され、第１のトランジスタのゲート電極と、第２のトランジスタのドレイン電極と、容量素子の一方の電極が電気的に接続され、電位が保持されるノードが構成されている。本発明の一態様は該構成において、書き込み期間、および書き込み期間の後の読み出し期間を有し、読み出し期間において、ソース線を接地電位とし、ビット線をプリチャージ電位供給配線と接続し、ビット線をプリチャージ電位とした後、ビット線とプリチャージ電位供給配線を接続解除することで、ビット線の電位がノードに保持された電位に応じて変動する、半導体装置の駆動方法である。
【００１４】
また、上記において、ビット線の電位の変動により、ノードに保持された電位を読み出すことができる。
【００１５】
また、本発明の別の一態様では、ビット線と、ソース線と、複数のメモリセルを含むメモリセルアレイと、を有し、メモリセルの一において、ビット線に第１のトランジスタのソース電極が電気的に接続され、ソース線に第１のトランジスタのドレイン電極が電気的に接続され、第１のトランジスタのゲート電極と、第２のトランジスタのドレイン電極と、容量素子の一方の電極が電気的に接続され、電位が保持されるノードが構成されている。本発明の一態様は該構成において、書き込み期間、および書き込み期間の後の読み出し期間を有し、読み出し期間において、選択するメモリセルの一のソース線を接地電位とし、ビット線をプリチャージ電位供給配線と接続し、ビット線をプリチャージ電位とした後、選択するメモリセルの一のビット線とプリチャージ電位供給配線を接続解除することで、ビット線の電位がノードに保持された電位に応じて変動する、半導体装置の駆動方法である。
【００１６】
また、上記において、ビット線の電位の変動により、選択するメモリセルの一のノードに保持された電位を読み出すことができる。
【００１７】
また、上記において、読み出し期間において、非選択とするメモリセルの一のソース線をプリチャージ電位供給配線と接続することができる。
【００１８】
また、上記において、第１のトランジスタをｐチャネル型トランジスタまたはｎチャネル型トランジスタとすることができる。
【００１９】
また、上記において、第２のトランジスタのチャネル形成領域は、酸化物半導体を含むことができる。
【００２０】
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
【００２１】
また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００２２】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
【００２３】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【発明の効果】
【００２４】
本発明の一態様で用いる酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【００２５】
また、本発明の一態様である半導体装置では、データの書き込みに高い電圧を必要としないため、素子の劣化の問題もない。例えば、前述のフラッシュメモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、フラッシュメモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、データの書き込みが行われるため、高速な書き込みも容易に実現しうる。また、データを消去するための動作が不要であるというメリットもある。
【００２６】
また、読み出し用トランジスタには、酸化物半導体以外の材料を適用した高速動作が可能なトランジスタを用い、半導体装置の高速な読み出しを実現しうる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【００２７】
また、本発明の一態様である半導体装置の駆動方法では、メモリセルからのデータの読み出しを、ソース線を接地電位とし、ビット線をプリチャージ電位とした後、ビット線への電位の供給を止めることで行うため、読み出し期間においてソース線について電位の上昇を伴うプリチャージの必要がない。また、ビット線について、プリチャージ電位を超えて電位を上昇させる必要がないため、電位の変動が少ない。そのため、ソース線およびビット線の電位の変動が大きい読み出し方法と比較して、短時間に読み出し動作を行うことができる。
【図面の簡単な説明】
【００２８】
【図１】半導体装置の回路図。
【図２】半導体装置の回路図。
【図３】半導体装置の回路図。
【図４】タイミングチャート。
【図５】タイミングチャート。
【図６】タイミングチャート。
【図７】タイミングチャート。
【図８】タイミングチャート。
【図９】タイミングチャート。
【図１０】タイミングチャート。
【図１１】タイミングチャート。
【図１２】半導体装置の断面図および平面図。
【図１３】半導体装置の作製工程に係る断面図。
【図１４】半導体装置の作製工程に係る断面図。
【図１５】半導体装置の作製工程に係る断面図。
【図１６】半導体装置の作製工程に係る断面図。
【図１７】半導体装置の作製工程に係る断面図。
【図１８】酸化物半導体の結晶構造を示す図。
【図１９】酸化物半導体の結晶構造を示す図。
【図２０】酸化物半導体の結晶構造を示す図。
【図２１】酸化物半導体の結晶構造を示す図。
【図２２】計算によって得られた電界効果移動度のゲート電圧依存性を説明する図。
【図２３】計算によって得られたドレイン電流と電界効果移動度のゲート電圧依存性を説明する図。
【図２４】計算によって得られたドレイン電流と電界効果移動度のゲート電圧依存性を説明する図。
【図２５】計算によって得られたドレイン電流と電界効果移動度のゲート電圧依存性を説明する図。
【図２６】計算に用いたトランジスタの断面構造を説明する図。
【図２７】酸化物半導体層を用いたトランジスタ特性のグラフ。
【図２８】試料Ａおよび試料ＢのＸＲＤを示す図。
【図２９】トランジスタのオフ電流と測定時基板温度との関係を示す図。
【図３０】基板温度としきい値電圧の関係および基板温度と電界効果移動度の関係を示す図。
【図３１】半導体装置を説明するための図。
【発明を実施するための形態】
【００２９】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３０】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３１】
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００３２】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成およびその動作について、図１乃至図１１を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すためにＯＳの符号を併せて付す場合がある。なお、本発明の一態様の主旨は著しく低いオフ電流を特徴とするトランジスタを用いた半導体装置を提案することにある。そのため、酸化物半導体を用いたトランジスタに代えて、酸化物半導体以外の材料を用いたオフ電流が小さいトランジスタを用いてもよい。
【００３３】
〈基本回路１〉
はじめに、最も基本的な回路構成およびその動作について、図１を参照して説明する。図１（Ａ−１）に示す半導体装置において、ソース線ＳＬとトランジスタ１６０のソース電極（またはドレイン電極）とは、電気的に接続され、ビット線ＢＬとトランジスタ１６０のドレイン電極（またはソース電極）とは、電気的に接続されている。また、信号線Ｓとトランジスタ１６２のソース電極（またはドレイン電極）とは、電気的に接続され、書き込みワード線ＯＳＧと、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のドレイン電極（またはソース電極）は、容量素子１６４の電極の一方と電気的に接続され、容量線Ｃと、容量素子１６４の電極の他方は電気的に接続されている。
【００３４】
ここで、トランジスタ１６２には、例えば、酸化物半導体を用いたトランジスタが適用される。本発明の一態様に用いる酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長期間にわたって保持することが可能である。そして、容量素子１６４を有することにより、トランジスタ１６０のゲート電極に与えられた電位の保持が容易になり、また、保持されたデータの読み出しが容易になる。
【００３５】
なお、トランジスタ１６０としては、チャネルの導電型とその半導体材料については特に限定されない。トランジスタのチャネルの導電型については、ｐチャネル型を用いると、低電位を用いずに読み出しを行うことができるため、低電位を生成する周辺回路が不要となる。一方、ｎチャネル型を用いると、高速な読み出しが可能となる。半導体材料については、データの読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。
【００３６】
また、図１（Ｂ）に示すように、容量素子１６４を設けない構成とすることも可能である。
【００３７】
図１（Ａ−１）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、データの書き込み、保持、読み出しが可能である。
【００３８】
はじめに、データの書き込みおよび保持について説明する。まず、容量線Ｃを所定の電位（定電位）とし、書き込みワード線ＯＳＧの電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、信号線Ｓの電位が、トランジスタ１６０のゲート電極、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電位が与えられる（書き込み）。ここでは、異なる二つの電位Ｖｄａｔａ１（高電位、データ”１”ともいう）およびＶｄａｔａ０（低電位、データ”０”ともいう）のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を適用して、記憶容量を向上させても良い。その後、書き込みワード線ＯＳＧの電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電位が保持される（保持）。
【００３９】
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極の電位は長期間にわたって保持される。
【００４０】
次に、データの読み出しについて説明する。ソース線ＳＬに所定の電位（定電位）を与えた状態で、容量線Ｃに適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極に保持された電位に応じて、ビット線ＢＬは異なる電位をとる。一般に、トランジスタ１６０をｐチャネル型とすると、トランジスタ１６０のゲート電極にＶｄａｔａ１（データ”１”）が与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＶｄａｔａ０（データ”０”）が与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な容量線Ｃの電位をいうものとする。したがって、容量線Ｃの電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極に与えられた電位を判別できる。例えば、書き込みにおいてＶｄａｔａ１（データ”１”）が与えられた場合には、容量線Ｃの電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オフ状態」となる。Ｖｄａｔａ０（データ”０”）が与えられた場合には、容量線Ｃの電位がＶ０（＜Ｖｔｈ＿Ｌ）となって、トランジスタ１６０は「オン状態」となる。このため、ビット線ＢＬの電位を測定することで、保持されているデータを読み出すことができる。
【００４１】
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルのデータのみを読み出せることが必要になる。このように、所定のメモリセルのデータを読み出し、それ以外のメモリセルのデータを読み出さないためには、トランジスタ１６０が並列に接続されている場合には、読み出しの対象ではないメモリセルの容量線Ｃに対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより大きい電位を与えればよい。またトランジスタ１６０が直列に接続されている場合には、ゲート電極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより小さい電位を容量線Ｃに与えればよい。
【００４２】
次に、データの書き換えについて説明する。データの書き換えは、上記データの書き込みおよび保持と同様に行われる。つまり、書き込みワード線ＯＳＧの電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、信号線Ｓの電位（新たなデータに係る電位）が、トランジスタ１６０のゲート電極および容量素子１６４に与えられる。その後、書き込みワード線ＯＳＧの電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極は、新たなデータに係る電位が与えられた状態となる。
【００４３】
このように、開示する発明に係る半導体装置は、再度のデータの書き込みによって直接的にデータを書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
【００４４】
なお、トランジスタ１６２のドレイン電極（またはソース電極）は、トランジスタ１６０のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。以下において、トランジスタ１６２のドレイン電極（またはソース電極）とトランジスタ１６０のゲート電極が電気的に接続される部位をノードＦＧと呼ぶ場合がある。トランジスタ１６２がオフ状態の場合、当該ノードＦＧは絶縁体中に埋設されたと見ることができ、ノードＦＧには電位が保持される。本発明の一態様で用いる酸化物半導体を用いたトランジスタ１６２のオフ電流は、シリコン半導体などで形成されるトランジスタの１０万分の１以下であるため、トランジスタ１６２のリークによる、ノードＦＧに蓄積された電位の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ１６２により、電力の供給が無くてもデータの保持が可能な不揮発性メモリ素子を実現することが可能である。
【００４５】
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体を用いたトランジスタの場合、例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、好ましくは１０ｚＡ以下、より好ましくは１ｚＡ以下、さらに好ましくは１００ｙＡ以下レベルにまで低くすることができる。そのため容量素子１６４の容量値が１０ｆＦ程度である場合には、少なくとも１０６秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
【００４６】
また、開示する発明の半導体装置においては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
【００４７】
図１（Ａ−１）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図１（Ａ−２）のように考えることが可能である。つまり、図１（Ａ−２）では、トランジスタ１６０および容量素子１６４が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞれ、容量素子１６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６４を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ１６０の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量）の容量値に相当する。
【００４８】
トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６２のゲートリーク電流が十分に小さい条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ（Ｒ１はＲＯＳ以上）、Ｒ２≧ＲＯＳ（Ｒ２はＲＯＳ以上）を満たす場合には、電位の保持期間（データの保持期間ということもできる）は、主としてトランジスタ１６２のオフ電流によって決定されることになる。
【００４９】
逆に、当該条件を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ１６２のオフ電流以外のリーク電流（例えば、ソース電極とゲート電極の間において生じるリーク電流等）が大きいためである。このことから、本実施の形態において開示する半導体装置は、Ｒ１≧ＲＯＳ（Ｒ１はＲＯＳ以上）、およびＲ２≧ＲＯＳ（Ｒ２はＲＯＳ以上）の関係を満たすものであることが望ましいといえる。
【００５０】
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２（Ｃ１はＣ２以上）の関係を満たすことが望ましい。Ｃ１を大きくすることで、容量線ＣによってノードＦＧの電位を制御する際に、容量線Ｃの電位を効率よくノードＦＧに与えることができるようになり、容量線Ｃに与える電位間（例えば、読み出しの電位と、非読み出しの電位）の電位差を低く抑えることができるためである。
【００５１】
このように、上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、Ｒ１およびＲ２は、トランジスタ１６０のゲート絶縁層や容量素子１６４の絶縁層によって制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層や容量素子１６４の絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
【００５２】
本実施の形態で示す半導体装置においては、ノードＦＧが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有している。
【００５３】
フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が、隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電圧をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。
【００５４】
一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電圧が不要である。これにより、隣接セルに対する、コントロールゲートによる高電圧の影響を考慮する必要がないため、高集積化が容易になる。
【００５５】
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差）の最大値は、２段階（１ビット）のデータを書き込む場合、一つのメモリセルにおいて、５Ｖ以下、好ましくは３Ｖ以下とすることができる。
【００５６】
さらに、容量素子１６４を構成する絶縁層の比誘電率εｒ１と、トランジスタ１６０を構成する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１６４を構成する絶縁層の面積Ｓ１と、トランジスタ１６０においてゲート容量を構成する絶縁層の面積Ｓ２とが、２・Ｓ２≧Ｓ１（２・Ｓ２はＳ１以上）、望ましくはＳ２≧Ｓ１（Ｓ２はＳ１以上）を満たしつつ、Ｃ１≧Ｃ２（Ｃ１はＣ２以上）を実現することが容易である。すなわち、容量素子１６４を構成する絶縁層の面積を小さくしつつ、Ｃ１≧Ｃ２（Ｃ１はＣ２以上）を実現することが容易である。具体的には、例えば、容量素子１６４を構成する絶縁層においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ１を１０以上、好ましくは１５以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して、３≦εｒ２≦４（εｒ２は３以上４以下）とすることができる。
【００５７】
このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高集積化が可能である。
【００５８】
また、フラッシュメモリの他に不揮発性のランダムアクセスメモリとして磁気トンネル接合素子（ＭＴＪ素子）が知られている。ＭＴＪ素子は、絶縁膜を介して上下に配置している強磁性体膜の磁化の向きが並行であれば低抵抗状態、反並行であれば高抵抗状態となることで情報を記憶する素子である。したがって、本実施の形態に係る酸化物半導体を用いたメモリとは原理が全く異なっている。表１はＭＴＪ素子と、本実施の形態に係る半導体装置との対比を示す。
【００５９】
【表１】
【００６０】
ＭＴＪ素子は磁性材料を使用するためキュリー温度以上にすると磁性が失われてしまうという欠点がある。また、ＭＴＪ素子は電流駆動であるため、シリコンのバイポーラデバイスと相性が良いが、バイポーラデバイスは集積化に不向きである。そして、ＭＴＪ素子は書き込み電流が微少とはいえメモリの大容量化によって消費電力が増大してしまうといった問題がある。
【００６１】
原理的にＭＴＪ素子は磁界耐性に弱く強磁界にさらされると磁化の向きが狂いやすい。また、ＭＴＪ素子に用いる磁性体のナノスケール化によって生じる磁化揺らぎを制御する必要がある。
【００６２】
さらに、ＭＴＪ素子は希土類元素を使用するため、金属汚染を嫌うシリコン半導体のプロセスに組み入れるには相当の注意を要する。ＭＴＪ素子はビット当たりの材料コストから見ても高価であると考えられる。
【００６３】
一方、本実施の形態で示す酸化物半導体を用いたトランジスタは、チャネルを形成する半導体材料が金属酸化物であること以外は、素子構造や動作原理がシリコンＭＯＳＦＥＴと同様である。また、酸化物半導体を用いたトランジスタは磁界の影響を受けず、ソフトエラーも生じ得ないといった特質を有する。このことからシリコン集積回路と非常に相性が良いといえる。
【００６４】
なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採ることもできる。例えば、メモリセルの一に３段階以上のデータを書き込む構成とすることで、２段階（１ビット）のデータを書き込む場合と比較して記憶容量を増大させることができる。例えば、上述のような、低電位Ｖｄａｔａ０（データ”０”）、高電位Ｖｄａｔａ１（データ”１”）に加え、他の電位を与える電位Ｖｄａｔａをトランジスタ１６０のゲート電極に与えることで、多値化を実現することができる。この場合、比較的規模の大きい回路構成（例えば、１５Ｆ２〜５０Ｆ２など：Ｆは最小加工寸法）を採用しても十分な記憶容量を確保することができる。
【００６５】
〈基本回路２〉
図２は、図１（Ａ−１）に示すメモリセルを２行×２列のマトリクス状に配置したメモリセルアレイの回路図である。図２におけるメモリセル１７０の構成は、図１（Ａ−１）と同様である。図２（Ａ）においては、それぞれのメモリセルにソース線ＳＬ、ビット線ＢＬ、信号線Ｓ、書き込みワード線ＯＳＧ、容量線Ｃが電気的に接続されている。また、図２（Ｂ）においては、ビット線ＢＬが信号線Ｓを兼ね、またソース線ＳＬが２列のメモリセルにおいて共通化された構造を有している。
【００６６】
図２（Ａ）に示すように、それぞれにメモリセルにソース線ＳＬ、ビット線ＢＬ、信号線Ｓ、書き込みワード線ＯＳＧ、容量線Ｃが電気的に接続される構造とすると、各線にメモリセルごとに異なる電位を供給することが可能となる。
【００６７】
図２（Ｂ）に示すように、ビット線ＢＬが信号線Ｓを兼ね、ソース線ＳＬを２列で共通化された構造とすると、メモリセル１７０に接続する配線の本数を削減することができる。
【００６８】
なお、ソース線ＳＬは列に限らず、行で共通化させてもよい。またソース線ＳＬを共通化させる列数（または行数）は、２列（２行）に限定されるものではなく、３列（または３行）以上の複数列（または複数行）のメモリセルにおいて共通した構造としてもよい。共通化させるソース線ＳＬの列数（または行数）は、共通化による寄生抵抗および寄生容量を考慮し、好適な値を適宜選択すれば良い。また、共通化させる列数（または行数）が多い程、メモリセル１７０に接続される配線の本数を削減することができるため好ましい。
【００６９】
また、図２のメモリセルアレイでは、メモリセルが並列に接続されているが、直列に接続されたメモリセルアレイとしてもよい。
【００７０】
図２において、ビット線ＢＬは、ビット線駆動回路１９４と電気的に接続されている。ここで、ビット線駆動回路１９４は、ビット線ＢＬの他に、ビット線切り替え信号線ＢＬＣとプリチャージ電位供給配線ＰＲＥと電気的に接続されている。
【００７１】
図２（Ａ）および図２（Ｂ）に示す半導体装置において、データの書き込み、保持、および読み出しは、図１の場合と同様であり、前述の記載を参酌することができる。ここでは、図２（Ｂ）に示す半導体装置において、ノードＦＧに電源電位ＶＤＤまたは接地電位ＧＮＤのいずれかを与える場合であって、ノードＦＧに電源電位ＶＤＤを与えた場合に保持されるデータをデータ”１”、ノードＦＧに接地電位ＧＮＤを与えた場合に保持されるデータをデータ”０”とする場合において、具体的な動作を説明する。
【００７２】
まず、書き込みの動作は次の通りである。メモリセル１７０に接続される容量線Ｃの電位を接地電位ＧＮＤとし、書き込みワード線ＯＳＧを高電位ＶＨとしてメモリセル１７０を選択する。これにより、ビット線ＢＬの電位が、選択されたメモリセル１７０のノードＦＧに供給される。
【００７３】
次に、保持の動作は次の通りである。メモリセル１７０に接続される書き込みワード線ＯＳＧの電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、ノードＦＧに与えられた電位が保持される。トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極の電位は長時間にわたって保持される。
【００７４】
次に、読み出しの動作は次の通りである。まず、メモリセル１７０に接続されるソース線ＳＬを接地電位ＧＮＤとする。また、ビット線ＢＬをプリチャージ電位供給配線ＰＲＥと接続し、ビット線ＢＬをプリチャージ電位ＶＰＲＥ１とする。その後、ビット線ＢＬとプリチャージ電位供給配線ＰＲＥを接続解除すると、ビット線ＢＬの電位がノードＦＧに保持された電位に応じて変動する。すなわち、トランジスタ１６０がｐチャネル型トランジスタの場合、ノードＦＧにデータ”１”が保持されていればトランジスタ１６０がオフ状態となり、ビット線ＢＬの電位はプリチャージ電位ＶＰＲＥ１に保たれる。また、ノードＦＧにデータ”０”が保持されていればトランジスタ１６０がオン状態となり、ビット線ＢＬの電位が低下し、ソース線ＳＬの接地電位ＧＮＤに近づく。このようにして、ビット線ＢＬの電位の変動により、ノードＦＧに保持された電位を読み出すことができる。
【００７５】
ビット線ＢＬとプリチャージ電位供給配線ＰＲＥの接続および接続解除は、ビット線切り替え信号線ＢＬＣの信号によってビット線駆動回路１９４の信号を切り替えることにより行う。
【００７６】
また、図２に示すように、メモリセル１７０をアレイ状に配置して用いる場合には、読み出し期間に、所望のメモリセル１７０のデータのみを読み出せることが必要になる。このように、所定のメモリセル１７０のデータを読み出し、それ以外のメモリセル１７０のデータを読み出さないためには、読み出さないメモリセル１７０を非選択状態とする必要がある。
【００７７】
例えば、トランジスタ１６０がｐチャネル型トランジスタであり、ノードＦＧに電源電位ＶＤＤまたは接地電位ＧＮＤのいずれかを与える場合であって、ノードＦＧに電源電位ＶＤＤを与えた場合に保持されるデータをデータ”１”、ノードＦＧに接地電位ＧＮＤを与えた場合に保持されるデータをデータ”０”とする場合においては、ソース線ＳＬを接地電位ＧＮＤとし、容量線Ｃを電源電位ＶＤＤとし、書き込みワード線ＯＳＧを接地電位ＧＮＤとすることでメモリセル１７０を非選択状態とすることができる。
【００７８】
容量線Ｃを電源電位ＶＤＤとすることで、ノードＦＧの電位は容量素子１６４との容量結合によって電源電位ＶＤＤ分上昇する。データ”１”である電源電位ＶＤＤがノードＦＧに書き込まれている場合は、電源電位ＶＤＤ分上昇してＶＤＤ＋ＶＤＤ＝２ＶＤＤになり、トランジスタ１６０のゲート電極の電位が、Ｖｔｈ＿Ｈよりも大きくなるため、トランジスタ１６０はオフ状態となる。また、データ”０”である接地電位ＧＮＤがノードＦＧに書き込まれている場合は、電源電位ＶＤＤ分上昇してＧＮＤ＋ＶＤＤ＝ＶＤＤとなり、トランジスタ１６０のゲート電極の電位がＶｔｈ＿Ｈよりも大きくなるため、ｐチャネル型トランジスタであるトランジスタ１６０はやはりオフ状態となる。すなわち、容量線Ｃを電源電位ＶＤＤとすることで、ノードＦＧに保持されたデータによらずに、トランジスタ１６０をオフ状態、すなわち、メモリセル１７０を非選択状態とすることができる。
【００７９】
なお、トランジスタ１６０にｎチャネル型トランジスタを用いることもできる。この場合、容量線Ｃを接地電位ＧＮＤとしても、ｎチャネル型トランジスタのゲート電極の電位が該トランジスタのしきい値電圧より高くなれば、全てのメモリセルをオフ状態にできるとは限らない。したがって、メモリセルを非選択状態とするために非選択行の容量線Ｃに低電位ＶＬを供給する。ここで低電位ＶＬは、接地電位ＧＮＤより電源電位ＶＤＤ分低い電位である。
【００８０】
また、トランジスタ１６０にｎチャネル型トランジスタを用いた場合、トランジスタ１６０の動作速度を高めることができるため、高速での読み出しが可能である。
【００８１】
また、上述のように本実施の形態に示す半導体装置では、読み出し期間において、メモリセル１７０に接続されるソース線ＳＬを接地電位とする。また、ビット線ＢＬをプリチャージ電位供給配線ＰＲＥと接続し、ビット線ＢＬをプリチャージ電位とする。その後、ビット線ＢＬとプリチャージ電位供給配線ＰＲＥを接続解除し、ビット線ＢＬの電位がノードＦＧに保持された電位に応じて変動することにより、ノードＦＧに保持された電位を読み出す。
【００８２】
以上に示した半導体装置の駆動方法では、読み出し期間においてソース線ＳＬについて電位の上昇を伴うプリチャージの必要がない。また、ビット線ＢＬについて、プリチャージ電位を超えて電位を上昇させる必要がないため、電位の変動が少ない。そのため、ソース線ＳＬおよびビット線ＢＬの電位の変動が大きい読み出し方法と比較して、短時間に読み出し動作を行うことができる。また、短時間でもデータ”１”とデータ”０”を正確に読み出すことができる。
【００８３】
〈応用例１〉
次に、図１に示す回路を応用したより具体的な回路構成について、図３を参照して説明する。なお、以下の説明においては、書き込み用トランジスタ（トランジスタ１６２）にｎチャネル型トランジスタを用い、読み出し用トランジスタ（トランジスタ１６０）にｐチャネル型トランジスタを用いる場合を例に説明する。なお、図３の回路図において、斜線を有する配線は、複数の信号線を含む配線である。
【００８４】
図３は、（ｍ×ｎ）個のメモリセル１７０を有する半導体装置の回路図の一例である。図３中のメモリセル１７０の構成は、図１（Ａ−１）と同様である。
【００８５】
図３に示す半導体装置は、ｍ本（ｍは２以上の整数）の書き込みワード線ＯＳＧと、ｍ本の容量線Ｃと、ｎ本（ｎは２以上の整数）のビット線ＢＬと、ソース線ＳＬと、メモリセル１７０が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルアレイと、昇圧回路１８０と、アドレスデコーダを含む第１の駆動回路１８２と、ロードライバを含む第２の駆動回路１９２と、ページバッファを含む第３の駆動回路１９０と、コントローラを含む第４の駆動回路１８４と、入出力制御回路を含む第５の駆動回路１８６と、ビット線駆動回路１９４と、を有する。なお、駆動回路の数は、図３に限られるものではなく、各機能を有する駆動回路を組み合わせて用いてもよく、または、各駆動回路に含まれる機能を分割して用いてもよい。
【００８６】
図３に示す半導体装置において、第１の駆動回路１８２はアドレスデコーダを含む。アドレスデコーダは、アドレス選択信号線Ａをデコードし、デコードしたアドレス選択信号を、行選択信号線ＲＡＤＲと、ページバッファアドレス選択信号線ＰＢＡＤＲに出力する回路である。アドレス選択信号線Ａは、メモリセル１７０の行方向のアドレス選択信号と、ページバッファのアドレス選択信号が入力される端子であり、メモリセル１７０の行数、列数、またはページバッファの構成によって、１本〜複数本となる。行選択信号線ＲＡＤＲは、メモリセルの行方向のアドレスを指定する信号線である。ページバッファアドレス選択信号線ＰＢＡＤＲは、ページバッファのアドレスを指定する信号線である。
【００８７】
第２の駆動回路１９２は、ロードライバを含む。ロードライバは、第１の駆動回路１８２に含まれるアドレスデコーダから出力される行選択信号線ＲＡＤＲからの信号をもとに、メモリセル１７０の行方向の選択信号、書き込みワード線ＯＳＧへの信号、容量線Ｃへの信号を出力する。
【００８８】
昇圧回路１８０は、配線ＶＨ−Ｌによって第２の駆動回路１９２と電気的に接続され、昇圧回路１８０に入力される一定電位（例えば、電源電位ＶＤＤ）を昇圧して、第２の駆動回路１９２に該一定電位よりも高い電位（ＶＨ）を出力する。メモリセル１７０のノードＦＧに書き込む電位を、書き込み用トランジスタであるトランジスタ１６２のしきい値電圧（Ｖｔｈ＿ＯＳ）分降下させないようにするためには、書き込みワード線ＯＳＧの電位をビット線ＢＬの電位＋Ｖｔｈ＿ＯＳよりも高くする必要がある。したがって、例えば、ノードＦＧに電源電位ＶＤＤを書き込む場合には、ＶＨをＶＤＤ＋Ｖｔｈ＿ＯＳ以上とする。ただし、ノードＦＧに書き込まれる電位がＶｔｈ＿ＯＳ分降下しても問題がない場合には、昇圧回路１８０を設けなくともよい。
【００８９】
第３の駆動回路１９０は、ページバッファを含む。ページバッファは、データラッチとセンスアンプの機能を有している。データラッチとしての機能は、内部データ入出力信号線ＩＮＴＤＩＯ、若しくはビット線ＢＬから出力されるデータを一時的に保存し、その保存したデータを内部データ入出力信号線ＩＮＴＤＩＯ、若しくはビット線ＢＬに出力する。センスアップとしての機能は、読み出し時にメモリセルから出力されるビット線ＢＬをセンシングするものである。
【００９０】
第４の駆動回路１８４は、コントローラを含み、チップイネーブルバー信号線ＣＥＢ、ライトイネーブルバー信号線ＷＥＢ、またはリードイネーブルバー信号線ＲＥＢからの信号によって、第１の駆動回路１８２、第２の駆動回路１９２、第３の駆動回路１９０、第５の駆動回路１８６、ビット線駆動回路１９４、昇圧回路１８０を制御する信号を生成する回路である。
【００９１】
チップイネーブルバー信号線ＣＥＢは、回路全体の選択信号を出力する信号線であり、アクティブ時のみ、入力信号の入力受け付け、及び出力信号の出力を行う。また、ライトイネーブルバー信号線ＷＥＢは、第３の駆動回路１９０内のページバッファのラッチデータを、メモリセルアレイへ書き込みを行うことを許可する信号を出力する信号線である。また、リードイネーブルバー信号線ＲＥＢは、メモリセルアレイのデータの読み出しを許可する信号を出力する信号線である。また、第４の駆動回路１８４は、昇圧回路制御信号線ＢＣＣによって、昇圧回路１８０と電気的に接続されている。昇圧回路制御信号線ＢＣＣは、第４の駆動回路１８４内のコントローラから出力させる昇圧回路の制御信号を伝達する配線であり、回路構成によって、０本〜複数本となる。また、第４の駆動回路１８４は、ページバッファ制御信号線ＰＢＣによって第３の駆動回路１９０と電気的に接続されている。ページバッファ制御信号線ＰＢＣは、第４の駆動回路１８４内のコントローラから出力させるページバッファの制御信号を伝達する配線であり、回路構成によって、０本〜複数本となる。また、第４の駆動回路１８４は、ロードライバ制御信号線ＲＤＲＶＣによって、第２の駆動回路１９２と電気的に接続されている。また、第４の駆動回路１８４は、ビット線切り替え信号線ＢＬＣによって、ビット線駆動回路１９４と電気的に接続されている。
【００９２】
また、第４の駆動回路１８４内には、遅延回路を設け、該遅延回路をページバッファ制御信号線ＰＢＣ、ロードライバ制御信号線ＲＤＲＶＣ、ソース線切り替え信号線ＳＬＣと電気的に接続するのが好ましい。例えば、遅延回路とページバッファ制御信号線ＰＢＣとを電気的に接続し、ページバッファ制御信号線ＰＢＣへ遅延信号を供給することで、ビット線ＢＬの電位の変化を遅らせることができる。また、遅延回路とロードライバ制御信号線ＲＤＲＶＣとを電気的に接続し、ロードライバ制御信号線ＲＤＲＶＣへ遅延信号を供給することで、容量線Ｃの電位の変化を遅らせることができる。また、遅延回路とソース線切り替え信号線ＳＬＣとを電気的に接続し、ソース線切り替え信号線ＳＬＣへ遅延信号を供給することで、ソース線ＳＬの電位の変化を遅らせることができる。これらによって、メモリセル１７０への誤書き込みを抑制することができる。
【００９３】
ビット線駆動回路１９４は、第４の駆動回路１８４内のコントローラからのビット線切り替え信号ＢＬＣを基にビット線ＢＬの電位を切り替える回路である。ビット線駆動回路１９４は、ビット線ＢＬの電位を切り替える機能を有していれば良く、マルチプレクサ、インバータ等を用いても良い。ビット線切り替え信号線ＢＬＣは、第４の駆動回路１８４内のコントローラから出力されるビット線ＢＬの電位を切り替える信号を伝達する配線である。回路構成よって、信号線本数は１本〜複数本となる。
【００９４】
第５の駆動回路１８６は、入出力制御回路を含む。入出力制御回路は、データ入出力信号線ＤＩＯからの入力信号を内部データ入出力信号線ＩＮＴＤＩＯに出力するか、内部データ入出力信号線ＩＮＴＤＩＯからの入力信号をデータ入出力信号線ＤＩＯに出力するための回路である。データ入出力信号線ＤＩＯ端子は、外部からのデータが入力されるか、外部へメモリデータが出力される端子である。回路構成によって、信号線本数は１本〜複数本となる。内部データ入出力信号線ＩＮＴＤＩＯは、入出力制御回路の出力信号をページバッファに入力するか、ページバッファの出力信号を入出力制御回路に入力する信号線である。回路構成によって、信号線本数は１本〜複数本となる。また、データ入出力信号線ＤＩＯは、データ入力用信号線とデータ出力用信号線に分けても良い。
【００９５】
〈半導体装置の駆動方法〉
図４乃至図１１に、図２（Ｂ）に係る半導体装置の書き込み、保持、及び読み出し動作に係るタイミングチャートの例を示す。タイミングチャート中のＯＳＧ、Ｃ等の名称は、タイミングチャートに示す電位が与えられる配線を示しており、同様の機能を有する配線が複数ある場合には、配線の名称の末尾に、１、ｍ、ｎ等を付すことで区別している。なお、開示する発明は以下に示す配列に限らない。
【００９６】
図４乃至図１１のタイミングチャートは、メモリセル（ｍ×ｎ）個（但し、ｍ及びｎは２以上の整数）にデータを書き込み、保持期間を経て、書き込まれた全データを読み出す場合の各配線間の電位の関係を示すものである。メモリセル（ｍ×ｎ）個に書き込むデータは、１行１列目のメモリセルにデータ”１”、１行ｎ列目のメモリセルにデータ”０”、ｍ行１列目のメモリセルにデータ”０”、ｍ行ｎ列目のメモリセルにデータ”１”とする。
【００９７】
まず、図４のタイミングチャートについて説明する。図４は、トランジスタ１６０がｐチャネル型トランジスタの場合のスタンバイ、書き込み、保持および読み出し動作の一例である。
【００９８】
スタンバイ期間において、書き込みワード線ＯＳＧおよびソース線ＳＬを接地電位ＧＮＤとし、容量線Ｃを電源電位ＶＤＤとする。また、ビット線ＢＬを、プリチャージ電位ＶＰＲＥ１とする。ＶＰＲＥ１は、接地電位ＧＮＤと電源電位ＶＤＤの間の電位である。
【００９９】
書き込み期間において、まず、選択行の書き込みワード線ＯＳＧを電源電位ＶＤＤより高い電位（高電位：ＶＨ）とし、容量線Ｃを接地電位ＧＮＤとし、非選択行の書き込みワード線ＯＳＧを接地電位ＧＮＤとし、容量線Ｃを電源電位ＶＤＤとすることで、書き込む行を選択する。
【０１００】
なお、メモリセル１７０のノードＦＧに書き込む電位を、トランジスタ１６２のしきい値電圧（Ｖｔｈ＿ＯＳ）分降下させないようにするためには、書き込みワード線ＯＳＧの電位をビット線ＢＬの電位＋Ｖｔｈ＿ＯＳよりも高くする必要がある。したがって、例えば、ノードＦＧに電源電位ＶＤＤを書き込む（すなわちデータ”１”を書き込む）場合には、ＶＨをＶＤＤ＋Ｖｔｈ＿ＯＳ以上とする。ただし、ノードＦＧに書き込まれる電位がＶｔｈ＿ＯＳ分降下しても問題がない場合には、選択行の書き込みワード線ＯＳＧの電位を電源電位ＶＤＤとしてもよい。
【０１０１】
次いで、書き込み行選択のタイミングより遅らせて、ビット線ＢＬからメモリセルへデータを入力する。例えば、データ”１”を書き込む場合であれば、ビット線ＢＬに電源電位ＶＤＤを供給し、データ”０”を書き込む場合であれば、ビット線ＢＬに接地電位ＧＮＤを入力する。
【０１０２】
図４のタイミングチャートでは、スタンバイ期間においてビット線ＢＬに電源電位ＶＤＤと接地電位ＧＮＤの間の電位であるプリチャージ電位ＶＰＲＥ１を供給しているため、スタンバイ期間に続く書き込み期間において高速に書き込みを行うことができる。例えば、スタンバイ期間においてビット線ＢＬに接地電位ＧＮＤを供給している場合、書き込み期間にデータ”１”である電源電位ＶＤＤを入力するときに接地電位ＧＮＤから電源電位ＶＤＤまでの電位の変化に時間がかかり、書き込みの速度が低下する。しかし、図４のタイミングチャートでは、スタンバイ期間においてビット線ＢＬにプリチャージ電位ＶＰＲＥ１を供給することで、データとして電源電位ＶＤＤと接地電位ＧＮＤのどちらが入力される場合においても、電位の変化を短時間で行うことができる。
【０１０３】
次いで、書き込みワード線ＯＳＧを接地電位ＧＮＤとし、全ての行の容量線Ｃを電源電位ＶＤＤとして、すべてのメモリセルを非選択状態とし、書き込みワード線ＯＳＧを接地電位ＧＮＤとするタイミングよりも遅らせてビット線ＢＬをＶＰＲＥ１とする。ビット線ＢＬをＶＰＲＥ１とするタイミングが早いと、メモリセルへのデータの誤書き込みが生じることがあるためである。
【０１０４】
保持期間においては、全ての配線においてスタンバイ期間と同様の電位とする。
【０１０５】
少なくとも読み出し期間において、選択メモリセルが接続されるソース線ＳＬを接地電位とする。また、少なくとも読み出し期間において、ビット線ＢＬを選択、または非選択に関わらずプリチャージ電位供給配線ＰＲＥと接続し、ビット線ＢＬをプリチャージ電位ＶＰＲＥ１とする。また、読み出し期間において、選択行の容量線Ｃを接地電位ＧＮＤとし、非選択行の容量線Ｃを電源電位ＶＤＤにすることで読み出す行を選択する。書き込みワード線ＯＳＧは選択、または非選択に関わらず接地電位ＧＮＤとする。その後、選択列のビット線ＢＬとプリチャージ電位供給配線ＰＲＥを接続解除すると、選択したビット線ＢＬの電位がノードＦＧに保持された電位に応じて変動する。すなわち、トランジスタ１６０がｐチャネル型トランジスタの場合、ノードＦＧにデータ”１”が保持されていればトランジスタ１６０がオフ状態となり、ビット線ＢＬの電位はプリチャージ電位ＶＰＲＥ１に保たれる。また、ノードＦＧにデータ”０”が保持されていればトランジスタ１６０がオン状態となり、ビット線ＢＬの電位が低下し、ソース線ＳＬの接地電位ＧＮＤに近づく。このようにして、ビット線ＢＬの電位の変動により、ノードＦＧに保持された電位を読み出すことができる。
【０１０６】
以上に示した半導体装置の駆動方法では、ソース線ＳＬについて電位の上昇を伴うプリチャージの必要がない。また、ビット線ＢＬについてプリチャージ電位以上に電位を上昇させる必要がない。そのため、電位の上昇を伴う読み出しの駆動方法と比較して、短時間に読み出し動作を行うことができる。また、短時間でもデータ”１”とデータ”０”を正確に読み出すことができる。
【０１０７】
最後に、全ての容量線Ｃを電源電位ＶＤＤとし、ビット線ＢＬを再びＶＰＲＥ１にプリチャージする。
【０１０８】
トランジスタ１６０にｐチャネル型トランジスタを用いると、図４のタイミングチャートに示す駆動方法のように、非選択行の容量線Ｃを正電位とすることでメモリセルをオフ状態とすることが可能である。したがって、メモリセルにおいて低電位を生成する回路を設ける必要がなくなるため、消費電力を削減し、且つ半導体装置を小型化することができる。
【０１０９】
なお、図４は図２（Ｂ）に示す半導体装置の駆動方法の一例であるため、ソース線ＳＬがメモリセル間で共通化されたものとしているが、本発明の一態様はこれに限られない。各メモリセルまたは各列にソース線ＳＬを有する構成としてもよい。これにより、各メモリセルまたは各列に異なるソース線ＳＬの電位を供給することができる。そのため、たとえば非選択とするメモリセルのソース線ＳＬに、ＶＰＲＥ１を供給してビット線ＢＬと同じ電位とすることができる。
【０１１０】
次に、図５のタイミングチャートについて説明する。図４のタイミングチャートと図５のタイミングチャートの相違点は、図４において、ビット線ＢＬ（ＢＬ１〜ＢＬｎ）をスタンバイ期間、非選択の書き込み期間、および非選択の読み出し期間においてＶＰＲＥ１にプリチャージしているのに対して、図５ではビット線ＢＬをスタンバイ期間、非選択の書き込み期間、および非選択の読み出し期間において接地電位ＧＮＤとしている点である。図５のように選択の読み出し期間以外において、ビット線ＢＬを接地電位ＧＮＤとすることで、消費電力を低減することができる。
【０１１１】
次に、図６のタイミングチャートについて説明する。図４のタイミングチャートと、図６のタイミングチャートの相違点は、図４において、容量線Ｃ（Ｃ１〜Ｃｍ）をスタンバイ期間において電源電位ＶＤＤとしているのに対して、図６において、容量線Ｃをスタンバイ期間において接地電位ＧＮＤとしている点である。スタンバイ期間において、容量線Ｃを接地電位ＧＮＤとすることで、消費電力を低減することができる。
【０１１２】
次に、図７のタイミングチャートについて説明する。図４のタイミングチャートと、図７のタイミングチャートの相違点は、図４において、容量線Ｃをスタンバイ期間において電源電位ＶＤＤとしているのに対して、図７において、容量線Ｃをスタンバイ期間において接地電位ＧＮＤとしている点である。さらに、図４において、ビット線ＢＬをスタンバイ期間、非選択の書き込み期間、および非選択の読み出し期間においてＶＰＲＥ１にプリチャージしているのに対して、図７ではビット線ＢＬをスタンバイ期間、非選択の書き込み期間、および非選択の読み出し期間において接地電位ＧＮＤとしている点である。スタンバイ期間において、容量線Ｃを接地電位ＧＮＤとし、選択の読み出し期間以外において、ビット線ＢＬを接地電位ＧＮＤとすることで、消費電力を低減することができる。
【０１１３】
次に、図８のタイミングチャートについて説明する。図８は、トランジスタ１６０がｎチャネル型トランジスタの場合のスタンバイ、書き込み、保持および読み出し動作の一例である。
【０１１４】
図４のタイミングチャートと、図８のタイミングチャートの相違点は、図４において、容量線Ｃを非選択の書き込み期間、および非選択の読み出し期間において電源電位ＶＤＤとしているのに対して、図８において、容量線Ｃを非選択の書き込み期間、および非選択の読み出し期間においてＶＬとしている点である。ＶＬは、接地電位ＧＮＤから電源電位ＶＤＤ分低い電位である。また、図４において、データ”１”が書き込まれたメモリセルの選択の読み出し期間において、ビット線ＢＬの電位がＶＰＲＥ１に保持され、データ”０”が書き込まれたメモリセルの選択の読み出し期間において、ビット線ＢＬの電位がＶＰＲＥ１から低下しているのに対して、図８において、データ”１”が書き込まれたメモリセルの選択の読み出し期間において、ビット線ＢＬの電位がＶＰＲＥ１から低下し、データ”０”が書き込まれたメモリセルの選択の読み出し期間において、ビット線ＢＬの電位がＶＰＲＥ１に保持されている点である。
【０１１５】
また、図８のタイミングチャートに示す駆動方法では、トランジスタ１６０にｎチャネル型トランジスタを用いているため、トランジスタ１６０の動作速度を高めることができ、高速での読み出しが可能である。
【０１１６】
次に、図９のタイミングチャートについて説明する。図８のタイミングチャートと図９のタイミングチャートの相違点は、図８において、ビット線ＢＬをスタンバイ期間、非選択の書き込み期間、および非選択の読み出し期間においてＶＰＲＥ１にプリチャージしているのに対して、図９ではビット線をスタンバイ期間、非選択の書き込み期間、および非選択の読み出し期間において接地電位ＧＮＤとしている点である。図９のように選択の読み出し期間以外において、ビット線を接地電位ＧＮＤとすることで、消費電力を低減することができる。
【０１１７】
次に、図１０のタイミングチャートについて説明する。図８のタイミングチャートと、図１０のタイミングチャートの相違点は、図８において、容量線Ｃをスタンバイ期間において接地電位ＧＮＤとしているのに対して、図１０において、容量線Ｃをスタンバイ期間において低電位ＶＬとしている点である。
【０１１８】
次に、図１１のタイミングチャートについて説明する。図８のタイミングチャートと、図１１のタイミングチャートの相違点は、図８において、容量線Ｃをスタンバイ期間において電源電位ＧＮＤとしているのに対して、図１１において、容量線Ｃをスタンバイ期間において低電位ＶＬとしている点である。さらに、図８において、ビット線ＢＬをスタンバイ期間、非選択の書き込み期間、および非選択の読み出し期間においてＶＰＲＥ１にプリチャージしているのに対して、図１１ではビット線ＢＬをスタンバイ期間、非選択の書き込み期間、および非選択の読み出し期間において接地電位ＧＮＤとしている点である。スタンバイ期間において、容量線Ｃを低電位ＶＬとし、選択の読み出し期間以外において、ビット線ＢＬを接地電位ＧＮＤとすることで、消費電力を低減することができる。
【０１１９】
図４乃至図１１のタイミングチャートに示した半導体装置の駆動方法を用いることで、ソース線ＳＬおよびビット線ＢＬの電位の上昇を伴う読み出しの駆動方法と比較して、短時間に読み出し動作を行うことができる。また、短時間でもデータ”１”とデータ”０”を正確に読み出すことができる。
【０１２０】
なお、開示する発明の半導体装置に関する動作方法、動作電圧などについては、上述の構成に限定されず、半導体装置の動作が実現される態様において適宜変更することが可能である。
【０１２１】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１２２】
（実施の形態２）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について図１２乃至図３０を参照して説明する。
【０１２３】
〈半導体装置の断面構成および平面構成〉
図１２は、半導体装置の構成の一例である。図１２（Ａ）には、半導体装置の断面を、図１２（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図１２（Ａ）は、図１２（Ｂ）のＡ１−Ａ２およびＢ１−Ｂ２における断面に相当する。図１２（Ａ）および図１２（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有する。ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長期間の電位保持を可能とする。図１２に示す半導体装置は、メモリセルとして用いることができる。
【０１２４】
なお、開示する発明の技術的な本質は、データを保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０１２５】
図１２におけるトランジスタ１６０は、半導体基板５００上の半導体層中に設けられたチャネル形成領域１３４と、チャネル形成領域１３４を挟むように設けられた不純物領域１３２（ソース領域およびドレイン領域とも記す）と、チャネル形成領域１３４上に設けられたゲート絶縁層１２２ａと、ゲート絶縁層１２２ａ上にチャネル形成領域１３４と重畳するように設けられたゲート電極１２８ａと、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの電気的な接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
【０１２６】
また、半導体基板５００上の半導体層中に設けられた不純物領域１２６には、導電層１２８ｂが電気的に接続されている。ここで、導電層１２８ｂは、トランジスタ１６０のソース電極やドレイン電極としても機能する。また、不純物領域１３２と不純物領域１２６との間には、不純物領域１３０が設けられている。また、トランジスタ１６０を覆うように絶縁層１３６、絶縁層１３８、および絶縁層１４０が設けられている。なお、高集積化を実現するためには、図１２に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１２８ａの側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１３２を設けても良い。
【０１２７】
図１２におけるトランジスタ１６２は、絶縁層１４０などの上に設けられた酸化物半導体層１４４と、酸化物半導体層１４４と電気的に接続されているソース電極（またはドレイン電極）１４２ａ、およびドレイン電極（またはソース電極）１４２ｂと、酸化物半導体層１４４、ソース電極１４２ａおよびドレイン電極１４２ｂを覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１４８ａと、を有する。
【０１２８】
ここで、酸化物半導体層１４４に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎおよびＺｎを含むことが好ましい。また、それらに加えて、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）およびアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。
【０１２９】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を有してもよい。
【０１３０】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｚｎ−Ｏ系酸化物、Ｚｎ−Ｍｇ−Ｏ系酸化物、Ｓｎ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｇａ−Ｏ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ−Ｏ系酸化物を用いることができる。
【０１３１】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物とは、Ｉｎ、ＧａおよびＺｎを主成分として有する酸化物という意味であり、Ｉｎ、ＧａおよびＺｎの比率は問わない。
【０１３２】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０）で表記される材料を用いてもよい。
【０１３３】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１またはＩｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比のＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物やその組成の近傍の酸化物を用いることができる。または、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３またはＩｎ：Ｓｎ：Ｚｎ＝２：１：５の原子数比のＩｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１３４】
しかし、これらに限られず、必要とする半導体特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【０１３５】
例えば、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物を用いたトランジスタでは比較的容易に高い電界効果移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物は、バルク内欠陥密度を低減することにより電界効果移動度を上げることができる。
【０１３６】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
【０１３７】
酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
【０１３８】
好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
【０１３９】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【０１４０】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【０１４１】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【０１４２】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に熱処理などの結晶化処理を行うことにより形成される。
【０１４３】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【０１４４】
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
【０１４５】
また、ＣＡＡＣ−ＯＳのように結晶部を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【０１４６】
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の数式（１）にて定義される。
【０１４７】
【数１】
【０１４８】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ ＦｏｒｃｅＭｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【０１４９】
このようなＣＡＡＣ−ＯＳ膜の例として、膜状に形成され、膜表面またはＣＡＡＣが形成される基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる酸化物を挙げることもできる。
【０１５０】
ＣＡＡＣ−ＯＳ膜に含まれる結晶構造の一例ついて図１８乃至図２１を用いて詳細に説明する。なお、特に断りがない限り、図１８乃至図２１は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１８において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【０１５１】
図１８（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１８（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１８（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１８（Ａ）に示す小グループは電荷が０である。
【０１５２】
図１８（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１８（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１８（Ｂ）に示す構造をとりうる。図１８（Ｂ）に示す小グループは電荷が０である。
【０１５３】
図１８（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１８（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１８（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１８（Ｃ）に示す小グループは電荷が０である。
【０１５４】
図１８（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１８（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１８（Ｄ）に示す小グループは電荷が＋１となる。
【０１５５】
図１８（Ｅ）に、２個のＺｎを含む小グループを示す。図１８（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１８（Ｅ）に示す小グループは電荷が−１となる。
【０１５６】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０１５７】
ここで、これらの小グループ同士が結合する規則について説明する。図１８（Ａ）に示す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。図１８（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図１８（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向に３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。その理由を以下に示す。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０１５８】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０１５９】
図１９（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図１９（Ｂ）に、３つのグループで構成されるユニットを示す。なお、図１９（Ｃ）は、図１９（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０１６０】
図１９（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１９（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１９（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０１６１】
図１９（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１６２】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１８（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０１６３】
具体的には、図１９（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０１６４】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｚｎ−Ｏ系酸化物、Ｚｎ−Ｍｇ−Ｏ系酸化物、Ｓｎ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｍｇ−Ｏ系酸化物や、Ｉｎ−Ｇａ−Ｏ系酸化物、一元系金属の酸化物であるＩｎ−Ｏ系酸化物、Ｓｎ−Ｏ系酸化物、Ｚｎ−Ｏ系酸化物などを用いた場合も同様である。
【０１６５】
例えば、図２０（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
【０１６６】
図２０（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１６７】
図２０（Ｂ）に３つの中グループで構成される大グループを示す。なお、図２０（Ｃ）は、図２０（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０１６８】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０１６９】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図２０（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なるグループを組み合わせた大グループも取りうる。
【０１７０】
具体的には、図２０（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ−Ｏ系の層構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表すことができる。
【０１７１】
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図２１（Ａ）に示す結晶構造を取りうる。なお、図２１（Ａ）に示す結晶構造において、図１８（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０１７２】
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図２１（Ｂ）に示す結晶構造を取りうる。なお、図２１（Ｂ）に示す結晶構造において、図１８（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０１７３】
また、酸化物半導体層の水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下であることが好ましく、５×１０１８ａｔｏｍｓ／ｃｍ３以下であることがより好ましい。
【０１７４】
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体を用いたトランジスタの場合、例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、好ましくは１０ｚＡ以下、より好ましくは１ｚＡ以下、さらに好ましくは１００ｙＡ以下レベルにまで低くすることができる。
【０１７５】
なお、図１２のトランジスタ１６２では、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層１４４を用いているが、島状に加工されていない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層１４４の汚染を防止できる。
【０１７６】
図１２における容量素子１６４は、ドレイン電極１４２ｂ、ゲート絶縁層１４６、および導電層１４８ｂ、とで構成される。すなわち、ドレイン電極１４２ｂは、容量素子１６４の一方の電極として機能し、導電層１４８ｂは、容量素子１６４の他方の電極として機能することになる。このような構成とすることにより、十分な容量を確保することができる。また、酸化物半導体層１４４とゲート絶縁層１４６とを積層させる場合には、ドレイン電極１４２ｂと、導電層１４８ｂとの絶縁性を十分に確保することができる。さらに、容量が不要の場合は、容量素子１６４を設けない構成とすることもできる。
【０１７７】
本実施の形態では、トランジスタ１６２および容量素子１６４が、トランジスタ１６０と少なくとも一部が重畳するように設けられている。このような平面レイアウトを採用することにより、高集積化を図ることができる。例えば、最小加工寸法をＦとして、メモリセルの占める面積を１５Ｆ２〜２５Ｆ２とすることが可能である。
【０１７８】
トランジスタ１６２および容量素子１６４の上には、絶縁層１５０が設けられている。そして、ゲート絶縁層１４６および絶縁層１５０に形成された開口には、配線１５４が設けられている。配線１５４は、メモリセルの一と他のメモリセルとを接続する配線であり、図２の回路図におけるビット線ＢＬに相当する。配線１５４は、ソース電極１４２ａと、導電層１２８ｂとを介して、不純物領域１２６に接続されている。これにより、トランジスタ１６０におけるソース領域またはドレイン領域と、トランジスタ１６２におけるソース電極１４２ａと、をそれぞれ異なる配線に接続する場合と比較して、配線の数を削減することができるため、半導体装置の集積度を向上させることができる。
【０１７９】
また、導電層１２８ｂを設けることにより、不純物領域１２６とソース電極１４２ａの接続する位置と、ソース電極１４２ａと配線１５４との接続する位置を、重畳して設けることができる。このような平面レイアウトを採用することにより、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。
【０１８０】
〈ＳＯＩ基板の作製方法〉
次に、上記半導体装置の作製に用いられるＳＯＩ基板の作製方法の一例について、図１３を参照して説明する。
【０１８１】
まず、ベース基板として半導体基板５００を準備する（図１３（Ａ）参照）。半導体基板５００としては、単結晶シリコン基板、単結晶ゲルマニウム基板などの半導体基板を用いることができる。また、半導体基板として、太陽電池級シリコン（ＳＯＧ−Ｓｉ：Ｓｏｌａｒ Ｇｒａｄｅ Ｓｉｌｉｃｏｎ）基板などを用いても良い。また、多結晶半導体基板を用いても良い。太陽電池級シリコンや、多結晶半導体基板などを用いる場合には、単結晶シリコン基板などを用いる場合と比較して、製造コストを抑制することができる。
【０１８２】
なお、半導体基板５００に変えて、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。また、窒化シリコンと酸化アルミニウムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いてもよい。
【０１８３】
半導体基板５００は、その表面をあらかじめ洗浄しておくことが好ましい。具体的には、半導体基板５００に対して、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）等を用いて洗浄を行うのが好ましい。
【０１８４】
次に、ボンド基板を準備する。ここでは、ボンド基板として単結晶半導体基板５１０を用いる（図１３（Ｂ）参照）。なお、ここでは、ボンド基板として単結晶のものを用いるが、ボンド基板の結晶性を単結晶に限る必要はない。
【０１８５】
単結晶半導体基板５１０としては、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第１４族元素でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いることもできる。市販のシリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）、直径１６インチ（４００ｍｍ）サイズの円形のものが代表的である。なお、単結晶半導体基板５１０の形状は円形に限らず、例えば、矩形等に加工したものであっても良い。また、単結晶半導体基板５１０は、ＣＺ（チョクラルスキー）法やＦＺ（フローティングゾーン）法を用いて作製することができる。
【０１８６】
単結晶半導体基板５１０の表面には酸化膜５１２を形成する（図１３（Ｃ）参照）。なお、汚染物除去の観点から、酸化膜５１２の形成前に、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）、ＦＰＭ（フッ酸、過酸化水素水、純水の混合液）等を用いて単結晶半導体基板５１０の表面を洗浄しておくことが好ましい。希フッ酸とオゾン水を交互に吐出して洗浄してもよい。
【０１８７】
酸化膜５１２は、例えば、酸化シリコン膜、酸化窒化シリコン膜等を単層で、または積層させて形成することができる。上記酸化膜５１２の作製方法としては、熱酸化法、ＣＶＤ法、スパッタリング法などがある。また、ＣＶＤ法を用いて酸化膜５１２を形成する場合、良好な貼り合わせを実現するためには、テトラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）等の有機シランを用いて酸化シリコン膜を形成することが好ましい。
【０１８８】
本実施の形態では、単結晶半導体基板５１０に熱酸化処理を行うことにより酸化膜５１２（ここでは、酸化シリコン膜）を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加して行うことが好ましい。
【０１８９】
例えば、塩素（Ｃｌ）が添加された酸化性雰囲気中で単結晶半導体基板５１０に熱酸化処理を行うことにより、塩素酸化された酸化膜５１２を形成することができる。この場合、酸化膜５１２は、塩素原子を含有する膜となる。このような塩素酸化により、外因性の不純物である重金属（例えば、Ｆｅ、Ｃｒ、Ｎｉ、Ｍｏ等）を捕集して金属の塩化物を形成し、これを外方に除去して単結晶半導体基板５１０の汚染を低減させることができる。
【０１９０】
なお、酸化膜５１２に含有させるハロゲン原子は塩素原子に限られない。酸化膜５１２にはフッ素原子を含有させてもよい。単結晶半導体基板５１０表面をフッ素酸化する方法としては、ＨＦ溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法や、ＮＦ３を酸化性雰囲気に添加して熱酸化処理を行う方法などがある。
【０１９１】
次に、イオンを電界で加速して単結晶半導体基板５１０に照射し、添加することで、単結晶半導体基板５１０の所定の深さに結晶構造が損傷した脆化領域５１４を形成する（図１３（Ｄ）参照）。
【０１９２】
脆化領域５１４が形成される領域の深さは、イオンの運動エネルギー、イオンの質量と電荷、イオンの入射角などによって調節することができる。また、脆化領域５１４は、イオンの平均侵入深さとほぼ同じ深さの領域に形成される。このため、イオンを添加する深さで、単結晶半導体基板５１０から分離される単結晶半導体層の厚さを調節することができる。例えば、単結晶半導体層の厚さが、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上２００ｎｍ以下程度となるように平均侵入深さを調節すれば良い。
【０１９３】
当該イオンの照射処理は、イオンドーピング装置やイオン注入装置を用いて行うことができる。イオンドーピング装置の代表例としては、プロセスガスをプラズマ励起して生成された全てのイオン種を被処理体に照射する非質量分離型の装置がある。当該装置では、プラズマ中のイオン種を質量分離しないで被処理体に照射することになる。これに対して、イオン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種を被処理体に照射する。
【０１９４】
本実施の形態では、イオンドーピング装置を用いて、水素を単結晶半導体基板５１０に添加する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオンについては、Ｈ３＋の比率を高くすると良い。具体的には、Ｈ＋、Ｈ２＋、Ｈ３＋の総量に対してＨ３＋の割合が５０％以上（より好ましくは８０％以上）となるようにする。Ｈ３＋の割合を高めることで、イオン照射の効率を向上させることができる。
【０１９５】
なお、添加するイオンは水素に限定されない。ヘリウムなどのイオンを添加しても良い。また、添加するイオンは一種類に限定されず、複数種類のイオンを添加しても良い。例えば、イオンドーピング装置を用いて水素とヘリウムとを同時に照射する場合には、異なる工程で照射する場合と比較して工程数を低減することができると共に、後の単結晶半導体層の表面荒れを抑えることが可能である。
【０１９６】
なお、イオンドーピング装置を用いて脆化領域５１４を形成する場合には、重金属も同時に添加されるおそれがあるが、ハロゲン原子を含有する酸化膜５１２を介してイオンの照射を行うことによって、これら重金属による単結晶半導体基板５１０の汚染を防ぐことができる。
【０１９７】
次に、半導体基板５００と、単結晶半導体基板５１０とを対向させ、酸化膜５１２を介して密着させる。これにより、半導体基板５００と、単結晶半導体基板５１０とが貼り合わされる（図１３（Ｅ）参照）。なお、単結晶半導体基板５１０と貼り合わせる半導体基板５００の表面に酸化膜または窒化膜を成膜してもよい。
【０１９８】
貼り合わせの際には、半導体基板５００または単結晶半導体基板５１０の一箇所に、０．００１Ｎ／ｃｍ２以上１００Ｎ／ｃｍ２以下、例えば、１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下の圧力を加えることが望ましい。圧力を加えて、貼り合わせ面を接近、密着させると、密着させた部分において半導体基板５００と酸化膜５１２の接合が生じ、当該部分を始点として自発的な接合がほぼ全面におよぶ。この接合には、ファンデルワールス力や水素結合が作用しており、常温で行うことができる。
【０１９９】
なお、単結晶半導体基板５１０と半導体基板５００とを貼り合わせる前には、貼り合わせに係る表面につき、表面処理を行うことが好ましい。表面処理を行うことで、単結晶半導体基板５１０と半導体基板５００との界面での接合強度を向上させることができる。
【０２００】
表面処理としては、ウェット処理、ドライ処理、またはウェット処理とドライ処理の組み合わせ、を用いることができる。また、異なるウェット処理どうしを組み合わせて用いても良いし、異なるドライ処理どうしを組み合わせて用いても良い。
【０２０１】
なお、貼り合わせの後には、接合強度を増加させるための熱処理を行ってもよい。この熱処理の温度は、脆化領域５１４における分離が生じない温度（例えば、室温以上４００℃未満）とする。また、この温度範囲で加熱しながら、半導体基板５００と酸化膜５１２とを接合させてもよい。上記熱処理には、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間熱アニール、Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、マイクロ波加熱装置などを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する発明の一態様がこれに限定して解釈されるものではない。
【０２０２】
次に、熱処理を行うことにより、単結晶半導体基板５１０を脆化領域において分離して、半導体基板５００上に、酸化膜５１２を介して単結晶半導体層５１６を形成する（図１３（Ｆ）参照）。
【０２０３】
なお、上記分離の際の熱処理温度は、できる限り低いものであることが望ましい。分離の際の温度が低いほど、単結晶半導体層５１６の表面荒れを抑制できるためである。具体的には、例えば、上記分離の際の熱処理温度は、３００℃以上６００℃以下とすればよく、４００℃以上５００℃以下とすると、より効果的である。
【０２０４】
なお、単結晶半導体基板５１０を分離した後には、単結晶半導体層５１６に対して、５００℃以上の温度で熱処理を行い、単結晶半導体層５１６中に残存する水素の濃度を低減させてもよい。
【０２０５】
次に、単結晶半導体層５１６の表面にレーザー光を照射することによって、表面の平坦性を向上させ、かつ欠陥を低減させた単結晶半導体層５１８を形成する（図１３（Ｇ）参照）。なお、レーザー光の照射処理に代えて、熱処理を行っても良い。
【０２０６】
なお、本実施の形態においては、単結晶半導体層５１６の分離に係る熱処理の直後に、レーザー光の照射処理を行っているが、本発明の一態様はこれに限定して解釈されない。単結晶半導体層５１６の分離に係る熱処理の後にエッチング処理を施して、単結晶半導体層５１６表面の欠陥が多い領域を除去してから、レーザー光の照射処理を行っても良いし、単結晶半導体層５１６表面の平坦性を向上させてからレーザー光の照射処理を行ってもよい。なお、上記エッチング処理としては、ウェットエッチング、ドライエッチングのいずれを用いてもよい。また、本実施の形態においては、上述のようにレーザー光を照射した後、単結晶半導体層５１６の膜厚を小さくする薄膜化工程を行ってもよい。単結晶半導体層５１６の薄膜化には、ドライエッチングまたはウェットエッチングの一方、または双方を用いればよい。
【０２０７】
以上の工程により、良好な特性の単結晶半導体層５１８を有するＳＯＩ基板を得ることができる（図１３（Ｇ）参照）。
【０２０８】
〈半導体装置の作製方法〉
次に、上記のＳＯＩ基板を用いた半導体装置の作製方法について、図１４乃至図１７を参照して説明する。
【０２０９】
〈下部のトランジスタの作製方法〉
はじめに下部のトランジスタ１６０の作製方法について、図１４および図１５を参照して説明する。なお、図１４および図１５は、図１３に示す方法で作成したＳＯＩ基板の一部であって、図１２（Ａ）に示す下部のトランジスタに相当する断面工程図である。
【０２１０】
まず、単結晶半導体層５１８を島状に加工して、半導体層１２０を形成する（図１４（Ａ）参照）。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素や、ｐ型の導電性を付与する不純物元素を半導体層に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
【０２１１】
次に、半導体層１２０を覆うように絶縁層１２２を形成する（図１４（Ｂ）参照）。絶縁層１２２は、後にゲート絶縁層となるものである。絶縁層１２２は、例えば、半導体層１２０表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、ヘリウム（Ｈｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）などの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層１２２は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層１２２の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。ここでは、プラズマＣＶＤ法を用いて、酸化シリコンを含む絶縁層を単層で形成することとする。
【０２１２】
次に、絶縁層１２２上にマスク１２４を形成し、一導電性を付与する不純物元素を半導体層１２０に添加して、不純物領域１２６を形成する（図１４（Ｃ）参照）。なお、ここでは、不純物元素を添加した後、マスク１２４は除去する。
【０２１３】
次に、絶縁層１２２上にマスクを形成し、絶縁層１２２が不純物領域１２６と重畳する領域の一部を除去することにより、ゲート絶縁層１２２ａを形成する（図１４（Ｄ）参照）。絶縁層１２２の除去方法として、ウェットエッチングまたはドライエッチングなどのエッチング処理を用いることができる。
【０２１４】
次に、ゲート絶縁層１２２ａ上にゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ゲート電極１２８ａおよび導電層１２８ｂを形成する（図１４（Ｅ）参照）。
【０２１５】
ゲート電極１２８ａおよび導電層１２８ｂに用いる導電層としては、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。また、導電層の加工は、レジストマスクを用いたエッチングによって行うことができる。
【０２１６】
次に、ゲート電極１２８ａおよび導電層１２８ｂをマスクとして、一導電型を付与する不純物元素を半導体層に添加して、チャネル形成領域１３４、不純物領域１３２、および不純物領域１３０を形成する（図１５（Ａ）参照）。ここでは、ｐ型トランジスタを形成するために、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加する。ここで、添加される不純物元素の濃度は適宜設定することができる。また、不純物元素を添加した後には、活性化のための熱処理を行う。ここで、不純物領域の濃度は、不純物領域１２６、不純物領域１３２、不純物領域１３０の順に高くなる。
【０２１７】
次に、ゲート絶縁層１２２ａ、ゲート電極１２８ａ、導電層１２８ｂを覆うように、絶縁層１３６、絶縁層１３８および絶縁層１４０を形成する（図１５（Ｂ）参照）。
【０２１８】
絶縁層１３６、絶縁層１３８、絶縁層１４０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１３６、絶縁層１３８、絶縁層１４０に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１３６、絶縁層１３８、絶縁層１４０には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１３６や絶縁層１３８、絶縁層１４０は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。本実施の形態では、絶縁層１３６として酸化窒化シリコン、絶縁層１３８として窒化酸化シリコン、絶縁層１４０として酸化シリコンを用いる場合について説明する。なお、ここでは、絶縁層１３６、絶縁層１３８および絶縁層１４０の積層構造としているが、開示する発明の一態様はこれに限定されない。１層または２層としても良いし、４層以上の積層構造としても良い。
【０２１９】
次に、絶縁層１３８および絶縁層１４０にＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより、絶縁層１３８および絶縁層１４０を平坦化する（図１５（Ｃ）参照）。ここでは、絶縁層１３８が一部露出されるまで、ＣＭＰ処理を行う。絶縁層１３８に窒化酸化シリコンを用い、絶縁層１４０に酸化シリコンを用いた場合、絶縁層１３８はエッチングストッパとして機能する。
【０２２０】
次に、絶縁層１３８および絶縁層１４０にＣＭＰ処理やエッチング処理を行うことにより、ゲート電極１２８ａおよび導電層１２８ｂの上面を露出させる（図１５（Ｄ）参照）。ここでは、ゲート電極１２８ａおよび導電層１２８ｂが一部露出されるまで、エッチング処理を行う。当該エッチング処理は、ドライエッチングを用いることが好適であるが、ウェットエッチングを用いてもよい。ゲート電極１２８ａおよび導電層１２８ｂの一部を露出させる工程において、後に形成されるトランジスタ１６２の特性を向上させるために、絶縁層１３６、絶縁層１３８、絶縁層１４０の表面は可能な限り平坦にしておくことが好ましい。
【０２２１】
以上の工程により、下部のトランジスタ１６０を形成することができる（図１５（Ｄ）参照）。
【０２２２】
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
【０２２３】
〈上部のトランジスタの作製方法〉
次に、上部のトランジスタ１６２の作製方法について、図１６および図１７を参照して説明する。
【０２２４】
ここで、全ての膜において、トランジスタの特性に悪影響を与える水素または水などの不純物が含まれないよう成膜すると好ましい。例えば、半導体基板５００などの表面に付着している不純物も膜に取り込まれてしまう。そのため、各層の成膜前に減圧雰囲気または酸化性雰囲気にて熱処理を行い、半導体基板５００などの表面に付着している不純物を除去しておくことが好ましい。また、成膜室に起因する不純物も問題となるため、あらかじめ除去しておくと好ましい。具体的には、あらかじめ成膜室をベーキングしておき成膜室内部から脱ガスさせておくことが好ましい。また、各層の成膜前には、５分間×１００枚程度のダミー成膜を行っておくと好ましい。ここで、ダミー成膜とは、ダミー基板に対してスパッタリングなどによる成膜を行うことで、ダミー基板及び成膜室内壁に膜を堆積させ、成膜室内の不純物及び成膜室内壁の吸着物を膜中に閉じこめることをいう。ダミー基板は、放出ガスの少ない材料が好ましく、例えば半導体基板５００と同様の材料を用いてもよい。ダミー成膜を行うことで、後に成膜される膜中の不純物濃度を低減することができる。
【０２２５】
また成膜に用いるガスの純度も膜中の不純物濃度に影響するため、なるべく純度の高いガスを用いることが好ましい。スパッタリング法を用いる場合、例えば、純度が９Ｎであるアルゴンガス（露点−１２１℃、水０．１ｐｐｂ、水素０．５ｐｐｂ）および純度が８Ｎの酸素（露点−１１２℃、水１ｐｐｂ、水素１ｐｐｂ）のガスを用いればよい。
【０２２６】
まず、ゲート電極１２８ａ、導電層１２８ｂ、絶縁層１３６、絶縁層１３８、絶縁層１４０などの上に酸化物半導体層を形成し、当該酸化物半導体層を加工して、酸化物半導体層１４４を形成する（図１６（Ａ）参照）。なお、酸化物半導体層を形成する前に、絶縁層１３６、絶縁層１３８、絶縁層１４０の上に、下地として機能する絶縁層を設けても良い。当該絶縁層は、スパッタリング法をはじめとするＰＶＤ法やプラズマＣＶＤ法などのＣＶＤ法などを用いて形成することができる。
【０２２７】
酸化物半導体層はスパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などによって成膜することができる。酸化物半導体層１４４は、好ましくはスパッタリング法により、基板加熱温度を１００℃以上６００℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃以上５００℃以下とし、酸素ガス雰囲気で成膜する。酸化物半導体層１４４の厚さは、１ｎｍ以上４０ｎｍ以下、好ましくは３ｎｍ以上２０ｎｍ以下とする。成膜時の基板加熱温度が高いほど、得られる酸化物半導体層１４４の不純物濃度は低くなる。また、酸化物半導体層１４４中の原子配列が整い、高密度化され、多結晶膜またはＣＡＡＣ−ＯＳ膜が形成されやすくなる。さらに、酸素ガス雰囲気で成膜することでも、希ガスなどの余分な原子が含まれないため、多結晶膜またはＣＡＡＣ−ＯＳ膜が形成されやすくなる。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は３０体積％以上、好ましくは５０体積％以上、さらに好ましくは８０体積％以上とする。なお、酸化物半導体層１４４は薄いほど、トランジスタの短チャネル効果が低減される。ただし、薄くしすぎると界面散乱の影響が強くなり、電界効果移動度の低下が起こることがある。
【０２２８】
酸化物半導体層１４４としてＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いる。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いて酸化物半導体層１４４を成膜することで、多結晶膜またはＣＡＡＣ−ＯＳ膜が形成されやすくなる。
【０２２９】
また、酸化物半導体層１４４としてＩｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。前述の原子数比を有するＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いて酸化物半導体層１４４を成膜することで、多結晶膜またはＣＡＡＣ−ＯＳ膜が形成されやすくなる。
【０２３０】
次に、加熱処理を行う。加熱処理は、減圧雰囲気、不活性雰囲気または酸化性雰囲気で行う。加熱処理により、酸化物半導体層１４４中の不純物濃度を低減することができる。
【０２３１】
加熱処理は、減圧雰囲気または不活性雰囲気で加熱処理を行った後、温度を保持しつつ酸化性雰囲気に切り替えてさらに加熱処理を行うと好ましい。これは、減圧雰囲気または不活性雰囲気にて加熱処理を行うと、酸化物半導体層１４４中の不純物濃度を低減することができるが、同時に酸素欠損も生じてしまうためであり、このとき生じた酸素欠損を、酸化性雰囲気での加熱処理により低減することができる。
【０２３２】
酸化物半導体層１４４は、成膜時の基板加熱に加え、加熱処理を行うことで、膜中の不純物準位を極めて小さくすることが可能となる。その結果、トランジスタの電界効果移動度を後述する理想的な電界効果移動度近くまで高めることが可能となる。
【０２３３】
次に、基板に熱処理を行ってもよい。熱処理を行うことによって、より非晶質領域に対して結晶領域の割合の多い酸化物半導体層とすることができる。熱処理は、例えば２００℃以上基板の歪み点未満で行えばよい。好ましくは、２５０℃以上４５０℃以下とする。雰囲気は限定されないが、酸化性雰囲気、不活性雰囲気または減圧雰囲気（１０Ｐａ以下）で行う。処理時間は３分〜２４時間とする。処理時間を長くするほど非晶質領域に対して結晶領域の割合の多い酸化物半導体層を形成することができるが、２４時間を超える熱処理は生産性の低下を招くため好ましくない。
【０２３４】
酸化性雰囲気とは酸化性ガスを含む雰囲気である。酸化性ガスとは、酸素、オゾンまたは亜酸化窒素などであって、水、水素などが含まれないことが好ましい。例えば、熱処理装置に導入する酸素、オゾン、亜酸化窒素の純度を、８Ｎ（９９．９９９９９９％）以上、好ましくは９Ｎ（９９．９９９９９９９％）以上とする。酸化性雰囲気は、酸化性ガスを不活性ガスと混合して用いてもよい。その場合、酸化性ガスが少なくとも１０ｐｐｍ以上含まれるものとする。
【０２３５】
ここで、不活性雰囲気とは、窒素、希ガス（ヘリウム、ネオン、アルゴン、クリプトン、キセノン）などの不活性ガスを主成分とする雰囲気である。具体的には、酸化性ガスなどの反応性ガスが１０ｐｐｍ未満とする。
【０２３６】
熱処理はＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＲＴＡを用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため、非晶質領域に対して結晶領域の割合の多い酸化物半導体層を形成するための時間を短縮することができる。
【０２３７】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物のターゲットとしては、例えば、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１［原子数比］のターゲットを用いることができる。なお、ターゲットの材料および組成を上述に限定する必要はない。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のターゲットを用いることもできる。
【０２３８】
なお、非晶質であるＩｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物を活性層に用いたトランジスタの電気的特性が報告されており、電界効果移動度３０ｃｍ２／Ｖｓが得られている（Ｅｒｉ Ｆｕｋｕｍｏｔｏ， Ｔｏｓｈｉａｋｉ Ａｒａｉ， Ｎａｒｉｈｉｒｏ Ｍｏｒｏｓａｗａ， Ｋａｚｕｈｉｋｏ Ｔｏｋｕｎａｇａ， Ｙａｓｕｈｉｒｏ Ｔｅｒａｉ， Ｔａｋａｓｈｉｇｅ Ｆｕｊｉｍｏｒｉ ａｎｄ Ｔａｔｓｕｙａ Ｓａｓａｏｋａ、 「Ｈｉｇｈ Ｍｏｂｉｌｉｔｙ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＴＦＴ ｆｏｒ Ｃｉｒｃｕｉｔ Ｉｎｔｅｇｒａｔｉｏｎ−Ｏｆ ＡＭ−ＯＬＥＤ」、 ＩＤＷ’１０ ｐ６３１−ｐ６３４）。
【０２３９】
また、酸化物半導体層は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いた薄膜とすることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎ、またはＧａおよびＣｏなどを用いることができる。
【０２４０】
次に、酸化物半導体層１４４などの上に、ソース電極およびドレイン電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ソース電極１４２ａ、ドレイン電極１４２ｂを形成する（図１６（Ｂ）参照）。
【０２４１】
導電層は、ＰＶＤ法や、ＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【０２４２】
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極１４２ａおよびドレイン電極１４２ｂへの加工が容易であるというメリットがある。
【０２４３】
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウムスズ（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム亜鉛（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
【０２４４】
導電層のエッチングは、形成されるソース電極１４２ａおよびドレイン電極１４２ｂの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソース電極１４２ａ、ドレイン電極１４２ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層１４６の被覆性を向上し、段切れを防止することができる。
【０２４５】
上部のトランジスタのチャネル長（Ｌ）は、ソース電極１４２ａ、およびドレイン電極１４２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
【０２４６】
次に、ソース電極１４２ａ、ドレイン電極１４２ｂを覆い、かつ、酸化物半導体層１４４の一部と接するように、ゲート絶縁層１４６を形成する（図１６（Ｃ）参照）。
【０２４７】
ゲート絶縁層１４６は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリウム、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０２４８】
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
【０２４９】
次に、ゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ゲート電極１４８ａおよび導電層１４８ｂを形成する（図１６（Ｄ）参照）。
【０２５０】
ゲート電極１４８ａおよび導電層１４８ｂは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。なお、ゲート電極１４８ａおよび導電層１４８ｂは、単層構造としても良いし、積層構造としても良い。
【０２５１】
次に、ゲート絶縁層１４６、ゲート電極１４８ａ、および導電層１４８ｂ上に、絶縁層１５０を形成する（図１７（Ａ）参照）。絶縁層１５０は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層１５０には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層１５０の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁層１５０の単層構造としているが、開示する発明の一態様はこれに限定されず、２層以上の積層構造としても良い。
【０２５２】
次に、ゲート絶縁層１４６、絶縁層１５０に、ソース電極１４２ａにまで達する開口を形成する。その後、絶縁層１５０上にソース電極１４２ａと接する配線１５４を形成する（図１７（Ｂ）参照）。なお、当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。
【０２５３】
配線１５４は、ＰＶＤ法や、ＣＶＤ法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【０２５４】
より具体的には、例えば、絶縁層１５０の開口を含む領域にＰＶＤ法によりチタン膜を薄く（５ｎｍ程度）形成した後に、開口に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではソース電極１４２ａ）との接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０２５５】
絶縁層１５０に形成する開口は、導電層１２８ｂと重畳する領域に形成することが望ましい。このような領域に開口を形成することで、コンタクト領域に起因する素子面積の増大を抑制することができる。
【０２５６】
ここで、導電層１２８ｂを用いずに、不純物領域１２６とソース電極１４２ａとの接続と、ソース電極１４２ａと配線１５４との接続とを重畳させる場合について説明する。この場合、不純物領域１２６上に形成された絶縁層１３６、絶縁層１３８および絶縁層１４０に開口（下部のコンタクトと呼ぶ）を形成し、下部のコンタクトにソース電極１４２ａを形成した後、ゲート絶縁層１４６および絶縁層１５０において、下部のコンタクトと重畳する領域に開口（上部のコンタクトと呼ぶ）を形成し、配線１５４を形成することになる。下部のコンタクトと重畳する領域に上部のコンタクトを形成する際に、エッチングにより下部のコンタクトに形成されたソース電極１４２ａが断線してしまうおそれがある。これを避けるために、下部のコンタクトと上部のコンタクトが重畳しないように形成することにより、素子面積が増大するという問題がおこる。
【０２５７】
本実施の形態に示すように、導電層１２８ｂを用いることにより、ソース電極１４２ａを断線させることなく、上部のコンタクトの形成が可能となる。これにより、下部のコンタクトと上部のコンタクトを重畳させて設けることができるため、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。
【０２５８】
次に、配線１５４を覆うように絶縁層１５６を形成する（図１７（Ｃ）参照）。
【０２５９】
以上により、酸化物半導体層１４４を用いたトランジスタ１６２、および容量素子１６４が完成する（図１７（Ｃ）参照）。
【０２６０】
上記の酸化物半導体層１４４を用いることで、オフ電流が十分に低く、かつ信頼性の高いトランジスタを得ることができる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
【０２６１】
また、本実施の形態において示す半導体装置では、配線を共通化することも可能であり、集積度が高められた半導体装置を実現することができる。
【０２６２】
図１２に示すトランジスタでは、上述の酸化物半導体層を用いているため、電界効果移動度が高く、かつ信頼性の高いトランジスタを得ることができる。
【０２６３】
ここで、本発明の一態様に用いられる、酸化物半導体を用いたトランジスタの電界効果移動度を計算した結果について説明する。
【０２６４】
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の電界効果移動度よりも低くなる。電界効果移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０２６５】
半導体本来の電界効果移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、下記の数式（２）と表現できる。
【０２６６】
【数２】
【０２６７】
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、下記の数式（３）と表される。
【０２６８】
【数３】
【０２６９】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域におけるドレイン電流Ｉｄは、下記の数式（４）で表される。
【０２７０】
【数４】
【０２７１】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。上式の両辺をＶｇで割り、更に両辺の対数を取ると、下記の数式（５）となる。
【０２７２】
【数５】
【０２７３】
数式（５）の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ−Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０２７４】
このようにして求めた欠陥密度等をもとに数４および数５よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物半導体膜を用いたトランジスタで測定される電界効果移動度は３０ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体とゲート絶縁膜との界面の欠陥が無い酸化物半導体膜を用いたトランジスタの電界効果移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０２７５】
ただし、半導体内部に欠陥がなくても、半導体とゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における電界効果移動度μ１は、下記の数式（６）で表される。
【０２７６】
【数６】
【０２７７】
ここで、Ｄはゲート方向の電界、Ｂ、ｌは定数である。Ｂおよびｌは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、ｌ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数式（６）の第２項が増加するため、電界効果移動度μ１は低下することがわかる。
【０２７８】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの電界効果移動度μ２を計算した結果を図２２に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップを２．８ｅＶ、電子親和力を４．７ｅＶ、比誘電率を１５、厚さを１５ｎｍとした。さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５ｅＶ、４．６ｅＶ、４．６ｅＶとした。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０２７９】
図２２で示されるように、ゲート電圧１Ｖ強で電界効果移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱の影響が大きくなり、電界効果移動度が低下する。なお、界面散乱の影響を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
【０２８０】
このような電界効果移動度を有する微細なトランジスタを作製した場合の特性を計算した結果を図２３乃至図２５に示す。なお、計算に用いたトランジスタの断面構造を図２６に示す。図２６に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する半導体領域２１０３ａおよび半導体領域２１０３ｃを有する。半導体領域２１０３ａおよび半導体領域２１０３ｃの抵抗率は２×１０−３Ωｃｍとする。
【０２８１】
図２６（Ａ）に示すトランジスタは、下地絶縁膜２１０１と、下地絶縁膜２１０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁膜２１０２の上に形成される。トランジスタは半導体領域２１０３ａ、半導体領域２１０３ｃと、それらに挟まれ、チャネル形成領域となる真性である半導体領域２１０３ｂと、ゲート２１０５を有する。ゲート２１０５の幅を３３ｎｍとする。
【０２８２】
ゲート２１０５と半導体領域２１０３ｂの間には、ゲート絶縁膜２１０４を有し、また、ゲート２１０５の両側面には側壁絶縁膜２１０６ａおよび側壁絶縁膜２１０６ｂ、ゲート２１０５の上部には、ゲート２１０５と他の配線との短絡を防止するための絶縁膜２１０７を有する。側壁絶縁膜の幅は５ｎｍとする。また、半導体領域２１０３ａおよび半導体領域２１０３ｃに接して、ソース２１０８ａおよびドレイン２１０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
【０２８３】
図２６（Ｂ）に示すトランジスタは、下地絶縁膜２１０１と、酸化アルミニウムよりなる埋め込み絶縁膜２１０２の上に形成され、半導体領域２１０３ａ、半導体領域２１０３ｃと、それらに挟まれた真性の半導体領域２１０３ｂと、幅３３ｎｍのゲート２１０５とゲート絶縁膜２１０４と側壁絶縁膜２１０６ａおよび側壁絶縁膜２１０６ｂと絶縁膜２１０７とソース２１０８ａおよびドレイン２１０８ｂを有する点で図２６（Ａ）に示すトランジスタと同じである。
【０２８４】
図２６（Ａ）に示すトランジスタと図２６（Ｂ）に示すトランジスタの相違点は、側壁絶縁膜２１０６ａおよび側壁絶縁膜２１０６ｂの下の半導体領域の導電型である。図２６（Ａ）に示すトランジスタでは、側壁絶縁膜２１０６ａおよび側壁絶縁膜２１０６ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域２１０３ａおよび半導体領域２１０３ｃであるが、図２６（Ｂ）に示すトランジスタでは、真性の半導体領域２１０３ｂである。すなわち、半導体領域２１０３ｂとゲート２１０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁膜２１０６ａ（側壁絶縁膜２１０６ｂ）の幅と同じである。
【０２８５】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図２３は、図２６（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および電界効果移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、電界効果移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０２８６】
図２３（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２３（Ｂ）は１０ｎｍとしたものであり、図２３（Ｃ）は５ｎｍとしたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、電界効果移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０２８７】
図２４は、図２６（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および電界効果移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、電界効果移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２４（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２４（Ｂ）は１０ｎｍとしたものであり、図２４（Ｃ）は５ｎｍとしたものである。
【０２８８】
また、図２５は、図２６（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および電界効果移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、電界効果移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２５（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２５（Ｂ）は１０ｎｍとしたものであり、図２５（Ｃ）は５ｎｍとしたものである。
【０２８９】
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、電界効果移動度μのピーク値やオン電流には目立った変化が無い。
【０２９０】
なお、電界効果移動度μのピークは、図２３では８０ｃｍ２／Ｖｓ程度であるが、図２４では６０ｃｍ２／Ｖｓ程度、図２５では４０ｃｍ２／Ｖｓと、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０２９１】
次に、本発明の一態様に用いられる、酸化物半導体を用いたトランジスタの電界効果移動度を測定した結果について説明する。
【０２９２】
Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体層をチャネル形成領域として有するトランジスタは、該酸化物半導体層を成膜する際に基板を加熱して成膜すること、または酸化物半導体層を形成した後に熱処理を行うことで良好な特性を得ることができる。
【０２９３】
Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体層の形成後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。
【０２９４】
例えば、図２７（Ａ）および（Ｂ）は、図２６のトランジスタにおいて、酸化物半導体層がＩｎ、ＳｎおよびＺｎを含む酸化物半導体膜を用いたトランジスタの特性である。なお、測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍであり、厚さ１００ｎｍのゲート絶縁膜を用いている。なお、Ｖｄは１０Ｖとした。
【０２９５】
図２７（Ａ）は基板を２００℃に加熱してＩｎ、ＳｎおよびＺｎを含む酸化物半導体層を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃが得られている。
【０２９６】
電界効果移動度は、Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体層を形成した後に熱処理をすることによって、さらに高めることができる。図２７（Ｂ）は、Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体層を２００℃でスパッタリング法により形成した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃが得られている。
【０２９７】
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体層中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体層から水素や水酸基若しくは水分などを放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
【０２９８】
Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分などを放出させ、その熱処理と同時にまたはその後の熱処理により酸化物半導体を結晶化させてもよい。このような結晶化若しくは再結晶化の処理により結晶性のよい非単結晶酸化物半導体を得ることができる。
【０２９９】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体層に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体層に注入する方法を適用しても良い。
【０３００】
酸化物半導体層中および酸化物半導体層と積層される膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体層中に酸素を過剰に含ませることで、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０２０ａｔｏｍｓ／ｃｍ３以下とすれば、結晶に歪み等を与えることなく酸化物半導体層中に含ませることができる。
【０３０１】
また、熱処理によって酸化物半導体層に結晶領域が含まれるようにすることで、より安定な酸化物半導体層を得ることができる。例えば、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体層は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体層を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
【０３０２】
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い−Ｏｕｔ−Ｏｆ−Ｐｌａｎｅ法で測定した。
【０３０３】
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。
【０３０４】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
【０３０５】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
【０３０６】
次に、試料Ａと同様の方法で作製した試料に対し熱処理を６５０℃の温度で行った。熱処理は、はじめに窒素雰囲気で１時間の熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の熱処理を行った。このようにして作製した試料を試料Ｂとした。
【０３０７】
図２８に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
【０３０８】
このように、Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体膜は成膜時に意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
【０３０９】
この基板加熱や熱処理は、酸化物半導体層にとって悪性の不純物である水素や水酸基を酸化物半導体層に含ませないようにすること、または酸化物半導体層から除去する作用がある。すなわち、酸化物半導体層中でドナー不純物となる水素、水酸基、水分などを除去することで高純度化を図ることができ、高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
【０３１０】
具体的には、図２９に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。これらのオフ電流値は、シリコンを半導体膜として用いたトランジスタに比べて、極めて低いものであることは明らかである。
【０３１１】
もっとも、酸化物半導体層の成膜時に水素、水酸基、水分などが膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素、水酸基、水分などの不純物が含まれていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体膜は熱処理によって膜中の水分を除去することができるが、Ｉｎ、ＧａおよびＺｎを含む酸化物半導体膜と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【０３１２】
図３０（Ａ）に基板温度としきい値電圧の関係を、図３０（Ｂ）に基板温度と電界効果移動度の関係を示す。
【０３１３】
図３０（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
【０３１４】
また、図３０（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０３１５】
上記のようなＩｎ、ＳｎおよびＺｎを含む酸化物半導体膜にチャネル形成領域を有するトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、シリコンで作られる集積回路の中に酸化物半導体膜を用いたトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
【０３１６】
本実施の形態は他の実施の形態と適宜組み合わせて用いることができる。
【０３１７】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０３１８】
（実施の形態３）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図３１を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラなどのカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
【０３１９】
図３１（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、データの書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
【０３２０】
図３１（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。そのため、データの書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
【０３２１】
図３１（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、データの書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
【０３２２】
図３１（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図３１（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、データの書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
【０３２３】
図３１（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、データの書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
【０３２４】
図３１（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、データの書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
【０３２５】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
【符号の説明】
【０３２６】
１２０ 半導体層
１２２ 絶縁層
１２２ａ ゲート絶縁層
１２４ マスク
１２６ 不純物領域
１２８ａ ゲート電極
１２８ｂ 導電層
１３０ 不純物領域
１３２ 不純物領域
１３４ チャネル形成領域
１３６ 絶縁層
１３８ 絶縁層
１４０ 絶縁層
１４２ａ ソース電極
１４２ｂ ドレイン電極
１４４ 酸化物半導体層
１４６ ゲート絶縁層
１４８ａ ゲート電極
１４８ｂ 導電層
１５０ 絶縁層
１５４ 配線
１５６ 絶縁層
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
１７０ メモリセル
１８０ 昇圧回路
１８２ 駆動回路
１８４ 駆動回路
１８６ 駆動回路
１９０ 駆動回路
１９２ 駆動回路
１９４ 駆動回路
５００ 半導体基板
５１０ 単結晶半導体基板
５１２ 酸化膜
５１４ 脆化領域
５１６ 単結晶半導体層
５１８ 単結晶半導体層
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
２１０１ 下地絶縁膜
２１０２ 絶縁膜
２１０３ａ 半導体領域
２１０３ｂ 半導体領域
２１０３ｃ 半導体領域
２１０４ ゲート絶縁膜
２１０５ ゲート
２１０６ａ 側壁絶縁膜
２１０６ｂ 側壁絶縁膜
２１０７ 絶縁膜
２１０８ａ ソース
２１０８ｂ ドレイン
【特許請求の範囲】
【請求項１】
ビット線に第１のトランジスタのソース電極が電気的に接続され、ソース線に前記第１のトランジスタのドレイン電極が電気的に接続され、前記第１のトランジスタのゲート電極と、第２のトランジスタのドレイン電極と、容量素子の一方の電極が電気的に接続され、電位が保持されるノードが構成されるメモリセルを有する半導体装置の駆動方法であって、
データ読み出し期間において、
前記ソース線を接地電位とし、
前記ビット線をプリチャージ電位供給配線と接続し、前記ビット線をプリチャージ電位とした後、
前記ビット線と前記プリチャージ電位供給配線を接続解除することで、前記ビット線の電位が前記ノードに保持された電位に応じて変動させ、
前記変動を読み取ることにより、前記ノードに保持された電位を読み出す、半導体装置の駆動方法。
【請求項２】
複数の信号線と、複数のビット線と、複数のソース線と、複数の容量線と、複数のメモリセルを含むメモリセルアレイと、を有し、
前記メモリセルの各々において、
前記複数のビット線の一に第１のトランジスタのソース電極が電気的に接続され、前記複数のソース線の一に前記第１のトランジスタのドレイン電極が電気的に接続され、前記第１のトランジスタのゲート電極と、第２のトランジスタのドレイン電極と、容量素子の一方の電極が電気的に接続され、前記容量素子の他方の電極が前記複数の容量線の一に電気的に接続され、第２のトランジスタのソース電極と複数の信号線の一に電気的に接続され、
前記第１のトランジスタのゲート電極と、前記第２のトランジスタのドレイン電極と、前記容量素子の一方の電極との間に、前記複数の信号線の一から与えられた電位が保持されるノードが構成される半導体装置の駆動方法であって、
データ読み出し期間において、
前記複数のメモリセルの一に接続する前記複数の容量線の一を接地電位としてメモリセルを選択し、
選択のメモリセルに接続する前記複数のソース線の一を接地電位とし、
選択のメモリセルに接続する前記複数のビット線の一をプリチャージ電位供給配線と電気的に接続し、前記複数のビット線の一をプリチャージ電位とした後、
前記複数のビット線の一と前記プリチャージ電位供給配線の接続を解除することで、前記複数のビット線の一の電位を前記ノードに保持された電位に応じて変動させ、
前記変動を読み取ることにより、前記選択のメモリセルの前記ノードに保持された電位を読み出す、半導体装置の駆動方法。
【請求項３】
複数のビット線と、少なくとも１本のソース線と、複数の容量線と、複数のメモリセルを含むメモリセルアレイと、を有し、
前記メモリセルの各々において、
前記複数のビット線の一に第１のトランジスタのソース電極が電気的に接続され、前記ソース線に前記第１のトランジスタのドレイン電極が電気的に接続され、前記第１のトランジスタのゲート電極と、第２のトランジスタのドレイン電極と、容量素子の一方の電極が電気的に接続され、前記容量素子の他方の電極が前記複数の容量線の一に電気的に接続され、
前記第１のトランジスタのゲート電極と、前記第２のトランジスタのドレイン電極と、前記容量素子の一方の電極との間に、前記複数のビット線の一から与えられた電位が保持されるノードが構成される半導体装置の駆動方法であって、
データ読み出し期間において、
前記複数のメモリセルの一に接続する前記複数の容量線の一を接地電位としてメモリセルを選択し、
前記ソース線を接地電位とし、
選択のメモリセルに接続する前記複数のビット線の一をプリチャージ電位供給配線と電気的に接続し、前記複数のビット線の一をプリチャージ電位とした後、
前記複数のビット線の一と前記プリチャージ電位供給配線の接続を解除することで、前記複数のビット線の一の電位を前記ノードに保持された電位に応じて変動させ、
前記変動を読み取ることにより、前記選択のメモリセルの前記ノードに保持された電位を読み出す、半導体装置の駆動方法。
【請求項４】
前記データ読み出し期間において、
非選択とするメモリセルの一の前記ソース線を前記プリチャージ電位供給配線と接続する、請求項２または請求項３に記載の半導体装置の駆動方法。
【請求項５】
前記第１のトランジスタはｐチャネル型トランジスタである、請求項１乃至請求項３のいずれか一に記載の半導体装置の駆動方法。
【請求項６】
前記第１のトランジスタはｎチャネル型トランジスタである、請求項１乃至請求項３のいずれか一に記載の半導体装置の駆動方法。
【請求項７】
前記第２のトランジスタのチャネル形成領域は、酸化物半導体を含む請求項１乃至請求項６のいずれか一に記載の半導体装置の駆動方法。
【請求項１】
ビット線に第１のトランジスタのソース電極が電気的に接続され、ソース線に前記第１のトランジスタのドレイン電極が電気的に接続され、前記第１のトランジスタのゲート電極と、第２のトランジスタのドレイン電極と、容量素子の一方の電極が電気的に接続され、電位が保持されるノードが構成されるメモリセルを有する半導体装置の駆動方法であって、
データ読み出し期間において、
前記ソース線を接地電位とし、
前記ビット線をプリチャージ電位供給配線と接続し、前記ビット線をプリチャージ電位とした後、
前記ビット線と前記プリチャージ電位供給配線を接続解除することで、前記ビット線の電位が前記ノードに保持された電位に応じて変動させ、
前記変動を読み取ることにより、前記ノードに保持された電位を読み出す、半導体装置の駆動方法。
【請求項２】
複数の信号線と、複数のビット線と、複数のソース線と、複数の容量線と、複数のメモリセルを含むメモリセルアレイと、を有し、
前記メモリセルの各々において、
前記複数のビット線の一に第１のトランジスタのソース電極が電気的に接続され、前記複数のソース線の一に前記第１のトランジスタのドレイン電極が電気的に接続され、前記第１のトランジスタのゲート電極と、第２のトランジスタのドレイン電極と、容量素子の一方の電極が電気的に接続され、前記容量素子の他方の電極が前記複数の容量線の一に電気的に接続され、第２のトランジスタのソース電極と複数の信号線の一に電気的に接続され、
前記第１のトランジスタのゲート電極と、前記第２のトランジスタのドレイン電極と、前記容量素子の一方の電極との間に、前記複数の信号線の一から与えられた電位が保持されるノードが構成される半導体装置の駆動方法であって、
データ読み出し期間において、
前記複数のメモリセルの一に接続する前記複数の容量線の一を接地電位としてメモリセルを選択し、
選択のメモリセルに接続する前記複数のソース線の一を接地電位とし、
選択のメモリセルに接続する前記複数のビット線の一をプリチャージ電位供給配線と電気的に接続し、前記複数のビット線の一をプリチャージ電位とした後、
前記複数のビット線の一と前記プリチャージ電位供給配線の接続を解除することで、前記複数のビット線の一の電位を前記ノードに保持された電位に応じて変動させ、
前記変動を読み取ることにより、前記選択のメモリセルの前記ノードに保持された電位を読み出す、半導体装置の駆動方法。
【請求項３】
複数のビット線と、少なくとも１本のソース線と、複数の容量線と、複数のメモリセルを含むメモリセルアレイと、を有し、
前記メモリセルの各々において、
前記複数のビット線の一に第１のトランジスタのソース電極が電気的に接続され、前記ソース線に前記第１のトランジスタのドレイン電極が電気的に接続され、前記第１のトランジスタのゲート電極と、第２のトランジスタのドレイン電極と、容量素子の一方の電極が電気的に接続され、前記容量素子の他方の電極が前記複数の容量線の一に電気的に接続され、
前記第１のトランジスタのゲート電極と、前記第２のトランジスタのドレイン電極と、前記容量素子の一方の電極との間に、前記複数のビット線の一から与えられた電位が保持されるノードが構成される半導体装置の駆動方法であって、
データ読み出し期間において、
前記複数のメモリセルの一に接続する前記複数の容量線の一を接地電位としてメモリセルを選択し、
前記ソース線を接地電位とし、
選択のメモリセルに接続する前記複数のビット線の一をプリチャージ電位供給配線と電気的に接続し、前記複数のビット線の一をプリチャージ電位とした後、
前記複数のビット線の一と前記プリチャージ電位供給配線の接続を解除することで、前記複数のビット線の一の電位を前記ノードに保持された電位に応じて変動させ、
前記変動を読み取ることにより、前記選択のメモリセルの前記ノードに保持された電位を読み出す、半導体装置の駆動方法。
【請求項４】
前記データ読み出し期間において、
非選択とするメモリセルの一の前記ソース線を前記プリチャージ電位供給配線と接続する、請求項２または請求項３に記載の半導体装置の駆動方法。
【請求項５】
前記第１のトランジスタはｐチャネル型トランジスタである、請求項１乃至請求項３のいずれか一に記載の半導体装置の駆動方法。
【請求項６】
前記第１のトランジスタはｎチャネル型トランジスタである、請求項１乃至請求項３のいずれか一に記載の半導体装置の駆動方法。
【請求項７】
前記第２のトランジスタのチャネル形成領域は、酸化物半導体を含む請求項１乃至請求項６のいずれか一に記載の半導体装置の駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１３−８４３５（Ｐ２０１３−８４３５Ａ）
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願番号】特願２０１２−１１１８２４（Ｐ２０１２−１１１８２４）
【出願日】平成２４年５月１５日（２０１２．５．１５）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願日】平成２４年５月１５日（２０１２．５．１５）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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