【課題】ダミーマットの占有面積を縮小する。
【解決手段】半導体装置は、ビット線３２と、ビット線に接続された複数のメモリセル３１と、ダミービット線５２と、ダミービット線にソース及びドレインの一方が接続された複数のダミーセルトランジスタ５１と、ビット線とダミービット線との間に接続されたセンスアンプ３３とを有し、複数のダミーセルトランジスタの各々のソース及びドレインの他方は、フローティング状態にされるか、又はダミービット線に接続されている。 （もっと読む）

【課題】オープンビット線方式における電源ノイズの影響を低減した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は，列方向に両側に延びる一対のビット線に接続するセンスアンプを列方向に直交する行方向に複数配置したセンスアンプ群が列方向に複数配置され，列方向に隣接するセンスアンプ群それぞれに接続される複数のビット線が互いに平行に配置され，列方向の両端に配置されたセンスアンプ群に接続された一対のビット線のうち列方向の両端側の複数のビット線にそれぞれ平行に配置された複数の未使用ビット線を有し，複数のワード線が行方向に配線され，複数のビット線及び複数の未使用ビット線と複数のワード線との交差位置にメモリセルが配置されたメモリセルアレイと，メモリセルアレイの列方向の一端に配置され，複数のセンスアンプ群に内部電源を内部電源線を介して供給する内部電源回路とを有し，未使用ビット線は内部電源配線に接続されている。 （もっと読む）

【課題】回路規模が小さい階層型ＤＲＡＭを提供すること。
【解決手段】それぞれが複数のメモリセルと、前記メモリセルに接続されたビット線と、前記ビット線をプリチャージするプリチャージ回路とを有し、行方向及び列方向にマトリクス状に配置された複数のサブアレイと、前記列方向に沿って延設され、前記サブアレイの列を選択するための列選択信号線と、前記行方向に沿って延設され、前記サブアレイの行を選択するためのメインワード線と、前記プリチャージ回路に対してプリチャージ信号を供給するプリチャージ信号線と、を備え、前記行方向または前記列方向に並べて配置された少なくとも２つの前記サブアレイが前記プリチャージ信号に応じて同一論理で制御される半導体装置。 （もっと読む）

【課題】ワード線の負荷を増大させることなく、ワード線に生じるノイズを低減する。
【解決手段】少なくとも一のスイッチング素子を有する複数の記憶素子がマトリクス状に配置され、前記記憶素子のそれぞれにはワード線とビット線がそれぞれ接続され、前記ワード線には少数キャリアが実質的に存在しないトランジスタのゲート（またはソース及びドレイン）が接続され、前記少数キャリアが実質的に存在しないトランジスタのソース及びドレイン（またはゲート）の電位が制御されることで前記少数キャリアが実質的に存在しないトランジスタの容量値の制御を行う半導体装置とする。前記少数キャリアが実質的に存在しないトランジスタは、ワイドギャップ半導体により設けられていればよい。 （もっと読む）

【課題】回路全体の面積を増やし、製造コストを押し上げるため、センス増幅器に使用される面積を最小限に抑える技術を提供する。
【解決手段】第１のビットライン（ＢＬ）に接続された出力と第２のビットライン（／ＢＬ）に接続された入力を有する第１のＣＭＯＳインバータと、第２のビットライン（／ＢＬ）に接続された出力と、第１のビットライン（ＢＬ）に接続された入力を有する第２のＣＭＯＳインバータと、第１のビットラインおよび第２のビットラインをそれぞれ第１のグローバルビットラインおよび第２のグローバルビットラインに接続するように配列された一対のパスゲートトランジスタを有し、それぞれのＣＭＯＳインバータはプルアップトランジスタＭ２１、Ｍ２２およびプルダウントランジスタＭ３１、Ｍ３２を備え、パスゲートトランジスタは、プルアップトランジスタ又はプルダウントランジスタによって構成される。 （もっと読む）

【課題】ブリード電流の発生を防止し、プリチャージ動作の電力消費を節減する。
【解決手段】オープンビットライン構造を有する半導体メモリ装置の駆動方法において、第１セルアレイ３００ａに設置されている第１ビットラインにデータ信号を出力するデータ伝送ステップと、第２セルアレイ３００ｂに設置されている第２ビットラインに基準信号を出力する基準信号伝送ステップと、第１ビットライン及び第２ビットラインのうち、電圧の低い方のビットラインの電圧を接地電圧に増幅して維持する補助センシングステップと、第１センスアンプノード及び第２センスアンプノードの電圧を等価化し、フローティングさせるプリチャージステップとを含み、センシングステップ動作を、接地電圧より低いレベルの低電圧、及び電源電圧よりも高いレベルの高電圧を用いて実行し、低電圧が第１ビットライン及び前記第２ビットラインに伝送されないようにクランピングする。 （もっと読む）

【課題】センスアンプからデータ線への信号伝送時の振幅の増大に起因する動作電流の増加を防止し得る半導体装置を提供する。
【解決手段】本発明の半導体装置は、センスアンプ回路３０、データ線ＬＩＯ（Ｔ／Ｂ）、ＭＩＯ（Ｔ／Ｂ）、リードアンプ回路３１、スイッチ回路Ｑ１０、Ｑ１１、スイッチ回路Ｑ１４、Ｑ１５、スイッチ回路Ｑ１８、Ｑ１９、電荷転送トランジスタＱ２０、Ｑ２１、電位設定回路Ｑ１２、Ｑ１３、電位設定回路Ｑ１６、Ｑ１７を備えている。データ線ＬＩＯＴ、ＭＩＯＴは、リードアンプ回路３１の駆動電位である第１の電位より低い第２の電位に制御され、スイッチ回路Ｑ１４〜Ｑ１６のゲート電位は第１の電位に制御され、電荷転送トランジスタＱ２０、Ｑ２１のゲート電位（ＶＴＧ）は、その閾値電圧に第２の電位を加えた固定電位に制御され、センスアンプ回路３０からリードアンプ回路３１に伝送される情報の増幅動作が行われる。 （もっと読む）

【課題】ダミーセルを設けたメモリセルアレイのセンスマージンの向上とビット線ノイズの低減が可能な半導体装置を提供する。
【解決手段】相補対をなすビット線ＢＬ、／ＢＬ、同じ構造のメモリセルＭＣＬ、ＭＣＲ及びダミーセルＤＣＬ、ＤＣＲ、差動型のセンスアンプＳＡ、ビット線ＢＬ、／ＢＬをイコライズするイコライズ回路（Ｑ１）を備え、ビット線イコライズ期間に、メモリセルＭＣＬ、ＭＣＲをビット線ＢＬ、／ＢＬから切り離しダミーセルＤＣＬ、ＤＣＲをビット線ＢＬ、／ＢＬに接続した状態でイコライズ回路でビット線ＢＬ、／ＢＬをイコライズし、メモリセルＭＣＬへのアクセス時に、イコライズ回路を非活性にし、ダミーセルＤＣＬをビット線ＢＬから切り離し、メモリセルＭＣＬをビット線ＢＬに接続し、センスアンプＳＡを活性化する。よって、ビット線ＢＬ、／ＢＬの容量バランスを確保し、センスマージンの向上とビット線ノイズの低減を実現できる。 （もっと読む）

【課題】シェアードセンスアンプ方式でセルフブートを用いた半導体記憶装置において、回路面積を縮小し、消費電流を削減する。
【解決手段】半導体記憶装置は複数のセンスアンプアレイ１４８と複数のドライバ部１１２−１１３、１１５−１１６とを具備する。センスアンプアレイ１４８はビット線対ｂｌｕ、／ｂｌｕとセンスアンプ部１０２とメモリアレイ部１０１とスイッチ部１１４、１１７とを備える。センスアンプ部はビット線対に接続される。メモリアレイ部はビット線対に接続され、センスアンプ部の両外側に設けられる。スイッチ部はメモリアレイ部とセンスアンプ部との間に設けられる。メモリアレイ部は複数のワード線ＷＬＵとビット線対との交点に設けられた複数のメモリセル１２８、１３０を含む。スイッチ部は、メモリセルの選択時に、ドライバ部が生成するスイッチ部を制御する信号に基づいて、セルデータを伝播する。 （もっと読む）

【課題】 ビット線のフローティング期間が長くなる場合にも、ビット線の電圧レベルをプリチャージ線の電圧レベルに保持することで、アクセス動作時のセンスアンプの誤動作を防止しながら、ワード線とビット線のショートに伴うリーク電流を削減する。
【解決手段】 半導体メモリは、複数のメモリセルと、前記メモリセルに接続されたワード線およびビット線とを有するメモリブロックと、前記ビット線をプリチャージ線に接続するためのプリチャージスイッチと、前記メモリブロックに共有されるセンスアンプと、発振信号を周期的に出力するタイマと、アクセス動作の開始に応答して、前記プリチャージスイッチを一時的にオンし、アクセス動作が実行されない期間に前記発振信号に応答して、前記プリチャージスイッチを一時的にオンするスイッチ制御回路とを有している。 （もっと読む）

【課題】半導体装置の微細化により伝送線を高密度に配置する場合であっても、隣接する伝送線間のカップリングノイズの影響を抑制し得る半導体装置を提供する。
【解決手段】本発明の半導体装置は、センスアンプＳＡｅ、ＳＡｏ、グローバルビット線ＧＢＬＬｅ、ＧＢＬＲｅ（第１、第２の伝送線）、ローカルビット線ＬＢＬＬｅ、ＬＢＬＲｅ（第３の伝送線）、スイッチＳ１ｅ、Ｓ１ｏ、Ｓ３Ｌｅ、Ｓ３Ｒｅを備えている。例えばグローバルビット線ＧＢＬＲｅの非アクセス時は、スイッチＳ１ｅが非導通状態に制御され、かつスイッチＳ３Ｒｅを介してローカルビット線ＬＢＬＲｅに固定電位ＶＧＢＰが供給されるように制御が行われる。よって、ローカルビット線ＬＢＬＲｅへのカップリングノイズの影響を抑制してメモリセルＭＣの電荷のリークを防止し、グローバルビット線ＧＢＬＲｅをシールドとして機能させ、動作マージンの向上と充放電電流の削減が可能となる。 （もっと読む）

【課題】ビット線のプリチャージ時間を短縮し、高速動作可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１及び第２の増幅器（ＳＡ０、ＳＡ１）と、第１の増幅器（ＳＡ０）の入力端を一端として互いに逆方向に他端へと延在する第１のビット線対（ＢＬＢ０、ＢＬＴ０）と、第２の増幅器（ＳＡ１）の入力端を一端として互いに逆方向に他端へと延在する第２のビット線対（ＢＬＢ５、ＢＬＴ５）と、第１のビット線対の一端を互いに接続する第１のイコライズ回路（プリチャージ回路ＰＣ１）と、第２のビット線対のうちの一方のビット線の他端と第１のビット線対のうちのいずれか一方のビット線の一端とを接続する第２のイコライズ回路（プリチャージ回路ＰＣ２）と、を備える。 （もっと読む）

【課題】複数の動作モードに対応しつつ、消費電力の増加を抑制する。
【解決手段】半導体記憶装置（１）の電源回路（１０）を、電源電圧（Ｖｃｃ）と接地電圧（ＧＮＤ）との中間の第１中間電圧（１／２Ｖｃｃ）を生成する第１中間電圧生成回路（２１）と、第２中間電圧（１／２Ｖｃｃ）を生成する第２中間電圧生成回路（２２）と、第１中間電圧（１／２Ｖｃｃ）を供給する第１出力ノード（２７）と、第２中間電圧（１／２Ｖｃｃ）を供給する第２出力ノード（２８）と、接続制御回路（２３）とを具備するように構成する。第１中間電圧生成回路（２１）は、第１制御信号に応答して第１中間電圧（１／２Ｖｃｃ）を供給する。第２中間電圧生成回路（２２）は、第１制御信号に応答して動作を停止する。接続制御回路（２３）は、第２中間電圧生成回路（２２）が動作を停止しているときに、第１出力ノード（２７）と第２出力ノード（２８）とを接続する。 （もっと読む）

【課題】本発明は、メモリセルに書込みデータを伝達する時間を改善し、メモリセルのデータ保持時間を向上できる半導体メモリ装置を提供する。
【解決手段】本発明の半導体メモリ装置は、フルアップ電源ライン及びプルダウン電源ラインを介して供給される駆動電源によりビットライン対のデータを感知し増幅して、増幅されたデータをメモリセルに伝達するビットライン感知増幅部；及び、アクティブモード時、フルアップ電源ライン及びプルダウン電源ラインにフルアップ駆動電圧及びプルダウン駆動電圧を供給し、プリチャージモード時、メモリセルの非活性化時点までフルアップ電源ライン及びプルダウン電源ラインにフルアップ駆動電圧よりも高い電圧レベルのオーバードライビング電圧及びプルダウン駆動電圧を供給するビットライン感知増幅電源供給部を備える。 （もっと読む）

【課題】データ保持モード時における消費電力を低減する。
【解決手段】ビット線対に対しても受けられるビット線イコライズ回路（ＢＥＱＬ）は、スタンバイ時に高抵抗状態に設定されて、電流制限されたビット線イコライズ電圧を対応のビット線に伝達する。スタンバイ期間中、ビット線イコライズ指示信号ＢＬＥＱＬの電圧レベルを中間電圧Ｖａレベルに設定し、ＭＯＳトランジスタＴ１−Ｔ３のチャネル抵抗Ｒを大きくし、ビット線プリチャージ電圧ＶＢＬの供給源からビット線ＢＬＬ（ＺＢＬＬ）およびマイクロショートを介してサブワード線ＳＷＬａ、ＳＷＬｂへ流れる電流を制限する。これにより、マイクロショートＭＲが数多く存在する場合においても、このＭＯＳトランジスタＴ２およびＴ３の電流制限機能により、スタンバイ期間中のリーク電流を低減することができ、スタンバイ電流の増大を抑制することができる。 （もっと読む）

【課題】雑音特性が優れ、かつサイズが小さいメモリアレイ及びそのメモリアレイを備えた半導体集積回路装置を提供する。
【解決手段】ビット線と定電圧との間に、順番に直列に接続された２つのトランジスタと１つの記憶蓄積素子とを備えたメモリセルは、２つのトランジスタのゲート電極に第１のワード線、第２のワード線がそれぞれ接続され、メモリアレイは、メモリセルがビット線と第１のワード線が交差する全ての交点に配置されたマットと、同一マット内のビット線対を入力とするセンスアンプと、第１及び第２のワード線を出力する第１及び第２のワードドライバと、を備える。 （もっと読む）

【課題】プリチャージ回路の高速化に限界があった。
【解決手段】本発明は、半導体記憶回路と、前記半導体記憶回路の周辺回路とを有する半導体集積装置であって、前記周辺回路は、ゲート酸化膜の耐圧が第１の電圧である第１のトランジスタを有し、前記半導体記憶回路は、いずれか一方に、メモリセルのゲートトランジスタが接続されるビット線対と、前記第１のトランジスタと実質的に同じ耐圧のトランジスタで構成され、活性化信号に応じて前記ビット線対を所定の電圧にプリチャージするプリチャージ回路と、を有し、前記プリチャージ回路の活性化信号に前記第１の電圧よりも高い第２の電圧が用いられる半導体集積装置である。 （もっと読む）

【課題】面積増大および消費電力の増大を招来することなく、データ読出しの高速化、安定化を図る半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、センスアンプ3がビット線対BL、BL_Bの電位の読み出しを開始するときのビット線の電位をレベルシフトさせるレベルシフト手段を備える。レベルシフト手段は、一方の電極が各ビット線に接続され、ビット線対ごとに二つで1対となるレベルシフト用キャパシタSFTCと、レベルシフト用キャパシタSFTCの他方の電極に共通に接続され、この他方の電極の共通ノードにシフト容量駆動信号SFTを与えて所定タイミングでレベルシフト用キャパシタSFTCの蓄電量を変化させるタイミングジェネレータ5と、を備える。 （もっと読む）

【課題】半導体回路に関するメモリ回路、システム、およびビット線イコライズ電圧の提供方法を提供する。
【解決手段】メモリ回路であって、データを表す電荷を蓄え、ワード線およびビット線対の第１のビット線に接続される少なくとも１つのメモリセルと、ビット線対の第１のビット線と第２のビット線との間に接続された少なくとも１つのビット線イコライズトランジスタと、ビット線イコライズトランジスタに接続され、メモリセルのアクセスサイクル前の待機期間中、第１のビット線および第２のビット線の電圧を実質的に均等化するためにパルスをビット線イコライズトランジスタに提供するように構成されるビット線イコライズ回路とを含む、メモリ回路。 （もっと読む）

【課題】本発明は、このような事情に鑑みてなされたもので、高精度の閾値電圧制御が必要なMOSトランジスタに対し、従来に比較して閾値電圧の製造バラツキを低減させ、かつチップ面積を従来と同様とする半導体装置を提供する。
【解決手段】本発明の半導体装置は、ｎ型のウェルNW１内に高精度の閾値電圧制御が必要なｐＭＯＳトランジスタ1−P1a、1−Ｐ1bを形成する際、ウェルNW１の外縁50あるいは51からの距離を大きくし、この空いた領域に、ｐＭＯＳトランジスタ1−P1a、1−P1bのように高精度の閾値電圧制御が必要のないMOSトランジスタ1−P3a、1−P4a、1−P3b、1−P4bを形成することで、不純物濃度の均一な領域において、高い閾値電圧制御の必要なMOSトランジスタの閾値電圧の制御性を向上させ、かつ外縁50あるいは51近傍の不純物濃度が不均一な領域に高精度の閾値電圧制御の必要がないMOSトランジスタを形成することで、ウェル内を有効に用いている。 （もっと読む）