【課題】回路ブロックの数が２のべき乗で表すことのできない数であっても、簡単な回路構成でプリデコード動作を行う。
【解決手段】それぞれ異なるロウアドレスが割り当てられた複数のワード線ＷＬを含む複数のメモリマットと、メモリマットにそれぞれ含まれるワード線ＷＬの最小アドレスＭＩＮＡＤＤとアドレス信号のビットとを比較することによって、メモリマットのいずれかを選択するマットセレクタ１２ａと、アドレス信号のビットに基づいて、選択されたメモリマットに含まれるワード線ＷＬのいずれかを選択するワードセレクタ１２ｂとを備える。 （もっと読む）

【課題】半導体メモリ装置の読み出し動作および書き込み動作フェイルを防止することができる半導体メモリ装置を提供する。
【解決手段】読み出し信号または書き込み信号に応答して、選択的にイネーブルされる第１テストモード信号ないし第３テストモード信号に応じて遅延量が調整されるストローブクロックを生成するストローブクロック生成部１０と、ストローブクロックの第１レベルに応答してアドレスをラッチし、ストローブクロックの第２レベルに応答して、アドレスをデコーディングして内部アドレスを生成する内部アドレス生成部２０と、内部アドレスをデコーディングして選択的にイネーブルされる出力イネーブル信号を生成する出力イネーブル信号生成部３０と、を備える。 （もっと読む）

【課題】複数のメインワード線を備える半導体記憶装置において、複数のメインワード線を同時に活性化したいという要望が存在する。しかし、１本のメインワード線を駆動可能な能力を持つドライバでは、複数のメインワード線を同時に活性化することができない。そのため、複数のメインワード線を同時に活性化する半導体記憶装置が望まれる。
【解決手段】図１に示す半導体記憶装置は、第１及び第２のメインワード線と、外部から入力されるテストコマンドに応じて、第１のメインワード線を第１のタイミングで活性化させ、かつ、第１のメインワード線の活性状態を維持させたまま第１のタイミングとは異なる第２のタイミングで第２のメインワード線を活性化させる制御回路と、を備える。 （もっと読む）

【課題】所定レベルを維持するローアドレスが不要にラッチされないようにすることにより、リフレッシュ動作時に消費される電流を減少できるようにしたリフレッシュ回路を提供すること。
【解決手段】リフレッシュ期間で周期的に発生するパルスを含む第１のイネーブルパルス及び第１のローアドレスの全てのビットに対するカウントが終了する時点で発生するパルスを含む第２のイネーブルパルスを生成するイネーブルパルス生成部と、前記第１のイネーブルパルスに同期して、前記第１のローアドレスをラッチして第１のラッチアドレスを生成する第１のアドレスラッチと、前記第２のイネーブルパルスに同期して第２のローアドレスをラッチして第２のラッチアドレス及び第３のラッチアドレスを生成する第２のアドレスラッチと、を備えることを特徴とする。 （もっと読む）

【課題】ポイントシフト型ＦＩＦＯ回路の制御に必要な信号配線の本数を削減する。
【解決手段】入力ノードＮＩ０〜ＮＩｍが入力選択回路１に接続され、出力ノードＮＯ０〜ＮＯｍが出力選択回路２に接続されたラッチ回路Ｌ０〜Ｌｍと、入力選択回路１及び出力選択回路２を制御する制御回路６とを備える。制御回路６は、入力ポインタ信号ＩＰを生成するシフトレジスタ６ａと、出力ポインタ信号ＯＰを生成するバイナリカウンタ６ｂを含む。入力選択回路１は、入力ポインタ信号ＩＰの値に基づいていずれかのラッチ回路を選択し、出力選択回路２は、出力ポインタ信号ＯＰの値に基づいていずれかのラッチ回路を選択する。これにより、入力選択回路１におけるハザードの発生を防止しつつ、出力ポインタ信号ＯＰを伝送する信号配線の本数を削減することが可能となる。 （もっと読む）

【課題】メモリセルの保持データが多値化された場合であっても正確なデータを保持することが可能なメモリセルを有する半導体装置を供給すること。
【解決手段】半導体装置に、酸化物半導体によってチャネル領域が形成されるトランジスタのソース及びドレインの一方が電気的に接続されたノードにおいてデータの保持を行うメモリセルを設ける。なお、当該トランジスタのオフ電流（リーク電流）の値は、極めて低い。そのため、当該ノードの電位を所望の値に設定後、当該トランジスタをオフ状態とすることで当該電位を一定又はほぼ一定に維持することが可能である。これにより、当該メモリセルにおいて、正確なデータの保持が可能となる。 （もっと読む）

【課題】本発明の一態様は回路の面積を減少させることができる半導体装置のアドレス出力タイミング制御回路を提供することにある。
【解決手段】半導体装置のアドレス出力タイミング制御回路は、動作規格情報をデコーディングした結果によって、リード命令またはライト命令を遅延させてタイミング信号を生成するように構成されたタイミング信号生成部と、リード命令または前記ライト命令に応答して保存制御信号を生成するように構成された保存制御信号生成部と、タイミング信号に応答して出力制御信号を生成するように構成された出力制御信号生成部と、アドレスを前記保存制御信号に応答して保存し、保存されたアドレスを前記出力制御信号に応答してタイミング調整されたアドレスとして出力するように構成された保存／出力部とを備える。 （もっと読む）

【課題】ライト動作でスキューの発生を最小化できるアドレス制御回路及び半導体メモリ装置を開示する。
【解決手段】リード動作実行のための第１のバースト区間で、アドレスからリードカラムアドレスを生成するリードカラムアドレス制御回路と、ライト動作実行のための第２のバースト区間で、前記アドレスからライトカラムアドレスを生成するライトカラムアドレス制御回路と、を含むアドレス制御回路を提供する。 （もっと読む）

【課題】内部動作電圧ＶＰＥＲＩが外部電圧ＶＤＤに比べて十分に低い場合であっても、ビット線対とローカルＩＯ線対との間のデータ転送が高速化された半導体装置を提供する。
【解決手段】半導体装置１０は、振幅ＶＤＤを有するアドレス信号を受け付ける入力バッファ４２と、入力バッファ４２から出力されたアドレス信号の振幅をＶＤＤよりも小さい振幅ＶＰＥＲＩに変換するレベルシフト回路４３と、レベルシフト回路４３から出力されたアドレス信号を受け付けるアドレス制御回路５０と、アドレス制御回路５０から出力されるアドレス信号をデコードすることによりデコード信号を生成するアドレスデコーダ６１，６５と、少なくともデコード信号の振幅レベルがＶＤＤとなるように、前記アドレス信号又は前記デコード信号の振幅をＶＰＥＲＩからＶＤＤに変換するレベルシフト回路５３，５４とを備える。 （もっと読む）

【課題】リフレッシュ動作時のリーク電流による電力消費を防止する。
【解決手段】行アドレスラッチ回路と列アドレスラッチ回路との情報によりセルをアクセスして記憶データを外部に出力する通常動作と、前記行アドレスラッチ回路の情報によりセルをアクセスするが記憶データの外部への出力を行わないリフレッシュ動作とを行う半導体装置であって、リフレッシュ動作が繰り返して実行される期間中は行アドレスラッチ回路の複数の出力を同一電位に制御する。 （もっと読む）