リフレッシュ回路
【課題】所定レベルを維持するローアドレスが不要にラッチされないようにすることにより、リフレッシュ動作時に消費される電流を減少できるようにしたリフレッシュ回路を提供すること。
【解決手段】リフレッシュ期間で周期的に発生するパルスを含む第1のイネーブルパルス及び第1のローアドレスの全てのビットに対するカウントが終了する時点で発生するパルスを含む第2のイネーブルパルスを生成するイネーブルパルス生成部と、前記第1のイネーブルパルスに同期して、前記第1のローアドレスをラッチして第1のラッチアドレスを生成する第1のアドレスラッチと、前記第2のイネーブルパルスに同期して第2のローアドレスをラッチして第2のラッチアドレス及び第3のラッチアドレスを生成する第2のアドレスラッチと、を備えることを特徴とする。
【解決手段】リフレッシュ期間で周期的に発生するパルスを含む第1のイネーブルパルス及び第1のローアドレスの全てのビットに対するカウントが終了する時点で発生するパルスを含む第2のイネーブルパルスを生成するイネーブルパルス生成部と、前記第1のイネーブルパルスに同期して、前記第1のローアドレスをラッチして第1のラッチアドレスを生成する第1のアドレスラッチと、前記第2のイネーブルパルスに同期して第2のローアドレスをラッチして第2のラッチアドレス及び第3のラッチアドレスを生成する第2のアドレスラッチと、を備えることを特徴とする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体メモリ装置のリフレッシュのためのリフレッシュ回路に関する。
【背景技術】
【0002】
近年、移動電話端末機、PDA(personal digital assistant)などのモバイル製品に対する需要が急激に増加するにつれて、このようなモバイル製品に装着される半導体メモリ装置の電流消費を低めようとする努力が続いている。特に、モバイル製品用半導体メモリ装置のリフレッシュ(refresh)電流を減らすことが大きい論点となっている。
【0003】
半導体メモリ装置の中でもDRAM(Dynamic Random Access Memory)は、SRAM(Static Random Access Memory)やフラッシュメモリ(Flash Memory)とは異なり、時間が流れることにより、メモリセルに格納された情報がなくなる現象が発生する。このような現象を防止するために、外部で所定周期ごとにセルに格納された情報をさらに書き込む動作を行うようにしており、このような一連の動作をリフレッシュという。リフレッシュは、リテンションタイム(retention time)内に半導体メモリ装置に含まれたメモリセルアレイを少なくとも1回ずつ活性化し、格納されたデータをセンシングして増幅させる方式で行われる。ここで、リテンションタイムとは、メモリセルにあるデータを記録した後、リフレッシュなしでデータがセルに維持され得る時間をいう。
【0004】
一般に、半導体メモリ装置は、複数のバンクを含み、バンクに含まれたメモリセルアレイは、複数のマットでグループ化される。例えば、512M半導体メモリ装置が8バンクで構成され、それぞれのバンクに含まれたメモリセルアレイが32個のマットでグループ化される場合、それぞれのバンクは64Mのメモリセルアレイを含み、マットは2Mのメモリセルアレイを含む。512個のロー(row)ラインで構成されたそれぞれのマットは、各々8個のサブワードラインを含む64個のメインワードラインで構成される。
【0005】
半導体メモリ装置のリフレッシュは、マットを順次活性化させつつ、活性化されたマットに含まれた特定メインワードライン及び特定サブワードラインを活性化させる方式で行われ得る。すなわち、全てのマットの第1のメインワードライン及び第1のサブワードラインを活性化させた後、全てのマットの第1のメインワードライン及び第2のサブワードラインを全て活性化させる順序で、32個のマットに含まれた全てのメインワードラインと全てのサブワードラインとを全て活性化させる方式でリフレッシュが行われ得る。
【0006】
このような方式で行われるリフレッシュは、活性化されるメインワードライン及びサブワードラインを固定させ、全てのマットが順次活性化されるので、マットを活性化するためのローアドレスの全てのビットに対するカウントが終了するまでメインワードライン及びサブワードラインを活性化するためのローアドレスはカウントされずに、所定レベルを維持する。
【0007】
ところが、ローアドレスは、リフレッシュ動作期間でトグルされるパルス信号に同期してラッチされる。したがって、メインワードライン及びサブワードラインを活性化するためのローアドレスがカウントされることなく、所定レベルを維持する状態でも、持続的にパルス信号に同期してラッチされて電流消費を発生させる。
【0008】
なお上記背景技術に関連する先行技術文献としては、下記特許文献1及び特許文献2が挙げられる。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】米国特許第4,807,196号公報
【特許文献2】米国特許第7,180,816 B2号公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、所定レベルを維持するローアドレスが不要にラッチされないようにすることにより、リフレッシュ動作時に消費される電流を減少できるようにしたリフレッシュ回路を提供することにある。
【課題を解決するための手段】
【0011】
そこで、上記の目的を達成するための本発明に係るリフレッシュ回路は、リフレッシュ期間で周期的に発生するパルスを含む第1のイネーブルパルス及び第1のローアドレスの全てのビットに対するカウントが終了する時点で発生するパルスを含む第2のイネーブルパルスを生成するイネーブルパルス生成部と、前記第1のイネーブルパルスに同期して、前記第1のローアドレスをラッチして第1のラッチアドレスを生成する第1のアドレスラッチと、前記第2のイネーブルパルスに同期して第2のローアドレスをラッチして第2のラッチアドレス及び第3のラッチアドレスを生成する第2のアドレスラッチと、を備えることを特徴とする。
【0012】
また、上記の目的を達成するための本発明に係るリフレッシュ回路は、リフレッシュ期間で周期的に発生するパルスを含む第1のイネーブルパルスに応じて第1のローアドレスをラッチして第1のラッチアドレスを生成する第1のアドレスラッチと、前記第1のローアドレスの全てのビットに対するカウントが終了する時点で発生するパルスを含む第2のイネーブルパルスに応じて第2のローアドレスをラッチして第2のラッチアドレス及び第3のラッチアドレスを生成する第2のアドレスラッチと、前記第1のラッチアドレスをデコードしてマット選択信号を生成する第1のアドレスデコーダと、前記第2のラッチアドレスをデコードしてメインワードライン選択信号を生成し、前記第3のラッチアドレスをデコードしてサブワードライン選択信号を生成する第2のアドレスデコーダと、を備えることを特徴とする。
【0013】
さらに、上記の目的を達成するための本発明に係るリフレッシュ回路は、リフレッシュ期間で周期的に発生するパルスを含む第1のイネーブルパルスに応じて第1のローアドレスをラッチして第1のラッチアドレスを生成する第1のアドレスラッチと、前記第1のローアドレスの全てのビットに対するカウントが終了する時点で発生するパルスを含む第2のイネーブルパルスに応じて第2のローアドレスをラッチして第2のラッチアドレス及び第3のラッチアドレスを生成する第2のアドレスラッチと、前記第1のラッチアドレスをデコードしてメインワードライン選択信号を生成する第1のアドレスデコーダと、前記第2のラッチアドレスをデコードしてマット選択信号を生成し、前記第3のラッチアドレスをデコードしてサブワードライン選択信号を生成する第2のアドレスデコーダと、を備えることを特徴とする。
【0014】
さらに、上記の目的を達成するための本発明に係るリフレッシュ回路は、リフレッシュ期間で周期的に発生するパルスを含む第1のイネーブルパルスに応じて第1のローアドレスをラッチして第1のラッチアドレスを生成する第1のアドレスラッチと、前記第1のローアドレスの全てのビットに対するカウントが終了する時点で発生するパルスを含む第2のイネーブルパルスに応じて第2のローアドレスをラッチして第2のラッチアドレス及び第3のラッチアドレスを生成する第2のアドレスラッチと、前記第1のラッチアドレスをデコードしてサブワードライン選択信号を生成する第1のアドレスデコーダと、前記第2のラッチアドレスをデコードしてメインワードライン選択信号を生成し、前記第3のラッチアドレスをデコードしてマット選択信号を生成する第2のアドレスデコーダと、を備えることを特徴とする。
【発明の効果】
【0015】
本発明によると、所定レベルを維持するローアドレスが不要にラッチされないようにすることにより、リフレッシュ動作時に消費される電流を減少することができる。
【図面の簡単な説明】
【0016】
【図1】本発明の一実施形態に係るリフレッシュ回路の構成を示したブロック図である。
【図2】図1に示されたリフレッシュ回路に含まれたアドレスカウンタの構成を示したブロック図である。
【図3】図1に示されたリフレッシュ回路に含まれたイネーブルパルス生成部の図面である。
【図4】図1に示されたリフレッシュ回路のリフレッシュ動作を説明するためのタイミング図である。
【図5】本発明の他の実施形態に係るリフレッシュ回路の構成を示したブロック図である。
【図6】本発明の他の実施形態に係るリフレッシュ回路の構成を示したブロック図である。
【発明を実施するための形態】
【0017】
以下、実施形態によって本発明をより詳細に説明する。これらの実施形態は、単に本発明を例示するためのものであり、本発明の権利保護範囲がこれら実施形態によって制限されるものではない。
【0018】
図1は、本発明の一実施形態に係るリフレッシュ回路の構成を示したブロック図である。
【0019】
同図に示すように、本実施形態に係るリフレッシュ回路は、アドレスカウンタ11と、イネーブルパルス生成部12と、第1のアドレスラッチ13と、第2のアドレスラッチ14と、第1のアドレスデコーダ15と、第2のアドレスデコーダ16と、マット信号生成部17と、メインワードライン信号生成部18と、サブワードライン信号生成部19と、で構成される。
【0020】
アドレスカウンタ11は、開示信号STRがイネーブルされる場合、5ビットの第1のローアドレスRAX<1:5>及び9ビットの第2のローアドレスRAX<6:14>をカウントする。アドレスカウンタ11の具体的な構成は図2を参考して後述する。
【0021】
イネーブルパルス生成部12は、リフレッシュ期間で周期的に発生するパルスを含む第1のイネーブルパルスENP1と、第1のローアドレスRAX<1:5>の全てのビットに対するカウントが終了する時点で発生するパルスを含む第2のイネーブルパルスENP2とを生成する。イネーブルパルス生成部12の具体的な構成は図3を参考して後述する。
【0022】
第1のアドレスラッチ13は、第1のイネーブルパルスENP1のパルスが入力される時点で第1のローアドレスRAX<1:5>をラッチして、5ビットの第1のラッチアドレスBAX<1:5>を出力する。第2のアドレスラッチ14は、第2のイネーブルパルスENP2のパルスが入力される時点で第2のローアドレスRAX<6:14>をラッチして、第2のラッチアドレスBAX<6:11>及び第3のラッチアドレスBAX<12:14>を出力する。
【0023】
第1のアドレスデコーダ15は、第1のラッチアドレスBAX<1:5>をデコードして、4ビットの第1のマット選択信号MATS1<1:4>及び8ビットの第2のマット選択信号MATS2<1:8>を生成する。第2のアドレスデコーダ16は、第2のラッチアドレスBAX<6:11>をデコードして、各々4ビットで構成された第1のメインワードライン選択信号MWLS1<1:4>と、第2のメインワードライン選択信号MWLS2<1:4>と、第3のメインワードライン選択信号MWLS3<1:4>とを生成する。また、第2のアドレスデコーダ16は、第3のラッチアドレスBAX<12:14>をデコードして、4ビットで構成された第1のサブワードライン選択信号FXS1<1:4>及び2ビットで構成された第2のサブワードライン選択信号FXS2<1:2>を生成する。
【0024】
マット信号生成部17は、第1のマット選択信号MATS1<1:4>及び第2のマット選択信号MATS2<1:8>のレベル組み合わせによって選択的にイネーブルされる第1のマット信号ないし第32のマット信号MAT<1:32>を生成する。メインワードライン信号生成部18は、第1のメインワードライン選択信号MWLS1<1:4>と、第2のメインワードライン選択信号MWLS2<1:4>と、第3のメインワードライン選択信号MWLS3<1:4>と、のレベル組み合わせによって選択的にイネーブルされる第1のメインワードライン信号ないし第64のメインワードライン信号MWL<1:64>を生成する。サブワードライン信号生成部19は、第1のサブワードライン選択信号FXS1<1:4>及び第2のサブワードライン選択信号FXS2<1:2>のレベル組み合わせによって選択的にイネーブルされる第1のサブワードライン信号ないし第8のサブワードライン信号FX<1:8>を生成する。
【0025】
図2に示すように、アドレスカウンタ11は、第1のカウンタないし第14のカウンタ1101〜1114で構成されて、全てロジックローレベルに初期化された第1のローアドレスRAX<1:5>及び第2のローアドレスRAX<6:14>を、全てロジックハイレベルになるまで1ビットずつカウントする。第1のローアドレスRAX<1:5>は下位ビットで構成され、第2のローアドレスRAX<6:14>は上位ビットで構成されるので、第1のローアドレスRAX<1:5>が全てロジックハイレベルにカウントされる度に第2のローアドレスRAX<6:14>が1ビットずつアップカウントされる。第1のカウンタ1101は、セルフリフレッシュコマンドまたはオートリフレッシュコマンドによってロジックハイレベルにイネーブルされる開示信号STRにより駆動される。
【0026】
図3に示すように、イネーブルパルス生成部12は、制御信号生成部121及びイネーブルパルス出力部122で構成される。制御信号生成部121は、全てのビットがハイレベルにカウントされた第1のローアドレスRAX<1:5>が入力される場合、ロジックローレベルにイネーブルされる感知信号DETBを生成するカウント感知部123と、バンクアクティブパルスBKACTPB及びリフレッシュパルスREFPを受信して、リフレッシュ期間でロジックハイレベルを維持するラッチ信号LATを生成するラッチ信号生成部124と、リフレッシュ期間でロジックハイレベルのラッチ信号LATが入力された状態で感知信号DETBがロジックローレベルにイネーブルされる場合、ロジックハイレベルにイネーブルされる制御信号CTRを生成するNANDゲートND11と、で構成される。イネーブルパルス出力部122は、NANDゲートND12、ND13で構成される。イネーブルパルス出力部122は、内部アクティブパルスIACTP及び内部プリチャージパルスIPCGPによって周期的に発生するパルスを含む第1のイネーブルパルスENP1を生成する。また、イネーブルパルス出力部122は、ロジックローレベルにディセーブルされた制御信号CTRが入力される場合、ロジックハイレベルの第2のイネーブルパルスENP2を生成し、ロジックハイレベルにイネーブルされた制御信号CTRが入力される場合、内部アクティブパルスIACTP及び内部プリチャージパルスIPCGPによって発生するパルスを含む第2のイネーブルパルスENP2を生成する。バンクアクティブパルスBKACTPBと、リフレッシュパルスREFPと、内部アクティブパルスIACTPと、内部プリチャージパルスIPCGPとは、リフレッシュ期間で各々予め設定された周期を有するパルスを含むパルス信号である。
【0027】
以上で説明したリフレッシュ回路は、それぞれのバンクが64個のマットを含み、それぞれのマットは、512個のロー(row)ラインで構成された半導体メモリ装置に適用され得る。マット、メインワードライン、及びサブワードラインの数は、実施形態によって多様に設定することができる。以下、図4を参考して、図3に示されたイネーブルパルス生成部12の動作を具体的に説明すれば、次のとおりである。
【0028】
リフレッシュコマンド(REF_CMD、セルフリフレッシュコマンドまたはオートリフレッシュコマンドを含む)によってロジックハイレベルにイネーブルされる開示信号STRが入力されると、アドレスカウンタ11は、全てロジックローレベルに初期化された第1のローアドレスRAX<1:5>及び第2のローアドレスRAX<6:14>を全てロジックハイレベルになるまで1ビットずつカウントする。
【0029】
このとき、ラッチ信号LATは、バンクアクティブパルスBKACTPB及びリフレッシュパルスREFPによってリフレッシュ期間でロジックハイレベルに生成され、感知信号DETBは、第1のローアドレスRAX<1:5>が全てロジックハイレベルにカウントされる時点から所定期間の間ロジックローレベルにイネーブルされる。このように生成されたラッチ信号LAT及び感知信号DETBによって制御信号CTRは、感知信号DETBがロジックローレベルにイネーブルされる期間でロジックハイレベルにイネーブルされる。したがって、イネーブルパルス生成部12で生成される第2のイネーブルパルスENP2は、第1のローアドレスRAX<1:5>の全てのビットに対するカウントが終了する時点で内部アクティブパルスIACTP及び内部プリチャージパルスIPCGPに同期して発生するパルスを含む。一方、第1のイネーブルパルスENP1は、内部アクティブパルスIACTP及び内部プリチャージパルスIPCGPに同期してリフレッシュ期間で予め設定された周期で発生するパルスを含む。
【0030】
以上で説明したように、イネーブルパルス生成部12で生成された第2のイネーブルパルスENP2によって第2のアドレスラッチ14は、第1のローアドレスRAX<1:5>の全てのビットに対するカウントが終了するときのみに第2のローアドレスRAX<6:14>をラッチして、第2のラッチアドレスBAX<6:11>及び第3のラッチアドレスBAX<12:14>を出力する。すなわち、メインワードライン及びサブワードラインを活性化するための第2のローアドレスRAX<6:14>がカウントされることなく、所定レベルを維持する場合、第2のローアドレスRAX<6:14>をラッチして第2のラッチアドレスBAX<6:11>及び第3のラッチアドレスBAX<12:14>に出力しない。したがって、本実施形態のリフレッシュ回路を適用する場合、所定レベルを維持する第2のローアドレスRAX<6:14>をラッチすることにより発生する不要な電流消費が除去される。
【0031】
図5は、本発明の他の実施形態に係るリフレッシュ回路の構成を示したブロック図である。
【0032】
同図に示すように、本実施形態に係るリフレッシュ回路は、アドレスカウンタ21と、イネーブルパルス生成部22と、第1のアドレスラッチ23と、第2のアドレスラッチ24と、第1のアドレスデコーダ25と、第2のアドレスデコーダ26と、メインワードライン信号生成部27と、マット信号生成部28と、サブワードライン信号生成部29と、で構成される。
【0033】
アドレスカウンタ21は、開示信号STRがイネーブルされる場合、6ビットの第1のローアドレスRAX<1:6>及び8ビットの第2のローアドレスRAX<7:14>をカウントする。
【0034】
イネーブルパルス生成部22は、リフレッシュ期間で周期的に発生するパルスを含む第1のイネーブルパルスENP1と、第1のローアドレスRAX<1:6>の全てのビットに対するカウントが終了する時点で発生するパルスを含む第2のイネーブルパルスENP2とを生成する。
【0035】
第1のアドレスラッチ23は、第1のイネーブルパルスENP1のパルスが入力される時点で第1のローアドレスRAX<1:6>をラッチして、6ビットの第1のラッチアドレスBAX<1:6>を出力する。第2のアドレスラッチ24は、第2のイネーブルパルスENP2のパルスが入力される時点で第2のローアドレスRAX<7:14>をラッチして、第2のラッチアドレスBAX<7:11>及び第3のラッチアドレスBAX<12:14>を出力する。
【0036】
第1のアドレスデコーダ25は、第1のラッチアドレスBAX<1:6>をデコードして、各々4ビットで構成された第1のメインワードライン選択信号MWLS1<1:4>と、第2のメインワードライン選択信号MWLS2<1:4>と、第3のメインワードライン選択信号MWLS3<1:4>と、を生成する。第2のアドレスデコーダ26は、第2のラッチアドレスBAX<7:11>をデコードして、4ビットの第1のマット選択信号MATS1<1:4>及び8ビットの第2のマット選択信号MATS2<1:8>を生成する。また、第2のアドレスデコーダ26は、第3のラッチアドレスBAX<12:14>をデコードして、4ビットで構成された第1のサブワードライン選択信号FXS1<1:4>及び2ビットで構成された第2のサブワードライン選択信号FXS2<1:2>を生成する。
【0037】
メインワードライン信号生成部27は、第1のメインワードライン選択信号MWLS1<1:4>と、第2のメインワードライン選択信号MWLS2<1:4>と、第3のメインワードライン選択信号MWLS3<1:4>と、のレベル組み合わせによって選択的にイネーブルされる第1のメインワードライン信号ないし第64のメインワードライン信号MWL<1:64>を生成する。マット信号生成部28は、第1のマット選択信号MATS1<1:4>及び第2のマット選択信号MATS2<1:8>のレベル組み合わせによって選択的にイネーブルされる第1のマット信号ないし第32のマット信号MAT<1:32>を生成する。サブワードライン信号生成部29は、第1のサブワードライン選択信号FXS1<1:4>及び第2のサブワードライン選択信号FXS2<1:2>のレベル組み合わせによって選択的にイネーブルされる第1のサブワードラインないし第8のサブワードライン信号FX<1:8>を生成する。
【0038】
以上で説明した構成のリフレッシュ回路は、マット及びサブワードラインを固定させ、全てのメインワードラインを順次活性化させる方式でリフレッシュを行う半導体メモリ装置に適用することができる。このような構成のリフレッシュ回路は、マット及びサブワードラインを活性化するための第2のローアドレスRAX<7:14>がカウントされることなく、所定レベルを維持する場合、第2のローアドレスRAX<7:14>をラッチして第2のラッチアドレスBAX<7:11>及び第3のラッチアドレスBAX<12:14>に出力しない。したがって、本実施形態のリフレッシュ回路を適用する場合、所定レベルを維持する第2のローアドレスRAX<7:14>をラッチすることにより発生する不要な電流消費が除去される。
【0039】
図6は、本発明の他の実施形態に係るリフレッシュ回路の構成を示したブロック図である。
【0040】
同図に示すように、本実施形態に係るリフレッシュ回路は、アドレスカウンタ31と、イネーブルパルス生成部32と、第1のアドレスラッチ33と、第2のアドレスラッチ34と、第1のアドレスデコーダ35と、第2のアドレスデコーダ36と、サブワードライン信号生成部37と、メインワードライン信号生成部38と、マット信号生成部39とで構成される。
【0041】
アドレスカウンタ31は、開示信号STRがイネーブルされる場合、3ビットの第1のローアドレスRAX<1:3>及び11ビットの第2のローアドレスRAX<4:14>をカウントする。
【0042】
イネーブルパルス生成部32は、リフレッシュ期間で周期的に発生するパルスを含む第1のイネーブルパルスENP1と、第1のローアドレスRAX<1:6>の全てのビットに対するカウントが終了する時点で発生するパルスを含む第2のイネーブルパルスENP2とを生成する。
【0043】
第1のアドレスラッチ33は、第1のイネーブルパルスENP1のパルスが入力される時点で第1のローアドレスRAX<1:3>をラッチして、3ビットの第1のラッチアドレスBAX<1:3>を出力する。第2のアドレスラッチ34は、第2のイネーブルパルスENP2のパルスが入力される時点で第2のローアドレスRAX<4:14>をラッチして、6ビットの第2のラッチアドレスBAX<4:9>及び5ビットの第3のラッチアドレスBAX<10:14>を出力する。
【0044】
第1のアドレスデコーダ35は、第1のラッチアドレスBAX<1:3>をデコードして、4ビットで構成された第1のサブワードライン選択信号FXS1<1:4>及び2ビットで構成された第2のサブワードライン選択信号FXS2<1:2>を生成する。第2のアドレスデコーダ36は、第2のラッチアドレスBAX<4:9>をデコードして、各々4ビットで構成された第1のメインワードライン選択信号MWLS1<1:4>と、第2のメインワードライン選択信号MWLS2<1:4>と、第3のメインワードライン選択信号MWLS3<1:4>と、を生成する。第2のアドレスデコーダ36は、第3のラッチアドレスBAX<10:14>をデコードして、4ビットの第1のマット選択信号MATS1<1:4>及び8ビットの第2のマット選択信号MATS2<1:8>を生成する。
【0045】
サブワードライン信号生成部37は、第1のサブワードライン選択信号FXS1<1:4>及び第2のサブワードライン選択信号FXS2<1:2>のレベル組み合わせによって選択的にイネーブルされる第1のサブワードライン信号ないし第8のサブワードライン信号FX<1:8>を生成する。メインワードライン信号生成部38は、第1のメインワードライン選択信号MWLS1<1:4>と、第2のメインワードライン選択信号MWLS2<1:4>と、第3のメインワードライン選択信号MWLS3<1:4>と、のレベル組み合わせによって選択的にイネーブルされる第1のメインワードライン信号ないし第64のメインワードライン信号MWL<1:64>を生成する。マット信号生成部39は、第1のマット選択信号MATS1<1:4>及び第2のマット選択信号MATS2<1:8>のレベル組み合わせによって選択的にイネーブルされる第1のマット信号ないし第32のマット信号MAT<1:32>を生成する。
【0046】
以上で説明した構成のリフレッシュ回路は、マット及びメインワードラインを固定させ、全てのサブワードラインを順次活性化させる方式でリフレッシュを行う半導体メモリ装置に適用することができる。このような構成のリフレッシュ回路は、マット及びメインワードラインを活性化するための第2のローアドレスRAX<4:14>がカウントされることなく、所定レベルを維持する場合、第2のローアドレスRAX<4:14>をラッチして第2のラッチアドレスBAX<4:9>及び第3のラッチアドレスBAX<10:14>に出力しない。したがって、本実施形態のリフレッシュ回路を適用する場合、所定レベルを維持する第2のローアドレスRAX<4:14>をラッチすることにより発生する不要な電流消費が除去される。
【符号の説明】
【0047】
11 アドレスカウンタ
1101〜1114 第1のカウンタないし第14のカウンタ
12 イネーブルパルス生成部
121 制御信号生成部
122 イネーブルパルス出力部
123 カウント感知部
124 ラッチ信号生成部
13 第1のアドレスラッチ
14 第2のアドレスラッチ
15 第1のアドレスデコーダ
16 第2のアドレスデコーダ
17 マット信号生成部
18 メインワードライン信号生成部
19 サブワードライン信号生成部
【技術分野】
【0001】
本発明は、半導体メモリ装置のリフレッシュのためのリフレッシュ回路に関する。
【背景技術】
【0002】
近年、移動電話端末機、PDA(personal digital assistant)などのモバイル製品に対する需要が急激に増加するにつれて、このようなモバイル製品に装着される半導体メモリ装置の電流消費を低めようとする努力が続いている。特に、モバイル製品用半導体メモリ装置のリフレッシュ(refresh)電流を減らすことが大きい論点となっている。
【0003】
半導体メモリ装置の中でもDRAM(Dynamic Random Access Memory)は、SRAM(Static Random Access Memory)やフラッシュメモリ(Flash Memory)とは異なり、時間が流れることにより、メモリセルに格納された情報がなくなる現象が発生する。このような現象を防止するために、外部で所定周期ごとにセルに格納された情報をさらに書き込む動作を行うようにしており、このような一連の動作をリフレッシュという。リフレッシュは、リテンションタイム(retention time)内に半導体メモリ装置に含まれたメモリセルアレイを少なくとも1回ずつ活性化し、格納されたデータをセンシングして増幅させる方式で行われる。ここで、リテンションタイムとは、メモリセルにあるデータを記録した後、リフレッシュなしでデータがセルに維持され得る時間をいう。
【0004】
一般に、半導体メモリ装置は、複数のバンクを含み、バンクに含まれたメモリセルアレイは、複数のマットでグループ化される。例えば、512M半導体メモリ装置が8バンクで構成され、それぞれのバンクに含まれたメモリセルアレイが32個のマットでグループ化される場合、それぞれのバンクは64Mのメモリセルアレイを含み、マットは2Mのメモリセルアレイを含む。512個のロー(row)ラインで構成されたそれぞれのマットは、各々8個のサブワードラインを含む64個のメインワードラインで構成される。
【0005】
半導体メモリ装置のリフレッシュは、マットを順次活性化させつつ、活性化されたマットに含まれた特定メインワードライン及び特定サブワードラインを活性化させる方式で行われ得る。すなわち、全てのマットの第1のメインワードライン及び第1のサブワードラインを活性化させた後、全てのマットの第1のメインワードライン及び第2のサブワードラインを全て活性化させる順序で、32個のマットに含まれた全てのメインワードラインと全てのサブワードラインとを全て活性化させる方式でリフレッシュが行われ得る。
【0006】
このような方式で行われるリフレッシュは、活性化されるメインワードライン及びサブワードラインを固定させ、全てのマットが順次活性化されるので、マットを活性化するためのローアドレスの全てのビットに対するカウントが終了するまでメインワードライン及びサブワードラインを活性化するためのローアドレスはカウントされずに、所定レベルを維持する。
【0007】
ところが、ローアドレスは、リフレッシュ動作期間でトグルされるパルス信号に同期してラッチされる。したがって、メインワードライン及びサブワードラインを活性化するためのローアドレスがカウントされることなく、所定レベルを維持する状態でも、持続的にパルス信号に同期してラッチされて電流消費を発生させる。
【0008】
なお上記背景技術に関連する先行技術文献としては、下記特許文献1及び特許文献2が挙げられる。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】米国特許第4,807,196号公報
【特許文献2】米国特許第7,180,816 B2号公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、所定レベルを維持するローアドレスが不要にラッチされないようにすることにより、リフレッシュ動作時に消費される電流を減少できるようにしたリフレッシュ回路を提供することにある。
【課題を解決するための手段】
【0011】
そこで、上記の目的を達成するための本発明に係るリフレッシュ回路は、リフレッシュ期間で周期的に発生するパルスを含む第1のイネーブルパルス及び第1のローアドレスの全てのビットに対するカウントが終了する時点で発生するパルスを含む第2のイネーブルパルスを生成するイネーブルパルス生成部と、前記第1のイネーブルパルスに同期して、前記第1のローアドレスをラッチして第1のラッチアドレスを生成する第1のアドレスラッチと、前記第2のイネーブルパルスに同期して第2のローアドレスをラッチして第2のラッチアドレス及び第3のラッチアドレスを生成する第2のアドレスラッチと、を備えることを特徴とする。
【0012】
また、上記の目的を達成するための本発明に係るリフレッシュ回路は、リフレッシュ期間で周期的に発生するパルスを含む第1のイネーブルパルスに応じて第1のローアドレスをラッチして第1のラッチアドレスを生成する第1のアドレスラッチと、前記第1のローアドレスの全てのビットに対するカウントが終了する時点で発生するパルスを含む第2のイネーブルパルスに応じて第2のローアドレスをラッチして第2のラッチアドレス及び第3のラッチアドレスを生成する第2のアドレスラッチと、前記第1のラッチアドレスをデコードしてマット選択信号を生成する第1のアドレスデコーダと、前記第2のラッチアドレスをデコードしてメインワードライン選択信号を生成し、前記第3のラッチアドレスをデコードしてサブワードライン選択信号を生成する第2のアドレスデコーダと、を備えることを特徴とする。
【0013】
さらに、上記の目的を達成するための本発明に係るリフレッシュ回路は、リフレッシュ期間で周期的に発生するパルスを含む第1のイネーブルパルスに応じて第1のローアドレスをラッチして第1のラッチアドレスを生成する第1のアドレスラッチと、前記第1のローアドレスの全てのビットに対するカウントが終了する時点で発生するパルスを含む第2のイネーブルパルスに応じて第2のローアドレスをラッチして第2のラッチアドレス及び第3のラッチアドレスを生成する第2のアドレスラッチと、前記第1のラッチアドレスをデコードしてメインワードライン選択信号を生成する第1のアドレスデコーダと、前記第2のラッチアドレスをデコードしてマット選択信号を生成し、前記第3のラッチアドレスをデコードしてサブワードライン選択信号を生成する第2のアドレスデコーダと、を備えることを特徴とする。
【0014】
さらに、上記の目的を達成するための本発明に係るリフレッシュ回路は、リフレッシュ期間で周期的に発生するパルスを含む第1のイネーブルパルスに応じて第1のローアドレスをラッチして第1のラッチアドレスを生成する第1のアドレスラッチと、前記第1のローアドレスの全てのビットに対するカウントが終了する時点で発生するパルスを含む第2のイネーブルパルスに応じて第2のローアドレスをラッチして第2のラッチアドレス及び第3のラッチアドレスを生成する第2のアドレスラッチと、前記第1のラッチアドレスをデコードしてサブワードライン選択信号を生成する第1のアドレスデコーダと、前記第2のラッチアドレスをデコードしてメインワードライン選択信号を生成し、前記第3のラッチアドレスをデコードしてマット選択信号を生成する第2のアドレスデコーダと、を備えることを特徴とする。
【発明の効果】
【0015】
本発明によると、所定レベルを維持するローアドレスが不要にラッチされないようにすることにより、リフレッシュ動作時に消費される電流を減少することができる。
【図面の簡単な説明】
【0016】
【図1】本発明の一実施形態に係るリフレッシュ回路の構成を示したブロック図である。
【図2】図1に示されたリフレッシュ回路に含まれたアドレスカウンタの構成を示したブロック図である。
【図3】図1に示されたリフレッシュ回路に含まれたイネーブルパルス生成部の図面である。
【図4】図1に示されたリフレッシュ回路のリフレッシュ動作を説明するためのタイミング図である。
【図5】本発明の他の実施形態に係るリフレッシュ回路の構成を示したブロック図である。
【図6】本発明の他の実施形態に係るリフレッシュ回路の構成を示したブロック図である。
【発明を実施するための形態】
【0017】
以下、実施形態によって本発明をより詳細に説明する。これらの実施形態は、単に本発明を例示するためのものであり、本発明の権利保護範囲がこれら実施形態によって制限されるものではない。
【0018】
図1は、本発明の一実施形態に係るリフレッシュ回路の構成を示したブロック図である。
【0019】
同図に示すように、本実施形態に係るリフレッシュ回路は、アドレスカウンタ11と、イネーブルパルス生成部12と、第1のアドレスラッチ13と、第2のアドレスラッチ14と、第1のアドレスデコーダ15と、第2のアドレスデコーダ16と、マット信号生成部17と、メインワードライン信号生成部18と、サブワードライン信号生成部19と、で構成される。
【0020】
アドレスカウンタ11は、開示信号STRがイネーブルされる場合、5ビットの第1のローアドレスRAX<1:5>及び9ビットの第2のローアドレスRAX<6:14>をカウントする。アドレスカウンタ11の具体的な構成は図2を参考して後述する。
【0021】
イネーブルパルス生成部12は、リフレッシュ期間で周期的に発生するパルスを含む第1のイネーブルパルスENP1と、第1のローアドレスRAX<1:5>の全てのビットに対するカウントが終了する時点で発生するパルスを含む第2のイネーブルパルスENP2とを生成する。イネーブルパルス生成部12の具体的な構成は図3を参考して後述する。
【0022】
第1のアドレスラッチ13は、第1のイネーブルパルスENP1のパルスが入力される時点で第1のローアドレスRAX<1:5>をラッチして、5ビットの第1のラッチアドレスBAX<1:5>を出力する。第2のアドレスラッチ14は、第2のイネーブルパルスENP2のパルスが入力される時点で第2のローアドレスRAX<6:14>をラッチして、第2のラッチアドレスBAX<6:11>及び第3のラッチアドレスBAX<12:14>を出力する。
【0023】
第1のアドレスデコーダ15は、第1のラッチアドレスBAX<1:5>をデコードして、4ビットの第1のマット選択信号MATS1<1:4>及び8ビットの第2のマット選択信号MATS2<1:8>を生成する。第2のアドレスデコーダ16は、第2のラッチアドレスBAX<6:11>をデコードして、各々4ビットで構成された第1のメインワードライン選択信号MWLS1<1:4>と、第2のメインワードライン選択信号MWLS2<1:4>と、第3のメインワードライン選択信号MWLS3<1:4>とを生成する。また、第2のアドレスデコーダ16は、第3のラッチアドレスBAX<12:14>をデコードして、4ビットで構成された第1のサブワードライン選択信号FXS1<1:4>及び2ビットで構成された第2のサブワードライン選択信号FXS2<1:2>を生成する。
【0024】
マット信号生成部17は、第1のマット選択信号MATS1<1:4>及び第2のマット選択信号MATS2<1:8>のレベル組み合わせによって選択的にイネーブルされる第1のマット信号ないし第32のマット信号MAT<1:32>を生成する。メインワードライン信号生成部18は、第1のメインワードライン選択信号MWLS1<1:4>と、第2のメインワードライン選択信号MWLS2<1:4>と、第3のメインワードライン選択信号MWLS3<1:4>と、のレベル組み合わせによって選択的にイネーブルされる第1のメインワードライン信号ないし第64のメインワードライン信号MWL<1:64>を生成する。サブワードライン信号生成部19は、第1のサブワードライン選択信号FXS1<1:4>及び第2のサブワードライン選択信号FXS2<1:2>のレベル組み合わせによって選択的にイネーブルされる第1のサブワードライン信号ないし第8のサブワードライン信号FX<1:8>を生成する。
【0025】
図2に示すように、アドレスカウンタ11は、第1のカウンタないし第14のカウンタ1101〜1114で構成されて、全てロジックローレベルに初期化された第1のローアドレスRAX<1:5>及び第2のローアドレスRAX<6:14>を、全てロジックハイレベルになるまで1ビットずつカウントする。第1のローアドレスRAX<1:5>は下位ビットで構成され、第2のローアドレスRAX<6:14>は上位ビットで構成されるので、第1のローアドレスRAX<1:5>が全てロジックハイレベルにカウントされる度に第2のローアドレスRAX<6:14>が1ビットずつアップカウントされる。第1のカウンタ1101は、セルフリフレッシュコマンドまたはオートリフレッシュコマンドによってロジックハイレベルにイネーブルされる開示信号STRにより駆動される。
【0026】
図3に示すように、イネーブルパルス生成部12は、制御信号生成部121及びイネーブルパルス出力部122で構成される。制御信号生成部121は、全てのビットがハイレベルにカウントされた第1のローアドレスRAX<1:5>が入力される場合、ロジックローレベルにイネーブルされる感知信号DETBを生成するカウント感知部123と、バンクアクティブパルスBKACTPB及びリフレッシュパルスREFPを受信して、リフレッシュ期間でロジックハイレベルを維持するラッチ信号LATを生成するラッチ信号生成部124と、リフレッシュ期間でロジックハイレベルのラッチ信号LATが入力された状態で感知信号DETBがロジックローレベルにイネーブルされる場合、ロジックハイレベルにイネーブルされる制御信号CTRを生成するNANDゲートND11と、で構成される。イネーブルパルス出力部122は、NANDゲートND12、ND13で構成される。イネーブルパルス出力部122は、内部アクティブパルスIACTP及び内部プリチャージパルスIPCGPによって周期的に発生するパルスを含む第1のイネーブルパルスENP1を生成する。また、イネーブルパルス出力部122は、ロジックローレベルにディセーブルされた制御信号CTRが入力される場合、ロジックハイレベルの第2のイネーブルパルスENP2を生成し、ロジックハイレベルにイネーブルされた制御信号CTRが入力される場合、内部アクティブパルスIACTP及び内部プリチャージパルスIPCGPによって発生するパルスを含む第2のイネーブルパルスENP2を生成する。バンクアクティブパルスBKACTPBと、リフレッシュパルスREFPと、内部アクティブパルスIACTPと、内部プリチャージパルスIPCGPとは、リフレッシュ期間で各々予め設定された周期を有するパルスを含むパルス信号である。
【0027】
以上で説明したリフレッシュ回路は、それぞれのバンクが64個のマットを含み、それぞれのマットは、512個のロー(row)ラインで構成された半導体メモリ装置に適用され得る。マット、メインワードライン、及びサブワードラインの数は、実施形態によって多様に設定することができる。以下、図4を参考して、図3に示されたイネーブルパルス生成部12の動作を具体的に説明すれば、次のとおりである。
【0028】
リフレッシュコマンド(REF_CMD、セルフリフレッシュコマンドまたはオートリフレッシュコマンドを含む)によってロジックハイレベルにイネーブルされる開示信号STRが入力されると、アドレスカウンタ11は、全てロジックローレベルに初期化された第1のローアドレスRAX<1:5>及び第2のローアドレスRAX<6:14>を全てロジックハイレベルになるまで1ビットずつカウントする。
【0029】
このとき、ラッチ信号LATは、バンクアクティブパルスBKACTPB及びリフレッシュパルスREFPによってリフレッシュ期間でロジックハイレベルに生成され、感知信号DETBは、第1のローアドレスRAX<1:5>が全てロジックハイレベルにカウントされる時点から所定期間の間ロジックローレベルにイネーブルされる。このように生成されたラッチ信号LAT及び感知信号DETBによって制御信号CTRは、感知信号DETBがロジックローレベルにイネーブルされる期間でロジックハイレベルにイネーブルされる。したがって、イネーブルパルス生成部12で生成される第2のイネーブルパルスENP2は、第1のローアドレスRAX<1:5>の全てのビットに対するカウントが終了する時点で内部アクティブパルスIACTP及び内部プリチャージパルスIPCGPに同期して発生するパルスを含む。一方、第1のイネーブルパルスENP1は、内部アクティブパルスIACTP及び内部プリチャージパルスIPCGPに同期してリフレッシュ期間で予め設定された周期で発生するパルスを含む。
【0030】
以上で説明したように、イネーブルパルス生成部12で生成された第2のイネーブルパルスENP2によって第2のアドレスラッチ14は、第1のローアドレスRAX<1:5>の全てのビットに対するカウントが終了するときのみに第2のローアドレスRAX<6:14>をラッチして、第2のラッチアドレスBAX<6:11>及び第3のラッチアドレスBAX<12:14>を出力する。すなわち、メインワードライン及びサブワードラインを活性化するための第2のローアドレスRAX<6:14>がカウントされることなく、所定レベルを維持する場合、第2のローアドレスRAX<6:14>をラッチして第2のラッチアドレスBAX<6:11>及び第3のラッチアドレスBAX<12:14>に出力しない。したがって、本実施形態のリフレッシュ回路を適用する場合、所定レベルを維持する第2のローアドレスRAX<6:14>をラッチすることにより発生する不要な電流消費が除去される。
【0031】
図5は、本発明の他の実施形態に係るリフレッシュ回路の構成を示したブロック図である。
【0032】
同図に示すように、本実施形態に係るリフレッシュ回路は、アドレスカウンタ21と、イネーブルパルス生成部22と、第1のアドレスラッチ23と、第2のアドレスラッチ24と、第1のアドレスデコーダ25と、第2のアドレスデコーダ26と、メインワードライン信号生成部27と、マット信号生成部28と、サブワードライン信号生成部29と、で構成される。
【0033】
アドレスカウンタ21は、開示信号STRがイネーブルされる場合、6ビットの第1のローアドレスRAX<1:6>及び8ビットの第2のローアドレスRAX<7:14>をカウントする。
【0034】
イネーブルパルス生成部22は、リフレッシュ期間で周期的に発生するパルスを含む第1のイネーブルパルスENP1と、第1のローアドレスRAX<1:6>の全てのビットに対するカウントが終了する時点で発生するパルスを含む第2のイネーブルパルスENP2とを生成する。
【0035】
第1のアドレスラッチ23は、第1のイネーブルパルスENP1のパルスが入力される時点で第1のローアドレスRAX<1:6>をラッチして、6ビットの第1のラッチアドレスBAX<1:6>を出力する。第2のアドレスラッチ24は、第2のイネーブルパルスENP2のパルスが入力される時点で第2のローアドレスRAX<7:14>をラッチして、第2のラッチアドレスBAX<7:11>及び第3のラッチアドレスBAX<12:14>を出力する。
【0036】
第1のアドレスデコーダ25は、第1のラッチアドレスBAX<1:6>をデコードして、各々4ビットで構成された第1のメインワードライン選択信号MWLS1<1:4>と、第2のメインワードライン選択信号MWLS2<1:4>と、第3のメインワードライン選択信号MWLS3<1:4>と、を生成する。第2のアドレスデコーダ26は、第2のラッチアドレスBAX<7:11>をデコードして、4ビットの第1のマット選択信号MATS1<1:4>及び8ビットの第2のマット選択信号MATS2<1:8>を生成する。また、第2のアドレスデコーダ26は、第3のラッチアドレスBAX<12:14>をデコードして、4ビットで構成された第1のサブワードライン選択信号FXS1<1:4>及び2ビットで構成された第2のサブワードライン選択信号FXS2<1:2>を生成する。
【0037】
メインワードライン信号生成部27は、第1のメインワードライン選択信号MWLS1<1:4>と、第2のメインワードライン選択信号MWLS2<1:4>と、第3のメインワードライン選択信号MWLS3<1:4>と、のレベル組み合わせによって選択的にイネーブルされる第1のメインワードライン信号ないし第64のメインワードライン信号MWL<1:64>を生成する。マット信号生成部28は、第1のマット選択信号MATS1<1:4>及び第2のマット選択信号MATS2<1:8>のレベル組み合わせによって選択的にイネーブルされる第1のマット信号ないし第32のマット信号MAT<1:32>を生成する。サブワードライン信号生成部29は、第1のサブワードライン選択信号FXS1<1:4>及び第2のサブワードライン選択信号FXS2<1:2>のレベル組み合わせによって選択的にイネーブルされる第1のサブワードラインないし第8のサブワードライン信号FX<1:8>を生成する。
【0038】
以上で説明した構成のリフレッシュ回路は、マット及びサブワードラインを固定させ、全てのメインワードラインを順次活性化させる方式でリフレッシュを行う半導体メモリ装置に適用することができる。このような構成のリフレッシュ回路は、マット及びサブワードラインを活性化するための第2のローアドレスRAX<7:14>がカウントされることなく、所定レベルを維持する場合、第2のローアドレスRAX<7:14>をラッチして第2のラッチアドレスBAX<7:11>及び第3のラッチアドレスBAX<12:14>に出力しない。したがって、本実施形態のリフレッシュ回路を適用する場合、所定レベルを維持する第2のローアドレスRAX<7:14>をラッチすることにより発生する不要な電流消費が除去される。
【0039】
図6は、本発明の他の実施形態に係るリフレッシュ回路の構成を示したブロック図である。
【0040】
同図に示すように、本実施形態に係るリフレッシュ回路は、アドレスカウンタ31と、イネーブルパルス生成部32と、第1のアドレスラッチ33と、第2のアドレスラッチ34と、第1のアドレスデコーダ35と、第2のアドレスデコーダ36と、サブワードライン信号生成部37と、メインワードライン信号生成部38と、マット信号生成部39とで構成される。
【0041】
アドレスカウンタ31は、開示信号STRがイネーブルされる場合、3ビットの第1のローアドレスRAX<1:3>及び11ビットの第2のローアドレスRAX<4:14>をカウントする。
【0042】
イネーブルパルス生成部32は、リフレッシュ期間で周期的に発生するパルスを含む第1のイネーブルパルスENP1と、第1のローアドレスRAX<1:6>の全てのビットに対するカウントが終了する時点で発生するパルスを含む第2のイネーブルパルスENP2とを生成する。
【0043】
第1のアドレスラッチ33は、第1のイネーブルパルスENP1のパルスが入力される時点で第1のローアドレスRAX<1:3>をラッチして、3ビットの第1のラッチアドレスBAX<1:3>を出力する。第2のアドレスラッチ34は、第2のイネーブルパルスENP2のパルスが入力される時点で第2のローアドレスRAX<4:14>をラッチして、6ビットの第2のラッチアドレスBAX<4:9>及び5ビットの第3のラッチアドレスBAX<10:14>を出力する。
【0044】
第1のアドレスデコーダ35は、第1のラッチアドレスBAX<1:3>をデコードして、4ビットで構成された第1のサブワードライン選択信号FXS1<1:4>及び2ビットで構成された第2のサブワードライン選択信号FXS2<1:2>を生成する。第2のアドレスデコーダ36は、第2のラッチアドレスBAX<4:9>をデコードして、各々4ビットで構成された第1のメインワードライン選択信号MWLS1<1:4>と、第2のメインワードライン選択信号MWLS2<1:4>と、第3のメインワードライン選択信号MWLS3<1:4>と、を生成する。第2のアドレスデコーダ36は、第3のラッチアドレスBAX<10:14>をデコードして、4ビットの第1のマット選択信号MATS1<1:4>及び8ビットの第2のマット選択信号MATS2<1:8>を生成する。
【0045】
サブワードライン信号生成部37は、第1のサブワードライン選択信号FXS1<1:4>及び第2のサブワードライン選択信号FXS2<1:2>のレベル組み合わせによって選択的にイネーブルされる第1のサブワードライン信号ないし第8のサブワードライン信号FX<1:8>を生成する。メインワードライン信号生成部38は、第1のメインワードライン選択信号MWLS1<1:4>と、第2のメインワードライン選択信号MWLS2<1:4>と、第3のメインワードライン選択信号MWLS3<1:4>と、のレベル組み合わせによって選択的にイネーブルされる第1のメインワードライン信号ないし第64のメインワードライン信号MWL<1:64>を生成する。マット信号生成部39は、第1のマット選択信号MATS1<1:4>及び第2のマット選択信号MATS2<1:8>のレベル組み合わせによって選択的にイネーブルされる第1のマット信号ないし第32のマット信号MAT<1:32>を生成する。
【0046】
以上で説明した構成のリフレッシュ回路は、マット及びメインワードラインを固定させ、全てのサブワードラインを順次活性化させる方式でリフレッシュを行う半導体メモリ装置に適用することができる。このような構成のリフレッシュ回路は、マット及びメインワードラインを活性化するための第2のローアドレスRAX<4:14>がカウントされることなく、所定レベルを維持する場合、第2のローアドレスRAX<4:14>をラッチして第2のラッチアドレスBAX<4:9>及び第3のラッチアドレスBAX<10:14>に出力しない。したがって、本実施形態のリフレッシュ回路を適用する場合、所定レベルを維持する第2のローアドレスRAX<4:14>をラッチすることにより発生する不要な電流消費が除去される。
【符号の説明】
【0047】
11 アドレスカウンタ
1101〜1114 第1のカウンタないし第14のカウンタ
12 イネーブルパルス生成部
121 制御信号生成部
122 イネーブルパルス出力部
123 カウント感知部
124 ラッチ信号生成部
13 第1のアドレスラッチ
14 第2のアドレスラッチ
15 第1のアドレスデコーダ
16 第2のアドレスデコーダ
17 マット信号生成部
18 メインワードライン信号生成部
19 サブワードライン信号生成部
【特許請求の範囲】
【請求項1】
リフレッシュ期間で周期的に発生するパルスを含む第1のイネーブルパルス及び第1のローアドレスの全てのビットに対するカウントが終了する時点で発生するパルスを含む第2のイネーブルパルスを生成するイネーブルパルス生成部と、
前記第1のイネーブルパルスに同期して、前記第1のローアドレスをラッチして第1のラッチアドレスを生成する第1のアドレスラッチと、
前記第2のイネーブルパルスに同期して第2のローアドレスをラッチして第2のラッチアドレス及び第3のラッチアドレスを生成する第2のアドレスラッチと、
を備えることを特徴とするリフレッシュ回路。
【請求項2】
前記イネーブルパルス生成部が、
予め設定された組み合わせのビットで構成された前記第1のローアドレスが入力される場合、イネーブルされる制御信号を生成する制御信号生成部と、
前記制御信号、内部アクティブパルス、及び内部プリチャージパルスに応じて、前記第1のイネーブルパルス及び第2のイネーブルパルスを出力するイネーブルパルス出力部と、
を備えることを特徴とする請求項1に記載のリフレッシュ回路。
【請求項3】
前記制御信号生成部が、
バンクをアクティブするために発生するバンクアクティブパルス及び前記リフレッシュ期間で発生するリフレッシュパルスに応じてラッチ信号を生成するラッチ信号生成部と、
前記第1のローアドレスに含まれたビットのカウントが終了したか否かを感知して感知信号を生成するカウント感知部と、
前記ラッチ信号及び前記感知信号に応じて、前記制御信号を出力する論理素子と、
を備えることを特徴とする請求項2に記載のリフレッシュ回路。
【請求項4】
前記イネーブルパルス出力部が、
前記リフレッシュ期間で周期的に発生するパルスを含む内部アクティブパルス及び内部プリチャージパルスに応じて、前記第1のイネーブルパルスを生成する第1の論理素子と、
前記制御信号がイネーブルされる場合、前記内部アクティブパルス及び前記内部プリチャージパルスに応じて、前記第2のイネーブルパルスを生成する第2の論理素子と、
を備えることを特徴とする請求項2に記載のリフレッシュ回路。
【請求項5】
前記第1のアドレスラッチが、前記第1のイネーブルパルスのパルスが入力される時点で前記第1のローアドレスをラッチして前記第1のラッチアドレスに出力されることを特徴とする請求項1に記載のリフレッシュ回路。
【請求項6】
前記第2のアドレスラッチが、前記第2のイネーブルパルスのパルスが入力される時点で前記第2のローアドレスをラッチして前記第2のラッチアドレス及び第3のラッチアドレスに出力されることを特徴とする請求項1に記載のリフレッシュ回路。
【請求項7】
前記第1のラッチアドレスをデコードしてマット選択信号を生成する第1のアドレスデコーダと、
前記第2のラッチアドレスをデコードしてメインワードライン選択信号を生成し、前記第3のラッチアドレスをデコードしてサブワードライン選択信号を生成する第2のアドレスデコーダと、
を備えることを特徴とする請求項1に記載のリフレッシュ回路。
【請求項8】
前記マット選択信号に応じてマットを活性化するためのマット信号をイネーブルさせるマット信号生成部と、
前記メインワードライン選択信号に応じてメインワードラインを活性化するためのメインワードライン信号をイネーブルさせるメインワードライン信号生成部と、
前記サブワードライン選択信号に応じてサブワードラインを活性化するためのサブワードライン信号をイネーブルさせるサブワードライン信号生成部と、
をさらに備えることを特徴とする請求項7に記載のリフレッシュ回路。
【請求項9】
前記第1のラッチアドレスをデコードしてメインワードライン選択信号を生成する第1のアドレスデコーダと、
前記第2のラッチアドレスをデコードしてマット選択信号を生成し、前記第3のラッチアドレスをデコードしてサブワードライン選択信号を生成する第2のアドレスデコーダと、
をさらに備えることを特徴とする請求項1に記載のリフレッシュ回路。
【請求項10】
前記メインワードライン選択信号に応じてメインワードラインを活性化するためのメインワードライン信号をイネーブルさせるメインワードライン信号生成部と、
前記マット選択信号に応じてマットを活性化するためのマット信号をイネーブルさせるマット信号生成部と、
前記サブワードライン選択信号に応じてサブワードラインを活性化するためのサブワードライン信号をイネーブルさせるサブワードライン信号生成部と、
をさらに備えることを特徴とする請求項9に記載のリフレッシュ回路。
【請求項11】
前記第1のラッチアドレスをデコードしてサブワードライン選択信号を生成する第1のアドレスデコーダと、
前記第2のラッチアドレスをデコードしてメインワードライン選択信号を生成し、前記第3のラッチアドレスをデコードしてマット選択信号を生成する第2のアドレスデコーダと、
をさらに備えることを特徴とする請求項1に記載のリフレッシュ回路。
【請求項12】
前記サブワードライン選択信号に応じてサブワードラインを活性化するためのサブワードライン信号をイネーブルさせるサブワードライン信号生成部と、
前記メインワードライン選択信号に応じてメインワードラインを活性化するためのメインワードライン信号をイネーブルさせるメインワードライン信号生成部と、
前記マット選択信号に応じてマットを活性化するためのマット信号をイネーブルさせるマット信号生成部と、
をさらに備えることを特徴とする請求項11に記載のリフレッシュ回路。
【請求項13】
リフレッシュ期間で周期的に発生するパルスを含む第1のイネーブルパルスに応じて第1のローアドレスをラッチして第1のラッチアドレスを生成する第1のアドレスラッチと、
前記第1のローアドレスの全てのビットに対するカウントが終了する時点で発生するパルスを含む第2のイネーブルパルスに応じて第2のローアドレスをラッチして第2のラッチアドレス及び第3のラッチアドレスを生成する第2のアドレスラッチと、
前記第1のラッチアドレスをデコードしてマット選択信号を生成する第1のアドレスデコーダと、
前記第2のラッチアドレスをデコードしてメインワードライン選択信号を生成し、前記第3のラッチアドレスをデコードしてサブワードライン選択信号を生成する第2のアドレスデコーダと、
を備えることを特徴とするリフレッシュ回路。
【請求項14】
前記マット選択信号に応じてマットを活性化するためのマット信号をイネーブルさせるマット信号生成部と、
前記メインワードライン選択信号に応じてメインワードラインを活性化するためのメインワードライン信号をイネーブルさせるメインワードライン信号生成部と、
前記サブワードライン選択信号に応じてサブワードラインを活性化するためのサブワードライン信号をイネーブルさせるサブワードライン信号生成部と、
をさらに備えることを特徴とする請求項13に記載のリフレッシュ回路。
【請求項15】
リフレッシュ期間で周期的に発生するパルスを含む第1のイネーブルパルスに応じて第1のローアドレスをラッチして第1のラッチアドレスを生成する第1のアドレスラッチと、
前記第1のローアドレスの全てのビットに対するカウントが終了する時点で発生するパルスを含む第2のイネーブルパルスに応じて第2のローアドレスをラッチして第2のラッチアドレス及び第3のラッチアドレスを生成する第2のアドレスラッチと、
前記第1のラッチアドレスをデコードしてメインワードライン選択信号を生成する第1のアドレスデコーダと、
前記第2のラッチアドレスをデコードしてマット選択信号を生成し、前記第3のラッチアドレスをデコードしてサブワードライン選択信号を生成する第2のアドレスデコーダと、
を備えることを特徴とするリフレッシュ回路。
【請求項16】
前記メインワードライン選択信号に応じてメインワードラインを活性化するためのメインワードライン信号をイネーブルさせるメインワードライン信号生成部と、
前記マット選択信号に応じてマットを活性化するためのマット信号をイネーブルさせるマット信号生成部と、
前記サブワードライン選択信号に応じてサブワードラインを活性化するためのサブワードライン信号をイネーブルさせるサブワードライン信号生成部と、
をさらに備えることを特徴とする請求項15に記載のリフレッシュ回路。
【請求項17】
リフレッシュ期間で周期的に発生するパルスを含む第1のイネーブルパルスに応じて第1のローアドレスをラッチして第1のラッチアドレスを生成する第1のアドレスラッチと、
前記第1のローアドレスの全てのビットに対するカウントが終了する時点で発生するパルスを含む第2のイネーブルパルスに応じて第2のローアドレスをラッチして第2のラッチアドレス及び第3のラッチアドレスを生成する第2のアドレスラッチと、
前記第1のラッチアドレスをデコードしてサブワードライン選択信号を生成する第1のアドレスデコーダと、
前記第2のラッチアドレスをデコードしてメインワードライン選択信号を生成し、前記第3のラッチアドレスをデコードしてマット選択信号を生成する第2のアドレスデコーダと、
を備えることを特徴とするリフレッシュ回路。
【請求項18】
前記サブワードライン選択信号に応じてサブワードラインを活性化するためのサブワードライン信号をイネーブルさせるサブワードライン信号生成部と、
前記メインワードライン選択信号に応じてメインワードラインを活性化するためのメインワードライン信号をイネーブルさせるメインワードライン信号生成部と、
前記マット選択信号に応じてマットを活性化するためのマット信号をイネーブルさせるマット信号生成部と、
をさらに備えることを特徴とする請求項17に記載のリフレッシュ回路。
【請求項1】
リフレッシュ期間で周期的に発生するパルスを含む第1のイネーブルパルス及び第1のローアドレスの全てのビットに対するカウントが終了する時点で発生するパルスを含む第2のイネーブルパルスを生成するイネーブルパルス生成部と、
前記第1のイネーブルパルスに同期して、前記第1のローアドレスをラッチして第1のラッチアドレスを生成する第1のアドレスラッチと、
前記第2のイネーブルパルスに同期して第2のローアドレスをラッチして第2のラッチアドレス及び第3のラッチアドレスを生成する第2のアドレスラッチと、
を備えることを特徴とするリフレッシュ回路。
【請求項2】
前記イネーブルパルス生成部が、
予め設定された組み合わせのビットで構成された前記第1のローアドレスが入力される場合、イネーブルされる制御信号を生成する制御信号生成部と、
前記制御信号、内部アクティブパルス、及び内部プリチャージパルスに応じて、前記第1のイネーブルパルス及び第2のイネーブルパルスを出力するイネーブルパルス出力部と、
を備えることを特徴とする請求項1に記載のリフレッシュ回路。
【請求項3】
前記制御信号生成部が、
バンクをアクティブするために発生するバンクアクティブパルス及び前記リフレッシュ期間で発生するリフレッシュパルスに応じてラッチ信号を生成するラッチ信号生成部と、
前記第1のローアドレスに含まれたビットのカウントが終了したか否かを感知して感知信号を生成するカウント感知部と、
前記ラッチ信号及び前記感知信号に応じて、前記制御信号を出力する論理素子と、
を備えることを特徴とする請求項2に記載のリフレッシュ回路。
【請求項4】
前記イネーブルパルス出力部が、
前記リフレッシュ期間で周期的に発生するパルスを含む内部アクティブパルス及び内部プリチャージパルスに応じて、前記第1のイネーブルパルスを生成する第1の論理素子と、
前記制御信号がイネーブルされる場合、前記内部アクティブパルス及び前記内部プリチャージパルスに応じて、前記第2のイネーブルパルスを生成する第2の論理素子と、
を備えることを特徴とする請求項2に記載のリフレッシュ回路。
【請求項5】
前記第1のアドレスラッチが、前記第1のイネーブルパルスのパルスが入力される時点で前記第1のローアドレスをラッチして前記第1のラッチアドレスに出力されることを特徴とする請求項1に記載のリフレッシュ回路。
【請求項6】
前記第2のアドレスラッチが、前記第2のイネーブルパルスのパルスが入力される時点で前記第2のローアドレスをラッチして前記第2のラッチアドレス及び第3のラッチアドレスに出力されることを特徴とする請求項1に記載のリフレッシュ回路。
【請求項7】
前記第1のラッチアドレスをデコードしてマット選択信号を生成する第1のアドレスデコーダと、
前記第2のラッチアドレスをデコードしてメインワードライン選択信号を生成し、前記第3のラッチアドレスをデコードしてサブワードライン選択信号を生成する第2のアドレスデコーダと、
を備えることを特徴とする請求項1に記載のリフレッシュ回路。
【請求項8】
前記マット選択信号に応じてマットを活性化するためのマット信号をイネーブルさせるマット信号生成部と、
前記メインワードライン選択信号に応じてメインワードラインを活性化するためのメインワードライン信号をイネーブルさせるメインワードライン信号生成部と、
前記サブワードライン選択信号に応じてサブワードラインを活性化するためのサブワードライン信号をイネーブルさせるサブワードライン信号生成部と、
をさらに備えることを特徴とする請求項7に記載のリフレッシュ回路。
【請求項9】
前記第1のラッチアドレスをデコードしてメインワードライン選択信号を生成する第1のアドレスデコーダと、
前記第2のラッチアドレスをデコードしてマット選択信号を生成し、前記第3のラッチアドレスをデコードしてサブワードライン選択信号を生成する第2のアドレスデコーダと、
をさらに備えることを特徴とする請求項1に記載のリフレッシュ回路。
【請求項10】
前記メインワードライン選択信号に応じてメインワードラインを活性化するためのメインワードライン信号をイネーブルさせるメインワードライン信号生成部と、
前記マット選択信号に応じてマットを活性化するためのマット信号をイネーブルさせるマット信号生成部と、
前記サブワードライン選択信号に応じてサブワードラインを活性化するためのサブワードライン信号をイネーブルさせるサブワードライン信号生成部と、
をさらに備えることを特徴とする請求項9に記載のリフレッシュ回路。
【請求項11】
前記第1のラッチアドレスをデコードしてサブワードライン選択信号を生成する第1のアドレスデコーダと、
前記第2のラッチアドレスをデコードしてメインワードライン選択信号を生成し、前記第3のラッチアドレスをデコードしてマット選択信号を生成する第2のアドレスデコーダと、
をさらに備えることを特徴とする請求項1に記載のリフレッシュ回路。
【請求項12】
前記サブワードライン選択信号に応じてサブワードラインを活性化するためのサブワードライン信号をイネーブルさせるサブワードライン信号生成部と、
前記メインワードライン選択信号に応じてメインワードラインを活性化するためのメインワードライン信号をイネーブルさせるメインワードライン信号生成部と、
前記マット選択信号に応じてマットを活性化するためのマット信号をイネーブルさせるマット信号生成部と、
をさらに備えることを特徴とする請求項11に記載のリフレッシュ回路。
【請求項13】
リフレッシュ期間で周期的に発生するパルスを含む第1のイネーブルパルスに応じて第1のローアドレスをラッチして第1のラッチアドレスを生成する第1のアドレスラッチと、
前記第1のローアドレスの全てのビットに対するカウントが終了する時点で発生するパルスを含む第2のイネーブルパルスに応じて第2のローアドレスをラッチして第2のラッチアドレス及び第3のラッチアドレスを生成する第2のアドレスラッチと、
前記第1のラッチアドレスをデコードしてマット選択信号を生成する第1のアドレスデコーダと、
前記第2のラッチアドレスをデコードしてメインワードライン選択信号を生成し、前記第3のラッチアドレスをデコードしてサブワードライン選択信号を生成する第2のアドレスデコーダと、
を備えることを特徴とするリフレッシュ回路。
【請求項14】
前記マット選択信号に応じてマットを活性化するためのマット信号をイネーブルさせるマット信号生成部と、
前記メインワードライン選択信号に応じてメインワードラインを活性化するためのメインワードライン信号をイネーブルさせるメインワードライン信号生成部と、
前記サブワードライン選択信号に応じてサブワードラインを活性化するためのサブワードライン信号をイネーブルさせるサブワードライン信号生成部と、
をさらに備えることを特徴とする請求項13に記載のリフレッシュ回路。
【請求項15】
リフレッシュ期間で周期的に発生するパルスを含む第1のイネーブルパルスに応じて第1のローアドレスをラッチして第1のラッチアドレスを生成する第1のアドレスラッチと、
前記第1のローアドレスの全てのビットに対するカウントが終了する時点で発生するパルスを含む第2のイネーブルパルスに応じて第2のローアドレスをラッチして第2のラッチアドレス及び第3のラッチアドレスを生成する第2のアドレスラッチと、
前記第1のラッチアドレスをデコードしてメインワードライン選択信号を生成する第1のアドレスデコーダと、
前記第2のラッチアドレスをデコードしてマット選択信号を生成し、前記第3のラッチアドレスをデコードしてサブワードライン選択信号を生成する第2のアドレスデコーダと、
を備えることを特徴とするリフレッシュ回路。
【請求項16】
前記メインワードライン選択信号に応じてメインワードラインを活性化するためのメインワードライン信号をイネーブルさせるメインワードライン信号生成部と、
前記マット選択信号に応じてマットを活性化するためのマット信号をイネーブルさせるマット信号生成部と、
前記サブワードライン選択信号に応じてサブワードラインを活性化するためのサブワードライン信号をイネーブルさせるサブワードライン信号生成部と、
をさらに備えることを特徴とする請求項15に記載のリフレッシュ回路。
【請求項17】
リフレッシュ期間で周期的に発生するパルスを含む第1のイネーブルパルスに応じて第1のローアドレスをラッチして第1のラッチアドレスを生成する第1のアドレスラッチと、
前記第1のローアドレスの全てのビットに対するカウントが終了する時点で発生するパルスを含む第2のイネーブルパルスに応じて第2のローアドレスをラッチして第2のラッチアドレス及び第3のラッチアドレスを生成する第2のアドレスラッチと、
前記第1のラッチアドレスをデコードしてサブワードライン選択信号を生成する第1のアドレスデコーダと、
前記第2のラッチアドレスをデコードしてメインワードライン選択信号を生成し、前記第3のラッチアドレスをデコードしてマット選択信号を生成する第2のアドレスデコーダと、
を備えることを特徴とするリフレッシュ回路。
【請求項18】
前記サブワードライン選択信号に応じてサブワードラインを活性化するためのサブワードライン信号をイネーブルさせるサブワードライン信号生成部と、
前記メインワードライン選択信号に応じてメインワードラインを活性化するためのメインワードライン信号をイネーブルさせるメインワードライン信号生成部と、
前記マット選択信号に応じてマットを活性化するためのマット信号をイネーブルさせるマット信号生成部と、
をさらに備えることを特徴とする請求項17に記載のリフレッシュ回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図2】
【図3】
【図4】
【図5】
【図6】
【公開番号】特開2012−155828(P2012−155828A)
【公開日】平成24年8月16日(2012.8.16)
【国際特許分類】
【出願番号】特願2011−163587(P2011−163587)
【出願日】平成23年7月26日(2011.7.26)
【出願人】(310024033)エスケーハイニックス株式会社 (122)
【氏名又は名称原語表記】SK hynix Inc.
【住所又は居所原語表記】2091, Gyeongchung−daero,Bubal−eub,Icheon−si,Gyeonggi−do,Korea
【Fターム(参考)】
【公開日】平成24年8月16日(2012.8.16)
【国際特許分類】
【出願日】平成23年7月26日(2011.7.26)
【出願人】(310024033)エスケーハイニックス株式会社 (122)
【氏名又は名称原語表記】SK hynix Inc.
【住所又は居所原語表記】2091, Gyeongchung−daero,Bubal−eub,Icheon−si,Gyeonggi−do,Korea
【Fターム(参考)】
[ Back to top ]