【課題】半導体メモリ装置の読み出し動作および書き込み動作フェイルを防止することができる半導体メモリ装置を提供する。
【解決手段】読み出し信号または書き込み信号に応答して、選択的にイネーブルされる第１テストモード信号ないし第３テストモード信号に応じて遅延量が調整されるストローブクロックを生成するストローブクロック生成部１０と、ストローブクロックの第１レベルに応答してアドレスをラッチし、ストローブクロックの第２レベルに応答して、アドレスをデコーディングして内部アドレスを生成する内部アドレス生成部２０と、内部アドレスをデコーディングして選択的にイネーブルされる出力イネーブル信号を生成する出力イネーブル信号生成部３０と、を備える。 （もっと読む）

【課題】アドレス入力バッファによる電力消費を低減可能な半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、アドレス端子に接続される第１入力バッファと、データ入力の基準となるクロック信号を受けるクロック端子と、前記クロック端子に接続されるクロック信号を受ける第２入力バッファとを具備する。前記第１入力バッファは、ライトコマンドが入力された場合に活性化され、ライトコマンドが入力された後、前記クロック信号の所定サイクル後に非活性化される。 （もっと読む）

【課題】所定レベルを維持するローアドレスが不要にラッチされないようにすることにより、リフレッシュ動作時に消費される電流を減少できるようにしたリフレッシュ回路を提供すること。
【解決手段】リフレッシュ期間で周期的に発生するパルスを含む第１のイネーブルパルス及び第１のローアドレスの全てのビットに対するカウントが終了する時点で発生するパルスを含む第２のイネーブルパルスを生成するイネーブルパルス生成部と、前記第１のイネーブルパルスに同期して、前記第１のローアドレスをラッチして第１のラッチアドレスを生成する第１のアドレスラッチと、前記第２のイネーブルパルスに同期して第２のローアドレスをラッチして第２のラッチアドレス及び第３のラッチアドレスを生成する第２のアドレスラッチと、を備えることを特徴とする。 （もっと読む）

【課題】ポイントシフト型ＦＩＦＯ回路の制御に必要な信号配線の本数を削減する。
【解決手段】入力ノードＮＩ０〜ＮＩｍが入力選択回路１に接続され、出力ノードＮＯ０〜ＮＯｍが出力選択回路２に接続されたラッチ回路Ｌ０〜Ｌｍと、入力選択回路１及び出力選択回路２を制御する制御回路６とを備える。制御回路６は、入力ポインタ信号ＩＰを生成するシフトレジスタ６ａと、出力ポインタ信号ＯＰを生成するバイナリカウンタ６ｂを含む。入力選択回路１は、入力ポインタ信号ＩＰの値に基づいていずれかのラッチ回路を選択し、出力選択回路２は、出力ポインタ信号ＯＰの値に基づいていずれかのラッチ回路を選択する。これにより、入力選択回路１におけるハザードの発生を防止しつつ、出力ポインタ信号ＯＰを伝送する信号配線の本数を削減することが可能となる。 （もっと読む）

【課題】メモリセルの保持データが多値化された場合であっても正確なデータを保持することが可能なメモリセルを有する半導体装置を供給すること。
【解決手段】半導体装置に、酸化物半導体によってチャネル領域が形成されるトランジスタのソース及びドレインの一方が電気的に接続されたノードにおいてデータの保持を行うメモリセルを設ける。なお、当該トランジスタのオフ電流（リーク電流）の値は、極めて低い。そのため、当該ノードの電位を所望の値に設定後、当該トランジスタをオフ状態とすることで当該電位を一定又はほぼ一定に維持することが可能である。これにより、当該メモリセルにおいて、正確なデータの保持が可能となる。 （もっと読む）

【課題】半導体装置のデータ入力回路における消費電力を削減すること。
【解決手段】半導体装置は、クロック信号の立ち上がりエッジおよび立ち下がりエッジの少なくともいずれか一方の近傍の期間において活性状態となる制御信号を生成して出力する制御信号生成回路と、制御信号が活性状態である期間においてデータ信号を受信可能な活性状態となり、それ以外の期間において非活性状態となるデータ入力回路と、を備えている。 （もっと読む）

【課題】チップの入出力構成が異なる場合でも、高い順応性を有し、異なる仕様を構成可能な半導体デバイスを提供する。
【解決手段】内部回路と、内部回路とデバイスの外部とでデータ、アドレス、コマンドまたは電圧の入力、出力または入出力を行う複数の入出力端子３１と、複数の入出力端子３１の各経路を内部回路の各々が接続された複数の内部経路に選択的に接続させるセレクタ５０と、セレクタ５０を制御して、データ、アドレス、コマンドまたは電圧と端子との対応関係を変更する経路制御回路（経路選択信号発生回路７０）と、を有する。 （もっと読む）

【課題】データの位相が変動しても、半導体メモリ装置コントローラと半導体メモリ装置との間で安定的にデータが入出力される回路および動作方法を提供すること。
【解決方法】半導体メモリ装置は、トレーニング入力コマンドに応答してノーマルトレーニングデータ（ソースクロックのエッジに基づいてデータウインドウがスキャンされる）の入力を受け、トレーニング出力コマンドに応答してソースクロックのエッジにデータウインドウのエッジが同期した状態で出力する第１データ入出力部と、トレーニング入力コマンドに応答して復旧情報トレーニングデータ（ソースクロックのエッジに基づいてデータウインドウがスキャンされる）の入力を受け、トレーニング出力コマンドに応答してソースクロックのエッジにデータウインドウのエッジが同期した状態で出力する第２データ入出力部（１２０）とを備える。 （もっと読む）

【課題】本発明の一態様は回路の面積を減少させることができる半導体装置のアドレス出力タイミング制御回路を提供することにある。
【解決手段】半導体装置のアドレス出力タイミング制御回路は、動作規格情報をデコーディングした結果によって、リード命令またはライト命令を遅延させてタイミング信号を生成するように構成されたタイミング信号生成部と、リード命令または前記ライト命令に応答して保存制御信号を生成するように構成された保存制御信号生成部と、タイミング信号に応答して出力制御信号を生成するように構成された出力制御信号生成部と、アドレスを前記保存制御信号に応答して保存し、保存されたアドレスを前記出力制御信号に応答してタイミング調整されたアドレスとして出力するように構成された保存／出力部とを備える。 （もっと読む）

【課題】ライト動作でスキューの発生を最小化できるアドレス制御回路及び半導体メモリ装置を開示する。
【解決手段】リード動作実行のための第１のバースト区間で、アドレスからリードカラムアドレスを生成するリードカラムアドレス制御回路と、ライト動作実行のための第２のバースト区間で、前記アドレスからライトカラムアドレスを生成するライトカラムアドレス制御回路と、を含むアドレス制御回路を提供する。 （もっと読む）

【課題】リフレッシュ動作時のリーク電流による電力消費を防止する。
【解決手段】行アドレスラッチ回路と列アドレスラッチ回路との情報によりセルをアクセスして記憶データを外部に出力する通常動作と、前記行アドレスラッチ回路の情報によりセルをアクセスするが記憶データの外部への出力を行わないリフレッシュ動作とを行う半導体装置であって、リフレッシュ動作が繰り返して実行される期間中は行アドレスラッチ回路の複数の出力を同一電位に制御する。 （もっと読む）

【課題】データ転送システムにおけるデータ転送の高速化を図る。
【解決手段】第１回路３から伝送路２を介して転送されるデータを受け取る半導体集積回路１であって、前記伝送路に接続される第１終端抵抗回路１３と、前記データの転送が開始される前の収束期間において、前記伝送路のレベルを所定電位に近づける収束制御手段（１４；Ｉ,II,III）と、を有し、前記収束制御手段は、前記収束期間において、前記伝送路の前記第１終端抵抗回路による抵抗値を小さくなるように制御するように構成する。 （もっと読む）

【課題】ｔＡＡ（アドレスアクセスタイム）が改善された半導体集積回路を提供する。
【解決手段】外部からライトモード及びリードモードを定義する命令語を提供することで、立ち上りクロック又は立ち下りクロックを用いて、ライト命令又はリード命令を提供する命令語デコーダ１１０、前記ライト命令に応じて、ライトレイテンシだけ外部アドレス及び前記ライト命令をシフトさせるシフトレジスタ部１３０、及び、前記リードモード時には前記外部アドレスをコラムアドレスとしてラッチし、前記ライトモード時には前記シフトレジスタから提供されたライト用アドレスをラッチして、前記コラムアドレスとして提供するコラムアドレスラッチ部１６０を含む。 （もっと読む）

【課題】アクセスデータレートが１Ｇｂｐｓを超えるような高速メモリアクセスに必要なクロック同期のタイミングマージンを充足し易くする技術を提供する。
【解決手段】メモリ制御用チップ（２）がメモリに向けて出力するクロック信号の負荷とデータストローブ信号の負荷を同等とし、同じくクロック信号の負荷とチップセレクト信号のような他のアクセスストローブ信号の負荷を同等するように、チップのパッド配置、チップのパッドとパッケージの外部接続用ランドとの配線形態等を決定する。アクセスストローブ信号用のパッド（ＣＴＲＬ０、ＣＴＲＬ１）はコマンド・アドレス信号用のパッド（ＣＭＤ・ＡＤＲ）よりもクロック信号用のパッドの近くに配置して、クロック信号の負荷とアクセスストローブ信号の負荷を同等にし易いようにする。また、クロック信号用パッド及びアクセスストローブ信号用パッドの夫々は同一信号機能毎に複数個設ける。 （もっと読む）

【課題】動作速度が従来よりも高速な半導体装置を提供する。
【解決手段】各々に同じ信号が入力される第１電極パッド２１及び第２電極パッド２２と、第１電極パッド２１及び第２電極パッド２２の両方から信号が入力されるメモリ回路２３と、を備える半導体装置である。メモリ回路２３は、第１電極パッド２１から入力される信号と、第２電極パッド２２から入力される信号と、のいずれか早く入力される信号により動作する。 （もっと読む）

【課題】クロック整合トレーニング動作において、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）の変動に影響される遅延要素を除去することにより、ＰＶＴが変動した場合でも、常に所定の時点で内部データを外部に出力する半導体メモリ素子を提供すること。
【解決手段】アドレス信号及びコマンド信号の入力時点を同期させる第１クロックをバッファリングする第１バッファ手段３０５と、データ信号を同期させる第２クロックをバッファリングして出力し、その周波数を第１クロックと等しくする第２バッファ手段３１５と、第２バッファ手段３１５の出力クロックに応答して、内部データを出力するデータ出力手段３７０と、第２バッファ手段３１５の出力クロックを受信し、所定時間だけ遅延して出力する遅延手段３９０と、遅延手段３９０の出力クロックと第１バッファ手段３０５の出力クロックとの位相差を検出し、その検出結果を出力する位相検出手段３８０とを備える半導体メモリ素子を提供する。 （もっと読む）

【課題】ＤＤＲの高速化方式において、従来別々とされていたアドレスピン及びコマンドピンを共通化し、Ｒｉｓｅ／Ｆａｌｌ両エッジでコマンド及びアドレスデータを取り込む際に、従来のＤＤＲ方式において、１／２ｔＣＫ分のアクセスペナルティの問題が生じることを解決する。
【解決手段】アドレス信号（ＡＤＤ）を、ＦａｌｌエッジＦ１に同期してスルーラッチタイプのラッチ回路により取り込み保持するように構成する。これにより、アドレスラッチにおいて、ＦａｌｌエッジＦ１から決まるアクセス時間をセットアップ分(ｔＳ)だけ高速化することができ、１／２ｔＣＫ分のペナルティを緩和することが可能になる。 （もっと読む）

【課題】本発明は、Ａ／ＤＱ Ｄｅ−Ｍｕｘ動作とＡ／ＤＱ Ｍｕｘ動作とが可能な擬似ＳＲＡＭにおいて、入力回路のレイアウトを最適化できるようにする。
【解決手段】たとえば、複数のアドレスピン用の入力回路（Ａ０’〜Ａ２３’）１５を、その他の制御回路が配置されているチップ１１の他端側（下側）に、それぞれ、複数のＤＱピン用の入力回路（ＤＱ０’〜ＤＱ２３’）１６に隣接させて配置する。また、複数のアドレスピン用の入力回路１５と、チップ１１の一端側（上側）に配置された複数のアドレスパッド１３との間を、メタル配線ＬＡ０〜ＬＡ２３を介して相互に接続してなる構成とされている。 （もっと読む）

【課題】半導体記憶装置におけるデータ転送バスの充放電電流を削減すること。
【解決手段】
送信装置１０から受信装置２０へ複数のバスを介してビット列を並列に順次転送するデータ転送装置であって、送信装置１０は、複数のバスを介して転送されるビット列の前後のビットが反転したか否かを示すフラグを生成して受信装置２０へ送信するフラグ生成回路１１と、フラグに基づいてビット列を符号化して受信装置２０へ送信する符号化回路１２と、を備え、受信装置２０は、ビット列とフラグに基づいてビット列を復号化する復号化回路２１を備える。 （もっと読む）

【課題】アドレス信号のラッチマージンを確実に調整可能な半導体記憶装置を提供する。
【解決手段】コマンド信号ＣＭＤをラッチするコマンドラッチ回路１３０と、アドレス信号ＡＤＤをラッチするアドレスラッチ回路１４０と、モード信号ＭＯＤをラッチするモードラッチ回路１５０と、コマンドラッチ回路１３０に通常コマンドがラッチされたことに応答してアドレスラッチ回路１４０を選択し、調整コマンドがラッチされたことに応答してモードラッチ回路１５０を選択するコマンドデコーダ１７０とを備える。これにより、モードレジスタセットを実行することなく、モード信号の受け付けをダイナミックに行うことができる。このため、モードラッチ回路のラッチマージンを十分に広く確保しておけば、モード信号の入力が不可能となるおそれが無くなる。 （もっと読む）