半導体記憶装置のテスト装置およびテスト方法
【課題】 ウェハテストにおけるバーンインを含むテストの時間を短縮する。
【解決手段】 ウェハテスト時において、バーンイン実施前に、テスタ用のプロ-バに接触するテスト対象デバイス単位でバーンイン回数を決定するテストを行なう（ステップＳＰ４）。この回数決定テストにおいて決定されたバーンイン回数のバーンインを実施し、その後、テスト対象デバイス単位で機能テストを行なって、バーンイン不良率をモニタする（ステップＳＰ５，ＳＰ６）。
【解決手段】 ウェハテスト時において、バーンイン実施前に、テスタ用のプロ-バに接触するテスト対象デバイス単位でバーンイン回数を決定するテストを行なう（ステップＳＰ４）。この回数決定テストにおいて決定されたバーンイン回数のバーンインを実施し、その後、テスト対象デバイス単位で機能テストを行なって、バーンイン不良率をモニタする（ステップＳＰ５，ＳＰ６）。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置のウェハレベルでのテストに関し、特に、メモリセルが容量素子を有する半導体記憶装置のバーンインと呼ばれる加速試験装置および方法に関する。より特定的には、この発明は、ウェハテストにおいてバーンイン不良率の高いウェハのテスト時間を短縮する手法に関する。
【背景技術】
【０００２】
半導体記憶装置の１つのＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）は、情報を電荷の形態で容量素子に記憶する。この情報蓄積用容量素子（メモリセルキャパシタと以下称する）を含むメモリセルが、行および列のマトリクス状にメモリセルアレイ内に配置される。メモリセルは、メモリセルキャパシタに直列に接続されるメモリセル選択用電界効果トランジスタ（アクセストランジスタ）を含む。アクセストランジスタは、半導体基板領域表面に形成され、ビット線（ディジット線）に接続される不純物領域と、メモリセルキャパシタに接続される不純物領域（ストレージノード）と、これらの不純物領域の間のチャネル形成領域と、チャネル形成領域上に形成されるゲート絶縁膜と、このゲート絶縁膜上に形成されるワード線と一体化されたゲート電極とを有する。
【０００３】
メモリセルキャパシタは、メモリセルの平面レイアウト面積の縮小化を図るために、アクセストランジスタ上部に配置され、アクセストランジスタの不純物領域（ストレージノード）に接続される下部電極と、容量絶縁膜と、この容量絶縁膜を介して下部電極と対向する上部電極を有する。通常、上部電極には一定のレベルの電圧（セルプレート電圧）が供給され、下部電極に、記憶情報に応じた電荷が蓄積される。
【０００４】
容量素子を情報記憶のために用いる半導体記憶装置としては、また、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）がある。このＳＲＡＭにおいては、メモリセルは、フリップフロップ回路と、このフリップフロップ回路の相補ノードにそれぞれ接続される容量素子を含む。ＳＲＡＭセルは、１対のドライブトランジスタ素子と、１対の負荷トランジスタ素子と、メモリセル選択用の１対のアクセストランジスタを含む。負荷トランジスタ対およびドライブトランジスタ対によりフリップフロップ回路（インバータラッチ）が構成され、フリップフロップ回路の相補入出力ノード（相補ストレージノード）に、互いに相補な論理レベルのデータが格納される。
【０００５】
このようなＳＲＡＭにおいては、メモリセルサイズの低減化に伴ってストレージノードの容量が小さくなった場合に、アルファ線照射によりストレージノードのデータの論理レベルが反転するソフトエラーが発生するのを防止するために、容量素子がアルファ線照射により発生する電子を吸収するために設けられる。
【０００６】
このようなＳＲＡＭにおいても、メモリセルは、行列状に配列され、応じて、メモリセルの容量素子も行列状に配列される。
【０００７】
一方、半導体記憶装置においては、製品の信頼性を保証するために、通常の不良検出テストで検出されなかった潜在的な欠陥がある装置を除去して出荷するために、バーンイン試験と呼ばれる加速試験が行なわれる。この加速試験においては、実際の使用条件よりも厳しい条件、たとえば電源電圧および／または周辺（雰囲気）温度を高くした状態で、製造後の装置（チップ）を一定期間動作させる。加速試験により、潜在的な欠陥を顕在化させ、初期不良のある装置（チップ）を取除くことにより、製品の品質を保証する。
【０００８】
バーンイン試験は、パッケージに実装された状態において製品出荷前に行なわれるだけでなく、ウェハレベルで半導体記憶装置のテストを行なうウェハテストにおいても実施される。
【０００９】
このようなバーンインのテスト方法としては、種々な仕様が存在する。基本的なバーンインの仕様として、ＤＲＡＭの場合、高温状態において高電圧を印加し、通常の動作モードと同様にして、アドレスを択一的に指定することにより、ワード線などにストレスを印加する方法がある。しかしながら、ＤＲＡＭの大容量化が進んだ近年においては、ワード線を順次選択する場合、以下の問題が生じる。すなわち、限られた時間内で順次ワード線を選択するため、ワード線等に対するストレス印加時間が短くなり、応じてストレスデューティが記憶容量に反比例して小さくなり、障害検出率が低下する。また、十分なストレスデューティを確保しようとする場合、バーンイン時間が長くなり、テスト時間が応じて長くなり、コスト低減に対する大きな障害となる。
【００１０】
このワード線等に対するストレスデューティを高くするために、たとえば特許文献１（特開平０５−１５９５６８号公報）においては、バーンイン動作時、複数のワード線を同時に選択し、これらの同時に選択されたワード線に対し外部からの電圧を伝達する構成が示されている。この特許文献１に示される構成においては、複数のワード線が同時に選択され、外部からの電圧に従って選択ワード線に電圧ストレスが印加されるため、ワード線の電圧ストレス印加時間を増大させることができ、パーティクル（異物）または製造プロセスバラツキのマージン不良に起因するワード線の形状異常等による不良を迅速に検出することを図る。
【００１１】
また、ＤＲＡＭにおいて、メモリセルキャパシタに対してバーンイン試験を行なう構成が、特許文献２（特開２００１−２０３３３６号公報）に示されている。この特許文献２に示される構成においては、ビット線１列おきにＨレベルに設定し、間のビット線をＬレベルに設定する構成が示されている。隣接ビット線がビット線対を構成しており、ビット線（ＢＬ）に接続されるメモリセルのキャパシタのストレージノード（下部電極）と補のビット線（／ＢＬ）に接続されるメモリセルのキャパシタのストレージノードの間に互いに相補な論理レベルのデータを格納する。これにより、隣接メモリセルキャパシタの下部電極間に電圧ストレスを印加し、同様、このメモリセルキャパシタのパーティクルまたは製造プロセスゆらぎに起因する形状異常（短絡）を迅速に検出することを図る。
【特許文献１】特開平０５−１５９５６８号公報
【特許文献２】特開２００１−２０３３３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
コスト低減を実現するために、ウェハテストの時間短縮は必須要件となっている。通常、バーンイン試験は、以下の手順で実行される。すなわち、まずインターフェイス（ＩＦ）テストが行なわれる。このＩＦテストにおいては、チップ外部から電源線および信号線が正常に機能しているか、すなわちボンディングパッドに対してコンタクトが正常に形成されているかを判定する。次いで、ＤＣテストが行なわれる。このＤＣテストにおいては、各半導体記憶装置の入出力端子のリーク電流等の直流特性が評価される。次いで、メモリセルが正常に記憶動作を行なうかを判定する機能テストが実行される。この機能テスト完了後、半導体記憶装置のバーンインが実行され、電圧および温度のストレスが加速される。
【００１３】
このバーンインにおいては、メモリセルキャパシタのバーンインを行なう場合、メモリセルキャパシタ間の異常を効率的にスクリーニングするために、上述の特許文献１に示される構成においては、隣接列のメモリセルキャパシタに異なる論理レベルのデータ、すなわち高電位のＨデータおよび低電位のＬデータを格納し、この電位差をメモリセルキャパシタ下部電極の電圧ストレスとして設定する。電圧ストレスの大きさおよびストレス印加時間は、予め前もって固定条件として設定されており、テスト実施中においてこのバーンインの条件を変化させることは行なわれない。
【００１４】
しかしながら、最近の情報機器等の小型軽量化に伴って、半導体記憶装置のサイズの縮小が加速され、応じてメモリセルも微細化される。したがって、メモリセルキャパシタの間隔が極めて小さくなり、製造プロセスばらつきや製造プロセスにおけるトラブルにより、このメモリセルキャパシタ間に微小なパーティクル（異物）またはメモリセルキャパシタの形状異常が発生してショート発生源となり、このようなショート発生源により、メモリセルキャパシタ間にマイクロショートが発生する。また、マスク位置合わせ、エッチングおよび露光（写真製版）等の製造プロセスマージンの不良等により、メモリセルキャパシタ間距離が設計値よりも短くなり、キャパシタ間で短絡が発生する場合が多くなってきている。
【００１５】
この半導体記憶装置の縮小（サイズ低減）に応じて、メモリセルキャパシタが微細化された場合、メモリセルキャパシタの下部電極の体積が微小となり、導電性が低下する。この様な高抵抗のマイクロショートが生じた場合、設計段階において設定された電位差（電圧ストレス）およびストレス印加時間に従ってバーンインを行なった場合、バーンイン後の機能テストにおいて不良品となる割合（バーンイン不良率と以下称する）が、量産工場または設計部門の管理規格値よりも高くなる。これは、機能テストにおいては、マイクロショートは高抵抗であり、短絡不良が検出されず、バーンインによりマイクロショートが顕在化するためである。これは、１回の規定値によるバーンインを行なっただけでは、十分に不良をスクリーニングすることができないことを意味する。
【００１６】
したがって、バーンイン不良率が管理規格値よりも高くなった場合、潜在的な不良が顕在化していない可能性が高いと判断して、ウェハテスト終了後、このウェハ上の全チップ（半導体記憶装置）に追加バーンインを再度実行する。この追加バーンイン後に不良品となる装置（チップ）がほとんど発生しない、すなわち、バーンインにより全ての不良装置（チップ）がスクリーニングされた状態となり、バーンイン不良率が増加しないことを確認した後に、チップ実装工程へ送出され、チップ実装後の最終テストが行なわれる。この最終テスト時においても同様バーンインテストが行なわれ、不良品を除去した後に、製品が出荷される。
【００１７】
また、メモリセルキャパシタが、表面積の拡大のために、種々の方法で、その表面に微小な凹凸が形成される構造の場合、メモリセルキャパシタの下部電極表面のエッチング時の切片が、ショート発生体を構成する場合が多い。このような場合、このショート発生源の体積はかなり微小となりまた導電性も低いため、同様、１回のバーンインを行なった後の機能テストにおいて不良品となる割合（バーンイン不良率）が管理規格値よりも高くなる事が多い。この場合においても、１回のバーンインで不良がすべてスクリーニングされていない可能性が高いことを示しており、同様、追加のバーンインが実行され、再試験が実施される。
【００１８】
また、同様に、メモリセルキャパシタが微細化された場合、メモリセルが整列している面を基準面としたとき、その基準面に対してメモリセルキャパシタの下部電極の面積は小さくなる。したがって、メモリセルキャパシタ下部電極自体の導電性がこの面積が小さくなった分低下する。したがって、１回のバーンインにおいて、ある数のメモリセルキャパシタ間短絡の不良が顕在化されても、すべての不良を１度のバーンインで顕在化させるのが困難である。したがって、この場合においても、バーンイン後の機能テストで不良品となる割合（バーンイン不良率）が管理規格値よりも高くなり、同様、追加のバーンインを行なって、再度機能テストを行ない、バーンイン不良率が管理規格値以下であることを確認する必要がある。
【００１９】
上述の特許文献１および２においては、ストレス加速を効率的に行うことは考慮しているものの、このようなプロセスのばらつきまたは高抵抗のショート発生源が存在する場合にバーンイン不良率が管理規格値よりも高くなる可能性およびバーンイン不良率が規格値よりも高くなった場合の処置については何ら考慮していない。
【００２０】
このようなショート発生源、すなわちマイクロショートまたはメモリセルキャパシタ間形状異常による電極間短絡が生じる事態は、製品の量産立上げ時またはプロセス装置におけるトラブル等により突発的に発生する。このような事態を解決するためには、量産工場において日々のプロセス安定活動の積み重ねが必要であり、この解決には、半年から数年を要することがある。
【００２１】
このような状況から、微細化されたメモリセルキャパシタを有する半導体記憶装置、すなわちＤＲＡＭおよびＳＲＡＭ等の量産ウェハテストにおいて、バーンイン不良率が高いウェハが突発的に発生し、そのウェハのテスト時間を短縮することがコスト低減およびテスト時間短縮の観点から重要な課題となる。すなわち、このようなバーンイン不良率が突発的に高いウェハが発生した場合、製造ラインにおける品質管理値（管理規格値）を超えた場合、出荷を一時停止して、少なくともバーンイン不良率が高いウェハの全チップ（半導体記憶装置）に対してバーンイン不良収束性（バーンイン不良率が増加しない）を評価するために、追加バーンインを実施して、出荷工程に転送するかの判定を行なう必要がある。このような追加作業を行なうため、対象のウェハは、少なくとも２倍のウェハテスト時間を必要とし、これがコストを上昇させる原因となる。
【００２２】
それゆえ、この発明の目的は、ウェハのテスト時間を短縮することのできる半導体記憶装置のテスト装置および方法を提供することである。
【００２３】
この発明の他の目的は、ウェハレベルでのバーンイン収束性を保証することのできかつバーンイン不良率の増大を抑制することのできる半導体記憶装置のテスト装置およびテスト方法を提供することである。
【課題を解決するための手段】
【００２４】
この発明に係る半導体記憶装置のテスト方法は、ウェハ上に形成され、各々が情報を記憶する容量素子を含む複数のメモリセルを備える半導体記憶装置のテスト方法であって、この半導体記憶装置において注目メモリセルの容量素子に第１の論理レベルのデータを記憶させかつこの注目セルの容量素子に隣接する複数の容量素子に第２の論理レベルのデータを記憶させるデータ書込ステップと、このデータ書込ステップの後、この半導体記憶装置の機能テストを行ない、この機能テスト結果に基づいてバーンイン回数を決定するステップと、この決定されたバーンイン回数半導体記憶装置に対してバーンインを行なうステップとを備える。
【００２５】
この発明に係る半導体記憶装置のテスト装置は、ウェハ上の半導体装置において注目メモリセルの容量素子に第１の論理レベルのデータを記憶させかつこの注目セルの容量素子に隣接する複数の容量素子に第２の論理レベルのデータを記憶させる様にテストデータを書込む手段と、このテストデータ書込の後、該半導体記憶装置の機能テストを行ない、この機能テスト結果に基づいてバーンイン回数を決定する手段と、この決定されたバーンイン回数半導体記憶装置に対してバーンインを行なう手段とを備える。
【発明の効果】
【００２６】
バーンイン実施前に、バーンイン回数決定のテストを行ない、このテスト結果に基づいてバーンインの実行回数を算出して、この算出されたバーンイン回数バーンインを実施する。したがって、ウェハテスト１回において、事前に必要な回数分のバーンインを実施することができ、ほぼすべての初期不良をスクリーニングできたと判定することができ、バーンイン不良率が収束したと判定することができる。したがって、ウェハ上の全装置（チップ）に対して追加のバーンインを実施して再度の機能試験を行うことが不要となり、ウェハテストに要する時間を短縮することができる。
【発明を実施するための最良の形態】
【００２７】
［実施の形態１］
図１は、この発明が適用される半導体記憶装置のメモリセルの電気的等価回路を示す図である。図１において、メモリセル１は、情報を電荷の形態で記憶する容量素子（メモリセルキャパシタ）２と、ワード線ＷＬ上の信号電位に従ってメモリセルキャパシタ２をビット線ＢＬ（または／ＢＬ）に結合するＮチャネルＭＯＳトランジスタで構成されるアクセストランジスタ３を含む。
【００２８】
メモリセルキャパシタ２は、その構造は後に説明するがスタック型構造を有し、ストレージノード７に結合される下部電極４と、下部電極４とキャパシタ絶縁膜６を介して対向して配置されるセルプレート電極（上部電極）５を含む。上部電極５には、一定のセルプレート電圧Ｖｃｐが供給される。ストレージノード７に、記憶情報に応じた電荷が蓄積され、Ｈレベルの電位またはＬレベルの電位に設定される。メモリセル１は、メモリセルアレイ内に行列状に配列され、メモリセル行に対応してワード線ＷＬが配設され、メモリセル列に対応してビット線ＢＬ（／ＢＬ）が配設される。
【００２９】
図２（Ａ）−図２（Ｄ）は、メモリセルキャパシタのストレージノード電極（下部電極）４の構造の例を示す図である。図２（Ａ）において、下部電極４は、中空の筒状の形状を有する。下部電極４のその断面４ａは、Ｕ字型形状を有している。この下部電極４の筒状形状は、円筒形状または中空角柱形状のいずれであってもよい。この下部電極４の凹部形状により、外側表面および内部表面をメモリセルキャパシタ電極として利用することにより、キャパシタレイアウト面積（平面レイアウト面積）を増大させることなく、容量値を増大させる。
【００３０】
図２（Ｂ）は、下部電極４の他の構造を示す図である。図２（Ｂ）に示す下部電極４は、図２（Ａ）に示す構造と同様、断面Ｕ字形状を有する中空の筒形状であるが、その側壁外部および内部ともに表面に凹凸部４ｂが形成される。下部電極４形成時、処理工程においてたとえばポリシリコン表面に球状の粒子が生成されるように処理することにより、表面に凹凸部４ｂを形成する。図２（Ａ）に比べて、図２（Ｂ）の下部電極４の構造においては、粒子部４ｂの表面により、さらに下部電極４の表面面積が増大し、容量値をさらに増大させることができる。
【００３１】
図２（Ｃ）は、下部電極４のさらに他の構造を示す図である。図２（Ｃ）に示すキャパシタ構造においては、下部電極４は、円柱または角柱形状に形成され、その断面４ｃは、矩形形状を有する。この図２（Ｃ）の構造の場合、下部電極４を高くすることにより、表面面積を増大して、側壁および上側表面を容量素子電極として利用することができ、メモリセルキャパシタの容量値を増大させることができる。
【００３２】
図２（Ｄ）は、下部電極４のさらに他の構成を示す図である。図２（Ｄ）において、下部電極４は、図２（Ｃ）に示す下部電極の構成に加えて、さらに、側壁および上部表面に凹凸部４ｄが形成される。断面４ｃは、矩形形状を有する。このキャパシタ構造においては、図２（Ｃ）に示す下部電極４に比べて、凹凸部４ｄにより、さらに表面面積が増大する。
【００３３】
これらの図２（Ａ）から図２（Ｄ）に示す下部電極の構造に加えて、さらに、他の構造のキャパシタが用いられてもよい。
【００３４】
図３は、メモリセル１の断面構造を概略的に示す図である。図３においては、同一ビット線ＢＬに接続されるメモリセル１ａおよび１ｂの断面構造を示す。
【００３５】
図３において、メモリセル１ａおよび１ｂは、ｐ型半導体基板領域（ウェル領域；基板領域）１０上に形成される。この基板領域１０の表面に間をおいてｎ型不純物領域１１ａ、１１ｂ、および１１ｃが形成される。不純物領域１１ａには、ビット線ＢＬを構成する導電層１６が接続される。不純物領域１１ｂおよび１１ｃには、下部電極を形成するストレージノード電極層１４ａおよび１４ｂがそれぞれ分離して形成される。図３においては、下部電極であるストレージ電極層１４ａおよび１４ｂが中空構造を有する場合を一例として示す。下部電極層１４ａおよび１４ｂは、容量素子を構成する中空円筒部分と、この容量素子部分をストレージノードに接続するプラグ部分とを有する。
【００３６】
ストレージノード電極層１４ａおよび１４ｂの上部側壁および内部領域に、キャパシタ絶縁膜１５ａおよび１５ｂがそれぞれ形成される。キャパシタ絶縁膜１５ａおよび１５ｂと対向して、上部電極であるセルプレート電極層１３が形成される。セルプレート電極層１３は、典型的には、メモリセルアレイ内のメモリセルキャパシタ２に共通に配設される。
【００３７】
不純物領域１１ａおよび１１ｂの間の基板領域表面上にワード線を構成する導電層１２ａが配設され、不純物領域１１ａおよび１１ｃの間の基板領域上に別のワード線を構成する導電層１２ｂが配設される。
【００３８】
不純物領域１１ａおよび１１ｂと導電層１２ａにより、メモリセル１ａのアクセストランジスタ（３）が構成され、ストレージノード電極層１４ａ、キャパシタ絶縁膜１５ａおよびセルプレート電極層１３により、メモリセル１ａのメモリセルキャパシタ２ａが形成される。
【００３９】
一方、不純物領域１１ａおよび１１ｃと導電層１２ｂにより、メモリセル１ｂのアクセストランジスタが形成され、ストレージノード電極層１４ｂ、キャパシタ絶縁膜１５ｂおよびセルプレート電極層１３により、メモリセル１ｂのキャパシタ２ｂが形成される。
【００４０】
図３においては、セルプレート電極層１３が、ビット線を構成する導電層１６よりも下部に形成されるキャパシタ・アンダー・ビット線（ＣＵＢ）構造が一例として示される。しかしながら、メモリセルキャパシタを構成する部分がビット線を構成する導電層１６より上部に構成されるキャパシタ・オーバー・ビット線（ＣＯＢ）構造が、メモリセルキャパシタ構造として用いられてもよい。
【００４１】
図３に示すように、メモリセル１（１ａ，１ｂ）においては、下部電極４は、ワード線上部に形成され、メモリセルサイズが低減される場合、これらのメモリセルキャパシタ２ａおよび２ｂの下部電極間の距離が短くなる。
【００４２】
図４は、メモリセルアレイにおけるメモリセルの配列の一例を示す図である。図４において、メモリセル１は行列状に配列され、メモリセル１の行に対応してワード線ＷＬ（ＷＬ０−ＷＬ６）が配設される。セル１の各列に対応してビット線ＢＬ（ＢＬ０−ＢＬ３、…）が配設される。メモリセル１は、先の図１において示すように、アクセストランジスタとメモリセルキャパシタ２とを有し、メモリセルキャパシタ２は、下部電極４と上部電極５とを含む。図４において、メモリセルキャパシタ２の領域が、上部電極５と下部電極４の対向する領域（平面レイアウトにおいては下部電極４のレイアウト領域）に対応し、この上部電極５と下部電極４の対向部分の面積により、メモリセルキャパシタ２の容量値が決定される。
【００４３】
この図４に示すメモリセルアレイにおいては、ワード線ＷＬ（ＷＬ０−ＷＬ６、…）の１つが選択状態へ駆動され、ビット線ＢＬ（ＢＬ０−ＢＬ３、…）それぞれに、選択ワード線に接続されるメモリセルの対応のキャパシタ２が接続される。この場合、ビット線ＢＬ（ＢＬ０−ＢＬ３、…）各々の一方端部にセンスアンプが設けられており、各センスアンプが、図示しない非選択状態のメモリセルアレイのビット線を参照ビット線として差動増幅動作を行なう。
【００４４】
すなわち、図５に示すように、メモリセルアレイＭＡａにおいてメモリセル１が行列状に配列され、またメモリセルアレイＭＡｂにおいてもメモリセル１が行列状に配列される。この図５において、メモリセルアレイＭＡａのワード線ＷＬａおよびビット線ＢＬａとメモリセルアレイＭＡｂにおけるワード線ＷＬｂおよびビット線ＢＬｂを代表的に示す。ビット線ＢＬａおよびＢＬｂは、それらの間に配置されるセンスアンプＳＡに接続される。データアクセス時、ワード線ＷＬａおよびＷＬｂの一方が選択状態へ駆動される。たとえば、メモリセルアレイＭＡａのメモリセル１に対してデータの書込または読出を行なう場合、ワード線ＷＬａが選択状態へ駆動され、一方、ワード線ＷＬｂは非選択状態に維持される。ビット線ＢＬａには、対応のメモリセル１の記憶データに応じた電位変化が生じる。一方、メモリセルアレイＭＡｂにおいては、ワード線ＷＬｂが非選択状態であり、ビット線ＢＬｂは、メモリセルのデータは伝達されず、所定の電圧レベルのプリチャージ電圧レベルに維持される。センスアンプＳＡが、これらのビット線ＢＬａおよびＢＬｂの電位を差動増幅し、メモリセルアレイＭＡａのメモリセル１の記憶データを検知し、増幅する。このセンスアンプＳＡがデータの増幅後にラッチ状態となると、列（ビット線）を選択して（センスアンプに対応して配置される列選択ゲートにより）、選択列のビット線に対してデータの書込または読出が実行される。
【００４５】
図４に示すような、ワード線ＷＬおよびビット線ＢＬの交差部それぞれに対応してメモリセル１が配設され、センスアンプＳＡが両側のビット線の電位を差動増幅する構成は、通常、「オープンビット線」構成と呼ばれ、高密度でメモリセル１を配設することができる。
【００４６】
図６は、メモリセルアレイのメモリセルの配置の他の構成を示す図である。図６においても、メモリセル１は、アクセストランジスタ３およびメモリセルキャパシタ２を有し、メモリセルキャパシタ２が、下部電極４および上部電極５を含む。
【００４７】
図６に示すメモリセルアレイにおいては、メモリセル列それぞれに対応してビット線ＢＬ（ＢＬ０−ＢＬ３、…）が配設され、一方、ワード線ＷＬ（ＷＬ０−ＷＬ７、…）は、１列おきのメモリセルのアクセストランジスタ３に結合される。図６に示すメモリセルの配置の場合、１つのワード線ＷＬが選択された場合、１列おきのビット線にメモリセルキャパシタが結合される。
【００４８】
この場合、各隣接ビット線で構成されるビット線対に対してセンスアンプが設けられる。すなわち図７に示すように、対をなすビット線ＢＬおよび／ＢＬに対しセンスアンプＳＡが設けられる。１つのワード線とビット線対ＢＬおよび／ＢＬの一方との交差部にメモリセル１が配設される。図７においては、ワード線ＷＬｃとビット線ＢＬの交差部に対応してメモリセル１が配設され、ワード線ＷＬｄとビット線／ＢＬの交差部に対してメモリセル１が配設される。この配置の場合、ワード線ＷＬｃが選択状態へ駆動されると、ワード線ＷＬｃに接続されるメモリセル１の記憶データがビット線ＢＬに伝達され、ビット線ＢＬの電位が変化する。一方、ビット線／ＢＬは、ワード線ＷＬｃの選択時、メモリセルの記憶データは伝達されないため、所定のプリチャージ電圧レベルを維持する。センスアンプＳＡが、これらのビット線ＢＬおよび／ＢＬの電位を差動的に増幅し、ワード線ＷＬｃに接続されるメモリセル１の記憶データの検知および増幅を行なう。この後、図４に示すメモリセル配置と同様に、データの書込または読出が、図示しない列選択ゲートを介して実行される。
【００４９】
この図７に示すビット線構成は、通常、「折返しビット線」構成と呼ばれ、ビット線ＢＬおよび／ＢＬにノイズが発生しても、そのノイズは同相であり、センスアンプＳＡにおいてこの同相ノイズがキャンセルされるため、ノイズ耐性に優れたメモリセル配列である。
【００５０】
図４および図６に示すメモリセル配列のいずれにおいても、メモリセルキャパシタ２は、行列状に配列され、このメモリセル配列は、オープンビット線構成および折返しビット線構成のいずれを用いられてもよい。
【００５１】
以下では、メモリセルキャパシタが行および列状に配列される状態を強調するために、メモリセルがオープンビット線構成に配設される場合を一例として説明するが、メモリセルは、上述のように，折返しビット線構成で配設される場合においても、同様の議論が成立し、本発明は適用可能である。
【００５２】
図８は、メモリセルキャパシタの下部電極４の配列の斜視図を概略的に示す図である。図８において、下部電極４は、中空円筒形状を有し、Ｘ方向およびＹ方向に整列して配列される。下部電極４においては、図３に示すように、中空円筒形状の容量素子部分をストレージノード（アクセストランジスタとの接続ノード）に電気的に接続するプラグ部分が、この中空円筒形状下部に配設されるが、図８においては、図面を簡略化するために、プラグ部分は示していない。キャパシタ間の短絡が問題となるのは、この容量素子部分を構成する中空円筒部分であり、下部電極の構造が中空円筒形状として、以下においては説明する。また、Ｘ方向およびＹ方向は、直交する方向であれば良い。このＸ方向およびＹ方向については、必要に応じて、その方向を規定するが、ここでは、それぞれ、ワード線の延在方向（行方向）およびビット線の延在方向（列方向）を示すものとする。
【００５３】
図９は、この図８に示すメモリセルキャパシタの下部電極４の配列の平面レイアウトを具体的に示す図である。この図９に示すように、下部電極４が、楕円状のリング形状を有し、Ｘ方向およびＹ方向に沿って整列して配置される。
【００５４】
図１０は、メモリキャパシタの他の配列例を示す図であり、図１０においても、中空円筒形状の下部電極の配列の斜視図を示す。この図１０に示す構成においては、下部電極４は、Ｙ方向に沿って整列して配置され、一方、Ｘ方向に沿っては、下部電極４のＹ方向のピッチの１／２倍の距離ずれて配列される。
【００５５】
図１１は、図１０に示す下部電極４の配列の平面レイアウトを示す図である。図１１において、Ｙ方向に沿って下部電極４が整列して各列ごとに配列され、Ｘ方向においては、下部電極４は、下部電極のＹ方向のピッチＬｐの１／２倍、Ｌｐ／２ずれて配列される。
【００５６】
メモリセルの配置においては、通常、ビット線コンタクトを低減するため、各列方向（Ｙ方向）に配列されるメモリセルのアクセストランジスタは、ビット線との電気的コンタクトをとるためのビット線コンタクトを共有するように配列される。メモリセルの配置に応じて、メモリセルキャパシタの配置も決定される。図８から図１１に示すメモリセルキャパシタの配置のいずれかが、オープンビット線構成および折返しビット線構成において用いられる。以下の説明においては、メモリセルキャパシタの下部電極のショートのスクリーニングを対象としており、以下では、下部電極４の容量素子を構成する部分の配列に重点をおいて説明を行なう。従って、以下の説明においては、下部電極４は、メモリセルキャパシタの容量素子を構成する部分を参照するものとする。
【００５７】
図１２から図１６は、隣接メモリセルキャパシタ（下部電極）間のショートの例を示す図である。これらの図１２から図１６においては、３行３列に配列されるメモリセルキャパシタ２ａ−２ｉにおける可能なショート発生源の態様について示す。メモリセルキャパシタの短絡（ショート）は、キャパシタ下部電極４の短絡と同義であり、メモリセルキャパシタ間短絡とメモリセルキャパシタ下部電極間短絡とを、特に断らない限り、同様の意味で用いる。
【００５８】
図１２においては、メモリセルキャパシタ２ｅおよび２ｂにおいてショート発生体１０ａが存在し、このメモリセルキャパシタ２ｂおよび２ｅ間にショートが発生する。
【００５９】
図１３においては、メモリセルキャパシタ２ｅおよび２ｆの間にショート発生体１０ｂが存在し、メモリセルキャパシタ２ｅおよび２ｆが、そのショート発生体１０ｂを介して電気的に結合される。
【００６０】
図１４においては、メモリセルキャパシタ２ｅ、２ｆおよび２ｃにわたるショート発生体１０ｃが存在し、これらのメモリセルキャパシタ２ｅ、２ｃおよび２ｆがショート発生体１０ｃにより電気的に結合される。
【００６１】
図１５においては、メモリセルキャパシタ２ｂ、２ｃ、２ｅおよび２ｆを相互接続するショート発生体１０ｄが存在し、これらのメモリセルキャパシタ２ｂ、２ｃ、２ｅおよび２ｆにおいて電気的な短絡が生じる。
【００６２】
図１６においては、メモリセルキャパシタ２ｂおよび２ｆの間にショート発生体１０ｅが存在し、メモリセルキャパシタ２ｂおよび２ｆが電気的に短絡される。
【００６３】
これらの図１２から図１６に示すショート発生体１０ａ−１０ｅは、それぞれ、中央のメモリセルキャパシタ（注目セルキャパシタ）２ｅについて上下左右対称な位置に存在する可能性がある。ショート発生体は、エッチング時の飛散切片または異物であり、抵抗値が高く、マイクロショートを形成することが多い。ショート発生体１０ａ−１０ｅの抵抗値が高い場合、リーク電流が小さく、機能テストにおいてメモリ動作に対して影響を及ぼさずに短絡異常が検出されない可能性がある。
【００６４】
これらのショート発生体１０ａ−１０ｅを、電圧ストレスによりスクリーニングする。すなわち、ショート発生体１０ａ−１０ｅに対し電圧ストレスを印加し、そのショート発生体１０ａ−１０ｅの電圧ストレスにより破壊し、このショート発生体１０ａ−１０ｅの間に絶縁破壊を生じさせ、その短絡を顕在化させる。この場合、ショート発生体１０ａ−１０ｅが前述のように、高抵抗体の場合、電圧ストレスを１回印加しただけで、十分にジュール熱等により破壊せず、このショートを顕在化させるのが困難である。これらのショート発生体１０ａ−１０ｅを、確実に、破壊して、短絡状態を顕在化させるために、バーンイン回数を、本発明において予め決定し、その後に、決定された回数だけバーンインを実行する。
【００６５】
図１２から図１６に示すメモリセルキャパシタ２ａ−２ｉにおいて、隣接メモリセルキャパシタで短絡が生じるのは、下部電極（ストレージ電極）であり、下部電極の形状は、中空の筒状形状および非中空の柱状形状のいずれであってもよい。
【００６６】
図１７から図２２は、プロセス時におけるマージン不良による隣接メモリセルキャパシタ間短絡の態様を示す図である。図１７から図２２においても、３行３列に配列されるメモリセルキャパシタ２ａ−２ｉを示す。
【００６７】
図１７においては、メモリセルキャパシタ２ｅが、写真製版工程またはエッチング工程時のプロセスマージン不足により、位置ずれが生じた場合、その位置ずれマージンが不足しているため、隣接メモリセルキャパシタ２ｂに接触し、短絡１２ａが発生する。
【００６８】
図１８においても、同様、メモリセルキャパシタ２ｅにおける写真製版またはエッチング工程時のプロセスマージン不足により、位置ずれが生じた場合、隣接メモリセルキャパシタ２ｅに接触し、短絡１２ｂが発生する。この場合、図１８においては、またメモリセルキャパシタ２ｄの位置もずれているものの、メモリセルキャパシタ２ｄおよび２ｅが同一方向にずれており、これらのメモリセルキャパシタ２ｄおよび２ｅにおいては短絡は生じていない。
【００６９】
図１９においても、同様、写真製版またはエッチング工程時のプロセスマージン不足により、メモリセルキャパシタ２ｅが位置ずれを起こした場合に、隣接メモリセルキャパシタ２ｆおよび２ｈに接触し、短絡１２ｃが発生する。
【００７０】
図２０においては、写真製版工程またはエッチング工程時におけるプロセスマージン不足により、その形状異常が発生した場合、隣接メモリセルキャパシタ２ｆとメモリセルキャパシタ２ｅが接触し、短絡１２ｄが発生する。
【００７１】
図２１においても、同様、メモリセルキャパシタ２ｅの形状異常が発生した場合、マージン不足により、メモリセルキャパシタ２ｅおよび２ｈに短絡１２ｅが発生する。図２２においても、写真製版工程およびエッチング工程時におけるプロセスマージン不足により、メモリセルキャパシタ２ｅの形状異常が発生し、メモリセルキャパシタ２ｉと接触し、短絡１２ｄが発生する。
【００７２】
図２２においても、写真製版工程およびエッチング工程時におけるプロセスマージン不足により、メモリセルキャパシタ２ｅの形状異常が発生し、メモリセルキャパシタ２ｉと接触し、短絡１２ｆが発生する。
【００７３】
このような図１７から図２２に示すようなメモリセルキャパシタ（下部電極）の短絡が生じた場合においても、電圧ストレスを印加し、この接触抵抗部分を完全に低抵抗状態（絶縁破壊状態）に設定し、この短絡状態を露顕させる。
【００７４】
これらの図１２から図２２に示す隣接メモリセルキャパシタ間の短絡状態１０ａ−１０ｅおよび１２ａ−１２ｆは、メモリセルキャパシタが、図１１に示すように、１列ごとにずれて配列される場合においても同様に生じる。
【００７５】
すなわち、通常のプロセス時においては、メモリセルキャパシタの形状および位置に対しては、設計段階において設定される許容誤差が存在し、その許容誤差範囲内での位置ずれまたは形状異常では、不良が生じないように設計される。しかしながら、プロセス時におけるパラメータの変動またはトラブル等により、この許容誤差範囲を超えた場合、隣接メモリセルキャパシタ間での短絡が発生し、特に、この隣接メモリセル間の距離が微細化により短くなった場合、マージンが小さくなり、このような不良が発生する可能性が高くなる。この短絡を効率的に検出するために、バーンイン実行前に、短絡不良を検出し、その検出結果に基づいて、実際のバーンインの実行回数を決定し、この決定回数だけバーンインを実行する。これにより、顕在化しにくい状態の短絡状態を効率的に顕在化させる。
【００７６】
図２３は、この発明の実施の形態１に従う半導体記憶装置のテスト方法を示すフロー図である。以下、図２３を参照して、この発明の実施の形態１に従うテスト方法について説明する。
【００７７】
まず、ウェハレベルにおいて、半導体記憶装置（チップ）が製造された後、ＩＦ（インターフェイス）テストが行なわれる（ステップＳＰ１）。このＩＦテストにおいては、ボンディングパッドに対するコンタクト不良の有無などが検出される。
【００７８】
次いで、リーク電流などのＤＣ（直流）テストが行なわれ、各半導体記憶装置の直流特性の評価が行なわれる（ステップＳＰ２）。ＤＣテストにおいては、各端子のリーク電流などの直流特性が評価される。
【００７９】
これらのＩＦテストおよびＤＣテストが行なわれた後、以上の検出されない半導体記憶装置に対して、ファンクションテスト（機能テスト）が行なわれ、半導体記憶装置が、正常にメモリ動作をするかの判定が行なわれる（ステップＳＰ３）。すなわち、ファンクションテストにおいては、通常の動作条件下において、メモリセルにテストデータを書込み、その書込んだデータを読出して、読出データを期待値（テストデータ）と比較し、この比較結果に基づいて、半導体記憶装置が正常にメモリ動作をしているかを判定する。この機能テストにおいては、不良セルのアドレスの検出および不良セルの冗長置換による救済可否も合わせて判定され、救済可能な半導体記憶装置は、正常な半導体記憶装置であると判定される。
【００８０】
次いで、このファンクションテストの完了後、本発明の実施の形態１において、バーンイン回数決定テストが行なわれる（ステップＳＰ４）。このステップＳＰ４のバーンイン回数決定テストについては、後に詳細に説明するが、回数決定用の特定のデータパターンをメモリセルに書込んで、隣接メモリセルキャパシタ間の短絡を検出し、その検出結果に基づいて、バーンイン回数をバーンイン実行前に算出する。
【００８１】
次いで、ステップＳＰ４において決定されたバーンイン回数だけ、バーンインを実行する（ステップＳＰ５）。ステップＳＰ４でバーンイン回数を決定し、その決定された回数バーンインを実行することにより、ステップＳＰ５の処理完了後、この半導体記憶装置における潜在的な不良はすべて顕在化されたと判定される。バーンイン回数決定およびバーンインは、テスタからのプロ−バを対象チップに接続した状態で実行され、プロ−バの脱着時間を短縮する。また、プロ−バに接続される半導体記憶装置単位で回数の決定およびバーンインの実行であり、ウェハ上の半導体記憶装置全数が全て同一回数バーンインされる事がなく、必要装置に対してのみ必要回数バーンインが実行され、応じて、追加のバーンインを全数に対して実行する場合に比べて、テスト時間を短縮することができる。
【００８２】
次いで、バーンイン実行後、再びファンクションテストが行なわれ（ステップＳＰ６）、バーンイン不良率がモニタされる。このバーンイン不良率が、管理規格値よりも高い場合においても、ステップＳＰ４においてバーンイン回数バーンインを実行しており、すべての潜在的な不良が顕在化されており、追加のバーンインを行なわなくても、バーンイン不良が収束していると判定される。
【００８３】
なお、ステップＳＰ５におけるバーンインにおいては、温度加速により不良部を効率的にスクリーニングするために、６０℃ないし１３０℃前後の雰囲気温度で実施される。
【００８４】
このファンクションテストを実行した後（ステップＳＰ６）、不良救済などのヒューズプログラム処理などを行った後に、半導体記憶装置が、ダイシング工程を経てチップごとに分離されて、パッケージ実装工程へ転送される。このパッケージ実装後において最終テスト（ファイナルテスト）が再び行なわれ、初期不良をバーンイン等により除去した後（不良製品を取除いた後に）、製品の出荷が行なわれる（ステップＳＰ７）。
【００８５】
図２４は、図１３に示すバーンイン回数決定テストを実行するステップＳＰ４の詳細処理を示すフロー図である。図２４に示すように、バーンイン回数決定テストステップＳＰ４においては、まず、半導体記憶装置に対し特定のパターンを有するデータが格納される（ステップＳＴ１）。この特定のパターンは、メモリセルアレイ内において隣接メモリセルキャパシタ間の短絡を効率的に検出するデータ配列となるパターンである。
【００８６】
次いで、この書込データを読出パターンデータに対する期待値として、メモリセルから読出したデータと期待値との比較が行なわれる（ステップＳＴ２）。期待値との比較結果に従って半導体記憶装置におけるメモリセルの良／不良が判定される。不良メモリセルの分布に基づいて、不良セルを有する半導体記憶装置が、不良セルをスペアセルで置換する冗長置換などで救済可能であるかの判定が行なわれ、救済不能と判定された半導体記憶装置（チップ）は不良品として判定され、その不良装置（チップ）の数がカウントされる（ステップＳＴ３）。また、この不良品カウント時において、単に、不良セルが検出された半導体装置を、不良装置としてカウントすることが行われても良い。
【００８７】
この不良装置のカウント数に基づいて、次工程において実行すべきバーンインの回数が決定される（ステップＳＴ４）。
【００８８】
この不良装置がカウントされる場合、半導体記憶装置は、ウェハ上に配置された状態であり、不良半導体記憶装置に対しても、不良装置の状態でバーンインが実行される。不良品の数に応じてバーンイン回数を決定した場合、潜在的な不良を確実に顕在化させ、決定された回数バーンインを実行した後には、ほとんどの潜在的な不良が顕在化して、不良のチップ（装置）が検出され、バーンイン不良率が収束していると判定する。
【００８９】
図２５は、図２４に示すステップＳＴ１における格納データのメモリセルアレイ内のパターンの一例を示す図である。図２５においては、オープンビット線構成にメモリセル１が配列される場合を示すものの、折返しビット線構成でメモリセルが配設される場合においてもメモリセルキャパシタの格納データのパターンは、同様である。
【００９０】
図２５において、偶数ワード線ＷＬ０、ＷＬ２、ＷＬ４、およびＷＬ６に接続されるメモリセル１のキャパシタ２のストレージノードには、Ｈデータ（高電位のデータ）が格納される。メモリセルのストレージノードは、メモリセルキャパシタの下部電極と電気的に接続されており、ストレージノードの電位は、下部電極の電位とほぼ同じである。
【００９１】
奇数ワード線ＷＬ１、ＷＬ３、およびＷＬ５に接続されるメモリセルにおいては、偶数ビット線ＢＬ０、ＢＬ２に接続されるメモリセルのキャパシタ２のストレージノード（下部電極）には、Ｈデータが格納され、奇数ワード線ＷＬ１、ＷＬ３およびＷＬ５に接続されるメモリセルにおいて奇数ビット線ＢＬ１およびＢＬ３に接続されるメモリセルには、Ｌデータ（低電位のデータ）がメモリセルのストレージノードに格納される。
【００９２】
Ｌデータを格納するメモリセルを注目セル１ｒとする。この場合、注目セル１ｒのメモリセルキャパシタ２ｒ（下部電極４ｒ）は、その周辺メモリセルキャパシタ（下部電極）Ｐ１−Ｐ８により取囲まれ、これらの周辺メモリセルキャパシタＰ１−Ｐ８には、Ｈデータが格納される。注目メモリセルキャパシタ２ｒ（下部電極４ｒ）に対しては、周辺メモリセルキャパシタＰ２およびＰ７により、行方向において隣接するメモリセルキャパシタ間異常を検出し、周辺メモリセルキャパシタＰ４およびＰ５により、同様、列方向における隣接メモリセルキャパシタ間異常を検出する。隣接メモリセルキャパシタＰ１、Ｐ３、Ｐ６およびＰ８により、この注目メモリセルキャパシタ２ｒ（下部電極４ｒ）に対する斜め方向の隣接メモリセルキャパシタ間異常を検出する。
【００９３】
このキャパシタ間の短絡異常を検出する場合、注目メモリセルキャパシタと周辺メモリセルキャパシタとは格納データの論理レベルが異なり、応じて、電圧レベルが異なる。したがって、短絡異常が存在する場合、短絡キャパシタの電圧レベルが同程度となり、記憶データの反転が生じる。注目メモリセルキャパシタと短絡する周辺メモリセルキャパシタの数が多い場合においては、周辺メモリセルキャパシタの電位変化が小さく、記憶データの反転が生じない場合においても、注目メモリセルキャパシタの電圧レベルが変化し、応じて、その記憶データの反転が生じ、短絡異常を検出することができる。
【００９４】
図２６は、バーンイン回数決定テストにおける他のパターンデータを示す図である。この図２６に示すデータパターンにおいては、偶数ワード線ＷＬ０、ＷＬ２、およびＷＬ４、およびＷＬ６と奇数ビット線ＢＬ１、ＢＬ３に接続されるメモリセル１に対してＬデータが格納され、残りのメモリセルキャパシタ、すなわち奇数ワード線ＷＬ１、ＷＬ３およびＷＬ５に接続されるセルのキャパシタ２のストレージノードに、Ｈデータが格納され、また、さらに、偶数ワード線ＷＬ０、ＷＬ２、ＷＬ４およびＷＬ６と偶数ビット線ＢＬ０、ＢＬ２の交差部に対応して配置されるメモリセルのキャパシタ２のストレージノードに、Ｈデータが格納される。
【００９５】
このデータパターンの場合、注目メモリセルキャパシタ２ｒ（下部電極４ｒ）の位置が、図２５に示す配置から、１行ずれ、偶数ワード線に接続されかつ奇数ビット線に接続されるメモリセルのキャパシタが、注目メモリセルキャパシタ２ｒとなる。この場合においても、図２５に示す構成と同様、周辺メモリセルキャパシタＰ１−Ｐ８には、注目メモリセルキャパシタ２ｒと逆の論理レベルのデータ、すなわちＨデータが格納されており、この注目メモリセルキャパシタ２ｒ（下部電極４ｒ）に対して行方向および列方向および斜め方向における隣接メモリセルキャパシタ間異常を検出することができる。
【００９６】
図２７は、このバーンイン回数決定テストにおいて用いられるデータパターンの他の例を示す図である。この図２７に示すデータパターンにおいては、偶数ワード線ＷＬ０、ＷＬ２、ＷＬ４およびＷＬ６と偶数ビット線ＢＬ０およびＢＬ２の交差部に対応して配置されるメモリセルのキャパシタ２ｒ（下部電極４ｒ）が注目セルキャパシタとして用いられて、Ｌデータが格納される。残りのメモリセルキャパシタ、すなわち、偶数ワード線ＷＬ０、ＷＬ２、ＷＬ４およびＷＬ６と奇数ビット線ＢＬ１およびＢＬ３の交差部に対応して配置されるメモリセルのキャパシタ２および奇数ワード線ＷＬ１、ＷＬ３およびＷＬ５に接続されるメモリセルのキャパシタ２には、Ｈデータが格納される。
【００９７】
このデータ配列の場合、注目メモリセルキャパシタ２ｒ（下部電極４ｒ）は、偶数ワード線と偶数ビット線の交差部に対応して配置され、その周辺メモリセルキャパシタＰ１−Ｐ８は、すべてＨデータを格納している。したがって、図２７に示すデータパターンにおいても、図において双方向矢印で示すように、行方向および列方向および斜め方向の隣接メモリセルキャパシタ間の異常を検出することができる。
【００９８】
図２８は、バーンイン回数決定テストにおいて用いられるメモリセルアレイ内のデータパターンのさらに他の構成を示す図である。この図２８に示すデータパターンにおいては、奇数ワード線ＷＬ１、ＷＬ３およびＷＬ５と偶数ビット線ＢＬ０、およびＢＬ２の交差部に対応して配置されるメモリセルが注目セル１ｒとして用いられ、Ｌデータが格納される。注目メモリセルキャパシタ２ｒ（下部電極４ｒ）の周辺メモリセルキャパシタＰ１−Ｐ８には、Ｈデータが格納される。すなわち、偶数ワード線ＷＬ０、ＷＬ２、ＷＬ４およびＷＬ６に接続されるメモリセルおよび奇数ワード線ＷＬ１、ＷＬ３、およびＷＬ５と奇数ビット線ＢＬ１およびＢＬ３の交差部に対応して配置されるメモリセルのキャパシタ２には、Ｈデータが格納される。
【００９９】
このデータパターン配列において、注目メモリセルキャパシタ２ｒ（下部電極４ｒ）にＬデータが格納され、周辺メモリセルキャパシタＰ１−Ｐ８には、Ｈデータが格納される。したがって、短絡によりメモリセル間リーク電流が存在する場合、これまでのデータパターンと同様、ストレージノード電圧の変化によるデータ反転により、隣接メモリセルキャパシタ間異常を検出することができる。
【０１００】
これらの図２５から図２８に示すデータパターンにより、偶数ワード線と偶数ビット線の交差部に配置されるメモリセルキャパシタ、偶数ワード線と偶数ビット線の交差部に対応して配置されるメモリセルキャパシタ、奇数ワード線と奇数ビット線の交差部に対応して配置されるメモリセル、キャパシタ、および奇数ワード線および奇数ビット線の交差部に対応して配置されるメモリセルキャパシタをそれぞれ注目セルとして、その８個の隣接メモリセルキャパシタとの間の短絡異常を検出することができ、すべてのメモリセルを注目セルとして、隣接メモリセル間キャパシタ間異常を検出することができる。
【０１０１】
次に、図２５から図２８に示すデータパターンを格納した場合におけるバーンイン回数決定テストの適切さについて説明する。
【０１０２】
データパターンを用いた機能テストにおいては、初期状態として、注目セル１ｒのメモリセルキャパシタ２ｒにストレージノードにＬデータを格納し、その周辺セルのメモリセルキャパシタＰ１−Ｐ８をすべてＨデータを格納する状態に設定する。この初期状態の格納データは期待値として用いられる。この状態において、隣接メモリセル間において、ショート発生体（１０ａ−１０ｅのいずれか）が存在する場合、注目メモリセルキャパシタ２ｒのストレージノード電位に近い電位レベルまたは同電位レベルとなり、この短絡を生じたメモリセルキャパシタの少なくとも一方が、記憶データが反転した状態となり、期待値との不一致により不良セルとして判定される。
【０１０３】
このバーンイン回数決定テストにおける機能テストにより、不良セルと判定された場合、前述のように冗長置換の可能性を判定することなく、不良デバイス（チップ）としてカウントしても良く、また、冗長可能性の判定を行って、冗長置換不可能と判定される装置を不良品としてカウントしても良い。
【０１０４】
カウントされた不良装置（チップ）の数が、事前に設定された基準値を超えた場合に、次工程におけるバーンイン実行前に、バーンイン回数を増加させるように設定する。このバーンイン回数の決定処理ステップを、図２５から図２８に示すデータパターンそれぞれにおいて実行する。全データパターンに対する不良品の合計値を、基準値との比較値として用いる。
【０１０５】
図２５から図２８に示すように、４種類のデータパターンをすべて用いた回数決定テスト、バーンイン回数決定テストにおいて実施することが必要とされる。しかしながら、たとえばメモリセルの数が１ＭビットのＤＲＡＭにおいては、メモリセルキャパシタ２の数は、２の２０乗であり、約１０４万個である。したがって、たとえば図２５から図２８におけるデータパターンのうち１つのデータパターンのみを用いた場合でも、４個のメモリセル当たり１つのメモリセルを注目メモリセルとして用いることができ、応じて、約２６万個のメモリセルキャパシタを注目セルキャパシタとして設定することができる。したがって、１種類のデータパターンを用いてバーンイン回数決定テストを実施しても、統計的には、十分に、異物による隣接メモリセル間キャパシタ間短絡およびプロセスマージン不足による隣接メモリセルキャパシタ間短絡の発生割合を評価することができる。したがって、図２５から図２８に示す合計４種類のデータパターンすべてを用いて回数決定テストを実施することは特に要求されない。
【０１０６】
このデータパターンの書込においては、オープンビット線構成および折返しビット線構成いずれにおいても、このメモリセルキャパシタの位置に応じて、書込データを決定して各対応のビット線を介してメモリセルに書込む。
【０１０７】
図２９は、下部電極における記憶データのパターンを示す図である。図２９においては、下部電極４がＸ方向およびＹ方向に整列して配置される場合を示す。この図２９に示す下部電極４に表わされるデータパターンとしては、先の図２５から図２８のいずれのデータパターンであってもよい。すなわち、注目下部電極４ｒ（注目メモリセルキャパシタ２ｒ）にＬデータが格納され、８個の隣接周辺下部電極Ｐ１−Ｐ８に、Ｈデータが格納される。したがって、この注目下部電極４ｒ（注目メモリセルキャパシタ２ｒ）については、隣接周辺下部電極Ｐ１−Ｐ８との間に電圧差が有り、隣接メモリセルキャパシタ間短絡異常を検出することができる。
【０１０８】
なお、図２９においては、中空円筒形状の下部電極の構成が一例として示される。しかしながら、先に説明したように、この下部電極４の形状は、任意であり、先の図２（Ａ）−（Ｄ）に示す構成のいずれが用いられてもよく、スタックトメモリセルキャパシタ構造が用いられればよい。以下、可能なデータパターンと検出可能短絡異常の対応について簡単に説明し、上述の４種類のデータパターンが、短絡異常検出において利用することの適切さについて検証する。
【０１０９】
図３０（Ａ）は、図２９に示すメモリセルキャパシタの配列における注目メモリセルキャパシタ２ｒ（下部電極４ｒ）と周辺メモリセルキャパシタ（下部電極）Ｐ１−Ｐ８の電位および短絡部位の分布を模式的に示す図である。この図３０（Ａ）においては、注目メモリセルキャパシタ下部電極４ｒにＬデータ（電位０Ｖ）が格納され、周辺の８個の隣接メモリセルキャパシタの下部電極Ｐ１−Ｐ８に対し、Ｈデータ（電位３Ｖ）が格納される。このＨデータの電位の３Ｖは、ＤＲＡＭにおいて仕様で要求される電源電圧が、３Ｖであり、通常動作時の電源電圧であり、動作上問題は生じない電圧レベルである。しかしながら、このＨデータ電位は、対象ＤＲＡＭの電源電圧のレベルおよび素子耐圧に応じて適切な値に設定されればよく、特に３Ｖに限定されない（機能テスト実行時の電圧レベルであればよい）。
【０１１０】
注目メモリセルキャパシタ（下部電極４ｒ）の周辺において、短絡発生可能部位がその周辺に１２個存在する場合を考える。各発生部位に番号１から１２を付す。この場合、図３０（Ｂ）に、注目セル（下部電極４ｒ）とショート（短絡）を発生する部位との電位差およびこの短絡不良検出可否を一覧にして示す。図３０（Ａ）に示す電位分布の場合、注目セルキャパシタ下部電極４ｒと周辺セルキャパシタ下部電極Ｐ１−Ｐ８の電位差は、それぞれ、３Ｖである。したがって、図３０（Ｂ）において示すように、短絡発生部位が番号１から１２のいずれにおいても、注目セルの電位が上昇するため、短絡（ショート）不良を検出することができる。
【０１１１】
図３１（Ａ）は、注目メモリセルキャパシタ（下部電極４ｒ）にＨデータ（電位３Ｖ）を格納し、周辺メモリセルキャパシタ（下部電極）Ｐ１−Ｐ８に、Ｌデータ（電位０Ｖ）を格納した場合の電圧分布状態を示す図である。この場合においても、注目セルキャパシタ下部電極４ｒにおいて短絡発生可能部位に対し番号１から番号１２を付す。
【０１１２】
図３１（Ｂ）に、図３１（Ａ）に示すデータパターンの場合の短絡（ショート）発生可能部位とその短絡の電位差および短絡異常の検出可否を一覧して示す。この場合においても、注目メモリセルキャパシタ電極４ｒと周辺メモリセルキャパシタ下部電極Ｐ１−Ｐ８の電位差は３Ｖである。したがって、番号１から番号１２のいずれかの部位においてショートが発生している場合、いずれのショート発生部位においても、電位差は、３Ｖである。したがって、注目メモリセルキャパシタ（下部電極）の保持電位が低下し、その記憶データの論理レベルが反転し、また、周辺メモリセルキャパシタにおいて短絡が生じているメモリセルキャパシタの記憶データの論理レベルの反転が生じ、これらにより、ショート発生の有無を検出することができる。
【０１１３】
しかしながら、この図３１（Ａ）に示すデータパターンを用いて機能テストを実施した場合、テスト環境は、いわゆる高温保持状態であり（温度加速下でのスクリーニングのため、ウェハテストは高温で実施される場合が多い）、このメモリセルキャパシタのストレージノードの保持電荷は、熱電子として、メモリセルキャパシタ外部にリークする可能性が高く、時間の経過とともに注目セルキャパシタの保持電位が低電位に移行する可能性が高くなる場合がある。したがって、この場合においては、注目メモリセルキャパシタ下部電極４ｒの保持電位が低下するため、ショート発生の有無を検出する能力は、図３０（Ａ）に示すデータパターンの場合よりも低いと考えられる。
【０１１４】
図３２から図３５は、この注目セルに対するデータパターンの他の例を示す図である。図３２（Ａ）においては、注目セル（下部電極４ｒ）に対してＬデータを格納する。周辺メモリセルキャパシタ下部電極において、行および列方向に隣接するメモリセルキャパシタＰ２、Ｐ４、Ｐ５およびＰ７にＨデータを格納し、斜め方向に隣接する周辺セルキャパシタＰ１、Ｐ３、Ｐ６およびＰ８に、Ｌデータを格納する。
【０１１５】
図３２（Ｂ）に一覧にして示すように、図３２（Ａ）のデータパターンの場合、番号１、番号４、番号７および番号１０のショートにおいては、斜め方向に隣接する周辺セルキャパシタＰ１、Ｐ３、Ｐ６およびＰ８に対しては、注目セルキャパシタ下部電極と同一電位となるため、ショート発生の有無を検出することはできない。
【０１１６】
図３３（Ａ）に示すデータパターンにおいては、メモリセルキャパシタ下部電極４ｒに、Ｈデータ（電位３Ｖ）を格納する。斜め方向に隣接する周辺キャパシタＰ１、Ｐ３、Ｐ６およびＰ８にＨデータを格納し、上下左右の周辺セルキャパシタＰ２、Ｐ４、Ｐ５およびＰ７にＬデータ（電位０Ｖ）を格納する。この場合、図３３（Ｂ）に示すように、ショート発生位が番号１、４、７および１０に有り、斜め方向に隣接するキャパシタＰ１、Ｐ３、Ｐ６およびＰ８と短絡する場合、短絡部位の両端が同一電位となり、ショートによる電圧変化が生じず、ショートの検出を行なうことができない。
【０１１７】
図３４（Ａ）に示すデータパターン配列においては、注目セルキャパシタ下部電極４ｒは、Ｌデータ（電位０Ｖ）を格納し、同一列の隣接セルキャパシタ下部電極Ｐ４およびＰ５に、Ｌデータを格納する。隣接列の周辺セルキャパシタＰ１、Ｐ２、Ｐ３、Ｐ６、Ｐ７およびＰ８に、Ｈデータ（電位３Ｖ）を格納する。
【０１１８】
この場合、図３４（Ｂ）に示すように、同一列の周辺セルキャパシタＰ４およびＰ５の間の短絡は同一電圧間のショートであり、短絡（ショート）異常の検出は行なうことができず、隣接列の周辺セルキャパシタＰ１−Ｐ３およびＰ６−Ｐ８に対する短絡異常を検出することができるだけである。
【０１１９】
図３５（Ａ）においては、注目セルキャパシタ下部電極４ｒにＨデータを格納し、同一列の隣接セルキャパシタ下部電極Ｐ４およびＰ５にＨデータを格納する。一方、隣接列の周辺セルキャパシタ下部電極Ｐ１−Ｐ３およびＰ６−Ｐ８にＬデータ（電位０Ｖ）を格納する。この場合、図３５（Ｂ）に示すように、同一列の隣接セルキャパシタ下部電極Ｐ４およびＰ５に対する短絡場所番号５、６、１１および１２において短絡が発生していても、これらのセルキャパシタ下部電極が同一電位であるため、短絡異常は検出することができない。この場合、隣接列の周辺セルキャパシタＰ１−Ｐ３およびＰ６−Ｐ８に対する短絡異常を検出することができるだけである。
【０１２０】
したがって、図３０（Ａ）から図３５（Ａ）に示すデータパターンのうち、すべての短絡異常を検出することのできる最適なデータパターンは、図３０（Ａ）に示すデータパターンであり、注目セルキャパシタ下部電極にＬデータを格納し、周辺８隣接メモリセルキャパシタ下部電極にＨデータを格納するデータパターンである。したがって、行または列方向に整列して配列されるセルキャパシタに対して、図３０（Ａ）のデータパターンを用いて短絡異常の検出を行なうことが、最も適していることが判明する。
【０１２１】
図３６は、メモリセルキャパシタ下部電極が、Ｘ方向においてキャパシタセルピッチの１／２倍Ｙ方向にずれて配列される場合の電圧分布を模式的に示す図である。図３６に示すように、メモリセル１のキャパシタ下部電極４は、Ｙ方向に整列して配列され、Ｘ方向においてメモリセルキャパシタ下部電極の１／２ピッチずれて配列される。このキャパシタ配列の場合、注目セルキャパシタ下部電極４ｒの周辺セルキャパシタ下部電極としては、ＰＳ１−ＰＳ６の６個の隣接セルキャパシタ下部電極が存在する。この場合、図３６において、注目セルキャパシタ下部電極４ｒにＬデータを格納し、その６隣接セルキャパシタ下部電極ＰＳ１−ＰＳ６にＨデータを格納することにより、図３６において双方向矢印で示すように、上下左右および斜め方向の短絡発生異常を検出することができる。
【０１２２】
図３７から図４２は、図３６に示すメモリセルキャパシタ下部電極の配置における可能なデータパターンおよび短絡異常検出可能性を示す図である。
【０１２３】
図３７（Ａ）においては、注目セルキャパシタ下部電極４ｒにＬデータ（電位０Ｖ）を格納し、６隣接周辺セルキャパシタ下部電極ＰＳ１−ＰＳ６に、Ｈデータ（電位３Ｖ）を格納する。この場合、注目セルキャパシタ下部電極４ｒのショート発生可能部位番号１から番号１２において、いずれの箇所において短絡異常が発生しても、この短絡において電位差（３Ｖ）が生じており、短絡異常を検出することができる。
【０１２４】
図３８（Ａ）において、注目セルキャパシタ下部電極４ｒにＨデータ（電位３Ｖ）を格納し、６個の隣接セルキャパシタ下部電極ＰＳ１−ＰＳ６にＬデータ（電位０Ｖ）を格納する。この場合、番号１から１２を付された注目セルキャパシタ下部電極４ｒの周辺領域のいずれの部位において短絡が発生しても、図３８（Ｂ）に示すように、すべてこの短絡発生可能部位において電位差（３Ｖ）が生じるため、すべて短絡異常を検出することができる。
【０１２５】
しかしながら、この図３８（Ａ）に示す注目セルキャパシタ下部電極４ｒにＨデータを格納する場合、先の図３１（Ａ）において示されるデータパターンにおいて説明したように、注目セルキャパシタ下部電極４ｒのリーク電流により、その保持電圧レベルが低下し、短絡異常を検出することができなくなる可能性がある。
【０１２６】
図３９（Ａ）は、注目セルキャパシタ下部電極４ｒにＬデータ（電位０Ｖ）を格納し、周辺セルキャパシタ下部電極ＰＳ１、ＰＳ５、ＰＳ３およびＰＳ４に対してＨデータ（電位３Ｖ）を格納する。周辺セルキャパシタ下部電極ＰＳ２およびＰＳ６にＬデータを格納する。この場合、図３９（Ｂ）に示すように、注目セルキャパシタ下部電極４ｒの周辺部位３，４，７および８の領域における短絡は、その注目セルキャパシタ下部電極の保持電位と同じ電位の間の短絡であり、その部位における短絡異常を検出することはできない。
【０１２７】
図４０（Ａ）に示すデータパターンにおいては、注目セルキャパシタ下部電極４ｒにＨデータ（電位３Ｖ）を格納する。隣接メモリセルキャパシタ下部電極ＰＳ１、ＰＳ３、ｐＳ４およびＰＳ５にＬデータを格納し、斜め方向の隣接セルキャパシタ下部電極ＰＳ２およびＰＳ６に、Ｈデータを格納する。この場合、図４０（Ｂ）に示すように、隣接セルキャパシタ下部電極ＰＳ１、ＰＳ３、ＰＳ４およびＰＳ５に対する短絡可能部位で電位差が生じ、短絡異常を検出することができる。一方、斜め方向の隣接するキャパシタ下部電極ＰＳ２およびＰＳ６に対する短絡可能部位３，４，７および８におけるショートにおいては、電位差が生じず、短絡異常を検出することはできない。
【０１２８】
図４１（Ａ）に示すデータパターンにおいては、注目セルキャパシタ下部電極４ｒに、Ｌデータ（電位０Ｖ）を格納する。列方向に隣接するセルキャパシタ下部電極ＰＳ３およびＰＳ４にも同様、Ｌデータを格納し、隣接列の隣接セルキャパシタ下部電極ＰＳ１、ｐＳ２、ＰＳ５およびＰＳ６に、Ｈデータ（電位３Ｖ）を格納する。
【０１２９】
この場合、図４１（Ｂ）に示すように、注目セルキャパシタ下部電極４ｒの周辺部位において、番号５、６、１１および１２におけるショートは、電位差が生じていないため、検出を行なうことができず、隣接列に対するセルキャパシタ下部電極に対する短絡異常を検出することができるだけである。
【０１３０】
図４２（Ａ）に示すデータパターンにおいては、注目セルキャパシタ下部電極４ｒにＨデータを格納し、また隣接列キャパシタ下部電極ＰＳ３、ＰＳ４にＨデータを格納する。隣接列の隣接セルキャパシタ下部電極ＰＳ１、ＰＳ２、ＰＳ５およびＰＳ６にＬデータを格納する。この場合、図４２（Ｂ）に示すように、先の図４１（Ａ）に示すデータパターンと同様、同一列の隣接セルキャパシタＰＳ３およびＰＳ４に対する短絡検出部位番号５、６、１１および１２においては、電位差が生じていないため、短絡異常を検出することはできず、隣接列のメモリセルキャパシタに対する短絡異常を検出することができるだけである。
【０１３１】
したがって、これらの図３７から図４２に示すデータパターンから明らかなように、注目セルキャパシタ下部電極に対する短絡異常は、図３７（Ａ）に示すデータパターンのときに、全ての可能な短絡異常を検出することができる。したがって、バーンイン回数決定テスト時においては、メモリセルキャパシタ下部電極が整列して配置される場合およびずれて配置される場合いずれにおいても、注目セルキャパシタ下部電極のすべてのセルキャパシタ下部電極が、注目セルキャパシタ下部電極と逆論理レベルのデータを格納しているパターンを設定して、機能テストを実行する。
【０１３２】
ウェハテストであるため、温度加速による不良部の効率的なスクリーニングを行なうために、このバーンイン回数決定テスト時においても、６０℃から１３０℃前後の雰囲気温度で実施する。
【０１３３】
図４３は、この発明の実施の形態１における半導体記憶装置のテスト方法を実現するテスト環境の構成の一例を概略的に示す図である。図４３において、ウェハＷＦ上には、チップＣＨが形成される。このウェハＷＦの所定数のチップＣＨに対し、プロ−バ（プローブカード）２０が配置され、この所定数のチップ（ＣＨ）に対し、並行して電気的接続を行なって所定のウェハレベルでのテストを行なう。
【０１３４】
このプローバ２０は、ケーブル２７を介してテスタ２５に結合される。このテスタ２５は、ＩＦテスト、バーンインテストおよびファンクションテストなどＤＣテストを行なう機能を備える。図４３において、テスタ２５においてバーンイン回数決定に関連する部分の構成の機能的部分を代表的に示す。
【０１３５】
テスタ２５は、プロ−バ２０との間で信号／電圧の転送を行うインタフェース部３８と、ファンクションテスト実行部３０とを含む。ファンクションテスト実行部３０は、通常のファンクションテストを行なうとともに、バーンイン回数決定テストを行なう。
【０１３６】
ファンクションテスト実行部３０は、各種ファンクションテストの手順および条件を記述するテストプログラムを記憶するテストプログラム記憶部３１と、各テストに用いられるパターンデータを記憶するパターンデータ記憶部３２と、プローバを介して半導体記憶装置から読出されたデータとパターンデータ記憶部３２において生成されたパターンデータ（期待値）とを比較する比較部３３を含む。このファンクションテスト実行部３０はインターフェイス部３８を介して、ケーブル２７から所定の電圧の組合せの信号／データをプローバ２０との間で送受する。
【０１３７】
テストプログラム記憶部３１において、バーンイン回数決定テストのためのテスト手順を記述するプログラムが格納される。パターンデータ記憶部３２において、バーンイン回数決定テストにおいて用いられるパターンデータが格納される。バーンイン回数決定テストにおいて用いられるパターンデータは、図３０（Ａ）または図３７（Ａ）に示すパターンデータであり、注目セルキャパシタ下部電極と隣接周辺キャパシタ下部電極の保持電圧（記憶データ）の論理レベルが異なるようなデータパターンである。この場合、各メモリセルキャパシタの配置位置と各メモリセルが接続するビット線（物理アドレス）との対応関係が予めわかっており、各物理アドレスに応じて、データの書込を実行し、パターンデータの設定を行なう。
【０１３８】
テスタ２５は、さらに、比較部３３にからの不一致指示をカウントするカウンタ３５と、カウンタ３５のカウント値に従ってテーブル３６を参照して、バーンイン回数を決定する回数決定部３７を含む。テーブル３６には、不良装置（チップ）の数と実行すべきバーンイン回数との対応を示す関係が一覧にして表形態で格納される。
【０１３９】
したがって、ファンクションテスト機能実行部３０において、通常のファンクションテストと同様に、プローバ２０を介して半導体記憶装置に対し、機能テストを予め定められたパターンデータに基づいて実行する。比較部３３において、このプローバ２０が同時に測定する半導体記憶装置（チップ）において不良が検出された装置（チップ）の数をカウントし、そのカウント値に基づいて、回数決定部３７がテーブル３６を参照してバーンイン回数を決定する。
【０１４０】
図４４は、ウェハ上でのプローバの移動方向を概略的に示す図である。ウェハＷＦ上には、チップＣＨが多数整列して形成される。プローバ２０は、このウェハＷＦ上の領域５０内に配置されるチップＣＨに対し並行して同時にテストを行なう。すなわち、プローバ２０は、ウェハＷＦ上のチップＣＨすべてに対し同時にテストを行うことはできない。プローバ２０のプローブ針を対象のチップＣＨのボンディングパッドに接触させ、この領域５０内に含まれるチップＣＨに対しバーンイン回数テストを実行する。
【０１４１】
通常は、図４４に示される矢印に沿って、ウェハＷＦのチップＣＨすべてについて、プローバ２０を用いてバーンイン後の機能テストを実行する。ウェハＷＦ上のチップＣＨ全てに対するファンクションテスト完了後においてバーンイン不良率が高い場合、バーンインにおいて不良が収束しているかを判定するために、再び、プローバ２０をウェハＷＦ上を全面に渡って順次移動させて、追加のバーンインを行なっている（電圧ストレス印加は、プローバ２０を用いて行なうため、領域５０の単位で、このバーンインが実行される）。したがって、バーンイン不良率が高い場合、この追加のバーンインに要する時間が１回目のバーンインと同様の時間を要することとなり、追加のバーンイン後の機能テストと併せて、最低２回のバーンインおよび機能テストを行なう必要があり、テスト時間が、バーンインが１回ですむ場合のほぼ２倍となり、テスト時間が長くなる。
【０１４２】
本実施の形態１においては、プローバ２０が接触する領域５０単位で、バーンイン回数を決定し、決定された回数だけバーンインを行なう。したがって、追加のバーンインが行なわれる場合には、プローバ２０のプローブ針の脱着などの処理がウェハ上の領域５０各々において行なわれることがない。プロ−バ２０の位置を固定して必要な領域に対してのみ、必要な回数バーンインを繰返すだけである。したがって、従来の全チップＣＨに対し追加のバーンインを行なう場合に比べて、テスト時間を短縮することができる。
【０１４３】
すなわち、いま、不良領域の数がＮ個で、不良領域のバーンイン回数が平均Ｍ回とする。ウェハＷＦ上の領域５０の走査領域の数がＫとすると、本実施の形態１においては、バーンイン回数はＭ・Ｎ＋（Ｋ−Ｎ）＝（Ｍ−１）・Ｎ＋Ｋとなり、ファンクションテストの実行回数はＫである。従来において１回の追加のバーンインを行う場合には、バーンインの回数は２・Ｋとなり、ファンクションテストの回数が２・Ｋとなる。（Ｍ−１）・ＮがＫより小さければ従来よりもバーンインの回数を低減することができる。特に、従来手法では、決定されたバーンイン回数の最大値に近い値のバーンインを追加バーンインとして実行する必要がある可能性が高く、さらに、バーンインテストに要する時間を短縮することができる。
【０１４４】
また、ウェハ上の領域５０すべてにおいて２回のバーンインを行っても、本実施の形態１に従えば、ファンクションテストの回数がＫであり、従来の手法と比べて時間が短縮され、また、バーンインおよびファンクションテストをプロ−バを固定して連続して実行するため、プロ−バの脱着の時間が不要であり、その分、時間が短縮される。
【０１４５】
したがって、バーンイン回数決定テストを行うためにテスト工程が増加しても、この回数決定のために、データの書込および読出を行うとともに一致判定を行うステップが増加するだけであり、半導体記憶装置の高速アクセスモードを利用することにより、この回数決定テスト時間は短縮することができ、応じて、ウェハレベルでのバーンインテストに要する時間を短縮することができる。
【０１４６】
すなわち、必要とされるバーンイン回数だけテストを実行した場合、バーンイン不良率が高い場合でも、このバーンイン不良においては、すべて潜在的な不良が顕在化されて、不良は収束していると判定することが可能となるため、追加のバーンインは不要とされるため、バーンインテストに要する時間を短縮することができる。
【０１４７】
図４５は、この図４３に示すテーブル３６において格納される不良チップ数とバーンイン回数との対応を一覧にしてい示す図である。図４５においては、従来例における追加のバーンインを行なうバーンイン不良率をも併せて示す。
【０１４８】
図４５に示すように、従来例においては、ウェハ当たりのバーンイン不良率が、１％から８％の場合には、規格管理値以下であと判定され、追加バーンインが不要とされる。ウェハ当たりのバーンイン不良率（％）、すなわちバーンイン不良率（％）／ウェハが１％から８％の領域は、ウェハ当たりのバーンイン不良チップの数が９個から７２個の場合に対応する。ここで、１ウェハあたりチップが９００個形成される場合を想定する。
【０１４９】
一方、ウェハあたりのバーンイン不良率（％）が８％を超える場合には、追加のバーンインを行ない、バーンイン不良率が収束しているかの判定が行なわれる（追加のバーンイン実施後、さらにファンクションテストを行ない、不良チップが存在するかおよび規格値以下であるかの判定が行なわれる）。
【０１５０】
一方、本実施の形態１において、各プローバ２０が接触する領域５０単位で、バーンイン回数を決定して、決定された回数バーンインを実施する。ウェハＷＦにおいて、領域５０の数は、合計３６個設定することができる。したがって、バーンイン不良チップの数はたとえば９個の場合、バーンイン不良率が１％であるため、１つの領域５０におけるバーンイン不良チップの数は、（９００／３６）×０．０１＝０．２５＝０．３となる。ウェハ当たりのバーンイン不良率が８％の場合には、領域５０内におけるバーンイン不良チップの数は、同様、（９００／３６）×０．０８＝２．０となる。同様の計算を行なうことにより、ウェハ当たりのバーンイン不良率に対応して、領域５０内において、不良となるチップの数を推定することができる。すなわち、平均バーンイン不良チップの数が０．３から２．０の場合、バーンイン回数決定テストにおいて不良となるチップの数は、バーンイン実施前であり、１個である。
【０１５１】
領域５０内における平均バーンイン不良チップ数が、２．３から４．０の場合には、２個であり、平均バーンイン不良チップの数が４．３から６．０の領域には、領域５０内においてバーンイン回数決定テストで不良となるチップの数が３個である。同様、平均バーンイン不良チップの数が６．３から８．０個の場合、バーンイン回数決定テストで不良となるチップの数は４個である。すなわちバーンイン回数決定テストにおいてはバーンインはまだ行なわれていないため、このバーンイン回数分の不良チップの数が、低減される。
【０１５２】
したがって、各バーンイン回数決定テストで不良となるチップの数が１、２、３および４個の場合、バーンイン回数決定テストでは、バーンイン回数を１回、２回、３回および４回に順次増大させる様に設定する。
【０１５３】
このバーンイン回数決定テストにおいて不良チップの数が１個の場合に、バーンイン回数を１回と決めた根拠は、以下の実測定結果に基づいている。すなわち、バーンイン回数決定テストにより、１個の不良テストが検出された場合に、バーンイン実施後、同一領域においては２個の不良チップが発生した。したがって、１個しか不良チップが検出されない場合、その領域５０内において１回のバーンインを行なった場合、２個の不良チップが検出される可能性が高いと判定される。したがって、バーンイン回数テストにおいてＮ個の不良チップが検出された場合、Ｎ回バーンインを実施することにより、Ｎ個の不良チップそれぞれに付随する潜在的な不良チップを顕在化させることが可能となる。この決定された回数に基づいてバーンインを実行することにより、確実に、このバーンインにより潜在的な不良がすべて顕在化され、領域５０内において、すべての潜在的な不良がスクリーニングされたと判定することができる。
【０１５４】
このバーンイン回数の決定は、プローバ２０が接触する領域５０単位で実行される。すなわち、１つの領域５０において、バーンイン回数決定テストを行ない、バーンイン回数を決定する。この決定されたバーンイン回数、同じ領域５０に対して電圧ストレスを印加して、バーンインテストを実行する（温度加速は、通常のウェハテストと同様、行なわれている）。その後、ファンクションテストを実行し、不良チップを除去する。この手順を、図４４に示す矢印方向のシーケンスに従って各領域５０ごとに順次実行する。したがって、ウェハＷＦにおいて、領域５０ごとに必要回数のバーンインが実行されており、ウェハＷＦ上のチップＣＨすべてに対して、追加のバーンインを行なうことを繰返すことは要求されず、プローバ２０の移動および設定処理を含む時間を考えることにより、大幅に、このバーンインテストに要する時間を短縮することができる。
【０１５５】
図４６から図４９は、このバーンイン回数決定テストにおいて決定された回数のバーンインを行なう際のバーンインストレスパターンの例を示す図である。図４６から図４９においては、オープンビット線配置にメモリセル１が配列される場合のメモリセルキャパシタ２（ストレージノード）の電位分布を示す。
【０１５６】
図４６においては、偶数ビット線ＢＬ０、ＢＬ２に接続されるメモリセルには、Ｈデータ（高電位）が格納され、奇数ビット線ＢＬ１およびＢＬ３に接続されるメモリセルキャパシタ（下部電極）には、Ｌデータ（低電位）が格納される。このストレスパターン格納時において、各隣接メモリセルキャパシタのパターンに応じて、ビット線を選択して、各ビット線に、ＨデータおよびＬデータを格納する。この図４６に示すパターンの場合、図４６において、ワード線ＷＬ５とビット線ＢＬ１に接続されるメモリセルに対して代表的に示すように、ワード線延在方向に隣接するメモリセル２（下部電極４）の間に電圧ストレスが印加される。ビット線延在方向（Ｙ方向）において隣接するメモリセル間においては、この下部電極４は電位が同じであり、電圧ストレスは印加されない。上部電極５には、この電圧ストレス時においても、所定の電圧レベルが印加される。
【０１５７】
このバーンイン時において、電圧ストレスを印加するため、このＨデータの電位レベルが３Ｖよりも高い電圧レベルに設定されて、加速試験が実行される。
【０１５８】
図４７に示す電圧ストレスパターンにおいては、図４６と逆に、奇数ビット線ＢＬ１およびＢＬ３に接続されるメモリセルのキャパシタ２には、Ｈデータが格納され、偶数ビット線ＢＬ０およびＢＬ２に接続さけるメモリセルのキャパシタ２には、Ｌデータが格納される。この場合、隣接メモリセルキャパシタ２の下部電極（ストレージノード）４において図４７においてワード線ＷＬ５とビット線ＢＬ１に接続されるメモリセルに説明するように、双方向矢印で示しているように、ワード線延在方向（Ｘ方向）に隣接するメモリセルキャパシタ間に電圧ストレスが印加され、Ｙ方向（ビット線延在方向）に隣接するメモリセルキャパシタ（下部電極）間には、電圧ストレスは印加されない。
【０１５９】
なお、図４６および図４７において、メモリセル１において、アクセストランジスタ３が設けられており、このアクセストランジスタ３をオン状態とすることにより、所定の電圧レベルのデータが格納される。このバーンインストレスデータ格納時、データの電圧レベルが高くされた状態で（電源電圧が高くされた状態で）各下部電極（ストレージノード）にデータが格納されてもよい。このバーンインテストにおいては、従来と同様の方法に従ってデータの格納および電圧下側が行われれば良い。このバーンインテストは、図４３に示すテスタ２５を用いて実施される。
【０１６０】
図４８に示す電位パターンにおいては、チェッカーボードパターンの電圧ストレスパターンが用いられる。すなわち、偶数ワード線ＷＬ０、ＷＬ２、ＷＬ４と偶数ビット線ＢＬ０、ＢＬ２の交差部に対応して配置されるメモリセルキャパシタ２および奇数ワード線ＷＬ１、ＷＬ３およびＷＬ５と奇数ビット線Ｂｌ１、ＢＬ３の交差部に対応して配置されるメモリセルキャパシタ２に対し、Ｈデータが格納され、残りのメモリセルキャパシタ２に対してはＬデータが格納される。したがって、いわゆる「市松模様」に電圧分布が存在する。
【０１６１】
この場合、図４８において、ワード線ＷＬ５とビット線ＢＬ１の交差部に対応して配置されるメモリセルのキャパシタに対して双方向矢印で示すように、Ｘ方向およびＹ方向（ビット線延在方向およびワード線延在方向）に隣接するメモリセルキャパシタ３で電圧ストレスが印加される。図４９は、図４８に示す電圧ストレスパターンと電圧レベルが逆の電圧パターンであり、偶数ワード線ＷＬ０、ＷＬ２、ＷＬ４およびＷＬ６と偶数ビット線ＢＬ０およびＢＬ２の交差部に対応して配置されるメモリセル１のキャパシタ２（下部電極４）および奇数ワード線ＷＬ１、ＷＬ３、およびＷＬ５と奇数ビット線ＢＬ１、ＢＬ３の交差部に対応して配置されるメモリセル１のキャパシタ２の下部電極４にＬデータが格納され、残りのメモリセルの下部電極４には、Ｈデータが格納される。この場合においても、図４９において、双方向矢印で、ワード線ＷＬ５とビット線ＢＬ１に接続されるメモリセルのキャパシタに対して示すように、ビット線延在方向およびワード線延在方向において隣接するメモリセルキャパシタ間（下部電極）間において電圧ストレスを印加することができる。
【０１６２】
なお、上部電極５は、セルプレート電極であり、通常１つのメモリセルアレイ（メモリセルアレイブロック）に共通に延在して設けられており、セルプレート自体においては、隣接セルプレートという概念は存在せず、電圧ストレスが印加されない（下部電極と上部電極の間には電圧ストレスが印加される）。
【０１６３】
この電圧ストレスパターンを用いてバーンインを実行した後、ファンクションテスト（機能テスト）を行ない、不良チップ（冗長救済を行なえないチップ）を除去する。ウェハレベルでのテストで、冗長置換による救済可能なチップの救済を完了した後、チップに分割され（ダイシングされ）、最終工程でチップのパッケージ実装および最終テストが行なわれ手初期不良が除去された後に出荷される。
【０１６４】
上述の説明においては、バーンイン回数決定テスト時において、４種類のテストパターンを用いて不良チップを検出している。しかしながら、この４種類のデータパターンのうち１つまたは任意の数のテストデータパターンを用いてバーンイン回数テストが実施されてもよい。
【０１６５】
［変更例］
図５０は、この実施の形態１に従う半導体記憶装置の変更例のメモリセルの構成を示す図である。図５０において、ＳＲＡＭセル６０は、電源ノードとストレージノードＳＮ１の間に接続されかつそのゲートがストレージノードＳＮ２に接続されるＰチャネルＭＯＳトランジスタＰＱ１と、セル電源ノードとストレージノードＳＮ２の間に接続されかつそのゲートがストレージノードＳＮ１に接続されるＰチャネルＭＯＳトランジスタＰＱ２と、ストレージノードＳＮ１と接地ノードの間に接続されかつそのゲートがストレージノードＳＮ２に接続されるＮチャネルＭＯＳトランジスタＮＱ１と、ストレージノードＳＮ２と接地ノードの間に接続されかつそのゲートがストレージノードＳＮ１に接続されるＮチャネルＭＯＳトランジスタＮＱ２を含む。
【０１６６】
このＳＲＡＭセル６０は、ＭＯＳトランジスタＰＱ１およびＮＱ１の組およびＭＯＳトランジスタＰＱ２およびＮＱ２の組がそれぞれＣＭＯＳインバータを構成し、それらの入力および出力が交差結合されてインバータラッチ（フリップフロップ回路）を構成し、ストレージノードＳＮ１およびＳＮ２に相補データを格納する。
【０１６７】
ＳＲＡＭセル６０は、さらに、ワード線ＷＬ上の信号電位に応答して選択的に導通し、導通時ストレージノードＳＮ１およびＳＮ２をビット線ＢＬおよび／ＢＬに接続するＮチャネルＭＯＳトランジスタＮＱ３およびＮＱ４と、ストレージノードＳＮ１と接地ノードの間に接続される容量素子Ｃｓ１と、ストレージノードＳＮ２と接地ノードの間に接続される容量素子Ｃｓ２を含む。
【０１６８】
このＳＲＡＭセル６０は、この容量素子Ｃｓ１およびＣｓ２により、相補データを格納し、アルファ線照射時に生成される電子を吸収し、ドライブトランジスタＮＱ１およびＮＱ２のサイズが微小化され、ストレージノードＳＮ１およびＳＮ２の寄生容量が小さい場合においても安定に相補データを保持する。
【０１６９】
図５０に示すように、ＳＲＡＭセル６０において、容量素子Ｃｓ１およびＣｓ２が、データの記憶のために用いられる。容量素子は、上部電極が接地ノードに結合され、下部電極がストレージノードＳＮ１およびＳＮ２にそれぞれ結合される。したがってこのＳＲＡＭセル６０においても、メモリセルサイズの微小化に伴って、メモリセルキャパシタＣｓ１およびＣｓ２のピッチが厳しくなり、隣接メモリセルキャパシタ間において、短絡が生じる可能性が高くなる。
【０１７０】
このようなＳＲＡＭセル６０においても、行列状に配列される。メモリセル列に対応してビット線対ＢＬ，／ＢＬが配設され、メモリセル行に対応してワード線ＷＬが配設される。
【０１７１】
図５１は、図５０に示すＳＲＡＭセル６０の下部電極６４の電位分布および平面レイアウトを概略的に示す図である。図５１において、このメモリセルキャパシタＣｓ１およびＣｓ２の下部電極を、それぞれ符号６４ａおよび６４ｂで示す。図５１において、Ｙ方向にＳＲＡＭセル６０が整列して配置され、Ｘ方向（ワード線ＷＬの延在方向）においては、このメモリセルキャパシタＣｓ１およびＣｓ２のピッチの１／２ずれて配列される。各メモリセル６０において、キャパシタ下部電極６４ａおよび６４ｂには、相補データが格納される。この場合、１つのメモリセルキャパシタの隣接する６個のメモリセルキャパシタを、この記憶データの論理レベルを逆に設定することができる。図５１において、注目メモリセルキャパシタ下部電極６４ｒに対して、その周辺メモリセルキャパシタにＨデータを格納させることにより、この注目メモリセルキャパシタ６４ｒに対する、すべての隣接メモリセルキャパシタの論理レベルを反対に設定することができ、これらの注目メモリセルキャパシタ６４ｒに対する隣接メモリセルキャパシタ下部電極との間の短絡異常を検出することができる。すなわち、Ｙ方向において、隣接行のメモリセルの境界位置に配列されるメモリセルを注目セルキャパシタ下部電極６４ｒに設定することにより、この６個の隣接メモリセルキャパシタ下部電極を異なる電圧レベルに設定することができる。
【０１７２】
図５１においては、行ＲＷ１およびＲＷ３およびＲＷ５において、行ＲＷ０、ＲＷ２、ＲＷ４およびＲＷ６のメモリセル境界に対応して配置されるメモリセルにおいて１個おきのＳＲＡＭセル６０の一方のキャパシタを、注目セルキャパシタとして用いることができる。
【０１７３】
図５２は、この電位分布の他の例を示す図である。この図５０に示す電位分布においては、図５１に示す行ＲＷ１、ＲＷ３およびＲＷ５におけるメモリセルの記憶データは同じである。一方行ＲＷ０、ＲＷ２、ＲＷ５に含まれるメモリセル６０の記憶データをすべて反転させる。これにより、図５１において示すＳＲＡＭセルのキャパシタにおいて注目セルキャパシタとして利用されなかった残りのメモリセルキャパシタ下部電極６４ｒｂを注目セルキャパシタ下部電極として、周辺の隣接メモリセルキャパシタ下部電極と異なる電位レベルに設定することができる。
【０１７４】
これにより、同じデータ配列を、行ＲＷ０、ＲＷ２、ＲＷ４の記憶データを固定して、行ＲＷ１、ＲＷ３およびＲＷ５の記憶データを相補的に変化させることにより、偶数行のメモリセルキャパシタ下部電極を注目セルキャパシタ下部電極としてバーンイン回数検出テストを行なうことができる。
【０１７５】
このＳＲＡＭセルに対するバーンイン回数決定テスト時においても、先ＤＲＡＭセルにおいて参照したものと同様のテスト手順が実行され、１回のウェハテストだけで、バーンイン不良を十分にスクリーニングすることができ、ウェハの全チップに対する追加バーンインを不要とすることができる。
【０１７６】
図５３および図５４に示すように、偶数行ＲＷ２およびＲＷ４のメモリセルの記憶データをＸ方向においてすべて同一とし、奇数行ＲＷ１、ＲＷ３、ＲＷ５のデータを、各Ｘ方向に沿って交互に反転論理レベルに設定する。このように、図５３に示す電圧分布においては、注目セルキャパシタ下部電極６４ｒｃは、その周辺の６個の隣接メモリセルキャパシタ下部電極の間に電圧差を生じさせることができ、一方、図５４に示す電圧分布においては、注目キャパシタ下部電極６４ｒｄに対し、隣接する６個のメモリセルキャパシタ下部電極に対して電圧差を生成することができる。
【０１７７】
しかしながら、図５１から図５４に示すメモリセルキャパシタの配置において、周辺の６個のメモリセルキャパシタとの間に電圧差を生じさせることができるのは、隣接行のメモリセル境界に対応して配置されるメモリセルキャパシタにおいてであり、各メモリセルにおいて、一方のメモリセルキャパシタにおいてのみ６個の隣接メモリセルキャパシタとの間に電圧差を生じさせて短絡行を検出することができる。したがって、ＳＲＡＭの場合、すべてのメモリセルキャパシタを注目セルキャパシタとして用いることはできない。図５１に示すデータパターンを用いた場合すべてのメモリセルキャパシタの数の２／２４＝１／１２倍の数のメモリセルキャパシタを注目セルキャパシタとして利用することができる（３行４列に配列されるメモリセルのうち、２個のメモリセルキャパシタのみが、注目セルとして利用することができる）。
【０１７８】
したがって、図５１および図５２に示すデータパターンを利用した場合、すべてのメモリセルキャパシタの数の１／６倍のメモリセルキャパシタを注目セルとして、短絡異常を検出することができる。この場合、メモリセルの数が１ＭビットのＳＲＡＭにおいては、メモリセルキャパシタの数は、２Ｍビットであり、約２０８万個となる。したがって、図５１および図５２に示すデータパターンを用いた場合、約３４万個のメモリセルキャパシタに注目してバーンイン回数決定テストを行なうことができる。また、図５１および図５２の一方のみでも、約１７万個のメモリセルキャパシタに注目してバーンイン回数決定テストを実施することができる。したがって、注目セルキャパシタの数が多く、短絡異常の発生割合を統計的に十分見積もることができ、ＤＲＡＭと同様の効果を得ることができる。この場合、図５１から図５４に示すデータパターンをすべて利用した場合、４／１２＝１／３倍の数のメモリセルキャパシタを注目セルとして利用することができ、より高精度で、短絡異常の発生確率を見積もることができる。
【０１７９】
このＳＲＡＭセルを用いる場合においても、先のＤＲＡＭセルに用いたテストシーケンスにおけるバーンイン回数決定テストと同様のテストが実施される。
【０１８０】
このメモリセルＳＲＡＭセルを利用する場合においても、データ書込時においては、キャパシタの配置位置（レイアウト位置）に応じて、各ビット線との接続関係に応じてデータが、ビット線対ＢＬ，／ＢＬに転送される。
【０１８１】
以上のように、この発明の実施の形態１に従えば、ウェハテスト時においてバーンイン開始前に、半導体記憶装置において注目メモリセルキャパシタと隣接キャパシタ間に電圧差が生じるようにデータパターンを印加して、その不良チップ発生割合に基づいて、バーンイン回数を決定している。したがって、テスト対象領域（プロ−バ接触領域）単位で、必要な回数が決定されて、決定された回数のバーンインが実施されており、異常発生時、ウェハ上の全チップに対して追加のバーンインを実行する必要がなく、ウェハテストの時間を短縮することができる（追加バーンインおよび以後の機能テストを不要とすることができるため）。
【０１８２】
［実施の形態２］
図５５は、この発明の実施の形態２に従う半導体記憶装置のテスト方法におけるデータパターンを概略的に示す図である。この図５５においては、バーンイン回数決定テスト実行後行なわれるバーンインにおいて用いられるデータパターンを示す。この図５５に示すデータパターンにおいては、メモリセル１のメモリセルキャパシタ下部電極４に対し、先のバーンイン回数決定テストで用いたデータパターンを電圧ストレス印加データパターンとして利用する。すなわち、メモリセルキャパシタ下部電極４ｌの周辺の８メモリセルキャパシタ下部電極４ｈにＨデータを格納する。この場合、メモリセルキャパシタ下部電極４ｌに対し、その周辺メモリセルキャパシタ下部電極４ｈから電位差が存在しており、確実に、電圧ストレスを印加することができ、短絡異常の可能性のある部位に対し、バーンインにより電圧ストレス加速を行なって、確実に、短絡異常をスクリーニングすることができる。
【０１８３】
したがって、このバーンイン回数決定テストにおいて用いられたデータパターンを、電圧ストレス加速におけるバーンインテスト実行時のデータパターンとして利用することにより、ウェハテスト段階で短絡異常を十分に、スクリーニングすることができる。
【０１８４】
なお、このバーンイン実施時において用いられるデータパターンとしては、先の実施の形態１において説明した４種類の回数決定テストデータパターンのうちの１種類のテストデータパターンを用いて電圧ストレス印加パターンとして利用する。この場合、回数決定時においては電圧加速の必要性はなく、電圧レベルは通常動作時と同じであり、一方、バーンイン時においては電圧加速のために電圧レベルが高くされる。したがって、データのパターンが同一であり、電圧レベルは回数決定テストおよび次工程のバーンイン時で異なる。
【０１８５】
［変更例］
図５６は、この発明の実施の形態２に従う半導体記憶装置のテスト方法のバーンイン時の電圧ストレスパターンの変更例を示す図である。この図５６において、メモリセル１のキャパシタ下部電極４が、Ｘ方向においてキャパシタのピッチの１／２倍ずれて配置される。この場合においても、バーンイン回数決定テストにおいて用いたデータパターンを、電圧ストレス印加データパターンとして利用する。この場合、１つのメモリセルキャパシタ下部電極４ｌにＬデータを格納し、周囲の６個の隣接メモリセルキャパシタ下部電極４ｈにＨデータを格納する。これにより、図５６において双方向矢印で示すように、６隣接キャパシタ下部電極４ｈから、この注目メモリセルキャパシタ下部電極４ｌに対し電圧ストレスを印加することができ、効率的に短絡異常をスクリーニングすることができる。
【０１８６】
なお、ＳＲＡＭセルにおいても、図５１から図５４に示すデータパターンを、電圧ストレス印加パターンとして利用してバーンインを実施することにより、効率的に、短絡異常をスクリーニングすることができる。
【０１８７】
以上のように、この発明の実施の形態２に従えば、バーンイン実施時において、バーンイン回数決定テストおいて用いられたデータパターンをストレス印加パターンとして設定してバーンインを実施している。したがって、バーンイン時に効率的に隣接メモリセルキャパシタ下部電極間異常をスクリーニングすることができる。特に、実施の形態１において設定されたバーンイン回数決定時のデータパターンをバーンイン時の電圧ストレス印加パターンとして設定してバーンインを行なうことにより、確実に、ウェハテスト段階でメモリセルキャパシタ間の異常を確実にスクリーニングすることができ、バーンイン不良率を確実に収束させることができ、追加のバーンインが不要となり、テスト時間を短縮することができ、コストを低減することができる。
【産業上の利用可能性】
【０１８８】
この発明は、容量素子を情報記憶素子として利用するメモリセルに対して適用することができる。上述の説明において、１つのメモリセルで１ビットのデータを格納するＤＲＡＭセルが説明されている。しかしながら、２つのＤＲＡＭセルを用いて１ビットのデータを記憶するツインセル構造のＤＲＡＭ、すなわち１つのメモリセルユニットが、２つのアクセストランジスタおよび２つのメモリセルキャパシタで構成され、ビット線ＢＬおよび／ＢＬに、これらの２つのメモリセルキャパシタの格納データがそれぞれ伝達され、常にビット線ＢＬおよび／ＢＬに相補データが伝達される構成のＤＲＡＭに対しても適用することができる。
【図面の簡単な説明】
【０１８９】
【図１】この発明が適用されるＤＲＡＭセルの電気的等価回路を示す図である。
【図２】（Ａ）から（Ｄ）は、メモリセルキャパシタの下部電極の断面構造および斜視図を概略的に示す図である。
【図３】図１に示すＤＲＡＭセルの断面構造を概略的に示す図である。
【図４】ＤＲＡＭセルアレイのメモリセルの配置を概略的に示す図である。
【図５】図４に示すメモリセルアレイにおけるデータ読出に関連する部分の構成を概略的に示す図である。
【図６】この発明の実施の形態１において用いられるＤＲＡＭセルアレイの他のメモリセル配置を示す図である。
【図７】図６に示すメモリセル配置におけるデータ読出に関連する部分の構成を概略的に示す図である。
【図８】ＤＲＡＭセルアレイの下部電極の配列を模式的に示す斜視図である。
【図９】図８に示すメモリセルキャパシタ下部電極の平面レイアウトを示す図である。
【図１０】ＤＲＡＭセルアレイのメモリセルキャパシタ下部電極の配列の他の構成を示す斜視図である。
【図１１】図１０に示すメモリセルキャパシタ下部電極の配列の平面レイアウトを示す図である。
【図１２】説明をするキャパシタ（下部電極）間の短絡の一例を示す図である。
【図１３】隣接メモリセルキャパシタ間の短絡の他の例を示す図である。
【図１４】隣接メモリセルキャパシタ間の短絡の他の形状を模式的に示す図である。
【図１５】隣接メモリセルキャパシタ間の短絡異常のさらに他の例を示す図である。
【図１６】隣接メモリセルキャパシタ間の短絡異常のさらに他の異常を示す図である。
【図１７】隣接メモリセルキャパシタ間の短絡の例を示す図である。
【図１８】隣接メモリセルキャパシタ間の位置ずれによる短絡の例を示す図である。
【図１９】隣接メモリセルキャパシタ間の位置ずれによる短絡の他の例を示す図である。
【図２０】隣接メモリセルキャパシタ間の形状異常による短絡の例を示す図である。
【図２１】隣接メモリセルキャパシタ間の形状異常による短絡の他の例を示す図である。
【図２２】隣接メモリセルキャパシタ間の形状異常による短絡のさらに他の例を示す図である。
【図２３】この発明の実施の形態１におけるウェハレベルでのテストの工程を示すフロー図である。
【図２４】図２３に示すバーンイン回数決定テストの操作内容を示すフロー図である。
【図２５】この発明の実施の形態１におけるバーンイン回数決定テストにおいて用いられるデータパターンの一例を示す図である。
【図２６】バーンイン回数決定テストにおいて用いられるデータパターンの他の例を示す図である。
【図２７】バーンイン回数決定テストにおいて用いられるデータパターンのさらに他の例を示す図である。
【図２８】バーンイン回数決定テストにおいて用いられるデータパターンのさらに他の例を示す図である。
【図２９】バーンイン回数決定テストにおけるメモリセル下部電極の電位分布を示す図である。
【図３０】注目セルキャパシタ下部電極に対する隣接キャパシタ下部電極の電圧分布および短絡異常を検出可否を示す図である。
【図３１】（Ａ）は、注目メモリセルキャパシタ下部電極に対する周辺セルキャパシタ下部電極の電圧分布を示し、（Ｂ）は、（Ａ）に示す電圧分布における短絡異常検出可否を一覧にして示す図である。
【図３２】（Ａ）は、注目セルキャパシタ下部電極に対する隣接メモリセルキャパシタ下部電極の電圧分布のさらに他の例を示し、（Ｂ）は、（Ａ）に示す電圧分布における短絡異常検出の可否を一覧にして示す図である。
【図３３】（Ａ）は、注目セルキャパシタ下部電極に対する周辺隣接メモリセルキャパシタ下部電極の電圧分布のさらに他の例を示し、（Ｂ）は、（Ａ）に示す電圧分布における短絡異常の検出可否を一覧にして示す図である。
【図３４】（Ａ）は、注目セルキャパシタ下部電極に対する隣接セルキャパシタ電極の電圧分布のさらに他の例を示し、（Ｂ）は、（Ａ）に示す電圧分布における短絡異常検出の可否を一覧にして示す図である。
【図３５】（Ａ）は、注目セルキャパシタ下部電極に対する電圧分布のさらに他の例を示し、（Ｂ）は、（Ａ）に示す電圧分布における短絡異常検出の可否を一覧にして示す図である。
【図３６】バーンイン回数決定テストにおける隣接メモリセルキャパシタの電圧分布を、他のキャパシタ配列について説明する図である。
【図３７】（Ａ）は、図３６に示すキャパシタ配列におけるメモリセルキャパシタ下部電極に対する周辺キャパシタ電極の電圧分布を示し、（Ｂ）は、（Ａ）における電圧分布における短絡異常検出可否を一覧にして示す図である。
【図３８】（Ａ）は、図３６に示すキャパシタ配列における注目セルキャパシタおよび周辺キャパシタ下部電極の電圧分布を示し、（Ｂ）は、（Ａ）における電圧分布における短絡異常検出可否を一覧にして示す図である。
【図３９】（Ａ）は、図３６に示すキャパシタ配列における注目セルキャパシタ下部電極と周辺隣接セルキャパシタ下部電極は電圧分布のさらに他の例を示し、（Ｂ）は、（Ａ）に示す電圧分布における短絡異常検出可否を一覧にして示す図である。
【図４０】（Ａ）は、図３６に示すキャパシタ配列におけるメモリセルキャパシタ下部電極および周辺隣接セルキャパシタ下部電極の電圧分布のさらに他の例を示し、（Ｂ）は、（Ａ）に示す電圧分布における短絡異常検出可否を一覧にして示す図である。
【図４１】（Ａ）は、図３６に示すキャパシタ配列におけるメモリセルキャパシタに対する周辺隣接セルキャパシタの電圧分布のさらに他の例を示し、（Ｂ）は、（Ａ）に示す電圧分布における短絡異常検出可否を一覧にして示す図である。
【図４２】（Ａ）は、図３６に示すキャパシタ配列におけるキャパシタ下部電極の電圧分布のさらに他の例を示す図であり、（Ｂ）は、（Ａ）に示す電圧分布における短絡異常検出可否を一覧にして示す図である。
【図４３】この発明の実施の形態１におけるテスト環境の構成を概略的に示す図である。
【図４４】この発明の実施の形態１におけるウェハテストにおけるプローバの移動方向を示す図である。
【図４５】この発明の実施の形態１において用いられるバーンイン回数決定部と決定基準を一覧にして示す図である。
【図４６】バーンイン実行時の電圧ストレスパターンの一例を示す図である。
【図４７】回数決定後のバーンイン指示における電圧ストレスパターンの他の例を示す図である。
【図４８】回数決定後のバーンイン実施時の電圧ストレスパターンのさらに他の例を示す図である。
【図４９】回数決定後のバーンイン実施時の電圧ストレスパターンのさらに他の例を示す図である。
【図５０】この発明の実施の形態１の変更例におけるＳＲＡＭセルの電気的等価回路を示す図である。
【図５１】図５０に示すＳＲＡＭセルのキャパシタの配列における電圧分布の一例を示す図である。
【図５２】ＳＲＡＭセルのキャパシタ配列における電圧分布の他の例を示す図である。
【図５３】ＳＲＡＭセルのキャパシタ配列における電圧分布のさらに他の例を示す図である。
【図５４】ＳＲＡＭセルのおけるキャパシタ配列の各キャパシタの電圧分布のさらに他の例を示す図である。
【図５５】この発明の実施の形態２における電圧ストレスパターンの印加時の下部電極の電圧分布を示す図である。
【図５６】この発明の実施の形態２におけるバーンイン実施時における電圧ストレスパターンを他のキャパシタ配列において示す図である。
【符号の説明】
【０１９０】
１ メモリセル、２ メモリセルキャパシタ、３ アクセストランジスタ、４，４ａ−４ｃ キャパシタ下部電極、５ キャパシタ上部電極、２ａ，２ｂ メモリセルキャパシタ、２ａ−２ｉ メモリセルキャパシタ、１０ａ−１０ｅ ショート発生体、１２ａ−１２ｄ 短絡部位、Ｐ１−Ｐ８ 隣接メモリセルキャパシタ下部電極、２ｒ 注目セルキャパシタ、４ｒ 注目セルキャパシタ下部電極、２０ プローバ、２５ テスタ、３０ ファンクションテスト実行部、３１ テストプログラム記憶部、３２ パターンデータ記憶部、３３ 比較部、３５ カウンタ、３６ テーブル、３７ 回数決定部、６０ ＳＲＡＭセル、６４，６４ａ，６４ｂ メモリセルキャパシタ、６４ｒａ，６４ｒｂ，６４ｒｃ，６４ｒｄ 注目メモリセルキャパシタ下部電極、４ｌ Ｌデータ格納メモリセルキャパシタ下部電極、４ｈ Ｈデータ格納メモリセルキャパシタ下部電極。
【技術分野】
【０００１】
この発明は、半導体記憶装置のウェハレベルでのテストに関し、特に、メモリセルが容量素子を有する半導体記憶装置のバーンインと呼ばれる加速試験装置および方法に関する。より特定的には、この発明は、ウェハテストにおいてバーンイン不良率の高いウェハのテスト時間を短縮する手法に関する。
【背景技術】
【０００２】
半導体記憶装置の１つのＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）は、情報を電荷の形態で容量素子に記憶する。この情報蓄積用容量素子（メモリセルキャパシタと以下称する）を含むメモリセルが、行および列のマトリクス状にメモリセルアレイ内に配置される。メモリセルは、メモリセルキャパシタに直列に接続されるメモリセル選択用電界効果トランジスタ（アクセストランジスタ）を含む。アクセストランジスタは、半導体基板領域表面に形成され、ビット線（ディジット線）に接続される不純物領域と、メモリセルキャパシタに接続される不純物領域（ストレージノード）と、これらの不純物領域の間のチャネル形成領域と、チャネル形成領域上に形成されるゲート絶縁膜と、このゲート絶縁膜上に形成されるワード線と一体化されたゲート電極とを有する。
【０００３】
メモリセルキャパシタは、メモリセルの平面レイアウト面積の縮小化を図るために、アクセストランジスタ上部に配置され、アクセストランジスタの不純物領域（ストレージノード）に接続される下部電極と、容量絶縁膜と、この容量絶縁膜を介して下部電極と対向する上部電極を有する。通常、上部電極には一定のレベルの電圧（セルプレート電圧）が供給され、下部電極に、記憶情報に応じた電荷が蓄積される。
【０００４】
容量素子を情報記憶のために用いる半導体記憶装置としては、また、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）がある。このＳＲＡＭにおいては、メモリセルは、フリップフロップ回路と、このフリップフロップ回路の相補ノードにそれぞれ接続される容量素子を含む。ＳＲＡＭセルは、１対のドライブトランジスタ素子と、１対の負荷トランジスタ素子と、メモリセル選択用の１対のアクセストランジスタを含む。負荷トランジスタ対およびドライブトランジスタ対によりフリップフロップ回路（インバータラッチ）が構成され、フリップフロップ回路の相補入出力ノード（相補ストレージノード）に、互いに相補な論理レベルのデータが格納される。
【０００５】
このようなＳＲＡＭにおいては、メモリセルサイズの低減化に伴ってストレージノードの容量が小さくなった場合に、アルファ線照射によりストレージノードのデータの論理レベルが反転するソフトエラーが発生するのを防止するために、容量素子がアルファ線照射により発生する電子を吸収するために設けられる。
【０００６】
このようなＳＲＡＭにおいても、メモリセルは、行列状に配列され、応じて、メモリセルの容量素子も行列状に配列される。
【０００７】
一方、半導体記憶装置においては、製品の信頼性を保証するために、通常の不良検出テストで検出されなかった潜在的な欠陥がある装置を除去して出荷するために、バーンイン試験と呼ばれる加速試験が行なわれる。この加速試験においては、実際の使用条件よりも厳しい条件、たとえば電源電圧および／または周辺（雰囲気）温度を高くした状態で、製造後の装置（チップ）を一定期間動作させる。加速試験により、潜在的な欠陥を顕在化させ、初期不良のある装置（チップ）を取除くことにより、製品の品質を保証する。
【０００８】
バーンイン試験は、パッケージに実装された状態において製品出荷前に行なわれるだけでなく、ウェハレベルで半導体記憶装置のテストを行なうウェハテストにおいても実施される。
【０００９】
このようなバーンインのテスト方法としては、種々な仕様が存在する。基本的なバーンインの仕様として、ＤＲＡＭの場合、高温状態において高電圧を印加し、通常の動作モードと同様にして、アドレスを択一的に指定することにより、ワード線などにストレスを印加する方法がある。しかしながら、ＤＲＡＭの大容量化が進んだ近年においては、ワード線を順次選択する場合、以下の問題が生じる。すなわち、限られた時間内で順次ワード線を選択するため、ワード線等に対するストレス印加時間が短くなり、応じてストレスデューティが記憶容量に反比例して小さくなり、障害検出率が低下する。また、十分なストレスデューティを確保しようとする場合、バーンイン時間が長くなり、テスト時間が応じて長くなり、コスト低減に対する大きな障害となる。
【００１０】
このワード線等に対するストレスデューティを高くするために、たとえば特許文献１（特開平０５−１５９５６８号公報）においては、バーンイン動作時、複数のワード線を同時に選択し、これらの同時に選択されたワード線に対し外部からの電圧を伝達する構成が示されている。この特許文献１に示される構成においては、複数のワード線が同時に選択され、外部からの電圧に従って選択ワード線に電圧ストレスが印加されるため、ワード線の電圧ストレス印加時間を増大させることができ、パーティクル（異物）または製造プロセスバラツキのマージン不良に起因するワード線の形状異常等による不良を迅速に検出することを図る。
【００１１】
また、ＤＲＡＭにおいて、メモリセルキャパシタに対してバーンイン試験を行なう構成が、特許文献２（特開２００１−２０３３３６号公報）に示されている。この特許文献２に示される構成においては、ビット線１列おきにＨレベルに設定し、間のビット線をＬレベルに設定する構成が示されている。隣接ビット線がビット線対を構成しており、ビット線（ＢＬ）に接続されるメモリセルのキャパシタのストレージノード（下部電極）と補のビット線（／ＢＬ）に接続されるメモリセルのキャパシタのストレージノードの間に互いに相補な論理レベルのデータを格納する。これにより、隣接メモリセルキャパシタの下部電極間に電圧ストレスを印加し、同様、このメモリセルキャパシタのパーティクルまたは製造プロセスゆらぎに起因する形状異常（短絡）を迅速に検出することを図る。
【特許文献１】特開平０５−１５９５６８号公報
【特許文献２】特開２００１−２０３３３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
コスト低減を実現するために、ウェハテストの時間短縮は必須要件となっている。通常、バーンイン試験は、以下の手順で実行される。すなわち、まずインターフェイス（ＩＦ）テストが行なわれる。このＩＦテストにおいては、チップ外部から電源線および信号線が正常に機能しているか、すなわちボンディングパッドに対してコンタクトが正常に形成されているかを判定する。次いで、ＤＣテストが行なわれる。このＤＣテストにおいては、各半導体記憶装置の入出力端子のリーク電流等の直流特性が評価される。次いで、メモリセルが正常に記憶動作を行なうかを判定する機能テストが実行される。この機能テスト完了後、半導体記憶装置のバーンインが実行され、電圧および温度のストレスが加速される。
【００１３】
このバーンインにおいては、メモリセルキャパシタのバーンインを行なう場合、メモリセルキャパシタ間の異常を効率的にスクリーニングするために、上述の特許文献１に示される構成においては、隣接列のメモリセルキャパシタに異なる論理レベルのデータ、すなわち高電位のＨデータおよび低電位のＬデータを格納し、この電位差をメモリセルキャパシタ下部電極の電圧ストレスとして設定する。電圧ストレスの大きさおよびストレス印加時間は、予め前もって固定条件として設定されており、テスト実施中においてこのバーンインの条件を変化させることは行なわれない。
【００１４】
しかしながら、最近の情報機器等の小型軽量化に伴って、半導体記憶装置のサイズの縮小が加速され、応じてメモリセルも微細化される。したがって、メモリセルキャパシタの間隔が極めて小さくなり、製造プロセスばらつきや製造プロセスにおけるトラブルにより、このメモリセルキャパシタ間に微小なパーティクル（異物）またはメモリセルキャパシタの形状異常が発生してショート発生源となり、このようなショート発生源により、メモリセルキャパシタ間にマイクロショートが発生する。また、マスク位置合わせ、エッチングおよび露光（写真製版）等の製造プロセスマージンの不良等により、メモリセルキャパシタ間距離が設計値よりも短くなり、キャパシタ間で短絡が発生する場合が多くなってきている。
【００１５】
この半導体記憶装置の縮小（サイズ低減）に応じて、メモリセルキャパシタが微細化された場合、メモリセルキャパシタの下部電極の体積が微小となり、導電性が低下する。この様な高抵抗のマイクロショートが生じた場合、設計段階において設定された電位差（電圧ストレス）およびストレス印加時間に従ってバーンインを行なった場合、バーンイン後の機能テストにおいて不良品となる割合（バーンイン不良率と以下称する）が、量産工場または設計部門の管理規格値よりも高くなる。これは、機能テストにおいては、マイクロショートは高抵抗であり、短絡不良が検出されず、バーンインによりマイクロショートが顕在化するためである。これは、１回の規定値によるバーンインを行なっただけでは、十分に不良をスクリーニングすることができないことを意味する。
【００１６】
したがって、バーンイン不良率が管理規格値よりも高くなった場合、潜在的な不良が顕在化していない可能性が高いと判断して、ウェハテスト終了後、このウェハ上の全チップ（半導体記憶装置）に追加バーンインを再度実行する。この追加バーンイン後に不良品となる装置（チップ）がほとんど発生しない、すなわち、バーンインにより全ての不良装置（チップ）がスクリーニングされた状態となり、バーンイン不良率が増加しないことを確認した後に、チップ実装工程へ送出され、チップ実装後の最終テストが行なわれる。この最終テスト時においても同様バーンインテストが行なわれ、不良品を除去した後に、製品が出荷される。
【００１７】
また、メモリセルキャパシタが、表面積の拡大のために、種々の方法で、その表面に微小な凹凸が形成される構造の場合、メモリセルキャパシタの下部電極表面のエッチング時の切片が、ショート発生体を構成する場合が多い。このような場合、このショート発生源の体積はかなり微小となりまた導電性も低いため、同様、１回のバーンインを行なった後の機能テストにおいて不良品となる割合（バーンイン不良率）が管理規格値よりも高くなる事が多い。この場合においても、１回のバーンインで不良がすべてスクリーニングされていない可能性が高いことを示しており、同様、追加のバーンインが実行され、再試験が実施される。
【００１８】
また、同様に、メモリセルキャパシタが微細化された場合、メモリセルが整列している面を基準面としたとき、その基準面に対してメモリセルキャパシタの下部電極の面積は小さくなる。したがって、メモリセルキャパシタ下部電極自体の導電性がこの面積が小さくなった分低下する。したがって、１回のバーンインにおいて、ある数のメモリセルキャパシタ間短絡の不良が顕在化されても、すべての不良を１度のバーンインで顕在化させるのが困難である。したがって、この場合においても、バーンイン後の機能テストで不良品となる割合（バーンイン不良率）が管理規格値よりも高くなり、同様、追加のバーンインを行なって、再度機能テストを行ない、バーンイン不良率が管理規格値以下であることを確認する必要がある。
【００１９】
上述の特許文献１および２においては、ストレス加速を効率的に行うことは考慮しているものの、このようなプロセスのばらつきまたは高抵抗のショート発生源が存在する場合にバーンイン不良率が管理規格値よりも高くなる可能性およびバーンイン不良率が規格値よりも高くなった場合の処置については何ら考慮していない。
【００２０】
このようなショート発生源、すなわちマイクロショートまたはメモリセルキャパシタ間形状異常による電極間短絡が生じる事態は、製品の量産立上げ時またはプロセス装置におけるトラブル等により突発的に発生する。このような事態を解決するためには、量産工場において日々のプロセス安定活動の積み重ねが必要であり、この解決には、半年から数年を要することがある。
【００２１】
このような状況から、微細化されたメモリセルキャパシタを有する半導体記憶装置、すなわちＤＲＡＭおよびＳＲＡＭ等の量産ウェハテストにおいて、バーンイン不良率が高いウェハが突発的に発生し、そのウェハのテスト時間を短縮することがコスト低減およびテスト時間短縮の観点から重要な課題となる。すなわち、このようなバーンイン不良率が突発的に高いウェハが発生した場合、製造ラインにおける品質管理値（管理規格値）を超えた場合、出荷を一時停止して、少なくともバーンイン不良率が高いウェハの全チップ（半導体記憶装置）に対してバーンイン不良収束性（バーンイン不良率が増加しない）を評価するために、追加バーンインを実施して、出荷工程に転送するかの判定を行なう必要がある。このような追加作業を行なうため、対象のウェハは、少なくとも２倍のウェハテスト時間を必要とし、これがコストを上昇させる原因となる。
【００２２】
それゆえ、この発明の目的は、ウェハのテスト時間を短縮することのできる半導体記憶装置のテスト装置および方法を提供することである。
【００２３】
この発明の他の目的は、ウェハレベルでのバーンイン収束性を保証することのできかつバーンイン不良率の増大を抑制することのできる半導体記憶装置のテスト装置およびテスト方法を提供することである。
【課題を解決するための手段】
【００２４】
この発明に係る半導体記憶装置のテスト方法は、ウェハ上に形成され、各々が情報を記憶する容量素子を含む複数のメモリセルを備える半導体記憶装置のテスト方法であって、この半導体記憶装置において注目メモリセルの容量素子に第１の論理レベルのデータを記憶させかつこの注目セルの容量素子に隣接する複数の容量素子に第２の論理レベルのデータを記憶させるデータ書込ステップと、このデータ書込ステップの後、この半導体記憶装置の機能テストを行ない、この機能テスト結果に基づいてバーンイン回数を決定するステップと、この決定されたバーンイン回数半導体記憶装置に対してバーンインを行なうステップとを備える。
【００２５】
この発明に係る半導体記憶装置のテスト装置は、ウェハ上の半導体装置において注目メモリセルの容量素子に第１の論理レベルのデータを記憶させかつこの注目セルの容量素子に隣接する複数の容量素子に第２の論理レベルのデータを記憶させる様にテストデータを書込む手段と、このテストデータ書込の後、該半導体記憶装置の機能テストを行ない、この機能テスト結果に基づいてバーンイン回数を決定する手段と、この決定されたバーンイン回数半導体記憶装置に対してバーンインを行なう手段とを備える。
【発明の効果】
【００２６】
バーンイン実施前に、バーンイン回数決定のテストを行ない、このテスト結果に基づいてバーンインの実行回数を算出して、この算出されたバーンイン回数バーンインを実施する。したがって、ウェハテスト１回において、事前に必要な回数分のバーンインを実施することができ、ほぼすべての初期不良をスクリーニングできたと判定することができ、バーンイン不良率が収束したと判定することができる。したがって、ウェハ上の全装置（チップ）に対して追加のバーンインを実施して再度の機能試験を行うことが不要となり、ウェハテストに要する時間を短縮することができる。
【発明を実施するための最良の形態】
【００２７】
［実施の形態１］
図１は、この発明が適用される半導体記憶装置のメモリセルの電気的等価回路を示す図である。図１において、メモリセル１は、情報を電荷の形態で記憶する容量素子（メモリセルキャパシタ）２と、ワード線ＷＬ上の信号電位に従ってメモリセルキャパシタ２をビット線ＢＬ（または／ＢＬ）に結合するＮチャネルＭＯＳトランジスタで構成されるアクセストランジスタ３を含む。
【００２８】
メモリセルキャパシタ２は、その構造は後に説明するがスタック型構造を有し、ストレージノード７に結合される下部電極４と、下部電極４とキャパシタ絶縁膜６を介して対向して配置されるセルプレート電極（上部電極）５を含む。上部電極５には、一定のセルプレート電圧Ｖｃｐが供給される。ストレージノード７に、記憶情報に応じた電荷が蓄積され、Ｈレベルの電位またはＬレベルの電位に設定される。メモリセル１は、メモリセルアレイ内に行列状に配列され、メモリセル行に対応してワード線ＷＬが配設され、メモリセル列に対応してビット線ＢＬ（／ＢＬ）が配設される。
【００２９】
図２（Ａ）−図２（Ｄ）は、メモリセルキャパシタのストレージノード電極（下部電極）４の構造の例を示す図である。図２（Ａ）において、下部電極４は、中空の筒状の形状を有する。下部電極４のその断面４ａは、Ｕ字型形状を有している。この下部電極４の筒状形状は、円筒形状または中空角柱形状のいずれであってもよい。この下部電極４の凹部形状により、外側表面および内部表面をメモリセルキャパシタ電極として利用することにより、キャパシタレイアウト面積（平面レイアウト面積）を増大させることなく、容量値を増大させる。
【００３０】
図２（Ｂ）は、下部電極４の他の構造を示す図である。図２（Ｂ）に示す下部電極４は、図２（Ａ）に示す構造と同様、断面Ｕ字形状を有する中空の筒形状であるが、その側壁外部および内部ともに表面に凹凸部４ｂが形成される。下部電極４形成時、処理工程においてたとえばポリシリコン表面に球状の粒子が生成されるように処理することにより、表面に凹凸部４ｂを形成する。図２（Ａ）に比べて、図２（Ｂ）の下部電極４の構造においては、粒子部４ｂの表面により、さらに下部電極４の表面面積が増大し、容量値をさらに増大させることができる。
【００３１】
図２（Ｃ）は、下部電極４のさらに他の構造を示す図である。図２（Ｃ）に示すキャパシタ構造においては、下部電極４は、円柱または角柱形状に形成され、その断面４ｃは、矩形形状を有する。この図２（Ｃ）の構造の場合、下部電極４を高くすることにより、表面面積を増大して、側壁および上側表面を容量素子電極として利用することができ、メモリセルキャパシタの容量値を増大させることができる。
【００３２】
図２（Ｄ）は、下部電極４のさらに他の構成を示す図である。図２（Ｄ）において、下部電極４は、図２（Ｃ）に示す下部電極の構成に加えて、さらに、側壁および上部表面に凹凸部４ｄが形成される。断面４ｃは、矩形形状を有する。このキャパシタ構造においては、図２（Ｃ）に示す下部電極４に比べて、凹凸部４ｄにより、さらに表面面積が増大する。
【００３３】
これらの図２（Ａ）から図２（Ｄ）に示す下部電極の構造に加えて、さらに、他の構造のキャパシタが用いられてもよい。
【００３４】
図３は、メモリセル１の断面構造を概略的に示す図である。図３においては、同一ビット線ＢＬに接続されるメモリセル１ａおよび１ｂの断面構造を示す。
【００３５】
図３において、メモリセル１ａおよび１ｂは、ｐ型半導体基板領域（ウェル領域；基板領域）１０上に形成される。この基板領域１０の表面に間をおいてｎ型不純物領域１１ａ、１１ｂ、および１１ｃが形成される。不純物領域１１ａには、ビット線ＢＬを構成する導電層１６が接続される。不純物領域１１ｂおよび１１ｃには、下部電極を形成するストレージノード電極層１４ａおよび１４ｂがそれぞれ分離して形成される。図３においては、下部電極であるストレージ電極層１４ａおよび１４ｂが中空構造を有する場合を一例として示す。下部電極層１４ａおよび１４ｂは、容量素子を構成する中空円筒部分と、この容量素子部分をストレージノードに接続するプラグ部分とを有する。
【００３６】
ストレージノード電極層１４ａおよび１４ｂの上部側壁および内部領域に、キャパシタ絶縁膜１５ａおよび１５ｂがそれぞれ形成される。キャパシタ絶縁膜１５ａおよび１５ｂと対向して、上部電極であるセルプレート電極層１３が形成される。セルプレート電極層１３は、典型的には、メモリセルアレイ内のメモリセルキャパシタ２に共通に配設される。
【００３７】
不純物領域１１ａおよび１１ｂの間の基板領域表面上にワード線を構成する導電層１２ａが配設され、不純物領域１１ａおよび１１ｃの間の基板領域上に別のワード線を構成する導電層１２ｂが配設される。
【００３８】
不純物領域１１ａおよび１１ｂと導電層１２ａにより、メモリセル１ａのアクセストランジスタ（３）が構成され、ストレージノード電極層１４ａ、キャパシタ絶縁膜１５ａおよびセルプレート電極層１３により、メモリセル１ａのメモリセルキャパシタ２ａが形成される。
【００３９】
一方、不純物領域１１ａおよび１１ｃと導電層１２ｂにより、メモリセル１ｂのアクセストランジスタが形成され、ストレージノード電極層１４ｂ、キャパシタ絶縁膜１５ｂおよびセルプレート電極層１３により、メモリセル１ｂのキャパシタ２ｂが形成される。
【００４０】
図３においては、セルプレート電極層１３が、ビット線を構成する導電層１６よりも下部に形成されるキャパシタ・アンダー・ビット線（ＣＵＢ）構造が一例として示される。しかしながら、メモリセルキャパシタを構成する部分がビット線を構成する導電層１６より上部に構成されるキャパシタ・オーバー・ビット線（ＣＯＢ）構造が、メモリセルキャパシタ構造として用いられてもよい。
【００４１】
図３に示すように、メモリセル１（１ａ，１ｂ）においては、下部電極４は、ワード線上部に形成され、メモリセルサイズが低減される場合、これらのメモリセルキャパシタ２ａおよび２ｂの下部電極間の距離が短くなる。
【００４２】
図４は、メモリセルアレイにおけるメモリセルの配列の一例を示す図である。図４において、メモリセル１は行列状に配列され、メモリセル１の行に対応してワード線ＷＬ（ＷＬ０−ＷＬ６）が配設される。セル１の各列に対応してビット線ＢＬ（ＢＬ０−ＢＬ３、…）が配設される。メモリセル１は、先の図１において示すように、アクセストランジスタとメモリセルキャパシタ２とを有し、メモリセルキャパシタ２は、下部電極４と上部電極５とを含む。図４において、メモリセルキャパシタ２の領域が、上部電極５と下部電極４の対向する領域（平面レイアウトにおいては下部電極４のレイアウト領域）に対応し、この上部電極５と下部電極４の対向部分の面積により、メモリセルキャパシタ２の容量値が決定される。
【００４３】
この図４に示すメモリセルアレイにおいては、ワード線ＷＬ（ＷＬ０−ＷＬ６、…）の１つが選択状態へ駆動され、ビット線ＢＬ（ＢＬ０−ＢＬ３、…）それぞれに、選択ワード線に接続されるメモリセルの対応のキャパシタ２が接続される。この場合、ビット線ＢＬ（ＢＬ０−ＢＬ３、…）各々の一方端部にセンスアンプが設けられており、各センスアンプが、図示しない非選択状態のメモリセルアレイのビット線を参照ビット線として差動増幅動作を行なう。
【００４４】
すなわち、図５に示すように、メモリセルアレイＭＡａにおいてメモリセル１が行列状に配列され、またメモリセルアレイＭＡｂにおいてもメモリセル１が行列状に配列される。この図５において、メモリセルアレイＭＡａのワード線ＷＬａおよびビット線ＢＬａとメモリセルアレイＭＡｂにおけるワード線ＷＬｂおよびビット線ＢＬｂを代表的に示す。ビット線ＢＬａおよびＢＬｂは、それらの間に配置されるセンスアンプＳＡに接続される。データアクセス時、ワード線ＷＬａおよびＷＬｂの一方が選択状態へ駆動される。たとえば、メモリセルアレイＭＡａのメモリセル１に対してデータの書込または読出を行なう場合、ワード線ＷＬａが選択状態へ駆動され、一方、ワード線ＷＬｂは非選択状態に維持される。ビット線ＢＬａには、対応のメモリセル１の記憶データに応じた電位変化が生じる。一方、メモリセルアレイＭＡｂにおいては、ワード線ＷＬｂが非選択状態であり、ビット線ＢＬｂは、メモリセルのデータは伝達されず、所定の電圧レベルのプリチャージ電圧レベルに維持される。センスアンプＳＡが、これらのビット線ＢＬａおよびＢＬｂの電位を差動増幅し、メモリセルアレイＭＡａのメモリセル１の記憶データを検知し、増幅する。このセンスアンプＳＡがデータの増幅後にラッチ状態となると、列（ビット線）を選択して（センスアンプに対応して配置される列選択ゲートにより）、選択列のビット線に対してデータの書込または読出が実行される。
【００４５】
図４に示すような、ワード線ＷＬおよびビット線ＢＬの交差部それぞれに対応してメモリセル１が配設され、センスアンプＳＡが両側のビット線の電位を差動増幅する構成は、通常、「オープンビット線」構成と呼ばれ、高密度でメモリセル１を配設することができる。
【００４６】
図６は、メモリセルアレイのメモリセルの配置の他の構成を示す図である。図６においても、メモリセル１は、アクセストランジスタ３およびメモリセルキャパシタ２を有し、メモリセルキャパシタ２が、下部電極４および上部電極５を含む。
【００４７】
図６に示すメモリセルアレイにおいては、メモリセル列それぞれに対応してビット線ＢＬ（ＢＬ０−ＢＬ３、…）が配設され、一方、ワード線ＷＬ（ＷＬ０−ＷＬ７、…）は、１列おきのメモリセルのアクセストランジスタ３に結合される。図６に示すメモリセルの配置の場合、１つのワード線ＷＬが選択された場合、１列おきのビット線にメモリセルキャパシタが結合される。
【００４８】
この場合、各隣接ビット線で構成されるビット線対に対してセンスアンプが設けられる。すなわち図７に示すように、対をなすビット線ＢＬおよび／ＢＬに対しセンスアンプＳＡが設けられる。１つのワード線とビット線対ＢＬおよび／ＢＬの一方との交差部にメモリセル１が配設される。図７においては、ワード線ＷＬｃとビット線ＢＬの交差部に対応してメモリセル１が配設され、ワード線ＷＬｄとビット線／ＢＬの交差部に対してメモリセル１が配設される。この配置の場合、ワード線ＷＬｃが選択状態へ駆動されると、ワード線ＷＬｃに接続されるメモリセル１の記憶データがビット線ＢＬに伝達され、ビット線ＢＬの電位が変化する。一方、ビット線／ＢＬは、ワード線ＷＬｃの選択時、メモリセルの記憶データは伝達されないため、所定のプリチャージ電圧レベルを維持する。センスアンプＳＡが、これらのビット線ＢＬおよび／ＢＬの電位を差動的に増幅し、ワード線ＷＬｃに接続されるメモリセル１の記憶データの検知および増幅を行なう。この後、図４に示すメモリセル配置と同様に、データの書込または読出が、図示しない列選択ゲートを介して実行される。
【００４９】
この図７に示すビット線構成は、通常、「折返しビット線」構成と呼ばれ、ビット線ＢＬおよび／ＢＬにノイズが発生しても、そのノイズは同相であり、センスアンプＳＡにおいてこの同相ノイズがキャンセルされるため、ノイズ耐性に優れたメモリセル配列である。
【００５０】
図４および図６に示すメモリセル配列のいずれにおいても、メモリセルキャパシタ２は、行列状に配列され、このメモリセル配列は、オープンビット線構成および折返しビット線構成のいずれを用いられてもよい。
【００５１】
以下では、メモリセルキャパシタが行および列状に配列される状態を強調するために、メモリセルがオープンビット線構成に配設される場合を一例として説明するが、メモリセルは、上述のように，折返しビット線構成で配設される場合においても、同様の議論が成立し、本発明は適用可能である。
【００５２】
図８は、メモリセルキャパシタの下部電極４の配列の斜視図を概略的に示す図である。図８において、下部電極４は、中空円筒形状を有し、Ｘ方向およびＹ方向に整列して配列される。下部電極４においては、図３に示すように、中空円筒形状の容量素子部分をストレージノード（アクセストランジスタとの接続ノード）に電気的に接続するプラグ部分が、この中空円筒形状下部に配設されるが、図８においては、図面を簡略化するために、プラグ部分は示していない。キャパシタ間の短絡が問題となるのは、この容量素子部分を構成する中空円筒部分であり、下部電極の構造が中空円筒形状として、以下においては説明する。また、Ｘ方向およびＹ方向は、直交する方向であれば良い。このＸ方向およびＹ方向については、必要に応じて、その方向を規定するが、ここでは、それぞれ、ワード線の延在方向（行方向）およびビット線の延在方向（列方向）を示すものとする。
【００５３】
図９は、この図８に示すメモリセルキャパシタの下部電極４の配列の平面レイアウトを具体的に示す図である。この図９に示すように、下部電極４が、楕円状のリング形状を有し、Ｘ方向およびＹ方向に沿って整列して配置される。
【００５４】
図１０は、メモリキャパシタの他の配列例を示す図であり、図１０においても、中空円筒形状の下部電極の配列の斜視図を示す。この図１０に示す構成においては、下部電極４は、Ｙ方向に沿って整列して配置され、一方、Ｘ方向に沿っては、下部電極４のＹ方向のピッチの１／２倍の距離ずれて配列される。
【００５５】
図１１は、図１０に示す下部電極４の配列の平面レイアウトを示す図である。図１１において、Ｙ方向に沿って下部電極４が整列して各列ごとに配列され、Ｘ方向においては、下部電極４は、下部電極のＹ方向のピッチＬｐの１／２倍、Ｌｐ／２ずれて配列される。
【００５６】
メモリセルの配置においては、通常、ビット線コンタクトを低減するため、各列方向（Ｙ方向）に配列されるメモリセルのアクセストランジスタは、ビット線との電気的コンタクトをとるためのビット線コンタクトを共有するように配列される。メモリセルの配置に応じて、メモリセルキャパシタの配置も決定される。図８から図１１に示すメモリセルキャパシタの配置のいずれかが、オープンビット線構成および折返しビット線構成において用いられる。以下の説明においては、メモリセルキャパシタの下部電極のショートのスクリーニングを対象としており、以下では、下部電極４の容量素子を構成する部分の配列に重点をおいて説明を行なう。従って、以下の説明においては、下部電極４は、メモリセルキャパシタの容量素子を構成する部分を参照するものとする。
【００５７】
図１２から図１６は、隣接メモリセルキャパシタ（下部電極）間のショートの例を示す図である。これらの図１２から図１６においては、３行３列に配列されるメモリセルキャパシタ２ａ−２ｉにおける可能なショート発生源の態様について示す。メモリセルキャパシタの短絡（ショート）は、キャパシタ下部電極４の短絡と同義であり、メモリセルキャパシタ間短絡とメモリセルキャパシタ下部電極間短絡とを、特に断らない限り、同様の意味で用いる。
【００５８】
図１２においては、メモリセルキャパシタ２ｅおよび２ｂにおいてショート発生体１０ａが存在し、このメモリセルキャパシタ２ｂおよび２ｅ間にショートが発生する。
【００５９】
図１３においては、メモリセルキャパシタ２ｅおよび２ｆの間にショート発生体１０ｂが存在し、メモリセルキャパシタ２ｅおよび２ｆが、そのショート発生体１０ｂを介して電気的に結合される。
【００６０】
図１４においては、メモリセルキャパシタ２ｅ、２ｆおよび２ｃにわたるショート発生体１０ｃが存在し、これらのメモリセルキャパシタ２ｅ、２ｃおよび２ｆがショート発生体１０ｃにより電気的に結合される。
【００６１】
図１５においては、メモリセルキャパシタ２ｂ、２ｃ、２ｅおよび２ｆを相互接続するショート発生体１０ｄが存在し、これらのメモリセルキャパシタ２ｂ、２ｃ、２ｅおよび２ｆにおいて電気的な短絡が生じる。
【００６２】
図１６においては、メモリセルキャパシタ２ｂおよび２ｆの間にショート発生体１０ｅが存在し、メモリセルキャパシタ２ｂおよび２ｆが電気的に短絡される。
【００６３】
これらの図１２から図１６に示すショート発生体１０ａ−１０ｅは、それぞれ、中央のメモリセルキャパシタ（注目セルキャパシタ）２ｅについて上下左右対称な位置に存在する可能性がある。ショート発生体は、エッチング時の飛散切片または異物であり、抵抗値が高く、マイクロショートを形成することが多い。ショート発生体１０ａ−１０ｅの抵抗値が高い場合、リーク電流が小さく、機能テストにおいてメモリ動作に対して影響を及ぼさずに短絡異常が検出されない可能性がある。
【００６４】
これらのショート発生体１０ａ−１０ｅを、電圧ストレスによりスクリーニングする。すなわち、ショート発生体１０ａ−１０ｅに対し電圧ストレスを印加し、そのショート発生体１０ａ−１０ｅの電圧ストレスにより破壊し、このショート発生体１０ａ−１０ｅの間に絶縁破壊を生じさせ、その短絡を顕在化させる。この場合、ショート発生体１０ａ−１０ｅが前述のように、高抵抗体の場合、電圧ストレスを１回印加しただけで、十分にジュール熱等により破壊せず、このショートを顕在化させるのが困難である。これらのショート発生体１０ａ−１０ｅを、確実に、破壊して、短絡状態を顕在化させるために、バーンイン回数を、本発明において予め決定し、その後に、決定された回数だけバーンインを実行する。
【００６５】
図１２から図１６に示すメモリセルキャパシタ２ａ−２ｉにおいて、隣接メモリセルキャパシタで短絡が生じるのは、下部電極（ストレージ電極）であり、下部電極の形状は、中空の筒状形状および非中空の柱状形状のいずれであってもよい。
【００６６】
図１７から図２２は、プロセス時におけるマージン不良による隣接メモリセルキャパシタ間短絡の態様を示す図である。図１７から図２２においても、３行３列に配列されるメモリセルキャパシタ２ａ−２ｉを示す。
【００６７】
図１７においては、メモリセルキャパシタ２ｅが、写真製版工程またはエッチング工程時のプロセスマージン不足により、位置ずれが生じた場合、その位置ずれマージンが不足しているため、隣接メモリセルキャパシタ２ｂに接触し、短絡１２ａが発生する。
【００６８】
図１８においても、同様、メモリセルキャパシタ２ｅにおける写真製版またはエッチング工程時のプロセスマージン不足により、位置ずれが生じた場合、隣接メモリセルキャパシタ２ｅに接触し、短絡１２ｂが発生する。この場合、図１８においては、またメモリセルキャパシタ２ｄの位置もずれているものの、メモリセルキャパシタ２ｄおよび２ｅが同一方向にずれており、これらのメモリセルキャパシタ２ｄおよび２ｅにおいては短絡は生じていない。
【００６９】
図１９においても、同様、写真製版またはエッチング工程時のプロセスマージン不足により、メモリセルキャパシタ２ｅが位置ずれを起こした場合に、隣接メモリセルキャパシタ２ｆおよび２ｈに接触し、短絡１２ｃが発生する。
【００７０】
図２０においては、写真製版工程またはエッチング工程時におけるプロセスマージン不足により、その形状異常が発生した場合、隣接メモリセルキャパシタ２ｆとメモリセルキャパシタ２ｅが接触し、短絡１２ｄが発生する。
【００７１】
図２１においても、同様、メモリセルキャパシタ２ｅの形状異常が発生した場合、マージン不足により、メモリセルキャパシタ２ｅおよび２ｈに短絡１２ｅが発生する。図２２においても、写真製版工程およびエッチング工程時におけるプロセスマージン不足により、メモリセルキャパシタ２ｅの形状異常が発生し、メモリセルキャパシタ２ｉと接触し、短絡１２ｄが発生する。
【００７２】
図２２においても、写真製版工程およびエッチング工程時におけるプロセスマージン不足により、メモリセルキャパシタ２ｅの形状異常が発生し、メモリセルキャパシタ２ｉと接触し、短絡１２ｆが発生する。
【００７３】
このような図１７から図２２に示すようなメモリセルキャパシタ（下部電極）の短絡が生じた場合においても、電圧ストレスを印加し、この接触抵抗部分を完全に低抵抗状態（絶縁破壊状態）に設定し、この短絡状態を露顕させる。
【００７４】
これらの図１２から図２２に示す隣接メモリセルキャパシタ間の短絡状態１０ａ−１０ｅおよび１２ａ−１２ｆは、メモリセルキャパシタが、図１１に示すように、１列ごとにずれて配列される場合においても同様に生じる。
【００７５】
すなわち、通常のプロセス時においては、メモリセルキャパシタの形状および位置に対しては、設計段階において設定される許容誤差が存在し、その許容誤差範囲内での位置ずれまたは形状異常では、不良が生じないように設計される。しかしながら、プロセス時におけるパラメータの変動またはトラブル等により、この許容誤差範囲を超えた場合、隣接メモリセルキャパシタ間での短絡が発生し、特に、この隣接メモリセル間の距離が微細化により短くなった場合、マージンが小さくなり、このような不良が発生する可能性が高くなる。この短絡を効率的に検出するために、バーンイン実行前に、短絡不良を検出し、その検出結果に基づいて、実際のバーンインの実行回数を決定し、この決定回数だけバーンインを実行する。これにより、顕在化しにくい状態の短絡状態を効率的に顕在化させる。
【００７６】
図２３は、この発明の実施の形態１に従う半導体記憶装置のテスト方法を示すフロー図である。以下、図２３を参照して、この発明の実施の形態１に従うテスト方法について説明する。
【００７７】
まず、ウェハレベルにおいて、半導体記憶装置（チップ）が製造された後、ＩＦ（インターフェイス）テストが行なわれる（ステップＳＰ１）。このＩＦテストにおいては、ボンディングパッドに対するコンタクト不良の有無などが検出される。
【００７８】
次いで、リーク電流などのＤＣ（直流）テストが行なわれ、各半導体記憶装置の直流特性の評価が行なわれる（ステップＳＰ２）。ＤＣテストにおいては、各端子のリーク電流などの直流特性が評価される。
【００７９】
これらのＩＦテストおよびＤＣテストが行なわれた後、以上の検出されない半導体記憶装置に対して、ファンクションテスト（機能テスト）が行なわれ、半導体記憶装置が、正常にメモリ動作をするかの判定が行なわれる（ステップＳＰ３）。すなわち、ファンクションテストにおいては、通常の動作条件下において、メモリセルにテストデータを書込み、その書込んだデータを読出して、読出データを期待値（テストデータ）と比較し、この比較結果に基づいて、半導体記憶装置が正常にメモリ動作をしているかを判定する。この機能テストにおいては、不良セルのアドレスの検出および不良セルの冗長置換による救済可否も合わせて判定され、救済可能な半導体記憶装置は、正常な半導体記憶装置であると判定される。
【００８０】
次いで、このファンクションテストの完了後、本発明の実施の形態１において、バーンイン回数決定テストが行なわれる（ステップＳＰ４）。このステップＳＰ４のバーンイン回数決定テストについては、後に詳細に説明するが、回数決定用の特定のデータパターンをメモリセルに書込んで、隣接メモリセルキャパシタ間の短絡を検出し、その検出結果に基づいて、バーンイン回数をバーンイン実行前に算出する。
【００８１】
次いで、ステップＳＰ４において決定されたバーンイン回数だけ、バーンインを実行する（ステップＳＰ５）。ステップＳＰ４でバーンイン回数を決定し、その決定された回数バーンインを実行することにより、ステップＳＰ５の処理完了後、この半導体記憶装置における潜在的な不良はすべて顕在化されたと判定される。バーンイン回数決定およびバーンインは、テスタからのプロ−バを対象チップに接続した状態で実行され、プロ−バの脱着時間を短縮する。また、プロ−バに接続される半導体記憶装置単位で回数の決定およびバーンインの実行であり、ウェハ上の半導体記憶装置全数が全て同一回数バーンインされる事がなく、必要装置に対してのみ必要回数バーンインが実行され、応じて、追加のバーンインを全数に対して実行する場合に比べて、テスト時間を短縮することができる。
【００８２】
次いで、バーンイン実行後、再びファンクションテストが行なわれ（ステップＳＰ６）、バーンイン不良率がモニタされる。このバーンイン不良率が、管理規格値よりも高い場合においても、ステップＳＰ４においてバーンイン回数バーンインを実行しており、すべての潜在的な不良が顕在化されており、追加のバーンインを行なわなくても、バーンイン不良が収束していると判定される。
【００８３】
なお、ステップＳＰ５におけるバーンインにおいては、温度加速により不良部を効率的にスクリーニングするために、６０℃ないし１３０℃前後の雰囲気温度で実施される。
【００８４】
このファンクションテストを実行した後（ステップＳＰ６）、不良救済などのヒューズプログラム処理などを行った後に、半導体記憶装置が、ダイシング工程を経てチップごとに分離されて、パッケージ実装工程へ転送される。このパッケージ実装後において最終テスト（ファイナルテスト）が再び行なわれ、初期不良をバーンイン等により除去した後（不良製品を取除いた後に）、製品の出荷が行なわれる（ステップＳＰ７）。
【００８５】
図２４は、図１３に示すバーンイン回数決定テストを実行するステップＳＰ４の詳細処理を示すフロー図である。図２４に示すように、バーンイン回数決定テストステップＳＰ４においては、まず、半導体記憶装置に対し特定のパターンを有するデータが格納される（ステップＳＴ１）。この特定のパターンは、メモリセルアレイ内において隣接メモリセルキャパシタ間の短絡を効率的に検出するデータ配列となるパターンである。
【００８６】
次いで、この書込データを読出パターンデータに対する期待値として、メモリセルから読出したデータと期待値との比較が行なわれる（ステップＳＴ２）。期待値との比較結果に従って半導体記憶装置におけるメモリセルの良／不良が判定される。不良メモリセルの分布に基づいて、不良セルを有する半導体記憶装置が、不良セルをスペアセルで置換する冗長置換などで救済可能であるかの判定が行なわれ、救済不能と判定された半導体記憶装置（チップ）は不良品として判定され、その不良装置（チップ）の数がカウントされる（ステップＳＴ３）。また、この不良品カウント時において、単に、不良セルが検出された半導体装置を、不良装置としてカウントすることが行われても良い。
【００８７】
この不良装置のカウント数に基づいて、次工程において実行すべきバーンインの回数が決定される（ステップＳＴ４）。
【００８８】
この不良装置がカウントされる場合、半導体記憶装置は、ウェハ上に配置された状態であり、不良半導体記憶装置に対しても、不良装置の状態でバーンインが実行される。不良品の数に応じてバーンイン回数を決定した場合、潜在的な不良を確実に顕在化させ、決定された回数バーンインを実行した後には、ほとんどの潜在的な不良が顕在化して、不良のチップ（装置）が検出され、バーンイン不良率が収束していると判定する。
【００８９】
図２５は、図２４に示すステップＳＴ１における格納データのメモリセルアレイ内のパターンの一例を示す図である。図２５においては、オープンビット線構成にメモリセル１が配列される場合を示すものの、折返しビット線構成でメモリセルが配設される場合においてもメモリセルキャパシタの格納データのパターンは、同様である。
【００９０】
図２５において、偶数ワード線ＷＬ０、ＷＬ２、ＷＬ４、およびＷＬ６に接続されるメモリセル１のキャパシタ２のストレージノードには、Ｈデータ（高電位のデータ）が格納される。メモリセルのストレージノードは、メモリセルキャパシタの下部電極と電気的に接続されており、ストレージノードの電位は、下部電極の電位とほぼ同じである。
【００９１】
奇数ワード線ＷＬ１、ＷＬ３、およびＷＬ５に接続されるメモリセルにおいては、偶数ビット線ＢＬ０、ＢＬ２に接続されるメモリセルのキャパシタ２のストレージノード（下部電極）には、Ｈデータが格納され、奇数ワード線ＷＬ１、ＷＬ３およびＷＬ５に接続されるメモリセルにおいて奇数ビット線ＢＬ１およびＢＬ３に接続されるメモリセルには、Ｌデータ（低電位のデータ）がメモリセルのストレージノードに格納される。
【００９２】
Ｌデータを格納するメモリセルを注目セル１ｒとする。この場合、注目セル１ｒのメモリセルキャパシタ２ｒ（下部電極４ｒ）は、その周辺メモリセルキャパシタ（下部電極）Ｐ１−Ｐ８により取囲まれ、これらの周辺メモリセルキャパシタＰ１−Ｐ８には、Ｈデータが格納される。注目メモリセルキャパシタ２ｒ（下部電極４ｒ）に対しては、周辺メモリセルキャパシタＰ２およびＰ７により、行方向において隣接するメモリセルキャパシタ間異常を検出し、周辺メモリセルキャパシタＰ４およびＰ５により、同様、列方向における隣接メモリセルキャパシタ間異常を検出する。隣接メモリセルキャパシタＰ１、Ｐ３、Ｐ６およびＰ８により、この注目メモリセルキャパシタ２ｒ（下部電極４ｒ）に対する斜め方向の隣接メモリセルキャパシタ間異常を検出する。
【００９３】
このキャパシタ間の短絡異常を検出する場合、注目メモリセルキャパシタと周辺メモリセルキャパシタとは格納データの論理レベルが異なり、応じて、電圧レベルが異なる。したがって、短絡異常が存在する場合、短絡キャパシタの電圧レベルが同程度となり、記憶データの反転が生じる。注目メモリセルキャパシタと短絡する周辺メモリセルキャパシタの数が多い場合においては、周辺メモリセルキャパシタの電位変化が小さく、記憶データの反転が生じない場合においても、注目メモリセルキャパシタの電圧レベルが変化し、応じて、その記憶データの反転が生じ、短絡異常を検出することができる。
【００９４】
図２６は、バーンイン回数決定テストにおける他のパターンデータを示す図である。この図２６に示すデータパターンにおいては、偶数ワード線ＷＬ０、ＷＬ２、およびＷＬ４、およびＷＬ６と奇数ビット線ＢＬ１、ＢＬ３に接続されるメモリセル１に対してＬデータが格納され、残りのメモリセルキャパシタ、すなわち奇数ワード線ＷＬ１、ＷＬ３およびＷＬ５に接続されるセルのキャパシタ２のストレージノードに、Ｈデータが格納され、また、さらに、偶数ワード線ＷＬ０、ＷＬ２、ＷＬ４およびＷＬ６と偶数ビット線ＢＬ０、ＢＬ２の交差部に対応して配置されるメモリセルのキャパシタ２のストレージノードに、Ｈデータが格納される。
【００９５】
このデータパターンの場合、注目メモリセルキャパシタ２ｒ（下部電極４ｒ）の位置が、図２５に示す配置から、１行ずれ、偶数ワード線に接続されかつ奇数ビット線に接続されるメモリセルのキャパシタが、注目メモリセルキャパシタ２ｒとなる。この場合においても、図２５に示す構成と同様、周辺メモリセルキャパシタＰ１−Ｐ８には、注目メモリセルキャパシタ２ｒと逆の論理レベルのデータ、すなわちＨデータが格納されており、この注目メモリセルキャパシタ２ｒ（下部電極４ｒ）に対して行方向および列方向および斜め方向における隣接メモリセルキャパシタ間異常を検出することができる。
【００９６】
図２７は、このバーンイン回数決定テストにおいて用いられるデータパターンの他の例を示す図である。この図２７に示すデータパターンにおいては、偶数ワード線ＷＬ０、ＷＬ２、ＷＬ４およびＷＬ６と偶数ビット線ＢＬ０およびＢＬ２の交差部に対応して配置されるメモリセルのキャパシタ２ｒ（下部電極４ｒ）が注目セルキャパシタとして用いられて、Ｌデータが格納される。残りのメモリセルキャパシタ、すなわち、偶数ワード線ＷＬ０、ＷＬ２、ＷＬ４およびＷＬ６と奇数ビット線ＢＬ１およびＢＬ３の交差部に対応して配置されるメモリセルのキャパシタ２および奇数ワード線ＷＬ１、ＷＬ３およびＷＬ５に接続されるメモリセルのキャパシタ２には、Ｈデータが格納される。
【００９７】
このデータ配列の場合、注目メモリセルキャパシタ２ｒ（下部電極４ｒ）は、偶数ワード線と偶数ビット線の交差部に対応して配置され、その周辺メモリセルキャパシタＰ１−Ｐ８は、すべてＨデータを格納している。したがって、図２７に示すデータパターンにおいても、図において双方向矢印で示すように、行方向および列方向および斜め方向の隣接メモリセルキャパシタ間の異常を検出することができる。
【００９８】
図２８は、バーンイン回数決定テストにおいて用いられるメモリセルアレイ内のデータパターンのさらに他の構成を示す図である。この図２８に示すデータパターンにおいては、奇数ワード線ＷＬ１、ＷＬ３およびＷＬ５と偶数ビット線ＢＬ０、およびＢＬ２の交差部に対応して配置されるメモリセルが注目セル１ｒとして用いられ、Ｌデータが格納される。注目メモリセルキャパシタ２ｒ（下部電極４ｒ）の周辺メモリセルキャパシタＰ１−Ｐ８には、Ｈデータが格納される。すなわち、偶数ワード線ＷＬ０、ＷＬ２、ＷＬ４およびＷＬ６に接続されるメモリセルおよび奇数ワード線ＷＬ１、ＷＬ３、およびＷＬ５と奇数ビット線ＢＬ１およびＢＬ３の交差部に対応して配置されるメモリセルのキャパシタ２には、Ｈデータが格納される。
【００９９】
このデータパターン配列において、注目メモリセルキャパシタ２ｒ（下部電極４ｒ）にＬデータが格納され、周辺メモリセルキャパシタＰ１−Ｐ８には、Ｈデータが格納される。したがって、短絡によりメモリセル間リーク電流が存在する場合、これまでのデータパターンと同様、ストレージノード電圧の変化によるデータ反転により、隣接メモリセルキャパシタ間異常を検出することができる。
【０１００】
これらの図２５から図２８に示すデータパターンにより、偶数ワード線と偶数ビット線の交差部に配置されるメモリセルキャパシタ、偶数ワード線と偶数ビット線の交差部に対応して配置されるメモリセルキャパシタ、奇数ワード線と奇数ビット線の交差部に対応して配置されるメモリセル、キャパシタ、および奇数ワード線および奇数ビット線の交差部に対応して配置されるメモリセルキャパシタをそれぞれ注目セルとして、その８個の隣接メモリセルキャパシタとの間の短絡異常を検出することができ、すべてのメモリセルを注目セルとして、隣接メモリセル間キャパシタ間異常を検出することができる。
【０１０１】
次に、図２５から図２８に示すデータパターンを格納した場合におけるバーンイン回数決定テストの適切さについて説明する。
【０１０２】
データパターンを用いた機能テストにおいては、初期状態として、注目セル１ｒのメモリセルキャパシタ２ｒにストレージノードにＬデータを格納し、その周辺セルのメモリセルキャパシタＰ１−Ｐ８をすべてＨデータを格納する状態に設定する。この初期状態の格納データは期待値として用いられる。この状態において、隣接メモリセル間において、ショート発生体（１０ａ−１０ｅのいずれか）が存在する場合、注目メモリセルキャパシタ２ｒのストレージノード電位に近い電位レベルまたは同電位レベルとなり、この短絡を生じたメモリセルキャパシタの少なくとも一方が、記憶データが反転した状態となり、期待値との不一致により不良セルとして判定される。
【０１０３】
このバーンイン回数決定テストにおける機能テストにより、不良セルと判定された場合、前述のように冗長置換の可能性を判定することなく、不良デバイス（チップ）としてカウントしても良く、また、冗長可能性の判定を行って、冗長置換不可能と判定される装置を不良品としてカウントしても良い。
【０１０４】
カウントされた不良装置（チップ）の数が、事前に設定された基準値を超えた場合に、次工程におけるバーンイン実行前に、バーンイン回数を増加させるように設定する。このバーンイン回数の決定処理ステップを、図２５から図２８に示すデータパターンそれぞれにおいて実行する。全データパターンに対する不良品の合計値を、基準値との比較値として用いる。
【０１０５】
図２５から図２８に示すように、４種類のデータパターンをすべて用いた回数決定テスト、バーンイン回数決定テストにおいて実施することが必要とされる。しかしながら、たとえばメモリセルの数が１ＭビットのＤＲＡＭにおいては、メモリセルキャパシタ２の数は、２の２０乗であり、約１０４万個である。したがって、たとえば図２５から図２８におけるデータパターンのうち１つのデータパターンのみを用いた場合でも、４個のメモリセル当たり１つのメモリセルを注目メモリセルとして用いることができ、応じて、約２６万個のメモリセルキャパシタを注目セルキャパシタとして設定することができる。したがって、１種類のデータパターンを用いてバーンイン回数決定テストを実施しても、統計的には、十分に、異物による隣接メモリセル間キャパシタ間短絡およびプロセスマージン不足による隣接メモリセルキャパシタ間短絡の発生割合を評価することができる。したがって、図２５から図２８に示す合計４種類のデータパターンすべてを用いて回数決定テストを実施することは特に要求されない。
【０１０６】
このデータパターンの書込においては、オープンビット線構成および折返しビット線構成いずれにおいても、このメモリセルキャパシタの位置に応じて、書込データを決定して各対応のビット線を介してメモリセルに書込む。
【０１０７】
図２９は、下部電極における記憶データのパターンを示す図である。図２９においては、下部電極４がＸ方向およびＹ方向に整列して配置される場合を示す。この図２９に示す下部電極４に表わされるデータパターンとしては、先の図２５から図２８のいずれのデータパターンであってもよい。すなわち、注目下部電極４ｒ（注目メモリセルキャパシタ２ｒ）にＬデータが格納され、８個の隣接周辺下部電極Ｐ１−Ｐ８に、Ｈデータが格納される。したがって、この注目下部電極４ｒ（注目メモリセルキャパシタ２ｒ）については、隣接周辺下部電極Ｐ１−Ｐ８との間に電圧差が有り、隣接メモリセルキャパシタ間短絡異常を検出することができる。
【０１０８】
なお、図２９においては、中空円筒形状の下部電極の構成が一例として示される。しかしながら、先に説明したように、この下部電極４の形状は、任意であり、先の図２（Ａ）−（Ｄ）に示す構成のいずれが用いられてもよく、スタックトメモリセルキャパシタ構造が用いられればよい。以下、可能なデータパターンと検出可能短絡異常の対応について簡単に説明し、上述の４種類のデータパターンが、短絡異常検出において利用することの適切さについて検証する。
【０１０９】
図３０（Ａ）は、図２９に示すメモリセルキャパシタの配列における注目メモリセルキャパシタ２ｒ（下部電極４ｒ）と周辺メモリセルキャパシタ（下部電極）Ｐ１−Ｐ８の電位および短絡部位の分布を模式的に示す図である。この図３０（Ａ）においては、注目メモリセルキャパシタ下部電極４ｒにＬデータ（電位０Ｖ）が格納され、周辺の８個の隣接メモリセルキャパシタの下部電極Ｐ１−Ｐ８に対し、Ｈデータ（電位３Ｖ）が格納される。このＨデータの電位の３Ｖは、ＤＲＡＭにおいて仕様で要求される電源電圧が、３Ｖであり、通常動作時の電源電圧であり、動作上問題は生じない電圧レベルである。しかしながら、このＨデータ電位は、対象ＤＲＡＭの電源電圧のレベルおよび素子耐圧に応じて適切な値に設定されればよく、特に３Ｖに限定されない（機能テスト実行時の電圧レベルであればよい）。
【０１１０】
注目メモリセルキャパシタ（下部電極４ｒ）の周辺において、短絡発生可能部位がその周辺に１２個存在する場合を考える。各発生部位に番号１から１２を付す。この場合、図３０（Ｂ）に、注目セル（下部電極４ｒ）とショート（短絡）を発生する部位との電位差およびこの短絡不良検出可否を一覧にして示す。図３０（Ａ）に示す電位分布の場合、注目セルキャパシタ下部電極４ｒと周辺セルキャパシタ下部電極Ｐ１−Ｐ８の電位差は、それぞれ、３Ｖである。したがって、図３０（Ｂ）において示すように、短絡発生部位が番号１から１２のいずれにおいても、注目セルの電位が上昇するため、短絡（ショート）不良を検出することができる。
【０１１１】
図３１（Ａ）は、注目メモリセルキャパシタ（下部電極４ｒ）にＨデータ（電位３Ｖ）を格納し、周辺メモリセルキャパシタ（下部電極）Ｐ１−Ｐ８に、Ｌデータ（電位０Ｖ）を格納した場合の電圧分布状態を示す図である。この場合においても、注目セルキャパシタ下部電極４ｒにおいて短絡発生可能部位に対し番号１から番号１２を付す。
【０１１２】
図３１（Ｂ）に、図３１（Ａ）に示すデータパターンの場合の短絡（ショート）発生可能部位とその短絡の電位差および短絡異常の検出可否を一覧して示す。この場合においても、注目メモリセルキャパシタ電極４ｒと周辺メモリセルキャパシタ下部電極Ｐ１−Ｐ８の電位差は３Ｖである。したがって、番号１から番号１２のいずれかの部位においてショートが発生している場合、いずれのショート発生部位においても、電位差は、３Ｖである。したがって、注目メモリセルキャパシタ（下部電極）の保持電位が低下し、その記憶データの論理レベルが反転し、また、周辺メモリセルキャパシタにおいて短絡が生じているメモリセルキャパシタの記憶データの論理レベルの反転が生じ、これらにより、ショート発生の有無を検出することができる。
【０１１３】
しかしながら、この図３１（Ａ）に示すデータパターンを用いて機能テストを実施した場合、テスト環境は、いわゆる高温保持状態であり（温度加速下でのスクリーニングのため、ウェハテストは高温で実施される場合が多い）、このメモリセルキャパシタのストレージノードの保持電荷は、熱電子として、メモリセルキャパシタ外部にリークする可能性が高く、時間の経過とともに注目セルキャパシタの保持電位が低電位に移行する可能性が高くなる場合がある。したがって、この場合においては、注目メモリセルキャパシタ下部電極４ｒの保持電位が低下するため、ショート発生の有無を検出する能力は、図３０（Ａ）に示すデータパターンの場合よりも低いと考えられる。
【０１１４】
図３２から図３５は、この注目セルに対するデータパターンの他の例を示す図である。図３２（Ａ）においては、注目セル（下部電極４ｒ）に対してＬデータを格納する。周辺メモリセルキャパシタ下部電極において、行および列方向に隣接するメモリセルキャパシタＰ２、Ｐ４、Ｐ５およびＰ７にＨデータを格納し、斜め方向に隣接する周辺セルキャパシタＰ１、Ｐ３、Ｐ６およびＰ８に、Ｌデータを格納する。
【０１１５】
図３２（Ｂ）に一覧にして示すように、図３２（Ａ）のデータパターンの場合、番号１、番号４、番号７および番号１０のショートにおいては、斜め方向に隣接する周辺セルキャパシタＰ１、Ｐ３、Ｐ６およびＰ８に対しては、注目セルキャパシタ下部電極と同一電位となるため、ショート発生の有無を検出することはできない。
【０１１６】
図３３（Ａ）に示すデータパターンにおいては、メモリセルキャパシタ下部電極４ｒに、Ｈデータ（電位３Ｖ）を格納する。斜め方向に隣接する周辺キャパシタＰ１、Ｐ３、Ｐ６およびＰ８にＨデータを格納し、上下左右の周辺セルキャパシタＰ２、Ｐ４、Ｐ５およびＰ７にＬデータ（電位０Ｖ）を格納する。この場合、図３３（Ｂ）に示すように、ショート発生位が番号１、４、７および１０に有り、斜め方向に隣接するキャパシタＰ１、Ｐ３、Ｐ６およびＰ８と短絡する場合、短絡部位の両端が同一電位となり、ショートによる電圧変化が生じず、ショートの検出を行なうことができない。
【０１１７】
図３４（Ａ）に示すデータパターン配列においては、注目セルキャパシタ下部電極４ｒは、Ｌデータ（電位０Ｖ）を格納し、同一列の隣接セルキャパシタ下部電極Ｐ４およびＰ５に、Ｌデータを格納する。隣接列の周辺セルキャパシタＰ１、Ｐ２、Ｐ３、Ｐ６、Ｐ７およびＰ８に、Ｈデータ（電位３Ｖ）を格納する。
【０１１８】
この場合、図３４（Ｂ）に示すように、同一列の周辺セルキャパシタＰ４およびＰ５の間の短絡は同一電圧間のショートであり、短絡（ショート）異常の検出は行なうことができず、隣接列の周辺セルキャパシタＰ１−Ｐ３およびＰ６−Ｐ８に対する短絡異常を検出することができるだけである。
【０１１９】
図３５（Ａ）においては、注目セルキャパシタ下部電極４ｒにＨデータを格納し、同一列の隣接セルキャパシタ下部電極Ｐ４およびＰ５にＨデータを格納する。一方、隣接列の周辺セルキャパシタ下部電極Ｐ１−Ｐ３およびＰ６−Ｐ８にＬデータ（電位０Ｖ）を格納する。この場合、図３５（Ｂ）に示すように、同一列の隣接セルキャパシタ下部電極Ｐ４およびＰ５に対する短絡場所番号５、６、１１および１２において短絡が発生していても、これらのセルキャパシタ下部電極が同一電位であるため、短絡異常は検出することができない。この場合、隣接列の周辺セルキャパシタＰ１−Ｐ３およびＰ６−Ｐ８に対する短絡異常を検出することができるだけである。
【０１２０】
したがって、図３０（Ａ）から図３５（Ａ）に示すデータパターンのうち、すべての短絡異常を検出することのできる最適なデータパターンは、図３０（Ａ）に示すデータパターンであり、注目セルキャパシタ下部電極にＬデータを格納し、周辺８隣接メモリセルキャパシタ下部電極にＨデータを格納するデータパターンである。したがって、行または列方向に整列して配列されるセルキャパシタに対して、図３０（Ａ）のデータパターンを用いて短絡異常の検出を行なうことが、最も適していることが判明する。
【０１２１】
図３６は、メモリセルキャパシタ下部電極が、Ｘ方向においてキャパシタセルピッチの１／２倍Ｙ方向にずれて配列される場合の電圧分布を模式的に示す図である。図３６に示すように、メモリセル１のキャパシタ下部電極４は、Ｙ方向に整列して配列され、Ｘ方向においてメモリセルキャパシタ下部電極の１／２ピッチずれて配列される。このキャパシタ配列の場合、注目セルキャパシタ下部電極４ｒの周辺セルキャパシタ下部電極としては、ＰＳ１−ＰＳ６の６個の隣接セルキャパシタ下部電極が存在する。この場合、図３６において、注目セルキャパシタ下部電極４ｒにＬデータを格納し、その６隣接セルキャパシタ下部電極ＰＳ１−ＰＳ６にＨデータを格納することにより、図３６において双方向矢印で示すように、上下左右および斜め方向の短絡発生異常を検出することができる。
【０１２２】
図３７から図４２は、図３６に示すメモリセルキャパシタ下部電極の配置における可能なデータパターンおよび短絡異常検出可能性を示す図である。
【０１２３】
図３７（Ａ）においては、注目セルキャパシタ下部電極４ｒにＬデータ（電位０Ｖ）を格納し、６隣接周辺セルキャパシタ下部電極ＰＳ１−ＰＳ６に、Ｈデータ（電位３Ｖ）を格納する。この場合、注目セルキャパシタ下部電極４ｒのショート発生可能部位番号１から番号１２において、いずれの箇所において短絡異常が発生しても、この短絡において電位差（３Ｖ）が生じており、短絡異常を検出することができる。
【０１２４】
図３８（Ａ）において、注目セルキャパシタ下部電極４ｒにＨデータ（電位３Ｖ）を格納し、６個の隣接セルキャパシタ下部電極ＰＳ１−ＰＳ６にＬデータ（電位０Ｖ）を格納する。この場合、番号１から１２を付された注目セルキャパシタ下部電極４ｒの周辺領域のいずれの部位において短絡が発生しても、図３８（Ｂ）に示すように、すべてこの短絡発生可能部位において電位差（３Ｖ）が生じるため、すべて短絡異常を検出することができる。
【０１２５】
しかしながら、この図３８（Ａ）に示す注目セルキャパシタ下部電極４ｒにＨデータを格納する場合、先の図３１（Ａ）において示されるデータパターンにおいて説明したように、注目セルキャパシタ下部電極４ｒのリーク電流により、その保持電圧レベルが低下し、短絡異常を検出することができなくなる可能性がある。
【０１２６】
図３９（Ａ）は、注目セルキャパシタ下部電極４ｒにＬデータ（電位０Ｖ）を格納し、周辺セルキャパシタ下部電極ＰＳ１、ＰＳ５、ＰＳ３およびＰＳ４に対してＨデータ（電位３Ｖ）を格納する。周辺セルキャパシタ下部電極ＰＳ２およびＰＳ６にＬデータを格納する。この場合、図３９（Ｂ）に示すように、注目セルキャパシタ下部電極４ｒの周辺部位３，４，７および８の領域における短絡は、その注目セルキャパシタ下部電極の保持電位と同じ電位の間の短絡であり、その部位における短絡異常を検出することはできない。
【０１２７】
図４０（Ａ）に示すデータパターンにおいては、注目セルキャパシタ下部電極４ｒにＨデータ（電位３Ｖ）を格納する。隣接メモリセルキャパシタ下部電極ＰＳ１、ＰＳ３、ｐＳ４およびＰＳ５にＬデータを格納し、斜め方向の隣接セルキャパシタ下部電極ＰＳ２およびＰＳ６に、Ｈデータを格納する。この場合、図４０（Ｂ）に示すように、隣接セルキャパシタ下部電極ＰＳ１、ＰＳ３、ＰＳ４およびＰＳ５に対する短絡可能部位で電位差が生じ、短絡異常を検出することができる。一方、斜め方向の隣接するキャパシタ下部電極ＰＳ２およびＰＳ６に対する短絡可能部位３，４，７および８におけるショートにおいては、電位差が生じず、短絡異常を検出することはできない。
【０１２８】
図４１（Ａ）に示すデータパターンにおいては、注目セルキャパシタ下部電極４ｒに、Ｌデータ（電位０Ｖ）を格納する。列方向に隣接するセルキャパシタ下部電極ＰＳ３およびＰＳ４にも同様、Ｌデータを格納し、隣接列の隣接セルキャパシタ下部電極ＰＳ１、ｐＳ２、ＰＳ５およびＰＳ６に、Ｈデータ（電位３Ｖ）を格納する。
【０１２９】
この場合、図４１（Ｂ）に示すように、注目セルキャパシタ下部電極４ｒの周辺部位において、番号５、６、１１および１２におけるショートは、電位差が生じていないため、検出を行なうことができず、隣接列に対するセルキャパシタ下部電極に対する短絡異常を検出することができるだけである。
【０１３０】
図４２（Ａ）に示すデータパターンにおいては、注目セルキャパシタ下部電極４ｒにＨデータを格納し、また隣接列キャパシタ下部電極ＰＳ３、ＰＳ４にＨデータを格納する。隣接列の隣接セルキャパシタ下部電極ＰＳ１、ＰＳ２、ＰＳ５およびＰＳ６にＬデータを格納する。この場合、図４２（Ｂ）に示すように、先の図４１（Ａ）に示すデータパターンと同様、同一列の隣接セルキャパシタＰＳ３およびＰＳ４に対する短絡検出部位番号５、６、１１および１２においては、電位差が生じていないため、短絡異常を検出することはできず、隣接列のメモリセルキャパシタに対する短絡異常を検出することができるだけである。
【０１３１】
したがって、これらの図３７から図４２に示すデータパターンから明らかなように、注目セルキャパシタ下部電極に対する短絡異常は、図３７（Ａ）に示すデータパターンのときに、全ての可能な短絡異常を検出することができる。したがって、バーンイン回数決定テスト時においては、メモリセルキャパシタ下部電極が整列して配置される場合およびずれて配置される場合いずれにおいても、注目セルキャパシタ下部電極のすべてのセルキャパシタ下部電極が、注目セルキャパシタ下部電極と逆論理レベルのデータを格納しているパターンを設定して、機能テストを実行する。
【０１３２】
ウェハテストであるため、温度加速による不良部の効率的なスクリーニングを行なうために、このバーンイン回数決定テスト時においても、６０℃から１３０℃前後の雰囲気温度で実施する。
【０１３３】
図４３は、この発明の実施の形態１における半導体記憶装置のテスト方法を実現するテスト環境の構成の一例を概略的に示す図である。図４３において、ウェハＷＦ上には、チップＣＨが形成される。このウェハＷＦの所定数のチップＣＨに対し、プロ−バ（プローブカード）２０が配置され、この所定数のチップ（ＣＨ）に対し、並行して電気的接続を行なって所定のウェハレベルでのテストを行なう。
【０１３４】
このプローバ２０は、ケーブル２７を介してテスタ２５に結合される。このテスタ２５は、ＩＦテスト、バーンインテストおよびファンクションテストなどＤＣテストを行なう機能を備える。図４３において、テスタ２５においてバーンイン回数決定に関連する部分の構成の機能的部分を代表的に示す。
【０１３５】
テスタ２５は、プロ−バ２０との間で信号／電圧の転送を行うインタフェース部３８と、ファンクションテスト実行部３０とを含む。ファンクションテスト実行部３０は、通常のファンクションテストを行なうとともに、バーンイン回数決定テストを行なう。
【０１３６】
ファンクションテスト実行部３０は、各種ファンクションテストの手順および条件を記述するテストプログラムを記憶するテストプログラム記憶部３１と、各テストに用いられるパターンデータを記憶するパターンデータ記憶部３２と、プローバを介して半導体記憶装置から読出されたデータとパターンデータ記憶部３２において生成されたパターンデータ（期待値）とを比較する比較部３３を含む。このファンクションテスト実行部３０はインターフェイス部３８を介して、ケーブル２７から所定の電圧の組合せの信号／データをプローバ２０との間で送受する。
【０１３７】
テストプログラム記憶部３１において、バーンイン回数決定テストのためのテスト手順を記述するプログラムが格納される。パターンデータ記憶部３２において、バーンイン回数決定テストにおいて用いられるパターンデータが格納される。バーンイン回数決定テストにおいて用いられるパターンデータは、図３０（Ａ）または図３７（Ａ）に示すパターンデータであり、注目セルキャパシタ下部電極と隣接周辺キャパシタ下部電極の保持電圧（記憶データ）の論理レベルが異なるようなデータパターンである。この場合、各メモリセルキャパシタの配置位置と各メモリセルが接続するビット線（物理アドレス）との対応関係が予めわかっており、各物理アドレスに応じて、データの書込を実行し、パターンデータの設定を行なう。
【０１３８】
テスタ２５は、さらに、比較部３３にからの不一致指示をカウントするカウンタ３５と、カウンタ３５のカウント値に従ってテーブル３６を参照して、バーンイン回数を決定する回数決定部３７を含む。テーブル３６には、不良装置（チップ）の数と実行すべきバーンイン回数との対応を示す関係が一覧にして表形態で格納される。
【０１３９】
したがって、ファンクションテスト機能実行部３０において、通常のファンクションテストと同様に、プローバ２０を介して半導体記憶装置に対し、機能テストを予め定められたパターンデータに基づいて実行する。比較部３３において、このプローバ２０が同時に測定する半導体記憶装置（チップ）において不良が検出された装置（チップ）の数をカウントし、そのカウント値に基づいて、回数決定部３７がテーブル３６を参照してバーンイン回数を決定する。
【０１４０】
図４４は、ウェハ上でのプローバの移動方向を概略的に示す図である。ウェハＷＦ上には、チップＣＨが多数整列して形成される。プローバ２０は、このウェハＷＦ上の領域５０内に配置されるチップＣＨに対し並行して同時にテストを行なう。すなわち、プローバ２０は、ウェハＷＦ上のチップＣＨすべてに対し同時にテストを行うことはできない。プローバ２０のプローブ針を対象のチップＣＨのボンディングパッドに接触させ、この領域５０内に含まれるチップＣＨに対しバーンイン回数テストを実行する。
【０１４１】
通常は、図４４に示される矢印に沿って、ウェハＷＦのチップＣＨすべてについて、プローバ２０を用いてバーンイン後の機能テストを実行する。ウェハＷＦ上のチップＣＨ全てに対するファンクションテスト完了後においてバーンイン不良率が高い場合、バーンインにおいて不良が収束しているかを判定するために、再び、プローバ２０をウェハＷＦ上を全面に渡って順次移動させて、追加のバーンインを行なっている（電圧ストレス印加は、プローバ２０を用いて行なうため、領域５０の単位で、このバーンインが実行される）。したがって、バーンイン不良率が高い場合、この追加のバーンインに要する時間が１回目のバーンインと同様の時間を要することとなり、追加のバーンイン後の機能テストと併せて、最低２回のバーンインおよび機能テストを行なう必要があり、テスト時間が、バーンインが１回ですむ場合のほぼ２倍となり、テスト時間が長くなる。
【０１４２】
本実施の形態１においては、プローバ２０が接触する領域５０単位で、バーンイン回数を決定し、決定された回数だけバーンインを行なう。したがって、追加のバーンインが行なわれる場合には、プローバ２０のプローブ針の脱着などの処理がウェハ上の領域５０各々において行なわれることがない。プロ−バ２０の位置を固定して必要な領域に対してのみ、必要な回数バーンインを繰返すだけである。したがって、従来の全チップＣＨに対し追加のバーンインを行なう場合に比べて、テスト時間を短縮することができる。
【０１４３】
すなわち、いま、不良領域の数がＮ個で、不良領域のバーンイン回数が平均Ｍ回とする。ウェハＷＦ上の領域５０の走査領域の数がＫとすると、本実施の形態１においては、バーンイン回数はＭ・Ｎ＋（Ｋ−Ｎ）＝（Ｍ−１）・Ｎ＋Ｋとなり、ファンクションテストの実行回数はＫである。従来において１回の追加のバーンインを行う場合には、バーンインの回数は２・Ｋとなり、ファンクションテストの回数が２・Ｋとなる。（Ｍ−１）・ＮがＫより小さければ従来よりもバーンインの回数を低減することができる。特に、従来手法では、決定されたバーンイン回数の最大値に近い値のバーンインを追加バーンインとして実行する必要がある可能性が高く、さらに、バーンインテストに要する時間を短縮することができる。
【０１４４】
また、ウェハ上の領域５０すべてにおいて２回のバーンインを行っても、本実施の形態１に従えば、ファンクションテストの回数がＫであり、従来の手法と比べて時間が短縮され、また、バーンインおよびファンクションテストをプロ−バを固定して連続して実行するため、プロ−バの脱着の時間が不要であり、その分、時間が短縮される。
【０１４５】
したがって、バーンイン回数決定テストを行うためにテスト工程が増加しても、この回数決定のために、データの書込および読出を行うとともに一致判定を行うステップが増加するだけであり、半導体記憶装置の高速アクセスモードを利用することにより、この回数決定テスト時間は短縮することができ、応じて、ウェハレベルでのバーンインテストに要する時間を短縮することができる。
【０１４６】
すなわち、必要とされるバーンイン回数だけテストを実行した場合、バーンイン不良率が高い場合でも、このバーンイン不良においては、すべて潜在的な不良が顕在化されて、不良は収束していると判定することが可能となるため、追加のバーンインは不要とされるため、バーンインテストに要する時間を短縮することができる。
【０１４７】
図４５は、この図４３に示すテーブル３６において格納される不良チップ数とバーンイン回数との対応を一覧にしてい示す図である。図４５においては、従来例における追加のバーンインを行なうバーンイン不良率をも併せて示す。
【０１４８】
図４５に示すように、従来例においては、ウェハ当たりのバーンイン不良率が、１％から８％の場合には、規格管理値以下であと判定され、追加バーンインが不要とされる。ウェハ当たりのバーンイン不良率（％）、すなわちバーンイン不良率（％）／ウェハが１％から８％の領域は、ウェハ当たりのバーンイン不良チップの数が９個から７２個の場合に対応する。ここで、１ウェハあたりチップが９００個形成される場合を想定する。
【０１４９】
一方、ウェハあたりのバーンイン不良率（％）が８％を超える場合には、追加のバーンインを行ない、バーンイン不良率が収束しているかの判定が行なわれる（追加のバーンイン実施後、さらにファンクションテストを行ない、不良チップが存在するかおよび規格値以下であるかの判定が行なわれる）。
【０１５０】
一方、本実施の形態１において、各プローバ２０が接触する領域５０単位で、バーンイン回数を決定して、決定された回数バーンインを実施する。ウェハＷＦにおいて、領域５０の数は、合計３６個設定することができる。したがって、バーンイン不良チップの数はたとえば９個の場合、バーンイン不良率が１％であるため、１つの領域５０におけるバーンイン不良チップの数は、（９００／３６）×０．０１＝０．２５＝０．３となる。ウェハ当たりのバーンイン不良率が８％の場合には、領域５０内におけるバーンイン不良チップの数は、同様、（９００／３６）×０．０８＝２．０となる。同様の計算を行なうことにより、ウェハ当たりのバーンイン不良率に対応して、領域５０内において、不良となるチップの数を推定することができる。すなわち、平均バーンイン不良チップの数が０．３から２．０の場合、バーンイン回数決定テストにおいて不良となるチップの数は、バーンイン実施前であり、１個である。
【０１５１】
領域５０内における平均バーンイン不良チップ数が、２．３から４．０の場合には、２個であり、平均バーンイン不良チップの数が４．３から６．０の領域には、領域５０内においてバーンイン回数決定テストで不良となるチップの数が３個である。同様、平均バーンイン不良チップの数が６．３から８．０個の場合、バーンイン回数決定テストで不良となるチップの数は４個である。すなわちバーンイン回数決定テストにおいてはバーンインはまだ行なわれていないため、このバーンイン回数分の不良チップの数が、低減される。
【０１５２】
したがって、各バーンイン回数決定テストで不良となるチップの数が１、２、３および４個の場合、バーンイン回数決定テストでは、バーンイン回数を１回、２回、３回および４回に順次増大させる様に設定する。
【０１５３】
このバーンイン回数決定テストにおいて不良チップの数が１個の場合に、バーンイン回数を１回と決めた根拠は、以下の実測定結果に基づいている。すなわち、バーンイン回数決定テストにより、１個の不良テストが検出された場合に、バーンイン実施後、同一領域においては２個の不良チップが発生した。したがって、１個しか不良チップが検出されない場合、その領域５０内において１回のバーンインを行なった場合、２個の不良チップが検出される可能性が高いと判定される。したがって、バーンイン回数テストにおいてＮ個の不良チップが検出された場合、Ｎ回バーンインを実施することにより、Ｎ個の不良チップそれぞれに付随する潜在的な不良チップを顕在化させることが可能となる。この決定された回数に基づいてバーンインを実行することにより、確実に、このバーンインにより潜在的な不良がすべて顕在化され、領域５０内において、すべての潜在的な不良がスクリーニングされたと判定することができる。
【０１５４】
このバーンイン回数の決定は、プローバ２０が接触する領域５０単位で実行される。すなわち、１つの領域５０において、バーンイン回数決定テストを行ない、バーンイン回数を決定する。この決定されたバーンイン回数、同じ領域５０に対して電圧ストレスを印加して、バーンインテストを実行する（温度加速は、通常のウェハテストと同様、行なわれている）。その後、ファンクションテストを実行し、不良チップを除去する。この手順を、図４４に示す矢印方向のシーケンスに従って各領域５０ごとに順次実行する。したがって、ウェハＷＦにおいて、領域５０ごとに必要回数のバーンインが実行されており、ウェハＷＦ上のチップＣＨすべてに対して、追加のバーンインを行なうことを繰返すことは要求されず、プローバ２０の移動および設定処理を含む時間を考えることにより、大幅に、このバーンインテストに要する時間を短縮することができる。
【０１５５】
図４６から図４９は、このバーンイン回数決定テストにおいて決定された回数のバーンインを行なう際のバーンインストレスパターンの例を示す図である。図４６から図４９においては、オープンビット線配置にメモリセル１が配列される場合のメモリセルキャパシタ２（ストレージノード）の電位分布を示す。
【０１５６】
図４６においては、偶数ビット線ＢＬ０、ＢＬ２に接続されるメモリセルには、Ｈデータ（高電位）が格納され、奇数ビット線ＢＬ１およびＢＬ３に接続されるメモリセルキャパシタ（下部電極）には、Ｌデータ（低電位）が格納される。このストレスパターン格納時において、各隣接メモリセルキャパシタのパターンに応じて、ビット線を選択して、各ビット線に、ＨデータおよびＬデータを格納する。この図４６に示すパターンの場合、図４６において、ワード線ＷＬ５とビット線ＢＬ１に接続されるメモリセルに対して代表的に示すように、ワード線延在方向に隣接するメモリセル２（下部電極４）の間に電圧ストレスが印加される。ビット線延在方向（Ｙ方向）において隣接するメモリセル間においては、この下部電極４は電位が同じであり、電圧ストレスは印加されない。上部電極５には、この電圧ストレス時においても、所定の電圧レベルが印加される。
【０１５７】
このバーンイン時において、電圧ストレスを印加するため、このＨデータの電位レベルが３Ｖよりも高い電圧レベルに設定されて、加速試験が実行される。
【０１５８】
図４７に示す電圧ストレスパターンにおいては、図４６と逆に、奇数ビット線ＢＬ１およびＢＬ３に接続されるメモリセルのキャパシタ２には、Ｈデータが格納され、偶数ビット線ＢＬ０およびＢＬ２に接続さけるメモリセルのキャパシタ２には、Ｌデータが格納される。この場合、隣接メモリセルキャパシタ２の下部電極（ストレージノード）４において図４７においてワード線ＷＬ５とビット線ＢＬ１に接続されるメモリセルに説明するように、双方向矢印で示しているように、ワード線延在方向（Ｘ方向）に隣接するメモリセルキャパシタ間に電圧ストレスが印加され、Ｙ方向（ビット線延在方向）に隣接するメモリセルキャパシタ（下部電極）間には、電圧ストレスは印加されない。
【０１５９】
なお、図４６および図４７において、メモリセル１において、アクセストランジスタ３が設けられており、このアクセストランジスタ３をオン状態とすることにより、所定の電圧レベルのデータが格納される。このバーンインストレスデータ格納時、データの電圧レベルが高くされた状態で（電源電圧が高くされた状態で）各下部電極（ストレージノード）にデータが格納されてもよい。このバーンインテストにおいては、従来と同様の方法に従ってデータの格納および電圧下側が行われれば良い。このバーンインテストは、図４３に示すテスタ２５を用いて実施される。
【０１６０】
図４８に示す電位パターンにおいては、チェッカーボードパターンの電圧ストレスパターンが用いられる。すなわち、偶数ワード線ＷＬ０、ＷＬ２、ＷＬ４と偶数ビット線ＢＬ０、ＢＬ２の交差部に対応して配置されるメモリセルキャパシタ２および奇数ワード線ＷＬ１、ＷＬ３およびＷＬ５と奇数ビット線Ｂｌ１、ＢＬ３の交差部に対応して配置されるメモリセルキャパシタ２に対し、Ｈデータが格納され、残りのメモリセルキャパシタ２に対してはＬデータが格納される。したがって、いわゆる「市松模様」に電圧分布が存在する。
【０１６１】
この場合、図４８において、ワード線ＷＬ５とビット線ＢＬ１の交差部に対応して配置されるメモリセルのキャパシタに対して双方向矢印で示すように、Ｘ方向およびＹ方向（ビット線延在方向およびワード線延在方向）に隣接するメモリセルキャパシタ３で電圧ストレスが印加される。図４９は、図４８に示す電圧ストレスパターンと電圧レベルが逆の電圧パターンであり、偶数ワード線ＷＬ０、ＷＬ２、ＷＬ４およびＷＬ６と偶数ビット線ＢＬ０およびＢＬ２の交差部に対応して配置されるメモリセル１のキャパシタ２（下部電極４）および奇数ワード線ＷＬ１、ＷＬ３、およびＷＬ５と奇数ビット線ＢＬ１、ＢＬ３の交差部に対応して配置されるメモリセル１のキャパシタ２の下部電極４にＬデータが格納され、残りのメモリセルの下部電極４には、Ｈデータが格納される。この場合においても、図４９において、双方向矢印で、ワード線ＷＬ５とビット線ＢＬ１に接続されるメモリセルのキャパシタに対して示すように、ビット線延在方向およびワード線延在方向において隣接するメモリセルキャパシタ間（下部電極）間において電圧ストレスを印加することができる。
【０１６２】
なお、上部電極５は、セルプレート電極であり、通常１つのメモリセルアレイ（メモリセルアレイブロック）に共通に延在して設けられており、セルプレート自体においては、隣接セルプレートという概念は存在せず、電圧ストレスが印加されない（下部電極と上部電極の間には電圧ストレスが印加される）。
【０１６３】
この電圧ストレスパターンを用いてバーンインを実行した後、ファンクションテスト（機能テスト）を行ない、不良チップ（冗長救済を行なえないチップ）を除去する。ウェハレベルでのテストで、冗長置換による救済可能なチップの救済を完了した後、チップに分割され（ダイシングされ）、最終工程でチップのパッケージ実装および最終テストが行なわれ手初期不良が除去された後に出荷される。
【０１６４】
上述の説明においては、バーンイン回数決定テスト時において、４種類のテストパターンを用いて不良チップを検出している。しかしながら、この４種類のデータパターンのうち１つまたは任意の数のテストデータパターンを用いてバーンイン回数テストが実施されてもよい。
【０１６５】
［変更例］
図５０は、この実施の形態１に従う半導体記憶装置の変更例のメモリセルの構成を示す図である。図５０において、ＳＲＡＭセル６０は、電源ノードとストレージノードＳＮ１の間に接続されかつそのゲートがストレージノードＳＮ２に接続されるＰチャネルＭＯＳトランジスタＰＱ１と、セル電源ノードとストレージノードＳＮ２の間に接続されかつそのゲートがストレージノードＳＮ１に接続されるＰチャネルＭＯＳトランジスタＰＱ２と、ストレージノードＳＮ１と接地ノードの間に接続されかつそのゲートがストレージノードＳＮ２に接続されるＮチャネルＭＯＳトランジスタＮＱ１と、ストレージノードＳＮ２と接地ノードの間に接続されかつそのゲートがストレージノードＳＮ１に接続されるＮチャネルＭＯＳトランジスタＮＱ２を含む。
【０１６６】
このＳＲＡＭセル６０は、ＭＯＳトランジスタＰＱ１およびＮＱ１の組およびＭＯＳトランジスタＰＱ２およびＮＱ２の組がそれぞれＣＭＯＳインバータを構成し、それらの入力および出力が交差結合されてインバータラッチ（フリップフロップ回路）を構成し、ストレージノードＳＮ１およびＳＮ２に相補データを格納する。
【０１６７】
ＳＲＡＭセル６０は、さらに、ワード線ＷＬ上の信号電位に応答して選択的に導通し、導通時ストレージノードＳＮ１およびＳＮ２をビット線ＢＬおよび／ＢＬに接続するＮチャネルＭＯＳトランジスタＮＱ３およびＮＱ４と、ストレージノードＳＮ１と接地ノードの間に接続される容量素子Ｃｓ１と、ストレージノードＳＮ２と接地ノードの間に接続される容量素子Ｃｓ２を含む。
【０１６８】
このＳＲＡＭセル６０は、この容量素子Ｃｓ１およびＣｓ２により、相補データを格納し、アルファ線照射時に生成される電子を吸収し、ドライブトランジスタＮＱ１およびＮＱ２のサイズが微小化され、ストレージノードＳＮ１およびＳＮ２の寄生容量が小さい場合においても安定に相補データを保持する。
【０１６９】
図５０に示すように、ＳＲＡＭセル６０において、容量素子Ｃｓ１およびＣｓ２が、データの記憶のために用いられる。容量素子は、上部電極が接地ノードに結合され、下部電極がストレージノードＳＮ１およびＳＮ２にそれぞれ結合される。したがってこのＳＲＡＭセル６０においても、メモリセルサイズの微小化に伴って、メモリセルキャパシタＣｓ１およびＣｓ２のピッチが厳しくなり、隣接メモリセルキャパシタ間において、短絡が生じる可能性が高くなる。
【０１７０】
このようなＳＲＡＭセル６０においても、行列状に配列される。メモリセル列に対応してビット線対ＢＬ，／ＢＬが配設され、メモリセル行に対応してワード線ＷＬが配設される。
【０１７１】
図５１は、図５０に示すＳＲＡＭセル６０の下部電極６４の電位分布および平面レイアウトを概略的に示す図である。図５１において、このメモリセルキャパシタＣｓ１およびＣｓ２の下部電極を、それぞれ符号６４ａおよび６４ｂで示す。図５１において、Ｙ方向にＳＲＡＭセル６０が整列して配置され、Ｘ方向（ワード線ＷＬの延在方向）においては、このメモリセルキャパシタＣｓ１およびＣｓ２のピッチの１／２ずれて配列される。各メモリセル６０において、キャパシタ下部電極６４ａおよび６４ｂには、相補データが格納される。この場合、１つのメモリセルキャパシタの隣接する６個のメモリセルキャパシタを、この記憶データの論理レベルを逆に設定することができる。図５１において、注目メモリセルキャパシタ下部電極６４ｒに対して、その周辺メモリセルキャパシタにＨデータを格納させることにより、この注目メモリセルキャパシタ６４ｒに対する、すべての隣接メモリセルキャパシタの論理レベルを反対に設定することができ、これらの注目メモリセルキャパシタ６４ｒに対する隣接メモリセルキャパシタ下部電極との間の短絡異常を検出することができる。すなわち、Ｙ方向において、隣接行のメモリセルの境界位置に配列されるメモリセルを注目セルキャパシタ下部電極６４ｒに設定することにより、この６個の隣接メモリセルキャパシタ下部電極を異なる電圧レベルに設定することができる。
【０１７２】
図５１においては、行ＲＷ１およびＲＷ３およびＲＷ５において、行ＲＷ０、ＲＷ２、ＲＷ４およびＲＷ６のメモリセル境界に対応して配置されるメモリセルにおいて１個おきのＳＲＡＭセル６０の一方のキャパシタを、注目セルキャパシタとして用いることができる。
【０１７３】
図５２は、この電位分布の他の例を示す図である。この図５０に示す電位分布においては、図５１に示す行ＲＷ１、ＲＷ３およびＲＷ５におけるメモリセルの記憶データは同じである。一方行ＲＷ０、ＲＷ２、ＲＷ５に含まれるメモリセル６０の記憶データをすべて反転させる。これにより、図５１において示すＳＲＡＭセルのキャパシタにおいて注目セルキャパシタとして利用されなかった残りのメモリセルキャパシタ下部電極６４ｒｂを注目セルキャパシタ下部電極として、周辺の隣接メモリセルキャパシタ下部電極と異なる電位レベルに設定することができる。
【０１７４】
これにより、同じデータ配列を、行ＲＷ０、ＲＷ２、ＲＷ４の記憶データを固定して、行ＲＷ１、ＲＷ３およびＲＷ５の記憶データを相補的に変化させることにより、偶数行のメモリセルキャパシタ下部電極を注目セルキャパシタ下部電極としてバーンイン回数検出テストを行なうことができる。
【０１７５】
このＳＲＡＭセルに対するバーンイン回数決定テスト時においても、先ＤＲＡＭセルにおいて参照したものと同様のテスト手順が実行され、１回のウェハテストだけで、バーンイン不良を十分にスクリーニングすることができ、ウェハの全チップに対する追加バーンインを不要とすることができる。
【０１７６】
図５３および図５４に示すように、偶数行ＲＷ２およびＲＷ４のメモリセルの記憶データをＸ方向においてすべて同一とし、奇数行ＲＷ１、ＲＷ３、ＲＷ５のデータを、各Ｘ方向に沿って交互に反転論理レベルに設定する。このように、図５３に示す電圧分布においては、注目セルキャパシタ下部電極６４ｒｃは、その周辺の６個の隣接メモリセルキャパシタ下部電極の間に電圧差を生じさせることができ、一方、図５４に示す電圧分布においては、注目キャパシタ下部電極６４ｒｄに対し、隣接する６個のメモリセルキャパシタ下部電極に対して電圧差を生成することができる。
【０１７７】
しかしながら、図５１から図５４に示すメモリセルキャパシタの配置において、周辺の６個のメモリセルキャパシタとの間に電圧差を生じさせることができるのは、隣接行のメモリセル境界に対応して配置されるメモリセルキャパシタにおいてであり、各メモリセルにおいて、一方のメモリセルキャパシタにおいてのみ６個の隣接メモリセルキャパシタとの間に電圧差を生じさせて短絡行を検出することができる。したがって、ＳＲＡＭの場合、すべてのメモリセルキャパシタを注目セルキャパシタとして用いることはできない。図５１に示すデータパターンを用いた場合すべてのメモリセルキャパシタの数の２／２４＝１／１２倍の数のメモリセルキャパシタを注目セルキャパシタとして利用することができる（３行４列に配列されるメモリセルのうち、２個のメモリセルキャパシタのみが、注目セルとして利用することができる）。
【０１７８】
したがって、図５１および図５２に示すデータパターンを利用した場合、すべてのメモリセルキャパシタの数の１／６倍のメモリセルキャパシタを注目セルとして、短絡異常を検出することができる。この場合、メモリセルの数が１ＭビットのＳＲＡＭにおいては、メモリセルキャパシタの数は、２Ｍビットであり、約２０８万個となる。したがって、図５１および図５２に示すデータパターンを用いた場合、約３４万個のメモリセルキャパシタに注目してバーンイン回数決定テストを行なうことができる。また、図５１および図５２の一方のみでも、約１７万個のメモリセルキャパシタに注目してバーンイン回数決定テストを実施することができる。したがって、注目セルキャパシタの数が多く、短絡異常の発生割合を統計的に十分見積もることができ、ＤＲＡＭと同様の効果を得ることができる。この場合、図５１から図５４に示すデータパターンをすべて利用した場合、４／１２＝１／３倍の数のメモリセルキャパシタを注目セルとして利用することができ、より高精度で、短絡異常の発生確率を見積もることができる。
【０１７９】
このＳＲＡＭセルを用いる場合においても、先のＤＲＡＭセルに用いたテストシーケンスにおけるバーンイン回数決定テストと同様のテストが実施される。
【０１８０】
このメモリセルＳＲＡＭセルを利用する場合においても、データ書込時においては、キャパシタの配置位置（レイアウト位置）に応じて、各ビット線との接続関係に応じてデータが、ビット線対ＢＬ，／ＢＬに転送される。
【０１８１】
以上のように、この発明の実施の形態１に従えば、ウェハテスト時においてバーンイン開始前に、半導体記憶装置において注目メモリセルキャパシタと隣接キャパシタ間に電圧差が生じるようにデータパターンを印加して、その不良チップ発生割合に基づいて、バーンイン回数を決定している。したがって、テスト対象領域（プロ−バ接触領域）単位で、必要な回数が決定されて、決定された回数のバーンインが実施されており、異常発生時、ウェハ上の全チップに対して追加のバーンインを実行する必要がなく、ウェハテストの時間を短縮することができる（追加バーンインおよび以後の機能テストを不要とすることができるため）。
【０１８２】
［実施の形態２］
図５５は、この発明の実施の形態２に従う半導体記憶装置のテスト方法におけるデータパターンを概略的に示す図である。この図５５においては、バーンイン回数決定テスト実行後行なわれるバーンインにおいて用いられるデータパターンを示す。この図５５に示すデータパターンにおいては、メモリセル１のメモリセルキャパシタ下部電極４に対し、先のバーンイン回数決定テストで用いたデータパターンを電圧ストレス印加データパターンとして利用する。すなわち、メモリセルキャパシタ下部電極４ｌの周辺の８メモリセルキャパシタ下部電極４ｈにＨデータを格納する。この場合、メモリセルキャパシタ下部電極４ｌに対し、その周辺メモリセルキャパシタ下部電極４ｈから電位差が存在しており、確実に、電圧ストレスを印加することができ、短絡異常の可能性のある部位に対し、バーンインにより電圧ストレス加速を行なって、確実に、短絡異常をスクリーニングすることができる。
【０１８３】
したがって、このバーンイン回数決定テストにおいて用いられたデータパターンを、電圧ストレス加速におけるバーンインテスト実行時のデータパターンとして利用することにより、ウェハテスト段階で短絡異常を十分に、スクリーニングすることができる。
【０１８４】
なお、このバーンイン実施時において用いられるデータパターンとしては、先の実施の形態１において説明した４種類の回数決定テストデータパターンのうちの１種類のテストデータパターンを用いて電圧ストレス印加パターンとして利用する。この場合、回数決定時においては電圧加速の必要性はなく、電圧レベルは通常動作時と同じであり、一方、バーンイン時においては電圧加速のために電圧レベルが高くされる。したがって、データのパターンが同一であり、電圧レベルは回数決定テストおよび次工程のバーンイン時で異なる。
【０１８５】
［変更例］
図５６は、この発明の実施の形態２に従う半導体記憶装置のテスト方法のバーンイン時の電圧ストレスパターンの変更例を示す図である。この図５６において、メモリセル１のキャパシタ下部電極４が、Ｘ方向においてキャパシタのピッチの１／２倍ずれて配置される。この場合においても、バーンイン回数決定テストにおいて用いたデータパターンを、電圧ストレス印加データパターンとして利用する。この場合、１つのメモリセルキャパシタ下部電極４ｌにＬデータを格納し、周囲の６個の隣接メモリセルキャパシタ下部電極４ｈにＨデータを格納する。これにより、図５６において双方向矢印で示すように、６隣接キャパシタ下部電極４ｈから、この注目メモリセルキャパシタ下部電極４ｌに対し電圧ストレスを印加することができ、効率的に短絡異常をスクリーニングすることができる。
【０１８６】
なお、ＳＲＡＭセルにおいても、図５１から図５４に示すデータパターンを、電圧ストレス印加パターンとして利用してバーンインを実施することにより、効率的に、短絡異常をスクリーニングすることができる。
【０１８７】
以上のように、この発明の実施の形態２に従えば、バーンイン実施時において、バーンイン回数決定テストおいて用いられたデータパターンをストレス印加パターンとして設定してバーンインを実施している。したがって、バーンイン時に効率的に隣接メモリセルキャパシタ下部電極間異常をスクリーニングすることができる。特に、実施の形態１において設定されたバーンイン回数決定時のデータパターンをバーンイン時の電圧ストレス印加パターンとして設定してバーンインを行なうことにより、確実に、ウェハテスト段階でメモリセルキャパシタ間の異常を確実にスクリーニングすることができ、バーンイン不良率を確実に収束させることができ、追加のバーンインが不要となり、テスト時間を短縮することができ、コストを低減することができる。
【産業上の利用可能性】
【０１８８】
この発明は、容量素子を情報記憶素子として利用するメモリセルに対して適用することができる。上述の説明において、１つのメモリセルで１ビットのデータを格納するＤＲＡＭセルが説明されている。しかしながら、２つのＤＲＡＭセルを用いて１ビットのデータを記憶するツインセル構造のＤＲＡＭ、すなわち１つのメモリセルユニットが、２つのアクセストランジスタおよび２つのメモリセルキャパシタで構成され、ビット線ＢＬおよび／ＢＬに、これらの２つのメモリセルキャパシタの格納データがそれぞれ伝達され、常にビット線ＢＬおよび／ＢＬに相補データが伝達される構成のＤＲＡＭに対しても適用することができる。
【図面の簡単な説明】
【０１８９】
【図１】この発明が適用されるＤＲＡＭセルの電気的等価回路を示す図である。
【図２】（Ａ）から（Ｄ）は、メモリセルキャパシタの下部電極の断面構造および斜視図を概略的に示す図である。
【図３】図１に示すＤＲＡＭセルの断面構造を概略的に示す図である。
【図４】ＤＲＡＭセルアレイのメモリセルの配置を概略的に示す図である。
【図５】図４に示すメモリセルアレイにおけるデータ読出に関連する部分の構成を概略的に示す図である。
【図６】この発明の実施の形態１において用いられるＤＲＡＭセルアレイの他のメモリセル配置を示す図である。
【図７】図６に示すメモリセル配置におけるデータ読出に関連する部分の構成を概略的に示す図である。
【図８】ＤＲＡＭセルアレイの下部電極の配列を模式的に示す斜視図である。
【図９】図８に示すメモリセルキャパシタ下部電極の平面レイアウトを示す図である。
【図１０】ＤＲＡＭセルアレイのメモリセルキャパシタ下部電極の配列の他の構成を示す斜視図である。
【図１１】図１０に示すメモリセルキャパシタ下部電極の配列の平面レイアウトを示す図である。
【図１２】説明をするキャパシタ（下部電極）間の短絡の一例を示す図である。
【図１３】隣接メモリセルキャパシタ間の短絡の他の例を示す図である。
【図１４】隣接メモリセルキャパシタ間の短絡の他の形状を模式的に示す図である。
【図１５】隣接メモリセルキャパシタ間の短絡異常のさらに他の例を示す図である。
【図１６】隣接メモリセルキャパシタ間の短絡異常のさらに他の異常を示す図である。
【図１７】隣接メモリセルキャパシタ間の短絡の例を示す図である。
【図１８】隣接メモリセルキャパシタ間の位置ずれによる短絡の例を示す図である。
【図１９】隣接メモリセルキャパシタ間の位置ずれによる短絡の他の例を示す図である。
【図２０】隣接メモリセルキャパシタ間の形状異常による短絡の例を示す図である。
【図２１】隣接メモリセルキャパシタ間の形状異常による短絡の他の例を示す図である。
【図２２】隣接メモリセルキャパシタ間の形状異常による短絡のさらに他の例を示す図である。
【図２３】この発明の実施の形態１におけるウェハレベルでのテストの工程を示すフロー図である。
【図２４】図２３に示すバーンイン回数決定テストの操作内容を示すフロー図である。
【図２５】この発明の実施の形態１におけるバーンイン回数決定テストにおいて用いられるデータパターンの一例を示す図である。
【図２６】バーンイン回数決定テストにおいて用いられるデータパターンの他の例を示す図である。
【図２７】バーンイン回数決定テストにおいて用いられるデータパターンのさらに他の例を示す図である。
【図２８】バーンイン回数決定テストにおいて用いられるデータパターンのさらに他の例を示す図である。
【図２９】バーンイン回数決定テストにおけるメモリセル下部電極の電位分布を示す図である。
【図３０】注目セルキャパシタ下部電極に対する隣接キャパシタ下部電極の電圧分布および短絡異常を検出可否を示す図である。
【図３１】（Ａ）は、注目メモリセルキャパシタ下部電極に対する周辺セルキャパシタ下部電極の電圧分布を示し、（Ｂ）は、（Ａ）に示す電圧分布における短絡異常検出可否を一覧にして示す図である。
【図３２】（Ａ）は、注目セルキャパシタ下部電極に対する隣接メモリセルキャパシタ下部電極の電圧分布のさらに他の例を示し、（Ｂ）は、（Ａ）に示す電圧分布における短絡異常検出の可否を一覧にして示す図である。
【図３３】（Ａ）は、注目セルキャパシタ下部電極に対する周辺隣接メモリセルキャパシタ下部電極の電圧分布のさらに他の例を示し、（Ｂ）は、（Ａ）に示す電圧分布における短絡異常の検出可否を一覧にして示す図である。
【図３４】（Ａ）は、注目セルキャパシタ下部電極に対する隣接セルキャパシタ電極の電圧分布のさらに他の例を示し、（Ｂ）は、（Ａ）に示す電圧分布における短絡異常検出の可否を一覧にして示す図である。
【図３５】（Ａ）は、注目セルキャパシタ下部電極に対する電圧分布のさらに他の例を示し、（Ｂ）は、（Ａ）に示す電圧分布における短絡異常検出の可否を一覧にして示す図である。
【図３６】バーンイン回数決定テストにおける隣接メモリセルキャパシタの電圧分布を、他のキャパシタ配列について説明する図である。
【図３７】（Ａ）は、図３６に示すキャパシタ配列におけるメモリセルキャパシタ下部電極に対する周辺キャパシタ電極の電圧分布を示し、（Ｂ）は、（Ａ）における電圧分布における短絡異常検出可否を一覧にして示す図である。
【図３８】（Ａ）は、図３６に示すキャパシタ配列における注目セルキャパシタおよび周辺キャパシタ下部電極の電圧分布を示し、（Ｂ）は、（Ａ）における電圧分布における短絡異常検出可否を一覧にして示す図である。
【図３９】（Ａ）は、図３６に示すキャパシタ配列における注目セルキャパシタ下部電極と周辺隣接セルキャパシタ下部電極は電圧分布のさらに他の例を示し、（Ｂ）は、（Ａ）に示す電圧分布における短絡異常検出可否を一覧にして示す図である。
【図４０】（Ａ）は、図３６に示すキャパシタ配列におけるメモリセルキャパシタ下部電極および周辺隣接セルキャパシタ下部電極の電圧分布のさらに他の例を示し、（Ｂ）は、（Ａ）に示す電圧分布における短絡異常検出可否を一覧にして示す図である。
【図４１】（Ａ）は、図３６に示すキャパシタ配列におけるメモリセルキャパシタに対する周辺隣接セルキャパシタの電圧分布のさらに他の例を示し、（Ｂ）は、（Ａ）に示す電圧分布における短絡異常検出可否を一覧にして示す図である。
【図４２】（Ａ）は、図３６に示すキャパシタ配列におけるキャパシタ下部電極の電圧分布のさらに他の例を示す図であり、（Ｂ）は、（Ａ）に示す電圧分布における短絡異常検出可否を一覧にして示す図である。
【図４３】この発明の実施の形態１におけるテスト環境の構成を概略的に示す図である。
【図４４】この発明の実施の形態１におけるウェハテストにおけるプローバの移動方向を示す図である。
【図４５】この発明の実施の形態１において用いられるバーンイン回数決定部と決定基準を一覧にして示す図である。
【図４６】バーンイン実行時の電圧ストレスパターンの一例を示す図である。
【図４７】回数決定後のバーンイン指示における電圧ストレスパターンの他の例を示す図である。
【図４８】回数決定後のバーンイン実施時の電圧ストレスパターンのさらに他の例を示す図である。
【図４９】回数決定後のバーンイン実施時の電圧ストレスパターンのさらに他の例を示す図である。
【図５０】この発明の実施の形態１の変更例におけるＳＲＡＭセルの電気的等価回路を示す図である。
【図５１】図５０に示すＳＲＡＭセルのキャパシタの配列における電圧分布の一例を示す図である。
【図５２】ＳＲＡＭセルのキャパシタ配列における電圧分布の他の例を示す図である。
【図５３】ＳＲＡＭセルのキャパシタ配列における電圧分布のさらに他の例を示す図である。
【図５４】ＳＲＡＭセルのおけるキャパシタ配列の各キャパシタの電圧分布のさらに他の例を示す図である。
【図５５】この発明の実施の形態２における電圧ストレスパターンの印加時の下部電極の電圧分布を示す図である。
【図５６】この発明の実施の形態２におけるバーンイン実施時における電圧ストレスパターンを他のキャパシタ配列において示す図である。
【符号の説明】
【０１９０】
１ メモリセル、２ メモリセルキャパシタ、３ アクセストランジスタ、４，４ａ−４ｃ キャパシタ下部電極、５ キャパシタ上部電極、２ａ，２ｂ メモリセルキャパシタ、２ａ−２ｉ メモリセルキャパシタ、１０ａ−１０ｅ ショート発生体、１２ａ−１２ｄ 短絡部位、Ｐ１−Ｐ８ 隣接メモリセルキャパシタ下部電極、２ｒ 注目セルキャパシタ、４ｒ 注目セルキャパシタ下部電極、２０ プローバ、２５ テスタ、３０ ファンクションテスト実行部、３１ テストプログラム記憶部、３２ パターンデータ記憶部、３３ 比較部、３５ カウンタ、３６ テーブル、３７ 回数決定部、６０ ＳＲＡＭセル、６４，６４ａ，６４ｂ メモリセルキャパシタ、６４ｒａ，６４ｒｂ，６４ｒｃ，６４ｒｄ 注目メモリセルキャパシタ下部電極、４ｌ Ｌデータ格納メモリセルキャパシタ下部電極、４ｈ Ｈデータ格納メモリセルキャパシタ下部電極。
【特許請求の範囲】
【請求項１】
ウェハ上に形成されて、各々が情報を記憶する容量素子を含む複数のメモリセルを備える半導体記憶装置のテスト方法であって、
前記半導体記憶装置において注目メモリセルの容量素子に第１の論理レベルのデータを記憶させかつ前記注目セルの容量素子に隣接する複数の容量素子に第２の論理レベルのデータを記憶させるデータ書込ステップと、
前記データ書込ステップの後、前記半導体記憶装置の機能テストを行ない、該機能テスト結果に基づいてバーンイン回数を決定するステップと、
前記決定されたバーンイン回数前記半導体記憶装置にバーンインを行なうステップとを備える、半導体記憶装置のテスト方法。
【請求項２】
前記メモリセルの容量素子は、記憶情報に対応する電荷を蓄積する下部電極を有し、
前記下部電極は、行および列方向において整列して配置され、
前記隣接する複数の容量素子は、下部電極が前記注目セルの容量素子の行および列方向ならびに斜め方向において隣接する８個の隣接容量素子を備える、請求項１記載の半導体記憶装置のテスト方法。
【請求項３】
前記メモリセルの容量素子は、記憶情報に対応する電荷を蓄積する下部電極を有し、
前記下部電極は、第１の方向において第２の方向に所定距離ずれるように配置され、
前記隣接する複数の容量素子は、下部電極が前記注目セルの容量素子の下部電極を取り囲むように配置される６個の隣接する容量素子を含む、請求項１記載の半導体記憶装置のテスト方法。
【請求項４】
前記メモリセルの容量素子は、記憶情報に対応する電荷を蓄積する下部電極を有し、
前記複数の容量素子は、下部電極が前記注目メモリセルの容量素子の下部電極を取り囲むように配置される容量素子を備える、請求項１記載の半導体記憶装置のテスト方法。
【請求項５】
前記バーンインを行なうステップは、前記データ書込ステップにおいて書込まれたデータパターンを前記複数のメモリセルに書込むステップを備える、請求項１記載の半導体記憶装置のテスト方法。
【請求項６】
前記半導体記憶装置は、テスタとの電気的接続を取るプロ−バを介して前記テスタに結合され、
前記バーンイン回数を決定するステップおよび前記バーンインを実行するステップは、前記プロ−バに結合される複数の半導体記憶装置を単位として連続して実行される、請求項１記載の半導体記憶装置のテスト方法。
【請求項７】
ウェハ上に形成されかつ、各々が情報を記憶する容量素子を含む複数のメモリセルを備える半導体記憶装置のテスト装置であって、
前記ウェファ上の前記半導体記憶装置において注目メモリセルの容量素子に第１の論理レベルのデータを記憶させかつ前記注目セルの容量素子に隣接する複数の容量素子に第２の論理レベルのデータを記憶させる様にテストデータを書込む手段と、
前記テストデータの書込の後、前記半導体記憶装置の機能テストを行ない、該機能テスト結果に基づいてバーンイン回数を決定する手段と、
前記決定されたバーンイン回数前記半導体記憶装置にバーンインを行なう手段とを備える、半導体記憶装置のテスト装置。
【請求項１】
ウェハ上に形成されて、各々が情報を記憶する容量素子を含む複数のメモリセルを備える半導体記憶装置のテスト方法であって、
前記半導体記憶装置において注目メモリセルの容量素子に第１の論理レベルのデータを記憶させかつ前記注目セルの容量素子に隣接する複数の容量素子に第２の論理レベルのデータを記憶させるデータ書込ステップと、
前記データ書込ステップの後、前記半導体記憶装置の機能テストを行ない、該機能テスト結果に基づいてバーンイン回数を決定するステップと、
前記決定されたバーンイン回数前記半導体記憶装置にバーンインを行なうステップとを備える、半導体記憶装置のテスト方法。
【請求項２】
前記メモリセルの容量素子は、記憶情報に対応する電荷を蓄積する下部電極を有し、
前記下部電極は、行および列方向において整列して配置され、
前記隣接する複数の容量素子は、下部電極が前記注目セルの容量素子の行および列方向ならびに斜め方向において隣接する８個の隣接容量素子を備える、請求項１記載の半導体記憶装置のテスト方法。
【請求項３】
前記メモリセルの容量素子は、記憶情報に対応する電荷を蓄積する下部電極を有し、
前記下部電極は、第１の方向において第２の方向に所定距離ずれるように配置され、
前記隣接する複数の容量素子は、下部電極が前記注目セルの容量素子の下部電極を取り囲むように配置される６個の隣接する容量素子を含む、請求項１記載の半導体記憶装置のテスト方法。
【請求項４】
前記メモリセルの容量素子は、記憶情報に対応する電荷を蓄積する下部電極を有し、
前記複数の容量素子は、下部電極が前記注目メモリセルの容量素子の下部電極を取り囲むように配置される容量素子を備える、請求項１記載の半導体記憶装置のテスト方法。
【請求項５】
前記バーンインを行なうステップは、前記データ書込ステップにおいて書込まれたデータパターンを前記複数のメモリセルに書込むステップを備える、請求項１記載の半導体記憶装置のテスト方法。
【請求項６】
前記半導体記憶装置は、テスタとの電気的接続を取るプロ−バを介して前記テスタに結合され、
前記バーンイン回数を決定するステップおよび前記バーンインを実行するステップは、前記プロ−バに結合される複数の半導体記憶装置を単位として連続して実行される、請求項１記載の半導体記憶装置のテスト方法。
【請求項７】
ウェハ上に形成されかつ、各々が情報を記憶する容量素子を含む複数のメモリセルを備える半導体記憶装置のテスト装置であって、
前記ウェファ上の前記半導体記憶装置において注目メモリセルの容量素子に第１の論理レベルのデータを記憶させかつ前記注目セルの容量素子に隣接する複数の容量素子に第２の論理レベルのデータを記憶させる様にテストデータを書込む手段と、
前記テストデータの書込の後、前記半導体記憶装置の機能テストを行ない、該機能テスト結果に基づいてバーンイン回数を決定する手段と、
前記決定されたバーンイン回数前記半導体記憶装置にバーンインを行なう手段とを備える、半導体記憶装置のテスト装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【公開番号】特開２００６−３５１１４１（Ｐ２００６−３５１１４１Ａ）
【公開日】平成１８年１２月２８日（２００６．１２．２８）
【国際特許分類】
【出願番号】特願２００５−１７８８２４（Ｐ２００５−１７８８２４）
【出願日】平成１７年６月２０日（２００５．６．２０）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成１８年１２月２８日（２００６．１２．２８）
【国際特許分類】
【出願日】平成１７年６月２０日（２００５．６．２０）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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