半導体装置及びテスト方法
【課題】
評価・解析において、特性の劣化、不良等が周波数同期回路に因るのか否か等、不良原因の特定を容易化する半導体装置の提供。
【解決手段】
外部クロック端子13、14から外部クロック信号を入力して前記外部クロック信号に同期した信号を生成するDLL回路10と、外部端子15から入力されたクロック信号と、DLL回路10からの出力信号とを入力し、テストモード信号に基づき、テスト時には、外部端子15から入力されたクロック信号を出力し、通常動作時には、DLL回路10からの出力信号を出力するセレクタ11を備える。
評価・解析において、特性の劣化、不良等が周波数同期回路に因るのか否か等、不良原因の特定を容易化する半導体装置の提供。
【解決手段】
外部クロック端子13、14から外部クロック信号を入力して前記外部クロック信号に同期した信号を生成するDLL回路10と、外部端子15から入力されたクロック信号と、DLL回路10からの出力信号とを入力し、テストモード信号に基づき、テスト時には、外部端子15から入力されたクロック信号を出力し、通常動作時には、DLL回路10からの出力信号を出力するセレクタ11を備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置に関し、特に周波数同期回路を備えたクロック同期型半導体記憶装置に適用して好適な構成及び方法に関する。
【0002】
SDRAM(synchronous DRAM)等のメモリデバイスにおいて、SDR(Single Data Rate)−SDRAMから、クロック信号の立ち上がりと立下りの両エッジに同期してデータ転送を行うDDR(Double Data Rate)I−SDRAM、DDRII−SDRAMとなるにしたがい、デバイスの動作周波数は大幅に高くなってきている。DDRII−SDRAMでは、最高グレードの動作周波数は、例えば800MHzとなってきている。このような周波数範囲で評価や解析を行う場合、クロック同期を行うDLL(Delay Lock Loop)の動作マージン(タイミングマージン)は厳しくなっている。DLL以外の回路でも、動作マージンは厳しくなってきている。このため、特性に問題がある場合、原因を分離することは、特段に困難となってきている。
【0003】
また、DDRII−SDRAMのように、周波数同期回路を有するデバイスは、低周波数の動作では、周波数同期回路が正常に動作しない。このため、低速でも動作可能となる論理が別途必要となっている。
【0004】
しかしながら、低速動作は、通常動作とは、動作条件等が全く異なるものとなるため、低速動作によるテストで、デバイスの良品と不良品を厳密に区別することが難しい場合が生じる。
【0005】
【特許文献1】特開平9−251057号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
SDRAMデバイスの高周波数の評価・解析において、特性に問題があった場合や、不良が生じた場合、DLL等の周波数同期回路の出力クロック信号に問題が発生しているのか、DLL以外の回路のマージンがないために問題が起こっているのか分離することは、特段に困難である。
【0007】
また、周波数同期回路は、その性質から、低周波数では正常に動作しない。例えばPLL(Phase Locked Loop)のVCO(Voltage Controlled Oscillator;電圧制御発振器)の発振周波数帯域、VCOとPD(Phase detector;位相比較器)間の帰還路に配置される分周回路の分周比等に制約される。このため、低速では、通常とは全く異なる動作モードで試験ができるような論理構成が必要とされるか、あるいは、少なくとも、一部の回路は、通常の論理とは異なる論理で動作させる構成とされる。
【0008】
この結果、低速テスタによるデバイスの選別は、デバイスの通常動作とは異なるモード(低速モード)で、良品・不良品を区別しており、デバイスの通常動作での良否とのコリレーションに問題があった。
【0009】
なお、特許文献1には、図9に示すように、外部クロック端子から外部クロック信号CLKを入力とするDLL回路31と、DLL回路31の出力4Aと、外部クロック端子からの外部クロック信号4Bを入力とするセレクタ(マルチプレクサ)33とを備え、切り替え回路32の出力に基づき、4A、4Bの切り替えを行う構成が開示されている。以下では、特許文献1に開示された構成について、その課題を詳細に分析しておく。なお、この課題の分析は、もっぱら本発明者によってなされた研究結果に基づくものである。
【0010】
図9に示すように、セレクタ33で切り替えられた信号4Cは、外部クロック信号CLKから作られる信号である。このため、出力回路において、出力データの出力タイミングを決める制御クロックとして、信号4Cを用いた場合、出力データを外部クロック信号CLKに合わせることはできない。この結果、例えば図6のような出力タイミングが製品仕様になっているDDRのようなSDRAMに、特許文献1を適用した場合、図6とは、異なる出力タイミングとなってしまう。すなわち、DDRIおよびDDRII−SDRAM製品の仕様において、図6に示すように、信号1C(DLL出力)は、外部クロック信号CLK、CLKBよりも時間“f”分早く出力されるが、特許文献1の構成では、この仕様を実現することはできない。
【0011】
また特許文献1に記載されたテストモードを使用すると、DLL以外の論理回路も、通常動作とは異なる論理構成としなければならず、DLLだけを分離して、評価・解析、またはテストを行うことができない。以下、典型的なDDR−SDRAMに基づき説明する。
【0012】
図7は、図6の出力タイミングを実現する典型的な出力回路の要部を示している。図7に示すように、DLL出力1Cを制御クロックとして受け出力イネーブル信号OEを生成する出力制御論理回路21と、内部データを入力し出力イネーブル信号OEにより出力データを出力バッファ回路23に出力するデータ制御回路(FIFO)22と、DLL出力1Cを制御クロックとして受け、出力データに応じたレベルで出力端子を駆動する出力バッファ回路23とを備えている。なお、後述する本発明は、図7に示す出力回路に供給される信号1Cの生成に用いて好適とされる。
【0013】
DLL(不図示)の出力クロックである1Cは、出力データを出力する出力バッファ回路23のタイミングを制御するほか、出力制御論理回路21にも入力されている。この信号1Cは外部クロック信号CLKよりも早いタイミング(位相が進んでいる)で作成される。
【0014】
図8は、図7の信号CLK、OE、1Cのタイミング関係を示す図である。図8(A)は、出力イネーブル信号OEを、外部クロック信号CLKから作成する場合のタイミング動作を示している。この場合、出力イネーブル信号OEを活性化(ハイレベルとする)してから、出力データを出力する(1Cの立ち上がりエッジに同期)までの期間“d”のマージンが少なくなってしまう。この期間dは、周波数が高くなればなるほど厳しくなる。また、信号1Cがどれだけ早く出力されるかは、その製品の出力回路の遅延時間によることから、プロセスばらつきや温度、電圧で変わることになる。図8(A)の場合、その製品品質を保証するマージンがなくなってしまう。
【0015】
一方、図8(B)は、出力イネーブル信号OE信号をDLLの出力1Cから作成する場合のタイミング波形を示している。図8(B)の場合、図8(A)との対比からも明らかなように、期間dが大幅に長くなっており、タイミングマージンが拡大している。このため、図8(B)のようなタイミング制御が、実際の製品に用いられている。
【0016】
そこで、図8(B)のような構成をとるDDR−SDRAMにおいて、特許文献1のテストモードを使用した場合の問題点を以下に説明する。
【0017】
図11は、出力イネーブル信号OEを作成する従来の出力制御論理回路21(図7参照)のブロック図である。出力イネーブル信号OEは、DDR−SDRAMに外部より入力されるREADコマンドから作成される信号(READ)を入力する出力制御論理回路21で作成される。READコマンドは外部クロック信号CLKの立ち上がりエッジで入力される仕様とされており、出力制御論理回路21に入力されるREAD信号は、外部クロック信号CLKのタイミングにしたがって作成される。なお、図11において、出力制御論理回路21は、制御クロックZのタイミングに基づき、出力イネーブル信号OEを生成している。
【0018】
図12は、図11において、制御クロックZがDLL出力1Cの場合における通常動作時のタイミング波形を示す図である。図12において、出力イネーブルOE信号は、クロック信号1Cで作成される。外部クロック信号CLKの立ち上がりエッジから作成されるREAD信号を、外部クロック信号CLKよりも早いタイミングの信号である1C(1Cの立ち上がりエッジはクロックCLKのエッジよりも時間的に先にくる)によって、ラッチすることができる。
【0019】
信号1Cのタイミングは、電圧やプロセス、温度によって変わる。そこで、例えば図7に示した出力回路の遅延時間に合うように、DLL(不図示)でタイミング調整して出力する。また、高周波数の動作でも、十分なマージンをとって動作させる構成とされている。
【0020】
特許文献1の場合、すなわち、図9に示したセレクタ33の出力4Cを、図7の信号1Cとして用いた場合、4Cは、外部クロック信号CLKから作成される信号であるため、外部クロック信号CLKよりも早い信号を作ることはできず、信号1Cは、外部クロック信号CLKから一定の遅延時間を有したタイミングとなる。したがって、この場合、図11の出力制御論理回路21の動作は、図12のようなタイミング波形とはならず、図13のようなタイミング波形となる。
【0021】
図13において、出力イネーブル信号OEを正常に出力するためには、信号READと信号4Cとは、同じ外部クロック信号CLKから規定されるタイミングである。図13に示すように、マージンがないため、図13に白抜き矢印で示したように、少なくともREAD信号を遅らせ、動作マージンを確保する必要がある。すなわち、READ信号を遅延させる回路構成が必要とされる。
【0022】
実際の出力を制御する回路は、CL(Cas-Latency)や、800MHzのような高周波数でも動作するように微調整がされている。このため、図11の制御クロック信号Zが、信号1Cのタイミングから、特許文献1の構成にしたがって信号4C(図9)のタイミング(図13参照)に変わると、論理変更の規模は大きくなってしまう。このことは、単に論理設計や規模の問題だけではなく、特許文献1のテストモードを使用すると、DLL回路以外の論理も変わることを必要とするため、不良の分離が困難になることを意味している。
【0023】
また特許文献1に開示される構成は、SDR−SDRAMでの低速動作において、DLL回路が動作しない問題を回避するものであり、特許文献1におけるDLLの出力4C(図9参照)は、図6の信号1Cのようなタイミングを有する製品を想定していない。図10の4Cのタイミングで動作する製品(外部クロック信号CLKから遅延した4Cに同期して出力データが出力される)を前提としている。
【0024】
したがって、本発明の目的は、評価・解析において、特性の劣化、不良等が周波数同期回路に因るのか否か等、不良原因の特定を容易化する半導体装置及び方法を提供することにある。
【0025】
また、本発明の他の目的は、低速テスタで選別した場合にも、通常動作での良否とのコリレーションがとれるようにした装置及び方法を提供することにある。
【課題を解決するための手段】
【0026】
本願で開示される発明は、概略以下の通りである。
【0027】
本発明は、周波数同期回路を有する半導体装置において、テストモードにより、周波数同期回路から出力されるクロック信号を、半導体装置のクロック端子とは別の外部端子から入力される信号に切り替え制御する回路を備えている。
【0028】
本発明に係る方法は、外部クロック端子から外部クロック信号を入力して前記外部クロック信号に同期した信号を生成する同期回路を備えた半導体装置のテスト方法であって、テスト時には、テスタから供給され前記外部端子に入力されたクロック信号を、前記同期回路の出力のかわりに、選択出力する工程を含む。
【発明の効果】
【0029】
本発明によれば、テストモード時、同期回路から出力されるクロック信号を、テスタ側から入力できるため、同期回路の出力クロック信号の波形は、高周波数でも正常波形となり、同期回路の影響を除外でき、特性の劣化、不良等が同期回路に因るのか否か等、不良原因の特定を容易化することができる。
【0030】
また、本発明によれば、テストモード時、外部ピンから入力されたクロック信号を用いるため、低周波数の場合も、制約なく期待の波形を、同期回路の出力信号を必要とする回路へ出力することができる。
【発明を実施するための最良の形態】
【0031】
上記した本発明についてさらに詳細に説述すべく、添付図面を参照して以下に説明する。本実施形態においては、周波数同期回路から生成されるクロック信号を、テストモード信号により、テストモード時に、デバイスの外部ピンから入力する信号に切り替える。外部端子はCLKやCLKBのクロックピンではなく、例えばDDRIIの場合、ODTピンを用いる(ODT(On-Die Termination)は、入出力ピンを終端するだけの機能であり、内部不良解析においては、関係がない。なお、場合によっては、ODT機能はOFFにするようにしてもよい)。
【0032】
外部ピンには、外部クロックピンからのクロック信号と同等の精度で、テスタ側から入力できるため、周波数同期回路の出力クロック信号の波形は、高周波数でも正常波形となるため、周波数同期回路の影響を除外できる。
【0033】
また、テストモード時、外部ピンから入力されたクロック信号を用いるため、低周波数の場合も、制約なく期待の波形を、周波数同期回路の出力信号を必要とする回路へ出力することが可能である。以下実施例について説明する。
【実施例】
【0034】
図1は、本発明の一実施例の構成を示す図である。例えばDLL回路よりなる周波数同期回路を有するSDRAM等の半導体デバイスである。なお、周波数同期回路は、クロック同期を行うもので、位相同期回路、位相・周波数同期回路であってもよい。図1を参照すると、製品パッケージ1は、DLL回路10と、セレクタ11と、テストモード用入力初段・バッファ回路12を備えている。DLL回路10は、外部クロックピン13、14から差動入力される外部クロック信号(CLK、CLKB)に同期した信号1Aを作成する。
【0035】
信号1Bは、テストモード使用時、例えばDDRII−SDRAMの場合、オンチップ終端(ODT)ピン15から入力される信号を受けるテストモード用入力初段・バッファ回路12から出力される信号である。テストモード用入力初段・バッファ回路12は、テストモード信号TestModeにより活性化される。テストモード信号TestModeは、図示されないコマンドデコーダ等の制御のもと生成される。
【0036】
なお、図1では、DDRII−SDRAMにおいて、ODTピン15が用いられているが、本発明はかかる構成に制限されるものでなく、外部端子は、外部クロック入力ピン以外のものであれば、目的の評価・解析やテストにおいて使用しなくても済む任意のピンが用いられる。
【0037】
セレクタ11は、テストモード信号TestModeを選択制御信号として受け、ノーマル動作時は、信号1Aを選択出力し、テストモード時は、1Bを選択出力する。
【0038】
図2は、本発明の一実施例の動作を示すタイミング波形図である。1Aは、図1のDLL回路10により、差動の外部クロック信号CLK、CLKBから作成されるクロックに同期した信号である。1Bは、図1のテストモード用入力初段・バッファ回路12においてテストモード時、ODTピンから作成される信号である。セレクタ11は、その出力1Cとして、通常動作時は、DLL回路10の出力信号1Aを選択し、テストモード時は、ODTピン15から作成される信号1Bを選択する。
【0039】
本実施例において、信号1Bは、テスト時に、テスタ(不図示)からの入力により、周波数、タイミング、振幅等を自由に作成することができる。このため、例えば図3のように、DLL回路10の出力信号1Aに、何らかの問題(例えば図3の1Aの波形消失、Duty異常)があった場合、テストモードにおいて、信号1B(テスタから供給される)を用いることで、セレクタ11の出力信号1Cとして、所望の波形を出力することが可能である。
【0040】
図2のタイミングのずれ“f”について説明しておく。信号1Cは、外部クロック信号CLK、CLKBよりも時間“f”分早く出力されている。これは、DDRIおよびDDRII−SDRAMの製品仕様(スペック)のために必要となる。
【0041】
図4に示したように、このタイミング仕様によって出力データは、外部クロック信号CLKの切り替わりエッジにタイミングを合わせなければならない。このため、出力データのタイミングを決める信号1Cは、出力回路の遅延分、早く(位相を進ませて)作成しなければならない。この時間(位相の進み)が、“f”である。
【0042】
前述したように、特許文献1では、図4等のスペックを実現できないが、本実施例によれば、図4のタイミング仕様の製品を実現することができる。
【0043】
例えば不良解析において、出力データ異常があった場合、DLL回路10に起因するものであるのか、データパスに問題があるのか、別の箇所に問題があるのか、分離が困難であった場合、本実施例のテストモードによれば、セレクタ11の1Cは、外部から入力される信号に基づく信号1Bであるため、精度よく、DLL回路出力信号としての所望の波形を作成することができる。セレクタ11の出力信号1Cとして信号1Bを選択し、ODTピン15にテスタから供給する信号のタイミングを高精度にずらしてマージン試験を行うことで、不良が、DLL回路10に起因するものであるか否かを分離することが容易になる。
【0044】
図3の1Aのように、波形が消失したり、Duty(デューティ)が異常になったりなどで、散発的な不良ビットが出ていた場合、本実施例によるテストモードにより不良がなくなれば、DLL回路10の解析に専念することができる。
【0045】
また、本実施例によれば、テスト時、ODTピン15等の外部ピンにテスタ等から任意の波形を入力することができる。このため、入力信号のDutyを変えて、デバイスの動作マージンを評価することも可能である。
【0046】
図4に示すように、特定の仕様の測定を行う場合にも有効である。図4(A)には、バンク・アクティブコマンド(ACT)からリードコマンド(READ)までのタイミングであるtRCDスペックを測定する場合のタイミングの一例が示されている。図4(A)において、1Cは、外部クロック信号CLKに同期している。DLL回路10は、外部クロック周波数を一定に保たなければならない。このため、本発明のテストモードがないと、tRCDを測定する場合、外部クロックの周期tCKを一律に振ることになる。この場合、tRCD以外の、WRITEのtCKやREADのtCKも同時に振ってしまうことになるため、tRCDだけの実力を評価することが困難であり、場合によっては意味のないデータを取得することになる。
【0047】
本発明のテストモードを用いた場合、図4(B)に示すように、tRCD以外のクロック周期tCKを固定して、tRCDだけを振る(タイミングを動かす)ことが可能になる。このテストモードによれば、1Cは外部ピンから入力された信号に基づくものであり、時間“f”(1CのCLKに対する位相の進み)を守って入力すればよい。また、低周波数での動作も可能となる。このように、本発明は、非同期スペックを測定する際に、その他のスペックに影響を与えずに測定することを可能としており、有効である。
【0048】
次に、出力データのばらつきの原因を調査したい場合について説明する。その原因としては、DLLの持つジッタや、出力回路で使用している電源ノイズの影響等(場所依存性も含め)が考えられる。
【0049】
本実施例では、テストモードおいて、図5に示すように、出力回路バッファ200〜203に供給されるクロック信号1Cは、外部ピン15からの信号であり、外部ピン15に信号を供給するテスタ(不図示)として、高性能テスタを用いた場合、そのジッタは十分小さく抑えられ、DLL回路10の影響を無視することができる。テストモードを使用する前と後でのばらつき量を比較することで、DLL回路10の影響と、出力回路・バッファ20の影響を互いに分離することができ、全ばらつき量に占めるDLL回路10のジッタの影響を測定することができる。
【0050】
上記した特許文献1の構成の場合、出力データは、通常動作と異なるタイミングで出力されることになる。したがって、電源ノイズの影響も異なることになってしまう。もし、この測定に用いたとしても、テストモード前後で正確にDLLのジッタだけを取り出すことはできない。この観点からも、特許文献1は、本発明の効果を奏することはできない。
【0051】
なお、上記実施例において、周波数同期回路としては、DLL回路以外にも、PLL(Phase Locked Loop)、BDD、SMD(Synchronous Mirror Delay)であってもよい。
【0052】
評価や不良解析において、その周波数同期回路に問題があるかどうかを判別するのに有効である。また、P/W(ウェハテスト)や選別工程において、周波数同期回路が正常に動作できない低速の周期においても、本実施例を適用することで、低速でも動作するように、周波数同期回路の出力を必要とする回路の論理を変更する必要がないため、回路規模を小さくすることが可能となる。
【0053】
なお、上記実施例では、SDRAMを例に説明したが、本発明は、SDRAMに限定されるものでなく、外部クロック信号に同期した内部クロック信号を生成し内部回路(レジスタ、ラッチ等の順序回路)に供給するクロック生成回路を備えた任意の半導体装置に適用可能である。
【0054】
以上本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【0055】
【図1】本発明の一実施形態の構成を示す図である。
【図2】本発明の一実施形態の動作を説明するタイミング波形図である。
【図3】本発明の一実施形態の動作を説明するタイミング波形図である。
【図4】(A)は、テストモード未使用時、(B)はテストモード使用時のtRCD測定を説明するタイミング波形図である。
【図5】本発明の一実施形態における不良解析を説明する図である。
【図6】DRAMのタイミング仕様の一例を説明する図である。
【図7】出力回路の構成の一例を示す図である。
【図8】(A)、(B)は図7の回路のタイミング制御を説明する図である。
【図9】特許文献1の構成を示す図である。
【図10】図9の回路の動作を説明するタイミング波形図である。
【図11】図9の出力制御回路を説明する図である。
【図12】図11の動作を示すタイミング図である。
【図13】図11のクロック(Z)を図9の4Cとした場合の動作を示す図である。
【符号の説明】
【0056】
1 パッケージ
10 DLL回路(周波数同期回路)
11 セレクタ
12 テストモード用入力初段バッファ回路
13、14 外部クロックピン
15 ODTピン
20 出力回路・バッファ
21 出力制御論理回路
22 データ制御回路
23 出力バッファ回路
31 DLL回路
32 切り替え回路
33 セレクタ(マルチプレクサ)
【技術分野】
【0001】
本発明は半導体装置に関し、特に周波数同期回路を備えたクロック同期型半導体記憶装置に適用して好適な構成及び方法に関する。
【0002】
SDRAM(synchronous DRAM)等のメモリデバイスにおいて、SDR(Single Data Rate)−SDRAMから、クロック信号の立ち上がりと立下りの両エッジに同期してデータ転送を行うDDR(Double Data Rate)I−SDRAM、DDRII−SDRAMとなるにしたがい、デバイスの動作周波数は大幅に高くなってきている。DDRII−SDRAMでは、最高グレードの動作周波数は、例えば800MHzとなってきている。このような周波数範囲で評価や解析を行う場合、クロック同期を行うDLL(Delay Lock Loop)の動作マージン(タイミングマージン)は厳しくなっている。DLL以外の回路でも、動作マージンは厳しくなってきている。このため、特性に問題がある場合、原因を分離することは、特段に困難となってきている。
【0003】
また、DDRII−SDRAMのように、周波数同期回路を有するデバイスは、低周波数の動作では、周波数同期回路が正常に動作しない。このため、低速でも動作可能となる論理が別途必要となっている。
【0004】
しかしながら、低速動作は、通常動作とは、動作条件等が全く異なるものとなるため、低速動作によるテストで、デバイスの良品と不良品を厳密に区別することが難しい場合が生じる。
【0005】
【特許文献1】特開平9−251057号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
SDRAMデバイスの高周波数の評価・解析において、特性に問題があった場合や、不良が生じた場合、DLL等の周波数同期回路の出力クロック信号に問題が発生しているのか、DLL以外の回路のマージンがないために問題が起こっているのか分離することは、特段に困難である。
【0007】
また、周波数同期回路は、その性質から、低周波数では正常に動作しない。例えばPLL(Phase Locked Loop)のVCO(Voltage Controlled Oscillator;電圧制御発振器)の発振周波数帯域、VCOとPD(Phase detector;位相比較器)間の帰還路に配置される分周回路の分周比等に制約される。このため、低速では、通常とは全く異なる動作モードで試験ができるような論理構成が必要とされるか、あるいは、少なくとも、一部の回路は、通常の論理とは異なる論理で動作させる構成とされる。
【0008】
この結果、低速テスタによるデバイスの選別は、デバイスの通常動作とは異なるモード(低速モード)で、良品・不良品を区別しており、デバイスの通常動作での良否とのコリレーションに問題があった。
【0009】
なお、特許文献1には、図9に示すように、外部クロック端子から外部クロック信号CLKを入力とするDLL回路31と、DLL回路31の出力4Aと、外部クロック端子からの外部クロック信号4Bを入力とするセレクタ(マルチプレクサ)33とを備え、切り替え回路32の出力に基づき、4A、4Bの切り替えを行う構成が開示されている。以下では、特許文献1に開示された構成について、その課題を詳細に分析しておく。なお、この課題の分析は、もっぱら本発明者によってなされた研究結果に基づくものである。
【0010】
図9に示すように、セレクタ33で切り替えられた信号4Cは、外部クロック信号CLKから作られる信号である。このため、出力回路において、出力データの出力タイミングを決める制御クロックとして、信号4Cを用いた場合、出力データを外部クロック信号CLKに合わせることはできない。この結果、例えば図6のような出力タイミングが製品仕様になっているDDRのようなSDRAMに、特許文献1を適用した場合、図6とは、異なる出力タイミングとなってしまう。すなわち、DDRIおよびDDRII−SDRAM製品の仕様において、図6に示すように、信号1C(DLL出力)は、外部クロック信号CLK、CLKBよりも時間“f”分早く出力されるが、特許文献1の構成では、この仕様を実現することはできない。
【0011】
また特許文献1に記載されたテストモードを使用すると、DLL以外の論理回路も、通常動作とは異なる論理構成としなければならず、DLLだけを分離して、評価・解析、またはテストを行うことができない。以下、典型的なDDR−SDRAMに基づき説明する。
【0012】
図7は、図6の出力タイミングを実現する典型的な出力回路の要部を示している。図7に示すように、DLL出力1Cを制御クロックとして受け出力イネーブル信号OEを生成する出力制御論理回路21と、内部データを入力し出力イネーブル信号OEにより出力データを出力バッファ回路23に出力するデータ制御回路(FIFO)22と、DLL出力1Cを制御クロックとして受け、出力データに応じたレベルで出力端子を駆動する出力バッファ回路23とを備えている。なお、後述する本発明は、図7に示す出力回路に供給される信号1Cの生成に用いて好適とされる。
【0013】
DLL(不図示)の出力クロックである1Cは、出力データを出力する出力バッファ回路23のタイミングを制御するほか、出力制御論理回路21にも入力されている。この信号1Cは外部クロック信号CLKよりも早いタイミング(位相が進んでいる)で作成される。
【0014】
図8は、図7の信号CLK、OE、1Cのタイミング関係を示す図である。図8(A)は、出力イネーブル信号OEを、外部クロック信号CLKから作成する場合のタイミング動作を示している。この場合、出力イネーブル信号OEを活性化(ハイレベルとする)してから、出力データを出力する(1Cの立ち上がりエッジに同期)までの期間“d”のマージンが少なくなってしまう。この期間dは、周波数が高くなればなるほど厳しくなる。また、信号1Cがどれだけ早く出力されるかは、その製品の出力回路の遅延時間によることから、プロセスばらつきや温度、電圧で変わることになる。図8(A)の場合、その製品品質を保証するマージンがなくなってしまう。
【0015】
一方、図8(B)は、出力イネーブル信号OE信号をDLLの出力1Cから作成する場合のタイミング波形を示している。図8(B)の場合、図8(A)との対比からも明らかなように、期間dが大幅に長くなっており、タイミングマージンが拡大している。このため、図8(B)のようなタイミング制御が、実際の製品に用いられている。
【0016】
そこで、図8(B)のような構成をとるDDR−SDRAMにおいて、特許文献1のテストモードを使用した場合の問題点を以下に説明する。
【0017】
図11は、出力イネーブル信号OEを作成する従来の出力制御論理回路21(図7参照)のブロック図である。出力イネーブル信号OEは、DDR−SDRAMに外部より入力されるREADコマンドから作成される信号(READ)を入力する出力制御論理回路21で作成される。READコマンドは外部クロック信号CLKの立ち上がりエッジで入力される仕様とされており、出力制御論理回路21に入力されるREAD信号は、外部クロック信号CLKのタイミングにしたがって作成される。なお、図11において、出力制御論理回路21は、制御クロックZのタイミングに基づき、出力イネーブル信号OEを生成している。
【0018】
図12は、図11において、制御クロックZがDLL出力1Cの場合における通常動作時のタイミング波形を示す図である。図12において、出力イネーブルOE信号は、クロック信号1Cで作成される。外部クロック信号CLKの立ち上がりエッジから作成されるREAD信号を、外部クロック信号CLKよりも早いタイミングの信号である1C(1Cの立ち上がりエッジはクロックCLKのエッジよりも時間的に先にくる)によって、ラッチすることができる。
【0019】
信号1Cのタイミングは、電圧やプロセス、温度によって変わる。そこで、例えば図7に示した出力回路の遅延時間に合うように、DLL(不図示)でタイミング調整して出力する。また、高周波数の動作でも、十分なマージンをとって動作させる構成とされている。
【0020】
特許文献1の場合、すなわち、図9に示したセレクタ33の出力4Cを、図7の信号1Cとして用いた場合、4Cは、外部クロック信号CLKから作成される信号であるため、外部クロック信号CLKよりも早い信号を作ることはできず、信号1Cは、外部クロック信号CLKから一定の遅延時間を有したタイミングとなる。したがって、この場合、図11の出力制御論理回路21の動作は、図12のようなタイミング波形とはならず、図13のようなタイミング波形となる。
【0021】
図13において、出力イネーブル信号OEを正常に出力するためには、信号READと信号4Cとは、同じ外部クロック信号CLKから規定されるタイミングである。図13に示すように、マージンがないため、図13に白抜き矢印で示したように、少なくともREAD信号を遅らせ、動作マージンを確保する必要がある。すなわち、READ信号を遅延させる回路構成が必要とされる。
【0022】
実際の出力を制御する回路は、CL(Cas-Latency)や、800MHzのような高周波数でも動作するように微調整がされている。このため、図11の制御クロック信号Zが、信号1Cのタイミングから、特許文献1の構成にしたがって信号4C(図9)のタイミング(図13参照)に変わると、論理変更の規模は大きくなってしまう。このことは、単に論理設計や規模の問題だけではなく、特許文献1のテストモードを使用すると、DLL回路以外の論理も変わることを必要とするため、不良の分離が困難になることを意味している。
【0023】
また特許文献1に開示される構成は、SDR−SDRAMでの低速動作において、DLL回路が動作しない問題を回避するものであり、特許文献1におけるDLLの出力4C(図9参照)は、図6の信号1Cのようなタイミングを有する製品を想定していない。図10の4Cのタイミングで動作する製品(外部クロック信号CLKから遅延した4Cに同期して出力データが出力される)を前提としている。
【0024】
したがって、本発明の目的は、評価・解析において、特性の劣化、不良等が周波数同期回路に因るのか否か等、不良原因の特定を容易化する半導体装置及び方法を提供することにある。
【0025】
また、本発明の他の目的は、低速テスタで選別した場合にも、通常動作での良否とのコリレーションがとれるようにした装置及び方法を提供することにある。
【課題を解決するための手段】
【0026】
本願で開示される発明は、概略以下の通りである。
【0027】
本発明は、周波数同期回路を有する半導体装置において、テストモードにより、周波数同期回路から出力されるクロック信号を、半導体装置のクロック端子とは別の外部端子から入力される信号に切り替え制御する回路を備えている。
【0028】
本発明に係る方法は、外部クロック端子から外部クロック信号を入力して前記外部クロック信号に同期した信号を生成する同期回路を備えた半導体装置のテスト方法であって、テスト時には、テスタから供給され前記外部端子に入力されたクロック信号を、前記同期回路の出力のかわりに、選択出力する工程を含む。
【発明の効果】
【0029】
本発明によれば、テストモード時、同期回路から出力されるクロック信号を、テスタ側から入力できるため、同期回路の出力クロック信号の波形は、高周波数でも正常波形となり、同期回路の影響を除外でき、特性の劣化、不良等が同期回路に因るのか否か等、不良原因の特定を容易化することができる。
【0030】
また、本発明によれば、テストモード時、外部ピンから入力されたクロック信号を用いるため、低周波数の場合も、制約なく期待の波形を、同期回路の出力信号を必要とする回路へ出力することができる。
【発明を実施するための最良の形態】
【0031】
上記した本発明についてさらに詳細に説述すべく、添付図面を参照して以下に説明する。本実施形態においては、周波数同期回路から生成されるクロック信号を、テストモード信号により、テストモード時に、デバイスの外部ピンから入力する信号に切り替える。外部端子はCLKやCLKBのクロックピンではなく、例えばDDRIIの場合、ODTピンを用いる(ODT(On-Die Termination)は、入出力ピンを終端するだけの機能であり、内部不良解析においては、関係がない。なお、場合によっては、ODT機能はOFFにするようにしてもよい)。
【0032】
外部ピンには、外部クロックピンからのクロック信号と同等の精度で、テスタ側から入力できるため、周波数同期回路の出力クロック信号の波形は、高周波数でも正常波形となるため、周波数同期回路の影響を除外できる。
【0033】
また、テストモード時、外部ピンから入力されたクロック信号を用いるため、低周波数の場合も、制約なく期待の波形を、周波数同期回路の出力信号を必要とする回路へ出力することが可能である。以下実施例について説明する。
【実施例】
【0034】
図1は、本発明の一実施例の構成を示す図である。例えばDLL回路よりなる周波数同期回路を有するSDRAM等の半導体デバイスである。なお、周波数同期回路は、クロック同期を行うもので、位相同期回路、位相・周波数同期回路であってもよい。図1を参照すると、製品パッケージ1は、DLL回路10と、セレクタ11と、テストモード用入力初段・バッファ回路12を備えている。DLL回路10は、外部クロックピン13、14から差動入力される外部クロック信号(CLK、CLKB)に同期した信号1Aを作成する。
【0035】
信号1Bは、テストモード使用時、例えばDDRII−SDRAMの場合、オンチップ終端(ODT)ピン15から入力される信号を受けるテストモード用入力初段・バッファ回路12から出力される信号である。テストモード用入力初段・バッファ回路12は、テストモード信号TestModeにより活性化される。テストモード信号TestModeは、図示されないコマンドデコーダ等の制御のもと生成される。
【0036】
なお、図1では、DDRII−SDRAMにおいて、ODTピン15が用いられているが、本発明はかかる構成に制限されるものでなく、外部端子は、外部クロック入力ピン以外のものであれば、目的の評価・解析やテストにおいて使用しなくても済む任意のピンが用いられる。
【0037】
セレクタ11は、テストモード信号TestModeを選択制御信号として受け、ノーマル動作時は、信号1Aを選択出力し、テストモード時は、1Bを選択出力する。
【0038】
図2は、本発明の一実施例の動作を示すタイミング波形図である。1Aは、図1のDLL回路10により、差動の外部クロック信号CLK、CLKBから作成されるクロックに同期した信号である。1Bは、図1のテストモード用入力初段・バッファ回路12においてテストモード時、ODTピンから作成される信号である。セレクタ11は、その出力1Cとして、通常動作時は、DLL回路10の出力信号1Aを選択し、テストモード時は、ODTピン15から作成される信号1Bを選択する。
【0039】
本実施例において、信号1Bは、テスト時に、テスタ(不図示)からの入力により、周波数、タイミング、振幅等を自由に作成することができる。このため、例えば図3のように、DLL回路10の出力信号1Aに、何らかの問題(例えば図3の1Aの波形消失、Duty異常)があった場合、テストモードにおいて、信号1B(テスタから供給される)を用いることで、セレクタ11の出力信号1Cとして、所望の波形を出力することが可能である。
【0040】
図2のタイミングのずれ“f”について説明しておく。信号1Cは、外部クロック信号CLK、CLKBよりも時間“f”分早く出力されている。これは、DDRIおよびDDRII−SDRAMの製品仕様(スペック)のために必要となる。
【0041】
図4に示したように、このタイミング仕様によって出力データは、外部クロック信号CLKの切り替わりエッジにタイミングを合わせなければならない。このため、出力データのタイミングを決める信号1Cは、出力回路の遅延分、早く(位相を進ませて)作成しなければならない。この時間(位相の進み)が、“f”である。
【0042】
前述したように、特許文献1では、図4等のスペックを実現できないが、本実施例によれば、図4のタイミング仕様の製品を実現することができる。
【0043】
例えば不良解析において、出力データ異常があった場合、DLL回路10に起因するものであるのか、データパスに問題があるのか、別の箇所に問題があるのか、分離が困難であった場合、本実施例のテストモードによれば、セレクタ11の1Cは、外部から入力される信号に基づく信号1Bであるため、精度よく、DLL回路出力信号としての所望の波形を作成することができる。セレクタ11の出力信号1Cとして信号1Bを選択し、ODTピン15にテスタから供給する信号のタイミングを高精度にずらしてマージン試験を行うことで、不良が、DLL回路10に起因するものであるか否かを分離することが容易になる。
【0044】
図3の1Aのように、波形が消失したり、Duty(デューティ)が異常になったりなどで、散発的な不良ビットが出ていた場合、本実施例によるテストモードにより不良がなくなれば、DLL回路10の解析に専念することができる。
【0045】
また、本実施例によれば、テスト時、ODTピン15等の外部ピンにテスタ等から任意の波形を入力することができる。このため、入力信号のDutyを変えて、デバイスの動作マージンを評価することも可能である。
【0046】
図4に示すように、特定の仕様の測定を行う場合にも有効である。図4(A)には、バンク・アクティブコマンド(ACT)からリードコマンド(READ)までのタイミングであるtRCDスペックを測定する場合のタイミングの一例が示されている。図4(A)において、1Cは、外部クロック信号CLKに同期している。DLL回路10は、外部クロック周波数を一定に保たなければならない。このため、本発明のテストモードがないと、tRCDを測定する場合、外部クロックの周期tCKを一律に振ることになる。この場合、tRCD以外の、WRITEのtCKやREADのtCKも同時に振ってしまうことになるため、tRCDだけの実力を評価することが困難であり、場合によっては意味のないデータを取得することになる。
【0047】
本発明のテストモードを用いた場合、図4(B)に示すように、tRCD以外のクロック周期tCKを固定して、tRCDだけを振る(タイミングを動かす)ことが可能になる。このテストモードによれば、1Cは外部ピンから入力された信号に基づくものであり、時間“f”(1CのCLKに対する位相の進み)を守って入力すればよい。また、低周波数での動作も可能となる。このように、本発明は、非同期スペックを測定する際に、その他のスペックに影響を与えずに測定することを可能としており、有効である。
【0048】
次に、出力データのばらつきの原因を調査したい場合について説明する。その原因としては、DLLの持つジッタや、出力回路で使用している電源ノイズの影響等(場所依存性も含め)が考えられる。
【0049】
本実施例では、テストモードおいて、図5に示すように、出力回路バッファ200〜203に供給されるクロック信号1Cは、外部ピン15からの信号であり、外部ピン15に信号を供給するテスタ(不図示)として、高性能テスタを用いた場合、そのジッタは十分小さく抑えられ、DLL回路10の影響を無視することができる。テストモードを使用する前と後でのばらつき量を比較することで、DLL回路10の影響と、出力回路・バッファ20の影響を互いに分離することができ、全ばらつき量に占めるDLL回路10のジッタの影響を測定することができる。
【0050】
上記した特許文献1の構成の場合、出力データは、通常動作と異なるタイミングで出力されることになる。したがって、電源ノイズの影響も異なることになってしまう。もし、この測定に用いたとしても、テストモード前後で正確にDLLのジッタだけを取り出すことはできない。この観点からも、特許文献1は、本発明の効果を奏することはできない。
【0051】
なお、上記実施例において、周波数同期回路としては、DLL回路以外にも、PLL(Phase Locked Loop)、BDD、SMD(Synchronous Mirror Delay)であってもよい。
【0052】
評価や不良解析において、その周波数同期回路に問題があるかどうかを判別するのに有効である。また、P/W(ウェハテスト)や選別工程において、周波数同期回路が正常に動作できない低速の周期においても、本実施例を適用することで、低速でも動作するように、周波数同期回路の出力を必要とする回路の論理を変更する必要がないため、回路規模を小さくすることが可能となる。
【0053】
なお、上記実施例では、SDRAMを例に説明したが、本発明は、SDRAMに限定されるものでなく、外部クロック信号に同期した内部クロック信号を生成し内部回路(レジスタ、ラッチ等の順序回路)に供給するクロック生成回路を備えた任意の半導体装置に適用可能である。
【0054】
以上本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【0055】
【図1】本発明の一実施形態の構成を示す図である。
【図2】本発明の一実施形態の動作を説明するタイミング波形図である。
【図3】本発明の一実施形態の動作を説明するタイミング波形図である。
【図4】(A)は、テストモード未使用時、(B)はテストモード使用時のtRCD測定を説明するタイミング波形図である。
【図5】本発明の一実施形態における不良解析を説明する図である。
【図6】DRAMのタイミング仕様の一例を説明する図である。
【図7】出力回路の構成の一例を示す図である。
【図8】(A)、(B)は図7の回路のタイミング制御を説明する図である。
【図9】特許文献1の構成を示す図である。
【図10】図9の回路の動作を説明するタイミング波形図である。
【図11】図9の出力制御回路を説明する図である。
【図12】図11の動作を示すタイミング図である。
【図13】図11のクロック(Z)を図9の4Cとした場合の動作を示す図である。
【符号の説明】
【0056】
1 パッケージ
10 DLL回路(周波数同期回路)
11 セレクタ
12 テストモード用入力初段バッファ回路
13、14 外部クロックピン
15 ODTピン
20 出力回路・バッファ
21 出力制御論理回路
22 データ制御回路
23 出力バッファ回路
31 DLL回路
32 切り替え回路
33 セレクタ(マルチプレクサ)
【特許請求の範囲】
【請求項1】
外部クロック端子から外部クロック信号を入力し前記外部クロック信号に同期した信号を生成する同期回路と、
前記外部クロック端子とは別の外部端子と、前記同期回路の出力とに第1、第2の入力端子が接続され、テストモード信号を選択制御信号として入力し、テスト時には、前記外部端子から入力されたクロック信号を内部クロック信号として選択出力し、通常動作時には、前記同期回路からの信号を内部クロック信号として選択出力する選択回路と、
を備えている、ことを特徴とする半導体装置。
【請求項2】
クロック同期型半導体記憶装置において、
外部クロック端子から外部クロック信号を入力し前記外部クロック信号に同期した信号を生成する同期回路と、
前記外部クロック端子とは別の外部端子と、前記同期回路の出力とに第1、第2の入力端子が接続され、テストモード信号を選択制御信号として入力し、テスト時には、前記外部端子から入力されたクロック信号を選択出力し、通常動作時には、前記同期回路からの信号を選択出力する選択回路と、
を備えている、ことを特徴とする半導体記憶装置。
【請求項3】
前記外部端子が、テスト時に未使用の端子の中から選ばれたものである、ことを特徴とする請求項2記載の半導体記憶装置。
【請求項4】
前記選択回路から出力信号を制御クロックとして受け、前記制御クロックに同期して出力イネーブル信号を生成する制御回路と、
内部データを受け、前記出力イネーブル信号が活性状態のとき、出力データを出力するデータ制御回路と、
前記データ制御回路からの出力データを受け、前記制御クロックのタイミングにしたがって出力端子を駆動するバッファ回路と、
を備えている、ことを特徴とする請求項2記載の半導体記憶装置。
【請求項5】
請求項2乃至4のいずれか一に記載の半導体記憶装置は、前記外部クロック信号の立ち上がりと立ち下がりに同期して、データの転送が行われる、ことを特徴とする半導体記憶装置。
【請求項6】
外部クロック端子から外部クロック信号を入力して前記外部クロック信号に同期した信号を生成する同期回路を備えた半導体装置のテスト方法であって、
テスト時には、テスタから供給され、前記外部クロック端子とは別の外部端子に入力されたクロック信号を、前記同期回路の出力信号のかわりに選択出力する工程を含む、ことを特徴とする半導体装置のテスト方法。
【請求項7】
前記外部端子は、テスト時には未使用な端子の中から選択されたものである、ことを特徴とする請求項6記載の半導体装置のテスト方法。
【請求項1】
外部クロック端子から外部クロック信号を入力し前記外部クロック信号に同期した信号を生成する同期回路と、
前記外部クロック端子とは別の外部端子と、前記同期回路の出力とに第1、第2の入力端子が接続され、テストモード信号を選択制御信号として入力し、テスト時には、前記外部端子から入力されたクロック信号を内部クロック信号として選択出力し、通常動作時には、前記同期回路からの信号を内部クロック信号として選択出力する選択回路と、
を備えている、ことを特徴とする半導体装置。
【請求項2】
クロック同期型半導体記憶装置において、
外部クロック端子から外部クロック信号を入力し前記外部クロック信号に同期した信号を生成する同期回路と、
前記外部クロック端子とは別の外部端子と、前記同期回路の出力とに第1、第2の入力端子が接続され、テストモード信号を選択制御信号として入力し、テスト時には、前記外部端子から入力されたクロック信号を選択出力し、通常動作時には、前記同期回路からの信号を選択出力する選択回路と、
を備えている、ことを特徴とする半導体記憶装置。
【請求項3】
前記外部端子が、テスト時に未使用の端子の中から選ばれたものである、ことを特徴とする請求項2記載の半導体記憶装置。
【請求項4】
前記選択回路から出力信号を制御クロックとして受け、前記制御クロックに同期して出力イネーブル信号を生成する制御回路と、
内部データを受け、前記出力イネーブル信号が活性状態のとき、出力データを出力するデータ制御回路と、
前記データ制御回路からの出力データを受け、前記制御クロックのタイミングにしたがって出力端子を駆動するバッファ回路と、
を備えている、ことを特徴とする請求項2記載の半導体記憶装置。
【請求項5】
請求項2乃至4のいずれか一に記載の半導体記憶装置は、前記外部クロック信号の立ち上がりと立ち下がりに同期して、データの転送が行われる、ことを特徴とする半導体記憶装置。
【請求項6】
外部クロック端子から外部クロック信号を入力して前記外部クロック信号に同期した信号を生成する同期回路を備えた半導体装置のテスト方法であって、
テスト時には、テスタから供給され、前記外部クロック端子とは別の外部端子に入力されたクロック信号を、前記同期回路の出力信号のかわりに選択出力する工程を含む、ことを特徴とする半導体装置のテスト方法。
【請求項7】
前記外部端子は、テスト時には未使用な端子の中から選択されたものである、ことを特徴とする請求項6記載の半導体装置のテスト方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2006−344279(P2006−344279A)
【公開日】平成18年12月21日(2006.12.21)
【国際特許分類】
【出願番号】特願2005−168274(P2005−168274)
【出願日】平成17年6月8日(2005.6.8)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
【公開日】平成18年12月21日(2006.12.21)
【国際特許分類】
【出願日】平成17年6月8日(2005.6.8)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
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