【課題】外部端子数の増加を抑えつつ、半導体集積回路のテスト時間を短縮する。
【解決手段】テスト回路は、入力されるリファレンスクロック１０９を逓倍して、テスト対象回路１０６をテスト動作させるための実動作クロック１１２及びサンプリングクロック１０５を生成するＰＬＬ１０８と、入力されるテストコマンドに従い、テスタ同期クロック１０３に同期してテスト対象回路１０６のテスト結果を出力するテスト結果出力回路１０７と、を備えるテスト回路であって、テストコマンドを含むテスト入力信号１０４とサンプリングクロック１０５とに基づきテスタ同期クロック１０３を生成するテスタ同期クロック生成回路１００を備えるものである。 （もっと読む）

【課題】半導体集積回路装置の入力端子数よりも少ない端子数のテスタを用いて半導体集積回路装置のテストを行うテスト方法を提供すること。
【解決手段】半導体集積回路装置のテスト方法は、半導体集積回路装置の複数の入力端子とテスタからのテスト信号を受信するテスタ端子とを、多対１に電気的に接続するテストボードを介して、該テスタから該半導体集積回路装置に所定のテストパタン信号を送信する工程と、前記半導体集積回路装置の出力端子から出力された出力信号と、前記所定のテストパタン信号に対応する期待値とを比較して、前記半導体集積回路装置の良否を判定する工程と、を含む。 （もっと読む）

【課題】 テスタの高機能化や多ピン化、及び、テスト処理能力の低下を招くことなく、液晶ドライバが生成する階調電圧値の検査を行うことができる半導体装置、及びその検査方法を提供する。
【解決手段】
被テストデバイスである半導体装置３０は、液晶ドライバ２０のほか、テスト制御回路３１、階調ばらつき判定回路３３、及び、出力切替スイッチ３４を備え、被テストデバイスである半導体装置３０自身が、テスト用制御信号、及び、テスト用クロック信号に基づき、テスト用の階調電圧を生成するとともに、生成した階調電圧値が外部の半導体試験装置（テスタ）３２から供給される基準電圧値に対してばらつきが許容範囲に収まっているか否かを階調ばらつき判定回路３３が判定し、その判定結果を半導体試験装置３２に出力する。 （もっと読む）

【課題】ｔＲＰ期間の性能限界試験を実行可能な半導体装置及びその制御方法を提供する。
【解決手段】コマンドデコーダ１６は、デバイスのアクティブ動作を認識し保持する第１の取り込み部、第１の取り込み部が出力する第１の出力信号を後段の回路（制御回路１８）に出力する第１の出力部、デバイスのインアクティブ動作を認識し保持する第２の取り込み部、第２の取り込み部が出力する第２の出力信号を後段の回路に出力する第２の出力部を含む。第１及び第２の取り込み部は、同期信号（クロック信号ＣＬＫ）の第１の遷移エッジに対応してＣｏｍｍａｎｄを取り込み且つ保持し第１の出力部は、第１の遷移エッジに対応して第１の出力信号（ｉｎＡＣＴ）を出力する。第２の出力部は、テストモード信号が第２の論理であるテストモード動作時に、第１の遷移エッジと逆の遷移エッジである同期信号の第２の遷移エッジに対応して第２の出力信号（ｉｎＰＲＥ）を出力する。 （もっと読む）

【課題】高速モード時において自由度の高いパターンデータを生成する。
【解決手段】予め定められた試験レートに同期してそれぞれ入力される入力パターンに応じたパターンデータを出力する複数のパターン出力部を備え、それぞれのパターン出力部は、通常モードおよび高速モードの２つの動作モードを有し、高速モードにおいて、それぞれのパターン出力部は、自己のパターン出力部に入力される入力パターンに対応するパターンデータ、および、他のパターン出力部に入力される入力パターンに対応するパターンデータのそれぞれを、複数の分割レートに対するパターンデータのうちの少なくとも一つとして出力する試験装置を提供する。 （もっと読む）

【課題】半導体試験装置のシステム周波数よりも高い周波数の論理信号を低コストで生成出力することができ、リアルタイムにエッジや周波数を変更でき、高精度のタイミング精度が得られる半導体試験装置を提供すること。
【解決手段】半導体試験装置に内蔵されている信号発生部から出力される複数系統の論理信号を加算する加算器とこの加算器の出力をリタイミングクロックにしたがって取り込むラッチとこのラッチ出力を選択的に出力するスイッチとで構成された複数のパターン信号発生ユニットと、これら複数のパターン信号発生ユニットからスイッチを介して出力される出力信号間のスキューを補正する校正経路が設けられた半導体試験装置において、
前記リタイミングクロックは少なくとも２系統の論理信号を加算することにより生成され、前記校正経路は、前記各パターン信号発生ユニットのスイッチに連動して駆動され択一的に所定の出力信号を選択するロジックゲートを含むことを特徴とするもの。 （もっと読む）

【課題】半導体装置を検査する場合、検査に用いるテスタパターンの記述を容易にする半導体装置を提供する。
【解決手段】半導体装置は、正論理でデータを記憶する第１のメモリセル領域と、負論理でデータを記憶する第２のメモリセル領域（メモリセルアレイ１０１）と、第２のメモリセル領域のメモリセルが選択されたとき、書き込み動作においては当該メモリセルへの外部から入力されたデータを論理反転して当該メモリセルに書き込み、読み出し動作においては当該メモリセルから読み出されたデータを論理反転して外部へ読み出すテスト回路（アドレス検知回路１０９、リードライトアンプ１０５）と、を備える。 （もっと読む）

【課題】簡略なハードウェア制御によってホールド解除時の高速側パターンデータと低速側パターンデータのタイミングを揃えることが可能な半導体試験装置を提供する。
【解決手段】ホールド状態となるコマンドを含むテストプログラムを相対的に高速なレート信号に則って実行してパターンデータを生成する高速ブロック１２０と、ホールド状態となるコマンドを含むテストプログラムを相対的に低速なレート信号に則って実行してパターンデータを生成する低速ブロック１３０と、ホールド状態を解除する信号を低速ブロック１３０のみに送信するテスタコントローラ１１２と、低速ブロック１３０にホールド状態を解除する信号が伝達されたタイミングから、所定のタイミングを遅延させて、高速ブロックにホールド状態を解除する信号を伝達するホールド制御回路１４０を備えたことを特徴とする。 （もっと読む）

【課題】ピン回路を並列に接続してピンマルチ構成とした場合にも、伝送路間のインピーダンス不整合を生じさせることなくＴＤＲ波形を取得し、配線遅延校正を行うことの可能な波形発生装置および波形発生装置の配線遅延校正方法を実現する。
【解決手段】ドライバ２１の出力部における信号波形を取得するパーピンＴＤＲ手段７１と、校正部９を有し、ドライバ２１のそれぞれは、校正部９の指令に基づき、第二の伝送路８１の一端に同時に到達するように信号を出力し、パーピンＴＤＲ手段７１は、ドライバのそれぞれの出力端において、信号が出力されてから前記第二の伝送路の他端で反射して戻るまでの波形であるＴＤＲ波形を取得し、校正部９は、ＴＤＲ波形の形状に基づいて第一の伝送路４１、４２と前記第二の伝送路８１の配線遅延の和を求める。 （もっと読む）

【課題】光インターフェースを備える被試験デバイスを試験する。
【解決手段】被試験デバイスを試験する試験装置であって、被試験デバイスを試験する試験信号を発生する試験信号発生部と、試験信号を光試験信号に変換する電光変換部と、電光変換部が変換した光試験信号を被試験デバイスの光入力部に伝送すると共に、被試験デバイスが出力する光応答信号を受け取って出力する光インターフェース部と、光インターフェース部が出力する光応答信号を電気信号の応答信号に変換して送信する光電変換部と、光電変換部が送信する応答信号を受信する信号受信部と、を備える試験装置および試験方法を提供する。 （もっと読む）

【課題】高精度な検証装置を用いずに、精度良く遅延故障を検出できる故障検出回路を提供する。
【解決手段】故障検出回路は、入力信号を目標遅延量に従って遅延して、検証対象信号を出力する遅延処理回路と、前記入力信号を前記検証対象信号の遅延量の最小許容量だけ遅延した第１基準信号と、前記入力信号を前記検証対象信号の前記遅延量の最大許容量だけ遅延した第２基準信号と、の少なくとも何れかを出力する基準遅延処理回路と、前記検証対象信号と、前記第１基準信号と前記第２基準信号との少なくとも何れかと、を入力し、前記遅延量が前記最小許容量より小さい場合と、前記遅延量が前記最大許容量より大きい場合とに、前記遅延処理回路が故障していることを検出する故障検出部と、を備えることを特徴とする。 （もっと読む）

【課題】旧型のＬＳＩテスターには、ＤＵＴから出力される信号の周波数測定機能を持たないものがある。このようなＬＳＩテスターを用いて、ＤＵＴの周期または周波数特性を測定する場合には、外付けの周波数測定器を含む測定装置を別途購入し、ＬＳＩテスターと組み合わせて測定することが必要となるが、新たなテスト用追加回路や、周波数測定器を追加することが必要となるため、その分コストが上昇する。また外付け回路を制御する為のプログラムを作成する必要が生ずる。
【解決手段】旧型のＬＳＩテスターが備える、ＤＵＴの出力と期待値との一致／不一致を判定する機能を用いて周波数を測定する。ＤＵＴからの信号がＬからＨに変わった時にカウントを始め、ＨからＬに変わるまでのカウント数を調べた後、ＬからＨに変わるまでのカウント数を調べ、加算する。そして加算したカウント数と基本クロックの周期とを元に周波数を算出する。 （もっと読む）

【課題】接触方式と非接触方式を用いた検査装置における検査コストの低減が可能な半導体検査用プローブカードおよびその製造方法を提供する。
【解決手段】
本発明の半導体検査用プローブカードは、基材と、前記基材の第一の主面に配置されたプローブカード基板と、非接触結合回路を備えた検査用ＬＳＩと、電源供給ピンと、を有し、前記検査用ＬＳＩと前記電源供給ピンは、前記基材の第一の主面と反対側の第二の主面上に配置され、前記プローブカード基板と前記検査用ＬＳＩが電気的に接続され、前記プローブカード基板と前記電源供給ピンが電気的に接続される。 （もっと読む）

【課題】低速テスターによる直流電圧を用いてスケルチ回路をより高速テストをすることが可能な半導体集積回路を提供する。
【解決手段】半導体集積回路は、スケルチ回路のテスト動作時において、第１の受信端子に第１の直流電圧を印加し、且つ、第２の受信端子に第１の直流電圧と異なる第２の直流電圧を印加した状態で、第１のスイッチ回路と第２のスイッチ回路とをオン／オフが同期するように制御するとともに、第１および第２のスイッチ回路のオン／オフに対して相補的になるようにして第３のスイッチ回路と前記第４のスイッチ回路とをオン／オフが同期するように制御する。 （もっと読む）

【課題】デジタル多重信号からアナログ試験信号を生成する。
【解決手段】被試験デバイスを試験する試験装置であって、ｎビット（但し、ｎは１以上の整数）のデジタル試験信号を１つ以上並列に出力するデジタル信号生成部と、被試験デバイスの複数のデジタル端子にそれぞれ接続されるｍ個のドライバ回路と、デジタル信号生成部が出力するデジタル試験信号に基づくｎ×ｍビット（但し、ｍは２以上の整数）のデジタル多重信号をアナログ信号に変換してアナログ試験信号を生成するアナログ信号生成部とを備える試験装置を提供する。 （もっと読む）

【課題】テスト装置の機能のみで大電流負荷を高精度に生成することができる半導体試験装置、半導体試験装置の制御方法、プログラム、及び記録媒体を提供する。
【解決手段】複数のデバイス測定用のＤＣ測定用電源ユニットと、電流クランプ機能を有する複数のデバイス電源用電源ユニットと、を搭載した半導体試験装置において、複数のＤＣ測定用電源ユニットを並列に接続する第１のプログラム制御可能なリレー群と、第１のプログラム制御可能なリレー群で並列接続された出力ノードをデバイスの任意のテスター端子に接続可能な第２のプログラム制御可能なリレー群と、複数のデバイス電源用電源ユニットを出力ノードに並列に接続する第３のプログラム制御可能なリレー群と、を備えた。 （もっと読む）

【課題】テストパターンや期待値パターンを蓄えておくメモリを半導体集積回路に増設することなく、ＳＳＣＧ、ＰＬＬ、又は、ＤＬＬ等のクロック生成モジュールの単体試験を容易に可能とする。
【解決手段】この半導体集積回路は、入力されるクロック信号に基づいて新たなクロック信号を生成して出力するモジュールと、モジュールに入力されるクロック信号に含まれているパルス数をカウントする第１のカウンタと、モジュールから出力されるクロック信号に含まれているパルス数をカウントする第２のカウンタと、第１のカウンタのカウント値と第２のカウンタのカウント値とを比較して、両者が一致するか否かを表す信号を出力するコンパレータと、コンパレータから出力される信号をサンプリングする回路とを具備する。 （もっと読む）

【課題】高性能な逐次比較型ＡＤコンバータに対する量産テストのコストを低減する。
【解決手段】本発明による逐次比較型ＡＤコンバータは、入力アナログ信号１００とデジタルデータ２００のアナログ変換結果とを比較する変換比較部と、変換比較部における比較結果に応じてデジタルデータ２００の値を変更する逐次比較部３０とを具備する。変換比較部は、通常モード時、所定のビット数のデジタルデータをアナログ変換し、テストモード時、通常モード時より小さいビット数のデジタルデータをアナログ変換するＤＡ部１０を備える。 （もっと読む）

【課題】対外部装置通信用チャンネル数低減と正確・迅速な試験を、簡略化回路構成で可能とする技術の提供。
【解決手段】被検査体の電気試験のための信号処理回路１３０と、電気信号の受け渡しをする回路１３２とを含むテストチップを使用する。信号処理回路１３０は、外部供給パターン情報を基に、信号を発生するフォーマッタ１３４と、信号を基に被検査体駆動信号を発生するドライバー１３６と、被検査体からの応答信号を受けて、被検査体不良信号を受け渡し回路１３２に出力する比較回路１３８とを含む。受け渡し回路１３２は、レイト・ジェネレータ１４４と、不良セルを特定して、外部に出力するフェイル・キャプチャー・コントロール１４６と、基準試験周波数信号を基に、タイミング信号を発生するタイミング・ジェネレータ１４８と、パターン情報を外部から読み出すためのアドレス信号外部に出力するパターン・ジェネレータ１５０とを備える。 （もっと読む）

【課題】動作周波数を基準周波数から低速化させることなく、分周した波形と同等の波形を出力することを目的とする。
【解決手段】１または複数の波形データを記憶する波形メモリ１３を備える波形発生装置１であって、基準周波数ＦＣで動作し、波形メモリ１３から読み出された波形データを設定された分周数Ｎ（Ｎは２以上の整数）の分だけ複製して出力する分周機能部１５を備えている。分周機能部１５は入力した１つの波形データにつきＮ個の波形データを複製して出力しているため、波形の周期はＮ倍になり、Ｎ分周した波形を生成することができる。これにより、分周器を用いることなく分周した波形を発生できるため、動作周波数ＦＳを基準周波数ＦＣのまま分周の効果を得ることができ、パイプラインディレイＰＤを最短にすることができるようになる。 （もっと読む）