半導体集積回路装置のテスト方法およびテストボード
【課題】半導体集積回路装置の入力端子数よりも少ない端子数のテスタを用いて半導体集積回路装置のテストを行うテスト方法を提供すること。
【解決手段】半導体集積回路装置のテスト方法は、半導体集積回路装置の複数の入力端子とテスタからのテスト信号を受信するテスタ端子とを、多対１に電気的に接続するテストボードを介して、該テスタから該半導体集積回路装置に所定のテストパタン信号を送信する工程と、前記半導体集積回路装置の出力端子から出力された出力信号と、前記所定のテストパタン信号に対応する期待値とを比較して、前記半導体集積回路装置の良否を判定する工程と、を含む。
【解決手段】半導体集積回路装置のテスト方法は、半導体集積回路装置の複数の入力端子とテスタからのテスト信号を受信するテスタ端子とを、多対１に電気的に接続するテストボードを介して、該テスタから該半導体集積回路装置に所定のテストパタン信号を送信する工程と、前記半導体集積回路装置の出力端子から出力された出力信号と、前記所定のテストパタン信号に対応する期待値とを比較して、前記半導体集積回路装置の良否を判定する工程と、を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置のテスト方法およびテストボードに関し、特に、テスト対象の半導体集積回路装置に設けられた入力端子の数よりも、テストパタンを出力する端子の数が少ないテスタを用いて、半導体集積回路装置の出荷テストを行なうためのテスト方法およびテストボードに関する。
【背景技術】
【０００２】
近年、半導体集積回路装置（ＬＳＩ）に設けられる信号端子（入力端子、出力端子、双方向端子等）の数が増大してきている。そこで、信号端子数の少ない安価なＬＳＩテスタを用いて、ＬＳＩテスタの信号端子数よりも多くの信号端子を持つＬＳＩを、短時間でテスト品質を落とすことなく、テストする手法が必要とされている。
【０００３】
特許文献１には、多ピン構成のＬＳＩをピン数の少ないＬＳＩテスタでテストを行う試験方法が記載されている。図５は、特許文献１に記載されたテスト方法について説明するための図である。図５を参照すると、出力端子ｏ１０１〜ｏ１０８に対してテスト回路１１１として直接制御可能なトライステートバッファｂ１０１〜ｂ１０８を組み込み、その上でＬＳＩ１０１の出力端子ｏ１０１〜ｏ１０８をテストボード１０２上でショートさせてテスタ１０３に接続する。試験の際はトライステートバッファｂ１０１〜ｂ１０８の出力状態を制御して互いにショートさせられている出力端子（例えば、出力端子ｏ１０１、ｏ１０２）のうち１つだけ（例えば、出力端子ｏ１０１）をロウインピーダンス状態、残りの端子（ｏ１０２）をハイインピーダンス状態として、ロウインピーダンス状態に制御された出力端子（ｏ１０１）からの信号のみをテスタ１０３へ出力し判定する。順次トライステートバッファの状態を切り換えて試験を行なう。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−１１５６６６号公報（第６、７頁、図１）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下の分析は、本発明者によってなされたものである。
【０００６】
特許文献１に記載された試験方法によると、出力端子ｏ１０１〜ｏ１０８の切り換えのために出力端子ｏ１０１〜ｏ１０８の直前に必ずトライステートバッファｂ１０１〜ｂ１０８を挿入しなければならず、追加回路が必要となり、設計に対して余計な制約を与えることになる。特に、ハイエンドな半導体集積回路装置等では、性能面からトライステートバッファｂ１０１〜ｂ１０８の追加が不可能な場合も考えられる。また、特許文献１に記載された試験方法は、出力端子の削減に特化した方法であるため、入力端子の端子数を削減することにはならず、入力端子数の多い半導体集積回路装置に対しては不向きである。さらに、特許文献１に記載された試験方法によると、出力端子を切り換えてテストを行うため、テスト時間が長くなるという問題がある。
【０００７】
そこで、半導体集積回路装置の入力端子数よりも少ない端子数のテスタを用いて半導体集積回路装置のテストを行うテスト方法およびテストボードを提供することが課題となる。
【課題を解決するための手段】
【０００８】
本発明の第１の視点に係る半導体集積回路装置のテスト方法は、
半導体集積回路装置の複数の入力端子とテスタからのテスト信号を受信するテスタ端子とを、多対１に電気的に接続するテストボードを介して、該テスタから該半導体集積回路装置に所定のテストパタン信号を送信する工程と、
前記半導体集積回路装置の出力端子から出力された出力信号と、前記所定のテストパタン信号に対応する期待値とを比較して、前記半導体集積回路装置の良否を判定する工程と、を含む。
【０００９】
本発明の第２の視点に係るテストボードは、半導体集積回路装置の複数の入力端子と、テスタからのテストパタン信号を受信するテスタ端子とを、多対１に電気的に接続する。
【発明の効果】
【００１０】
本発明に係る、半導体集積回路装置のテスト方法およびテストボードによると、半導体集積回路装置の入力端子数よりも少ない端子数のテスタを用いて半導体集積回路装置のテストを行うことができる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態に係るテストボードの構成を一例として示す回路図である。
【図２】第１の実施形態に係るテストボードを用いたテスト方法におけるテストパタンのマージ例を示す図である。
【図３】第２の実施形態に係るテストボードの構成を一例として示す回路図である。
【図４】第２の実施形態に係るテストボードを用いたテスト方法におけるテストパタンのマージ例を示す図である。
【図５】特許文献１に記載された、ＬＳＩとテストボードの構成を示す回路図である。
【発明を実施するための形態】
【００１２】
はじめに、本発明の概要について説明する。なお、この概要に付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。
【００１３】
図１を参照すると、本発明の半導体集積回路装置のテスト方法は、半導体集積回路装置（１０）の複数の入力端子（ｉ１１〜ｉ１４、ｉ２１〜ｉ２４）とテスタ（３０）からのテスト信号を受信するテスタ端子（ｔ１、ｔ２）とを電気的に接続するテストボード（２０）を介して、テスタ（３０）から半導体集積回路装置（１０）に所定のテストパタン信号を送信する工程と、半導体集積回路装置（１０）の出力端子（ｏ１〜ｏ４）から出力された出力信号と、当該所定のテストパタン信号に対応する期待値とを比較して、半導体集積回路装置（１０）の良否を判定する工程と、を含む。
【００１４】
また、半導体集積回路装置（１０）は、ｋ個（ｋ＝ｍ＊ｎ、ｍは自然数、ｎは２以上の整数）の入力端子（ｉ１１〜ｉ１４、ｉ２１〜ｉ２４）を有し（図１においては、ｋ＝８、ｍ＝２、ｎ＝４）、テストボード（２０）は、ｋ個の入力端子をｎ個ずつの入力端子から成るｍ個の組に分割した場合に、該ｍ個の組と、テスタ（３０）からのテストパタン信号を受信するｍ個のテスタ端子（ｔ１、ｔ２）とを、１対１に電気的に接続するようにしてもよい。
【００１５】
さらに、ｍ個の組の各組に含まれるｎ個の入力端子（例えば、ｉ１１〜ｉ１４）は、それぞれ、半導体集積回路装置（１０）に含まれる同一種類のマクロの同一機能の端子に接続されていてもよい。
【００１６】
また、テストボード（２０）は、さらに、半導体集積回路装置（１０）の複数の双方向端子（ｉｏ１〜ｉｏ４）とテスタ端子（ｔ３）とを、多対１に接続するようにしてもよい。このとき、半導体集積回路装置のテスト方法は、所定のテストパタン信号を送信する前に、双方向端子（ｉｏ１〜ｉｏ４）を入力モードに固定する工程を含むことが好ましい。
【００１７】
図１を参照すると、本発明に係るテストボード（２０）は、半導体集積回路装置（１０）の複数の入力端子（ｉ１１〜ｉ１４、ｉ２１〜ｉ２４）と、テスタ（３０）からのテストパタン信号を受信するテスタ端子（ｔ１、ｔ２）とを電気的に接続する。
【００１８】
また、テストボード（２０）は、半導体集積回路装置（１０）のｋ個（ｋ＝ｍ＊ｎ、ｍは自然数、ｎは２以上の整数）の入力端子（ｉ１１〜ｉ１４、ｉ２１〜ｉ２４、ｋ＝８、ｍ＝２、ｎ＝４）を、ｎ個ずつの入力端子から成るｍ個の組に分割した場合に、該ｍ個の組とテスタ（３０）からのテストパタン信号を受信するｍ個のテスタ端子（ｔ１、ｔ２）とを、１対１に電気的に接続するようにしてもよい。
【００１９】
さらに、ｍ個の組の各組に含まれるｎ個の入力端子（例えば、ｉ１１〜ｉ１４）は、それぞれ、半導体集積回路装置（１０）に含まれる同一種類のマクロの同一機能の端子に接続されていてもよい。
【００２０】
また、テストボード（２０）は、半導体集積回路装置（１０）の複数の双方向端子（ｉｏ１〜ｉｏ４）とテスタ端子（ｔ３）とを、さらに、多対１に電気的に接続するようにしてもよい。
【００２１】
本発明によると、テスト時に双方向端子を入力モードに制御することができる半導体集積回路装置（１０）に対して、テスト時に使用する入力端子数を削減するために、入力端子および双方向端子の、同一種類のマクロの同一機能端子かつ同一機能インターフェイスバッファに接続される端子ｎ本（ｎは２以上の整数）を１：ｎにショートさせ、このような組がｍ組（ｍは１以上の整数）存在するようなテストボード（２０）が提供される。
【００２２】
また、テストボード（２０）上でショートさせたｎ本の入力端子のそれぞれに同一のテストパタンが入力される場合でも、故障検出が十分可能なように、１パタンにつきｎ倍の期待値を有するテストパタンを作成する。このようなテストボード（２０）を用いて、半導体集積回路装置（１０）をテスタ（３０）に接続する。ここで、半導体集積回路装置（１０）の双方向端子（ｉｏ１〜ｉｏ４）は入力モードに固定する。
【００２３】
このとき、テスタ（２０）からのテストパタンは、テストボード（２０）上で１：ｎに分配されて、半導体集積回路装置（１０）の入力端子に入力され、テストが実行される。
【００２４】
本発明に係る、半導体集積回路装置のテスト方法およびテストボードによると、半導体集積回路装置の入力端子数よりも少ない端子数のテスタを用いて半導体集積回路装置のテストを行うことができる。
【００２５】
（実施形態１）
第１の実施形態に係るテストボード、および、これを用いた半導体集積回路のテスト方法について、図面を参照して説明する。図１は、本実施形態に係るテストボードの構成を一例として示す回路図である。
【００２６】
図１を参照すると、テストボード２０は、半導体集積回路装置１０上の同一種類のマクロの同一機能端子どうしかつ同一機能インターフェイスバッファに接続される端子どうしをｎ本ずつショートさせる。図１において、テストボード２０は、入力端子ｉ１１〜ｉ１４を短絡してテスタ端子ｔ１に接続し、入力端子ｉ２１〜ｉ２４を短絡してテスタ端子ｔ２に接続する。また、テストボード２０は、双方向端子ｉｏ１〜ｉｏ４を短絡してテスタ端子ｔ３に接続する。
【００２７】
図２は、本実施形態に係るテストボード２０（図１）を用いたテスト方法におけるテストパタンのマージ例を示す図である。図２を参照すると、パタンを印加する入力端子、期待値照合を行う出力端子がそれぞれ異なる個々のマクロテストパタンから、入力端子をマージし、出力端子の期待値はそのままの複数マクロの同時テストが可能なパタンを作成する。
【００２８】
テスタ３０から、図２に示すテストパタンを印加する。このとき、ショートさせたｎ本の端子には同時に同一のテストパタンが印加される。さらに、出力端子ｏ１〜ｏ４から出力された出力信号を観測して期待値照合を行い、半導体集積回路装置１０の良否（ＰＡＳＳ／ＦＡＩＬ）を判定する。
【００２９】
本実施形態によると、ｎ本ずつ束ねた入力端子群がｍ組存在する場合、トータルで（ｎ−１）×ｍ本のテスト用の入力端子を削減することができる。テスト結果は個々の出力端子から観測された信号と期待値とを比較することで行われるため、各マクロの内部論理の検出率の低下やテスト品質の低下を招くおそれはない。また、各マクロを同時にテストすることができるため、テスト時間を１／ｍに削減することもできる。
【００３０】
（実施形態２）
第２の実施形態に係るテストボード、および、これを用いた半導体集積回路のテスト方法について、図面を参照して説明する。図３は、本実施形態に係るテストボードの構成を一例として示す回路図である。
【００３１】
図３を参照すると、テストボード５０は、異なるマクロの異機能端子どうし、異機能インターフェイスバッファに接続される端子どうしをｎ本ずつショートさせる。図３において、テストボード５０は、入力端子ｉ１１〜ｉ１４を短絡してテスタ端子ｔ１に接続し、入力端子ｉ２１〜ｉ２４を短絡してテスタ端子ｔ２に接続する。また、テストボード５０は、双方向端子ｉｏ１〜ｉｏ４を短絡してテスタ端子ｔ３に接続する。
【００３２】
図４は、本実施形態に係るテストボード５０（図３）を用いたテスト方法におけるテストパタンのマージ例を示す図である。図４を参照すると、パタンを印加する入力端子、期待値照合を行う出力端子がそれぞれ異なる個々のマクロテストパタンから、入力端子をマージし、対象マクロの出力端子の期待値はそのまま、非対象のマクロの期待値はマスクしたテストパタンを対象マクロごとに作成する。
【００３３】
テスタ６０から、図４に示すテストパタンを印加する。このとき、ショートさせたｎ本の端子には同時に同一パタンが印加される。さらに、出力端子ｏ１〜ｏ４から出力された出力信号を観測して期待値照合を行い、半導体集積回路装置４０の良否（ＰＡＳＳ／ＦＡＩＬ）を判定する。以上の処理を、対象マクロ分だけ繰り返す。
【００３４】
本実施形態によると、ｎ本ずつ束ねた入力端子群がｍ組存在する場合、トータルで（ｎ−１）×ｍ本のテスト用の入力端子を削減することができる。テスト結果は個々の出力端子から観測された信号と期待値とを比較することで行われるため、各マクロの内部論理の検出率の低下やテスト品質の低下を招くおそれはない。
【００３５】
なお、上記の特許文献等の先行技術文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００３６】
１０、４０ 半導体集積回路装置
２０、５０ テストボード
３０、６０ テスタ
１０１ ＬＳＩ
１０２ テストボード
１０３ テスタ
１１０ 内部論理
１１１ テスト回路
ｂ１０１〜ｂ１０８ トライステートバッファ
ｉ１１〜ｉ１４、ｉ２１〜ｉ２４ 入力端子
ｉｏ１〜ｉｏ４ 双方向端子
ｏ１〜ｏ４ 出力端子
ｏ１０１〜ｏ１０８ 出力端子
ｔ１〜ｔ７ テスタ端子
ｔ１０１〜ｔ１０４ テスタ端子
【技術分野】
【０００１】
本発明は、半導体集積回路装置のテスト方法およびテストボードに関し、特に、テスト対象の半導体集積回路装置に設けられた入力端子の数よりも、テストパタンを出力する端子の数が少ないテスタを用いて、半導体集積回路装置の出荷テストを行なうためのテスト方法およびテストボードに関する。
【背景技術】
【０００２】
近年、半導体集積回路装置（ＬＳＩ）に設けられる信号端子（入力端子、出力端子、双方向端子等）の数が増大してきている。そこで、信号端子数の少ない安価なＬＳＩテスタを用いて、ＬＳＩテスタの信号端子数よりも多くの信号端子を持つＬＳＩを、短時間でテスト品質を落とすことなく、テストする手法が必要とされている。
【０００３】
特許文献１には、多ピン構成のＬＳＩをピン数の少ないＬＳＩテスタでテストを行う試験方法が記載されている。図５は、特許文献１に記載されたテスト方法について説明するための図である。図５を参照すると、出力端子ｏ１０１〜ｏ１０８に対してテスト回路１１１として直接制御可能なトライステートバッファｂ１０１〜ｂ１０８を組み込み、その上でＬＳＩ１０１の出力端子ｏ１０１〜ｏ１０８をテストボード１０２上でショートさせてテスタ１０３に接続する。試験の際はトライステートバッファｂ１０１〜ｂ１０８の出力状態を制御して互いにショートさせられている出力端子（例えば、出力端子ｏ１０１、ｏ１０２）のうち１つだけ（例えば、出力端子ｏ１０１）をロウインピーダンス状態、残りの端子（ｏ１０２）をハイインピーダンス状態として、ロウインピーダンス状態に制御された出力端子（ｏ１０１）からの信号のみをテスタ１０３へ出力し判定する。順次トライステートバッファの状態を切り換えて試験を行なう。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−１１５６６６号公報（第６、７頁、図１）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下の分析は、本発明者によってなされたものである。
【０００６】
特許文献１に記載された試験方法によると、出力端子ｏ１０１〜ｏ１０８の切り換えのために出力端子ｏ１０１〜ｏ１０８の直前に必ずトライステートバッファｂ１０１〜ｂ１０８を挿入しなければならず、追加回路が必要となり、設計に対して余計な制約を与えることになる。特に、ハイエンドな半導体集積回路装置等では、性能面からトライステートバッファｂ１０１〜ｂ１０８の追加が不可能な場合も考えられる。また、特許文献１に記載された試験方法は、出力端子の削減に特化した方法であるため、入力端子の端子数を削減することにはならず、入力端子数の多い半導体集積回路装置に対しては不向きである。さらに、特許文献１に記載された試験方法によると、出力端子を切り換えてテストを行うため、テスト時間が長くなるという問題がある。
【０００７】
そこで、半導体集積回路装置の入力端子数よりも少ない端子数のテスタを用いて半導体集積回路装置のテストを行うテスト方法およびテストボードを提供することが課題となる。
【課題を解決するための手段】
【０００８】
本発明の第１の視点に係る半導体集積回路装置のテスト方法は、
半導体集積回路装置の複数の入力端子とテスタからのテスト信号を受信するテスタ端子とを、多対１に電気的に接続するテストボードを介して、該テスタから該半導体集積回路装置に所定のテストパタン信号を送信する工程と、
前記半導体集積回路装置の出力端子から出力された出力信号と、前記所定のテストパタン信号に対応する期待値とを比較して、前記半導体集積回路装置の良否を判定する工程と、を含む。
【０００９】
本発明の第２の視点に係るテストボードは、半導体集積回路装置の複数の入力端子と、テスタからのテストパタン信号を受信するテスタ端子とを、多対１に電気的に接続する。
【発明の効果】
【００１０】
本発明に係る、半導体集積回路装置のテスト方法およびテストボードによると、半導体集積回路装置の入力端子数よりも少ない端子数のテスタを用いて半導体集積回路装置のテストを行うことができる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態に係るテストボードの構成を一例として示す回路図である。
【図２】第１の実施形態に係るテストボードを用いたテスト方法におけるテストパタンのマージ例を示す図である。
【図３】第２の実施形態に係るテストボードの構成を一例として示す回路図である。
【図４】第２の実施形態に係るテストボードを用いたテスト方法におけるテストパタンのマージ例を示す図である。
【図５】特許文献１に記載された、ＬＳＩとテストボードの構成を示す回路図である。
【発明を実施するための形態】
【００１２】
はじめに、本発明の概要について説明する。なお、この概要に付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。
【００１３】
図１を参照すると、本発明の半導体集積回路装置のテスト方法は、半導体集積回路装置（１０）の複数の入力端子（ｉ１１〜ｉ１４、ｉ２１〜ｉ２４）とテスタ（３０）からのテスト信号を受信するテスタ端子（ｔ１、ｔ２）とを電気的に接続するテストボード（２０）を介して、テスタ（３０）から半導体集積回路装置（１０）に所定のテストパタン信号を送信する工程と、半導体集積回路装置（１０）の出力端子（ｏ１〜ｏ４）から出力された出力信号と、当該所定のテストパタン信号に対応する期待値とを比較して、半導体集積回路装置（１０）の良否を判定する工程と、を含む。
【００１４】
また、半導体集積回路装置（１０）は、ｋ個（ｋ＝ｍ＊ｎ、ｍは自然数、ｎは２以上の整数）の入力端子（ｉ１１〜ｉ１４、ｉ２１〜ｉ２４）を有し（図１においては、ｋ＝８、ｍ＝２、ｎ＝４）、テストボード（２０）は、ｋ個の入力端子をｎ個ずつの入力端子から成るｍ個の組に分割した場合に、該ｍ個の組と、テスタ（３０）からのテストパタン信号を受信するｍ個のテスタ端子（ｔ１、ｔ２）とを、１対１に電気的に接続するようにしてもよい。
【００１５】
さらに、ｍ個の組の各組に含まれるｎ個の入力端子（例えば、ｉ１１〜ｉ１４）は、それぞれ、半導体集積回路装置（１０）に含まれる同一種類のマクロの同一機能の端子に接続されていてもよい。
【００１６】
また、テストボード（２０）は、さらに、半導体集積回路装置（１０）の複数の双方向端子（ｉｏ１〜ｉｏ４）とテスタ端子（ｔ３）とを、多対１に接続するようにしてもよい。このとき、半導体集積回路装置のテスト方法は、所定のテストパタン信号を送信する前に、双方向端子（ｉｏ１〜ｉｏ４）を入力モードに固定する工程を含むことが好ましい。
【００１７】
図１を参照すると、本発明に係るテストボード（２０）は、半導体集積回路装置（１０）の複数の入力端子（ｉ１１〜ｉ１４、ｉ２１〜ｉ２４）と、テスタ（３０）からのテストパタン信号を受信するテスタ端子（ｔ１、ｔ２）とを電気的に接続する。
【００１８】
また、テストボード（２０）は、半導体集積回路装置（１０）のｋ個（ｋ＝ｍ＊ｎ、ｍは自然数、ｎは２以上の整数）の入力端子（ｉ１１〜ｉ１４、ｉ２１〜ｉ２４、ｋ＝８、ｍ＝２、ｎ＝４）を、ｎ個ずつの入力端子から成るｍ個の組に分割した場合に、該ｍ個の組とテスタ（３０）からのテストパタン信号を受信するｍ個のテスタ端子（ｔ１、ｔ２）とを、１対１に電気的に接続するようにしてもよい。
【００１９】
さらに、ｍ個の組の各組に含まれるｎ個の入力端子（例えば、ｉ１１〜ｉ１４）は、それぞれ、半導体集積回路装置（１０）に含まれる同一種類のマクロの同一機能の端子に接続されていてもよい。
【００２０】
また、テストボード（２０）は、半導体集積回路装置（１０）の複数の双方向端子（ｉｏ１〜ｉｏ４）とテスタ端子（ｔ３）とを、さらに、多対１に電気的に接続するようにしてもよい。
【００２１】
本発明によると、テスト時に双方向端子を入力モードに制御することができる半導体集積回路装置（１０）に対して、テスト時に使用する入力端子数を削減するために、入力端子および双方向端子の、同一種類のマクロの同一機能端子かつ同一機能インターフェイスバッファに接続される端子ｎ本（ｎは２以上の整数）を１：ｎにショートさせ、このような組がｍ組（ｍは１以上の整数）存在するようなテストボード（２０）が提供される。
【００２２】
また、テストボード（２０）上でショートさせたｎ本の入力端子のそれぞれに同一のテストパタンが入力される場合でも、故障検出が十分可能なように、１パタンにつきｎ倍の期待値を有するテストパタンを作成する。このようなテストボード（２０）を用いて、半導体集積回路装置（１０）をテスタ（３０）に接続する。ここで、半導体集積回路装置（１０）の双方向端子（ｉｏ１〜ｉｏ４）は入力モードに固定する。
【００２３】
このとき、テスタ（２０）からのテストパタンは、テストボード（２０）上で１：ｎに分配されて、半導体集積回路装置（１０）の入力端子に入力され、テストが実行される。
【００２４】
本発明に係る、半導体集積回路装置のテスト方法およびテストボードによると、半導体集積回路装置の入力端子数よりも少ない端子数のテスタを用いて半導体集積回路装置のテストを行うことができる。
【００２５】
（実施形態１）
第１の実施形態に係るテストボード、および、これを用いた半導体集積回路のテスト方法について、図面を参照して説明する。図１は、本実施形態に係るテストボードの構成を一例として示す回路図である。
【００２６】
図１を参照すると、テストボード２０は、半導体集積回路装置１０上の同一種類のマクロの同一機能端子どうしかつ同一機能インターフェイスバッファに接続される端子どうしをｎ本ずつショートさせる。図１において、テストボード２０は、入力端子ｉ１１〜ｉ１４を短絡してテスタ端子ｔ１に接続し、入力端子ｉ２１〜ｉ２４を短絡してテスタ端子ｔ２に接続する。また、テストボード２０は、双方向端子ｉｏ１〜ｉｏ４を短絡してテスタ端子ｔ３に接続する。
【００２７】
図２は、本実施形態に係るテストボード２０（図１）を用いたテスト方法におけるテストパタンのマージ例を示す図である。図２を参照すると、パタンを印加する入力端子、期待値照合を行う出力端子がそれぞれ異なる個々のマクロテストパタンから、入力端子をマージし、出力端子の期待値はそのままの複数マクロの同時テストが可能なパタンを作成する。
【００２８】
テスタ３０から、図２に示すテストパタンを印加する。このとき、ショートさせたｎ本の端子には同時に同一のテストパタンが印加される。さらに、出力端子ｏ１〜ｏ４から出力された出力信号を観測して期待値照合を行い、半導体集積回路装置１０の良否（ＰＡＳＳ／ＦＡＩＬ）を判定する。
【００２９】
本実施形態によると、ｎ本ずつ束ねた入力端子群がｍ組存在する場合、トータルで（ｎ−１）×ｍ本のテスト用の入力端子を削減することができる。テスト結果は個々の出力端子から観測された信号と期待値とを比較することで行われるため、各マクロの内部論理の検出率の低下やテスト品質の低下を招くおそれはない。また、各マクロを同時にテストすることができるため、テスト時間を１／ｍに削減することもできる。
【００３０】
（実施形態２）
第２の実施形態に係るテストボード、および、これを用いた半導体集積回路のテスト方法について、図面を参照して説明する。図３は、本実施形態に係るテストボードの構成を一例として示す回路図である。
【００３１】
図３を参照すると、テストボード５０は、異なるマクロの異機能端子どうし、異機能インターフェイスバッファに接続される端子どうしをｎ本ずつショートさせる。図３において、テストボード５０は、入力端子ｉ１１〜ｉ１４を短絡してテスタ端子ｔ１に接続し、入力端子ｉ２１〜ｉ２４を短絡してテスタ端子ｔ２に接続する。また、テストボード５０は、双方向端子ｉｏ１〜ｉｏ４を短絡してテスタ端子ｔ３に接続する。
【００３２】
図４は、本実施形態に係るテストボード５０（図３）を用いたテスト方法におけるテストパタンのマージ例を示す図である。図４を参照すると、パタンを印加する入力端子、期待値照合を行う出力端子がそれぞれ異なる個々のマクロテストパタンから、入力端子をマージし、対象マクロの出力端子の期待値はそのまま、非対象のマクロの期待値はマスクしたテストパタンを対象マクロごとに作成する。
【００３３】
テスタ６０から、図４に示すテストパタンを印加する。このとき、ショートさせたｎ本の端子には同時に同一パタンが印加される。さらに、出力端子ｏ１〜ｏ４から出力された出力信号を観測して期待値照合を行い、半導体集積回路装置４０の良否（ＰＡＳＳ／ＦＡＩＬ）を判定する。以上の処理を、対象マクロ分だけ繰り返す。
【００３４】
本実施形態によると、ｎ本ずつ束ねた入力端子群がｍ組存在する場合、トータルで（ｎ−１）×ｍ本のテスト用の入力端子を削減することができる。テスト結果は個々の出力端子から観測された信号と期待値とを比較することで行われるため、各マクロの内部論理の検出率の低下やテスト品質の低下を招くおそれはない。
【００３５】
なお、上記の特許文献等の先行技術文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００３６】
１０、４０ 半導体集積回路装置
２０、５０ テストボード
３０、６０ テスタ
１０１ ＬＳＩ
１０２ テストボード
１０３ テスタ
１１０ 内部論理
１１１ テスト回路
ｂ１０１〜ｂ１０８ トライステートバッファ
ｉ１１〜ｉ１４、ｉ２１〜ｉ２４ 入力端子
ｉｏ１〜ｉｏ４ 双方向端子
ｏ１〜ｏ４ 出力端子
ｏ１０１〜ｏ１０８ 出力端子
ｔ１〜ｔ７ テスタ端子
ｔ１０１〜ｔ１０４ テスタ端子
【特許請求の範囲】
【請求項１】
半導体集積回路装置の複数の入力端子とテスタからのテスト信号を受信するテスタ端子とを、多対１に電気的に接続するテストボードを介して、該テスタから該半導体集積回路装置に所定のテストパタン信号を送信する工程と、
前記半導体集積回路装置の出力端子から出力された出力信号と、前記所定のテストパタン信号に対応する期待値とを比較して、前記半導体集積回路装置の良否を判定する工程と、を含むことを特徴とする、半導体集積回路装置のテスト方法。
【請求項２】
前記半導体集積回路装置は、ｋ個（ｋ＝ｍ＊ｎ、ｍは自然数、ｎは２以上の整数）の入力端子を有し、
前記テストボードは、前記ｋ個の入力端子をｎ個ずつの入力端子から成るｍ個の組に分割した場合に、該ｍ個の組と、テスタからのテストパタン信号を受信するｍ個のテスタ端子とを、１対１に電気的に接続することを特徴とする、請求項１に記載の半導体集積回路装置のテスト方法。
【請求項３】
前記ｍ個の組の各組に含まれるｎ個の入力端子は、それぞれ、前記半導体集積回路装置に含まれる同一種類のマクロの同一機能の端子に接続されていることを特徴とする、請求項２に記載の半導体集積回路装置のテスト方法。
【請求項４】
前記テストボードは、さらに、前記半導体集積回路装置の複数の双方向端子とテスタ端子とを多対１に接続することを特徴とする、請求項１ないし３のいずれか１項に記載の半導体集積回路装置のテスト方法。
【請求項５】
前記所定のテストパタン信号を送信する前に、前記双方向端子を入力モードに固定する工程を含むことを特徴とする、請求項４に記載の半導体集積回路装置のテスト方法。
【請求項６】
半導体集積回路装置の複数の入力端子と、テスタからのテストパタン信号を受信するテスタ端子とを、多対１に電気的に接続することを特徴とするテストボード。
【請求項７】
半導体集積回路装置のｋ個（ｋ＝ｍ＊ｎ、ｍは自然数、ｎは２以上の整数）の入力端子を、ｎ個ずつの入力端子から成るｍ個の組に分割した場合に、該ｍ個の組とテスタからのテストパタン信号を受信するｍ個のテスタ端子とを、１対１に電気的に接続することを特徴とする、請求項６に記載のテストボード。
【請求項８】
前記ｍ個の組の各組に含まれるｎ個の入力端子は、それぞれ、前記半導体集積回路装置に含まれる同一種類のマクロの同一機能の端子に接続されていることを特徴とする、請求項７に記載のテストボード。
【請求項９】
前記半導体集積回路装置の複数の双方向端子とテスタ端子とを、さらに、多対１に電気的に接続することを特徴とする、請求項６ないし８のいずれか１項に記載のテストボード。
【請求項１】
半導体集積回路装置の複数の入力端子とテスタからのテスト信号を受信するテスタ端子とを、多対１に電気的に接続するテストボードを介して、該テスタから該半導体集積回路装置に所定のテストパタン信号を送信する工程と、
前記半導体集積回路装置の出力端子から出力された出力信号と、前記所定のテストパタン信号に対応する期待値とを比較して、前記半導体集積回路装置の良否を判定する工程と、を含むことを特徴とする、半導体集積回路装置のテスト方法。
【請求項２】
前記半導体集積回路装置は、ｋ個（ｋ＝ｍ＊ｎ、ｍは自然数、ｎは２以上の整数）の入力端子を有し、
前記テストボードは、前記ｋ個の入力端子をｎ個ずつの入力端子から成るｍ個の組に分割した場合に、該ｍ個の組と、テスタからのテストパタン信号を受信するｍ個のテスタ端子とを、１対１に電気的に接続することを特徴とする、請求項１に記載の半導体集積回路装置のテスト方法。
【請求項３】
前記ｍ個の組の各組に含まれるｎ個の入力端子は、それぞれ、前記半導体集積回路装置に含まれる同一種類のマクロの同一機能の端子に接続されていることを特徴とする、請求項２に記載の半導体集積回路装置のテスト方法。
【請求項４】
前記テストボードは、さらに、前記半導体集積回路装置の複数の双方向端子とテスタ端子とを多対１に接続することを特徴とする、請求項１ないし３のいずれか１項に記載の半導体集積回路装置のテスト方法。
【請求項５】
前記所定のテストパタン信号を送信する前に、前記双方向端子を入力モードに固定する工程を含むことを特徴とする、請求項４に記載の半導体集積回路装置のテスト方法。
【請求項６】
半導体集積回路装置の複数の入力端子と、テスタからのテストパタン信号を受信するテスタ端子とを、多対１に電気的に接続することを特徴とするテストボード。
【請求項７】
半導体集積回路装置のｋ個（ｋ＝ｍ＊ｎ、ｍは自然数、ｎは２以上の整数）の入力端子を、ｎ個ずつの入力端子から成るｍ個の組に分割した場合に、該ｍ個の組とテスタからのテストパタン信号を受信するｍ個のテスタ端子とを、１対１に電気的に接続することを特徴とする、請求項６に記載のテストボード。
【請求項８】
前記ｍ個の組の各組に含まれるｎ個の入力端子は、それぞれ、前記半導体集積回路装置に含まれる同一種類のマクロの同一機能の端子に接続されていることを特徴とする、請求項７に記載のテストボード。
【請求項９】
前記半導体集積回路装置の複数の双方向端子とテスタ端子とを、さらに、多対１に電気的に接続することを特徴とする、請求項６ないし８のいずれか１項に記載のテストボード。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１２−２５１９７０（Ｐ２０１２−２５１９７０Ａ）
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願番号】特願２０１１−１２７０１３（Ｐ２０１１−１２７０１３）
【出願日】平成２３年６月７日（２０１１．６．７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願日】平成２３年６月７日（２０１１．６．７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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