半導体装置及びその製造方法
【課題】デバイス特性及びプロセスのばらつきを低減できる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、基板１０と、下部ゲート層ＢＧと、積層体と、ダミー電極層ＤＷＬと、絶縁膜３０と、チャネルボディ２０，４５とを備えた。下部ゲート層ＢＧは、基板１０上に設けられた。積層体は、下部ゲート層ＢＧ上にそれぞれ交互に積層された複数の絶縁層と複数の電極層ＷＬとを有する。ダミー電極層ＤＷＬは、下部ゲート層ＢＧと積層体との間に設けられ、電極層ＷＬと同じ材料からなり、各々の電極層ＷＬよりも厚い。絶縁膜３０は、積層体及びダミー電極層を貫通して形成されたホールＭＨの側壁に設けられた電荷蓄積膜を含む。チャネルボディ２０，４５は、ホールＭＨ内における絶縁膜３０の内側に設けられた。
【解決手段】半導体装置は、基板１０と、下部ゲート層ＢＧと、積層体と、ダミー電極層ＤＷＬと、絶縁膜３０と、チャネルボディ２０，４５とを備えた。下部ゲート層ＢＧは、基板１０上に設けられた。積層体は、下部ゲート層ＢＧ上にそれぞれ交互に積層された複数の絶縁層と複数の電極層ＷＬとを有する。ダミー電極層ＤＷＬは、下部ゲート層ＢＧと積層体との間に設けられ、電極層ＷＬと同じ材料からなり、各々の電極層ＷＬよりも厚い。絶縁膜３０は、積層体及びダミー電極層を貫通して形成されたホールＭＨの側壁に設けられた電荷蓄積膜を含む。チャネルボディ２０，４５は、ホールＭＨ内における絶縁膜３０の内側に設けられた。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
メモリセルにおけるコントロールゲートとして機能する電極層と、絶縁層とを交互に複数積層した積層体にメモリホールを形成し、そのメモリホールの側壁に電荷蓄積膜を形成した後、メモリホール内にシリコンを設けることでメモリセルを３次元配列する技術が提案されている。このような構造において、特に積層体における積層数が増大すると、メモリホールの加工が難しくなり、また加工難易度の上昇はデバイス特性のばらつきを生じさせる原因になり得る。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１４６９５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
デバイス特性及びプロセスのばらつきを低減できる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体装置は、基板と、下部ゲート層と、積層体と、ダミー電極層と、絶縁膜と、チャネルボディと、を備えた。前記下部ゲート層は、前記基板上に設けられた。前記積層体は、前記下部ゲート層上にそれぞれ交互に積層された複数の絶縁層と複数の電極層とを有する。前記ダミー電極層は、前記下部ゲート層と前記積層体との間に設けられ、前記電極層と同じ材料からなり、各々の前記電極層よりも厚い。前記絶縁膜は、前記積層体及び前記ダミー電極層を貫通して形成されたホールの側壁に設けられた電荷蓄積膜を含む。前記チャネルボディは、前記ホール内における前記絶縁膜の内側に設けられた。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体装置におけるメモリセルアレイの模式斜視図。
【図２】図１における要部の拡大断面図。
【図３】実施形態に係る半導体装置の製造方法を示す模式断面図。
【図４】図３に続く工程を示す模式断面図。
【図５】図４に続く工程を示す模式断面図。
【図６】図５に続く工程を示す模式断面図。
【図７】図６に続く工程を示す模式断面図。
【図８】他の実施形態に係る半導体装置におけるメモリストリングの模式斜視図。
【図９】バックゲート直上の最下層メモリセルと、その最下層メモリセルより上のメモリセルの消去特性を比較するグラフ。
【発明を実施するための形態】
【０００７】
以下、図面を参照し、実施形態について説明する。なお、以下の実施形態では半導体としてシリコンを例示するが、シリコン以外の半導体を用いてもよい。
【０００８】
図１は、実施形態に係る半導体装置におけるメモリセルアレイの模式斜視図であり、図７（ｂ）は、同メモリセルアレイにおける１つのメモリストリングＭＳの模式断面図である。
【０００９】
なお、図１においては、図を見易くするために、メモリホールＭＨの内壁に形成された絶縁膜以外の絶縁部分については図示を省略している。
図２は、図１におけるメモリセルＭＣが設けられた部分の拡大断面図である。
【００１０】
また、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。また、図７（ｂ）に示すＹ方向及びＺ方向は、図１におけるＹ方向及びＺ方向と対応する。
【００１１】
基板１０上には、図７（ｂ）に示す絶縁層１１を介して、下部ゲート層としてバックゲートＢＧが設けられている。バックゲートＢＧは、例えば不純物が添加され導電性を有するシリコン層である。
【００１２】
バックゲートＢＧ上には、絶縁層１４を介して、ダミー電極層ＤＷＬが設けられている。ダミー電極層ＤＷＬは、例えば不純物が添加され導電性を有するシリコン層である。
【００１３】
ダミー電極層ＤＷＬ上には、複数の絶縁層２５と、複数の電極層ＷＬとがそれぞれ交互に積層されている。それらの層数は任意である。最下層の電極層ＷＬとダミー電極層ＤＷＬとの間には絶縁層２５が介在している。また、図７（ｂ）では、上記積層体における最上層が電極層ＷＬであるが、最上層が絶縁層２５であってもよい。
【００１４】
電極層ＷＬは、ダミー電極層ＷＬと同じ材料であり、例えば不純物が添加され導電性を有するシリコン層である。絶縁層２５は、例えばシリコン酸化物を含むＴＥＯＳ（tetraethoxysilane）層である。
【００１５】
各電極層ＷＬは略同じ厚さである。各々の電極層ＷＬの厚さよりも、ダミー電極層ＤＷＬの厚さは厚い。
【００１６】
メモリセルアレイ領域における電極層ＷＬ、絶縁層２５及びダミー電極層ＤＷＬを含む積層体は、Ｙ方向に複数のブロックに分断され、各ブロック間には絶縁物４１が埋め込まれている。
【００１７】
あるブロックにおける最上層の電極層ＷＬ上には、絶縁層４２を介して、ドレイン側選択ゲートＤＳＧが設けられている。ドレイン側選択ゲートＤＳＧは、例えば不純物が添加され導電性を有するシリコン層である。そのブロックに隣接するブロックにおける最上層の電極層ＷＬ上には、絶縁層４２を介して、ソース側選択ゲートＳＳＧが設けられている。ソース側選択ゲートＳＳＧは、例えば不純物が添加され導電性を有するシリコン層である。ドレイン側選択ゲートＤＳＧとソース側選択ゲートＳＳＧとの間には、絶縁層４３が介在している。
【００１８】
ドレイン側選択ゲートＤＳＧ及びソース側選択ゲートＳＳＧ上には、絶縁層４４が設けられている。ソース側選択ゲートＳＳＧ上には、その絶縁層４４を介して、図１に示すソース線ＳＬが設けられている。ソース線ＳＬは、金属層、または不純物が添加され導電性を有するシリコン層である。ソース線ＳＬ上には、図示しない絶縁層を介して、複数本のビット線ＢＬが設けられている。各ビット線ＢＬはＹ方向に延在している。
【００１９】
バックゲートＢＧ及びこのバックゲートＢＧ上の積層体には、Ｕ字状のメモリホールＭＨが複数形成されている。ドレイン側選択ゲートＤＳＧを含むブロックには、絶縁層４４、ドレイン側選択ゲートＤＳＧ、絶縁層４２、複数の電極層ＷＬ、複数の絶縁層２５、ダミー電極層ＤＷＬおよび絶縁層１４を貫通しＺ方向に延在するホールが形成されている。ソース側選択ゲートＳＳＧを含むブロックには、絶縁層４４、ソース側選択ゲートＳＳＧ、絶縁層４２、複数の電極層ＷＬ、複数の絶縁層２５、ダミー電極層ＤＷＬおよび絶縁層１４を貫通しＺ方向に延在するホールが形成されている。それら一対のホールは、後述するように、バックゲートＢＧ内に形成された凹部を介してつながり、Ｕ字状のメモリホールＭＨが得られる。
【００２０】
メモリホールＭＨの内部には、Ｕ字状にチャネルボディ２０、４５が設けられている。チャネルボディ２０、４５は、例えばシリコン膜である。複数の電極層ＷＬ、複数の絶縁層２５、ダミー電極層ＤＷＬ及び絶縁層１４を貫通する部分、およびバックゲートＢＧ内にはチャネルボディ２０が設けられている。そのチャネルボディ２０と、メモリホールＭＨの内壁との間には絶縁膜３０が設けられている。
【００２１】
ドレイン側選択ゲートＤＳＧを貫通する部分、およびソース側選択ゲートＳＳＧを貫通する部分には、チャネルボディ４５が設けられている。チャネルボディ４５とドレイン側選択ゲートＤＳＧとの間には、ゲート絶縁膜３５が設けられている。チャネルボディ４５とソース側選択ゲートＳＳＧとの間には、ゲート絶縁膜３６が設けられている。
【００２２】
なお、メモリホールＭＨ内のすべてをチャネルボディ２０、４５で埋める構造に限らず、メモリホールＭＨの中心軸側に空洞部が残るようにチャネルボディ２０、４５を形成し、その内側の空洞部に絶縁物を埋め込んだ構造であってもよい。
【００２３】
絶縁膜３０は、例えば一対のシリコン酸化膜でシリコン窒化膜を挟んだＯＮＯ（Oxide-Nitride-Oxide）構造を有する。図２に示すように、各電極層ＷＬとチャネルボディ２０との間には、電極層ＷＬ側から順に第１の絶縁膜３１、電荷蓄積膜３２及び第２の絶縁膜３３が設けられている。第１の絶縁膜３１は電極層ＷＬに接し、第２の絶縁膜３３はチャネルボディ２０に接し、第１の絶縁膜３１と第２の絶縁膜３３との間に電荷蓄積膜３２が設けられている。ダミー電極層ＤＷＬとチャネルボディ２０との間の絶縁膜３０も同様な構成である。
【００２４】
チャネルボディ２０は、メモリセルを構成するトランジスタにおけるチャネルとして機能し、電極層ＷＬはコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
【００２５】
本実施形態に係る半導体装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。例えば、メモリセルはチャージトラップ構造のメモリセルである。電荷蓄積膜３２は、電荷（電子）を閉じこめるトラップを多数有し、例えばシリコン窒化膜である。第２の絶縁膜３３は、例えばシリコン酸化膜であり、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。第１の絶縁膜３１は、例えばシリコン酸化膜であり、電荷蓄積膜３２に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。
【００２６】
ドレイン側選択ゲートＤＳＧ、チャネルボディ４５及びそれらの間のゲート絶縁膜３５は、ドレイン側選択トランジスタＤＳＴを構成する。ドレイン側選択トランジスタＤＳＴを含むブロックのチャネルボディ２０とチャネルボディ４５は電気的に接続され、そのチャネルボディ４５の上端部は、図１に示すビット線ＢＬと接続されている。
【００２７】
ソース側選択ゲートＳＳＧ、チャネルボディ４５及びそれらの間のゲート絶縁膜３６は、ソース側選択トランジスタＳＳＴを構成する。ソース側選択トランジスタＳＳＴを含むブロックのチャネルボディ２０とチャネルボディ４５は電気的に接続され、そのチャネルボディ４５の上端部は、図１に示すソース線ＳＬと接続されている。
【００２８】
バックゲートＢＧ、このバックゲートＢＧ内に設けられたチャネルボディ２０及び絶縁膜３０は、バックゲートトランジスタＢＧＴを構成する。
【００２９】
ドレイン側選択トランジスタＤＳＴとバックゲートトランジスタＢＧＴとの間には、各電極層ＷＬをコントロールゲートとするメモリセルＭＣが、電極層ＷＬの層数に対応して複数設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＳＴの間にも、各電極層ＷＬをコントロールゲートとするメモリセルＭＣが、電極層ＷＬの層数に対応して複数設けられている。
【００３０】
それらメモリセルＭＣ、ドレイン側選択トランジスタＤＳＴ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＳＴは直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。１つのメモリストリングＭＳは、複数の電極層ＷＬを含む積層体の積層方向に延びる一対の柱状部ＣＬと、バックゲートＢＧに埋め込まれ、一対の柱状部ＣＬをつなぐ連結部ＪＰとを有する。このメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルＭＣがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
【００３１】
ダミー電極層ＤＷＬは、電荷蓄積膜３２を含む絶縁膜３０を介してチャネルボディ２０を囲むトランジスタ（ダミーセルとする）のコントロールゲートとして機能する。ただし、このダミーセルにおける電荷蓄積膜３２にはデータの書き込みが行われず、ダミーセルはデータの記憶・保持を行うメモリセルとしては機能しない。
【００３２】
メモリセルにデータを書き込む場合、書き込み対象のメモリセルの電極層ＷＬには書き込み電位Ｖｐｒｏｇ（例えば２０Ｖ程）が与えられる。書き込み対象でないメモリセルの電極層ＷＬには、Ｖｐｒｏｇよりも低いパス電位（もしくは中間電位）Ｖｐａｓｓ（例えば１０Ｖ程）が与えられる。これにより、書き込み対象のメモリセルにおいてのみ電荷蓄積膜３２に印加される電界強度が強くなる。
【００３３】
例えば、データ“０”の書き込み時には、ビット線ＢＬを通じて０Ｖが与えられたチャネルボディ２０と、Ｖｐｒｏｇが与えられた電極層ＷＬとの電位差により、書き込み対象のメモリセルの電荷蓄積膜３２に電子が注入され、メモリセルを構成するトランジスタ（メモリトランジスタ）の閾値電圧Ｖｔｈが正の方向にシフトする。Ｖｐａｓｓが電極層ＷＬに与えられたメモリセルの電荷蓄積膜３２には電子が注入されず、書き込みが行われない。
【００３４】
また、データ“１”を書き込む場合、すなわちメモリトランジスタの閾値電圧Ｖｔｈを消去状態から上げない（電荷蓄積膜３２に電子を注入しない）場合も、書き込み対象のメモリセルの電極層ＷＬにはＶｐｒｏｇが与えられ、その他のメモリセルの電極層ＷＬにはＶｐａｓｓが与えられる。このデータ“１”の書き込み時、ドレイン側選択トランジスタＤＳＴのゲート電位とビット線ＢＬの電位とが同電位とされ、チャネルボディ２０と、Ｖｐｒｏｇが与えられた電極層ＷＬとの電位差が低減するため、その電荷蓄積膜３２には電子が注入されない。Ｖｐａｓｓが電極層ＷＬに与えられたメモリセルの電荷蓄積膜３２にも電子は注入されない。
【００３５】
上記データ書き込み時、ダミー電極層ＤＷＬには、書き込み対象でないメモリセルと同じＶｐａｓｓが与えられ、ダミーセルにはデータが書き込まれない。
【００３６】
データの読み出し時、ダミー電極層ＤＷＬには、読み出し対象でないメモリセルの電極層ＷＬに与えられる電位Ｖｒｅａｄ、もしくはダミーセルを構成するトランジスタをオンにする電位が与えられる。
【００３７】
データの消去はブロックごとに行われる。データの消去時、選択ブロックにおける電極層ＷＬには例えば０Ｖ（グランド電位）が与えられ、チャネルボディ２０は例えば２０Ｖ程度にブーストされる。これにより、メモリセルの電荷蓄積膜３２に蓄積された電子は引き抜かれデータの消去が行われる。
データの消去時、選択ブロックにおけるダミー電極層ＤＷＬには、Ｖera_passが与えられる。Ｖera_passは、ダミーセルの閾値電圧の変動を抑える電位であり、例えば５Ｖほどである。あるいは、ダミーセルの閾値電圧が低くシフトしてもメモリセルの読み出し動作には影響しないため、データの消去時、ダミー電極層ＤＷＬの電位を０Ｖ（グランド電位）にしてもよい。
非選択ブロックにおける電極層ＷＬ及びダミー電極層ＤＷＬはフローティング状態にされる。これにより、チャネルボディ２０の電位の上昇に伴い、カップリングによって電極層ＷＬの電位も上昇しメモリセルの電荷蓄積層３２から電子は引き抜かれない。
【００３８】
ここで、図９は、バックゲートＢＧのすぐ上に設けられた最下層のメモリセルの消去特性（破線）と、それより上の層のメモリセルの消去特性（実線）とを比較するグラフである。横軸は時間を、縦軸は閾値電圧Ｖｔｈを表す。消去動作は、電荷蓄積膜３２に蓄積された電子を引き抜く動作であり、すなわちメモリトランジスタの閾値電圧Ｖｔｈを低下させる動作である。
【００３９】
複数のメモリセルが積層された構造において、バックゲートＢＧのすぐ上に位置する最下層のメモリセルは、消去時に電子の引き抜きが進みにくい傾向があり、これは異なる階層のメモリセル間で特性がばらつく原因となり得る。積層方向で隣り合う電極層間の絶縁層の厚みはほぼ一定である。これに対して、バックゲートＢＧと最下層の電極層との間の絶縁層の厚みは、電極層間の絶縁層の厚みとは異なる場合がある。これが、最下層のメモリセルの消去特性が他のメモリセルと違ってくる原因の一つと考えられる。
【００４０】
そこで、本実施形態では、バックゲートＢＧの上にダミー電極層ＤＷＬを設け、このダミー電極層ＤＷＬをコントロールゲートとするトランジスタ（ダミーセル）には、データの記憶・保持を行うメモリセルとしての機能は担わせない。この結果、異なる階層のメモリセル間での特性のばらつきを抑制できる。
【００４１】
ダミー電極層ＤＷＬは、電極層ＷＬと同じ材料で、且つ形状等の構造的な差異がなく形成されるため、ダミー電極層ＤＷＬを形成するために電極層ＷＬとは異なる特別な工程の追加はない。なお、ダミー電極層ＤＷＬはメモリセルとして使わないため、ダミー電極層ＤＷＬの厚みを、他のメモリセルの電極層ＷＬの厚みに揃えて設計する必要がない。そこで、本実施形態では、後述するように、プロセス上の理由から、ダミー電極層ＤＷＬを、メモリセルの電極層ＷＬよりも厚くしている。
【００４２】
次に、図３（ａ）〜図７（ｂ）を参照して、実施形態に係る半導体装置の製造方法について説明する。なお、これらの図は、前述した図７（ｂ）と同じＹ−Ｚ断面を表す。
【００４３】
まず、図３（ａ）に示すように、基板１０上に絶縁層１１を介してバックゲートＢＧを形成し、この後、図３（ｂ）に示すように、バックゲートＢＧに凹部１２を形成する。次に、その凹部１２内に、図３（ｃ）に示すように、犠牲膜１３を埋め込む。犠牲膜１３として、例えばシリコン窒化膜、あるいはカーボン膜を用いることができる。
【００４４】
次に、図４（ａ）に示すように、バックゲートＢＧ及び犠牲膜１３上に、絶縁層１４を介してダミー電極層ＤＷＬを形成する。さらに、ダミー電極層ＤＷＬ上に、絶縁層２５と電極層ＷＬとをそれぞれ交互に複数積層する。
【００４５】
絶縁層１４、２５、ダミー電極層ＤＷＬおよび電極層ＷＬは、例えばＣＶＤ（chemical vapor deposition）法で形成される。ダミー電極層ＤＷＬは犠牲膜１３とは異なる材料からなる。また、ダミー電極層ＤＷＬと各電極層ＷＬは、同じ材料（例えば多結晶シリコン）で形成される。また、各電極層ＷＬは略同じ厚さに形成され、ダミー電極層ＤＷＬは、各々の電極層ＷＬの厚さよりも厚く形成される。
【００４６】
また、上記積層体の上には、さらにマスク層１５、中間膜１６およびレジスト膜１７が順に形成される。マスク層１５は、例えばカーボン層である。中間膜１６は、例えばシリコン酸化膜である。
【００４７】
次に、レジスト膜１７に選択的に開口を形成するパターニングを行った後、そのパターニングされたレジスト膜１７をマスクにして、中間膜１６及びマスク層１５を例えばＲＩＥ（Reactive Ion Etching）法で選択的にエッチングする。これにより、図４（ｂ）に示すように、マスク層１５にホール１８が形成される。ホール１８はマスク層１５を貫通して最上層の電極層ＷＬに達する。なお、複数の電極層ＷＬと複数の絶縁層２５を含む積層体における最上層は電極層ＷＬに限らず、絶縁層２５であってもよい。
【００４８】
レジスト膜１７及び中間膜１６を除去した後、ホール１８が形成されたマスク層１５をマスクにして、その下の積層体を例えばＲＩＥ法で選択的にエッチングする。これにより、図５（ａ）に示すように、複数の電極層ＷＬ及び複数の絶縁層２５を貫通してダミー電極層ＤＷＬに達するホール２１が形成される。
【００４９】
上記積層体における面方向の複数箇所に対して同時にエッチングを進め、複数のホール２１を同時に形成する。また、電極層ＷＬのエッチング時と絶縁層２５のエッチング時とでガスは切り替えず、複数の電極層ＷＬと複数の絶縁層２５とを同じガスを用いた同じ条件で続けて一括してエッチングする。これにより、効率的なプロセスとなりコスト低減を図れる。
【００５０】
このときのＲＩＥに用いられるガスとしては、電極層ＷＬの主成分であるシリコンと、絶縁層２５の主成分であるシリコン酸化物の両方を効率よくエッチングできるガスが用いられる。例えば、Ｂｒ（臭素）を含むガスと、Ｆ（フッ素）を含むガスとの混合ガスを用いることができる。
【００５１】
基板１０及びその上の積層物を含む構造体はウェーハ状態で処理室内に収容され、処理室内に設けられた保持部に保持される。そして、処理室内に例えばＨＢｒガスとＮＦ３ガス、またはＨＢｒガスとＳＦ６ガスを導入して所望の減圧雰囲気にした後、処理室内にプラズマを生起させてＲＩＥを行う。
【００５２】
このとき、ホール２１の孔径が小さく、また複数の電極層ＷＬの層数が多く積層体が厚い場合、すなわちホール２１のアスペクト比（孔径に対する深さの比）が高くなると、孔径の変化（ばらつき）に対してエッチングレートの変化が敏感になる。例えば、ホール２１の孔径が５０ｎｍ程度で、ホール２１が形成される積層体の厚さが１〜２μｍで、ホール２１のアスペクト比が２０〜４０程度では、孔径が１０〜２０％程度ずれただけで、深さ方向に１〜２μｍ程度加工した間に、２００〜４００ｎｍ程度の深さのばらつきが生じることがある。
【００５３】
ホール２１の下方にはバックゲートＢＧ内に埋め込まれた犠牲膜１３が存在し、その犠牲膜１３は、厚さが例えば１００ｎｍ程度の薄い膜である。犠牲膜１３を構成するシリコン窒化膜またはカーボン膜は、電極層ＷＬ及び絶縁層２５の両方を効率よくエッチングできる前述したガスに対するエッチング耐性がそれほど高くない。したがって、複数の電極層ＷＬ及び複数の絶縁層２５を一括してエッチングする条件で、そのままホール２１の加工を続けると、エッチングを犠牲膜１３でストップさせることができず、また犠牲膜１３が薄いこともあって、ホール２１が犠牲膜１３を突き抜けてしまう加工不良が起こり得る。
【００５４】
特に、ホール２１のアスペクト比が高い場合で、複数のホール２１間で孔径がばらつくと、それら孔径差がわずかであっても、複数のホール２１間のエッチングレートに差が生じ、相対的にエッチングレートが遅いホール２１が犠牲膜１３に達したときには、相対的にエッチングレートが速いホール２１がすでに犠牲膜１３を突き抜けているということも起こり得る。
【００５５】
しかし、本実施形態では、電極層ＷＬと絶縁層２５とが交互に積層された積層体と、バックゲートＢＧとの間に、ダミー電極層ＷＬを設けている。そして、複数のホール２１がダミー電極層ＤＷＬに達すると、エッチングガスを切り替えてダミー電極層ＤＷＬをＲＩＥ法でエッチングする。具体的には、処理室内に導入するガスをＨＢｒガスとＯ２ガスとの混合ガスに切り替えて、ダミー電極層ＤＷＬのエッチングを行う。
【００５６】
このときのエッチングは、同じ材料からなる単一層であるダミー電極層ＤＷＬのエッチングであって、電極層ＷＬと絶縁層２５という異なる材料の層を両方エッチング可能なガスを用いなくてよい。そして、ダミー電極層ＤＷＬは例えばシリコン層であり、犠牲膜１３として用いられたシリコン窒化膜またはカーボン膜は、シリコン層をエッチングするガス（例えば、前述したＨＢｒガスとＯ２ガスとの混合ガス）に対して高いエッチング耐性を有する。したがって、ダミー電極層ＤＷＬをエッチングする条件でホール２１の加工を続けても、犠牲膜１３で確実にエッチングをストップさせることが可能である。
【００５７】
なお、ダミー電極層ＤＷＬのエッチング時、Ｏ２ガスは含まれなくてもよいが、ＨＢｒガスに対してＯ２ガスを加えることで、シリコン層以外の材料に対してエッチングがより進行しにくくなり、犠牲膜１３のエッチング耐性がより高まる。
【００５８】
ダミー電極層ＷＬは電極層ＷＬと同じ材料であり、電極層ＷＬ及び絶縁層２５を一括してエッチングするガスによってもエッチングされる。したがって、複数のホール２１がダミー電極層ＤＷＬに達したとき、図５（ａ）に示すように、複数のホール２１間で深さのばらつきが生じていることがあり得る。
【００５９】
そこで、ダミー電極層ＤＷＬを各々の電極層ＷＬよりも厚く形成し、さらにダミー電極層ＤＷＬとバックゲートＢＧとの間に、ダミー電極層ＤＷＬ及び犠牲膜１３とは異なる材料（例えばシリコン酸化物）の絶縁層１４を設けることで、犠牲膜１３に達するまでに、複数のホール２１間でのエッチングレートのばらつきを低減することができる。
【００６０】
絶縁層１４は、バックゲートＢＧとダミー電極層ＤＷＬとの絶縁を確保するだけではなく、ダミー電極層ＤＷＬエッチング時のエッチングストッパーとして機能する。すなわち、ダミー電極層ＤＷＬに達するホール２１を形成した後、前述したようにガスを切り替えて、ダミー電極層ＤＷＬにおけるホール２１の底部の下の部分を絶縁層１４に達するまでエッチングする。この後、ガスを例えばＦ（フッ素）を含むガスに切り替えて絶縁層１４を例えばＲＩＥ法でエッチングする。これにより、図５（ｂ）に示すように、複数の電極層ＷＬ、複数の絶縁層２５、ダミー電極層ＤＷＬ及び絶縁層１４を貫通して犠牲膜１３に達するホール２２が形成される。この時点で、複数のホール２２間のエッチングレートのばらつきは低減され、ホール２２が犠牲膜１３を突き抜けてしまうのを回避できる。
【００６１】
また、バックゲートＢＧがダミー電極層ＤＷＬと同じ例えばシリコン層である場合に、ホール底部の一部が犠牲膜１３上からバックゲートＢＧ上にずれても、ダミー電極層ＤＷＬとバックゲートＢＧとの間に絶縁層１４が介在されていることで、ホール形成時のバックゲートＢＧのエッチングを抑制できる。
【００６２】
前述した各層のＲＩＥ時、基板１０側、具体的にはこれを保持する保持部側にはバイアスパワーが印加され、基板１０側に向けて加速されたイオンの衝突によるエッチング作用も生じている。複数の電極層ＷＬと複数の絶縁層２５とを一括してエッチングするときには、ホール加工レートを高めるために基板１０側へのバイアスパワーが相対的に大きい方が望ましく、ダミー電極層ＤＷＬのエッチング時及び絶縁層１４のエッチング時には、犠牲膜１３に対するエッチングを抑えるためにバイアスパワーは相対的に小さい方が望ましい。
【００６３】
なお、電極層ＷＬ、絶縁層２５及び犠牲膜１３とは異なる材料の層をダミー層として、バックゲートＢＧの上に設けることも考えられるが、ホール加工後の後処理や、後述する犠牲膜１３の除去工程などで、そのダミー層に対するエッチング選択性を考慮しなければならず、プロセス難易度の上昇をまねく。さらにそのダミー層の材料によっては、バックゲートＢＧと、メモリセルが形成される積層体との間の誘電率を増大させ、デバイス特性を低下させる懸念がある。また、メタルを含む材料をダミー層として用いた場合には、メタル元素によるホール加工面の汚染の懸念もある。したがって、デバイス特性、プロセスインテグレーションの点から、電極層ＷＬと同じ例えばシリコンをダミー電極層ＤＷＬとして用いるのが望ましい。
【００６４】
ホール２２は犠牲膜１３に達し、ホール２２の底部に犠牲膜１３が露出する。そのホール２２の形成後、ホール２２を通じて犠牲膜１３を除去する。これにより、図６（ａ）に示すように、隣接する一対のホール２２とその下の凹部１２とがつながり、Ｕ字状のメモリホールＭＨが得られる。
【００６５】
メモリホールＭＨの形成後、図６（ｂ）に示すように、メモリホールＭＨの内壁に絶縁膜３０を例えばＣＶＤ法で形成する。その後、メモリホールＭＨ内における絶縁膜３０の内側に例えばＣＶＤ法でチャネルボディ２０を形成する。
【００６６】
その後、ダミー電極層ＤＷＬ、複数の電極層ＷＬ及び複数の絶縁層２５を含む積層体を複数のブロックに分断し、各ブロック間に絶縁物４１を埋め込む。
【００６７】
次に、前述までの工程で得られた積層体上に、図７（ａ）に示すように、絶縁層４２を介して上部ゲート層ＳＧを形成する。その後、上部ゲート層ＳＧはパターニングされ、ドレイン側選択ゲートＤＳＧとソース側選択ゲートＳＳＧに分断される。ドレイン側選択ゲートＤＳＧとソース側選択ゲートＳＳＧとの間には、絶縁層４３が設けられる。その後、ドレイン側選択ゲートＤＳＧ及びソース側選択ゲートＳＳＧ上に絶縁層４４が形成される。
【００６８】
次に、図７（ｂ）に示すように、絶縁層４４、ドレイン側選択ゲートＤＳＧ及び絶縁層４２を貫通し、Ｕ字状のチャネルボディ２０における一方の上端部に達するホールを形成した後、そのホールの側壁にゲート絶縁膜３５を形成し、さらにその内側にチャネルボディ４５を形成する。同様に、絶縁層４４、ソース側選択ゲートＳＳＧ及び絶縁層４２を貫通し、Ｕ字状のチャネルボディ２０における他方の上端部に達するホールを形成した後、そのホールの側壁にゲート絶縁膜３６を形成し、さらにその内側にチャネルボディ４５を形成する。その後、ソース線ＳＬ、ビット線ＢＬ、その他の上層配線などの形成が行われる。
【００６９】
以上、具体例を参照しつつ実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００７０】
例えば、メモリストリングの構成はＵ字状に限らず、図８に示すようにＩ字状であってもよい。図８には導電部分のみを示し、絶縁部分の図示は省略している。この構造では、基板１０上にソース線ＳＬが設けられ、その上に下部ゲート層としてソース側選択ゲートＳＳＧが設けられ、その上にダミー電極層ＤＷＬが設けられ、その上に複数層の電極層ＷＬが設けられ、最上層の電極層ＷＬとビット線ＢＬとの間に上部ゲート層としてドレイン側選択ゲートＤＳＧが設けられている。この構造においても、ダミー電極層ＤＷＬは、各々の電極層ＷＬよりも厚い。
【符号の説明】
【００７１】
１０…基板、１２…凹部、１３…犠牲膜、１５…マスク層、１６…中間膜、１７…レジスト膜、２０…チャネルボディ、２５…絶縁層、３２…電荷蓄積膜、ＷＬ…電極層、ＤＷＬ…ダミー電極層、ＢＧ…バックゲート、ＤＳＧ…ドレイン側選択ゲート、ＳＳＧ…ソース側選択ゲート
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
メモリセルにおけるコントロールゲートとして機能する電極層と、絶縁層とを交互に複数積層した積層体にメモリホールを形成し、そのメモリホールの側壁に電荷蓄積膜を形成した後、メモリホール内にシリコンを設けることでメモリセルを３次元配列する技術が提案されている。このような構造において、特に積層体における積層数が増大すると、メモリホールの加工が難しくなり、また加工難易度の上昇はデバイス特性のばらつきを生じさせる原因になり得る。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１４６９５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
デバイス特性及びプロセスのばらつきを低減できる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体装置は、基板と、下部ゲート層と、積層体と、ダミー電極層と、絶縁膜と、チャネルボディと、を備えた。前記下部ゲート層は、前記基板上に設けられた。前記積層体は、前記下部ゲート層上にそれぞれ交互に積層された複数の絶縁層と複数の電極層とを有する。前記ダミー電極層は、前記下部ゲート層と前記積層体との間に設けられ、前記電極層と同じ材料からなり、各々の前記電極層よりも厚い。前記絶縁膜は、前記積層体及び前記ダミー電極層を貫通して形成されたホールの側壁に設けられた電荷蓄積膜を含む。前記チャネルボディは、前記ホール内における前記絶縁膜の内側に設けられた。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体装置におけるメモリセルアレイの模式斜視図。
【図２】図１における要部の拡大断面図。
【図３】実施形態に係る半導体装置の製造方法を示す模式断面図。
【図４】図３に続く工程を示す模式断面図。
【図５】図４に続く工程を示す模式断面図。
【図６】図５に続く工程を示す模式断面図。
【図７】図６に続く工程を示す模式断面図。
【図８】他の実施形態に係る半導体装置におけるメモリストリングの模式斜視図。
【図９】バックゲート直上の最下層メモリセルと、その最下層メモリセルより上のメモリセルの消去特性を比較するグラフ。
【発明を実施するための形態】
【０００７】
以下、図面を参照し、実施形態について説明する。なお、以下の実施形態では半導体としてシリコンを例示するが、シリコン以外の半導体を用いてもよい。
【０００８】
図１は、実施形態に係る半導体装置におけるメモリセルアレイの模式斜視図であり、図７（ｂ）は、同メモリセルアレイにおける１つのメモリストリングＭＳの模式断面図である。
【０００９】
なお、図１においては、図を見易くするために、メモリホールＭＨの内壁に形成された絶縁膜以外の絶縁部分については図示を省略している。
図２は、図１におけるメモリセルＭＣが設けられた部分の拡大断面図である。
【００１０】
また、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。また、図７（ｂ）に示すＹ方向及びＺ方向は、図１におけるＹ方向及びＺ方向と対応する。
【００１１】
基板１０上には、図７（ｂ）に示す絶縁層１１を介して、下部ゲート層としてバックゲートＢＧが設けられている。バックゲートＢＧは、例えば不純物が添加され導電性を有するシリコン層である。
【００１２】
バックゲートＢＧ上には、絶縁層１４を介して、ダミー電極層ＤＷＬが設けられている。ダミー電極層ＤＷＬは、例えば不純物が添加され導電性を有するシリコン層である。
【００１３】
ダミー電極層ＤＷＬ上には、複数の絶縁層２５と、複数の電極層ＷＬとがそれぞれ交互に積層されている。それらの層数は任意である。最下層の電極層ＷＬとダミー電極層ＤＷＬとの間には絶縁層２５が介在している。また、図７（ｂ）では、上記積層体における最上層が電極層ＷＬであるが、最上層が絶縁層２５であってもよい。
【００１４】
電極層ＷＬは、ダミー電極層ＷＬと同じ材料であり、例えば不純物が添加され導電性を有するシリコン層である。絶縁層２５は、例えばシリコン酸化物を含むＴＥＯＳ（tetraethoxysilane）層である。
【００１５】
各電極層ＷＬは略同じ厚さである。各々の電極層ＷＬの厚さよりも、ダミー電極層ＤＷＬの厚さは厚い。
【００１６】
メモリセルアレイ領域における電極層ＷＬ、絶縁層２５及びダミー電極層ＤＷＬを含む積層体は、Ｙ方向に複数のブロックに分断され、各ブロック間には絶縁物４１が埋め込まれている。
【００１７】
あるブロックにおける最上層の電極層ＷＬ上には、絶縁層４２を介して、ドレイン側選択ゲートＤＳＧが設けられている。ドレイン側選択ゲートＤＳＧは、例えば不純物が添加され導電性を有するシリコン層である。そのブロックに隣接するブロックにおける最上層の電極層ＷＬ上には、絶縁層４２を介して、ソース側選択ゲートＳＳＧが設けられている。ソース側選択ゲートＳＳＧは、例えば不純物が添加され導電性を有するシリコン層である。ドレイン側選択ゲートＤＳＧとソース側選択ゲートＳＳＧとの間には、絶縁層４３が介在している。
【００１８】
ドレイン側選択ゲートＤＳＧ及びソース側選択ゲートＳＳＧ上には、絶縁層４４が設けられている。ソース側選択ゲートＳＳＧ上には、その絶縁層４４を介して、図１に示すソース線ＳＬが設けられている。ソース線ＳＬは、金属層、または不純物が添加され導電性を有するシリコン層である。ソース線ＳＬ上には、図示しない絶縁層を介して、複数本のビット線ＢＬが設けられている。各ビット線ＢＬはＹ方向に延在している。
【００１９】
バックゲートＢＧ及びこのバックゲートＢＧ上の積層体には、Ｕ字状のメモリホールＭＨが複数形成されている。ドレイン側選択ゲートＤＳＧを含むブロックには、絶縁層４４、ドレイン側選択ゲートＤＳＧ、絶縁層４２、複数の電極層ＷＬ、複数の絶縁層２５、ダミー電極層ＤＷＬおよび絶縁層１４を貫通しＺ方向に延在するホールが形成されている。ソース側選択ゲートＳＳＧを含むブロックには、絶縁層４４、ソース側選択ゲートＳＳＧ、絶縁層４２、複数の電極層ＷＬ、複数の絶縁層２５、ダミー電極層ＤＷＬおよび絶縁層１４を貫通しＺ方向に延在するホールが形成されている。それら一対のホールは、後述するように、バックゲートＢＧ内に形成された凹部を介してつながり、Ｕ字状のメモリホールＭＨが得られる。
【００２０】
メモリホールＭＨの内部には、Ｕ字状にチャネルボディ２０、４５が設けられている。チャネルボディ２０、４５は、例えばシリコン膜である。複数の電極層ＷＬ、複数の絶縁層２５、ダミー電極層ＤＷＬ及び絶縁層１４を貫通する部分、およびバックゲートＢＧ内にはチャネルボディ２０が設けられている。そのチャネルボディ２０と、メモリホールＭＨの内壁との間には絶縁膜３０が設けられている。
【００２１】
ドレイン側選択ゲートＤＳＧを貫通する部分、およびソース側選択ゲートＳＳＧを貫通する部分には、チャネルボディ４５が設けられている。チャネルボディ４５とドレイン側選択ゲートＤＳＧとの間には、ゲート絶縁膜３５が設けられている。チャネルボディ４５とソース側選択ゲートＳＳＧとの間には、ゲート絶縁膜３６が設けられている。
【００２２】
なお、メモリホールＭＨ内のすべてをチャネルボディ２０、４５で埋める構造に限らず、メモリホールＭＨの中心軸側に空洞部が残るようにチャネルボディ２０、４５を形成し、その内側の空洞部に絶縁物を埋め込んだ構造であってもよい。
【００２３】
絶縁膜３０は、例えば一対のシリコン酸化膜でシリコン窒化膜を挟んだＯＮＯ（Oxide-Nitride-Oxide）構造を有する。図２に示すように、各電極層ＷＬとチャネルボディ２０との間には、電極層ＷＬ側から順に第１の絶縁膜３１、電荷蓄積膜３２及び第２の絶縁膜３３が設けられている。第１の絶縁膜３１は電極層ＷＬに接し、第２の絶縁膜３３はチャネルボディ２０に接し、第１の絶縁膜３１と第２の絶縁膜３３との間に電荷蓄積膜３２が設けられている。ダミー電極層ＤＷＬとチャネルボディ２０との間の絶縁膜３０も同様な構成である。
【００２４】
チャネルボディ２０は、メモリセルを構成するトランジスタにおけるチャネルとして機能し、電極層ＷＬはコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
【００２５】
本実施形態に係る半導体装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。例えば、メモリセルはチャージトラップ構造のメモリセルである。電荷蓄積膜３２は、電荷（電子）を閉じこめるトラップを多数有し、例えばシリコン窒化膜である。第２の絶縁膜３３は、例えばシリコン酸化膜であり、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。第１の絶縁膜３１は、例えばシリコン酸化膜であり、電荷蓄積膜３２に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。
【００２６】
ドレイン側選択ゲートＤＳＧ、チャネルボディ４５及びそれらの間のゲート絶縁膜３５は、ドレイン側選択トランジスタＤＳＴを構成する。ドレイン側選択トランジスタＤＳＴを含むブロックのチャネルボディ２０とチャネルボディ４５は電気的に接続され、そのチャネルボディ４５の上端部は、図１に示すビット線ＢＬと接続されている。
【００２７】
ソース側選択ゲートＳＳＧ、チャネルボディ４５及びそれらの間のゲート絶縁膜３６は、ソース側選択トランジスタＳＳＴを構成する。ソース側選択トランジスタＳＳＴを含むブロックのチャネルボディ２０とチャネルボディ４５は電気的に接続され、そのチャネルボディ４５の上端部は、図１に示すソース線ＳＬと接続されている。
【００２８】
バックゲートＢＧ、このバックゲートＢＧ内に設けられたチャネルボディ２０及び絶縁膜３０は、バックゲートトランジスタＢＧＴを構成する。
【００２９】
ドレイン側選択トランジスタＤＳＴとバックゲートトランジスタＢＧＴとの間には、各電極層ＷＬをコントロールゲートとするメモリセルＭＣが、電極層ＷＬの層数に対応して複数設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＳＴの間にも、各電極層ＷＬをコントロールゲートとするメモリセルＭＣが、電極層ＷＬの層数に対応して複数設けられている。
【００３０】
それらメモリセルＭＣ、ドレイン側選択トランジスタＤＳＴ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＳＴは直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。１つのメモリストリングＭＳは、複数の電極層ＷＬを含む積層体の積層方向に延びる一対の柱状部ＣＬと、バックゲートＢＧに埋め込まれ、一対の柱状部ＣＬをつなぐ連結部ＪＰとを有する。このメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルＭＣがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
【００３１】
ダミー電極層ＤＷＬは、電荷蓄積膜３２を含む絶縁膜３０を介してチャネルボディ２０を囲むトランジスタ（ダミーセルとする）のコントロールゲートとして機能する。ただし、このダミーセルにおける電荷蓄積膜３２にはデータの書き込みが行われず、ダミーセルはデータの記憶・保持を行うメモリセルとしては機能しない。
【００３２】
メモリセルにデータを書き込む場合、書き込み対象のメモリセルの電極層ＷＬには書き込み電位Ｖｐｒｏｇ（例えば２０Ｖ程）が与えられる。書き込み対象でないメモリセルの電極層ＷＬには、Ｖｐｒｏｇよりも低いパス電位（もしくは中間電位）Ｖｐａｓｓ（例えば１０Ｖ程）が与えられる。これにより、書き込み対象のメモリセルにおいてのみ電荷蓄積膜３２に印加される電界強度が強くなる。
【００３３】
例えば、データ“０”の書き込み時には、ビット線ＢＬを通じて０Ｖが与えられたチャネルボディ２０と、Ｖｐｒｏｇが与えられた電極層ＷＬとの電位差により、書き込み対象のメモリセルの電荷蓄積膜３２に電子が注入され、メモリセルを構成するトランジスタ（メモリトランジスタ）の閾値電圧Ｖｔｈが正の方向にシフトする。Ｖｐａｓｓが電極層ＷＬに与えられたメモリセルの電荷蓄積膜３２には電子が注入されず、書き込みが行われない。
【００３４】
また、データ“１”を書き込む場合、すなわちメモリトランジスタの閾値電圧Ｖｔｈを消去状態から上げない（電荷蓄積膜３２に電子を注入しない）場合も、書き込み対象のメモリセルの電極層ＷＬにはＶｐｒｏｇが与えられ、その他のメモリセルの電極層ＷＬにはＶｐａｓｓが与えられる。このデータ“１”の書き込み時、ドレイン側選択トランジスタＤＳＴのゲート電位とビット線ＢＬの電位とが同電位とされ、チャネルボディ２０と、Ｖｐｒｏｇが与えられた電極層ＷＬとの電位差が低減するため、その電荷蓄積膜３２には電子が注入されない。Ｖｐａｓｓが電極層ＷＬに与えられたメモリセルの電荷蓄積膜３２にも電子は注入されない。
【００３５】
上記データ書き込み時、ダミー電極層ＤＷＬには、書き込み対象でないメモリセルと同じＶｐａｓｓが与えられ、ダミーセルにはデータが書き込まれない。
【００３６】
データの読み出し時、ダミー電極層ＤＷＬには、読み出し対象でないメモリセルの電極層ＷＬに与えられる電位Ｖｒｅａｄ、もしくはダミーセルを構成するトランジスタをオンにする電位が与えられる。
【００３７】
データの消去はブロックごとに行われる。データの消去時、選択ブロックにおける電極層ＷＬには例えば０Ｖ（グランド電位）が与えられ、チャネルボディ２０は例えば２０Ｖ程度にブーストされる。これにより、メモリセルの電荷蓄積膜３２に蓄積された電子は引き抜かれデータの消去が行われる。
データの消去時、選択ブロックにおけるダミー電極層ＤＷＬには、Ｖera_passが与えられる。Ｖera_passは、ダミーセルの閾値電圧の変動を抑える電位であり、例えば５Ｖほどである。あるいは、ダミーセルの閾値電圧が低くシフトしてもメモリセルの読み出し動作には影響しないため、データの消去時、ダミー電極層ＤＷＬの電位を０Ｖ（グランド電位）にしてもよい。
非選択ブロックにおける電極層ＷＬ及びダミー電極層ＤＷＬはフローティング状態にされる。これにより、チャネルボディ２０の電位の上昇に伴い、カップリングによって電極層ＷＬの電位も上昇しメモリセルの電荷蓄積層３２から電子は引き抜かれない。
【００３８】
ここで、図９は、バックゲートＢＧのすぐ上に設けられた最下層のメモリセルの消去特性（破線）と、それより上の層のメモリセルの消去特性（実線）とを比較するグラフである。横軸は時間を、縦軸は閾値電圧Ｖｔｈを表す。消去動作は、電荷蓄積膜３２に蓄積された電子を引き抜く動作であり、すなわちメモリトランジスタの閾値電圧Ｖｔｈを低下させる動作である。
【００３９】
複数のメモリセルが積層された構造において、バックゲートＢＧのすぐ上に位置する最下層のメモリセルは、消去時に電子の引き抜きが進みにくい傾向があり、これは異なる階層のメモリセル間で特性がばらつく原因となり得る。積層方向で隣り合う電極層間の絶縁層の厚みはほぼ一定である。これに対して、バックゲートＢＧと最下層の電極層との間の絶縁層の厚みは、電極層間の絶縁層の厚みとは異なる場合がある。これが、最下層のメモリセルの消去特性が他のメモリセルと違ってくる原因の一つと考えられる。
【００４０】
そこで、本実施形態では、バックゲートＢＧの上にダミー電極層ＤＷＬを設け、このダミー電極層ＤＷＬをコントロールゲートとするトランジスタ（ダミーセル）には、データの記憶・保持を行うメモリセルとしての機能は担わせない。この結果、異なる階層のメモリセル間での特性のばらつきを抑制できる。
【００４１】
ダミー電極層ＤＷＬは、電極層ＷＬと同じ材料で、且つ形状等の構造的な差異がなく形成されるため、ダミー電極層ＤＷＬを形成するために電極層ＷＬとは異なる特別な工程の追加はない。なお、ダミー電極層ＤＷＬはメモリセルとして使わないため、ダミー電極層ＤＷＬの厚みを、他のメモリセルの電極層ＷＬの厚みに揃えて設計する必要がない。そこで、本実施形態では、後述するように、プロセス上の理由から、ダミー電極層ＤＷＬを、メモリセルの電極層ＷＬよりも厚くしている。
【００４２】
次に、図３（ａ）〜図７（ｂ）を参照して、実施形態に係る半導体装置の製造方法について説明する。なお、これらの図は、前述した図７（ｂ）と同じＹ−Ｚ断面を表す。
【００４３】
まず、図３（ａ）に示すように、基板１０上に絶縁層１１を介してバックゲートＢＧを形成し、この後、図３（ｂ）に示すように、バックゲートＢＧに凹部１２を形成する。次に、その凹部１２内に、図３（ｃ）に示すように、犠牲膜１３を埋め込む。犠牲膜１３として、例えばシリコン窒化膜、あるいはカーボン膜を用いることができる。
【００４４】
次に、図４（ａ）に示すように、バックゲートＢＧ及び犠牲膜１３上に、絶縁層１４を介してダミー電極層ＤＷＬを形成する。さらに、ダミー電極層ＤＷＬ上に、絶縁層２５と電極層ＷＬとをそれぞれ交互に複数積層する。
【００４５】
絶縁層１４、２５、ダミー電極層ＤＷＬおよび電極層ＷＬは、例えばＣＶＤ（chemical vapor deposition）法で形成される。ダミー電極層ＤＷＬは犠牲膜１３とは異なる材料からなる。また、ダミー電極層ＤＷＬと各電極層ＷＬは、同じ材料（例えば多結晶シリコン）で形成される。また、各電極層ＷＬは略同じ厚さに形成され、ダミー電極層ＤＷＬは、各々の電極層ＷＬの厚さよりも厚く形成される。
【００４６】
また、上記積層体の上には、さらにマスク層１５、中間膜１６およびレジスト膜１７が順に形成される。マスク層１５は、例えばカーボン層である。中間膜１６は、例えばシリコン酸化膜である。
【００４７】
次に、レジスト膜１７に選択的に開口を形成するパターニングを行った後、そのパターニングされたレジスト膜１７をマスクにして、中間膜１６及びマスク層１５を例えばＲＩＥ（Reactive Ion Etching）法で選択的にエッチングする。これにより、図４（ｂ）に示すように、マスク層１５にホール１８が形成される。ホール１８はマスク層１５を貫通して最上層の電極層ＷＬに達する。なお、複数の電極層ＷＬと複数の絶縁層２５を含む積層体における最上層は電極層ＷＬに限らず、絶縁層２５であってもよい。
【００４８】
レジスト膜１７及び中間膜１６を除去した後、ホール１８が形成されたマスク層１５をマスクにして、その下の積層体を例えばＲＩＥ法で選択的にエッチングする。これにより、図５（ａ）に示すように、複数の電極層ＷＬ及び複数の絶縁層２５を貫通してダミー電極層ＤＷＬに達するホール２１が形成される。
【００４９】
上記積層体における面方向の複数箇所に対して同時にエッチングを進め、複数のホール２１を同時に形成する。また、電極層ＷＬのエッチング時と絶縁層２５のエッチング時とでガスは切り替えず、複数の電極層ＷＬと複数の絶縁層２５とを同じガスを用いた同じ条件で続けて一括してエッチングする。これにより、効率的なプロセスとなりコスト低減を図れる。
【００５０】
このときのＲＩＥに用いられるガスとしては、電極層ＷＬの主成分であるシリコンと、絶縁層２５の主成分であるシリコン酸化物の両方を効率よくエッチングできるガスが用いられる。例えば、Ｂｒ（臭素）を含むガスと、Ｆ（フッ素）を含むガスとの混合ガスを用いることができる。
【００５１】
基板１０及びその上の積層物を含む構造体はウェーハ状態で処理室内に収容され、処理室内に設けられた保持部に保持される。そして、処理室内に例えばＨＢｒガスとＮＦ３ガス、またはＨＢｒガスとＳＦ６ガスを導入して所望の減圧雰囲気にした後、処理室内にプラズマを生起させてＲＩＥを行う。
【００５２】
このとき、ホール２１の孔径が小さく、また複数の電極層ＷＬの層数が多く積層体が厚い場合、すなわちホール２１のアスペクト比（孔径に対する深さの比）が高くなると、孔径の変化（ばらつき）に対してエッチングレートの変化が敏感になる。例えば、ホール２１の孔径が５０ｎｍ程度で、ホール２１が形成される積層体の厚さが１〜２μｍで、ホール２１のアスペクト比が２０〜４０程度では、孔径が１０〜２０％程度ずれただけで、深さ方向に１〜２μｍ程度加工した間に、２００〜４００ｎｍ程度の深さのばらつきが生じることがある。
【００５３】
ホール２１の下方にはバックゲートＢＧ内に埋め込まれた犠牲膜１３が存在し、その犠牲膜１３は、厚さが例えば１００ｎｍ程度の薄い膜である。犠牲膜１３を構成するシリコン窒化膜またはカーボン膜は、電極層ＷＬ及び絶縁層２５の両方を効率よくエッチングできる前述したガスに対するエッチング耐性がそれほど高くない。したがって、複数の電極層ＷＬ及び複数の絶縁層２５を一括してエッチングする条件で、そのままホール２１の加工を続けると、エッチングを犠牲膜１３でストップさせることができず、また犠牲膜１３が薄いこともあって、ホール２１が犠牲膜１３を突き抜けてしまう加工不良が起こり得る。
【００５４】
特に、ホール２１のアスペクト比が高い場合で、複数のホール２１間で孔径がばらつくと、それら孔径差がわずかであっても、複数のホール２１間のエッチングレートに差が生じ、相対的にエッチングレートが遅いホール２１が犠牲膜１３に達したときには、相対的にエッチングレートが速いホール２１がすでに犠牲膜１３を突き抜けているということも起こり得る。
【００５５】
しかし、本実施形態では、電極層ＷＬと絶縁層２５とが交互に積層された積層体と、バックゲートＢＧとの間に、ダミー電極層ＷＬを設けている。そして、複数のホール２１がダミー電極層ＤＷＬに達すると、エッチングガスを切り替えてダミー電極層ＤＷＬをＲＩＥ法でエッチングする。具体的には、処理室内に導入するガスをＨＢｒガスとＯ２ガスとの混合ガスに切り替えて、ダミー電極層ＤＷＬのエッチングを行う。
【００５６】
このときのエッチングは、同じ材料からなる単一層であるダミー電極層ＤＷＬのエッチングであって、電極層ＷＬと絶縁層２５という異なる材料の層を両方エッチング可能なガスを用いなくてよい。そして、ダミー電極層ＤＷＬは例えばシリコン層であり、犠牲膜１３として用いられたシリコン窒化膜またはカーボン膜は、シリコン層をエッチングするガス（例えば、前述したＨＢｒガスとＯ２ガスとの混合ガス）に対して高いエッチング耐性を有する。したがって、ダミー電極層ＤＷＬをエッチングする条件でホール２１の加工を続けても、犠牲膜１３で確実にエッチングをストップさせることが可能である。
【００５７】
なお、ダミー電極層ＤＷＬのエッチング時、Ｏ２ガスは含まれなくてもよいが、ＨＢｒガスに対してＯ２ガスを加えることで、シリコン層以外の材料に対してエッチングがより進行しにくくなり、犠牲膜１３のエッチング耐性がより高まる。
【００５８】
ダミー電極層ＷＬは電極層ＷＬと同じ材料であり、電極層ＷＬ及び絶縁層２５を一括してエッチングするガスによってもエッチングされる。したがって、複数のホール２１がダミー電極層ＤＷＬに達したとき、図５（ａ）に示すように、複数のホール２１間で深さのばらつきが生じていることがあり得る。
【００５９】
そこで、ダミー電極層ＤＷＬを各々の電極層ＷＬよりも厚く形成し、さらにダミー電極層ＤＷＬとバックゲートＢＧとの間に、ダミー電極層ＤＷＬ及び犠牲膜１３とは異なる材料（例えばシリコン酸化物）の絶縁層１４を設けることで、犠牲膜１３に達するまでに、複数のホール２１間でのエッチングレートのばらつきを低減することができる。
【００６０】
絶縁層１４は、バックゲートＢＧとダミー電極層ＤＷＬとの絶縁を確保するだけではなく、ダミー電極層ＤＷＬエッチング時のエッチングストッパーとして機能する。すなわち、ダミー電極層ＤＷＬに達するホール２１を形成した後、前述したようにガスを切り替えて、ダミー電極層ＤＷＬにおけるホール２１の底部の下の部分を絶縁層１４に達するまでエッチングする。この後、ガスを例えばＦ（フッ素）を含むガスに切り替えて絶縁層１４を例えばＲＩＥ法でエッチングする。これにより、図５（ｂ）に示すように、複数の電極層ＷＬ、複数の絶縁層２５、ダミー電極層ＤＷＬ及び絶縁層１４を貫通して犠牲膜１３に達するホール２２が形成される。この時点で、複数のホール２２間のエッチングレートのばらつきは低減され、ホール２２が犠牲膜１３を突き抜けてしまうのを回避できる。
【００６１】
また、バックゲートＢＧがダミー電極層ＤＷＬと同じ例えばシリコン層である場合に、ホール底部の一部が犠牲膜１３上からバックゲートＢＧ上にずれても、ダミー電極層ＤＷＬとバックゲートＢＧとの間に絶縁層１４が介在されていることで、ホール形成時のバックゲートＢＧのエッチングを抑制できる。
【００６２】
前述した各層のＲＩＥ時、基板１０側、具体的にはこれを保持する保持部側にはバイアスパワーが印加され、基板１０側に向けて加速されたイオンの衝突によるエッチング作用も生じている。複数の電極層ＷＬと複数の絶縁層２５とを一括してエッチングするときには、ホール加工レートを高めるために基板１０側へのバイアスパワーが相対的に大きい方が望ましく、ダミー電極層ＤＷＬのエッチング時及び絶縁層１４のエッチング時には、犠牲膜１３に対するエッチングを抑えるためにバイアスパワーは相対的に小さい方が望ましい。
【００６３】
なお、電極層ＷＬ、絶縁層２５及び犠牲膜１３とは異なる材料の層をダミー層として、バックゲートＢＧの上に設けることも考えられるが、ホール加工後の後処理や、後述する犠牲膜１３の除去工程などで、そのダミー層に対するエッチング選択性を考慮しなければならず、プロセス難易度の上昇をまねく。さらにそのダミー層の材料によっては、バックゲートＢＧと、メモリセルが形成される積層体との間の誘電率を増大させ、デバイス特性を低下させる懸念がある。また、メタルを含む材料をダミー層として用いた場合には、メタル元素によるホール加工面の汚染の懸念もある。したがって、デバイス特性、プロセスインテグレーションの点から、電極層ＷＬと同じ例えばシリコンをダミー電極層ＤＷＬとして用いるのが望ましい。
【００６４】
ホール２２は犠牲膜１３に達し、ホール２２の底部に犠牲膜１３が露出する。そのホール２２の形成後、ホール２２を通じて犠牲膜１３を除去する。これにより、図６（ａ）に示すように、隣接する一対のホール２２とその下の凹部１２とがつながり、Ｕ字状のメモリホールＭＨが得られる。
【００６５】
メモリホールＭＨの形成後、図６（ｂ）に示すように、メモリホールＭＨの内壁に絶縁膜３０を例えばＣＶＤ法で形成する。その後、メモリホールＭＨ内における絶縁膜３０の内側に例えばＣＶＤ法でチャネルボディ２０を形成する。
【００６６】
その後、ダミー電極層ＤＷＬ、複数の電極層ＷＬ及び複数の絶縁層２５を含む積層体を複数のブロックに分断し、各ブロック間に絶縁物４１を埋め込む。
【００６７】
次に、前述までの工程で得られた積層体上に、図７（ａ）に示すように、絶縁層４２を介して上部ゲート層ＳＧを形成する。その後、上部ゲート層ＳＧはパターニングされ、ドレイン側選択ゲートＤＳＧとソース側選択ゲートＳＳＧに分断される。ドレイン側選択ゲートＤＳＧとソース側選択ゲートＳＳＧとの間には、絶縁層４３が設けられる。その後、ドレイン側選択ゲートＤＳＧ及びソース側選択ゲートＳＳＧ上に絶縁層４４が形成される。
【００６８】
次に、図７（ｂ）に示すように、絶縁層４４、ドレイン側選択ゲートＤＳＧ及び絶縁層４２を貫通し、Ｕ字状のチャネルボディ２０における一方の上端部に達するホールを形成した後、そのホールの側壁にゲート絶縁膜３５を形成し、さらにその内側にチャネルボディ４５を形成する。同様に、絶縁層４４、ソース側選択ゲートＳＳＧ及び絶縁層４２を貫通し、Ｕ字状のチャネルボディ２０における他方の上端部に達するホールを形成した後、そのホールの側壁にゲート絶縁膜３６を形成し、さらにその内側にチャネルボディ４５を形成する。その後、ソース線ＳＬ、ビット線ＢＬ、その他の上層配線などの形成が行われる。
【００６９】
以上、具体例を参照しつつ実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００７０】
例えば、メモリストリングの構成はＵ字状に限らず、図８に示すようにＩ字状であってもよい。図８には導電部分のみを示し、絶縁部分の図示は省略している。この構造では、基板１０上にソース線ＳＬが設けられ、その上に下部ゲート層としてソース側選択ゲートＳＳＧが設けられ、その上にダミー電極層ＤＷＬが設けられ、その上に複数層の電極層ＷＬが設けられ、最上層の電極層ＷＬとビット線ＢＬとの間に上部ゲート層としてドレイン側選択ゲートＤＳＧが設けられている。この構造においても、ダミー電極層ＤＷＬは、各々の電極層ＷＬよりも厚い。
【符号の説明】
【００７１】
１０…基板、１２…凹部、１３…犠牲膜、１５…マスク層、１６…中間膜、１７…レジスト膜、２０…チャネルボディ、２５…絶縁層、３２…電荷蓄積膜、ＷＬ…電極層、ＤＷＬ…ダミー電極層、ＢＧ…バックゲート、ＤＳＧ…ドレイン側選択ゲート、ＳＳＧ…ソース側選択ゲート
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられた下部ゲート層と、
前記下部ゲート層上にそれぞれ交互に積層された複数の絶縁層と複数の電極層とを有する積層体と、
前記下部ゲート層と前記積層体との間に設けられ、前記電極層と同じ材料からなり、各々の前記電極層よりも厚いダミー電極層と、
前記積層体及び前記ダミー電極層を貫通して形成されたホールの側壁に設けられた電荷蓄積膜を含む絶縁膜と、
前記ホール内における前記絶縁膜の内側に設けられたチャネルボディと、
を備えたことを特徴とする半導体装置。
【請求項２】
前記チャネルボディは、前記積層体の積層方向に延びる一対の柱状部と、前記下部ゲート層に埋め込まれ、前記一対の柱状部をつなぐ連結部とを有するＵ字状に形成されたことを特徴とする請求項１記載の半導体装置。
【請求項３】
基板上に、下部ゲート層を形成する工程と、
前記下部ゲート層上に、ダミー電極層を形成する工程と、
前記ダミー電極層上に、複数の絶縁層と、前記ダミー電極層と同じ材料の複数の電極層とをそれぞれ交互に積層して積層体を形成する工程と、
前記複数の絶縁層及び前記複数の電極層を同じガスを用いて一括してエッチングし、前記積層体を貫通して前記ダミー電極層に達する第１のホールを形成する工程と、
前記ダミー電極層における前記第１のホールの底部の下の部分を、前記第１のホールを形成するときとは異なるガスを用いてエッチングし、前記ダミー電極層に第２のホールを形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
前記ダミー電極層を、各々の前記電極層よりも厚くすることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記ダミー電極層及び前記積層体を形成する前に、前記下部ゲート層に凹部を形成する工程と、
前記ダミー電極層及び前記積層体を形成する前に、前記凹部を前記ダミー電極層と異なる材料の犠牲膜で埋める工程と、
前記第１のホール及び前記第２のホールを形成した後、前記第１のホール及び前記第２のホールを通じて前記犠牲膜を除去し、前記第１のホール、前記第２のホール及び前記凹部をつなげる工程と、
をさらに備えたことを特徴とする請求項３または４に記載の半導体装置の製造方法。
【請求項１】
基板と、
前記基板上に設けられた下部ゲート層と、
前記下部ゲート層上にそれぞれ交互に積層された複数の絶縁層と複数の電極層とを有する積層体と、
前記下部ゲート層と前記積層体との間に設けられ、前記電極層と同じ材料からなり、各々の前記電極層よりも厚いダミー電極層と、
前記積層体及び前記ダミー電極層を貫通して形成されたホールの側壁に設けられた電荷蓄積膜を含む絶縁膜と、
前記ホール内における前記絶縁膜の内側に設けられたチャネルボディと、
を備えたことを特徴とする半導体装置。
【請求項２】
前記チャネルボディは、前記積層体の積層方向に延びる一対の柱状部と、前記下部ゲート層に埋め込まれ、前記一対の柱状部をつなぐ連結部とを有するＵ字状に形成されたことを特徴とする請求項１記載の半導体装置。
【請求項３】
基板上に、下部ゲート層を形成する工程と、
前記下部ゲート層上に、ダミー電極層を形成する工程と、
前記ダミー電極層上に、複数の絶縁層と、前記ダミー電極層と同じ材料の複数の電極層とをそれぞれ交互に積層して積層体を形成する工程と、
前記複数の絶縁層及び前記複数の電極層を同じガスを用いて一括してエッチングし、前記積層体を貫通して前記ダミー電極層に達する第１のホールを形成する工程と、
前記ダミー電極層における前記第１のホールの底部の下の部分を、前記第１のホールを形成するときとは異なるガスを用いてエッチングし、前記ダミー電極層に第２のホールを形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
前記ダミー電極層を、各々の前記電極層よりも厚くすることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記ダミー電極層及び前記積層体を形成する前に、前記下部ゲート層に凹部を形成する工程と、
前記ダミー電極層及び前記積層体を形成する前に、前記凹部を前記ダミー電極層と異なる材料の犠牲膜で埋める工程と、
前記第１のホール及び前記第２のホールを形成した後、前記第１のホール及び前記第２のホールを通じて前記犠牲膜を除去し、前記第１のホール、前記第２のホール及び前記凹部をつなげる工程と、
をさらに備えたことを特徴とする請求項３または４に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１１−２４９５５９（Ｐ２０１１−２４９５５９Ａ）
【公開日】平成２３年１２月８日（２０１１．１２．８）
【国際特許分類】
【出願番号】特願２０１０−１２１２３８（Ｐ２０１０−１２１２３８）
【出願日】平成２２年５月２７日（２０１０．５．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年１２月８日（２０１１．１２．８）
【国際特許分類】
【出願日】平成２２年５月２７日（２０１０．５．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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