半導体装置及びその製造方法
【課題】強誘電体キャパシタの下部電極材料の選択自由度が高く、ビア工程の少ない半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、基板１０１上に形成されたスイッチングトランジスタ３０１Ａ，３０１Ｂと、拡散層１２１と、トランジスタ３０１上に形成された層間絶縁膜１３１と、下部電極２１１、強誘電体膜２１２、及び上部電極２１３を含む強誘電体キャパシタ２０１Ａ，２０１Ｂと、上部電極２１３の上方に形成された配線層１４１と、上部電極２１３と配線層１４１とを電気的に導通させる第１のプラグＴＷと、拡散層１２１と配線層１４１とを電気的に導通させる第２のプラグＶ１Ａ，Ｖ１Ｂと、下部電極２１１の側方に配置されており、下部電極２１１と拡散層１２１とを電気的に導通させる第３のプラグＣＳＦとを備える。
【解決手段】半導体装置は、基板１０１上に形成されたスイッチングトランジスタ３０１Ａ，３０１Ｂと、拡散層１２１と、トランジスタ３０１上に形成された層間絶縁膜１３１と、下部電極２１１、強誘電体膜２１２、及び上部電極２１３を含む強誘電体キャパシタ２０１Ａ，２０１Ｂと、上部電極２１３の上方に形成された配線層１４１と、上部電極２１３と配線層１４１とを電気的に導通させる第１のプラグＴＷと、拡散層１２１と配線層１４１とを電気的に導通させる第２のプラグＶ１Ａ，Ｖ１Ｂと、下部電極２１１の側方に配置されており、下部電極２１１と拡散層１２１とを電気的に導通させる第３のプラグＣＳＦとを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、例えば、強誘電体キャパシタを有する強誘電体記憶装置（ＦｅＲＡＭ）に適用されるものである。
【背景技術】
【０００２】
現在、ＦｅＲＡＭデバイスは、ＲＦＩＤやマイコン等への応用が進んでおり、より一層の性能向上及びコスト削減が望まれている。
【０００３】
ＦｅＲＡＭの例としては、ＴＣ（Transistor Capacitor）並列ユニット直列接続型構造を有するＣｈａｉｎ型ＦｅＲＡＭが挙げられる。Ｃｈａｉｎ型ＦｅＲＡＭでは、並列接続されたキャパシタ及びトランジスタを含むメモリセル同士が互いに直列接続されており、Ｃｈａｉｎユニットを構成している。
【０００４】
Ｃｈａｉｎ型ＦｅＲＡＭでは、例えば、ＣＯＰ（Capacitor On Plug）構造が採用され、キャパシタがＷ（タングステン）プラグ上に配置される。この際、Ｗプラグの酸化を抑制するため、キャパシタの下部電極材料として、厚さ１００ｎｍ以上のＩｒ（イリジウム）層及びバリアメタル層（ＴｉＡｌＮ、ＴｉＮ、ＷＮ等）が必要となり、下部電極材料には多くの制限が出てくる。
【０００５】
また、従来の方法でＦｅＲＡＭ構造を形成する場合、Ｍ１配線工程までに、ビア工程が４工程（ＣＳ、ＣＳＭ、Ｖ１、ＴＷ）も必要となる。ここで、ＴＷは、キャパシタの上部電極と配線層とを導通するプラグを構成し、ＣＳ及びＣＳＭは、キャパシタの下部電極と拡散層とを導通するプラグを構成すると共に、配線層と拡散層とを導通するプラグの下部を構成し、Ｖ１は、配線層と拡散層とを導通するプラグの上部を構成する。従来の方法では、４工程にも及ぶビア工程に起因するコスト増加や歩留まり低下が問題となる。
【０００６】
なお、特許文献１には、Ｃｈａｉｎ型ＦｅＲＡＭに相当する半導体記憶装置の例が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００１−３１９４７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、強誘電体キャパシタの下部電極材料の選択自由度が高く、ビア工程の少ない半導体装置及びその製造方法を提供することを課題とする。
【課題を解決するための手段】
【０００９】
本発明の一の態様は例えば、基板上に形成されたスイッチングトランジスタと、前記基板内に前記トランジスタを挟むよう形成された第１及び第２の拡散層と、前記トランジスタ上に形成された層間絶縁膜と、前記層間絶縁膜上に順に形成された下部電極、強誘電体膜、及び上部電極を含む強誘電体キャパシタと、前記上部電極の上方に形成された配線層と、前記上部電極上に形成され、前記上部電極と前記配線層とを電気的に導通させる第１のプラグと、前記第１の拡散層上に形成され、前記第１の拡散層と前記配線層とを電気的に導通させる第２のプラグと、前記第２の拡散層上に形成され、前記下部電極の側方に配置されており、前記下部電極と前記第２の拡散層とを電気的に導通させる第３のプラグとを備えることを特徴とする半導体装置である。
【００１０】
本発明の別の態様は例えば、基板上に形成されたスイッチングトランジスタと、前記基板内に前記トランジスタを挟むよう形成された第１及び第２の拡散層と、前記トランジスタ上に形成された層間絶縁膜と、前記層間絶縁膜上に順に形成された下部電極、強誘電体膜、及び上部電極を含む強誘電体キャパシタと、前記上部電極の上方に形成された第１の配線層と、前記下部電極と前記トランジスタとの間に形成された第２の配線層と、前記上部電極上に形成され、前記上部電極と前記第１の配線層とを電気的に導通させる第１のプラグと、前記第１の拡散層上に形成され、前記第１の拡散層と前記第２の配線層とを電気的に導通させる第２のプラグと、前記第２の拡散層上に形成され、前記下部電極の側方に配置されており、前記下部電極と前記第２の拡散層とを電気的に導通させる第３のプラグとを備えることを特徴とする半導体装置である。
【００１１】
本発明の別の態様は例えば、基板上にスイッチングトランジスタを形成し、前記基板内に前記トランジスタを挟むよう第１及び第２の拡散層を形成し、前記トランジスタ上に層間絶縁膜を形成し、前記層間絶縁膜上に下部電極、強誘電体膜、及び上部電極を順に形成して、前記下部電極、前記強誘電体膜、及び前記上部電極を含む強誘電体キャパシタを形成し、前記上部電極上に第１のプラグを形成し、前記第１の拡散層上に第２のプラグを形成し、前記第２の拡散層上における前記下部電極の側方に、前記下部電極と前記第２の拡散層とを電気的に導通させる第３のプラグを形成し、前記上部電極の上方に、前記第１及び第２のプラグと電気的に導通する配線層を形成することを特徴とする半導体装置の製造方法である。
【発明の効果】
【００１２】
本発明によれば、強誘電体キャパシタの下部電極材料の選択自由度が高く、ビア工程の少ない半導体装置及びその製造方法を提供することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態の半導体装置の構成を示す平面図及び側方断面図である。
【図２】比較例の半導体装置の構成を示す平面図及び側方断面図である。
【図３】図１の半導体装置の動作について説明するための回路図及びグラフである。
【図４】図１の半導体装置内のＣｈａｉｎユニットの構成を示す側方断面図である。
【図５】第１実施形態の半導体装置の製造方法を示す側方断面図(1/2)である。
【図６】第１実施形態の半導体装置の製造方法を示す側方断面図(2/2)である。
【図７】図１の半導体装置の構成の変形例を示す平面図及び側方断面図である。
【図８】比較例の半導体装置の製造方法を示す側方断面図(1/2)である。
【図９】比較例の半導体装置の製造方法を示す側方断面図(2/2)である。
【図１０】第２実施形態の半導体装置の構成を示す平面図及び側方断面図である。
【図１１】第２実施形態の半導体装置の製造方法を示す側方断面図(1/2)である。
【図１２】第２実施形態の半導体装置の製造方法を示す側方断面図(2/2)である。
【図１３】第３実施形態の半導体装置の構成を示す平面図及び側方断面図である。
【図１４】第４実施形態の半導体装置の構成を示す平面図及び側方断面図である。
【図１５】第５実施形態の半導体装置の構成を示す平面図及び側方断面図である。
【発明を実施するための形態】
【００１４】
本発明の実施形態を、図面に基づいて説明する。
【００１５】
（第１実施形態）
図１は、第１実施形態の半導体装置の構成を示す平面図及び側方断面図である。図１(Ａ)は、半導体装置の平面図に相当し、図１(Ｂ)及び(Ｃ)はそれぞれ、図１(Ａ)に示すＸ−Ｘ’線及びＹ−Ｙ’線に沿った側方断面図に相当する。
【００１６】
図１(Ａ)には、基板１０１上に形成されたＳＴＩ（Shallow Trench Isolation）層１１１と拡散層１２１が示されている。図１(Ａ)には更に、強誘電体キャパシタ２０１（２０１Ａ〜Ｄ）と、後述するスイッチングトランジスタ３０１を構成するゲート導電膜ＧＣが示されている。
【００１７】
本実施形態の半導体装置は、これら強誘電体キャパシタ２０１及びスイッチングトランジスタ３０１で構成されたメモリセルを備える強誘電体記憶装置（ＦｅＲＡＭ）となっている。図１(Ａ)には更に、種々のプラグＴＷ，Ｖ１，ＣＳＦが示されている。
【００１８】
図１(Ｂ)には、図１(Ａ)に示すキャパシタ２０１Ａ，Ｂと、これらキャパシタ２０１Ａ，Ｂと共にメモリセルを構成するトランジスタ３０１Ａ，Ｂが示されている。一方、図１(Ｃ)には、図１(Ａ)に示すキャパシタ２０１Ａ，Ｃと、これらキャパシタ２０１Ａ，Ｃと共にメモリセルを構成するトランジスタ３０１Ａ，Ｃが示されている。図１(Ｂ)及び(Ｃ)では、キャパシタ２０１Ａ〜Ｃやトランジスタ３０１Ａ〜Ｃに対応する構成要素の参照符号に、添字Ａ〜Ｃが付してある。
【００１９】
以下、図１(Ｂ)を参照し、かつ、キャパシタ２０１Ａ及びトランジスタ３０１Ａを例として、各メモリセルの構成について説明する。ただし、以下の説明は、キャパシタ２０１Ｂ，Ｃやトランジスタ３０１Ｂ，Ｃなど、本実施形態の半導体装置内のその他の強誘電体キャパシタ２０１やスイッチングトランジスタ３０１にも当てはまる。以下の説明では、図１(Ｂ)に加え、図１(Ａ)及び(Ｃ)についても適宜参照する。
【００２０】
図１(Ｂ)には、基板１０１上に形成されたトランジスタ３０１Ａが示されている。トランジスタ３０１Ａは、基板１０１上に順に形成されたゲート絶縁膜３１１Ａとゲート電極３１２Ａとを含んでいる。本実施形態では、基板１０１は、半導体基板、例えば、シリコン基板となっている。また、ゲート絶縁膜３１１Ａは例えばシリコン酸化膜、ゲート電極３１２Ａは例えばポリシリコン層である。
【００２１】
図１(Ｂ)には更に、基板１０１内にトランジスタ３０１Ａを挟むよう形成された拡散層１２１1及び１２１2が示されている。拡散層１２１1及び１２１2の一方は、ソース拡散層として機能し、他方はドレイン拡散層として機能する。拡散層１２１1及び１２１2はそれぞれ、本発明の第１及び第２の拡散層の例である。
【００２２】
図１(Ｂ)には更に、基板１０１内に形成された拡散層１２１3が示されている。トランジスタ３０１Ａは、拡散層１２１1及び１２１2の間に挟まれており、トランジスタ３０１Ｂは、拡散層１２１2及び１２１3の間に挟まれている。このように、拡散層１２１2は、トランジスタ３０１Ａ及びＢにより共用されている。
【００２３】
図１(Ｂ)には更に、基板１０１上にトランジスタ３０１Ａを覆うよう形成された第１の層間絶縁膜１３１と、第１の層間絶縁膜１３１上に形成されたキャパシタ２０１Ａが示されている。第１の層間絶縁膜１３１は、本発明の層間絶縁膜の例である。キャパシタ２０１Ａは、第１の層間絶縁膜１３１上に順に形成された下部電極（ＢＥ：Bottom Electrode）２１１Ａ、強誘電体膜（ＦＥ：Ferroelectric Film）２１２Ａ、及び上部電極（ＴＥ：Top Electrode）２１３Ａを含んでいる。
【００２４】
本実施形態では、下部電極２１１Ａは、厚さ３０ｎｍのバリアメタルＴｉＡｌＮ膜と、厚さ１２０ｎｍのＩｒ膜が順に積層された積層膜となっている。また、強誘電体膜２１２Ａは、厚さ１００ｎｍのＰｂ（ＺｒXＴｉ1-X）Ｏ3膜となっている。また、上部電極２１３Ａは、厚さ１０ｎｍのＳｒＲｕＯ3膜と、厚さ７０ｎｍのＩｒＯ2膜が順に積層された積層膜となっている（なお、ＳｒＲｕＯ3膜の図示は省略されている）。
【００２５】
図１(Ｂ)には更に、第１の層間絶縁膜１３１上にキャパシタ２０１Ａを覆うよう順に形成された水素保護膜１５１と第２の層間絶縁膜１３２が示されている。水素保護膜１５１としては例えば、ＳｉＯ2膜等のＳｉＯX膜（シリコン酸化膜）、Ａｌ2Ｏ3膜等のＡｌXＯY膜（アルミニウム酸化膜）、ＳｉＡｌＯ膜等のＳｉＡｌXＯY膜（シリコンアルミニウム酸化膜）、ＺｒＯ2膜等のＺｒＯX膜（ジルコニウム酸化膜）、Ｓｉ3Ｎ4膜等のＳｉXＮY膜（シリコン窒化膜）、又はこれらの膜の２つ以上を組み合わせた積層膜が適している。
【００２６】
図１(Ｂ)には更に、キャパシタ２０１Ａの上部電極２１３Ａの上方に水素保護膜１５１及び第２の層間絶縁膜１３２を介して形成された配線層１４１が示されている。図１(Ｂ)では、配線層１４１のうち、キャパシタ２０１Ａの上部電極２１３Ａと電気的に導通された部分が符号１４１1で示されており、キャパシタ２０１Ｂの上部電極２０１Ｂと電気的に導通された部分が符号１４１2で示されている。配線層１４１は、Ｍ１配線に相当し、本実施形態では、Ａｌ（アルミニウム）層となっている。図１(Ｂ)には更に、第２の層間絶縁膜１３２上に配線層１４１を覆うよう形成された第３の層間絶縁膜１３３が示されている。
【００２７】
図１(Ｂ)には更に、３種類のプラグＴＷA，Ｖ１A，ＣＳＦAが示されている。図１(Ａ)から明らかなように、これらのプラグのうち、プラグＶ１A及びＣＳＦAは、本来図１(Ｂ)の断面には現れないプラグである。しかしながら、本実施形態では、説明の便宜上、プラグＶ１A及びＣＳＦAについても図１(Ｂ)に破線で示した。なお、後述の図面でも、本来断面に現れないプラグについては、破線で示すことにする。
【００２８】
プラグＴＷAは、図１(Ｂ)に示すように、上部電極２１３Ａ上に形成され、上部電極２１３Ａと配線層１４１1とを電気的に導通させている（図１(Ａ)も参照）。プラグＴＷAは、本発明の第１のプラグの例である。本実施形態では、プラグＴＷAは、Ｗ（タングステン）プラグとなっている。
【００２９】
また、プラグＶ１Aは、図１(Ｂ)に示すように、拡散層１２１1上に形成され、拡散層１２１1と配線層１４１1とを電気的に導通させている（図１(Ａ)も参照）。プラグＶ１Aは、本発明の第２のプラグの例である。本実施形態では、プラグＶ１Aもまた、Ｗ（タングステン）プラグとなっている。
【００３０】
また、プラグＣＳＦAは、図１(Ｂ)に示すように、拡散層１２１2上に形成され、拡散層１２１2と下部電極２１１Ａとを電気的に導通させている。より詳細には、プラグＣＳＦAは、図１(Ｃ)に示すように、下部電極２１１Ａの側方に配置されており、下部電極２１１Ａの側面と拡散層１２１2の上面とに接することで、下部電極２１１Ａと拡散層１２１2とを電気的に導通させている（図１(Ａ)も参照）。プラグＣＳＦAは、本発明の第３のプラグの例である。本実施形態では、プラグＣＳＦAもまた、Ｗ（タングステン）プラグとなっている。このように、本実施形態では、プラグＴＷA，Ｖ１A，ＣＳＦAは、同じ材料で形成されている。なお、プラグＴＷA，Ｖ１A，ＣＳＦAは、いずれもＡｌ（アルミニウム）プラグとしても構わない。
【００３１】
以上のように、本実施形態の半導体装置は、キャパシタ２０１Ａ及びトランジスタ３０１Ａ用のプラグとして、プラグＴＷA，Ｖ１A，ＣＳＦAを備えている。一方、図２に示す半導体装置は、キャパシタ２０１Ａ及びトランジスタ３０１Ａ用のプラグとして、プラグＴＷA，Ｖ１A，ＣＳA，ＣＳＭAを備えている。以下、図２に示す半導体装置の構成について説明する。
【００３２】
図２は、比較例の半導体装置の構成を示す平面図及び側方断面図である。図２(Ａ)は、半導体装置の平面図に相当し、図２(Ｂ)及び(Ｃ)はそれぞれ、図２(Ａ)に示すＸ−Ｘ’線及びＹ−Ｙ’線に沿った側方断面図に相当する。
【００３３】
図２(Ｂ)には、４種類のプラグＴＷA，Ｖ１A，ＣＳA，ＣＳＭAが示されている。
【００３４】
プラグＴＷAは、図２(Ｂ)に示すように、上部電極２１３Ａ上に形成され、上部電極２１３Ａと配線層１４１1とを電気的に導通させている（図２(Ａ)も参照）。本比較例では、プラグＴＷAは、Ａｌ（アルミニウム）プラグとなっている。
【００３５】
また、図２(Ｂ)には、プラグＣＳAが２個示されており、一方のプラグＣＳAは、拡散層１２１1上に形成され、他方のプラグＣＳAは、拡散層１２１2上に形成されている。本比較例では、これらプラグＣＳAは、ポリシリコンプラグとなっている。
【００３６】
また、図２(Ｂ)には、プラグＣＳＭAが２個示されており、一方のプラグＣＳＭAは、拡散層１２１1上のプラグＣＳA上に形成され、他方のプラグＣＳＭAは、拡散層１２１2上のプラグＣＳA上に形成されている。本比較例では、これらプラグＣＳＭAは、Ｗ（タングステン）プラグとなっている。
【００３７】
また、プラグＶ１Aは、図２(Ｂ)に示すように、拡散層１２１1上のプラグＣＳA及びＣＳＭA上に形成されている。本比較例では、プラグＶ１Aは、Ｗ（タングステン）プラグとなっている。
【００３８】
その結果、拡散層１２１1上のプラグＣＳA，ＣＳＭA，及びＶ１Aは、図２(Ｂ)に示すように、拡散層１２１1と配線層１４１1とを電気的に導通させている（図２(Ａ)も参照）。
【００３９】
また、拡散層１２１2上のプラグＣＳA及びＣＳＭAは、図２(Ｂ)に示すように、拡散層１２１2と下部電極２１１Ａとを電気的に導通させている。より詳細には、拡散層１２１2上のプラグＣＳA及びＣＳＭAは、図２(Ｂ)，(Ｃ)に示すように、下部電極２１１Ａの下方に配置されており、下部電極２１１Ａの下面と拡散層１２１2の上面とに接することで、下部電極２１１Ａと拡散層１２１2とを電気的に導通させている。
【００４０】
なお、本比較例では、下部電極２１１Ａは、バリアメタルＴｉＡｌＮ膜とＩｒ膜が順に積層された積層膜となっている。また、強誘電体膜２１２Ａは、Ｐｂ（ＺｒXＴｉ1-X）Ｏ3膜となっている。また、上部電極２１３Ａは、ＳｒＲｕＯ3膜とＩｒＯ2膜が順に積層された積層膜となっている。
【００４１】
以下、図１を参照し、本実施形態の半導体装置の利点について説明する。その際、図２に示す比較例の半導体装置についても適宜参照する。
【００４２】
比較例の半導体装置は、図２のように、キャパシタ２０１Ａ及びトランジスタ３０１Ａ用のプラグとして、プラグＴＷA，Ｖ１A，ＣＳA，ＣＳＭAを備え、プラグＴＷA，Ｖ１A，ＣＳA，ＣＳＭAはそれぞれ、Ａｌプラグ，Ｗプラグ，ポリシリコンプラグ，Ｗプラグとなっている。よって、比較例では、これらのプラグを形成する工程（ビア工程）が、ＴＷAの形成工程、Ｖ１Aの形成工程、ＣＳAの形成工程、ＣＳＭAの形成工程の４工程も必要となる。そのため、比較例では、４工程にも及ぶビア工程に起因するコスト増加や歩留まり低下が問題となる。
【００４３】
これに対し、本実施形態の半導体装置は、図１のように、キャパシタ２０１Ａ及びトランジスタ３０１Ａ用のプラグとして、プラグＴＷA，Ｖ１A，ＣＳＦAを備えている。これにより、本実施形態では、以下のように、キャパシタ２０１Ａ及びトランジスタ３０１Ａ用のプラグを形成するビア工程の工程数を減らすことが可能となる。
【００４４】
第１に、比較例では、拡散層１２１2上のプラグＣＳA及びＣＳＭAが、下部電極２１１Ａの下方に配置される。そのため、プラグＣＳA及びＣＳＭAは、キャパシタ２０１Ａの作製前に形成する必要がある。一方、プラグＶ１Aは、第２の層間絶縁膜１３２に埋め込まれるため、キャパシタ２０１Ａの作製後に形成する必要がある。そのため、比較例では、拡散層１２１1，１２１2上にプラグを形成するのに、ＣＳAの形成工程、ＣＳＭAの形成工程、Ｖ１Aの形成工程の３工程が必要となる。
【００４５】
これに対し、本実施形態では、拡散層１２１2上のプラグＣＳＦAは、下部電極２１１Ａの側方に配置される。よって、プラグＣＳＦAは、プラグＶ１Aと同様、キャパシタ２０１Ａの作製後に形成することが可能である。よって、本実施形態では、拡散層１２１1上のプラグＶ１Aの材料と、拡散層１２１2上のプラグＣＳＦAの材料とを同じにすることで、これらのプラグの形成工程を同一工程とし、これらのプラグの形成工程の工程数を少なくすることが可能となる。実際、本実施形態では、プラグＶ１Aの材料とプラグＣＳＦAの材料は、共にＷ（タングステン）となっており、これらのプラグは、後述するように、同一の埋め込み工程により形成される。
【００４６】
第２に、比較例では、プラグＴＷA，Ｖ１Aは、それぞれＡｌプラグ，Ｗプラグとなっており、互いに異なる材料で形成されている。そのため、比較例では、プラグＴＷA，Ｖ１Aを形成するのに、ＴＷAの形成工程、Ｖ１Aの形成工程の２工程が必要となる。
【００４７】
これに対し、本実施形態では、プラグＴＷA，Ｖ１Aは、共にＷプラグとなっており、同じ材料で形成されている。よって、本実施形態では、プラグＴＷAの形成工程と、プラグＶ１Aの形成工程とを同一工程とすることで、これらのプラグの形成工程の工程数を少なくすることが可能となる。
【００４８】
特に、本実施形態では、プラグＴＷA，Ｖ１A，ＣＳＦAは、いずれもＷプラグとなっており、いずれも同じ材料で形成されている。よって、本実施形態では、プラグＴＷAの形成工程と、プラグＶ１Aの形成工程と、プラグＣＳＦAの形成工程とを同一工程とすることで、プラグＴＷA，Ｖ１A，ＣＳＦAを１工程で形成することが可能となる。このように、本実施形態では、プラグＴＷA，Ｖ１A，ＣＳＦAの材料を同じ材料とすることで、これらのプラグを１工程で形成することが可能となる。
【００４９】
なお、本実施形態では、上部電極２１３Ａの少なくとも最上位層は、Ｐｔ（白金）層等の貴金属層や、ＩｒＯ2層等の貴金属含有層とすることが望ましい。このような上部電極２１３Ａには、第１に、そのエッチングレートが遅くなり、プラグＴＷA用のビアホールと、プラグＶ１A，ＣＳＦA用のビアホールを同時に形成することが容易になるという利点がある。第２に、キャパシタ２０１ＡのＲＩＥ（Reactive Ion Etching）加工の際に、キャパシタ２０１Ａがテーパー形状に加工されやすくなり、下部電極２１１Ａの側面が露出するようプラグＣＳＦA用のビアホールを形成するのが容易になるという利点がある。
【００５０】
以上のように、本実施形態には、キャパシタ２０１Ａ及びトランジスタ３０１Ａ用のプラグを形成するビア工程の工程数を減らすことが可能となるという利点がある。本実施形態には更に、次のように、キャパシタ２０１Ａの下部電極材料の選択自由度が高くなるという利点がある。
【００５１】
比較例の半導体装置では、ＣＯＰ構造が採用されており、下部電極２１１Ａが、ＷプラグであるプラグＣＳＭA上に配置されている。この場合、ＷプラグであるプラグＣＳＭAが酸化により膨張することが問題となる。そのため、比較例では、プラグＣＳＭAの酸化を抑制するため、キャパシタ２０１Ａの下部電極材料として、厚さ１００ｎｍ以上のＩｒ層及びバリアメタル層（ＴｉＡｌＮ等）が必要となる。このように、比較例では、下部電極材料が特定の材料に制限されてしまう。
【００５２】
これに対し、本実施形態の半導体装置では、ＣＯＰ構造は採用されておらず、下部電極２１１Ａは、プラグＣＳＦAの側方に配置されている。そのため、本実施形態では、下部電極材料は、比較例のように特定の材料に限定されず、様々な材料を採用可能である。本実施形態では、例えば、下部電極２１１ＡとしてＰｔ層を採用したり、下部電極２１１Ａを薄膜化することで、強誘電体膜２１２Ａの特性を改善することが可能となる。例えば、下部電極２１１Ａを、厚さ５ｎｍのＴｉ（チタン）膜と厚さ１００ｎｍのＩｒ膜とが順に積層された積層膜、又は、厚さ５ｎｍのＴｉ膜と厚さ１００ｎｍのＰｔ膜とが順に積層された積層膜とし、強誘電体膜２１２ＡをＰＺＴ膜とすることで、当該ＰＺＴ膜の結晶性を良くし、その分極特性を良くすることが可能である。
【００５３】
なお、本実施形態では、下部電極２１１Ａは、バリアメタルＴｉＡｌＮ膜とＩｒ膜が順に積層された積層膜となっており、下部電極２１１Ａの本体部分（Ｉｒ膜）は、バリアメタル層（ＴｉＡｌＮ膜）を介して第１の層間絶縁膜１３１上に形成されている。しかしながら、下部電極２１１Ａは、バリアメタル層を含まず、第１の層間絶縁膜１３１上に直接形成されていてもよい。
【００５４】
以上のように、本実施形態には、キャパシタ２０１Ａの下部電極材料の選択自由度が高くなり、キャパシタ２０１Ａの特性の改善が可能となるという利点がある。本実施形態は例えば、低容量ＦｅＲＡＭ混載デバイスの低コスト化に有効である。
【００５５】
以下、第１実施形態の半導体装置の動作及び構成について、より詳細に説明する。
【００５６】
図３は、第１実施形態の半導体装置の動作について説明するための回路図及びグラフである。
【００５７】
図３(Ａ)に示すように、本実施形態の半導体装置は、ＴＣ並列ユニット直列接続型構造を有するＣｈａｉｎ型ＦｅＲＡＭとなっている。図３(Ａ)には、４組のキャパシタ２０１及びトランジスタ３０１からなる４個のメモリセルが示されており、各セル内では、キャパシタ２０１とトランジスタ３０１が並列接続されている。
【００５８】
また、これら４個のセルは、Ｃｈａｉｎユニットを構成しており、互いに直列接続されている。Ｃｈａｉｎユニットは、２組以上（例えば８組）のキャパシタ２０１及びトランジスタ３０１で構成され、各セル内のキャパシタ２０１及びトランジスタ３０１は、同じＣｈａｉｎユニットを構成する他のキャパシタ２０１及びトランジスタ３０１と直列接続されている。
【００５９】
図３(Ａ)では、Ｃｈａｉｎユニットの一端が、プレート線ＰＬに接続されており、他端が、選択トランジスタＸを介してビット線ＢＬに接続されている。また、４個のトランジスタ３０１のゲートには、それぞれワード線ＷＬ０〜ＷＬ３が接続されており、選択トランジスタＸのゲートには、選択線ＢＳが接続されている。
【００６０】
図３(Ａ)及び(Ｂ)は、待機状態（Standby State）の半導体装置の動作を説明するための回路図及びグラフである。図３(Ｂ)は、待機状態における強誘電体膜２１２のヒステリシスの様子を示したＰ−Ｖ図となっており、Ｐ，Ｖはそれぞれ分極，電圧を表している。
【００６１】
待機状態では、各トランジスタ３０１はＯＮ状態となっている。よって、各キャパシタ２０１の両電極（２１１，２１３）は、電気的にショートしており、これら電極間に電圧は掛かっていない。また、選択トランジスタＸは、ＯＦＦ状態となっている。
【００６２】
図３(Ｃ)及び(Ｄ)は、動作状態（Active State）の半導体装置の動作を説明するための回路図及びグラフである。図３(Ｄ)は、動作状態における強誘電体膜２１２のヒステリシスの様子を示したＰ−Ｖ図となっている。
【００６３】
動作状態では、選択セルのトランジスタ３０１及びキャパシタ２０１（それぞれＹ，Ｚで示されている）がＯＦＦ状態となり、プレート線ＰＬに電圧Ｖintが印加される。これにより、キャパシタＺに電圧が掛かり、その信号がビット線ＢＬに流れる。なお、選択トランジスタＸは、ＯＮ状態となっている。
【００６４】
図４は、第１実施形態の半導体装置内のＣｈａｉｎユニットの構成を示す側方断面図である。
【００６５】
図４では、８組のキャパシタ２０１及びトランジスタ３０１からなる８個のメモリセルが、チェーン状に繋がっており、１個のＣｈａｉｎユニットを構成している。
【００６６】
図４には更に、配線層Ｍ１〜Ｍ３が示されている。配線層Ｍ３には、プレート線ＰＬ、ワード線ＷＬ０〜７、選択線ＢＳ等が設けられており、配線層Ｍ２には、ビット線ＢＬが設けられている。
【００６７】
プレート線ＰＬは、プラグＰPLを介して配線層Ｍ１に電気的に接続されており、ビット線ＢＬは、プラグＰBLやブロック選択部を介して配線層Ｍ１に電気的に接続されている。本実施形態では、上記動作状態における信号は、ブロック選択部及びプラグＰBLを介してビット線ＢＬに取り出される構造となっている。なお、図１に示す配線層１４１は、配線層Ｍ１に設けられている。
【００６８】
以上のように、本実施形態では、ＴＣ並列ユニット直列接続型構造が採用されており、本実施形態の半導体装置は、Ｃｈａｉｎ型ＦｅＲＡＭとなっている。しかしながら、本実施形態は、Ｃｈａｉｎ型ＦｅＲＡＭ以外の半導体装置に対しても有効であり、本実施形態の半導体装置は、Ｃｈａｉｎ型ＦｅＲＡＭ以外のデバイスであっても構わない。
【００６９】
なお、図４は、図１(Ａ)に示すＸ−Ｘ’線に沿った側方断面図となっている。よって、図１(Ａ)では、キャパシタ２０１Ａ，Ｂ及びトランジスタ３０１Ａ，Ｂが、１つのＣｈａｉｎユニットを構成し、キャパシタ２０１Ｃ，Ｄ及びトランジスタ３０１Ｃ，Ｄが、別のＣｈａｉｎユニットを構成している。図１(Ｂ)では、キャパシタ２０１Ａとトランジスタ３０１Ａが、配線層１４１1、拡散層１２１1及び１２２2、及びプラグＴＷA，Ｖ１A，及びＣＳＦAにより、互いに並列接続されている。
【００７０】
以下、第１実施形態及び比較例の半導体装置の製造方法について説明する。
【００７１】
図５及び図６は、第１実施形態の半導体装置の製造方法を示す側方断面図である。図５及び図６に示す各図は、図１(Ａ)に示すＸ−Ｘ’線に沿った側方断面図となっている。
【００７２】
まず、図５(Ａ)に示すように、基板１０１上に、ゲート絶縁膜３１１、ゲート電極３１２等を含むスイッチングトランジスタ３０１を形成する。次に、図５(Ａ)に示すように、基板１０１内に拡散層１２１を形成する。次に、図５(Ａ)に示すように、基板１０１上に、トランジスタ３０１を覆うよう第１の層間絶縁膜１３１を堆積し、その後、ＣＭＰ（化学機械研磨）により、第１の層間絶縁膜１３１を平坦化する。次に、図５(Ａ)に示すように、第１の層間絶縁膜１３１上に、下部電極２１１を形成するための下部電極材料４０１と、強誘電体膜２１２を形成するための強誘電体材料４０２と、上部電極２１３を形成するための上部電極材料４０３を順に堆積する。
【００７３】
なお、図１(Ａ)及び(Ｃ)に示すＳＴＩ層１１１については、トランジスタ３０１の形成前に、基板１０１上に形成する。
【００７４】
次に、図５(Ｂ)に示すように、上部電極材料４０３上に、キャパシタ加工用のマスク層４１１を形成する。マスク層４１１は、上部電極材料４０３上にマスク材を堆積し、当該マスク材を、キャパシタ加工用の形状にパターニングすることで形成される。
【００７５】
マスク層４１１はここでは、ハードマスク層である。マスク層４１１の例としては、ＳｉＯ2膜や、ＴｉＡｌＮ膜とＳｉＯ2膜とが順に積層された積層膜が挙げられる。マスク層４１１のその他の例としては、ＳｉＯ2膜等のＳｉＯX膜（シリコン酸化膜）、Ａｌ2Ｏ3膜等のＡｌXＯY膜（アルミニウム酸化膜）、ＳｉＡｌＯ膜等のＳｉＡｌXＯY膜（シリコンアルミニウム酸化膜）、ＺｒＯ2膜等のＺｒＯX膜（ジルコニウム酸化膜）、Ｓｉ3Ｎ4膜等のＳｉXＮY膜（シリコン窒化膜）、ＴｉＡｌ0.5Ｎ0.5膜等のＴｉＡｌXＮY膜（チタンアルミニウム酸化膜）、又はこれらの膜の２つ以上を組み合わせた積層膜等が挙げられる。
【００７６】
次に、図５(Ｃ)に示すように、高温ＲＩＥにより、下部電極材料４０１、強誘電体材料４０２、及び上部電極材料４０３のエッチング加工を行い、下部電極２１１、強誘電体膜２１２、及び上部電極２１３を含む強誘電体キャパシタ２０１を形成する。当該ＲＩＥにより、キャパシタ２０１がテーパー形状に加工される。
【００７７】
なお、高温ＲＩＥを３００℃以上で行う場合には、マスク層４１１はハードマスク層とすることが適している。マスク層４１１をハードマスク層とする場合には、マスク層４１１は、キャパシタ形成後に除去してもよいし残存させてもよい。本実施形態では、マスク層４１１は、キャパシタ形成後に除去するものとする（図６(Ａ)参照）。
【００７８】
次に、図６(Ａ)に示すように、第１の層間絶縁膜１３１上に、キャパシタ２０１を覆うように、水素保護膜１５１及び第２の層間絶縁膜１３２を順に堆積し、その後、ＣＭＰにより、第２の層間絶縁膜１３２を平坦化する。
【００７９】
次に、図６(Ａ)に示すように、ＰＥＰ（Photo Engraving Process）及びＲＩＥにより、プラグＴＷ，Ｖ１，ＣＳＦ用のビアホールを形成する。プラグＴＷ用のビアホールは、第２の層間絶縁膜１３２及び水素保護膜１５１を貫通し、上部電極２１３が露出するよう形成される。また、プラグＶ１，ＣＳＦ用のビアホールは、第２の層間絶縁膜１３２、水素保護膜１５１、及び第１の層間絶縁膜１３１を貫通し、拡散層１２１が露出するよう形成される。特に、プラグＣＳＦ用のビアホールは、下部電極２１１の側面が露出するように形成される。
【００８０】
なお、工程短縮の観点から言うと、プラグＴＷ，Ｖ１，ＣＳＦ用のビアホールは、同一のＰＥＰ工程及び同一のＲＩＥ工程により形成することが望ましい。ただし、水素保護膜１５１のＲＩＥエッチングレートが、第１及び第２の層間絶縁膜１３１，１３２のＲＩＥエッチングレートよりも小さい場合（例えば１／４以下の場合）等には、これらプラグのＰＥＰ工程及びＲＩＥ工程は、別工程にする場合もある。
【００８１】
次に、図６(Ａ)に示すように、Ｗ−ＣＶＤ（化学気相成長）により、第２の層間絶縁膜１３２上にＷ（タングステン）材料を堆積し、プラグＴＷ，Ｖ１，ＣＳＦ用のビアホールに同じプラグ材料を埋め込む。次に、ＣＭＰにより当該Ｗ材料を平坦化して、図６(Ａ)に示すように、プラグＴＷ，Ｖ１，ＣＳＦを形成する。
【００８２】
このように、本実施形態では、プラグＴＷ，Ｖ１，ＣＳＦが、同一の埋め込み工程により形成される。これにより、本実施形態では、プラグＴＷ，Ｖ１，ＣＳＦ用のビアホールへのプラグ材の埋め込みを、１工程で行うことが可能となる。なお、図６(Ａ)の工程では、プラグＴＷ，Ｖ１，ＣＳＦ用のプラグ材として、Ａｌ（アルミニウム）材料を採用しても構わない。
【００８３】
また、本実施形態では、プラグＴＷ，Ｖ１，ＣＳＦの上面の高さは、上記の平坦化工程により、図６(Ａ)に示すように、同じ高さとなり、いずれも第２の層間絶縁膜１３２の上面と同じ高さとなる。
【００８４】
また、本実施形態では、プラグＣＳＦ用のビアホールが、下部電極２１１の側面が露出するよう形成されることに起因して、プラグＣＳＦの形状が、下部電極２１１の上方から下方にかけてすぼまっている（図１(Ｃ)参照）。即ち、プラグＣＳＦの平面形状が、下部電極２１１の上方から下方にかけて小さくなっている。
【００８５】
次に、図６(Ｂ)に示すように、第２の層間絶縁膜１３２上に、Ｍ１配線に相当する配線層１４１を形成する。配線層１４１はここでは、Ａｌ（アルミニウム）層である。次に、図６(Ｂ)に示すように、第２の層間絶縁膜１３２上に、配線層１４１を覆うように第３の層間絶縁膜１３３を形成する。なお、配線層１４１をダマシン法で形成する場合には、配線層１４１は、第３の層間絶縁膜１３３の形成後に形成される。
【００８６】
このようにして、図６(Ｂ)に示すように、基板１０１上に、メモリセルを構成する強誘電体キャパシタ２０１及びスイッチングトランジスタ３０１が形成される。図６(Ｂ)には更に、同じ製造工程により基板１０１上に形成された周辺トランジスタ５０１が示されている。周辺トランジスタ５０１は、基板１０１上に順に形成されたゲート絶縁膜５１１とゲート電極５１２とを含んでいる。
【００８７】
なお、本実施形態では、同じメモリセル用のプラグＴＷとプラグＶ１は、配線層１４１により電気的に導通される（図１(Ａ)参照）。一方、プラグＴＷとプラグＶ１とを導通する配線層１４１は、同じメモリセル用のプラグＣＳＦとは電気的に導通されず、第３の層間絶縁膜１３３により電気的に絶縁される（図１(Ａ)，(Ｃ)参照）。このように、本実施形態では、プラグＣＳＦは、同じメモリセル用のプラグＴＷ，Ｖ１とは電気的に絶縁される。
【００８８】
また、図６(Ｂ)では、プラグＣＳＦ上に第３の層間絶縁膜１３３が形成されているが、セルサイズが許す場合には、プラグＣＳＦ上に配線層１４１を配置してもよい。ただし、この場合には、配線層１４１をパターニングする際に、プラグＣＳＦ上に配置される配線部分と、同じメモリセル用のプラグＴＷ，Ｖ１上に配置される配線部分とを分断し、これらの配線部分同士を電気的に絶縁する必要がある。
【００８９】
このような構造を有する配線層１４１の例を、図７に示す。図７は、図１の半導体装置の構成の変形例を示す平面図及び側方断面図である。
【００９０】
図７(Ｂ)及び(Ｃ)では、配線層１４１は、プラグＴＷA及びＶ１A上に配置され、プラグＴＷAとプラグＶ１Aとを電気的に導通させる部分１４１1と、プラグＣＳＦA上に配置され、プラグＣＳＦAと電気的に導通された部分１４１3とを含んでおり、部分１４１1と部分１４１3は、互いに分断されている（図７(Ａ)も参照）。なお、部分１４１1は、本発明の第１の部分の例であり、部分１４１3は、本発明の第２の部分の例である。
【００９１】
図１の場合には、配線層１４１のエッチング加工の際、プラグＴＷ，Ｖ１，ＣＳＦ上の配線層１４１のうち、プラグＣＳＦ上の配線層１４１のみが除去され、その結果、プラグＣＳＦが露出することになる。この際、プラグＣＳＦは、１〜２０ｎｍ程度オーバーエッチングされる可能性がある。
【００９２】
これに対し、図７の場合には、配線層１４１のエッチング加工の際、プラグＴＷ，Ｖ１，ＣＳＦ上の配線層１４１はいずれも除去されない。そのため、プラグＴＷ，Ｖ１，ＣＳＦはいずれもオーバーエッチングされずにすむ。
【００９３】
図１及び図７では、プラグ材料の平坦化工程（図６(Ａ)）に起因して、プラグＣＳＦの上面の高さは、プラグＴＷ，Ｖ１の上面の高さとほぼ同じ高さとなっている。ただし、図１では、上記のオーバーエッチングに起因して、プラグＣＳＦの上面の高さは、一般に、プラグＴＷ，Ｖ１の上面の高さとは厳密には等しくなく、プラグＴＷ，Ｖ１の上面の高さよりもわずかに低くなっている。よって、図７の場合には、プラグＣＳＦの上面の高さは、プラグＴＷ，Ｖ１の上面の高さと比較的厳密に等しくなっているのに対し、図１の場合には、プラグＣＳＦの上面の高さは、プラグＴＷ，Ｖ１の上面の高さとほぼ等しくなるに留まる。
【００９４】
続いて、比較例の半導体装置の製造方法について説明する。
【００９５】
図８及び図９は、比較例の半導体装置の製造方法を示す側方断面図である。図８及び図９に示す各図は、図２(Ａ)に示すＸ−Ｘ’線に沿った側方断面図となっている。
【００９６】
第１実施形態と比較例との違いは、第１に、図８(Ａ)に示す段階において、第１の層間絶縁膜１３１内にプラグＣＳ及びＣＳＭが形成される点にある。プラグＣＳはここではポリシリコンプラグであり、プラグＣＳＭはここではＷプラグである。
【００９７】
なお、下部電極材料４０１、強誘電体材料４０２、及び上部電極材料４０３は、図８(Ａ)に示す段階において、プラグＣＳ及びＣＳＭの形成後に堆積される。これにより、キャパシタ２０１を、図８(Ｃ)に示すように、プラグＣＳ及びＣＳＭ上に形成することが可能となる。
【００９８】
第１実施形態と比較例との違いは、第２に、図９(Ａ)及び(Ｂ)に示すように、プラグＶ１とプラグＴＷとが、別々の埋め込み工程により形成される点にある。プラグＶ１はここではＷプラグであり、プラグＴＷはここではＡｌプラグである。
【００９９】
以上の結果、比較例では、プラグＴＷ，Ｖ１，ＣＳ，ＣＳＭが、４工程の埋め込み工程により形成される。これに対し、第１実施形態では、プラグＴＷ，Ｖ１，ＣＳＦが１工程の埋め込み工程により形成される。このことから、比較例と比較した第１実施形態の利点が理解される。
【０１００】
最後に、図１を参照し、本実施形態の半導体装置及びその製造方法の作用効果について説明する。
【０１０１】
以上のように、本実施形態では、強誘電体キャパシタ２０１及びスイッチングトランジスタ３０１用のプラグとして、プラグＴＷ，Ｖ１，ＣＳＦが採用される。そして、プラグＴＷは、上部電極２１３上に形成され、上部電極２１３と配線層１４１とを電気的に導通させる。また、プラグＶ１は、第１の拡散層１２１上に形成され、第１の拡散層１２１と配線層１４１とを電気的に導通させる。また、プラグＣＳＦは、第２の拡散層１２１上に形成され、かつ下部電極２１１の側方に配置され、下部電極２１１と第２の拡散層１２１とを電気的に導通させる。
【０１０２】
これにより、本実施形態では、強誘電体キャパシタ２０１及びスイッチングトランジスタ３０１用のプラグを形成する工程の工程数を削減することが可能となる。更には、強電体キャパシタ２０１の下部電極材料の選択自由度が高くなり、強誘電体キャパシタ２０１の特性の改善が可能となる。
【０１０３】
なお、本実施形態のプラグＣＳＦは、下部電極２１１と第２の拡散層１２１とを電気的に導通させる目的で設けられている。よって、プラグＣＳＦのうち、下部電極２１１の上面よりも上方に位置する部分は、この目的を達成する上では不要である。しかしながら、本実施形態では、プラグＣＳＦが、強誘電体キャパシタ２０１や第２の層間絶縁膜１３２の形成後に形成されることに起因して、プラグＣＳＦの上面の高さは、下部電極２１１の上面より高くなっており、第２の層間絶縁膜１３２の上面とほぼ同じ高さとなっている。
【０１０４】
以下、本発明の第２から第５実施形態について説明する。これらの実施形態は、第１実施形態の変形例であり、これらの実施形態については、第１実施形態との相違点を中心に説明する。
【０１０５】
（第２実施形態）
図１０は、第２実施形態の半導体装置の構成を示す平面図及び側方断面図である。
【０１０６】
第１実施形態（図１）では、プラグＴＷ，Ｖ１，ＣＳＦは、いずれもＷプラグとなっている。これに対し、第２実施形態（図１０）では、プラグＶ１とプラグＣＳＦはＷプラグとなっているが、プラグＴＷはＡｌプラグとなっている。第２実施形態において、Ｗ（タングステン）及びＡｌ（アルミニウム）のうちのいずれか一方は、本発明の第１の材料の例であり、他方は本発明の第２の材料の例である。
【０１０７】
なお、図１および図１０では、図１に示すプラグＴＷがＷプラグ、図１０に示すプラグＴＷがＡｌプラグであることを区別する意味で、図１に示すプラグＴＷは、符号「ＴＷ」で示され、図１０に示すプラグＴＷは、符号「ＴＷ’」で示されている。しかしながら、以下の説明では、説明を簡潔にするため、どちらのプラグについても「プラグＴＷ」と表記する。
【０１０８】
以上のように、第２実施形態では、プラグＶ１，ＣＳＦをＷプラグとし、プラグＴＷをＡｌプラグとする。そのため、第２実施形態では、プラグＴＷ，Ｖ１，ＣＳＦを形成する工程の工程数が、第１実施形態に比べて増加する。しかしながら、第２実施形態では、プラグＶ１，ＣＳＦとプラグＴＷとを別々の埋め込み工程で形成するため、プラグＴＷ用のプラグ材の埋め込みによるキャパシタ２０１へのダメージを抑制することが可能となる。
【０１０９】
なお、プラグＴＷを形成する際のＡｌ材料の埋め込みは、キャパシタ２０１へのダメージの少ないＡｌリフロー法で行うことが望ましい。また、プラグ及び配線層の形成は、プラグＶ１及びＣＳＦ用のビアホールの開口、プラグＶ１及びＣＳＦ用のビアホールへのＷ材料の埋め込み、Ｗ材料のＣＭＰ、プラグＴＷ用のビアホールの開口、プラグＴＷ用のビアホールへのＡｌ材料の埋め込み、Ａｌ材料のＣＭＰ、配線層１４１の形成の順で行うことが望ましい。
【０１１０】
また、第２実施形態では、プラグＶ１のみをＷプラグとし、プラグＴＷ，ＣＳＦをＡｌプラグとしてもよい。理由は、プラグＴＷ用のプラグ材の埋め込みが、キャパシタ２０１の上部電極２１３にダメージを与えるのと同様に、プラグＣＳＦ用のプラグ材の埋め込みが、キャパシタ２０１の下部電極２１１にダメージを与える可能性があるからである。第２実施形態では、プラグＶ１をＷプラグとし、プラグＴＷ，ＣＳＦをＡｌプラグとすることで、プラグＴＷ及びＣＳＦ用のプラグ材の埋め込みによるキャパシタ２０１へのダメージを抑制することが可能となる。
【０１１１】
この場合、プラグＣＳＦ用のＡｌ材料の埋め込みは、プラグＴＷ用のＡｌ材料の埋め込みと同様、Ａｌリフロー法で行うことが望ましい。この際、これらの埋め込みは、同一の埋め込み工程により行うことが望ましい。また、プラグ及び配線層の形成は、プラグＶ１用のビアホールの開口、プラグＶ１用のビアホールへのＷ材料の埋め込み、Ｗ材料のＣＭＰ、プラグＴＷ及びＣＳＦ用のビアホールの開口、プラグＴＷ及びＣＳＦ用のビアホールへのＡｌ材料の埋め込み、Ａｌ材料のＣＭＰ、配線層１４１の形成の順で行うことが望ましい。
【０１１２】
図１１及び図１２は、第２実施形態の半導体装置の製造方法を示す側方断面図である。
【０１１３】
本実施形態では、図１１(Ａ)〜(Ｃ)に示す工程については、図６(Ａ)〜(Ｃ)に示す工程と同様に行う。
【０１１４】
本実施形態では次に、図１２(Ａ)に示すように、第１の層間絶縁膜１３１上に、キャパシタ２０１を覆うように、水素保護膜１５１及び第２の層間絶縁膜１３２を順に堆積し、その後、ＣＭＰにより、第２の層間絶縁膜１３２を平坦化する。
【０１１５】
次に、図１２(Ａ)に示すように、ＰＥＰ及びＲＩＥにより、プラグＶ１，ＣＳＦ用のビアホールを形成する。プラグＶ１，ＣＳＦ用のビアホールは、同時に形成しても別々に形成してもよいが、工程短縮の観点から言うと、同一のＰＥＰ工程及び同一のＲＩＥ工程により同時に形成することが望ましい。
【０１１６】
次に、図１２(Ａ)に示すように、Ｗ−ＣＶＤにより、第２の層間絶縁膜１３２上にＷ材料を堆積し、プラグＶ１，ＣＳＦ用のビアホールに同じプラグ材料を埋め込む。次に、ＣＭＰにより当該Ｗ材料を平坦化して、図１２(Ａ)に示すように、プラグＶ１，ＣＳＦを形成する。このように、本実施形態では、プラグＶ１，ＣＳＦが、同一の埋め込み工程により形成される。
【０１１７】
次に、図１２(Ｂ)に示すように、ＰＥＰ及びＲＩＥにより、プラグＴＷ用のビアホールを形成する。
【０１１８】
次に、図１２(Ｂ)に示すように、Ａｌリフロー法により、第２の層間絶縁膜１３２上にＡｌ材料を堆積し、プラグＴＷ用のビアホールにプラグ材料を埋め込む。次に、ＣＭＰにより当該Ａｌ材料を平坦化して、図１２(Ｂ)に示すように、プラグＴＷを形成する。このように、本実施形態では、プラグＴＷが、プラグＶ１及びＣＳＦとは別の埋め込み工程により形成される。
【０１１９】
本実施形態では次に、図１２(Ｃ)に示す工程を、図６(Ｂ)に示す工程と同様に行う。このようにして、図１２(Ｃ)に示すように、基板１０１上に、メモリセルを構成する強誘電体キャパシタ２０１及びスイッチングトランジスタ３０１が形成される。
【０１２０】
以上のように、本実施形態では、強誘電体キャパシタ２０１及びスイッチングトランジスタ３０１用のプラグとして、プラグＴＷ，Ｖ１，ＣＳＦが採用される。そして、プラグＴＷは、上部電極２１３上に形成され、上部電極２１３と配線層１４１とを電気的に導通させる。また、プラグＶ１は、第１の拡散層１２１上に形成され、第１の拡散層１２１と配線層１４１とを電気的に導通させる。また、プラグＣＳＦは、第２の拡散層１２１上に形成され、かつ下部電極２１１の側方に配置され、下部電極２１１と第２の拡散層１２１とを電気的に導通させる。
【０１２１】
これにより、本実施形態では、第１実施形態と同様に、強誘電体キャパシタ２０１及びスイッチングトランジスタ３０１用のプラグを形成する工程の工程数を削減することが可能となる。更には、強電体キャパシタ２０１の下部電極材料の選択自由度が高くなり、強誘電体キャパシタ２０１の特性の改善が可能となる。
【０１２２】
また、第１実施形態では、プラグＴＷ，Ｖ１，ＣＳＦは、いずれもＷプラグであるのに対し、本実施形態では、プラグＶ１及びＣＳＦはＷプラグ、プラグＴＷはＡｌプラグとなっている。あるいは、本実施形態では、プラグＶ１はＷプラグ、プラグＴＷ及びＣＳＦはＡｌプラグとなっている。これにより、本実施形態では、プラグＴＷ用のプラグ材、あるいはプラグＴＷ及びＣＳＦ用のプラグ材の埋め込みによる強誘電体キャパシタ２０１へのダメージを抑制することが可能となる。
【０１２３】
なお、本実施形態では、Ｗ（タングステン）及びＡｌ（アルミニウム）の一方を、本発明の第１の材料の例とし、他方を本発明の第２の材料の例としたが、第１及び第２の材料は、Ｗ（タングステン）やＡｌ（アルミニウム）以外の材料であっても構わない。また、第１実施形態におけるプラグＴＷ，Ｖ１，ＣＳＦの材料も、Ｗ（タングステン）以外の材料であっても構わない。
【０１２４】
（第３実施形態）
図１３は、第３実施形態の半導体装置の構成を示す平面図及び側方断面図である。
【０１２５】
図１(Ｂ)に示すように、第１実施形態では、キャパシタ２０１Ａは、隣接する別のキャパシタ２０１Ｂとキャパシタ対を形成しており、キャパシタ２０１Ａの下部電極２１１Ａと、キャパシタ２０１Ｂの下部電極２１１Ｂとが短絡されている。より詳細には、当該キャパシタ対では、キャパシタ２０１Ａの下部電極２１１Ａと、キャパシタ２０１Ｂの下部電極２１１Ｂとが一体化されている。
【０１２６】
また、図１(Ｂ)に示すように、第１実施形態では、プラグＣＳＦが、キャパシタ２０１と１対１で対応している。例えば、プラグＣＳＦAは、キャパシタ２０１Ａと１対１で対応しており、下部電極２１１Ａに電気接続されている。同様に、プラグＣＳＦBは、キャパシタ２０１Ｂと１対１で対応しており、下部電極２１１Ｂに電気接続されている。第１実施形態では、図１(Ａ)に示すように、４個のメモリセルに対し、４個のプラグＣＳＦが設けられている。
【０１２７】
そして、第３実施形態では、第１実施形態と同様、図１３(Ｂ)に示すように、キャパシタ２０１Ａは、隣接する別のキャパシタ２０１Ｂとキャパシタ対を形成しており、キャパシタ２０１Ａの下部電極２１１Ａと、キャパシタ２０１Ｂの下部電極２１１Ｂとが短絡されている。
【０１２８】
しかしながら、第３実施形態では、第１実施形態とは異なり、図１３(Ｂ)に示すように、プラグＣＳＦが、キャパシタ対を構成する２つのキャパシタ２０１により共有されている。例えば、プラグＣＳＦABは、キャパシタ２０１Ａ，Ｂに共有されており、下部電極２１１Ａ，Ｂに電気接続されている。第３実施形態では、図１３(Ａ)に示すように、４個のメモリセルに対し、２個のプラグＣＳＦが設けられている。
【０１２９】
図１３(Ｂ)では、キャパシタ２０１Ａとキャパシタ２０１Ｂとの境界が、Ｂで示されている。図１３(Ｂ)に示すように、キャパシタ２０１Ａ，Ｂ用の共通のＣＳＦは、境界Ｂの近傍に配置されている。より詳細には、このＣＳＦは、境界Ｂの端部の近傍に、キャパシタ２０１Ａ，Ｂの下部電極２１１Ａ，Ｂに接するよう配置されている。図１４(Ｂ)では、同じメモリセル用のプラグＴＷとプラグＣＳＦとの間の間隔が、矢印Ａで示されている。
【０１３０】
ここで、第１実施形態と第３実施形態とを比較する。
【０１３１】
第１実施形態では、プラグＴＷ，ＣＳＦを同時形成するため、プラグＴＷとプラグＣＳＦとの間の間隔は、最小デザインルールの間隔までしか狭められない。これに対し、第３実施形態では、プラグＣＳＦを、キャパシタ対を構成するキャパシタ２０１同士の境界近傍に配置するため、各メモリセルのＹ−Ｙ’線方向のサイズを小さくすることができる。これにより、第３実施形態では、半導体装置のチップサイズを縮小し、半導体装置のコストを削減することが可能となる。
【０１３２】
以上のように、本実施形態では、プラグＣＳＦが、キャパシタ対を構成するキャパシタ２０１同士により共有され、これらのキャパシタ２０１の境界近傍に配置される。これにより、本実施形態では、第１実施形態よりも半導体面積のチップサイズを縮小し、半導体装置のコストを削減することが可能となる。
【０１３３】
（第４実施形態）
図１４は、第４実施形態の半導体装置の構成を示す平面図及び側方断面図である。
【０１３４】
第３実施形態では、図１３(Ｂ)に示すように、キャパシタ２０１Ａは、隣接する別のキャパシタ２０１Ｂとキャパシタ対を形成しており、キャパシタ２０１Ａの下部電極２１１Ａと、キャパシタ２０１Ｂの下部電極２１１Ｂとが短絡されている。より詳細には、当該キャパシタ対では、キャパシタ２０１Ａの下部電極２１１Ａと、キャパシタ２０１Ｂの下部電極２１１Ｂとが一体化されている。
【０１３５】
同様に、第４実施形態では、図１４(Ｂ)に示すように、キャパシタ２０１Ａは、隣接する別のキャパシタ２０１Ｂとキャパシタ対を形成しており、キャパシタ２０１Ａの下部電極２１１Ａと、キャパシタ２０１Ｂの下部電極２１１Ｂとが短絡されている。
【０１３６】
しかしながら、第４実施形態では、第３実施形態とは異なり、図１４(Ｂ)に示すように、当該キャパシタ対において、キャパシタ２０１Ａの下部電極２１１Ａと、キャパシタ２０１Ｂの下部電極２１１Ｂとが分断されている。
【０１３７】
しかしながら、第４実施形態では、図１４(Ａ)，(Ｂ)に示すように、プラグＣＳＦABが、キャパシタ２０１Ａとキャパシタ２０１Ｂとの間に配置されており、キャパシタ２０１Ａの下部電極２１１Ａとキャパシタ２０１Ｂの下部電極２１１Ｂとを電気的に導通させている。これにより、第４実施形態では、キャパシタ２０１Ａの下部電極２１１Ａと、キャパシタ２０１Ｂの下部電極２１１Ｂとが短絡されている。
【０１３８】
第４実施形態では、プラグＣＳＦは、キャパシタ対を構成するキャパシタ間に配置される。これにより、各メモリセルのＸ−Ｘ’線方向のサイズは大きくなる。しかしながら、第４実施形態では、図１４(Ａ)に示すように、プラグＣＳＦに加えて、プラグＶ１もＸ−Ｘ’線方向に隣接するキャパシタ間に配置することで、各メモリセルのＹ−Ｙ’線方向のサイズを小さくすることができる。これにより、第４実施形態では、半導体装置のチップサイズを縮小し、半導体装置のコストを削減することが可能となる。
【０１３９】
以上のように、本実施形態では、プラグＣＳＦが、キャパシタ対を構成するキャパシタ２０１同士により共有され、これらのキャパシタ２０１の間に配置される。これにより、本実施形態では、第１実施形態よりも半導体面積のチップサイズを縮小し、半導体装置のコストを削減することが可能となる。
【０１４０】
（第５実施形態）
図１５は、第５実施形態の半導体装置の構成を示す平面図及び側方断面図である。
【０１４１】
第１〜第４実施形態の半導体装置が、Ｃｈａｉｎ型ＦｅＲＡＭとなっているのに対し、第５実施形態の半導体装置は、非Ｃｈａｉｎ型のＦｅＲＡＭとなっている。このように、本発明は、Ｃｈａｉｎ型ＦｅＲＡＭだけでなく、非Ｃｈａｉｎ型のＦｅＲＡＭに対してもも有効である。
【０１４２】
図１５(Ｂ)には、プレート線ＰＬに相当する第１の配線層１６１と、ビット線ＢＬに相当する第２の配線層１６２が示されている。図１５(Ｂ)では、キャパシタ２０１Ａに電気的に接続された第１の配線層１６１が、符号１６１1で示され、トランジスタ３０１Ａに電気的に接続された第２の配線層１６２が、符号１６２1で示されている。
【０１４３】
第１の配線層１６１1は、図１５(Ｂ)に示すように、上部電極２１３Ａの上方に形成されている。そして、プラグＴＷAは、上部電極２１３Ａ上に形成されており、上部電極２１３Ａと第１の配線層１６１1とを電気的に導通させている。本実施形態では、プラグＴＷAは、Ｗ（タングステン）プラグとなっている。
【０１４４】
また、第２の配線層１６２1は、図１５(Ｂ)に示すように、下部電極２１１Ａの下方、詳細には、下部電極２１１Ａとトランジスタ３０１Ａとの間に形成されている。そして、プラグＶ１Aは、拡散層１２１1上に形成されており、拡散層１２１1と第２の配線層１６２1とを電気的に導通させている。本実施形態では、プラグＶ１Aもまた、Ｗ（タングステン）プラグとなっている。
【０１４５】
また、プラグＣＳＦAは、図１５(Ｂ)に示すように、拡散層１２１2上に形成され、拡散層１２１2と下部電極２１１Ａとを電気的に導通させている。より詳細には、プラグＣＳＦAは、図１５(Ｃ)に示すように、下部電極２１１Ａの側方に配置されており、下部電極２１１Ａの側面と拡散層１２１2の上面とに接することで、下部電極２１１Ａと拡散層１２１2とを電気的に導通させている（図１５(Ａ)も参照）。本実施形態では、プラグＣＳＦAもまた、Ｗ（タングステン）プラグとなっている。
【０１４６】
なお、本実施形態では、キャパシタ２０１Ａとトランジスタ３０１Ａは、拡散層１２１1及び１２２2、プラグＴＷA，Ｖ１A，及びＣＳＦAにより、第１の配線層１６１1と第２の配線層１６１2との間に直列接続されている。
【０１４７】
また、本実施形態では、プラグＣＳＦが、キャパシタ２０１と１対１で対応しており、図１５(Ａ)では、２個のメモリセルに対し、２個のプラグＣＳＦが設けられている。
【０１４８】
以上のように、本実施形態では、強誘電体キャパシタ２０１及びスイッチングトランジスタ３０１用のプラグとして、プラグＴＷ，Ｖ１，ＣＳＦが採用される。そして、プラグＴＷは、上部電極２１３上に形成され、上部電極２１３と第１の配線層１６１とを電気的に導通させる。また、プラグＶ１は、第１の拡散層１２１上に形成され、第１の拡散層１２１と第２の配線層１６２とを電気的に導通させる。また、プラグＣＳＦは、第２の拡散層１２１上に形成され、かつ下部電極２１１の側方に配置され、下部電極２１１と第２の拡散層１２１とを電気的に導通させる。
【０１４９】
これにより、本実施形態では、第１実施形態と同様に、強誘電体キャパシタ２０１及びスイッチングトランジスタ３０１用のプラグを形成する工程の工程数を削減することが可能となる。更には、強電体キャパシタ２０１の下部電極材料の選択自由度が高くなり、強誘電体キャパシタ２０１の特性の改善が可能となる。
【０１５０】
なお、第３から第５実施形態では、第２実施形態と同様、プラグＴＷやプラグＣＳＦをＡｌプラグとしても構わない。
【０１５１】
また、第２から第５実施形態では、第１実施形態の変形例（図７）と同様、プラグＣＳＦ上に配線層１４１を配置しても構わない。
【０１５２】
以上、本発明の具体的な態様の例を、第１から第５実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
【符号の説明】
【０１５３】
１０１ 基板
１１１ ＳＴＩ層
１２１ 拡散層
１３１ 第１の層間絶縁膜
１３２ 第２の層間絶縁膜
１３３ 第３の層間絶縁膜
１４１ 配線層
１５１ 水素保護膜
１６１ 第１の配線層
１６２ 第２の配線層
２０１ 強誘電体キャパシタ
２１１ 下部電極
２１２ 強誘電体膜
２１３ 上部電極
３０１ スイッチングトランジスタ
３１１ ゲート絶縁膜
３１２ ゲート電極
４０１ 下部電極材料
４０２ 強誘電体材料
４０３ 上部電極材料
４１１ マスク層
５０１ 周辺トランジスタ
５１１ ゲート絶縁膜
５１２ ゲート電極
ＴＷ、Ｖ１、ＣＳＦ、ＣＳ、ＣＳＭ プラグ
ＧＣ ゲート導電膜
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、例えば、強誘電体キャパシタを有する強誘電体記憶装置（ＦｅＲＡＭ）に適用されるものである。
【背景技術】
【０００２】
現在、ＦｅＲＡＭデバイスは、ＲＦＩＤやマイコン等への応用が進んでおり、より一層の性能向上及びコスト削減が望まれている。
【０００３】
ＦｅＲＡＭの例としては、ＴＣ（Transistor Capacitor）並列ユニット直列接続型構造を有するＣｈａｉｎ型ＦｅＲＡＭが挙げられる。Ｃｈａｉｎ型ＦｅＲＡＭでは、並列接続されたキャパシタ及びトランジスタを含むメモリセル同士が互いに直列接続されており、Ｃｈａｉｎユニットを構成している。
【０００４】
Ｃｈａｉｎ型ＦｅＲＡＭでは、例えば、ＣＯＰ（Capacitor On Plug）構造が採用され、キャパシタがＷ（タングステン）プラグ上に配置される。この際、Ｗプラグの酸化を抑制するため、キャパシタの下部電極材料として、厚さ１００ｎｍ以上のＩｒ（イリジウム）層及びバリアメタル層（ＴｉＡｌＮ、ＴｉＮ、ＷＮ等）が必要となり、下部電極材料には多くの制限が出てくる。
【０００５】
また、従来の方法でＦｅＲＡＭ構造を形成する場合、Ｍ１配線工程までに、ビア工程が４工程（ＣＳ、ＣＳＭ、Ｖ１、ＴＷ）も必要となる。ここで、ＴＷは、キャパシタの上部電極と配線層とを導通するプラグを構成し、ＣＳ及びＣＳＭは、キャパシタの下部電極と拡散層とを導通するプラグを構成すると共に、配線層と拡散層とを導通するプラグの下部を構成し、Ｖ１は、配線層と拡散層とを導通するプラグの上部を構成する。従来の方法では、４工程にも及ぶビア工程に起因するコスト増加や歩留まり低下が問題となる。
【０００６】
なお、特許文献１には、Ｃｈａｉｎ型ＦｅＲＡＭに相当する半導体記憶装置の例が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００１−３１９４７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、強誘電体キャパシタの下部電極材料の選択自由度が高く、ビア工程の少ない半導体装置及びその製造方法を提供することを課題とする。
【課題を解決するための手段】
【０００９】
本発明の一の態様は例えば、基板上に形成されたスイッチングトランジスタと、前記基板内に前記トランジスタを挟むよう形成された第１及び第２の拡散層と、前記トランジスタ上に形成された層間絶縁膜と、前記層間絶縁膜上に順に形成された下部電極、強誘電体膜、及び上部電極を含む強誘電体キャパシタと、前記上部電極の上方に形成された配線層と、前記上部電極上に形成され、前記上部電極と前記配線層とを電気的に導通させる第１のプラグと、前記第１の拡散層上に形成され、前記第１の拡散層と前記配線層とを電気的に導通させる第２のプラグと、前記第２の拡散層上に形成され、前記下部電極の側方に配置されており、前記下部電極と前記第２の拡散層とを電気的に導通させる第３のプラグとを備えることを特徴とする半導体装置である。
【００１０】
本発明の別の態様は例えば、基板上に形成されたスイッチングトランジスタと、前記基板内に前記トランジスタを挟むよう形成された第１及び第２の拡散層と、前記トランジスタ上に形成された層間絶縁膜と、前記層間絶縁膜上に順に形成された下部電極、強誘電体膜、及び上部電極を含む強誘電体キャパシタと、前記上部電極の上方に形成された第１の配線層と、前記下部電極と前記トランジスタとの間に形成された第２の配線層と、前記上部電極上に形成され、前記上部電極と前記第１の配線層とを電気的に導通させる第１のプラグと、前記第１の拡散層上に形成され、前記第１の拡散層と前記第２の配線層とを電気的に導通させる第２のプラグと、前記第２の拡散層上に形成され、前記下部電極の側方に配置されており、前記下部電極と前記第２の拡散層とを電気的に導通させる第３のプラグとを備えることを特徴とする半導体装置である。
【００１１】
本発明の別の態様は例えば、基板上にスイッチングトランジスタを形成し、前記基板内に前記トランジスタを挟むよう第１及び第２の拡散層を形成し、前記トランジスタ上に層間絶縁膜を形成し、前記層間絶縁膜上に下部電極、強誘電体膜、及び上部電極を順に形成して、前記下部電極、前記強誘電体膜、及び前記上部電極を含む強誘電体キャパシタを形成し、前記上部電極上に第１のプラグを形成し、前記第１の拡散層上に第２のプラグを形成し、前記第２の拡散層上における前記下部電極の側方に、前記下部電極と前記第２の拡散層とを電気的に導通させる第３のプラグを形成し、前記上部電極の上方に、前記第１及び第２のプラグと電気的に導通する配線層を形成することを特徴とする半導体装置の製造方法である。
【発明の効果】
【００１２】
本発明によれば、強誘電体キャパシタの下部電極材料の選択自由度が高く、ビア工程の少ない半導体装置及びその製造方法を提供することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態の半導体装置の構成を示す平面図及び側方断面図である。
【図２】比較例の半導体装置の構成を示す平面図及び側方断面図である。
【図３】図１の半導体装置の動作について説明するための回路図及びグラフである。
【図４】図１の半導体装置内のＣｈａｉｎユニットの構成を示す側方断面図である。
【図５】第１実施形態の半導体装置の製造方法を示す側方断面図(1/2)である。
【図６】第１実施形態の半導体装置の製造方法を示す側方断面図(2/2)である。
【図７】図１の半導体装置の構成の変形例を示す平面図及び側方断面図である。
【図８】比較例の半導体装置の製造方法を示す側方断面図(1/2)である。
【図９】比較例の半導体装置の製造方法を示す側方断面図(2/2)である。
【図１０】第２実施形態の半導体装置の構成を示す平面図及び側方断面図である。
【図１１】第２実施形態の半導体装置の製造方法を示す側方断面図(1/2)である。
【図１２】第２実施形態の半導体装置の製造方法を示す側方断面図(2/2)である。
【図１３】第３実施形態の半導体装置の構成を示す平面図及び側方断面図である。
【図１４】第４実施形態の半導体装置の構成を示す平面図及び側方断面図である。
【図１５】第５実施形態の半導体装置の構成を示す平面図及び側方断面図である。
【発明を実施するための形態】
【００１４】
本発明の実施形態を、図面に基づいて説明する。
【００１５】
（第１実施形態）
図１は、第１実施形態の半導体装置の構成を示す平面図及び側方断面図である。図１(Ａ)は、半導体装置の平面図に相当し、図１(Ｂ)及び(Ｃ)はそれぞれ、図１(Ａ)に示すＸ−Ｘ’線及びＹ−Ｙ’線に沿った側方断面図に相当する。
【００１６】
図１(Ａ)には、基板１０１上に形成されたＳＴＩ（Shallow Trench Isolation）層１１１と拡散層１２１が示されている。図１(Ａ)には更に、強誘電体キャパシタ２０１（２０１Ａ〜Ｄ）と、後述するスイッチングトランジスタ３０１を構成するゲート導電膜ＧＣが示されている。
【００１７】
本実施形態の半導体装置は、これら強誘電体キャパシタ２０１及びスイッチングトランジスタ３０１で構成されたメモリセルを備える強誘電体記憶装置（ＦｅＲＡＭ）となっている。図１(Ａ)には更に、種々のプラグＴＷ，Ｖ１，ＣＳＦが示されている。
【００１８】
図１(Ｂ)には、図１(Ａ)に示すキャパシタ２０１Ａ，Ｂと、これらキャパシタ２０１Ａ，Ｂと共にメモリセルを構成するトランジスタ３０１Ａ，Ｂが示されている。一方、図１(Ｃ)には、図１(Ａ)に示すキャパシタ２０１Ａ，Ｃと、これらキャパシタ２０１Ａ，Ｃと共にメモリセルを構成するトランジスタ３０１Ａ，Ｃが示されている。図１(Ｂ)及び(Ｃ)では、キャパシタ２０１Ａ〜Ｃやトランジスタ３０１Ａ〜Ｃに対応する構成要素の参照符号に、添字Ａ〜Ｃが付してある。
【００１９】
以下、図１(Ｂ)を参照し、かつ、キャパシタ２０１Ａ及びトランジスタ３０１Ａを例として、各メモリセルの構成について説明する。ただし、以下の説明は、キャパシタ２０１Ｂ，Ｃやトランジスタ３０１Ｂ，Ｃなど、本実施形態の半導体装置内のその他の強誘電体キャパシタ２０１やスイッチングトランジスタ３０１にも当てはまる。以下の説明では、図１(Ｂ)に加え、図１(Ａ)及び(Ｃ)についても適宜参照する。
【００２０】
図１(Ｂ)には、基板１０１上に形成されたトランジスタ３０１Ａが示されている。トランジスタ３０１Ａは、基板１０１上に順に形成されたゲート絶縁膜３１１Ａとゲート電極３１２Ａとを含んでいる。本実施形態では、基板１０１は、半導体基板、例えば、シリコン基板となっている。また、ゲート絶縁膜３１１Ａは例えばシリコン酸化膜、ゲート電極３１２Ａは例えばポリシリコン層である。
【００２１】
図１(Ｂ)には更に、基板１０１内にトランジスタ３０１Ａを挟むよう形成された拡散層１２１1及び１２１2が示されている。拡散層１２１1及び１２１2の一方は、ソース拡散層として機能し、他方はドレイン拡散層として機能する。拡散層１２１1及び１２１2はそれぞれ、本発明の第１及び第２の拡散層の例である。
【００２２】
図１(Ｂ)には更に、基板１０１内に形成された拡散層１２１3が示されている。トランジスタ３０１Ａは、拡散層１２１1及び１２１2の間に挟まれており、トランジスタ３０１Ｂは、拡散層１２１2及び１２１3の間に挟まれている。このように、拡散層１２１2は、トランジスタ３０１Ａ及びＢにより共用されている。
【００２３】
図１(Ｂ)には更に、基板１０１上にトランジスタ３０１Ａを覆うよう形成された第１の層間絶縁膜１３１と、第１の層間絶縁膜１３１上に形成されたキャパシタ２０１Ａが示されている。第１の層間絶縁膜１３１は、本発明の層間絶縁膜の例である。キャパシタ２０１Ａは、第１の層間絶縁膜１３１上に順に形成された下部電極（ＢＥ：Bottom Electrode）２１１Ａ、強誘電体膜（ＦＥ：Ferroelectric Film）２１２Ａ、及び上部電極（ＴＥ：Top Electrode）２１３Ａを含んでいる。
【００２４】
本実施形態では、下部電極２１１Ａは、厚さ３０ｎｍのバリアメタルＴｉＡｌＮ膜と、厚さ１２０ｎｍのＩｒ膜が順に積層された積層膜となっている。また、強誘電体膜２１２Ａは、厚さ１００ｎｍのＰｂ（ＺｒXＴｉ1-X）Ｏ3膜となっている。また、上部電極２１３Ａは、厚さ１０ｎｍのＳｒＲｕＯ3膜と、厚さ７０ｎｍのＩｒＯ2膜が順に積層された積層膜となっている（なお、ＳｒＲｕＯ3膜の図示は省略されている）。
【００２５】
図１(Ｂ)には更に、第１の層間絶縁膜１３１上にキャパシタ２０１Ａを覆うよう順に形成された水素保護膜１５１と第２の層間絶縁膜１３２が示されている。水素保護膜１５１としては例えば、ＳｉＯ2膜等のＳｉＯX膜（シリコン酸化膜）、Ａｌ2Ｏ3膜等のＡｌXＯY膜（アルミニウム酸化膜）、ＳｉＡｌＯ膜等のＳｉＡｌXＯY膜（シリコンアルミニウム酸化膜）、ＺｒＯ2膜等のＺｒＯX膜（ジルコニウム酸化膜）、Ｓｉ3Ｎ4膜等のＳｉXＮY膜（シリコン窒化膜）、又はこれらの膜の２つ以上を組み合わせた積層膜が適している。
【００２６】
図１(Ｂ)には更に、キャパシタ２０１Ａの上部電極２１３Ａの上方に水素保護膜１５１及び第２の層間絶縁膜１３２を介して形成された配線層１４１が示されている。図１(Ｂ)では、配線層１４１のうち、キャパシタ２０１Ａの上部電極２１３Ａと電気的に導通された部分が符号１４１1で示されており、キャパシタ２０１Ｂの上部電極２０１Ｂと電気的に導通された部分が符号１４１2で示されている。配線層１４１は、Ｍ１配線に相当し、本実施形態では、Ａｌ（アルミニウム）層となっている。図１(Ｂ)には更に、第２の層間絶縁膜１３２上に配線層１４１を覆うよう形成された第３の層間絶縁膜１３３が示されている。
【００２７】
図１(Ｂ)には更に、３種類のプラグＴＷA，Ｖ１A，ＣＳＦAが示されている。図１(Ａ)から明らかなように、これらのプラグのうち、プラグＶ１A及びＣＳＦAは、本来図１(Ｂ)の断面には現れないプラグである。しかしながら、本実施形態では、説明の便宜上、プラグＶ１A及びＣＳＦAについても図１(Ｂ)に破線で示した。なお、後述の図面でも、本来断面に現れないプラグについては、破線で示すことにする。
【００２８】
プラグＴＷAは、図１(Ｂ)に示すように、上部電極２１３Ａ上に形成され、上部電極２１３Ａと配線層１４１1とを電気的に導通させている（図１(Ａ)も参照）。プラグＴＷAは、本発明の第１のプラグの例である。本実施形態では、プラグＴＷAは、Ｗ（タングステン）プラグとなっている。
【００２９】
また、プラグＶ１Aは、図１(Ｂ)に示すように、拡散層１２１1上に形成され、拡散層１２１1と配線層１４１1とを電気的に導通させている（図１(Ａ)も参照）。プラグＶ１Aは、本発明の第２のプラグの例である。本実施形態では、プラグＶ１Aもまた、Ｗ（タングステン）プラグとなっている。
【００３０】
また、プラグＣＳＦAは、図１(Ｂ)に示すように、拡散層１２１2上に形成され、拡散層１２１2と下部電極２１１Ａとを電気的に導通させている。より詳細には、プラグＣＳＦAは、図１(Ｃ)に示すように、下部電極２１１Ａの側方に配置されており、下部電極２１１Ａの側面と拡散層１２１2の上面とに接することで、下部電極２１１Ａと拡散層１２１2とを電気的に導通させている（図１(Ａ)も参照）。プラグＣＳＦAは、本発明の第３のプラグの例である。本実施形態では、プラグＣＳＦAもまた、Ｗ（タングステン）プラグとなっている。このように、本実施形態では、プラグＴＷA，Ｖ１A，ＣＳＦAは、同じ材料で形成されている。なお、プラグＴＷA，Ｖ１A，ＣＳＦAは、いずれもＡｌ（アルミニウム）プラグとしても構わない。
【００３１】
以上のように、本実施形態の半導体装置は、キャパシタ２０１Ａ及びトランジスタ３０１Ａ用のプラグとして、プラグＴＷA，Ｖ１A，ＣＳＦAを備えている。一方、図２に示す半導体装置は、キャパシタ２０１Ａ及びトランジスタ３０１Ａ用のプラグとして、プラグＴＷA，Ｖ１A，ＣＳA，ＣＳＭAを備えている。以下、図２に示す半導体装置の構成について説明する。
【００３２】
図２は、比較例の半導体装置の構成を示す平面図及び側方断面図である。図２(Ａ)は、半導体装置の平面図に相当し、図２(Ｂ)及び(Ｃ)はそれぞれ、図２(Ａ)に示すＸ−Ｘ’線及びＹ−Ｙ’線に沿った側方断面図に相当する。
【００３３】
図２(Ｂ)には、４種類のプラグＴＷA，Ｖ１A，ＣＳA，ＣＳＭAが示されている。
【００３４】
プラグＴＷAは、図２(Ｂ)に示すように、上部電極２１３Ａ上に形成され、上部電極２１３Ａと配線層１４１1とを電気的に導通させている（図２(Ａ)も参照）。本比較例では、プラグＴＷAは、Ａｌ（アルミニウム）プラグとなっている。
【００３５】
また、図２(Ｂ)には、プラグＣＳAが２個示されており、一方のプラグＣＳAは、拡散層１２１1上に形成され、他方のプラグＣＳAは、拡散層１２１2上に形成されている。本比較例では、これらプラグＣＳAは、ポリシリコンプラグとなっている。
【００３６】
また、図２(Ｂ)には、プラグＣＳＭAが２個示されており、一方のプラグＣＳＭAは、拡散層１２１1上のプラグＣＳA上に形成され、他方のプラグＣＳＭAは、拡散層１２１2上のプラグＣＳA上に形成されている。本比較例では、これらプラグＣＳＭAは、Ｗ（タングステン）プラグとなっている。
【００３７】
また、プラグＶ１Aは、図２(Ｂ)に示すように、拡散層１２１1上のプラグＣＳA及びＣＳＭA上に形成されている。本比較例では、プラグＶ１Aは、Ｗ（タングステン）プラグとなっている。
【００３８】
その結果、拡散層１２１1上のプラグＣＳA，ＣＳＭA，及びＶ１Aは、図２(Ｂ)に示すように、拡散層１２１1と配線層１４１1とを電気的に導通させている（図２(Ａ)も参照）。
【００３９】
また、拡散層１２１2上のプラグＣＳA及びＣＳＭAは、図２(Ｂ)に示すように、拡散層１２１2と下部電極２１１Ａとを電気的に導通させている。より詳細には、拡散層１２１2上のプラグＣＳA及びＣＳＭAは、図２(Ｂ)，(Ｃ)に示すように、下部電極２１１Ａの下方に配置されており、下部電極２１１Ａの下面と拡散層１２１2の上面とに接することで、下部電極２１１Ａと拡散層１２１2とを電気的に導通させている。
【００４０】
なお、本比較例では、下部電極２１１Ａは、バリアメタルＴｉＡｌＮ膜とＩｒ膜が順に積層された積層膜となっている。また、強誘電体膜２１２Ａは、Ｐｂ（ＺｒXＴｉ1-X）Ｏ3膜となっている。また、上部電極２１３Ａは、ＳｒＲｕＯ3膜とＩｒＯ2膜が順に積層された積層膜となっている。
【００４１】
以下、図１を参照し、本実施形態の半導体装置の利点について説明する。その際、図２に示す比較例の半導体装置についても適宜参照する。
【００４２】
比較例の半導体装置は、図２のように、キャパシタ２０１Ａ及びトランジスタ３０１Ａ用のプラグとして、プラグＴＷA，Ｖ１A，ＣＳA，ＣＳＭAを備え、プラグＴＷA，Ｖ１A，ＣＳA，ＣＳＭAはそれぞれ、Ａｌプラグ，Ｗプラグ，ポリシリコンプラグ，Ｗプラグとなっている。よって、比較例では、これらのプラグを形成する工程（ビア工程）が、ＴＷAの形成工程、Ｖ１Aの形成工程、ＣＳAの形成工程、ＣＳＭAの形成工程の４工程も必要となる。そのため、比較例では、４工程にも及ぶビア工程に起因するコスト増加や歩留まり低下が問題となる。
【００４３】
これに対し、本実施形態の半導体装置は、図１のように、キャパシタ２０１Ａ及びトランジスタ３０１Ａ用のプラグとして、プラグＴＷA，Ｖ１A，ＣＳＦAを備えている。これにより、本実施形態では、以下のように、キャパシタ２０１Ａ及びトランジスタ３０１Ａ用のプラグを形成するビア工程の工程数を減らすことが可能となる。
【００４４】
第１に、比較例では、拡散層１２１2上のプラグＣＳA及びＣＳＭAが、下部電極２１１Ａの下方に配置される。そのため、プラグＣＳA及びＣＳＭAは、キャパシタ２０１Ａの作製前に形成する必要がある。一方、プラグＶ１Aは、第２の層間絶縁膜１３２に埋め込まれるため、キャパシタ２０１Ａの作製後に形成する必要がある。そのため、比較例では、拡散層１２１1，１２１2上にプラグを形成するのに、ＣＳAの形成工程、ＣＳＭAの形成工程、Ｖ１Aの形成工程の３工程が必要となる。
【００４５】
これに対し、本実施形態では、拡散層１２１2上のプラグＣＳＦAは、下部電極２１１Ａの側方に配置される。よって、プラグＣＳＦAは、プラグＶ１Aと同様、キャパシタ２０１Ａの作製後に形成することが可能である。よって、本実施形態では、拡散層１２１1上のプラグＶ１Aの材料と、拡散層１２１2上のプラグＣＳＦAの材料とを同じにすることで、これらのプラグの形成工程を同一工程とし、これらのプラグの形成工程の工程数を少なくすることが可能となる。実際、本実施形態では、プラグＶ１Aの材料とプラグＣＳＦAの材料は、共にＷ（タングステン）となっており、これらのプラグは、後述するように、同一の埋め込み工程により形成される。
【００４６】
第２に、比較例では、プラグＴＷA，Ｖ１Aは、それぞれＡｌプラグ，Ｗプラグとなっており、互いに異なる材料で形成されている。そのため、比較例では、プラグＴＷA，Ｖ１Aを形成するのに、ＴＷAの形成工程、Ｖ１Aの形成工程の２工程が必要となる。
【００４７】
これに対し、本実施形態では、プラグＴＷA，Ｖ１Aは、共にＷプラグとなっており、同じ材料で形成されている。よって、本実施形態では、プラグＴＷAの形成工程と、プラグＶ１Aの形成工程とを同一工程とすることで、これらのプラグの形成工程の工程数を少なくすることが可能となる。
【００４８】
特に、本実施形態では、プラグＴＷA，Ｖ１A，ＣＳＦAは、いずれもＷプラグとなっており、いずれも同じ材料で形成されている。よって、本実施形態では、プラグＴＷAの形成工程と、プラグＶ１Aの形成工程と、プラグＣＳＦAの形成工程とを同一工程とすることで、プラグＴＷA，Ｖ１A，ＣＳＦAを１工程で形成することが可能となる。このように、本実施形態では、プラグＴＷA，Ｖ１A，ＣＳＦAの材料を同じ材料とすることで、これらのプラグを１工程で形成することが可能となる。
【００４９】
なお、本実施形態では、上部電極２１３Ａの少なくとも最上位層は、Ｐｔ（白金）層等の貴金属層や、ＩｒＯ2層等の貴金属含有層とすることが望ましい。このような上部電極２１３Ａには、第１に、そのエッチングレートが遅くなり、プラグＴＷA用のビアホールと、プラグＶ１A，ＣＳＦA用のビアホールを同時に形成することが容易になるという利点がある。第２に、キャパシタ２０１ＡのＲＩＥ（Reactive Ion Etching）加工の際に、キャパシタ２０１Ａがテーパー形状に加工されやすくなり、下部電極２１１Ａの側面が露出するようプラグＣＳＦA用のビアホールを形成するのが容易になるという利点がある。
【００５０】
以上のように、本実施形態には、キャパシタ２０１Ａ及びトランジスタ３０１Ａ用のプラグを形成するビア工程の工程数を減らすことが可能となるという利点がある。本実施形態には更に、次のように、キャパシタ２０１Ａの下部電極材料の選択自由度が高くなるという利点がある。
【００５１】
比較例の半導体装置では、ＣＯＰ構造が採用されており、下部電極２１１Ａが、ＷプラグであるプラグＣＳＭA上に配置されている。この場合、ＷプラグであるプラグＣＳＭAが酸化により膨張することが問題となる。そのため、比較例では、プラグＣＳＭAの酸化を抑制するため、キャパシタ２０１Ａの下部電極材料として、厚さ１００ｎｍ以上のＩｒ層及びバリアメタル層（ＴｉＡｌＮ等）が必要となる。このように、比較例では、下部電極材料が特定の材料に制限されてしまう。
【００５２】
これに対し、本実施形態の半導体装置では、ＣＯＰ構造は採用されておらず、下部電極２１１Ａは、プラグＣＳＦAの側方に配置されている。そのため、本実施形態では、下部電極材料は、比較例のように特定の材料に限定されず、様々な材料を採用可能である。本実施形態では、例えば、下部電極２１１ＡとしてＰｔ層を採用したり、下部電極２１１Ａを薄膜化することで、強誘電体膜２１２Ａの特性を改善することが可能となる。例えば、下部電極２１１Ａを、厚さ５ｎｍのＴｉ（チタン）膜と厚さ１００ｎｍのＩｒ膜とが順に積層された積層膜、又は、厚さ５ｎｍのＴｉ膜と厚さ１００ｎｍのＰｔ膜とが順に積層された積層膜とし、強誘電体膜２１２ＡをＰＺＴ膜とすることで、当該ＰＺＴ膜の結晶性を良くし、その分極特性を良くすることが可能である。
【００５３】
なお、本実施形態では、下部電極２１１Ａは、バリアメタルＴｉＡｌＮ膜とＩｒ膜が順に積層された積層膜となっており、下部電極２１１Ａの本体部分（Ｉｒ膜）は、バリアメタル層（ＴｉＡｌＮ膜）を介して第１の層間絶縁膜１３１上に形成されている。しかしながら、下部電極２１１Ａは、バリアメタル層を含まず、第１の層間絶縁膜１３１上に直接形成されていてもよい。
【００５４】
以上のように、本実施形態には、キャパシタ２０１Ａの下部電極材料の選択自由度が高くなり、キャパシタ２０１Ａの特性の改善が可能となるという利点がある。本実施形態は例えば、低容量ＦｅＲＡＭ混載デバイスの低コスト化に有効である。
【００５５】
以下、第１実施形態の半導体装置の動作及び構成について、より詳細に説明する。
【００５６】
図３は、第１実施形態の半導体装置の動作について説明するための回路図及びグラフである。
【００５７】
図３(Ａ)に示すように、本実施形態の半導体装置は、ＴＣ並列ユニット直列接続型構造を有するＣｈａｉｎ型ＦｅＲＡＭとなっている。図３(Ａ)には、４組のキャパシタ２０１及びトランジスタ３０１からなる４個のメモリセルが示されており、各セル内では、キャパシタ２０１とトランジスタ３０１が並列接続されている。
【００５８】
また、これら４個のセルは、Ｃｈａｉｎユニットを構成しており、互いに直列接続されている。Ｃｈａｉｎユニットは、２組以上（例えば８組）のキャパシタ２０１及びトランジスタ３０１で構成され、各セル内のキャパシタ２０１及びトランジスタ３０１は、同じＣｈａｉｎユニットを構成する他のキャパシタ２０１及びトランジスタ３０１と直列接続されている。
【００５９】
図３(Ａ)では、Ｃｈａｉｎユニットの一端が、プレート線ＰＬに接続されており、他端が、選択トランジスタＸを介してビット線ＢＬに接続されている。また、４個のトランジスタ３０１のゲートには、それぞれワード線ＷＬ０〜ＷＬ３が接続されており、選択トランジスタＸのゲートには、選択線ＢＳが接続されている。
【００６０】
図３(Ａ)及び(Ｂ)は、待機状態（Standby State）の半導体装置の動作を説明するための回路図及びグラフである。図３(Ｂ)は、待機状態における強誘電体膜２１２のヒステリシスの様子を示したＰ−Ｖ図となっており、Ｐ，Ｖはそれぞれ分極，電圧を表している。
【００６１】
待機状態では、各トランジスタ３０１はＯＮ状態となっている。よって、各キャパシタ２０１の両電極（２１１，２１３）は、電気的にショートしており、これら電極間に電圧は掛かっていない。また、選択トランジスタＸは、ＯＦＦ状態となっている。
【００６２】
図３(Ｃ)及び(Ｄ)は、動作状態（Active State）の半導体装置の動作を説明するための回路図及びグラフである。図３(Ｄ)は、動作状態における強誘電体膜２１２のヒステリシスの様子を示したＰ−Ｖ図となっている。
【００６３】
動作状態では、選択セルのトランジスタ３０１及びキャパシタ２０１（それぞれＹ，Ｚで示されている）がＯＦＦ状態となり、プレート線ＰＬに電圧Ｖintが印加される。これにより、キャパシタＺに電圧が掛かり、その信号がビット線ＢＬに流れる。なお、選択トランジスタＸは、ＯＮ状態となっている。
【００６４】
図４は、第１実施形態の半導体装置内のＣｈａｉｎユニットの構成を示す側方断面図である。
【００６５】
図４では、８組のキャパシタ２０１及びトランジスタ３０１からなる８個のメモリセルが、チェーン状に繋がっており、１個のＣｈａｉｎユニットを構成している。
【００６６】
図４には更に、配線層Ｍ１〜Ｍ３が示されている。配線層Ｍ３には、プレート線ＰＬ、ワード線ＷＬ０〜７、選択線ＢＳ等が設けられており、配線層Ｍ２には、ビット線ＢＬが設けられている。
【００６７】
プレート線ＰＬは、プラグＰPLを介して配線層Ｍ１に電気的に接続されており、ビット線ＢＬは、プラグＰBLやブロック選択部を介して配線層Ｍ１に電気的に接続されている。本実施形態では、上記動作状態における信号は、ブロック選択部及びプラグＰBLを介してビット線ＢＬに取り出される構造となっている。なお、図１に示す配線層１４１は、配線層Ｍ１に設けられている。
【００６８】
以上のように、本実施形態では、ＴＣ並列ユニット直列接続型構造が採用されており、本実施形態の半導体装置は、Ｃｈａｉｎ型ＦｅＲＡＭとなっている。しかしながら、本実施形態は、Ｃｈａｉｎ型ＦｅＲＡＭ以外の半導体装置に対しても有効であり、本実施形態の半導体装置は、Ｃｈａｉｎ型ＦｅＲＡＭ以外のデバイスであっても構わない。
【００６９】
なお、図４は、図１(Ａ)に示すＸ−Ｘ’線に沿った側方断面図となっている。よって、図１(Ａ)では、キャパシタ２０１Ａ，Ｂ及びトランジスタ３０１Ａ，Ｂが、１つのＣｈａｉｎユニットを構成し、キャパシタ２０１Ｃ，Ｄ及びトランジスタ３０１Ｃ，Ｄが、別のＣｈａｉｎユニットを構成している。図１(Ｂ)では、キャパシタ２０１Ａとトランジスタ３０１Ａが、配線層１４１1、拡散層１２１1及び１２２2、及びプラグＴＷA，Ｖ１A，及びＣＳＦAにより、互いに並列接続されている。
【００７０】
以下、第１実施形態及び比較例の半導体装置の製造方法について説明する。
【００７１】
図５及び図６は、第１実施形態の半導体装置の製造方法を示す側方断面図である。図５及び図６に示す各図は、図１(Ａ)に示すＸ−Ｘ’線に沿った側方断面図となっている。
【００７２】
まず、図５(Ａ)に示すように、基板１０１上に、ゲート絶縁膜３１１、ゲート電極３１２等を含むスイッチングトランジスタ３０１を形成する。次に、図５(Ａ)に示すように、基板１０１内に拡散層１２１を形成する。次に、図５(Ａ)に示すように、基板１０１上に、トランジスタ３０１を覆うよう第１の層間絶縁膜１３１を堆積し、その後、ＣＭＰ（化学機械研磨）により、第１の層間絶縁膜１３１を平坦化する。次に、図５(Ａ)に示すように、第１の層間絶縁膜１３１上に、下部電極２１１を形成するための下部電極材料４０１と、強誘電体膜２１２を形成するための強誘電体材料４０２と、上部電極２１３を形成するための上部電極材料４０３を順に堆積する。
【００７３】
なお、図１(Ａ)及び(Ｃ)に示すＳＴＩ層１１１については、トランジスタ３０１の形成前に、基板１０１上に形成する。
【００７４】
次に、図５(Ｂ)に示すように、上部電極材料４０３上に、キャパシタ加工用のマスク層４１１を形成する。マスク層４１１は、上部電極材料４０３上にマスク材を堆積し、当該マスク材を、キャパシタ加工用の形状にパターニングすることで形成される。
【００７５】
マスク層４１１はここでは、ハードマスク層である。マスク層４１１の例としては、ＳｉＯ2膜や、ＴｉＡｌＮ膜とＳｉＯ2膜とが順に積層された積層膜が挙げられる。マスク層４１１のその他の例としては、ＳｉＯ2膜等のＳｉＯX膜（シリコン酸化膜）、Ａｌ2Ｏ3膜等のＡｌXＯY膜（アルミニウム酸化膜）、ＳｉＡｌＯ膜等のＳｉＡｌXＯY膜（シリコンアルミニウム酸化膜）、ＺｒＯ2膜等のＺｒＯX膜（ジルコニウム酸化膜）、Ｓｉ3Ｎ4膜等のＳｉXＮY膜（シリコン窒化膜）、ＴｉＡｌ0.5Ｎ0.5膜等のＴｉＡｌXＮY膜（チタンアルミニウム酸化膜）、又はこれらの膜の２つ以上を組み合わせた積層膜等が挙げられる。
【００７６】
次に、図５(Ｃ)に示すように、高温ＲＩＥにより、下部電極材料４０１、強誘電体材料４０２、及び上部電極材料４０３のエッチング加工を行い、下部電極２１１、強誘電体膜２１２、及び上部電極２１３を含む強誘電体キャパシタ２０１を形成する。当該ＲＩＥにより、キャパシタ２０１がテーパー形状に加工される。
【００７７】
なお、高温ＲＩＥを３００℃以上で行う場合には、マスク層４１１はハードマスク層とすることが適している。マスク層４１１をハードマスク層とする場合には、マスク層４１１は、キャパシタ形成後に除去してもよいし残存させてもよい。本実施形態では、マスク層４１１は、キャパシタ形成後に除去するものとする（図６(Ａ)参照）。
【００７８】
次に、図６(Ａ)に示すように、第１の層間絶縁膜１３１上に、キャパシタ２０１を覆うように、水素保護膜１５１及び第２の層間絶縁膜１３２を順に堆積し、その後、ＣＭＰにより、第２の層間絶縁膜１３２を平坦化する。
【００７９】
次に、図６(Ａ)に示すように、ＰＥＰ（Photo Engraving Process）及びＲＩＥにより、プラグＴＷ，Ｖ１，ＣＳＦ用のビアホールを形成する。プラグＴＷ用のビアホールは、第２の層間絶縁膜１３２及び水素保護膜１５１を貫通し、上部電極２１３が露出するよう形成される。また、プラグＶ１，ＣＳＦ用のビアホールは、第２の層間絶縁膜１３２、水素保護膜１５１、及び第１の層間絶縁膜１３１を貫通し、拡散層１２１が露出するよう形成される。特に、プラグＣＳＦ用のビアホールは、下部電極２１１の側面が露出するように形成される。
【００８０】
なお、工程短縮の観点から言うと、プラグＴＷ，Ｖ１，ＣＳＦ用のビアホールは、同一のＰＥＰ工程及び同一のＲＩＥ工程により形成することが望ましい。ただし、水素保護膜１５１のＲＩＥエッチングレートが、第１及び第２の層間絶縁膜１３１，１３２のＲＩＥエッチングレートよりも小さい場合（例えば１／４以下の場合）等には、これらプラグのＰＥＰ工程及びＲＩＥ工程は、別工程にする場合もある。
【００８１】
次に、図６(Ａ)に示すように、Ｗ−ＣＶＤ（化学気相成長）により、第２の層間絶縁膜１３２上にＷ（タングステン）材料を堆積し、プラグＴＷ，Ｖ１，ＣＳＦ用のビアホールに同じプラグ材料を埋め込む。次に、ＣＭＰにより当該Ｗ材料を平坦化して、図６(Ａ)に示すように、プラグＴＷ，Ｖ１，ＣＳＦを形成する。
【００８２】
このように、本実施形態では、プラグＴＷ，Ｖ１，ＣＳＦが、同一の埋め込み工程により形成される。これにより、本実施形態では、プラグＴＷ，Ｖ１，ＣＳＦ用のビアホールへのプラグ材の埋め込みを、１工程で行うことが可能となる。なお、図６(Ａ)の工程では、プラグＴＷ，Ｖ１，ＣＳＦ用のプラグ材として、Ａｌ（アルミニウム）材料を採用しても構わない。
【００８３】
また、本実施形態では、プラグＴＷ，Ｖ１，ＣＳＦの上面の高さは、上記の平坦化工程により、図６(Ａ)に示すように、同じ高さとなり、いずれも第２の層間絶縁膜１３２の上面と同じ高さとなる。
【００８４】
また、本実施形態では、プラグＣＳＦ用のビアホールが、下部電極２１１の側面が露出するよう形成されることに起因して、プラグＣＳＦの形状が、下部電極２１１の上方から下方にかけてすぼまっている（図１(Ｃ)参照）。即ち、プラグＣＳＦの平面形状が、下部電極２１１の上方から下方にかけて小さくなっている。
【００８５】
次に、図６(Ｂ)に示すように、第２の層間絶縁膜１３２上に、Ｍ１配線に相当する配線層１４１を形成する。配線層１４１はここでは、Ａｌ（アルミニウム）層である。次に、図６(Ｂ)に示すように、第２の層間絶縁膜１３２上に、配線層１４１を覆うように第３の層間絶縁膜１３３を形成する。なお、配線層１４１をダマシン法で形成する場合には、配線層１４１は、第３の層間絶縁膜１３３の形成後に形成される。
【００８６】
このようにして、図６(Ｂ)に示すように、基板１０１上に、メモリセルを構成する強誘電体キャパシタ２０１及びスイッチングトランジスタ３０１が形成される。図６(Ｂ)には更に、同じ製造工程により基板１０１上に形成された周辺トランジスタ５０１が示されている。周辺トランジスタ５０１は、基板１０１上に順に形成されたゲート絶縁膜５１１とゲート電極５１２とを含んでいる。
【００８７】
なお、本実施形態では、同じメモリセル用のプラグＴＷとプラグＶ１は、配線層１４１により電気的に導通される（図１(Ａ)参照）。一方、プラグＴＷとプラグＶ１とを導通する配線層１４１は、同じメモリセル用のプラグＣＳＦとは電気的に導通されず、第３の層間絶縁膜１３３により電気的に絶縁される（図１(Ａ)，(Ｃ)参照）。このように、本実施形態では、プラグＣＳＦは、同じメモリセル用のプラグＴＷ，Ｖ１とは電気的に絶縁される。
【００８８】
また、図６(Ｂ)では、プラグＣＳＦ上に第３の層間絶縁膜１３３が形成されているが、セルサイズが許す場合には、プラグＣＳＦ上に配線層１４１を配置してもよい。ただし、この場合には、配線層１４１をパターニングする際に、プラグＣＳＦ上に配置される配線部分と、同じメモリセル用のプラグＴＷ，Ｖ１上に配置される配線部分とを分断し、これらの配線部分同士を電気的に絶縁する必要がある。
【００８９】
このような構造を有する配線層１４１の例を、図７に示す。図７は、図１の半導体装置の構成の変形例を示す平面図及び側方断面図である。
【００９０】
図７(Ｂ)及び(Ｃ)では、配線層１４１は、プラグＴＷA及びＶ１A上に配置され、プラグＴＷAとプラグＶ１Aとを電気的に導通させる部分１４１1と、プラグＣＳＦA上に配置され、プラグＣＳＦAと電気的に導通された部分１４１3とを含んでおり、部分１４１1と部分１４１3は、互いに分断されている（図７(Ａ)も参照）。なお、部分１４１1は、本発明の第１の部分の例であり、部分１４１3は、本発明の第２の部分の例である。
【００９１】
図１の場合には、配線層１４１のエッチング加工の際、プラグＴＷ，Ｖ１，ＣＳＦ上の配線層１４１のうち、プラグＣＳＦ上の配線層１４１のみが除去され、その結果、プラグＣＳＦが露出することになる。この際、プラグＣＳＦは、１〜２０ｎｍ程度オーバーエッチングされる可能性がある。
【００９２】
これに対し、図７の場合には、配線層１４１のエッチング加工の際、プラグＴＷ，Ｖ１，ＣＳＦ上の配線層１４１はいずれも除去されない。そのため、プラグＴＷ，Ｖ１，ＣＳＦはいずれもオーバーエッチングされずにすむ。
【００９３】
図１及び図７では、プラグ材料の平坦化工程（図６(Ａ)）に起因して、プラグＣＳＦの上面の高さは、プラグＴＷ，Ｖ１の上面の高さとほぼ同じ高さとなっている。ただし、図１では、上記のオーバーエッチングに起因して、プラグＣＳＦの上面の高さは、一般に、プラグＴＷ，Ｖ１の上面の高さとは厳密には等しくなく、プラグＴＷ，Ｖ１の上面の高さよりもわずかに低くなっている。よって、図７の場合には、プラグＣＳＦの上面の高さは、プラグＴＷ，Ｖ１の上面の高さと比較的厳密に等しくなっているのに対し、図１の場合には、プラグＣＳＦの上面の高さは、プラグＴＷ，Ｖ１の上面の高さとほぼ等しくなるに留まる。
【００９４】
続いて、比較例の半導体装置の製造方法について説明する。
【００９５】
図８及び図９は、比較例の半導体装置の製造方法を示す側方断面図である。図８及び図９に示す各図は、図２(Ａ)に示すＸ−Ｘ’線に沿った側方断面図となっている。
【００９６】
第１実施形態と比較例との違いは、第１に、図８(Ａ)に示す段階において、第１の層間絶縁膜１３１内にプラグＣＳ及びＣＳＭが形成される点にある。プラグＣＳはここではポリシリコンプラグであり、プラグＣＳＭはここではＷプラグである。
【００９７】
なお、下部電極材料４０１、強誘電体材料４０２、及び上部電極材料４０３は、図８(Ａ)に示す段階において、プラグＣＳ及びＣＳＭの形成後に堆積される。これにより、キャパシタ２０１を、図８(Ｃ)に示すように、プラグＣＳ及びＣＳＭ上に形成することが可能となる。
【００９８】
第１実施形態と比較例との違いは、第２に、図９(Ａ)及び(Ｂ)に示すように、プラグＶ１とプラグＴＷとが、別々の埋め込み工程により形成される点にある。プラグＶ１はここではＷプラグであり、プラグＴＷはここではＡｌプラグである。
【００９９】
以上の結果、比較例では、プラグＴＷ，Ｖ１，ＣＳ，ＣＳＭが、４工程の埋め込み工程により形成される。これに対し、第１実施形態では、プラグＴＷ，Ｖ１，ＣＳＦが１工程の埋め込み工程により形成される。このことから、比較例と比較した第１実施形態の利点が理解される。
【０１００】
最後に、図１を参照し、本実施形態の半導体装置及びその製造方法の作用効果について説明する。
【０１０１】
以上のように、本実施形態では、強誘電体キャパシタ２０１及びスイッチングトランジスタ３０１用のプラグとして、プラグＴＷ，Ｖ１，ＣＳＦが採用される。そして、プラグＴＷは、上部電極２１３上に形成され、上部電極２１３と配線層１４１とを電気的に導通させる。また、プラグＶ１は、第１の拡散層１２１上に形成され、第１の拡散層１２１と配線層１４１とを電気的に導通させる。また、プラグＣＳＦは、第２の拡散層１２１上に形成され、かつ下部電極２１１の側方に配置され、下部電極２１１と第２の拡散層１２１とを電気的に導通させる。
【０１０２】
これにより、本実施形態では、強誘電体キャパシタ２０１及びスイッチングトランジスタ３０１用のプラグを形成する工程の工程数を削減することが可能となる。更には、強電体キャパシタ２０１の下部電極材料の選択自由度が高くなり、強誘電体キャパシタ２０１の特性の改善が可能となる。
【０１０３】
なお、本実施形態のプラグＣＳＦは、下部電極２１１と第２の拡散層１２１とを電気的に導通させる目的で設けられている。よって、プラグＣＳＦのうち、下部電極２１１の上面よりも上方に位置する部分は、この目的を達成する上では不要である。しかしながら、本実施形態では、プラグＣＳＦが、強誘電体キャパシタ２０１や第２の層間絶縁膜１３２の形成後に形成されることに起因して、プラグＣＳＦの上面の高さは、下部電極２１１の上面より高くなっており、第２の層間絶縁膜１３２の上面とほぼ同じ高さとなっている。
【０１０４】
以下、本発明の第２から第５実施形態について説明する。これらの実施形態は、第１実施形態の変形例であり、これらの実施形態については、第１実施形態との相違点を中心に説明する。
【０１０５】
（第２実施形態）
図１０は、第２実施形態の半導体装置の構成を示す平面図及び側方断面図である。
【０１０６】
第１実施形態（図１）では、プラグＴＷ，Ｖ１，ＣＳＦは、いずれもＷプラグとなっている。これに対し、第２実施形態（図１０）では、プラグＶ１とプラグＣＳＦはＷプラグとなっているが、プラグＴＷはＡｌプラグとなっている。第２実施形態において、Ｗ（タングステン）及びＡｌ（アルミニウム）のうちのいずれか一方は、本発明の第１の材料の例であり、他方は本発明の第２の材料の例である。
【０１０７】
なお、図１および図１０では、図１に示すプラグＴＷがＷプラグ、図１０に示すプラグＴＷがＡｌプラグであることを区別する意味で、図１に示すプラグＴＷは、符号「ＴＷ」で示され、図１０に示すプラグＴＷは、符号「ＴＷ’」で示されている。しかしながら、以下の説明では、説明を簡潔にするため、どちらのプラグについても「プラグＴＷ」と表記する。
【０１０８】
以上のように、第２実施形態では、プラグＶ１，ＣＳＦをＷプラグとし、プラグＴＷをＡｌプラグとする。そのため、第２実施形態では、プラグＴＷ，Ｖ１，ＣＳＦを形成する工程の工程数が、第１実施形態に比べて増加する。しかしながら、第２実施形態では、プラグＶ１，ＣＳＦとプラグＴＷとを別々の埋め込み工程で形成するため、プラグＴＷ用のプラグ材の埋め込みによるキャパシタ２０１へのダメージを抑制することが可能となる。
【０１０９】
なお、プラグＴＷを形成する際のＡｌ材料の埋め込みは、キャパシタ２０１へのダメージの少ないＡｌリフロー法で行うことが望ましい。また、プラグ及び配線層の形成は、プラグＶ１及びＣＳＦ用のビアホールの開口、プラグＶ１及びＣＳＦ用のビアホールへのＷ材料の埋め込み、Ｗ材料のＣＭＰ、プラグＴＷ用のビアホールの開口、プラグＴＷ用のビアホールへのＡｌ材料の埋め込み、Ａｌ材料のＣＭＰ、配線層１４１の形成の順で行うことが望ましい。
【０１１０】
また、第２実施形態では、プラグＶ１のみをＷプラグとし、プラグＴＷ，ＣＳＦをＡｌプラグとしてもよい。理由は、プラグＴＷ用のプラグ材の埋め込みが、キャパシタ２０１の上部電極２１３にダメージを与えるのと同様に、プラグＣＳＦ用のプラグ材の埋め込みが、キャパシタ２０１の下部電極２１１にダメージを与える可能性があるからである。第２実施形態では、プラグＶ１をＷプラグとし、プラグＴＷ，ＣＳＦをＡｌプラグとすることで、プラグＴＷ及びＣＳＦ用のプラグ材の埋め込みによるキャパシタ２０１へのダメージを抑制することが可能となる。
【０１１１】
この場合、プラグＣＳＦ用のＡｌ材料の埋め込みは、プラグＴＷ用のＡｌ材料の埋め込みと同様、Ａｌリフロー法で行うことが望ましい。この際、これらの埋め込みは、同一の埋め込み工程により行うことが望ましい。また、プラグ及び配線層の形成は、プラグＶ１用のビアホールの開口、プラグＶ１用のビアホールへのＷ材料の埋め込み、Ｗ材料のＣＭＰ、プラグＴＷ及びＣＳＦ用のビアホールの開口、プラグＴＷ及びＣＳＦ用のビアホールへのＡｌ材料の埋め込み、Ａｌ材料のＣＭＰ、配線層１４１の形成の順で行うことが望ましい。
【０１１２】
図１１及び図１２は、第２実施形態の半導体装置の製造方法を示す側方断面図である。
【０１１３】
本実施形態では、図１１(Ａ)〜(Ｃ)に示す工程については、図６(Ａ)〜(Ｃ)に示す工程と同様に行う。
【０１１４】
本実施形態では次に、図１２(Ａ)に示すように、第１の層間絶縁膜１３１上に、キャパシタ２０１を覆うように、水素保護膜１５１及び第２の層間絶縁膜１３２を順に堆積し、その後、ＣＭＰにより、第２の層間絶縁膜１３２を平坦化する。
【０１１５】
次に、図１２(Ａ)に示すように、ＰＥＰ及びＲＩＥにより、プラグＶ１，ＣＳＦ用のビアホールを形成する。プラグＶ１，ＣＳＦ用のビアホールは、同時に形成しても別々に形成してもよいが、工程短縮の観点から言うと、同一のＰＥＰ工程及び同一のＲＩＥ工程により同時に形成することが望ましい。
【０１１６】
次に、図１２(Ａ)に示すように、Ｗ−ＣＶＤにより、第２の層間絶縁膜１３２上にＷ材料を堆積し、プラグＶ１，ＣＳＦ用のビアホールに同じプラグ材料を埋め込む。次に、ＣＭＰにより当該Ｗ材料を平坦化して、図１２(Ａ)に示すように、プラグＶ１，ＣＳＦを形成する。このように、本実施形態では、プラグＶ１，ＣＳＦが、同一の埋め込み工程により形成される。
【０１１７】
次に、図１２(Ｂ)に示すように、ＰＥＰ及びＲＩＥにより、プラグＴＷ用のビアホールを形成する。
【０１１８】
次に、図１２(Ｂ)に示すように、Ａｌリフロー法により、第２の層間絶縁膜１３２上にＡｌ材料を堆積し、プラグＴＷ用のビアホールにプラグ材料を埋め込む。次に、ＣＭＰにより当該Ａｌ材料を平坦化して、図１２(Ｂ)に示すように、プラグＴＷを形成する。このように、本実施形態では、プラグＴＷが、プラグＶ１及びＣＳＦとは別の埋め込み工程により形成される。
【０１１９】
本実施形態では次に、図１２(Ｃ)に示す工程を、図６(Ｂ)に示す工程と同様に行う。このようにして、図１２(Ｃ)に示すように、基板１０１上に、メモリセルを構成する強誘電体キャパシタ２０１及びスイッチングトランジスタ３０１が形成される。
【０１２０】
以上のように、本実施形態では、強誘電体キャパシタ２０１及びスイッチングトランジスタ３０１用のプラグとして、プラグＴＷ，Ｖ１，ＣＳＦが採用される。そして、プラグＴＷは、上部電極２１３上に形成され、上部電極２１３と配線層１４１とを電気的に導通させる。また、プラグＶ１は、第１の拡散層１２１上に形成され、第１の拡散層１２１と配線層１４１とを電気的に導通させる。また、プラグＣＳＦは、第２の拡散層１２１上に形成され、かつ下部電極２１１の側方に配置され、下部電極２１１と第２の拡散層１２１とを電気的に導通させる。
【０１２１】
これにより、本実施形態では、第１実施形態と同様に、強誘電体キャパシタ２０１及びスイッチングトランジスタ３０１用のプラグを形成する工程の工程数を削減することが可能となる。更には、強電体キャパシタ２０１の下部電極材料の選択自由度が高くなり、強誘電体キャパシタ２０１の特性の改善が可能となる。
【０１２２】
また、第１実施形態では、プラグＴＷ，Ｖ１，ＣＳＦは、いずれもＷプラグであるのに対し、本実施形態では、プラグＶ１及びＣＳＦはＷプラグ、プラグＴＷはＡｌプラグとなっている。あるいは、本実施形態では、プラグＶ１はＷプラグ、プラグＴＷ及びＣＳＦはＡｌプラグとなっている。これにより、本実施形態では、プラグＴＷ用のプラグ材、あるいはプラグＴＷ及びＣＳＦ用のプラグ材の埋め込みによる強誘電体キャパシタ２０１へのダメージを抑制することが可能となる。
【０１２３】
なお、本実施形態では、Ｗ（タングステン）及びＡｌ（アルミニウム）の一方を、本発明の第１の材料の例とし、他方を本発明の第２の材料の例としたが、第１及び第２の材料は、Ｗ（タングステン）やＡｌ（アルミニウム）以外の材料であっても構わない。また、第１実施形態におけるプラグＴＷ，Ｖ１，ＣＳＦの材料も、Ｗ（タングステン）以外の材料であっても構わない。
【０１２４】
（第３実施形態）
図１３は、第３実施形態の半導体装置の構成を示す平面図及び側方断面図である。
【０１２５】
図１(Ｂ)に示すように、第１実施形態では、キャパシタ２０１Ａは、隣接する別のキャパシタ２０１Ｂとキャパシタ対を形成しており、キャパシタ２０１Ａの下部電極２１１Ａと、キャパシタ２０１Ｂの下部電極２１１Ｂとが短絡されている。より詳細には、当該キャパシタ対では、キャパシタ２０１Ａの下部電極２１１Ａと、キャパシタ２０１Ｂの下部電極２１１Ｂとが一体化されている。
【０１２６】
また、図１(Ｂ)に示すように、第１実施形態では、プラグＣＳＦが、キャパシタ２０１と１対１で対応している。例えば、プラグＣＳＦAは、キャパシタ２０１Ａと１対１で対応しており、下部電極２１１Ａに電気接続されている。同様に、プラグＣＳＦBは、キャパシタ２０１Ｂと１対１で対応しており、下部電極２１１Ｂに電気接続されている。第１実施形態では、図１(Ａ)に示すように、４個のメモリセルに対し、４個のプラグＣＳＦが設けられている。
【０１２７】
そして、第３実施形態では、第１実施形態と同様、図１３(Ｂ)に示すように、キャパシタ２０１Ａは、隣接する別のキャパシタ２０１Ｂとキャパシタ対を形成しており、キャパシタ２０１Ａの下部電極２１１Ａと、キャパシタ２０１Ｂの下部電極２１１Ｂとが短絡されている。
【０１２８】
しかしながら、第３実施形態では、第１実施形態とは異なり、図１３(Ｂ)に示すように、プラグＣＳＦが、キャパシタ対を構成する２つのキャパシタ２０１により共有されている。例えば、プラグＣＳＦABは、キャパシタ２０１Ａ，Ｂに共有されており、下部電極２１１Ａ，Ｂに電気接続されている。第３実施形態では、図１３(Ａ)に示すように、４個のメモリセルに対し、２個のプラグＣＳＦが設けられている。
【０１２９】
図１３(Ｂ)では、キャパシタ２０１Ａとキャパシタ２０１Ｂとの境界が、Ｂで示されている。図１３(Ｂ)に示すように、キャパシタ２０１Ａ，Ｂ用の共通のＣＳＦは、境界Ｂの近傍に配置されている。より詳細には、このＣＳＦは、境界Ｂの端部の近傍に、キャパシタ２０１Ａ，Ｂの下部電極２１１Ａ，Ｂに接するよう配置されている。図１４(Ｂ)では、同じメモリセル用のプラグＴＷとプラグＣＳＦとの間の間隔が、矢印Ａで示されている。
【０１３０】
ここで、第１実施形態と第３実施形態とを比較する。
【０１３１】
第１実施形態では、プラグＴＷ，ＣＳＦを同時形成するため、プラグＴＷとプラグＣＳＦとの間の間隔は、最小デザインルールの間隔までしか狭められない。これに対し、第３実施形態では、プラグＣＳＦを、キャパシタ対を構成するキャパシタ２０１同士の境界近傍に配置するため、各メモリセルのＹ−Ｙ’線方向のサイズを小さくすることができる。これにより、第３実施形態では、半導体装置のチップサイズを縮小し、半導体装置のコストを削減することが可能となる。
【０１３２】
以上のように、本実施形態では、プラグＣＳＦが、キャパシタ対を構成するキャパシタ２０１同士により共有され、これらのキャパシタ２０１の境界近傍に配置される。これにより、本実施形態では、第１実施形態よりも半導体面積のチップサイズを縮小し、半導体装置のコストを削減することが可能となる。
【０１３３】
（第４実施形態）
図１４は、第４実施形態の半導体装置の構成を示す平面図及び側方断面図である。
【０１３４】
第３実施形態では、図１３(Ｂ)に示すように、キャパシタ２０１Ａは、隣接する別のキャパシタ２０１Ｂとキャパシタ対を形成しており、キャパシタ２０１Ａの下部電極２１１Ａと、キャパシタ２０１Ｂの下部電極２１１Ｂとが短絡されている。より詳細には、当該キャパシタ対では、キャパシタ２０１Ａの下部電極２１１Ａと、キャパシタ２０１Ｂの下部電極２１１Ｂとが一体化されている。
【０１３５】
同様に、第４実施形態では、図１４(Ｂ)に示すように、キャパシタ２０１Ａは、隣接する別のキャパシタ２０１Ｂとキャパシタ対を形成しており、キャパシタ２０１Ａの下部電極２１１Ａと、キャパシタ２０１Ｂの下部電極２１１Ｂとが短絡されている。
【０１３６】
しかしながら、第４実施形態では、第３実施形態とは異なり、図１４(Ｂ)に示すように、当該キャパシタ対において、キャパシタ２０１Ａの下部電極２１１Ａと、キャパシタ２０１Ｂの下部電極２１１Ｂとが分断されている。
【０１３７】
しかしながら、第４実施形態では、図１４(Ａ)，(Ｂ)に示すように、プラグＣＳＦABが、キャパシタ２０１Ａとキャパシタ２０１Ｂとの間に配置されており、キャパシタ２０１Ａの下部電極２１１Ａとキャパシタ２０１Ｂの下部電極２１１Ｂとを電気的に導通させている。これにより、第４実施形態では、キャパシタ２０１Ａの下部電極２１１Ａと、キャパシタ２０１Ｂの下部電極２１１Ｂとが短絡されている。
【０１３８】
第４実施形態では、プラグＣＳＦは、キャパシタ対を構成するキャパシタ間に配置される。これにより、各メモリセルのＸ−Ｘ’線方向のサイズは大きくなる。しかしながら、第４実施形態では、図１４(Ａ)に示すように、プラグＣＳＦに加えて、プラグＶ１もＸ−Ｘ’線方向に隣接するキャパシタ間に配置することで、各メモリセルのＹ−Ｙ’線方向のサイズを小さくすることができる。これにより、第４実施形態では、半導体装置のチップサイズを縮小し、半導体装置のコストを削減することが可能となる。
【０１３９】
以上のように、本実施形態では、プラグＣＳＦが、キャパシタ対を構成するキャパシタ２０１同士により共有され、これらのキャパシタ２０１の間に配置される。これにより、本実施形態では、第１実施形態よりも半導体面積のチップサイズを縮小し、半導体装置のコストを削減することが可能となる。
【０１４０】
（第５実施形態）
図１５は、第５実施形態の半導体装置の構成を示す平面図及び側方断面図である。
【０１４１】
第１〜第４実施形態の半導体装置が、Ｃｈａｉｎ型ＦｅＲＡＭとなっているのに対し、第５実施形態の半導体装置は、非Ｃｈａｉｎ型のＦｅＲＡＭとなっている。このように、本発明は、Ｃｈａｉｎ型ＦｅＲＡＭだけでなく、非Ｃｈａｉｎ型のＦｅＲＡＭに対してもも有効である。
【０１４２】
図１５(Ｂ)には、プレート線ＰＬに相当する第１の配線層１６１と、ビット線ＢＬに相当する第２の配線層１６２が示されている。図１５(Ｂ)では、キャパシタ２０１Ａに電気的に接続された第１の配線層１６１が、符号１６１1で示され、トランジスタ３０１Ａに電気的に接続された第２の配線層１６２が、符号１６２1で示されている。
【０１４３】
第１の配線層１６１1は、図１５(Ｂ)に示すように、上部電極２１３Ａの上方に形成されている。そして、プラグＴＷAは、上部電極２１３Ａ上に形成されており、上部電極２１３Ａと第１の配線層１６１1とを電気的に導通させている。本実施形態では、プラグＴＷAは、Ｗ（タングステン）プラグとなっている。
【０１４４】
また、第２の配線層１６２1は、図１５(Ｂ)に示すように、下部電極２１１Ａの下方、詳細には、下部電極２１１Ａとトランジスタ３０１Ａとの間に形成されている。そして、プラグＶ１Aは、拡散層１２１1上に形成されており、拡散層１２１1と第２の配線層１６２1とを電気的に導通させている。本実施形態では、プラグＶ１Aもまた、Ｗ（タングステン）プラグとなっている。
【０１４５】
また、プラグＣＳＦAは、図１５(Ｂ)に示すように、拡散層１２１2上に形成され、拡散層１２１2と下部電極２１１Ａとを電気的に導通させている。より詳細には、プラグＣＳＦAは、図１５(Ｃ)に示すように、下部電極２１１Ａの側方に配置されており、下部電極２１１Ａの側面と拡散層１２１2の上面とに接することで、下部電極２１１Ａと拡散層１２１2とを電気的に導通させている（図１５(Ａ)も参照）。本実施形態では、プラグＣＳＦAもまた、Ｗ（タングステン）プラグとなっている。
【０１４６】
なお、本実施形態では、キャパシタ２０１Ａとトランジスタ３０１Ａは、拡散層１２１1及び１２２2、プラグＴＷA，Ｖ１A，及びＣＳＦAにより、第１の配線層１６１1と第２の配線層１６１2との間に直列接続されている。
【０１４７】
また、本実施形態では、プラグＣＳＦが、キャパシタ２０１と１対１で対応しており、図１５(Ａ)では、２個のメモリセルに対し、２個のプラグＣＳＦが設けられている。
【０１４８】
以上のように、本実施形態では、強誘電体キャパシタ２０１及びスイッチングトランジスタ３０１用のプラグとして、プラグＴＷ，Ｖ１，ＣＳＦが採用される。そして、プラグＴＷは、上部電極２１３上に形成され、上部電極２１３と第１の配線層１６１とを電気的に導通させる。また、プラグＶ１は、第１の拡散層１２１上に形成され、第１の拡散層１２１と第２の配線層１６２とを電気的に導通させる。また、プラグＣＳＦは、第２の拡散層１２１上に形成され、かつ下部電極２１１の側方に配置され、下部電極２１１と第２の拡散層１２１とを電気的に導通させる。
【０１４９】
これにより、本実施形態では、第１実施形態と同様に、強誘電体キャパシタ２０１及びスイッチングトランジスタ３０１用のプラグを形成する工程の工程数を削減することが可能となる。更には、強電体キャパシタ２０１の下部電極材料の選択自由度が高くなり、強誘電体キャパシタ２０１の特性の改善が可能となる。
【０１５０】
なお、第３から第５実施形態では、第２実施形態と同様、プラグＴＷやプラグＣＳＦをＡｌプラグとしても構わない。
【０１５１】
また、第２から第５実施形態では、第１実施形態の変形例（図７）と同様、プラグＣＳＦ上に配線層１４１を配置しても構わない。
【０１５２】
以上、本発明の具体的な態様の例を、第１から第５実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
【符号の説明】
【０１５３】
１０１ 基板
１１１ ＳＴＩ層
１２１ 拡散層
１３１ 第１の層間絶縁膜
１３２ 第２の層間絶縁膜
１３３ 第３の層間絶縁膜
１４１ 配線層
１５１ 水素保護膜
１６１ 第１の配線層
１６２ 第２の配線層
２０１ 強誘電体キャパシタ
２１１ 下部電極
２１２ 強誘電体膜
２１３ 上部電極
３０１ スイッチングトランジスタ
３１１ ゲート絶縁膜
３１２ ゲート電極
４０１ 下部電極材料
４０２ 強誘電体材料
４０３ 上部電極材料
４１１ マスク層
５０１ 周辺トランジスタ
５１１ ゲート絶縁膜
５１２ ゲート電極
ＴＷ、Ｖ１、ＣＳＦ、ＣＳ、ＣＳＭ プラグ
ＧＣ ゲート導電膜
【特許請求の範囲】
【請求項１】
基板上に形成されたスイッチングトランジスタと、
前記基板内に前記トランジスタを挟むよう形成された第１及び第２の拡散層と、
前記トランジスタ上に形成された層間絶縁膜と、
前記層間絶縁膜上に順に形成された下部電極、強誘電体膜、及び上部電極を含む強誘電体キャパシタと、
前記上部電極の上方に形成された配線層と、
前記上部電極上に形成され、前記上部電極と前記配線層とを電気的に導通させる第１のプラグと、
前記第１の拡散層上に形成され、前記第１の拡散層と前記配線層とを電気的に導通させる第２のプラグと、
前記第２の拡散層上に形成され、前記下部電極の側方に配置されており、前記下部電極と前記第２の拡散層とを電気的に導通させる第３のプラグと、
を備えることを特徴とする半導体装置。
【請求項２】
前記キャパシタ及び前記トランジスタは、互いに並列接続されており、互いに並列接続された他の１組以上のキャパシタ及びトランジスタと直列接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
基板上に形成されたスイッチングトランジスタと、
前記基板内に前記トランジスタを挟むよう形成された第１及び第２の拡散層と、
前記トランジスタ上に形成された層間絶縁膜と、
前記層間絶縁膜上に順に形成された下部電極、強誘電体膜、及び上部電極を含む強誘電体キャパシタと、
前記上部電極の上方に形成された第１の配線層と、
前記下部電極と前記トランジスタとの間に形成された第２の配線層と、
前記上部電極上に形成され、前記上部電極と前記第１の配線層とを電気的に導通させる第１のプラグと、
前記第１の拡散層上に形成され、前記第１の拡散層と前記第２の配線層とを電気的に導通させる第２のプラグと、
前記第２の拡散層上に形成され、前記下部電極の側方に配置されており、前記下部電極と前記第２の拡散層とを電気的に導通させる第３のプラグと、
を備えることを特徴とする半導体装置。
【請求項４】
前記キャパシタ及び前記トランジスタは、互いに直列接続されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
基板上にスイッチングトランジスタを形成し、
前記基板内に前記トランジスタを挟むよう第１及び第２の拡散層を形成し、
前記トランジスタ上に層間絶縁膜を形成し、
前記層間絶縁膜上に下部電極、強誘電体膜、及び上部電極を順に形成して、前記下部電極、前記強誘電体膜、及び前記上部電極を含む強誘電体キャパシタを形成し、
前記上部電極上に第１のプラグを形成し、
前記第１の拡散層上に第２のプラグを形成し、
前記第２の拡散層上における前記下部電極の側方に、前記下部電極と前記第２の拡散層とを電気的に導通させる第３のプラグを形成し、
前記上部電極の上方に、前記第１及び第２のプラグと電気的に導通する配線層を形成することを特徴とする半導体装置の製造方法。
【請求項１】
基板上に形成されたスイッチングトランジスタと、
前記基板内に前記トランジスタを挟むよう形成された第１及び第２の拡散層と、
前記トランジスタ上に形成された層間絶縁膜と、
前記層間絶縁膜上に順に形成された下部電極、強誘電体膜、及び上部電極を含む強誘電体キャパシタと、
前記上部電極の上方に形成された配線層と、
前記上部電極上に形成され、前記上部電極と前記配線層とを電気的に導通させる第１のプラグと、
前記第１の拡散層上に形成され、前記第１の拡散層と前記配線層とを電気的に導通させる第２のプラグと、
前記第２の拡散層上に形成され、前記下部電極の側方に配置されており、前記下部電極と前記第２の拡散層とを電気的に導通させる第３のプラグと、
を備えることを特徴とする半導体装置。
【請求項２】
前記キャパシタ及び前記トランジスタは、互いに並列接続されており、互いに並列接続された他の１組以上のキャパシタ及びトランジスタと直列接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
基板上に形成されたスイッチングトランジスタと、
前記基板内に前記トランジスタを挟むよう形成された第１及び第２の拡散層と、
前記トランジスタ上に形成された層間絶縁膜と、
前記層間絶縁膜上に順に形成された下部電極、強誘電体膜、及び上部電極を含む強誘電体キャパシタと、
前記上部電極の上方に形成された第１の配線層と、
前記下部電極と前記トランジスタとの間に形成された第２の配線層と、
前記上部電極上に形成され、前記上部電極と前記第１の配線層とを電気的に導通させる第１のプラグと、
前記第１の拡散層上に形成され、前記第１の拡散層と前記第２の配線層とを電気的に導通させる第２のプラグと、
前記第２の拡散層上に形成され、前記下部電極の側方に配置されており、前記下部電極と前記第２の拡散層とを電気的に導通させる第３のプラグと、
を備えることを特徴とする半導体装置。
【請求項４】
前記キャパシタ及び前記トランジスタは、互いに直列接続されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
基板上にスイッチングトランジスタを形成し、
前記基板内に前記トランジスタを挟むよう第１及び第２の拡散層を形成し、
前記トランジスタ上に層間絶縁膜を形成し、
前記層間絶縁膜上に下部電極、強誘電体膜、及び上部電極を順に形成して、前記下部電極、前記強誘電体膜、及び前記上部電極を含む強誘電体キャパシタを形成し、
前記上部電極上に第１のプラグを形成し、
前記第１の拡散層上に第２のプラグを形成し、
前記第２の拡散層上における前記下部電極の側方に、前記下部電極と前記第２の拡散層とを電気的に導通させる第３のプラグを形成し、
前記上部電極の上方に、前記第１及び第２のプラグと電気的に導通する配線層を形成することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１１−１１４３３０（Ｐ２０１１−１１４３３０Ａ）
【公開日】平成２３年６月９日（２０１１．６．９）
【国際特許分類】
【出願番号】特願２００９−２７２５１９（Ｐ２００９−２７２５１９）
【出願日】平成２１年１１月３０日（２００９．１１．３０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年６月９日（２０１１．６．９）
【国際特許分類】
【出願日】平成２１年１１月３０日（２００９．１１．３０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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