【課題】多くの半導体装置に必要な低温処理と両立しない高温操作を必要とするような欠点がない、半導体構造を提供することを目的とする。
【解決手段】下部誘電層（１５１）へ接合された基板（１０３）、および、下部電極（１２１）を通じて前記下部誘電層（１５１）と接合される垂直方向半導体装置（１１１）を含む半導体構造であって、前記垂直方向半導体装置（１１１）は、ｎ^＋−ｐ−ｎ^＋層（１２４）を有する隔離構造（１３５）を含む。 （もっと読む）

【課題】強誘電体膜の膜質を均一化するチェインＦｅＲＡＭ型半導体記憶装置を提供する。
【解決手段】半導体記憶装置８０は、同一素子形成領域に隣接配置される、一対のソース／ドレイン層５を有するメモリトランジスタＴＲ１及びＴＲ２と、メモリトランジスタのソース／ドレイン層５の他方とメモリトランジスタＴＲ２のソース／ドレイン層５の一方に、ビア及びバリアメタル膜１３を介して接続される強誘電体キャパシタＣＡＰ１及びＣＡＰ２とを有する。強誘電体キャパシタＣＡＰ１及びＣＡＰ２は、バリアメタル膜１３上に設けられ、四角錐台形状の下部電極１４と、下部電極１４を覆うように設けられる強誘電体膜１５とを共有し、強誘電体キャパシタＣＡＰ１は、強誘電体膜１５上に設けられる第１の上部電極１６ａを有し、強誘電体キャパシタＣＡＰ２は、強誘電体膜１５上に設けられ、第１の上部電極１６ａと離間して配置される第２の上部電極１６ｂを有する。 （もっと読む）

【課題】強誘電体キャパシタの下部電極材料の選択自由度が高く、ビア工程の少ない半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、基板１０１上に形成されたスイッチングトランジスタ３０１Ａ，３０１Ｂと、拡散層１２１と、トランジスタ３０１上に形成された層間絶縁膜１３１と、下部電極２１１、強誘電体膜２１２、及び上部電極２１３を含む強誘電体キャパシタ２０１Ａ，２０１Ｂと、上部電極２１３の上方に形成された配線層１４１と、上部電極２１３と配線層１４１とを電気的に導通させる第１のプラグＴＷと、拡散層１２１と配線層１４１とを電気的に導通させる第２のプラグＶ１Ａ，Ｖ１Ｂと、下部電極２１１の側方に配置されており、下部電極２１１と拡散層１２１とを電気的に導通させる第３のプラグＣＳＦとを備える。 （もっと読む）

【課題】強誘電体キャパシタの上部電極上にコンタクトプラグを容易に形成することができ、かつ、強誘電体キャパシタ上方の水素バリア膜の破損を抑制した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板１０上に設けられた複数のトランジスタと、複数のトランジスタ上に設けられた第1の層間絶縁膜ＩＬＤ１と、第１の層間絶縁膜ＩＬＤ１上に設けられた複数の強誘電体キャパシタＣと、複数の強誘電体キャパシタＣの上面および側面を被覆する第１の水素バリア膜ＨＢ１と、強誘電体キャパシタＣの上方に設けられ、並びに、隣接する２つの強誘電体キャパシタＣ間に間隙または空孔Ｈを有する状態で埋め込まれた第２の層間絶縁膜ＩＬＤ２と、間隙または空孔Ｈの開口部を閉じるように第２の層間絶縁膜ＩＬＤ２上を被覆するカバー絶縁膜ＣＩと、カバー絶縁膜ＣＩ上を被覆する第２の水素バリア膜ＨＢ２とを備える。 （もっと読む）

【課題】データ読出し動作において、不要なリストア動作を省略し、破壊されたデータのリストア時間を従来よりも長くすることができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、プレート駆動信号ＰＤＳと、データ書込みを示すライト信号ＷＲＩＴＥと、センスアンプから外部へのデータ読出しまたは外部からセンスアンプへのデータ書込みの実行可能期間の終了を示す動作終了信号ＰＲＥＣＨとを受け取り、ライト信号および動作終了信号に基づいてプレート駆動信号を有効または無効にするプレート制御回路ＰＣＣとを備え、プレート制御回路は、実行可能期間にプレート駆動信号を有効にし、プレート制御回路は、実行可能期間内に１度もライト信号が活性化されなかったときには実行可能期間終了時にプレート駆動信号を無効にし、実行可能期間内に少なくとも１度ライト信号が活性化されたときにはプレート駆動信号を有効にしたままにする。 （もっと読む）

【課題】強誘電体キャパシタの面積を減少させることなく、チップサイズを縮小することができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、トランジスタを被覆する第１の層間膜と、第１の層間膜中に形成されトランジスタに接続された第１のプラグと、第１のプラグ上方に形成された強誘電体キャパシタと、隣接する強誘電体キャパシタ間の下にある第１の層間膜中に形成されトランジスタに接続された第２のプラグと、強誘電体キャパシタの配列方向に対してほぼ直交する第１の方向へ延伸している第１の配線と、第１の層間膜および第１の配線の上方に設けられた第２の層間膜と、第２の層間膜中に形成され、第２のプラグから第１の方向にシフトした位置において第１の配線に接続された第３のプラグと、第３のプラグと強誘電体キャパシタの上部電極とを接続する第２の配線とを備えている。 （もっと読む）

【課題】強誘電体メモリの信頼性を向上する。
【解決手段】本発明の例に関わる強誘電体メモリは、半導体基板５０内に設けられる拡散層２３，２４と、拡散層２３，２４間のチャネル領域上にゲート絶縁膜を介して設けられるゲート電極２１と、を有する電界効果トランジスタ２と、層間絶縁膜５１内に埋め込まれ、拡散層２３，２４上に設けられるコンタクトプラグ３０，３１と、層間絶縁膜５１上及びコンタクトプラグ３０，３１上に設けられる酸化防止膜４０と、酸化防止膜４０上に設けられる強誘電体膜１０と、強誘電体膜１０及び酸化防止膜４０を貫通して、コンタクトプラグ３０，３１上に設けられる電極１１，１２と、を有するキャパシタ１と、電極１１，１２間の酸化防止膜４０上に設けられ、強誘電体膜１０に対して種結晶として機能するシード層４１と、を具備する。 （もっと読む）

【課題】本発明は、ビットラインとストリング選択ラインとの交差領域に各々形成され、各々が基板上に垂直に多層構造で形成されたメモリセルを有するストリングを含む不揮発性メモリ装置のプログラム方法を提供する。
【解決手段】本発明のプログラム方法によると、シャドープログラム方式によってＹＺ平面の各層に属したメモリセルがマルチビットデータにプログラムされ、ＹＺ平面のＮ番目の層（ここで、Ｎは１、またはそれより大きい定数）のメモリセルがプログラムされる場合、ＹＺ平面の他層のメモリセルがプログラムされる前にＮ番目の層に対応するＸＺ平面の残りのメモリセルがプログラムされる。 （もっと読む）

【課題】スイッチング特性に優れ、セルサイズの小さい半導体メモリセルを提供することにある。
【解決手段】ゲート絶縁膜が強誘電体膜４で構成されたＭＦＳＦＥＴ２１からなるメモリ素子と、ゲート絶縁膜が常誘電体膜９で構成されたＭＩＳＦＥＴ２２からなる選択スイッチング素子とを備えた半導体メモリセル２０であって、ＭＦＳＦＥＴの第１のゲート電極３は、基板１上の結晶性絶縁膜２表面に形成された結晶性導電膜３からなり、強誘電体膜４は、第１のゲート電極３を覆って結晶性絶縁膜２上に形成され、常誘電体膜９は、半導体膜５を介して強誘電体膜４上に形成され、ＭＩＳＦＥＴ２２の第２のゲート電極１０は、常誘電体膜９上に形成されている。 （もっと読む）

【課題】メモリセルの高集積化と動作電圧の低電圧化を実現する半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体基板１０上に、第１半導体領域、第２半導体領域、及びゲート電極を有するセルトランジスタが形成されている。さらに、半導体基板１０上に、電極１９、強誘電体膜１９、及び電極２０が形成されている。電極１８は、半導体基板面に対して垂直な方向に沿った膜面を有し、強誘電体膜１９側の膜面に突起部１８Ａを有する。電極２０は、電極１８に対向するように配置されている。さらに、電極１８と電極２０との間には強誘電体膜１９が形成されている。 （もっと読む）

【課題】強誘電体キャパシタの下部電極とバリアメタル膜との間の酸化膜の形成を防止する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、トランジスタＴのソース／ドレイン拡散層１１に接続するように形成された第１、第２のビアコンタクト２３、２４と、バリアメタル膜３１を介して第１、第２のビアコンタクト２３、２４に接続された強誘電体キャパシタＣとを備える。強誘電体キャパシタＣは、バリアメタル膜３１上に設けられた下部電極３２と、強誘電体膜３３と、上部電極３４とを備える。下部電極３２は、錐台形状の上部３２２と、この上部３２２に比べ水平方向に突出した鍔部を有する底部３２１とからなり、下部電極３２の底部３２１は、バリアメタル膜３１の上面を全て覆い、バリアメタル膜３１の端面、鍔部の端面、及び強誘電体膜３３の端面が水平方向において整合している。 （もっと読む）

【課題】強誘電特性及び圧電特性の劣化が抑制され、リーク特性が改善された強誘電体及び圧電体を提供する。
【解決手段】ＢｉＦｅＯ₃を主成分とする強誘電体及び圧電体１３は、ＢｉＦｅＯ₃の複数のＦｅサイトが、Ｔｉと、Ｍｎ、Ｎｉ及びＣｕのいずれかとに元素置換されている。ＢｉとＦｅとＴｉとＭｎ、Ｎｉ及びＣｕのいずれかとからなるターゲットにパルスレーザを照射することで、基板１１上に、ＢｉとＦｅとＴｉとＭｎ、Ｎｉ及びＣｕのいずれかとを堆積させることにより、ＢｉＦｅＯ3を主成分とする強誘電体又は圧電体１３の製造方法。 （もっと読む）

【課題】強誘電体キャパシタの水素による特性劣化および上部電極へのダメージを抑制しつつ、微細化に適した半導体記憶装置の提供。
【解決手段】第１の層間膜ＩＬＤ１を貫通してトランジスタのソースまたはドレインの一方に接続された第１のプラグＰＬＧ１と、第１の層間膜を貫通してトランジスタのソースまたはドレインの他方に接続された第２のプラグＰＬＧ２と、第１のプラグの上方に設けられ第１のプラグに電気的に接続された下部電極ＬＥ、強誘電体膜ＦＥ、および、上部電極ＵＥを含む強誘電体キャパシタＦＣと、強誘電体キャパシタを被覆する水素バリア膜ＨＢと、水素バリア膜上に設けられた第２の層間膜ＩＬＤ３と、第２の層間膜および水素バリア膜上に設けられ、水素バリア膜を貫通して上部電極に接続されたローカル配線ＬＩＣと、ローカル配線、第２の層間膜および水素バリア膜を貫通して第２のプラグに接続された貫通プラグＰＰＬＧとを備える。 （もっと読む）

【課題】水素バリア膜の成膜時に生じるダストを効果的に除去することができる半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置は、半導体基板１０上に設けられたトランジスタＳＴと、トランジスタＳＴ上に形成された第１の層間絶縁膜ＩＬＤ１と、第１の層間絶縁膜ＩＬＤ１内に設けられ、トランジスタＳＴの拡散層ＤＬ１に接続された下部コンタクトプラグＣＰ１と、下部コンタクトプラグＣＰ１および第１の層間絶縁膜ＩＬＤ１上に形成された下部電極ＬＥ、強誘電体膜ＦＥおよび上部電極ＵＥを含む強誘電体キャパシタＦＣと、強誘電体キャパシタＦＣの周辺に設けられた第２の層間絶縁膜ＩＬＤ２と、強誘電体キャパシタＦＣの側面と第２の層間絶縁膜ＩＬＤ２との間に形成されたトレンチ５０の内部を充填し、強誘電体キャパシタＦＣの側面を被覆し、水素の透過を抑制する第１のバリア膜ＢＭ１とを備えている。 （もっと読む）

【課題】強誘電体膜のダメージを抑制した縦型の強誘電体キャパシタを有する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１１と、半導体基板１１上に互いに離間して配設されたソース及びドレインのいずれかとなる拡散層１６を有するトランジスタ１３と、半導体基板１１表面にほぼ垂直に縦方向に伸び、拡散層１６にコンタクトプラグ１９を介して接続された電極３５と、電極３５に対向し、半導体基板１１表面にほぼ垂直に縦方向に伸び、拡散層１６にコンタクトプラグ１９を介して接続された電極３６と、対向する両面が電極３５及び電極３６にそれぞれ接した強誘電体膜３３と、強誘電体膜３３に接してトランジスタ１３の側に配設され、対向する電極３５及び電極３６のいずれか一方に接したシード膜２３とを備えている。 （もっと読む）

【課題】結晶性の良好な誘電体膜を有し、良好なヒステリシス特性を有することができるキャパシタを提供する。
【解決手段】本発明に係るキャパシタ１００は，下部電極４と、下部電極４の上方に形成され、ニオブ酸チタン酸ジルコン酸鉛からなる第１誘電体膜１１と、第１誘電体膜１１の上方に形成され、チタン酸ジルコン酸鉛、または、前記第１誘電体膜を構成するニオブ酸チタン酸ジルコン酸鉛よりもＮｂ組成が小さいニオブ酸チタン酸ジルコン酸鉛からなる第２誘電体膜１３と、第２誘電体膜１３の上方に形成された上部電極６と，を含む。 （もっと読む）

【課題】強誘電体キャパシタの側壁残渣を除去し、かつ、水素による強誘電体キャパシタの特性劣化を抑制する半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置は、半導体基板上に設けられたスイッチングトランジスタと、スイッチングトランジスタ上に形成された層間絶縁膜と、層間絶縁膜中に形成されたコンタクトプラグと、コンタクトプラグおよび層間絶縁膜の上方に形成され、下部電極、強誘電体膜および上部電極を含む強誘電体キャパシタと、半導体基板に形成され、コンタクトプラグとスイッチングトランジスタとの間を電気的に接続する拡散層と、強誘電体キャパシタの側面に形成された水素バリア膜と、上部電極の上面全体を被覆しかつ該上部電極の上面に接触するＴｉＮ膜またはＴｉＡｌＮ膜を含む配線とを備えている。 （もっと読む）

【課題】メモリトランジスタの上部に、メモリトランジスタと平行に配置される強誘電体キャパシタを構成する強誘電体膜の膜厚バラツキを低減する。
【解決手段】強誘電体メモリ７０では、メモリトランジスタのソース及びドレインの一方に接続される台座電極ＦＤＤ上には、側面が強誘電体膜１２と接する電極ＦＤが設けられる。メモリトランジスタのソース及びドレインの他方に接続される台座電極ＳＤＤ上には、電極ＳＤが設けられる。電極ＳＤの下部側面を除く両側面には、電極ＴＤが設けられる。電極ＳＤ及び電極ＴＤは電極ＳＴＤを構成し、電極ＦＤと電極ＳＴＤの間に強誘電体膜１２が設けられる。電極ＦＤ、強誘電体膜１２、及び電極ＳＴＤは強誘電体キャパシタを構成する。強誘電体膜１２はＭＯＣＶＤ法により電極ＳＤの両側面に形成され、電極ＴＤはＣＶＤ法により強誘電体膜１２の側面に形成される。 （もっと読む）

【課題】メモリセルの強誘電体キャパシタの分極特性のバラツキを低減しつつ、回路面積の縮小を図ることが可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板に第１の方向に延びる素子領域上に形成され、ビット線とプレート線との間で複数個直列に接続された同一導電形のセル選択ＭＯＳトランジスタと、素子領域上に層間絶縁膜を介して形成された強誘電体膜と、セル選択ＭＯＳトランジスタのソース拡散層に電気的に接続され強誘電体膜の下方に形成された下部電極と、セル選択ＭＯＳトランジスタのドレイン拡散層に電気的に接続され強誘電体膜の上方に形成された上部電極と、を有し、セル選択ＭＯＳトランジスタに一対一に並列に接続された複数の強誘電体キャパシタと、備え、強誘電体キャパシタは、隣接する２つの素子領域上において、第１の方向に交互に配置されている。 （もっと読む）

【課題】温度の変化に対し常に信号量の変化を最大化した形での読み出し動作を可能とした半導体記憶装置を提供することができる。
【解決手段】ビット線電圧制御回路３は、読み出し時に選択ビット線に結合されてその電位を引き下げるためのカップリング用キャパシタＣ１、Ｃ２と、その一端Ｎ１、Ｎ２を選択的にビット線対／ＢＬ、ＢＬに接続するためのＮＭＯＳトランジスタＱ１１、Ｑ２１を有する。キャパシタＣ１、Ｃ２の他端は電圧発生回路４に接続され、制御信号線Ｖ１、Ｖ２から所定の電圧を与えられる。この制御信号線Ｖ１、Ｖ２の電圧は、所定の温度特性を与えられている。 （もっと読む）