不揮発性メモリ装置
【課題】 パストランジスタ間の空間確保が可能な不揮発性メモリ装置を提供する
【解決手段】 不揮発性メモリ装置100が備える行デコーダ120は、パストランジスタ部123_L、123_Rを含む。パストランジスタ部123_L、123_Rは、メモリブロック110の左右に配列される。ブロック選択信号BLKWL1によって共通ゲートを形成するパストランジスタ端Pass TR 0とパストランジスタ端Pass TR 8とは、選択的に活性化される第1駆動信号ラインSI1及び第2駆動信号ラインSI2によって独立して駆動される。互に異なるブロック選択信号BLKWLによって駆動されるパストランジスタは、1つの活性領域の上に形成され得る。これにより、1つの活性領域の上に2つのパストランジスタを形成する場合、パストランジスタ部123_L、123_Rのチャンネル方向の大きさを減らすことができる。
【解決手段】 不揮発性メモリ装置100が備える行デコーダ120は、パストランジスタ部123_L、123_Rを含む。パストランジスタ部123_L、123_Rは、メモリブロック110の左右に配列される。ブロック選択信号BLKWL1によって共通ゲートを形成するパストランジスタ端Pass TR 0とパストランジスタ端Pass TR 8とは、選択的に活性化される第1駆動信号ラインSI1及び第2駆動信号ラインSI2によって独立して駆動される。互に異なるブロック選択信号BLKWLによって駆動されるパストランジスタは、1つの活性領域の上に形成され得る。これにより、1つの活性領域の上に2つのパストランジスタを形成する場合、パストランジスタ部123_L、123_Rのチャンネル方向の大きさを減らすことができる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体メモリ装置に関し、具体的に不揮発性メモリ装置に関する。
【背景技術】
【0002】
半導体メモリ装置(Semiconductor memory device)はシリコン(Si、silicon)、ゲルマニウム(Ge、Germanium)、ガリウムヒ素(GaAs、gallium arsenide)、リン化インジウム(InP、indium phospide)等のような半導体を利用して具現される記憶装置である。半導体メモリ装置は大きく揮発性メモリ装置(Volatile memory device)と不揮発性メモリ装置(Nonvolatile memory device)とに区分される。
【0003】
揮発性メモリ装置は電源供給が遮断されれば、格納されているデータが消滅されるメモリ装置である。揮発性メモリ装置にはSRAM(Static RAM)、DRAM(Dynamic RAM)、SDRAM(Synchronous DRAM)等がある。不揮発性メモリ装置は電源供給が遮断されても格納されているデータを維持するメモリ装置である。不揮発性メモリ装置にはROM(Read Only Memory)、PROM(Programmable ROM)、EPROM(Electrically Programmable ROM)、EEPROM(Electrically Erasable and Programmable ROM)、フラッシュメモリ装置、PRAM(Phase−change RAM、登録商標)、MRAM(Magnetic RAM)、RRAM(Resistive RAM)、FRAM(Ferroelectric RAM、登録商標)等がある。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】韓国特許公開第10−2009−0108451号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明の目的は、パストランジスタ間の空間確保が可能な不揮発性メモリ装置を提供することにある。
【課題を解決するための手段】
【0006】
本発明の不揮発性メモリ装置は、複数のメモリブロック、及びブロック選択信号に応答して複数の駆動信号を複数のメモリブロックの中で選択されたメモリブロックへ伝達するパストランジスタ端を含み、パストランジスタ端は、1つのアクティブ領域に1つのドレーンと2つのソースとを包含するように形成される高電圧トランジスタを含み、共通ドレーンへ伝達される複数の駆動信号のいずれか1つは2つのソースを通じて互に異なるメモリブロックへ伝達される。
【0007】
また、本発明の不揮発性メモリ装置は、第1メモリブロックと第2メモリブロック、及びブロック選択信号に応答して第1メモリブロックと第2メモリブロックとのいずれか1つへ選択的にワードライン電圧を伝達する2つのパストランジスタを含み、2つのパストランジスタは、1つのアクティブ領域の上部に平行に形成される第1ゲートライン及び第2ゲートライン、第1ゲートラインと第2ゲートラインとの間に形成され、ワードライン電圧を受信されるドレーン、第1ブロック選択信号に応答してドレーンに入力されたワードライン電圧を第1メモリブロックに出力する第1ソース、及び第2ブロック選択信号に応答してドレーンに入力されたワードライン電圧を第2メモリブロックに出力する第2ソースを含む。
【0008】
また、本発明の不揮発性メモリ装置は、複数のメモリブロックを含むセルアレイ、複数のメモリブロックの各々に対応し、ブロック選択信号に応答して選択されたメモリブロックに複数のメモリブロックに駆動信号を伝達するパストランジスタ端、ブロックアドレスに応答してブロック選択信号をパストランジスタ端へ提供する高電圧デコーダ、及び選択されたメモリブロックへ駆動信号を伝達し、選択されたメモリブロックの位置にしたがって第1駆動信号ライン又は第2駆動信号ラインの中でいずれか1つを経由して駆動信号を伝達する駆動信号デコーダを含み、パストランジスタ端は1つのドレーンと2つのソースとが1つのアクティブ領域に形成された高電圧トランジスタを含む。
【発明の効果】
【0009】
本発明の不揮発性メモリ装置は、ワードライン電圧を伝達するパストランジスタの面積を減少させ得るので、パストランジスタらの間の空間の確保が可能である。そして、本発明の不揮発性メモリ装置は、チップ面積の縮小の際にもパストランジスタ間の干渉を減少させ得る。したがって、本発明の実施形態によれば、工程の微細化に柔軟に対処できるパストランジスタのレイアウト構造が提供できる。
【図面の簡単な説明】
【0010】
【図1】本発明の実施形態による不揮発性メモリ装置のブロック図である。
【図2】図1のメモリセルアレイを示すブロック図である。
【図3】図1の行デコーダの構成を概略的に示すブロック図である。
【図4】図3の一部分を示す図面である。
【図5】図4の一側に位置するパストランジスタのレイアウト構造を示す図面である。
【図6】図5の切断線(I−II)に沿う断面を示す断面図である。
【図7】図4の他側に位置するパストランジスタのレイアウト構造を示す図面である。
【図8】図3のその他の部分を示す図面である。
【図9】図8の一側に位置するパストランジスタのレイアウト構造を示す図面である。
【図10】図8の他側に位置するパストランジスタのレイアウト構造を示す図面である。
【図11】本発明の長所を簡略に示す図面である。
【図12】メモリセルアレイの一実施形態を示す図面である。
【図13】メモリセルアレイの他の実施形態を示す図面である。
【図14】本発明の実施形態によるソリッドステートドライブを示すブロック図である。
【図15】本発明の実施形態によるメモリシステムを示すブロック図である。
【図16】本発明の実施形態によるメモリカードを示すブロック図である。
【図17】本発明の実施形態によるコンピューティングシステムを示すブロック図である。
【発明を実施するための形態】
【0011】
以下で、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、図面を参照して説明する。同一な構成要素は同一な参照番号を利用して引用される。類似な構成要素は類似な参照番号を利用して引用される。
【0012】
図1は本発明の実施形態による不揮発性メモリ装置100を示すブロック図である。図1を参照すれば、不揮発性メモリ装置100はセルアレイ110、行デコーダ120、ページバッファ130、入出力バッファ140、制御ロジック150、及び電圧発生器160を含む。
【0013】
セルアレイ110は複数のワードラインWL又は複数の選択ラインSSL、GSLを通じて行デコーダ120に連結される。セルアレイ110は複数のビットラインBLを通じてページバッファ130に連結される。セルアレイ110は複数のNAND形セルストリング(NAND Cell Strings)を含む。各々のセルストリングは垂直又は水平方向にチャンネルを形成できる。セルアレイ110には複数のワードラインが垂直方向に積層され得る。各々のワードラインはセルストリングに含まれるメモリセルの制御ゲートを構成する。この場合、メモリセルのチャンネルは垂直方向に(例えば、セルストリングと平行になるように)形成され得る。
【0014】
セルアレイ110は複数のメモリブロックMB0〜MBn−1(nは自然数)を含む。複数のメモリブロックMB0〜MBn−1の各々は消去単位に該当され得る。複数のメモリブロックは複数のセルストリング(Cell String)から構成される。セルストリング(Cell String)は直列に連結されるメモリセルの単位である。いずれか1つのセルストリングに含まれるメモリセルは同一な選択トランジスタによって選択される。
【0015】
行デコーダ120は行アドレス(Row Address)に応答してセルアレイ110のメモリブロックの中でいずれか1つを選択することができる。そして、行デコーダ120は選択されたメモリブロックのワードラインの中でいずれか1つを選択することができる。行デコーダ120は選択されたメモリブロックのワードラインや、選択ラインSSL、GSLへ電圧発生器160からの電圧を伝達する。特に、選択されたメモリブロックのワードラインへは高電圧が提供されなければならない。したがって、高電圧を伝達するために行デコーダ120は高電圧トランジスタから構成されるパストランジスタを含む。
【0016】
本発明の行デコーダ120は上述したパストランジスタの配列構造及びレイアウト構造を再構成して占有面積を縮小できる。そして、互に異なるブロックワードラインBLKWLに連結されるパストランジスタ間の間隔確保を容易にしてブロックワードラインBLKWL又はパストランジスタの間の干渉を遮断することができる。
【0017】
ページバッファ130は動作モードにしたがって書込みドライバー又は感知増幅器として動作する。プログラム動作の時、ページバッファ130はセルストリングが垂直構造に形成されるセルアレイ110のビットラインにプログラムされるデータに対応する電圧を伝達する。読出し動作の時、ページバッファ130は選択されたメモリセルに格納されたデータをビットラインを通じて感知して入出力バッファ140へ伝達する。
【0018】
入出力バッファ140は受信されるデータをページバッファ130へ伝達するか、或いはページバッファ130から提供されるデータを外部へ出力する。入出力バッファ140は入力されるアドレス又は命令語を制御ロジック150や行デコーダ120へ伝達する。
【0019】
制御ロジック150は入出力バッファ140から伝達される命令語に応答してプログラム、読出し、及び消去動作等を実行するための制御動作を遂行する。制御ロジック150は読出し動作の時、選択読出し電圧Vrdと非選択読出し電圧Vread、及び選択ライン電圧VSSL、VGSLを生成するように電圧発生器170を制御する。また、制御ロジック150はビットラインBLを通じてデータを感知するようにページバッファ130を制御する。
【0020】
電圧発生器160は制御ロジック150の制御にしたがって各々のワードラインへ供給される多様な種類のワードライン電圧と、メモリセルが形成されたバルク(例えば、ウェル領域)へ供給される電圧を発生する。各々のワードラインへ供給されるワードライン電圧としてはプログラム電圧Vpgm、パス電圧Vpass、選択及び非選択読出し電圧Vrd、Vread等がある。電圧発生器160は読出し動作及びプログラム動作の時に選択ラインSSL、GSLへ提供される選択ライン電圧VSSL、VGSLを生成することができる。
【0021】
上述した不揮発性メモリ装置100の行デコーダ120によれば、高電圧で印加されるブロック選択信号BLKWLsの間の干渉を遮断することができる。そして、本発明の行デコーダ120構造によれば、ブロック選択信号BLKWLsによって駆動されるパストランジスタの占有面積を減らし得る。
【0022】
図2は、図1のセルアレイ110をさらに具体的に示すブロック図である。図2を参照すれば、セルアレイ110は複数のメモリブロック111、112、113を含む。メモリブロックの各々は複数のNANDセルストリング(NAND Cell Strings)を包含できる。1つのNANDセルストリングはビットラインBL、ストリング選択ラインSSL、接地選択ラインGSL、複数のワードラインWL、及び共通ソースラインCSLに連結される。即ち、各メモリブロックは複数のビットラインBL、複数のストリング選択ラインSSL、複数の接地選択ラインGSL、複数のワードラインWL、及び共通ソースラインCSLに連結される。
【0023】
各々のメモリブロック111、112、113は、選択ラインSSL、GSLと複数のワードラインWL0〜WL63とに連結される。選択ラインSSL、GSLへは選択信号SS、GSが伝達される。ストリング選択ラインSSLへはストリング選択信号SSが伝達される。そして、ストリング選択信号SSのレベルによってストリング選択トランジスタSSTがターンオンされるか、或いはターンオフされる。接地選択ラインGSLへは接地選択信号GSが伝達される。接地選択信号GSのレベルによって接地選択トランジスタGSTがスイッチングされる。
【0024】
ワードラインWL0〜WL63には電圧発生器160で生成されたワードライン電圧VWLが伝達される。ワードライン電圧VWLにはプログラム電圧Vpgm、非選択読出し電圧Vread、読出し電圧Vrd、パス電圧Vpass、及び検証電圧Vfy等が包含され得る。非選択読出し電圧Vreadは読出し動作の時非選択されたワードラインへ提供される電圧を意味する。読出し電圧Vrdは読出し動作の時、選択されたワードラインへ提供される電圧を意味する。
【0025】
プログラム電圧Vpgm、パス電圧Vpass、又は非選択読出し電圧Vread等は相対的に高電圧に該当する。したがって、先に説明した行デコーダ120には高電圧を伝達できるスイッチング素子を具備するようになる。即ち、行デコーダ120には高電圧を耐えられるパストランジスタ端(Pass Transistor Array)が包含される。
【0026】
パストランジスタを構成する高電圧トランジスタのチャンネルは高電圧を耐えられるように、即ち、ソース及びドレーンの間のパンチスルを防止するように、低電圧トランジスタのチャンネルより長く形成されなければならない。また、高電圧トランジスタのゲート酸化膜は高電圧に耐えられるように、即ち、ゲートとドレーン/ソースの間の高い電位差を耐えられるように、低電圧トランジスタのゲート酸化膜より厚く形成されなければならない。言い換えれば、高電圧トランジスタは低電圧トランジスタよりさらに広いチップ面積を必要とする。
【0027】
このような理由で、工程微細化を通じてメモリセルのサイズが減少されても、相対的に高電圧を提供するためのパストランジスタのサイズ縮小は容易でない実情がある。本発明は、パストランジスタのレイアウト変化を通じてパストランジスタの間の空間確保が可能し、究極的にはパストランジスタの占有面積を減らすことができる技術を提供する。
【0028】
図3は本発明の実施形態による行デコーダ120をさらに具体的に示すブロック図である。図3を参照すれば、行デコーダ120は例示的に16つのメモリブロックMB0〜MB15を駆動するための構造に図示された。行デコーダ120は、SIデコーダ121、ブロックデコーダ部122_L、122_R、及びパストランジスタ部123_L、123_Rを含む。
【0029】
SIデコーダ121は入力されるブロックアドレスがメモリブロックMB0乃至メモリブロックMB7に対応する場合、第1駆動信号ラインSI1へ選択信号及びワードライン電圧(以下、「駆動信号」という)を出力する。反面、SIデコーダ121は入力されるブロックアドレスがメモリブロックMB8乃至メモリブロックMB15に対応する場合、第2駆動信号ラインSI2へ選択信号及びワードライン電圧を出力する。
【0030】
ブロックデコーダ部122_L、122_Rは、図示しないブロックアドレスに応答して複数のブロック選択信号BLKWL1〜BLKWL8の中でいずれか1つを活性化する。活性化されたブロック選択信号によってパストランジスタ部123_L、123_Rに含まれるいずれか1つのパストランジスタ端が活性化される。ブロックデコーダ部122_L、122_Rはメモリブロックの左側に位置する第1ブロックデコーダ部122_Lとメモリブロックのブロック位置する第2ブロックデコーダ部122_Rとを含む。
【0031】
第1ブロックデコーダ部122_Lは、メモリブロック110の左側に位置する第1パストランジスタ部123_Lを制御する。第1ブロックデコーダ部122_Lは第1乃至第4高電圧デコーダ122_1〜122_4を含む。第1高電圧デコーダ122_1はブロックアドレスに応答してブロック選択信号BLKWL1を活性化する。ブロック選択信号BLKWL1は互に離隔されたパストランジスタ端(Pass TR 0)とパストランジスタ端(Pass TR 8)とへ同時に伝達される。即ち、パストランジスタ端(Pass TR 0)とパストランジスタ端(Pass TR 8)とに含まれる複数の高電圧トランジスタは第1高電圧デコーダ122_1によって制御される。
【0032】
第2高電圧デコーダ122_2はブロックアドレスに応答してブロック選択信号BLKWL2を活性化する。ブロック選択信号BLKWL2は互に離隔されたパストランジスタ端(Pass TR 3)とパストランジスタ端(Pass TR 11)とへ同時に伝達される。即ち、パストランジスタ端(Pass TR 3)とパストランジスタ端(Pass TR 11)に含まれる複数の高電圧トランジスタは第2高電圧デコーダ122_2によって制御される。
【0033】
第3高電圧デコーダ122_3は、ブロックアドレスに応答してブロック選択信号BLKWL3を活性化する。ブロック選択信号BLKWL3は互に離隔されたパストランジスタ端(Pass TR 4)とパストランジスタ端(Pass TR 12)とへ同時に伝達される。即ち、パストランジスタ端(Pass TR 4)とパストランジスタ端(Pass TR 12)に含まれる複数の高電圧トランジスタは第3高電圧デコーダ122_3によって制御される。
【0034】
第4高電圧デコーダ122_4は、ブロックアドレスに応答してブロック選択信号BLKWL4を活性化する。ブロック選択信号BLKWL4は互に離隔されたパストランジスタ端(Pass TR 7)とパストランジスタ端(Pass TR 15)とへ同時に伝達される。即ち、パストランジスタ端(Pass TR 7)とパストランジスタ端(Pass TR 15)に含まれる複数の高電圧トランジスタは第4高電圧デコーダ122_4によって制御される。
【0035】
第2ブロックデコーダ部122_Rは、メモリブロック110の右側に位置する第2パストランジスタ部123_Rを制御する。第2ブロックデコーダ部122_Rは第5乃至第8高電圧デコーダ122_5〜122_8を含む。第5高電圧デコーダ122_5はブロックアドレスに応答してブロック選択信号BLKWL5を活性化する。ブロック選択信号BLKWL5は互に離隔されたパストランジスタ端(Pass TR 1)とパストランジスタ端(Pass TR 9とへ同時に伝達される。即ち、パストランジスタ端(Pass TR 1)とパストランジスタ端(Pass TR 9)に含まれる複数の高電圧トランジスタは第5高電圧デコーダ122_5によって制御される。
【0036】
第6高電圧デコーダ122_6は、ブロックアドレスに応答してブロック選択信号BLKWL6を活性化する。ブロック選択信号BLKWL6は互に離隔されたパストランジスタ端(Pass TR 2)とパストランジスタ端(Pass TR 10)とへ同時に伝達される。即ち、パストランジスタ端(Pass TR 2)とパストランジスタ端(Pass TR 10)に含まれる複数の高電圧トランジスタのゲートは第6高電圧デコーダ122_6によって共有される。
【0037】
第7高電圧デコーダ122_7は、ブロックアドレスに応答してブロック選択信号BLKWL7を活性化する。ブロック選択信号BLKWL7は、互に離隔されたパストランジスタ端(Pass TR 5)とパストランジスタ端(Pass TR 13)とへ同時に伝達される。即ち、パストランジスタ端(Pass TR 5)とパストランジスタ端(Pass TR 13)に含まれる複数の高電圧トランジスタのゲートは第7高電圧デコーダ122_7によって共有される。
【0038】
第8高電圧デコーダ122_8は、ブロックアドレスに応答してブロック選択信号BLKWL8を活性化する。ブロック選択信号BLKWL8は互に離隔されたパストランジスタ端(Pass TR 6)とパストランジスタ端(Pass TR 14)とへ同時に伝達される。即ち、パストランジスタ端(Pass TR 6)とパストランジスタ端(Pass TR 14)に含まれる複数の高電圧トランジスタのゲートは第8高電圧デコーダ122_8によって共有される。
【0039】
パストランジスタ部123_L、123_Rは、メモリブロック110の左側及び右側に配列される。メモリブロック110の左側に形成される第1パストランジスタ部123_Lは第1駆動信号ラインSI1を共有するパストランジスタ端(Pass TR 0、Pass TR 3、Pass TR 4、Pass TR 7)を含む。そして、第1パストランジスタ部123_Lは第2駆動信号ラインSI2を共有するパストランジスタ端(Pass TR 8、Pass TR 11、Pass TR 12、Pass TR 15)を含む。
【0040】
ブロック選択信号BLKWL1によって共通ゲートを形成するパストランジスタ端(Pass TR 0)とパストランジスタ端(Pass TR 8)とは選択的に活性化される第1駆動信号ラインSI1及び第2駆動信号ラインSI2によって独立的に駆動され得る。即ち、ブロック選択信号BLKWL1が活性化され、第1駆動信号ラインSI1が活性化されれば、パストランジスタ端(Pass TR 0)は第1駆動信号ラインSI1へ提供される駆動信号をメモリブロックMB0へ伝達する。第1駆動信号ラインSI1と駆動信号ラインSI2とは互に排他的に活性化又は非活性化される。したがって、ブロック選択信号BLKWL1が共有されても、メモリブロックMB0、MB8の中でいずれか1つのみが選択され得る。このようなブロック選択構造は第2パストランジスタ部123_Rにも同様に適用され得る。
【0041】
上述した構造のパストランジスタ部123_L、123_Rによれば、互に異なるブロック選択信号BLKWLによって駆動されるパストランジスタが1つの活性領域の上に形成され得る。したがって、1つの活性領域の上に2つのパストランジスタを形成する場合、パストランジスタ部123_L、123_Rのチャンネル方向の大きさを減らし得る。チャンネル方向の大きさを減らすことによって、複数のブロック選択信号BLKWLsの相互間の距離の確保も可能である。
【0042】
図4は、図3のメモリブロックMB0〜MB3を選択するための第1乃至第2駆動ラインSI1、SI2及びパストランジスタ端の連結関係を示す回路図である。図4を参照すれば、複数のパストランジスタ端210、220、230、240によって第1駆動信号SI1はメモリブロックMB0〜MB3へ伝達され得る。より詳細に説明すれば、次の通りである。
【0043】
メモリブロックMB0を選択する場合、ブロック選択ラインBLKWL1が活性化される。そうすると、パストランジスタ端210に含まれる全てのパストランジスタがターンオンされる。この時、第1駆動信号ラインSI1を通じて伝達される駆動信号GS、SS、S0〜S63がメモリブロックMB0へ伝達される。駆動信号GS、SS、S0〜S63はメモリブロックMB0の各選択トランジスタSST、GSTとメモリセルのゲートとへ提供される。
【0044】
メモリブロックMB3を選択する場合、ブロック選択ラインBLKWL2が活性化される。そうすると、パストランジスタ端220に含まれる全てのパストランジスタがターンオンされる。この時、第1駆動信号ラインSI1を通じて伝達される駆動信号GS、SS、S0〜S63がメモリブロックMB3へ伝達される。駆動信号GS、SS、S0〜S63はメモリブロックMB0の各選択トランジスタSST、GSTとメモリセルのゲートとへ提供される。
【0045】
メモリブロックMB1を選択する場合、ブロック選択ラインBLKWL5が活性化される。そうすると、メモリブロックMB0、MB1の右側に位置するパストランジスタ端230の全てのパストランジスタがターンオンされる。この時、第1駆動信号ラインSI1を通じて伝達される駆動信号GS、SS、S0〜S63がメモリブロックMB1へ伝達される。駆動信号GS、SS、S0〜S63はメモリブロックMB1の各選択トランジスタSST、GSTとメモリセルのゲートとへ提供される。
【0046】
メモリブロックMB2を選択する場合、ブロック選択ラインBLKWL6が活性化される。そうすると、メモリブロックMB2、MB3の右側に位置するパストランジスタ端240に含まれる全てのパストランジスタがターンオンされる。この時、第1駆動信号ラインSI1を通じて伝達される駆動信号GS、SS、S0〜S63がメモリブロックMB2へ伝達される。駆動信号GS、SS、S0〜S63はメモリブロックMB2の各選択トランジスタSST、GSTとメモリセルのゲートとへ提供される。
【0047】
ここで、パストランジスタ端210、220は、メモリブロックMB0、MB1の左側に、パストランジスタ端230、240はメモリブロックMB2、MB3の右側に形成される。パストランジスタが占有するチップ面積はメモリブロックが占有する面積に比べて相対的に大きい。したがって、相対的に少ない面積を占有するメモリブロックの各々に対するパストランジスタ端を提供するためにメモリブロックの両側に形成することは不可避である。
【0048】
本発明のパストランジスタ端210、220、230、240は1つの活性領域に互に異なるメモリブロックに対応する少なくとも2つのパストランジスタを形成できる。したがって、パストランジスタを形成するために要求されるチャンネルの長さを相対的に減らし得る。このような技術的な特徴は後述する図面で詳細に説明される。
【0049】
図5は、図4のパストランジスタ端210、220のレイアウトパターンを示す図面である。図5を参照すれば、メモリブロックMB0とメモリブロックMB1との左側にはメモリブロックMB0を選択するためのパストランジスタ端210が形成される。また、メモリブロックMB2とメモリブロックMB3との左側にはメモリブロックMB3を選択するためのパストランジスタ端220が形成される。
【0050】
パストランジスタ端210は、2つのメモリブロックMB0、MB1の左側の高電圧領域に形成される。パストランジスタ端210は位置にしたがって2つのグループのパストランジスタ210a、210bで構成される。即ち、y−方向の下側に位置するパストランジスタ210aと、y−方向の上側に位置するパストランジスタ210bとで構成され得る。y−方向の下側に位置するパストランジスタ210aは第1駆動信号ラインSI1へ伝達される接地選択信号GSとワードライン駆動信号S0〜S31をメモリブロックMB0へ伝達する。y−方向の上側に位置するパストランジスタ210bは第1駆動信号ラインSI1へ伝達されるストリング選択信号SSとワードライン駆動信号S32〜S63とをメモリブロックMB0へ伝達する。
【0051】
パストランジスタ端210においてy−方向の下側に位置する複数のパストランジスタ210aは、位置の問題のために1つのアクティブ領域に1つの高電圧トランジスタを形成される。しかし、y−方向の上側に位置するパストランジスタ210bはパストランジスタ210aと異なる形態に形成される。即ち、y−方向の上側に位置するパストランジスタ210bの各々は1つのアクティブ領域に形成された2つの高電圧トランジスタの中でいずれか1つである。
【0052】
パストランジスタ210aの各々は、1つのアクティブ領域に1つの高電圧トランジスタで形成される。パストランジスタ210aは1つのアクティブ領域に1つのドレーンD及び1つのソースSを有するように形成される。接地選択信号GSとワードライン駆動信号S0〜S31とをメモリブロックMB0へ伝達する高電圧トランジスタ210aを形成するためにはx−方向に順次的に形成される複数のアクティブ領域ACT10〜ACT13が形成される。そして、複数のアクティブ領域ACT10〜ACT13の上部にx−方向に1つのゲートライン211aが形成される。そして、ゲートライン211aの上部にはメタルラインに形成される駆動信号ラインSI1、SI2がy−方向に形成される。
【0053】
アクティブ領域ACT10のドレーン端Dには、第1駆動信号ラインSI1の接地選択ライン(GS line)がコンタクトプラグによって連結される。そして、アクティブ領域ACT10のソース端Sには接地選択信号GSをメモリブロックMB0へ伝達するためのその他のメタルラインが接続される。このようにして、接地選択信号GSを伝達する高電圧トランジスタが構成される。
【0054】
アクティブ領域ACT11のドレーン端Dには、第1駆動信号ラインSI1の駆動信号(S0 line)がコンタクトプラグによって連結される。そして、アクティブ領域ACT11のソース端Sには駆動信号S0をメモリブロックMB0へ伝達するためのその他のメタルラインが接続される。このようにして、駆動信号S0を伝達する高電圧トランジスタが構成される。
【0055】
アクティブ領域ACT12のドレーン端Dには、第1駆動信号ラインSI1に含まれる駆動信号ライン(S1 line)がコンタクトプラグによって連結される。そして、アクティブ領域ACT12のソース端Sには駆動信号S1をメモリブロックMB0へ伝達するためのその他のメタルラインが接続される。このようにして、駆動信号S1を伝達する高電圧トランジスタが構成される。
【0056】
そして、パストランジスタ210aの中で最も左側に形成されるアクティブ領域ACT13のドレーン端Dには第1駆動信号ラインSI1の駆動信号ライン(S31 line)がコンタクトプラグによって連結される。そして、アクティブ領域ACT13のソース端Sには駆動信号S31をメモリブロックMB0へ伝達するためのその他のメタルラインが接続される。このようにして、駆動信号S31を伝達する高電圧トランジスタが構成される。以上の連結関係はパストランジスタ端210aに含まれる残りのパストランジスタにも同様に適用される。
【0057】
反面、パストランジスタ210bの各々は1つのアクティブ領域に形成される2つの高電圧トランジスタの中で1つへ提供される。即ち、1つのアクティブ領域に1つのドレーンD及び2つのソースSを含む形式に高電圧トランジスタが形成され得る。各々のアクティブ領域ACT20〜ACT23にはメモリブロックMB0へストリング選択信号SSとワードライン駆動信号S32〜S63とを伝達するための高電圧トランジスタが形成され得る。また、各々のアクティブ領域ACT20〜ACT23にはメモリブロックMB3へストリング選択信号SSとワードライン駆動信号S32〜S63とを伝達するための高電圧トランジスタが包含され得る。
【0058】
アクティブ領域ACT20の上部には、パストランジスタ210bの共通ゲートライン211bとパストランジスタ220aの共通ゲートライン221aとがx−方向に平行に形成される。そして、共通ゲートライン211b、221aの上部には第1駆動信号ラインSI1及び第2駆動信号ラインSI2がy−方向に平行に形成される。アクティブ領域ACT20の中心部に対応するドレーン端Dには第1駆動信号ラインSI1のストリング選択ライン(SS line)がコンタクトプラグによって連結される。そして、アクティブ領域ACT20の下側ソース端Sにはストリング選択信号SSをメモリブロックMB0へ伝達するためのその他のメタルラインが接続される。アクティブ領域ACT20の上側ソース端Sにはストリング選択信号SSをメモリブロックMB3へ伝達するためのその他のメタルラインが接続される。このようにして、1つのアクティブ領域ACT20の上部にストリング選択信号SSを伝達する2つのパストランジスタが形成される。
【0059】
アクティブ領域ACT21の上部にはパストランジスタ210bの共通ゲートライン211bとパストランジスタ220aの共通ゲートライン221aとがx−方向に平行に形成される。そして、共通ゲートライン211b、221aの上部には第1駆動信号ラインSI1及び第2駆動信号ラインSI2がy−方向に平行に形成される。アクティブ領域ACT21の中心部に対応するドレーン端Dには第1駆動信号ラインSI1の駆動信号ライン(S63 line)がコンタクトプラグによって連結される。そして、アクティブ領域ACT21の下側ソース端Sには駆動信号S63をメモリブロックMB0へ伝達するためのその他のメタルラインが接続される。アクティブ領域ACT21の上側ソース端Sには駆動信号S63をメモリブロックMB3へ伝達するためのその他のメタルラインが接続される。このようにして、1つのアクティブ領域ACT21に駆動信号S63を各々の他のメモリブロックMB0、MB3へ伝達する2つのパストランジスタが形成される。
【0060】
アクティブ領域ACT22の上部には、パストランジスタ210bの共通ゲートライン211bとパストランジスタ220aの共通ゲートライン221aとがx−方向に平行に形成される。そして、共通ゲートライン211b、221aの上部には第1駆動信号ラインSI1及び第2駆動信号ラインSI2がy−方向に平行に形成される。アクティブ領域ACT22の中心部に対応するドレーン端Dには第1駆動信号ラインSI1の駆動信号ライン(S62 line)がコンタクトプラグによって連結される。そして、アクティブ領域ACT22の下側ソース端Sには駆動信号S62をメモリブロックMB0へ伝達するためのその他のメタルラインが接続される。アクティブ領域ACT22の上側ソース端Sには駆動信号S62をメモリブロックMB3へ伝達するためのその他のメタルラインが接続される。このようにして、1つのアクティブ領域ACT22に駆動信号S62を各々の他のメモリブロックMB0、MB3へ伝達する2つのパストランジスタが形成される。
【0061】
最も左側のアクティブ領域ACT23の中心部に対応するドレーン端Dには第1駆動信号ラインSI1の駆動信号ライン(S32 line)がコンタクトプラグによって連結される。そして、アクティブ領域ACT23の下側ソース端Sには駆動信号S32をメモリブロックMB0へ伝達するためのその他のメタルラインが接続される。アクティブ領域ACT23の上側ソース端Sには駆動信号S32をメモリブロックMB3へ伝達するためのその他のメタルラインが接続される。このようにして、1つのアクティブ領域ACT23に駆動信号S32を各々の他のメモリブロックMB0、MB3へ伝達する2つのパストランジスタが形成され得る。
【0062】
上述した方式に2つのメモリブロックに対応する幅Dに1つのパストランジスタ端210が形成され得る。このとき、図示しないが、ゲートライン211a、211bはブロック選択信号BLKWL1を同様に提供されるように電気的に連結されなければならない。もし、ブロック選択信号BLKWL1が活性化されれば、アクティブ領域にチャンネルが形成され、パストランジスタ210a、210bはターンオンされる。
【0063】
さらに、パストランジスタ端220を構成するパストランジスタ220bの各々は1つのアクティブ領域に形成される2つの高電圧トランジスタの中で1つに提供される。即ち、1つのアクティブ領域に1つのドレーンD及び2つのソースSを含む形式に高電圧トランジスタが形成され得る。各々のアクティブ領域ACT30〜ACT33にはメモリブロックMB3へ接地選択信号GSとワードライン駆動信号S0〜S31とを伝達するための高電圧トランジスタが形成され得る。また、各々のアクティブ領域ACT30〜ACT33にはメモリブロックMB4へ接地選択信号GSとワードライン駆動信号S0〜S31を伝達するための高電圧トランジスタが形成され得る。
【0064】
アクティブ領域ACT30の上部には、パストランジスタ220bの共通ゲートライン221bとパストランジスタ230aの共通ゲートライン231aとがx−方向に平行に形成される。そして、共通ゲートライン221b、231aの上部には第1駆動信号ラインSI1及び第2駆動信号ラインSI2がy−方向に平行に形成される。アクティブ領域ACT30の中心部に対応するドレーン端Dには第1駆動信号ラインSI1の接地選択ライン(GS line)がコンタクトプラグによって連結される。そして、アクティブ領域ACT30の下側ソース端Sには接地選択信号GSをメモリブロックMB3へ伝達するためのその他のメタルラインが接続される。アクティブ領域ACT30の上側ソース端Sには接地選択信号GSをメモリブロックMB4へ伝達するためのその他のメタルラインが接続される。このようにして、1つのアクティブ領域ACT30の上部に接地選択信号GSを伝達する2つのパストランジスタが形成される。
【0065】
アクティブ領域ACT31〜ACT33の各々にも伝達する駆動信号は異なるが、アクティブ領域ACT30に形成される2つの高電圧トランジスタと同一な方式に2つのトランジスタが形成される。上述した方式に2つのメモリブロックに対応する幅に1つのパストランジスタ端220が形成され得る。このとき、図示しないが、ゲートライン221a、221bはブロック選択信号BLKWL2を同様に提供されるように電気的に連結されなければならない。もし、ブロック選択信号BLKWL2が活性化されれば、アクティブ領域にチャンネルが形成され、高電圧トランジスタはターンオンされる。
【0066】
以上で述べたように、1つのアクティブ領域に少なくとも2つの高電圧トランジスタが形成できることを説明した。したがって、少ない数のアクティブ領域にも充分な高電圧トランジスタを形成できることが分かる。したがって、アクティブ領域間の距離を確保でき、ブロック選択信号の相互間の距離も確保できることを分かれる。また、メモリブロックのサイズが縮小されても、高電圧トランジスタのサイズを減らし得るので、デザインルールの変更に対してさらに柔軟なパストランジスタレイアウトを提供できる。
【0067】
図6は図5の切断線(I−II)に沿う切断面を示す断面図である。図6を参照すれば、メタル層に提供される駆動信号ライン(S1 line)をy−方向に切断して図示された形態の断面が示される。
【0068】
高電圧トランジスタを形成するために、基板(P−SUB)の上にディープN−ウェル(DN−WELL)が形成される。そして、ディープN−ウェル(DN−WELL)の上部にP−ウェルP−WELLが形成される。P−ウェル(P−WELL)にN形ドーパントによって活性層が形成される。活性層の上部にはパストランジスタのゲートに対応するゲートライン211a、211b、221a、221bが形成される。そして、メタルライン(Metal 2)で構成される第1駆動信号ライン(S1 line)と活性層ACT12とを連結するためのコンタクトプラグCT1が形成される。アクティブ領域ACT12のソース側にはメモリブロックMB0へ駆動信号S1を伝達するための他の層のメタルライン(例えば、メタル0)とのコンタクトプラグCT11とが形成され得る。ゲートライン211bへ提供されるブロック選択信号BLKWL1のレベルによってパストランジスタはターンオンされるか、或いはターンオフされる。
【0069】
反面、駆動信号ラインS62と活性層ACT22とを連結するためのコンタクトプラグCT2が形成される。アクティブ領域ACT22のソース側にはメモリブロックMB0へ駆動信号S62を伝達するための他の層のメタルライン(例えば、Metal 0)とのコンタクトプラグCT21とが形成され得る。アクティブ領域ACT22のその他のソース側にはメモリブロックMB3へ駆動信号S62を伝達するための他の層のメタルライン(例えば、Metal 0)とのコンタクトプラグCT22とが形成され得る。
【0070】
メタルラインに形成される駆動信号ライン(S1 line)と活性層ACT32とを連結するためのコンタクトプラグCT3が形成される。アクティブ領域ACT32のソース側にはメモリブロックMB3へ駆動信号S1を伝達するための他の層のメタルライン(例えば、Metal 0)とのコンタクトプラグCT31が形成され得る。アクティブ領域ACT32の他側には図示しないが、メモリブロックMB4へ駆動信号S1を伝達するための他の層のメタルライン(例えば、Metal 0)とのコンタクトプラグが形成される。
【0071】
以上で述べたように、アクティブ領域ACT32は1つの活性層を通じて2つの高電圧トランジスタが構成できることを示す。したがって、本発明のレイアウト構造によれば、高電圧トランジスタを形成するためのアクティブ領域の空間の確保に有利である。
図7は図4のパストランジスタ端230、240のレイアウトパターンを示す図面である。図7を参照すれば、メモリブロックMB0とメモリブロックMB1との右側にはメモリブロックMB1を選択するためのパストランジスタ端230が形成される。また、メモリブロックMB2とメモリブロックMB3との右側にはメモリブロックMB2を選択するためのパストランジスタ端240が形成される。
【0072】
パストランジスタ端230は、2つのメモリブロックMB0、MB1の右側の高電圧領域に形成される。パストランジスタ端230は位置にしたがって2つのグループのパストランジスタで構成される。即ち、y−方向の下側に位置するパストランジスタ230aと、y−方向の上側に位置するパストランジスタ230bとで構成され得る。y−方向の下側に位置するパストランジスタ230aは第1駆動信号ラインSI1へ伝達されるストリング選択信号SSとワードライン駆動信号S32〜S63とをメモリブロックMB1へ伝達する。y−方向の上側に位置するパストランジスタ230bは第1駆動信号ラインSI1へ伝達される接地選択信号GSとワードライン駆動信号S0〜S31とをメモリブロックMB1へ伝達する。
【0073】
パストランジスタ端230で、y−方向の下側に位置するパストランジスタ230aは位置の問題のために、1つのアクティブ領域に1つの高電圧トランジスタを形成される。しかし、y−方向の上側に位置する高電圧トランジスタ230bは形成方法で差異がある。即ち、y−方向の上側に位置する高電圧トランジスタ230bは各々1つのアクティブ領域に形成された2つの高電圧トランジスタの中で1つである。
【0074】
ストリング選択信号SSとワードライン駆動信号S32〜S63とをメモリブロックMB1へ伝達する高電圧トランジスタ230aを形成するためにはx−方向に順次的に形成される複数のアクティブ領域ACT15〜ACT18が形成される。そして、複数のアクティブ領域ACT15〜ACT18の上部にx−方向に1つのゲートライン231aが形成される。そして、ゲートラインの上部にはメタルラインに形成される駆動信号ラインSI1、SI2がy−方向に形成される。ここで、駆動信号ラインSI2は高電圧トランジスタ230a、230b、240a、240bとは電気的に分離されているので、それ以上の説明は省略する。
【0075】
アクティブ領域ACT15のドレーン端Dには、第1駆動信号ラインSI1のストリング選択ライン(GS line)がコンタクトプラグによって連結される。そして、アクティブ領域ACT15のソース端Sにはストリング選択信号SSをメモリブロックMB1へ伝達するためのその他のメタルラインが接続される。このようにして、ストリング選択信号SSを伝達する1つの高電圧トランジスタが構成される。
【0076】
アクティブ領域ACT16のドレーン端Dには、第1駆動信号ラインSI1の駆動信号ラインS63がコンタクトプラグによって連結される。そして、アクティブ領域ACT16のソース端Sには駆動信号S63をメモリブロックMB1へ伝達するためのその他の層のメタルラインが接続される。
【0077】
アクティブ領域ACT17、ACT18及び高電圧トランジスタ230aに含まれる高電圧トランジスタは上述した方式に1つのアクティブ領域に1つのドレーンD、1つのソースSを有するように形成される。このような形成方式はy−方向の下側にそれ以上の高電圧トランジスタが形成されない場合に該当する。さらに、1つのアクティブ領域に1つのドレーンD、1つのソースSを有する高電圧トランジスタの構造は駆動信号ラインSI1、SI2の転換が行われる領域でも適用される。このような例は後述する図8乃至図10で詳細に説明される。
【0078】
メモリブロックMB1へ提供される駆動信号の半分GS、S0〜S31を提供するための高電圧トランジスタ230bは次のように構成される。メモリブロックMB1、MB2の右側パストランジスタ領域に、x−方向に複数のアクティブ領域ACT25〜ACT28が形成される。アクティブ領域ACT25〜ACT28の数はメモリブロックMB1へ伝達される駆動信号GS、S0〜S31の数に対応する。そして、複数のアクティブ領域ACT25〜ACT28の上部にx−方向に2つのゲートライン231b、241aが形成される。そして、ゲートラインの上部にはメタルライン(例えば、Metal 2)で形成される駆動信号ラインSI1、SI2がy−方向に形成される。ここで、ゲートライン231bはメモリブロックMB1へ接地選択信号GSとワードライン駆動信号S0〜S31とを伝達するための高電圧トランジスタ230bを構成する。そして、ゲートライン241aはメモリブロックMB2へ接地選択信号GSとワードライン駆動信号S0〜S31とを伝達するための高電圧トランジスタ240aを構成する。
【0079】
アクティブ領域ACT25の中心部に対応するドレーンD側には第1駆動信号ラインSI1の接地選択ラインGSがコンタクトプラグによって連結される。そして、アクティブ領域ACT25のソースSには各々接地選択信号GSをメモリブロックMB0及びメモリブロックMB1へ伝達するためのその他のメタルライン(例えば、Metal 0又はMetal 1)が接続される。このようにして、接地選択信号GSをメモリブロックMB1及びメモリブロックMB2へ伝達する高電圧トランジスタが構成される。
【0080】
アクティブ領域ACT26のドレーンD側には第1駆動信号ラインSI1の駆動信号ライン(S0 line)がコンタクトプラグによって連結される。そして、アクティブ領域ACT26のソースSには各々の駆動信号S0をメモリブロックMB1及びメモリブロックMB2へ伝達するためのその他のメタルライン(例えば、Metal 0又はMetal 1)が接続される。このようにして、駆動信号S0をメモリブロックMB1及びメモリブロックMB2へ伝達する高電圧トランジスタが構成される。
【0081】
アクティブ領域ACT27、ACT28及び高電圧トランジスタ230b、240aに含まれる高電圧トランジスタは上述した方式に1つのアクティブ領域に1つのドレーンDと2つのソースSを有するように形成される。このような高電圧トランジスタの形成方式は境界領域の内部に形成される同一な駆動信号ライン(例えば、SI1)に連結されるパストランジスタの構成方式である。
【0082】
同様に、詳細に図示しないが、パストランジスタ端250も先に説明された方法と同一な方式に形成され得る。上述した方式に2つのメモリブロックに対応する幅Dに1つのパストランジスタ端230が形成され得る。この時、図示しないが、ゲートライン231a、231bはブロック選択信号BLKWL5を同様に提供されるように電気的に連結されなければならない。もし、ブロック選択信号BLKWL5が活性化されれば、アクティブ領域にチャンネルが形成され、パストランジスタ230a、230bはターンオンされる。また、ゲートライン241a、241bはブロック選択信号BLKWL6を同様に提供されるように電気的に連結されなければならない。もし、ブロック選択信号BLKWL6が活性化されれば、アクティブ領域にチャンネルが形成され、パストランジスタ240a、240bはターンオンされる
【0083】
以上で述べたように、1つのアクティブ領域に少なくとも2つの高電圧トランジスタが形成できることが説明された。したがって、少ない数のアクティブ領域にも充分な高電圧トランジスタを形成できることが分かれる。したがって、複数のアクティブ領域の間の距離を確保でき、ブロック選択信号の相互間の距離も確保できることが分かれる。また、メモリブロックのサイズが縮小されても、高電圧トランジスタのサイズを減らし得るので、デザインルールの変更に対してさらに柔軟なパストランジスタレイアウトを提供できる。
【0084】
図8は、図3のメモリブロックMB6〜MB9を選択するための第1乃至第2駆動ラインSI1、SI2及びパストランジスタ端の連結関係を示す回路図である。図8を参照すれば、パストランジスタ端310、320、330、340によって第1駆動信号SI1及び第2駆動信号SI2はメモリブロックMB6、MB7、MB8、MB9へ伝達され得る。より詳細に説明すれば、次の通りである。
【0085】
メモリブロックMB6を選択する場合、ブロック選択ラインBLKWL6が活性化される。そうすると、パストランジスタ端330に含まれる全てのパストランジスタがターンオンされる。この時、第1駆動信号ラインSI1を通じて伝達される駆動信号GS、SS、S0〜S63が接点370によってメモリブロックMB6へ伝達される。駆動信号GS、SS、S0〜S63はメモリブロックMB6の各選択トランジスタSST、GSTとメモリセルのゲートに提供される。
【0086】
メモリブロックMB7を選択する場合、ブロック選択ラインBLKWL7が活性化される。そうすると、パストランジスタ端310に含まれる全てのパストランジスタがターンオンされる。この時、第1駆動信号ラインSI1を通じて伝達される駆動信号GS、SS、S0〜S63が接点350によってメモリブロックMB7へ伝達される。駆動信号GS、SS、S0〜S63はメモリブロックMB7の各選択トランジスタSST、GSTとメモリセルのゲートとへ提供される。
【0087】
メモリブロックMB8を選択する場合、ブロック選択ラインBLKWL8が活性化される。そうすると、パストランジスタ端320に含まれる全てのパストランジスタがターンオンされる。この時、第2駆動信号ラインSI2を通じて伝達される駆動信号GS、SS、S0〜S63が接点360によってメモリブロックMB8へ伝達される。駆動信号GS、SS、S0〜S63はメモリブロックMB8の各選択トランジスタSST、GSTとメモリセルのゲートとへ提供される。
【0088】
メモリブロックMB9を選択する場合、ブロック選択ラインBLKWL9が活性化される。そうすると、パストランジスタ端340に含まれる全てのパストランジスタがターンオンされる。この時、第2駆動信号ラインSI2を通じて伝達される駆動信号GS、SS、S0〜S63が接点380によってメモリブロックMB9へ伝達される。駆動信号GS、SS、S0〜S63はメモリブロックMB9の各選択トランジスタSST、GSTとメモリセルのゲートとへ提供される。
【0089】
ここで、パストランジスタ端310、320はメモリブロックの左側に、パストランジスタ端330、340はメモリブロックの右側に形成される。パストランジスタが占有するチップ面積はメモリブロックが占有する面積に比べて相対的に大きい。したがって、相対的に少ない面積を占有するメモリブロックの各々に対するパストランジスタ端を提供するためにメモリブロックの両側に形成することが不可避である。
【0090】
特に、上述したパストランジスタ端310、330は第1駆動信号ラインSI1の駆動信号GS、SS、S0〜S63を各々対応するメモリブロックMB6、MB7へ伝達する。そして、パストランジスタ端320、340は第2駆動信号ラインSI2の駆動信号GS、SS、S0〜S63を各々対応するメモリブロックMB8、MB9へ伝達する。このような駆動信号ラインが転換される境界領域に対応するパストランジスタ端310、320は1つのアクティブ領域に1つのソースSと1つのドレーンDとで形成される高電圧トランジスタを含む。
【0091】
図9は、図8のパストランジスタ端310、320のレイアウトパターンを示す図面である。図9を参照すれば、メモリブロックMB6とメモリブロックMB7の左側にはメモリブロックMB7を選択するためのパストランジスタ端310が形成される。また、メモリブロックMB8とメモリブロックMB9の左側にはメモリブロックMB8を選択するためのパストランジスタ端320が形成される。
【0092】
パストランジスタ端310は、2つのメモリブロックMB6、MB7の左側の高電圧領域に形成される。パストランジスタ端310は位置にしたがって2つのグループのパストランジスタ310a、310bで構成される。即ち、y−方向の下側に位置するパストランジスタ310aと、y−方向の上側に位置するパストランジスタ310bとで構成され得る。y−方向の下側に位置するパストランジスタ310aは第1駆動信号ラインSI1へ伝達されるストリング選択信号SSとワードライン駆動信号S32〜S63とをメモリブロックMB7へ伝達する。
【0093】
パストランジスタ310aは、1つのアクティブ領域に1つのドレーンD及び2つのソースSを有するように形成される。即ち、各々のアクティブ領域ACT41、ACT42、ACT43、ACT44にはメモリブロックMB7へストリング選択信号SSとワードライン駆動信号S32〜S63とを伝達するためのパストランジスタ310aが形成され得る。また、各々のアクティブ領域ACT41、ACT42、ACT43、ACT44には図示しないが、メモリブロックMB5へストリング選択信号SSとワードライン駆動信号S32〜S63とを伝達するためのパストランジスタが包含され得る。
【0094】
反面、高電圧トランジスタ310bは1つのアクティブ領域に1つのトランジスタで形成される。接地選択信号GSとワードライン駆動信号S0〜S31とをメモリブロックMB7へ伝達する高電圧トランジスタ310bを形成するためにはx−方向に順次的に形成される複数のアクティブ領域ACT51〜ACT54が形成される。そして、複数のアクティブ領域ACT51〜ACT54の上部にx−方向に1つのゲートライン311bが形成される。そして、ゲートライン311bの上部にはメタルラインで形成される駆動信号ラインSI1、SI2がy−方向に形成される。
【0095】
アクティブ領域ACT51のドレーン端Dには、第1駆動信号ラインSI1の駆動信号ラインS31がコンタクトプラグによって連結される。そして、アクティブ領域ACT51のソース端Sには駆動信号S31をメモリブロックMB7へ伝達するためのその他のメタルラインが接続される。このようにして、駆動信号S31を伝達する1つの高電圧トランジスタが構成される。
【0096】
アクティブ領域ACT52のドレーン端Dには、第1駆動信号ラインSI1の駆動信号ラインS1がコンタクトプラグによって連結される。そして、アクティブ領域ACT52のソース端Sには駆動信号S1をメモリブロックMB7へ伝達するためのその他の層のメタルラインが接続される。
【0097】
アクティブ領域ACT53、ACT54及び高電圧トランジスタ310aに含まれる高電圧トランジスタは上述した方式に1つのアクティブ領域に1つのドレーン、1つのソースを有するように形成される。このような高電圧トランジスタ310aの形成方法は上側に位置する高電圧トランジスタ320bが第2駆動信号ラインSI2に連結されるためである。
【0098】
パストランジスタ端320は、第2駆動信号ラインSI2をメモリブロックMB8に連結する。特に、高電圧トランジスタ320aは1つのアクティブ領域に1つの高電圧トランジスタで形成される。接地選択信号GSとワードライン駆動信号S0〜S31とをメモリブロックMB8へ伝達する高電圧トランジスタ320aを形成するためにはx−方向に順次的に形成される複数のアクティブ領域ACT61〜ACT64が形成される。そして、複数のアクティブ領域ACT61〜ACT64の上部にx−方向に1つのゲートライン321aが形成される。そして、ゲートラインの上部にはメタルライン、例えば、Metal 2で形成される駆動信号ラインSI1、SI2がy−方向に形成される。
【0099】
アクティブ領域ACT61のドレーン端Dには、第2駆動信号ラインSI2の駆動信号ラインS31がコンタクトプラグによって連結される。そして、アクティブ領域ACT61のソース端Sには駆動信号S31をメモリブロックMB8へ伝達するためのその他のメタルライン(例えば、Metal 0やMetal 1)が接続される。このようにして、駆動信号S31を伝達する1つの高電圧トランジスタが構成される。
【0100】
アクティブ領域ACT62の一端(ドレーン端)には、第2駆動信号ラインSI2の駆動信号ラインS1がコンタクトプラグによって連結される。そして、アクティブ領域ACT62の他端(ソース端)には駆動信号S1をメモリブロックMB8へ伝達するためのその他の層のメタルラインが接続される。
【0101】
アクティブ領域ACT63、ACT64及び高電圧トランジスタ320aに含まれる高電圧トランジスタは、上述した方式に1つのアクティブ領域に1つのドレーン、1つのソースを有するように形成される。このような高電圧トランジスタ320aの形成方法は下側に位置する高電圧トランジスタ310bが第1駆動信号ラインSI1に連結されるためである。
【0102】
パストランジスタ端320bは、y−方向の上側に位置するパストランジスタ320bを含む。y−方向の上側に位置するパストランジスタ320bは第2駆動信号ラインSI2へ伝達されるストリング選択信号SSとワードライン駆動信号S32〜S63とをメモリブロックMB8へ伝達する。パストランジスタ320bは1つのアクティブ領域に1つのドレーンD及び2つのソースSを有するように形成される。即ち、各々のアクティブ領域ACT71、ACT72、ACT73、ACT74にはメモリブロックMB8へストリング選択信号SSとワードライン駆動信号S32〜S63とを伝達するためのパストランジスタ320bが形成され得る。また、各々のアクティブ領域ACT71、ACT72、ACT73、ACT74には図示しないが、メモリブロックMB11へストリング選択信号SSとワードライン駆動信号S32〜S63とを伝達するための高電圧トランジスタが包含され得る。
【0103】
以上で述べたように、駆動信号ラインSI1、SI2の転換が行われる境界領域に形成される高電圧トランジスタ310b、320aは1つのアクティブ領域に1つのトランジスタで形成される。反面、境界領域の以外に形成される大部分の高電圧トランジスタは1つのアクティブ領域に2つのトランジスタで形成され得る。したがって、複数のアクティブ領域の間の距離を確保するために高電圧トランジスタの集積化障害は大きく改善され得る。
【0104】
図10は、図8のパストランジスタ端330、340のレイアウトパターンを示す図面である。図10を参照すれば、メモリブロックMB6とメモリブロックMB7との右側にはメモリブロックMB6を選択するためのパストランジスタ端320が形成される。また、メモリブロックMB8とメモリブロックMB9との右側にはメモリブロックMB9を選択するためのパストランジスタ端340が形成される。
【0105】
パストランジスタ端330は、2つのメモリブロックMB6、MB7の右側の高電圧領域に形成される。パストランジスタ端330は位置にしたがって2つのグループの高電圧トランジスタで構成される。即ち、y−方向の下側に位置する高電圧トランジスタ330aと、y−方向の上側に位置する高電圧トランジスタ330bとで構成され得る。y−方向の下側に位置する高電圧トランジスタ330aは第1駆動信号ラインSI1へ伝達される接地選択信号GSとワードライン駆動信号S0〜S31とをメモリブロックMB6へ伝達する。
【0106】
高電圧トランジスタ330aは、1つのアクティブ領域に1つのドレーンD及び2つのソースSを有するように形成される。即ち、各々のアクティブ領域ACT45、ACT46、ACT47、ACT48にはメモリブロックMB6へ接地選択信号GSとワードライン駆動信号S0〜S31とを伝達するための高電圧トランジスタ330aが形成され得る。また、各々のアクティブ領域ACT45、ACT46、ACT47、ACT48には図示しないが、メモリブロックMB5に接地選択信号GSとワードライン駆動信号S0〜S31とを伝達するための高電圧トランジスタが包含され得る。
【0107】
反面、高電圧トランジスタ330bは、1つのアクティブ領域に1つの高電圧トランジスタが形成される。ストリング選択信号SSとワードライン駆動信号S32〜S63とをメモリブロックMB6へ伝達する高電圧トランジスタ330bを形成するためにはx−方向に順次的に形成される複数のアクティブ領域ACT55〜ACT58が形成される。そして、複数のアクティブ領域ACT55〜ACT58の上部にx−方向に1つのゲートライン331bが形成される。そして、ゲートラインの上部にはメタルラインに形成される駆動信号ラインSI1、SI2がy−方向に形成される。
【0108】
アクティブ領域ACT55のドレーン端Dには、第1駆動信号ラインSI1のストリング選択信号ライン(SS line)がコンタクトプラグによって連結される。そして、アクティブ領域ACT55のソース端Sにはストリング選択信号SSをメモリブロックMB6へ伝達するためのその他のメタルラインが接続される。このようにして、ストリング選択信号SSを伝達する1つの高電圧トランジスタが構成される。
【0109】
アクティブ領域ACT56のドレーン端Dには第1駆動信号ラインSI1の駆動信号ラインS63がコンタクトプラグによって連結される。そして、アクティブ領域ACT56のソース端Sには駆動信号S63をメモリブロックMB6へ伝達するためのその他の層のメタルラインが接続される。
【0110】
アクティブ領域ACT57、ACT57及び高電圧トランジスタ330bに含まれる高電圧トランジスタは上述した方式に1つのアクティブ領域に1つのドレーン、1つのソースを有するように形成される。このような高電圧トランジスタ330bの形成方法は上側に位置する高電圧トランジスタ340aが第2駆動信号ラインSI2に連結されるためである。
【0111】
パストランジスタ端340は、第2駆動信号ラインSI2をメモリブロックMB9に連結する。特に、高電圧トランジスタ340aは1つのアクティブ領域に1つのトランジスタで形成される。ストリング選択信号SSとワードライン駆動信号S32〜S63をメモリブロックMB9へ伝達する高電圧トランジスタ340aを形成するためにはx−方向に順次的に形成される複数のアクティブ領域ACT65〜ACT68が形成される。そして、複数のアクティブ領域ACT65〜ACT68の上部にx−方向に1つのゲートライン341aが形成される。そして、ゲートラインの上部にはメタルラインに形成される駆動信号ラインSI1、SI2がy−方向に形成される。
【0112】
アクティブ領域ACT65のドレーン端Dには、第2駆動信号ラインSI2のストリング選択ラインSSがコンタクトプラグによって連結される。そして、アクティブ領域ACT65のソース端Sにはストリング選択信号SSをメモリブロックMB9へ伝達するためのその他のメタルラインが接続される。このようにして、ストリング選択信号SSを伝達する1つの高電圧トランジスタが構成される。
【0113】
アクティブ領域ACT66のドレーン端Dには、第2駆動信号ラインSI2の駆動信号ラインS63がコンタクトプラグによって連結される。そして、アクティブ領域ACT66のソース端Sには駆動信号S63をメモリブロックMB9へ伝達するためのその他の層のメタルラインが接続される。
【0114】
アクティブ領域ACT67、ACT68及び高電圧トランジスタ340aに含まれる高電圧トランジスタは、上述した方式に1つのアクティブ領域に1つのドレーン及び1つのソースを有するように形成される。このような高電圧トランジスタ340aの形成方法は下側に位置する高電圧トランジスタ330bが第1駆動信号ラインSI1に連結されるためである。
【0115】
y−方向の上側に位置する高電圧トランジスタ340bは、第2駆動信号ラインSI2へ伝達される接地選択信号GSとワードライン駆動信号S0〜S31とをメモリブロックMB9へ伝達する。高電圧トランジスタ340bは1つのアクティブ領域に1つのドレーンD及び2つのソースSを有するように形成される。即ち、各々のアクティブ領域ACT75〜ACT78にはメモリブロックMB9へ接地選択信号GSとワードライン駆動信号S0〜S31とを伝達するための高電圧トランジスタ340bが形成され得る。また、各々のアクティブ領域ACT75〜ACT78には図示しないが、メモリブロックMB10へ接地選択信号GSとワードライン駆動信号S0〜S31とを伝達するための高電圧トランジスタが包含され得る。
【0116】
以上で述べたように、駆動信号ラインSI1、SI2の転換が行われる境界領域に形成される高電圧トランジスタ330b、340aは1つのアクティブ領域に1つのトランジスタで形成される。反面、境界領域の以外に形成される大部分の高電圧トランジスタは1つのアクティブ領域に2つのトランジスタに形成され得る。したがって、複数のアクティブ領域の間の距離を確保するために高電圧トランジスタの集積化障害は大きく改善され得る。
【0117】
図11は本発明の長所を簡略に示す図面である。図11(a)には本発明のレイアウトを適用するパストランジスタ400が示している。図11(b)には1つのアクティブ領域に1つの高電圧トランジスタで形成されるパストランジスタ500が示している。ここで、第1駆動信号ラインSI1課題駆動信号ラインSI2は各々の1つのメタルラインで図示された。しかしこれは説明を簡単にする表現のみであり、第1駆動信号ラインSI1と駆動信号ラインSI2とは各々の2つのメタルラインで構成され得る。
【0118】
本発明の実施形態によるパストランジスタ400によると、y−方向に同一な面積にさらに多い高電圧トランジスタが形成され得る。なぜならば、アクティブ領域421、431、441の各々には2つの高電圧トランジスタが形成され得るためである。但し、境界領域に形成される高電圧トランジスタ、例えば、高電圧トランジスタ410、450、460は、各々1つのアクティブ領域に1つの高電圧トランジスタが形成される。しかし、残りの領域に位置する高電圧トランジスタ420、430、440を形成するためには各々1つのアクティブ領域に2つのトランジスタが形成され得る。しかし、1つのアクティブ領域に1つのトランジスタが形成される図11(b)の場合では相対的にy−方向への空間活用が効率的でないことを分かれる。
【0119】
本発明の実施形態によれば、境界領域に形成されるパストランジスタ410は1つの高電圧トランジスタを形成するためのy−方向空間が(D1+D2)であることを分かれる。ここで、D1はアクティブ領域に対応するy−方向距離がであり、D2はトランジスタらの間の距離を意味する。勿論、このような占有空間は高電圧トランジスタ510にも同様に適用される。即ち、D1とD1′は同様に設定され得る。
【0120】
反面、本発明の実施形態によれば、2つの高電圧トランジスタ420のアクティブ領域のy−方向幅はD3に対応する。しかし、互に異なる活性領域に各々形成される2つの高電圧トランジスタ520、530がy−方向に占める幅はD3′であるので、相対的に著しい広い。結局、8つのパストランジスタ端を構成する場合、本発明の実施形態によれば、y−方向にW1の幅が所要される。反面、1つのアクティブ領域に1つの高電圧トランジスタを形成する場合、y−方向にW2の幅が所要される。
【0121】
したがって、本発明のレイアウト方式にパストランジスタ端を構成する場合、少ない面積でより多いパストランジスタを形成できる。また、工程微細化にしたがってメモリブロックのサイズが減少されても、本発明の実施形態を適用すれば、容易にパストランジスタを形成できる。
【0122】
図12は、本発明の一実施形態によるメモリセルアレイの構造を示す図面である。図12にはスタックフラッシュ構造のセルアレイ110_1が例示的に示している。図12を参照すれば、本発明にしたがうフラッシュメモリ装置は立体的に配列されたメモリセルを具備することができる。メモリセルは、MOSトランジスタを形成するための半導体基板に使用される積層された複数の半導体層で形成され得る。
【0123】
例示的な実施形態において、第1半導体層10’は、単結晶シリコンウエハーであり得り、第2半導体層20’は第1半導体層10’(即ち、ウエハー)をシード層として使用するエピタキシァル工程を通じて形成された単結晶シリコンエピタキシァル層であり得る。一実施形態において、半導体層10’、20’の各々は実質的に同一な構造を有するセルアレイを具備でき、メモリセルは多層のセルアレイ110_1を構成することができる。
【0124】
半導体層10’、20’の各々は、広く公知された素子分離膜パターン15によって限定される、活性領域を具備することができる。活性領域は一方向に沿って互に平行に形成され得る。素子分離膜パターン15は、シリコン酸化膜を含む絶縁性物質で作られ、活性領域を電気的に分離させ得る。
【0125】
半導体層10’、20’の各々の上部には、活性領域を横切る、一対の選択ライン(selection lines)GSL、SSL及びM個のワードラインWLから構成されたゲート構造体が配置され得る。ゲート構造体の一側にはソースプラグ50’が配置され、ゲート構造体の他側にはビットラインプラグ40’が配置され得る。ビットラインプラグ40’は、ワードラインWLを横切る、N個のビットラインBLに各々接続され得る。この時、ビットラインBLは最上部半導体層、例えば、図13で第2半導体層20’の上部でワードラインWLを横切るように形成され得る。ビットラインBLの数Nは1より大きい整数であり、望ましくは8の倍数の中で1つであり得る。
【0126】
ワードラインWLは選択ラインGSL、SSLの間に配置され、一ゲート構造体を構成するワードラインWLの数Mは1より大きい整数である。望ましくは、整数Mは8の倍数の中の1つであり得る。選択ラインGSL、SSLの中での1つは共通ソースラインCSLとメモリセルの電気的連結を制御する接地選択ライン(Ground selection line、GSL)として使用され得る。そして、選択ラインの中での他の1つはビットラインとメモリセルの電気的連結を制御するストリング選択ライン(String selection line、SSL)として使用され得る。
【0127】
選択ライン及びワードラインの間の活性領域内には不純物領域が形成され得る。この時、接地選択ラインGSLの一側に形成される不純物領域11S、21Sは、共通ソースラインCSLによって連結されるソース電極として使用され、ストリング選択ラインSSLの一側に形成される不純物領域11D、21Dはビットラインプラグ40’を通じてビットラインBLに連結されるドレーン電極として使用され得る。また、ワードラインWLの両側に形成される不純物領域11I、21Iは、メモリセルを直列に連結させる内部不純物領域に使用され得る。
【0128】
ソースプラグ50’は第1及び第2半導体層10’、20’に形成されてソース電極として使用される不純物領域11S、21S(以下、第1及び第2ソース領域)を半導体層10’、20’に電気的に連結させ得る。その結果、第1及び第2ソース領域11S、21Sが半導体層10’、20’と等電位(equipotential)を構成される。このような電気的に連結するために、ソースプラグ50’は第2半導体層20’及び第2ソース領域21Sを貫通して第1ソース領域11Sに連結され得る。この時、ソースプラグ50’は第2半導体層20’及び第2ソース領域21Sの内壁に直接接触され得る。
【0129】
図13は、本発明の他の実施形態によるメモリセルアレイの構造を示す図面である。図13には3次元フラッシュ構造のセルアレイ110_2が例示的に示している。図13を参照すれば、本発明のフラッシュメモリのセルアレイ110_2は、電気的に分離された複数のワードライン平面(Word line plates:WL_PT)と、複数のワードライン平面を横切って配列された複数の活性柱PL(又は活性領域)を包含できる。そして、半導体基板はウェル領域Well及びソース領域Sを包含できる。ソース領域Sはウェル領域Wellと異なる導電形を有するように形成され得る。例えば、ウェル領域Wellはp−形シリコンで構成され、ソース領域Sはn−形シリコンで構成され得る。例示的な実施形態において、ウェル領域Wellは、ウェル領域Wellと異なる導電形を有する少なくとも1つのその他の図示しないウェル領域によって囲まれることによって、ポケットウェル構造(pocket well structure)又は3重ウェル構造(triple well structure)を構成することもできる。
【0130】
各々のワードライン平面WL_PTは、等電位(equipotential)を有するように共面(coplanar)の上で電気的に連結された複数の局所ワードラインLWLとして構成され得る。ワードライン平面WL_PTの各々は図示しない層間絶縁膜として電気的に分離され得る。ワードライン平面WL_PTの各々はワードラインコンタクトWL_CTを通じて電気的に分離された全域ワードライン(globalword line;GWL)の各々に連結され得る。ワードラインコンタクトWL_CTはメモリセルアレイ又はアレイブロックの縁に形成でき、ワードライン平面WL_PTの広さ及びワードラインコンタクトWL_CTが配置された位置等は多様な形態に構成され得る。
各々の活性柱PLはウェル領域Wellに隣接する本体部Bと、上部選択ライン(upper selection lone;USLi)(iはNより小さいか、或いは同じ整数)に隣接するドレーン領域Dとを包含できる。本体部Bはウェル領域Wellと同一な導電形に構成され、ドレーン領域Dはウェル領域Wellと異なる導電形で構成され得る。複数の活性柱PLは複数のワードライン平面WL_PTを貫通する方向の長軸を有することができる。複数のワードライン平面WL_PTと複数の活性柱PLとの間の交点は3次元的に分布され得る。即ち、3次元メモリのメモリセルMCの各々は3次元的に分布された交点によって形成され得る。ワードライン平面WL_PTと活性柱PLとの間にはゲート絶縁膜GIが配置され得る。例示的な実施形態において、ゲート絶縁膜GIは多層膜であり、例えばONOの積層であり得る。ゲート絶縁膜の一部膜は情報を格納するための薄膜(即ち、電荷格納膜又は電荷格納層)として使用され得る。
【0131】
活性柱PLの一端はウェル領域Wellに共通的に連結され、これらの他端は複数のビットラインBLに連結され得る。1つのビットラインBLには複数個(例えば、Nつ)の活性柱PLが連結され得る。したがって、1つのビットラインBLには複数個(例えば、Nつ)のセルストリングCSTRが連結され得る。そして、1つの活性柱PLには1つのセルストリングCSTRが構成され得る。1つのセルストリングCSTRには複数のワードライン平面WL_PTに形成された複数のメモリセルMCsが包含され得る。1つのメモリセルMCは1つの活性柱PLと1つの局所ワードラインLWL又はワードライン平面WL_PTによって定義され得る。
【0132】
各々のメモリセルMCをプログラムし、プログラムされたデータを読み出すためには1つのセルストリングCSTR(即ち、1つの活性柱PL)を独立的に選択しなければならない。これのために、ビットラインBLと最上位ワードライン平面WL_PTとの間には、複数の上部選択ラインUSLiが配置され得る。上部選択ラインUSLiはビットラインBLと交差するように配置され得る。ビットラインBLは所定のプラグを通じてドレーン領域Dに電気的に連結され得り、ドレーン領域Dに直接接触されることもできる。
【0133】
複数のビットラインBLと複数の上部選択ラインUSLiとの交差領域には対応される活性柱PLと対応されるビットラインBLとの間の電気的連結を制御する複数の上部選択トランジスタ(upper selection transistor)が形成され得る。各々の上部選択トランジスタのゲート電極(upper selection gate;USGi)は対応される上部選択ラインUSLiに各々接続され得る。その結果、1つの活性柱PL(即ち、1つのセルストリングCSTR)は1つのビットラインBLと1つの上部選択ラインUSLiとによって独立的にされるようになる。
【0134】
図13に示されたように、ウェル領域Well内にはビットラインBLへ/からの電荷経路を形成するソース領域Sが形成され得る。ソース領域Sは共通ソースライン(common source line;CSL)に電気的に連結され得る。共通ソースラインCSLとソース領域Sとの間にはワードライン平面WL_PTを貫通するソースコンタクトプラグS_CTが介在され得る。共通ソースラインCSLはソースコンタクトプラグS_CTを通じてビットラインBLの上部に配置でき、金属性物質として形成され得る。しかし、これは共通ソースラインCSLの一構成例に該当することであって、共通ソースラインCSLは多様な形態に構成できる。
【0135】
ビットラインBLへ/からの電荷経路を制御するために、ウェル領域Wellと最下位ワードライン平面WL_PTとの間には、活性柱PLとウェル領域Wellとの間の電気的連結を制御する複数の下部選択ライン(lower selection lines;LSL)が配置され得る。例示的な実施形態において、複数の下部選択ラインLSLは電気的に等電位を有する下部選択平面(lower selection plate;LS_PT)を構成することができる。各々の下部選択ラインLSLは対応される下部選択トランジスタ(lower selection transistor)のゲート電極(lower selection gate;LSGi)へ各々印加されて、対応される活性柱PLとウェル領域Wellとの間の電気的連結を制御することができる。以上で説明された3次元構造のフラッシュメモリやはり先に説明された本発明の電圧発生方法が適用され得り、本発明で発生された負のワードライン電圧及び正のワードライン電圧は図14に図示されたフラッシュメモリのワードライン平面へ印加され得る。
図14は本発明の実施形態によるソリッドステートディスクSSDシステムを示すブロック図である。図13を参照すれば、SSDシステム1000はホスト1100とSSD1200とを含む。SSD1200はSSDコントローラ1210、バッファメモリ1220、及び不揮発性メモリ装置1230を含む。
【0136】
SSDコントローラ1210は、ホスト1100とSSD1200との物理的連結を提供する。即ち、SSDコントローラ1210はホスト1100のバスフォーマット(Bus format)に対応してSSD1200とのインターフェイシングを提供する。特に、SSDコントローラ1210はホスト1100から提供される命令語をデコーディングする。デコーディングされた結果にしたがって、SSDコントローラコントローラ1210は不揮発性メモリ装置1230をアクセスする。ホスト1100のバスフォーマット(Bus format)にUSB(Universal Serial Bus)、SCSI(Small Computer System Interface)、PCI express、ATA、PATA(Parallel ATA)、SATA(Serial ATA)、SAS(Serial Attached SCSI)等が包含され得る。
【0137】
バッファメモリ1220には、ホスト1100から提供される書込みデータ又は不揮発性メモリ装置1230から読み出されたデータが一時的に格納される。ホスト1100の読出し要請の時に不揮発性メモリ装置1230に存在するデータがキャッシュされている場合には、バッファメモリ1220はキャッシュされたデータを直接ホスト1100へ提供するキャッシュ機能を支援する。一般的に、ホスト1100のバスフォーマット(例えば、SATA又はSAS)によるデータ伝送速度はSSD1200のメモリチャンネルの伝送速度より著しく速い。即ち、ホスト1100のインターフェイス速度が著しく速い場合、大容量のバッファメモリ1220を提供することによって、速度差異によって発生するパフォーマンスの低下を最小化できる。
【0138】
バッファメモリ1220は大容量の補助記憶装置として使用されるSSD1200で充分なバッファリングを提供するために同期式DRAM(Synchronous DRAM)で提供され得る。しかし、バッファメモリ1220がここの開示に制限されないことはこの分野の通常的な知識を習得した者に明確である。
【0139】
不揮発性メモリ装置1230は、SSD1200の格納媒体として提供される。例えば、不揮発性メモリ装置1230は大容量の格納能力を有するNANDフラッシュメモリ(NAND−type Flash memory)として提供され得る。不揮発性メモリ装置1230は本発明の実施形態による行デコーダ構造を包含できる。即ち、1つのアクティブ領域に2つの高電圧トランジスタが形成されるように行デコーダのレイアウトが構成され得る。この場合、高集積及び高信頼度を有する不揮発性メモリ装置の構成が可能する。
【0140】
不揮発性メモリ装置1230は複数のメモリ装置で構成され得る。この場合、各々のメモリ装置はチャンネル単位にSSDコントローラ1210と連結される。格納媒体として不揮発性メモリ装置1230がNANDフラッシュメモリを例として説明されたが、その他の不揮発性メモリ装置で構成され得る。例えば、格納媒体としてPRAM(登録商標)、MRAM、ReRAM、FRAM(登録商標)、NORフラッシュメモリ等が使用でき、異種のメモリ装置が混用されるメモリシステムも適用され得る。そして、格納媒体として揮発性メモリ装置装置(例えば、DRAM)が包含されることもあり得る。
【0141】
図15は本発明にしたがうメモリシステム2000を簡略に示すブロック図である。図15を参照すれば、本発明にしたがうメモリシステム2000は不揮発性メモリ装置2200とメモリコントローラ2100とを含む。
【0142】
メモリコントローラ2100は、不揮発性メモリ装置2200を制御するように構成される。不揮発性メモリ装置2200とメモリコントローラ2100との結合によってメモリカードへ提供され得る。SRAM2110はプロセシングユニット2120の動作メモリとして使用される。ホストインターフェイス2130はメモリシステム2000と接続されるホストのデータ交換プロトコルを具備する。エラー訂正ブロック2140は不揮発性メモリ装置2200から読出されたデータに含まれるエラーを検出及び訂正する。メモリンターフェイス2150は本発明の不揮発性メモリ装置2200とインターフェイシングする。プロセシングユニット2120はメモリコントローラ2100のデータを交換するための諸般制御動作を遂行する。たとえ図面には図示しないが、本発明にしたがうメモリシステム2000はホスト(Host)とのインターフェイシングのためのコードデータを格納する図示しないROM等がさらに提供され得ることはこの分野の通常的な知識を習得した者に明確である。
【0143】
不揮発性メモリ装置2200は、複数のフラッシュメモリチップで構成されるマルチ−チップパッケージとして提供されることもあり得る。不揮発性メモリ装置2200は本発明の実施形態による行デコーダ構造を包含できる。即ち、1つのアクティブ領域に2つの高電圧トランジスタが形成されるように行デコーダのレイアウトが構成され得る。この場合、高集積及び高信頼度を有する不揮発性メモリ装置の構成が可能である。
【0144】
以上の本発明のメモリシステム2000はエラーの発生確率が低い高信頼性の格納媒体として提供され得る。この場合、メモリコントローラ2100はUSB、MMC、PCI−E、SAS、SATA、PATA、SCSI、ESDI、及びIDE等のような多様なインターフェイスプロトコルの中で1つを通じて外部、例えば、ホストと通信するように構成される。
【0145】
図16は、本発明の他の実施形態によるデータ格納装置3000を例示的に示すブロック図である。図16を参照すれば、本発明にしたがうデータ格納装置3000はフラッシュメモリ3100とフラッシュコントローラ3200とを包含できる。フラッシュコントローラ3200はデータ格納装置3000外部から受信された制御信号に基づいてフラッシュメモリ3100を制御することができる。
【0146】
また、フラッシュメモリ3100の構成は、図1に示されたフラッシュメモリ100と実質的に同様に構成され得る。フラッシュメモリ3100は本発明の実施形態による行デコーダ構造を包含できる。即ち、1つのアクティブ領域に2つの高電圧トランジスタが形成されるように行デコーダのレイアウトが構成され得る。この場合、高集積及び高信頼度を有するフラッシュメモリ3100の構成が可能である。本発明のフラッシュメモリ3100はアレイが多層に積層されたスタックフラッシュ構造、ソース−ドレーンがないフラッシュ構造、ピン−タイプフラッシュ構造、及び3次元フラッシュ構造の中でいずれか1つで構成され得る。
【0147】
本発明のデータ格納装置3000は、メモリカード装置、SSD装置、マルチメディアカード装置、SD装置、メモリスティック装置、ハードディスクドライブ装置、ハイブリッドドライブ装置、又は汎用直列バスフラッシュ装置を構成することができる。例えば、本発明のデータ格納装置3000はデジタル、カメラ、個人コンピューター等のような使用者装置を使用するための産業標準を満足するカードを構成することができる。
【0148】
図17には、フラッシュメモリ装置4120を含むコンピューティングシステム4000が概略的に示されている。本発明にしたがうコンピューティングシステム4000はシステムバス4600に電気的に連結されたマイクロプロセッサー4200、RAM4300、使用者インターフェイス4400、ベースバンドチップセット(Baseband chipset)のようなモデム4500及びメモリシステム4100を含む。
【0149】
本発明にしたがうコンピューティングシステム4000がモバイル装置である場合、コンピューティングシステム4000の動作電圧を供給するための図示しないバッテリーが追加的に提供される。たとえ図面には図示しないが、本発明にしたがうコンピューティングシステム4000には応用チップセット(Application chipset)、カメライメージプロセッサー(Camera Image Processor:CIS)、モバイルDRAM、等がさらに提供され得ることはが分野の通常的な知識を習得した者に明確である。メモリシステム4100は、例えば、データを格納するのに不揮発性メモリを使用するSSD(Solid State Drive/Disk)を構成することができる。又は、メモリシステム3100は、フュージョンフラッシュメモリ(例えば、one NANDフラッシュメモリ)として提供され得る。
【0150】
ここで、メモリシステム4100はメモリコントローラ4110とフラッシュメモリ4120とを含む。フラッシュメモリ4120は本発明の実施形態による行デコーダ構造を包含できる。即ち、1つのアクティブ領域に2つの高電圧トランジスタが形成されるように行デコーダのレイアウトが構成され得る。
【0151】
本発明にしたがう不揮発性メモリ装置及び/又はメモリコントローラは多様な形態のパッケージを利用して実装され得る。例えば、本発明にしたがうフラッシュメモリ装置及び/又はメモリコントローラはPoP(Packageon Package)、Ball grid arrays(BGAs)、Chip scale packages(CSPs)、Plastic Leaded Chip Carrier(PLCC)、Plastic Dual In−Line Package(PDIP)、Die in Waffle Pack、Die in Wafer Form、Chip On Board(COB)、Ceramic Dual In−Line Package(CERDIP)、Plastic Metric Quad Flat Pack(MQFP)、Thin Quad Flatpack(TQFP)、Small Outline(SOIC)、Shrink Small Outline Package(SSOP)、Thin Small Outline(TSOP)、System In Package(SIP)、Multi Chip Package(MCP)、Wafer−level Fabricated Package(WFP)、Wafer−Level Processed Stack Package(WSP)、等のようなパッケージを利用して実装され得る。
【0152】
以上のように図面と明細書で実施形態が開示された。ここで特定な用語が使用されたが、これは単なる本発明を説明するための目的で使用されたことであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたことではない。したがって、本技術分野の通常の知識を有する者であれば、これから多様な変形及び均等な他実施形態が可能である点を理解できる。したがって、本発明の真の技術的保護範囲は添付された特許請求の範囲の技術的思想によって定まれなければならない。
【符号の説明】
【0153】
110・・・セルアレイ、
120・・・行デコーダ、
130・・・ページバッファ、
140・・・入出力回路、
150・・・制御ロジック、
160・・・電圧発生器、
1200・・・SSD、
1210・・・SSDコントローラ、
1220・・・バッファメモリ、
1230・・・不揮発性メモリ装置、
2100・・・メモリコントローラ、
2110・・・SRAM、
2120・・・プロセシングユニット、
2130・・・ホストインターフェイス、
2140・・・エラー訂正ブロック、
2140・・・メモリンターフェイス、
2200・・・不揮発性メモリ装置、
3000・・・コンピューティングシステム、
3100・・・メモリシステム、
3110・・・メモリコントローラ、
3120・・・フラッシュメモリ装置、
3200・・・中央処理装置、
3300・・・RAM、
3400・・・ユーザーインターフェイス、
3500・・・モデム、
3600・・・システムバス。
【技術分野】
【0001】
本発明は、半導体メモリ装置に関し、具体的に不揮発性メモリ装置に関する。
【背景技術】
【0002】
半導体メモリ装置(Semiconductor memory device)はシリコン(Si、silicon)、ゲルマニウム(Ge、Germanium)、ガリウムヒ素(GaAs、gallium arsenide)、リン化インジウム(InP、indium phospide)等のような半導体を利用して具現される記憶装置である。半導体メモリ装置は大きく揮発性メモリ装置(Volatile memory device)と不揮発性メモリ装置(Nonvolatile memory device)とに区分される。
【0003】
揮発性メモリ装置は電源供給が遮断されれば、格納されているデータが消滅されるメモリ装置である。揮発性メモリ装置にはSRAM(Static RAM)、DRAM(Dynamic RAM)、SDRAM(Synchronous DRAM)等がある。不揮発性メモリ装置は電源供給が遮断されても格納されているデータを維持するメモリ装置である。不揮発性メモリ装置にはROM(Read Only Memory)、PROM(Programmable ROM)、EPROM(Electrically Programmable ROM)、EEPROM(Electrically Erasable and Programmable ROM)、フラッシュメモリ装置、PRAM(Phase−change RAM、登録商標)、MRAM(Magnetic RAM)、RRAM(Resistive RAM)、FRAM(Ferroelectric RAM、登録商標)等がある。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】韓国特許公開第10−2009−0108451号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明の目的は、パストランジスタ間の空間確保が可能な不揮発性メモリ装置を提供することにある。
【課題を解決するための手段】
【0006】
本発明の不揮発性メモリ装置は、複数のメモリブロック、及びブロック選択信号に応答して複数の駆動信号を複数のメモリブロックの中で選択されたメモリブロックへ伝達するパストランジスタ端を含み、パストランジスタ端は、1つのアクティブ領域に1つのドレーンと2つのソースとを包含するように形成される高電圧トランジスタを含み、共通ドレーンへ伝達される複数の駆動信号のいずれか1つは2つのソースを通じて互に異なるメモリブロックへ伝達される。
【0007】
また、本発明の不揮発性メモリ装置は、第1メモリブロックと第2メモリブロック、及びブロック選択信号に応答して第1メモリブロックと第2メモリブロックとのいずれか1つへ選択的にワードライン電圧を伝達する2つのパストランジスタを含み、2つのパストランジスタは、1つのアクティブ領域の上部に平行に形成される第1ゲートライン及び第2ゲートライン、第1ゲートラインと第2ゲートラインとの間に形成され、ワードライン電圧を受信されるドレーン、第1ブロック選択信号に応答してドレーンに入力されたワードライン電圧を第1メモリブロックに出力する第1ソース、及び第2ブロック選択信号に応答してドレーンに入力されたワードライン電圧を第2メモリブロックに出力する第2ソースを含む。
【0008】
また、本発明の不揮発性メモリ装置は、複数のメモリブロックを含むセルアレイ、複数のメモリブロックの各々に対応し、ブロック選択信号に応答して選択されたメモリブロックに複数のメモリブロックに駆動信号を伝達するパストランジスタ端、ブロックアドレスに応答してブロック選択信号をパストランジスタ端へ提供する高電圧デコーダ、及び選択されたメモリブロックへ駆動信号を伝達し、選択されたメモリブロックの位置にしたがって第1駆動信号ライン又は第2駆動信号ラインの中でいずれか1つを経由して駆動信号を伝達する駆動信号デコーダを含み、パストランジスタ端は1つのドレーンと2つのソースとが1つのアクティブ領域に形成された高電圧トランジスタを含む。
【発明の効果】
【0009】
本発明の不揮発性メモリ装置は、ワードライン電圧を伝達するパストランジスタの面積を減少させ得るので、パストランジスタらの間の空間の確保が可能である。そして、本発明の不揮発性メモリ装置は、チップ面積の縮小の際にもパストランジスタ間の干渉を減少させ得る。したがって、本発明の実施形態によれば、工程の微細化に柔軟に対処できるパストランジスタのレイアウト構造が提供できる。
【図面の簡単な説明】
【0010】
【図1】本発明の実施形態による不揮発性メモリ装置のブロック図である。
【図2】図1のメモリセルアレイを示すブロック図である。
【図3】図1の行デコーダの構成を概略的に示すブロック図である。
【図4】図3の一部分を示す図面である。
【図5】図4の一側に位置するパストランジスタのレイアウト構造を示す図面である。
【図6】図5の切断線(I−II)に沿う断面を示す断面図である。
【図7】図4の他側に位置するパストランジスタのレイアウト構造を示す図面である。
【図8】図3のその他の部分を示す図面である。
【図9】図8の一側に位置するパストランジスタのレイアウト構造を示す図面である。
【図10】図8の他側に位置するパストランジスタのレイアウト構造を示す図面である。
【図11】本発明の長所を簡略に示す図面である。
【図12】メモリセルアレイの一実施形態を示す図面である。
【図13】メモリセルアレイの他の実施形態を示す図面である。
【図14】本発明の実施形態によるソリッドステートドライブを示すブロック図である。
【図15】本発明の実施形態によるメモリシステムを示すブロック図である。
【図16】本発明の実施形態によるメモリカードを示すブロック図である。
【図17】本発明の実施形態によるコンピューティングシステムを示すブロック図である。
【発明を実施するための形態】
【0011】
以下で、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、図面を参照して説明する。同一な構成要素は同一な参照番号を利用して引用される。類似な構成要素は類似な参照番号を利用して引用される。
【0012】
図1は本発明の実施形態による不揮発性メモリ装置100を示すブロック図である。図1を参照すれば、不揮発性メモリ装置100はセルアレイ110、行デコーダ120、ページバッファ130、入出力バッファ140、制御ロジック150、及び電圧発生器160を含む。
【0013】
セルアレイ110は複数のワードラインWL又は複数の選択ラインSSL、GSLを通じて行デコーダ120に連結される。セルアレイ110は複数のビットラインBLを通じてページバッファ130に連結される。セルアレイ110は複数のNAND形セルストリング(NAND Cell Strings)を含む。各々のセルストリングは垂直又は水平方向にチャンネルを形成できる。セルアレイ110には複数のワードラインが垂直方向に積層され得る。各々のワードラインはセルストリングに含まれるメモリセルの制御ゲートを構成する。この場合、メモリセルのチャンネルは垂直方向に(例えば、セルストリングと平行になるように)形成され得る。
【0014】
セルアレイ110は複数のメモリブロックMB0〜MBn−1(nは自然数)を含む。複数のメモリブロックMB0〜MBn−1の各々は消去単位に該当され得る。複数のメモリブロックは複数のセルストリング(Cell String)から構成される。セルストリング(Cell String)は直列に連結されるメモリセルの単位である。いずれか1つのセルストリングに含まれるメモリセルは同一な選択トランジスタによって選択される。
【0015】
行デコーダ120は行アドレス(Row Address)に応答してセルアレイ110のメモリブロックの中でいずれか1つを選択することができる。そして、行デコーダ120は選択されたメモリブロックのワードラインの中でいずれか1つを選択することができる。行デコーダ120は選択されたメモリブロックのワードラインや、選択ラインSSL、GSLへ電圧発生器160からの電圧を伝達する。特に、選択されたメモリブロックのワードラインへは高電圧が提供されなければならない。したがって、高電圧を伝達するために行デコーダ120は高電圧トランジスタから構成されるパストランジスタを含む。
【0016】
本発明の行デコーダ120は上述したパストランジスタの配列構造及びレイアウト構造を再構成して占有面積を縮小できる。そして、互に異なるブロックワードラインBLKWLに連結されるパストランジスタ間の間隔確保を容易にしてブロックワードラインBLKWL又はパストランジスタの間の干渉を遮断することができる。
【0017】
ページバッファ130は動作モードにしたがって書込みドライバー又は感知増幅器として動作する。プログラム動作の時、ページバッファ130はセルストリングが垂直構造に形成されるセルアレイ110のビットラインにプログラムされるデータに対応する電圧を伝達する。読出し動作の時、ページバッファ130は選択されたメモリセルに格納されたデータをビットラインを通じて感知して入出力バッファ140へ伝達する。
【0018】
入出力バッファ140は受信されるデータをページバッファ130へ伝達するか、或いはページバッファ130から提供されるデータを外部へ出力する。入出力バッファ140は入力されるアドレス又は命令語を制御ロジック150や行デコーダ120へ伝達する。
【0019】
制御ロジック150は入出力バッファ140から伝達される命令語に応答してプログラム、読出し、及び消去動作等を実行するための制御動作を遂行する。制御ロジック150は読出し動作の時、選択読出し電圧Vrdと非選択読出し電圧Vread、及び選択ライン電圧VSSL、VGSLを生成するように電圧発生器170を制御する。また、制御ロジック150はビットラインBLを通じてデータを感知するようにページバッファ130を制御する。
【0020】
電圧発生器160は制御ロジック150の制御にしたがって各々のワードラインへ供給される多様な種類のワードライン電圧と、メモリセルが形成されたバルク(例えば、ウェル領域)へ供給される電圧を発生する。各々のワードラインへ供給されるワードライン電圧としてはプログラム電圧Vpgm、パス電圧Vpass、選択及び非選択読出し電圧Vrd、Vread等がある。電圧発生器160は読出し動作及びプログラム動作の時に選択ラインSSL、GSLへ提供される選択ライン電圧VSSL、VGSLを生成することができる。
【0021】
上述した不揮発性メモリ装置100の行デコーダ120によれば、高電圧で印加されるブロック選択信号BLKWLsの間の干渉を遮断することができる。そして、本発明の行デコーダ120構造によれば、ブロック選択信号BLKWLsによって駆動されるパストランジスタの占有面積を減らし得る。
【0022】
図2は、図1のセルアレイ110をさらに具体的に示すブロック図である。図2を参照すれば、セルアレイ110は複数のメモリブロック111、112、113を含む。メモリブロックの各々は複数のNANDセルストリング(NAND Cell Strings)を包含できる。1つのNANDセルストリングはビットラインBL、ストリング選択ラインSSL、接地選択ラインGSL、複数のワードラインWL、及び共通ソースラインCSLに連結される。即ち、各メモリブロックは複数のビットラインBL、複数のストリング選択ラインSSL、複数の接地選択ラインGSL、複数のワードラインWL、及び共通ソースラインCSLに連結される。
【0023】
各々のメモリブロック111、112、113は、選択ラインSSL、GSLと複数のワードラインWL0〜WL63とに連結される。選択ラインSSL、GSLへは選択信号SS、GSが伝達される。ストリング選択ラインSSLへはストリング選択信号SSが伝達される。そして、ストリング選択信号SSのレベルによってストリング選択トランジスタSSTがターンオンされるか、或いはターンオフされる。接地選択ラインGSLへは接地選択信号GSが伝達される。接地選択信号GSのレベルによって接地選択トランジスタGSTがスイッチングされる。
【0024】
ワードラインWL0〜WL63には電圧発生器160で生成されたワードライン電圧VWLが伝達される。ワードライン電圧VWLにはプログラム電圧Vpgm、非選択読出し電圧Vread、読出し電圧Vrd、パス電圧Vpass、及び検証電圧Vfy等が包含され得る。非選択読出し電圧Vreadは読出し動作の時非選択されたワードラインへ提供される電圧を意味する。読出し電圧Vrdは読出し動作の時、選択されたワードラインへ提供される電圧を意味する。
【0025】
プログラム電圧Vpgm、パス電圧Vpass、又は非選択読出し電圧Vread等は相対的に高電圧に該当する。したがって、先に説明した行デコーダ120には高電圧を伝達できるスイッチング素子を具備するようになる。即ち、行デコーダ120には高電圧を耐えられるパストランジスタ端(Pass Transistor Array)が包含される。
【0026】
パストランジスタを構成する高電圧トランジスタのチャンネルは高電圧を耐えられるように、即ち、ソース及びドレーンの間のパンチスルを防止するように、低電圧トランジスタのチャンネルより長く形成されなければならない。また、高電圧トランジスタのゲート酸化膜は高電圧に耐えられるように、即ち、ゲートとドレーン/ソースの間の高い電位差を耐えられるように、低電圧トランジスタのゲート酸化膜より厚く形成されなければならない。言い換えれば、高電圧トランジスタは低電圧トランジスタよりさらに広いチップ面積を必要とする。
【0027】
このような理由で、工程微細化を通じてメモリセルのサイズが減少されても、相対的に高電圧を提供するためのパストランジスタのサイズ縮小は容易でない実情がある。本発明は、パストランジスタのレイアウト変化を通じてパストランジスタの間の空間確保が可能し、究極的にはパストランジスタの占有面積を減らすことができる技術を提供する。
【0028】
図3は本発明の実施形態による行デコーダ120をさらに具体的に示すブロック図である。図3を参照すれば、行デコーダ120は例示的に16つのメモリブロックMB0〜MB15を駆動するための構造に図示された。行デコーダ120は、SIデコーダ121、ブロックデコーダ部122_L、122_R、及びパストランジスタ部123_L、123_Rを含む。
【0029】
SIデコーダ121は入力されるブロックアドレスがメモリブロックMB0乃至メモリブロックMB7に対応する場合、第1駆動信号ラインSI1へ選択信号及びワードライン電圧(以下、「駆動信号」という)を出力する。反面、SIデコーダ121は入力されるブロックアドレスがメモリブロックMB8乃至メモリブロックMB15に対応する場合、第2駆動信号ラインSI2へ選択信号及びワードライン電圧を出力する。
【0030】
ブロックデコーダ部122_L、122_Rは、図示しないブロックアドレスに応答して複数のブロック選択信号BLKWL1〜BLKWL8の中でいずれか1つを活性化する。活性化されたブロック選択信号によってパストランジスタ部123_L、123_Rに含まれるいずれか1つのパストランジスタ端が活性化される。ブロックデコーダ部122_L、122_Rはメモリブロックの左側に位置する第1ブロックデコーダ部122_Lとメモリブロックのブロック位置する第2ブロックデコーダ部122_Rとを含む。
【0031】
第1ブロックデコーダ部122_Lは、メモリブロック110の左側に位置する第1パストランジスタ部123_Lを制御する。第1ブロックデコーダ部122_Lは第1乃至第4高電圧デコーダ122_1〜122_4を含む。第1高電圧デコーダ122_1はブロックアドレスに応答してブロック選択信号BLKWL1を活性化する。ブロック選択信号BLKWL1は互に離隔されたパストランジスタ端(Pass TR 0)とパストランジスタ端(Pass TR 8)とへ同時に伝達される。即ち、パストランジスタ端(Pass TR 0)とパストランジスタ端(Pass TR 8)とに含まれる複数の高電圧トランジスタは第1高電圧デコーダ122_1によって制御される。
【0032】
第2高電圧デコーダ122_2はブロックアドレスに応答してブロック選択信号BLKWL2を活性化する。ブロック選択信号BLKWL2は互に離隔されたパストランジスタ端(Pass TR 3)とパストランジスタ端(Pass TR 11)とへ同時に伝達される。即ち、パストランジスタ端(Pass TR 3)とパストランジスタ端(Pass TR 11)に含まれる複数の高電圧トランジスタは第2高電圧デコーダ122_2によって制御される。
【0033】
第3高電圧デコーダ122_3は、ブロックアドレスに応答してブロック選択信号BLKWL3を活性化する。ブロック選択信号BLKWL3は互に離隔されたパストランジスタ端(Pass TR 4)とパストランジスタ端(Pass TR 12)とへ同時に伝達される。即ち、パストランジスタ端(Pass TR 4)とパストランジスタ端(Pass TR 12)に含まれる複数の高電圧トランジスタは第3高電圧デコーダ122_3によって制御される。
【0034】
第4高電圧デコーダ122_4は、ブロックアドレスに応答してブロック選択信号BLKWL4を活性化する。ブロック選択信号BLKWL4は互に離隔されたパストランジスタ端(Pass TR 7)とパストランジスタ端(Pass TR 15)とへ同時に伝達される。即ち、パストランジスタ端(Pass TR 7)とパストランジスタ端(Pass TR 15)に含まれる複数の高電圧トランジスタは第4高電圧デコーダ122_4によって制御される。
【0035】
第2ブロックデコーダ部122_Rは、メモリブロック110の右側に位置する第2パストランジスタ部123_Rを制御する。第2ブロックデコーダ部122_Rは第5乃至第8高電圧デコーダ122_5〜122_8を含む。第5高電圧デコーダ122_5はブロックアドレスに応答してブロック選択信号BLKWL5を活性化する。ブロック選択信号BLKWL5は互に離隔されたパストランジスタ端(Pass TR 1)とパストランジスタ端(Pass TR 9とへ同時に伝達される。即ち、パストランジスタ端(Pass TR 1)とパストランジスタ端(Pass TR 9)に含まれる複数の高電圧トランジスタは第5高電圧デコーダ122_5によって制御される。
【0036】
第6高電圧デコーダ122_6は、ブロックアドレスに応答してブロック選択信号BLKWL6を活性化する。ブロック選択信号BLKWL6は互に離隔されたパストランジスタ端(Pass TR 2)とパストランジスタ端(Pass TR 10)とへ同時に伝達される。即ち、パストランジスタ端(Pass TR 2)とパストランジスタ端(Pass TR 10)に含まれる複数の高電圧トランジスタのゲートは第6高電圧デコーダ122_6によって共有される。
【0037】
第7高電圧デコーダ122_7は、ブロックアドレスに応答してブロック選択信号BLKWL7を活性化する。ブロック選択信号BLKWL7は、互に離隔されたパストランジスタ端(Pass TR 5)とパストランジスタ端(Pass TR 13)とへ同時に伝達される。即ち、パストランジスタ端(Pass TR 5)とパストランジスタ端(Pass TR 13)に含まれる複数の高電圧トランジスタのゲートは第7高電圧デコーダ122_7によって共有される。
【0038】
第8高電圧デコーダ122_8は、ブロックアドレスに応答してブロック選択信号BLKWL8を活性化する。ブロック選択信号BLKWL8は互に離隔されたパストランジスタ端(Pass TR 6)とパストランジスタ端(Pass TR 14)とへ同時に伝達される。即ち、パストランジスタ端(Pass TR 6)とパストランジスタ端(Pass TR 14)に含まれる複数の高電圧トランジスタのゲートは第8高電圧デコーダ122_8によって共有される。
【0039】
パストランジスタ部123_L、123_Rは、メモリブロック110の左側及び右側に配列される。メモリブロック110の左側に形成される第1パストランジスタ部123_Lは第1駆動信号ラインSI1を共有するパストランジスタ端(Pass TR 0、Pass TR 3、Pass TR 4、Pass TR 7)を含む。そして、第1パストランジスタ部123_Lは第2駆動信号ラインSI2を共有するパストランジスタ端(Pass TR 8、Pass TR 11、Pass TR 12、Pass TR 15)を含む。
【0040】
ブロック選択信号BLKWL1によって共通ゲートを形成するパストランジスタ端(Pass TR 0)とパストランジスタ端(Pass TR 8)とは選択的に活性化される第1駆動信号ラインSI1及び第2駆動信号ラインSI2によって独立的に駆動され得る。即ち、ブロック選択信号BLKWL1が活性化され、第1駆動信号ラインSI1が活性化されれば、パストランジスタ端(Pass TR 0)は第1駆動信号ラインSI1へ提供される駆動信号をメモリブロックMB0へ伝達する。第1駆動信号ラインSI1と駆動信号ラインSI2とは互に排他的に活性化又は非活性化される。したがって、ブロック選択信号BLKWL1が共有されても、メモリブロックMB0、MB8の中でいずれか1つのみが選択され得る。このようなブロック選択構造は第2パストランジスタ部123_Rにも同様に適用され得る。
【0041】
上述した構造のパストランジスタ部123_L、123_Rによれば、互に異なるブロック選択信号BLKWLによって駆動されるパストランジスタが1つの活性領域の上に形成され得る。したがって、1つの活性領域の上に2つのパストランジスタを形成する場合、パストランジスタ部123_L、123_Rのチャンネル方向の大きさを減らし得る。チャンネル方向の大きさを減らすことによって、複数のブロック選択信号BLKWLsの相互間の距離の確保も可能である。
【0042】
図4は、図3のメモリブロックMB0〜MB3を選択するための第1乃至第2駆動ラインSI1、SI2及びパストランジスタ端の連結関係を示す回路図である。図4を参照すれば、複数のパストランジスタ端210、220、230、240によって第1駆動信号SI1はメモリブロックMB0〜MB3へ伝達され得る。より詳細に説明すれば、次の通りである。
【0043】
メモリブロックMB0を選択する場合、ブロック選択ラインBLKWL1が活性化される。そうすると、パストランジスタ端210に含まれる全てのパストランジスタがターンオンされる。この時、第1駆動信号ラインSI1を通じて伝達される駆動信号GS、SS、S0〜S63がメモリブロックMB0へ伝達される。駆動信号GS、SS、S0〜S63はメモリブロックMB0の各選択トランジスタSST、GSTとメモリセルのゲートとへ提供される。
【0044】
メモリブロックMB3を選択する場合、ブロック選択ラインBLKWL2が活性化される。そうすると、パストランジスタ端220に含まれる全てのパストランジスタがターンオンされる。この時、第1駆動信号ラインSI1を通じて伝達される駆動信号GS、SS、S0〜S63がメモリブロックMB3へ伝達される。駆動信号GS、SS、S0〜S63はメモリブロックMB0の各選択トランジスタSST、GSTとメモリセルのゲートとへ提供される。
【0045】
メモリブロックMB1を選択する場合、ブロック選択ラインBLKWL5が活性化される。そうすると、メモリブロックMB0、MB1の右側に位置するパストランジスタ端230の全てのパストランジスタがターンオンされる。この時、第1駆動信号ラインSI1を通じて伝達される駆動信号GS、SS、S0〜S63がメモリブロックMB1へ伝達される。駆動信号GS、SS、S0〜S63はメモリブロックMB1の各選択トランジスタSST、GSTとメモリセルのゲートとへ提供される。
【0046】
メモリブロックMB2を選択する場合、ブロック選択ラインBLKWL6が活性化される。そうすると、メモリブロックMB2、MB3の右側に位置するパストランジスタ端240に含まれる全てのパストランジスタがターンオンされる。この時、第1駆動信号ラインSI1を通じて伝達される駆動信号GS、SS、S0〜S63がメモリブロックMB2へ伝達される。駆動信号GS、SS、S0〜S63はメモリブロックMB2の各選択トランジスタSST、GSTとメモリセルのゲートとへ提供される。
【0047】
ここで、パストランジスタ端210、220は、メモリブロックMB0、MB1の左側に、パストランジスタ端230、240はメモリブロックMB2、MB3の右側に形成される。パストランジスタが占有するチップ面積はメモリブロックが占有する面積に比べて相対的に大きい。したがって、相対的に少ない面積を占有するメモリブロックの各々に対するパストランジスタ端を提供するためにメモリブロックの両側に形成することは不可避である。
【0048】
本発明のパストランジスタ端210、220、230、240は1つの活性領域に互に異なるメモリブロックに対応する少なくとも2つのパストランジスタを形成できる。したがって、パストランジスタを形成するために要求されるチャンネルの長さを相対的に減らし得る。このような技術的な特徴は後述する図面で詳細に説明される。
【0049】
図5は、図4のパストランジスタ端210、220のレイアウトパターンを示す図面である。図5を参照すれば、メモリブロックMB0とメモリブロックMB1との左側にはメモリブロックMB0を選択するためのパストランジスタ端210が形成される。また、メモリブロックMB2とメモリブロックMB3との左側にはメモリブロックMB3を選択するためのパストランジスタ端220が形成される。
【0050】
パストランジスタ端210は、2つのメモリブロックMB0、MB1の左側の高電圧領域に形成される。パストランジスタ端210は位置にしたがって2つのグループのパストランジスタ210a、210bで構成される。即ち、y−方向の下側に位置するパストランジスタ210aと、y−方向の上側に位置するパストランジスタ210bとで構成され得る。y−方向の下側に位置するパストランジスタ210aは第1駆動信号ラインSI1へ伝達される接地選択信号GSとワードライン駆動信号S0〜S31をメモリブロックMB0へ伝達する。y−方向の上側に位置するパストランジスタ210bは第1駆動信号ラインSI1へ伝達されるストリング選択信号SSとワードライン駆動信号S32〜S63とをメモリブロックMB0へ伝達する。
【0051】
パストランジスタ端210においてy−方向の下側に位置する複数のパストランジスタ210aは、位置の問題のために1つのアクティブ領域に1つの高電圧トランジスタを形成される。しかし、y−方向の上側に位置するパストランジスタ210bはパストランジスタ210aと異なる形態に形成される。即ち、y−方向の上側に位置するパストランジスタ210bの各々は1つのアクティブ領域に形成された2つの高電圧トランジスタの中でいずれか1つである。
【0052】
パストランジスタ210aの各々は、1つのアクティブ領域に1つの高電圧トランジスタで形成される。パストランジスタ210aは1つのアクティブ領域に1つのドレーンD及び1つのソースSを有するように形成される。接地選択信号GSとワードライン駆動信号S0〜S31とをメモリブロックMB0へ伝達する高電圧トランジスタ210aを形成するためにはx−方向に順次的に形成される複数のアクティブ領域ACT10〜ACT13が形成される。そして、複数のアクティブ領域ACT10〜ACT13の上部にx−方向に1つのゲートライン211aが形成される。そして、ゲートライン211aの上部にはメタルラインに形成される駆動信号ラインSI1、SI2がy−方向に形成される。
【0053】
アクティブ領域ACT10のドレーン端Dには、第1駆動信号ラインSI1の接地選択ライン(GS line)がコンタクトプラグによって連結される。そして、アクティブ領域ACT10のソース端Sには接地選択信号GSをメモリブロックMB0へ伝達するためのその他のメタルラインが接続される。このようにして、接地選択信号GSを伝達する高電圧トランジスタが構成される。
【0054】
アクティブ領域ACT11のドレーン端Dには、第1駆動信号ラインSI1の駆動信号(S0 line)がコンタクトプラグによって連結される。そして、アクティブ領域ACT11のソース端Sには駆動信号S0をメモリブロックMB0へ伝達するためのその他のメタルラインが接続される。このようにして、駆動信号S0を伝達する高電圧トランジスタが構成される。
【0055】
アクティブ領域ACT12のドレーン端Dには、第1駆動信号ラインSI1に含まれる駆動信号ライン(S1 line)がコンタクトプラグによって連結される。そして、アクティブ領域ACT12のソース端Sには駆動信号S1をメモリブロックMB0へ伝達するためのその他のメタルラインが接続される。このようにして、駆動信号S1を伝達する高電圧トランジスタが構成される。
【0056】
そして、パストランジスタ210aの中で最も左側に形成されるアクティブ領域ACT13のドレーン端Dには第1駆動信号ラインSI1の駆動信号ライン(S31 line)がコンタクトプラグによって連結される。そして、アクティブ領域ACT13のソース端Sには駆動信号S31をメモリブロックMB0へ伝達するためのその他のメタルラインが接続される。このようにして、駆動信号S31を伝達する高電圧トランジスタが構成される。以上の連結関係はパストランジスタ端210aに含まれる残りのパストランジスタにも同様に適用される。
【0057】
反面、パストランジスタ210bの各々は1つのアクティブ領域に形成される2つの高電圧トランジスタの中で1つへ提供される。即ち、1つのアクティブ領域に1つのドレーンD及び2つのソースSを含む形式に高電圧トランジスタが形成され得る。各々のアクティブ領域ACT20〜ACT23にはメモリブロックMB0へストリング選択信号SSとワードライン駆動信号S32〜S63とを伝達するための高電圧トランジスタが形成され得る。また、各々のアクティブ領域ACT20〜ACT23にはメモリブロックMB3へストリング選択信号SSとワードライン駆動信号S32〜S63とを伝達するための高電圧トランジスタが包含され得る。
【0058】
アクティブ領域ACT20の上部には、パストランジスタ210bの共通ゲートライン211bとパストランジスタ220aの共通ゲートライン221aとがx−方向に平行に形成される。そして、共通ゲートライン211b、221aの上部には第1駆動信号ラインSI1及び第2駆動信号ラインSI2がy−方向に平行に形成される。アクティブ領域ACT20の中心部に対応するドレーン端Dには第1駆動信号ラインSI1のストリング選択ライン(SS line)がコンタクトプラグによって連結される。そして、アクティブ領域ACT20の下側ソース端Sにはストリング選択信号SSをメモリブロックMB0へ伝達するためのその他のメタルラインが接続される。アクティブ領域ACT20の上側ソース端Sにはストリング選択信号SSをメモリブロックMB3へ伝達するためのその他のメタルラインが接続される。このようにして、1つのアクティブ領域ACT20の上部にストリング選択信号SSを伝達する2つのパストランジスタが形成される。
【0059】
アクティブ領域ACT21の上部にはパストランジスタ210bの共通ゲートライン211bとパストランジスタ220aの共通ゲートライン221aとがx−方向に平行に形成される。そして、共通ゲートライン211b、221aの上部には第1駆動信号ラインSI1及び第2駆動信号ラインSI2がy−方向に平行に形成される。アクティブ領域ACT21の中心部に対応するドレーン端Dには第1駆動信号ラインSI1の駆動信号ライン(S63 line)がコンタクトプラグによって連結される。そして、アクティブ領域ACT21の下側ソース端Sには駆動信号S63をメモリブロックMB0へ伝達するためのその他のメタルラインが接続される。アクティブ領域ACT21の上側ソース端Sには駆動信号S63をメモリブロックMB3へ伝達するためのその他のメタルラインが接続される。このようにして、1つのアクティブ領域ACT21に駆動信号S63を各々の他のメモリブロックMB0、MB3へ伝達する2つのパストランジスタが形成される。
【0060】
アクティブ領域ACT22の上部には、パストランジスタ210bの共通ゲートライン211bとパストランジスタ220aの共通ゲートライン221aとがx−方向に平行に形成される。そして、共通ゲートライン211b、221aの上部には第1駆動信号ラインSI1及び第2駆動信号ラインSI2がy−方向に平行に形成される。アクティブ領域ACT22の中心部に対応するドレーン端Dには第1駆動信号ラインSI1の駆動信号ライン(S62 line)がコンタクトプラグによって連結される。そして、アクティブ領域ACT22の下側ソース端Sには駆動信号S62をメモリブロックMB0へ伝達するためのその他のメタルラインが接続される。アクティブ領域ACT22の上側ソース端Sには駆動信号S62をメモリブロックMB3へ伝達するためのその他のメタルラインが接続される。このようにして、1つのアクティブ領域ACT22に駆動信号S62を各々の他のメモリブロックMB0、MB3へ伝達する2つのパストランジスタが形成される。
【0061】
最も左側のアクティブ領域ACT23の中心部に対応するドレーン端Dには第1駆動信号ラインSI1の駆動信号ライン(S32 line)がコンタクトプラグによって連結される。そして、アクティブ領域ACT23の下側ソース端Sには駆動信号S32をメモリブロックMB0へ伝達するためのその他のメタルラインが接続される。アクティブ領域ACT23の上側ソース端Sには駆動信号S32をメモリブロックMB3へ伝達するためのその他のメタルラインが接続される。このようにして、1つのアクティブ領域ACT23に駆動信号S32を各々の他のメモリブロックMB0、MB3へ伝達する2つのパストランジスタが形成され得る。
【0062】
上述した方式に2つのメモリブロックに対応する幅Dに1つのパストランジスタ端210が形成され得る。このとき、図示しないが、ゲートライン211a、211bはブロック選択信号BLKWL1を同様に提供されるように電気的に連結されなければならない。もし、ブロック選択信号BLKWL1が活性化されれば、アクティブ領域にチャンネルが形成され、パストランジスタ210a、210bはターンオンされる。
【0063】
さらに、パストランジスタ端220を構成するパストランジスタ220bの各々は1つのアクティブ領域に形成される2つの高電圧トランジスタの中で1つに提供される。即ち、1つのアクティブ領域に1つのドレーンD及び2つのソースSを含む形式に高電圧トランジスタが形成され得る。各々のアクティブ領域ACT30〜ACT33にはメモリブロックMB3へ接地選択信号GSとワードライン駆動信号S0〜S31とを伝達するための高電圧トランジスタが形成され得る。また、各々のアクティブ領域ACT30〜ACT33にはメモリブロックMB4へ接地選択信号GSとワードライン駆動信号S0〜S31を伝達するための高電圧トランジスタが形成され得る。
【0064】
アクティブ領域ACT30の上部には、パストランジスタ220bの共通ゲートライン221bとパストランジスタ230aの共通ゲートライン231aとがx−方向に平行に形成される。そして、共通ゲートライン221b、231aの上部には第1駆動信号ラインSI1及び第2駆動信号ラインSI2がy−方向に平行に形成される。アクティブ領域ACT30の中心部に対応するドレーン端Dには第1駆動信号ラインSI1の接地選択ライン(GS line)がコンタクトプラグによって連結される。そして、アクティブ領域ACT30の下側ソース端Sには接地選択信号GSをメモリブロックMB3へ伝達するためのその他のメタルラインが接続される。アクティブ領域ACT30の上側ソース端Sには接地選択信号GSをメモリブロックMB4へ伝達するためのその他のメタルラインが接続される。このようにして、1つのアクティブ領域ACT30の上部に接地選択信号GSを伝達する2つのパストランジスタが形成される。
【0065】
アクティブ領域ACT31〜ACT33の各々にも伝達する駆動信号は異なるが、アクティブ領域ACT30に形成される2つの高電圧トランジスタと同一な方式に2つのトランジスタが形成される。上述した方式に2つのメモリブロックに対応する幅に1つのパストランジスタ端220が形成され得る。このとき、図示しないが、ゲートライン221a、221bはブロック選択信号BLKWL2を同様に提供されるように電気的に連結されなければならない。もし、ブロック選択信号BLKWL2が活性化されれば、アクティブ領域にチャンネルが形成され、高電圧トランジスタはターンオンされる。
【0066】
以上で述べたように、1つのアクティブ領域に少なくとも2つの高電圧トランジスタが形成できることを説明した。したがって、少ない数のアクティブ領域にも充分な高電圧トランジスタを形成できることが分かる。したがって、アクティブ領域間の距離を確保でき、ブロック選択信号の相互間の距離も確保できることを分かれる。また、メモリブロックのサイズが縮小されても、高電圧トランジスタのサイズを減らし得るので、デザインルールの変更に対してさらに柔軟なパストランジスタレイアウトを提供できる。
【0067】
図6は図5の切断線(I−II)に沿う切断面を示す断面図である。図6を参照すれば、メタル層に提供される駆動信号ライン(S1 line)をy−方向に切断して図示された形態の断面が示される。
【0068】
高電圧トランジスタを形成するために、基板(P−SUB)の上にディープN−ウェル(DN−WELL)が形成される。そして、ディープN−ウェル(DN−WELL)の上部にP−ウェルP−WELLが形成される。P−ウェル(P−WELL)にN形ドーパントによって活性層が形成される。活性層の上部にはパストランジスタのゲートに対応するゲートライン211a、211b、221a、221bが形成される。そして、メタルライン(Metal 2)で構成される第1駆動信号ライン(S1 line)と活性層ACT12とを連結するためのコンタクトプラグCT1が形成される。アクティブ領域ACT12のソース側にはメモリブロックMB0へ駆動信号S1を伝達するための他の層のメタルライン(例えば、メタル0)とのコンタクトプラグCT11とが形成され得る。ゲートライン211bへ提供されるブロック選択信号BLKWL1のレベルによってパストランジスタはターンオンされるか、或いはターンオフされる。
【0069】
反面、駆動信号ラインS62と活性層ACT22とを連結するためのコンタクトプラグCT2が形成される。アクティブ領域ACT22のソース側にはメモリブロックMB0へ駆動信号S62を伝達するための他の層のメタルライン(例えば、Metal 0)とのコンタクトプラグCT21とが形成され得る。アクティブ領域ACT22のその他のソース側にはメモリブロックMB3へ駆動信号S62を伝達するための他の層のメタルライン(例えば、Metal 0)とのコンタクトプラグCT22とが形成され得る。
【0070】
メタルラインに形成される駆動信号ライン(S1 line)と活性層ACT32とを連結するためのコンタクトプラグCT3が形成される。アクティブ領域ACT32のソース側にはメモリブロックMB3へ駆動信号S1を伝達するための他の層のメタルライン(例えば、Metal 0)とのコンタクトプラグCT31が形成され得る。アクティブ領域ACT32の他側には図示しないが、メモリブロックMB4へ駆動信号S1を伝達するための他の層のメタルライン(例えば、Metal 0)とのコンタクトプラグが形成される。
【0071】
以上で述べたように、アクティブ領域ACT32は1つの活性層を通じて2つの高電圧トランジスタが構成できることを示す。したがって、本発明のレイアウト構造によれば、高電圧トランジスタを形成するためのアクティブ領域の空間の確保に有利である。
図7は図4のパストランジスタ端230、240のレイアウトパターンを示す図面である。図7を参照すれば、メモリブロックMB0とメモリブロックMB1との右側にはメモリブロックMB1を選択するためのパストランジスタ端230が形成される。また、メモリブロックMB2とメモリブロックMB3との右側にはメモリブロックMB2を選択するためのパストランジスタ端240が形成される。
【0072】
パストランジスタ端230は、2つのメモリブロックMB0、MB1の右側の高電圧領域に形成される。パストランジスタ端230は位置にしたがって2つのグループのパストランジスタで構成される。即ち、y−方向の下側に位置するパストランジスタ230aと、y−方向の上側に位置するパストランジスタ230bとで構成され得る。y−方向の下側に位置するパストランジスタ230aは第1駆動信号ラインSI1へ伝達されるストリング選択信号SSとワードライン駆動信号S32〜S63とをメモリブロックMB1へ伝達する。y−方向の上側に位置するパストランジスタ230bは第1駆動信号ラインSI1へ伝達される接地選択信号GSとワードライン駆動信号S0〜S31とをメモリブロックMB1へ伝達する。
【0073】
パストランジスタ端230で、y−方向の下側に位置するパストランジスタ230aは位置の問題のために、1つのアクティブ領域に1つの高電圧トランジスタを形成される。しかし、y−方向の上側に位置する高電圧トランジスタ230bは形成方法で差異がある。即ち、y−方向の上側に位置する高電圧トランジスタ230bは各々1つのアクティブ領域に形成された2つの高電圧トランジスタの中で1つである。
【0074】
ストリング選択信号SSとワードライン駆動信号S32〜S63とをメモリブロックMB1へ伝達する高電圧トランジスタ230aを形成するためにはx−方向に順次的に形成される複数のアクティブ領域ACT15〜ACT18が形成される。そして、複数のアクティブ領域ACT15〜ACT18の上部にx−方向に1つのゲートライン231aが形成される。そして、ゲートラインの上部にはメタルラインに形成される駆動信号ラインSI1、SI2がy−方向に形成される。ここで、駆動信号ラインSI2は高電圧トランジスタ230a、230b、240a、240bとは電気的に分離されているので、それ以上の説明は省略する。
【0075】
アクティブ領域ACT15のドレーン端Dには、第1駆動信号ラインSI1のストリング選択ライン(GS line)がコンタクトプラグによって連結される。そして、アクティブ領域ACT15のソース端Sにはストリング選択信号SSをメモリブロックMB1へ伝達するためのその他のメタルラインが接続される。このようにして、ストリング選択信号SSを伝達する1つの高電圧トランジスタが構成される。
【0076】
アクティブ領域ACT16のドレーン端Dには、第1駆動信号ラインSI1の駆動信号ラインS63がコンタクトプラグによって連結される。そして、アクティブ領域ACT16のソース端Sには駆動信号S63をメモリブロックMB1へ伝達するためのその他の層のメタルラインが接続される。
【0077】
アクティブ領域ACT17、ACT18及び高電圧トランジスタ230aに含まれる高電圧トランジスタは上述した方式に1つのアクティブ領域に1つのドレーンD、1つのソースSを有するように形成される。このような形成方式はy−方向の下側にそれ以上の高電圧トランジスタが形成されない場合に該当する。さらに、1つのアクティブ領域に1つのドレーンD、1つのソースSを有する高電圧トランジスタの構造は駆動信号ラインSI1、SI2の転換が行われる領域でも適用される。このような例は後述する図8乃至図10で詳細に説明される。
【0078】
メモリブロックMB1へ提供される駆動信号の半分GS、S0〜S31を提供するための高電圧トランジスタ230bは次のように構成される。メモリブロックMB1、MB2の右側パストランジスタ領域に、x−方向に複数のアクティブ領域ACT25〜ACT28が形成される。アクティブ領域ACT25〜ACT28の数はメモリブロックMB1へ伝達される駆動信号GS、S0〜S31の数に対応する。そして、複数のアクティブ領域ACT25〜ACT28の上部にx−方向に2つのゲートライン231b、241aが形成される。そして、ゲートラインの上部にはメタルライン(例えば、Metal 2)で形成される駆動信号ラインSI1、SI2がy−方向に形成される。ここで、ゲートライン231bはメモリブロックMB1へ接地選択信号GSとワードライン駆動信号S0〜S31とを伝達するための高電圧トランジスタ230bを構成する。そして、ゲートライン241aはメモリブロックMB2へ接地選択信号GSとワードライン駆動信号S0〜S31とを伝達するための高電圧トランジスタ240aを構成する。
【0079】
アクティブ領域ACT25の中心部に対応するドレーンD側には第1駆動信号ラインSI1の接地選択ラインGSがコンタクトプラグによって連結される。そして、アクティブ領域ACT25のソースSには各々接地選択信号GSをメモリブロックMB0及びメモリブロックMB1へ伝達するためのその他のメタルライン(例えば、Metal 0又はMetal 1)が接続される。このようにして、接地選択信号GSをメモリブロックMB1及びメモリブロックMB2へ伝達する高電圧トランジスタが構成される。
【0080】
アクティブ領域ACT26のドレーンD側には第1駆動信号ラインSI1の駆動信号ライン(S0 line)がコンタクトプラグによって連結される。そして、アクティブ領域ACT26のソースSには各々の駆動信号S0をメモリブロックMB1及びメモリブロックMB2へ伝達するためのその他のメタルライン(例えば、Metal 0又はMetal 1)が接続される。このようにして、駆動信号S0をメモリブロックMB1及びメモリブロックMB2へ伝達する高電圧トランジスタが構成される。
【0081】
アクティブ領域ACT27、ACT28及び高電圧トランジスタ230b、240aに含まれる高電圧トランジスタは上述した方式に1つのアクティブ領域に1つのドレーンDと2つのソースSを有するように形成される。このような高電圧トランジスタの形成方式は境界領域の内部に形成される同一な駆動信号ライン(例えば、SI1)に連結されるパストランジスタの構成方式である。
【0082】
同様に、詳細に図示しないが、パストランジスタ端250も先に説明された方法と同一な方式に形成され得る。上述した方式に2つのメモリブロックに対応する幅Dに1つのパストランジスタ端230が形成され得る。この時、図示しないが、ゲートライン231a、231bはブロック選択信号BLKWL5を同様に提供されるように電気的に連結されなければならない。もし、ブロック選択信号BLKWL5が活性化されれば、アクティブ領域にチャンネルが形成され、パストランジスタ230a、230bはターンオンされる。また、ゲートライン241a、241bはブロック選択信号BLKWL6を同様に提供されるように電気的に連結されなければならない。もし、ブロック選択信号BLKWL6が活性化されれば、アクティブ領域にチャンネルが形成され、パストランジスタ240a、240bはターンオンされる
【0083】
以上で述べたように、1つのアクティブ領域に少なくとも2つの高電圧トランジスタが形成できることが説明された。したがって、少ない数のアクティブ領域にも充分な高電圧トランジスタを形成できることが分かれる。したがって、複数のアクティブ領域の間の距離を確保でき、ブロック選択信号の相互間の距離も確保できることが分かれる。また、メモリブロックのサイズが縮小されても、高電圧トランジスタのサイズを減らし得るので、デザインルールの変更に対してさらに柔軟なパストランジスタレイアウトを提供できる。
【0084】
図8は、図3のメモリブロックMB6〜MB9を選択するための第1乃至第2駆動ラインSI1、SI2及びパストランジスタ端の連結関係を示す回路図である。図8を参照すれば、パストランジスタ端310、320、330、340によって第1駆動信号SI1及び第2駆動信号SI2はメモリブロックMB6、MB7、MB8、MB9へ伝達され得る。より詳細に説明すれば、次の通りである。
【0085】
メモリブロックMB6を選択する場合、ブロック選択ラインBLKWL6が活性化される。そうすると、パストランジスタ端330に含まれる全てのパストランジスタがターンオンされる。この時、第1駆動信号ラインSI1を通じて伝達される駆動信号GS、SS、S0〜S63が接点370によってメモリブロックMB6へ伝達される。駆動信号GS、SS、S0〜S63はメモリブロックMB6の各選択トランジスタSST、GSTとメモリセルのゲートに提供される。
【0086】
メモリブロックMB7を選択する場合、ブロック選択ラインBLKWL7が活性化される。そうすると、パストランジスタ端310に含まれる全てのパストランジスタがターンオンされる。この時、第1駆動信号ラインSI1を通じて伝達される駆動信号GS、SS、S0〜S63が接点350によってメモリブロックMB7へ伝達される。駆動信号GS、SS、S0〜S63はメモリブロックMB7の各選択トランジスタSST、GSTとメモリセルのゲートとへ提供される。
【0087】
メモリブロックMB8を選択する場合、ブロック選択ラインBLKWL8が活性化される。そうすると、パストランジスタ端320に含まれる全てのパストランジスタがターンオンされる。この時、第2駆動信号ラインSI2を通じて伝達される駆動信号GS、SS、S0〜S63が接点360によってメモリブロックMB8へ伝達される。駆動信号GS、SS、S0〜S63はメモリブロックMB8の各選択トランジスタSST、GSTとメモリセルのゲートとへ提供される。
【0088】
メモリブロックMB9を選択する場合、ブロック選択ラインBLKWL9が活性化される。そうすると、パストランジスタ端340に含まれる全てのパストランジスタがターンオンされる。この時、第2駆動信号ラインSI2を通じて伝達される駆動信号GS、SS、S0〜S63が接点380によってメモリブロックMB9へ伝達される。駆動信号GS、SS、S0〜S63はメモリブロックMB9の各選択トランジスタSST、GSTとメモリセルのゲートとへ提供される。
【0089】
ここで、パストランジスタ端310、320はメモリブロックの左側に、パストランジスタ端330、340はメモリブロックの右側に形成される。パストランジスタが占有するチップ面積はメモリブロックが占有する面積に比べて相対的に大きい。したがって、相対的に少ない面積を占有するメモリブロックの各々に対するパストランジスタ端を提供するためにメモリブロックの両側に形成することが不可避である。
【0090】
特に、上述したパストランジスタ端310、330は第1駆動信号ラインSI1の駆動信号GS、SS、S0〜S63を各々対応するメモリブロックMB6、MB7へ伝達する。そして、パストランジスタ端320、340は第2駆動信号ラインSI2の駆動信号GS、SS、S0〜S63を各々対応するメモリブロックMB8、MB9へ伝達する。このような駆動信号ラインが転換される境界領域に対応するパストランジスタ端310、320は1つのアクティブ領域に1つのソースSと1つのドレーンDとで形成される高電圧トランジスタを含む。
【0091】
図9は、図8のパストランジスタ端310、320のレイアウトパターンを示す図面である。図9を参照すれば、メモリブロックMB6とメモリブロックMB7の左側にはメモリブロックMB7を選択するためのパストランジスタ端310が形成される。また、メモリブロックMB8とメモリブロックMB9の左側にはメモリブロックMB8を選択するためのパストランジスタ端320が形成される。
【0092】
パストランジスタ端310は、2つのメモリブロックMB6、MB7の左側の高電圧領域に形成される。パストランジスタ端310は位置にしたがって2つのグループのパストランジスタ310a、310bで構成される。即ち、y−方向の下側に位置するパストランジスタ310aと、y−方向の上側に位置するパストランジスタ310bとで構成され得る。y−方向の下側に位置するパストランジスタ310aは第1駆動信号ラインSI1へ伝達されるストリング選択信号SSとワードライン駆動信号S32〜S63とをメモリブロックMB7へ伝達する。
【0093】
パストランジスタ310aは、1つのアクティブ領域に1つのドレーンD及び2つのソースSを有するように形成される。即ち、各々のアクティブ領域ACT41、ACT42、ACT43、ACT44にはメモリブロックMB7へストリング選択信号SSとワードライン駆動信号S32〜S63とを伝達するためのパストランジスタ310aが形成され得る。また、各々のアクティブ領域ACT41、ACT42、ACT43、ACT44には図示しないが、メモリブロックMB5へストリング選択信号SSとワードライン駆動信号S32〜S63とを伝達するためのパストランジスタが包含され得る。
【0094】
反面、高電圧トランジスタ310bは1つのアクティブ領域に1つのトランジスタで形成される。接地選択信号GSとワードライン駆動信号S0〜S31とをメモリブロックMB7へ伝達する高電圧トランジスタ310bを形成するためにはx−方向に順次的に形成される複数のアクティブ領域ACT51〜ACT54が形成される。そして、複数のアクティブ領域ACT51〜ACT54の上部にx−方向に1つのゲートライン311bが形成される。そして、ゲートライン311bの上部にはメタルラインで形成される駆動信号ラインSI1、SI2がy−方向に形成される。
【0095】
アクティブ領域ACT51のドレーン端Dには、第1駆動信号ラインSI1の駆動信号ラインS31がコンタクトプラグによって連結される。そして、アクティブ領域ACT51のソース端Sには駆動信号S31をメモリブロックMB7へ伝達するためのその他のメタルラインが接続される。このようにして、駆動信号S31を伝達する1つの高電圧トランジスタが構成される。
【0096】
アクティブ領域ACT52のドレーン端Dには、第1駆動信号ラインSI1の駆動信号ラインS1がコンタクトプラグによって連結される。そして、アクティブ領域ACT52のソース端Sには駆動信号S1をメモリブロックMB7へ伝達するためのその他の層のメタルラインが接続される。
【0097】
アクティブ領域ACT53、ACT54及び高電圧トランジスタ310aに含まれる高電圧トランジスタは上述した方式に1つのアクティブ領域に1つのドレーン、1つのソースを有するように形成される。このような高電圧トランジスタ310aの形成方法は上側に位置する高電圧トランジスタ320bが第2駆動信号ラインSI2に連結されるためである。
【0098】
パストランジスタ端320は、第2駆動信号ラインSI2をメモリブロックMB8に連結する。特に、高電圧トランジスタ320aは1つのアクティブ領域に1つの高電圧トランジスタで形成される。接地選択信号GSとワードライン駆動信号S0〜S31とをメモリブロックMB8へ伝達する高電圧トランジスタ320aを形成するためにはx−方向に順次的に形成される複数のアクティブ領域ACT61〜ACT64が形成される。そして、複数のアクティブ領域ACT61〜ACT64の上部にx−方向に1つのゲートライン321aが形成される。そして、ゲートラインの上部にはメタルライン、例えば、Metal 2で形成される駆動信号ラインSI1、SI2がy−方向に形成される。
【0099】
アクティブ領域ACT61のドレーン端Dには、第2駆動信号ラインSI2の駆動信号ラインS31がコンタクトプラグによって連結される。そして、アクティブ領域ACT61のソース端Sには駆動信号S31をメモリブロックMB8へ伝達するためのその他のメタルライン(例えば、Metal 0やMetal 1)が接続される。このようにして、駆動信号S31を伝達する1つの高電圧トランジスタが構成される。
【0100】
アクティブ領域ACT62の一端(ドレーン端)には、第2駆動信号ラインSI2の駆動信号ラインS1がコンタクトプラグによって連結される。そして、アクティブ領域ACT62の他端(ソース端)には駆動信号S1をメモリブロックMB8へ伝達するためのその他の層のメタルラインが接続される。
【0101】
アクティブ領域ACT63、ACT64及び高電圧トランジスタ320aに含まれる高電圧トランジスタは、上述した方式に1つのアクティブ領域に1つのドレーン、1つのソースを有するように形成される。このような高電圧トランジスタ320aの形成方法は下側に位置する高電圧トランジスタ310bが第1駆動信号ラインSI1に連結されるためである。
【0102】
パストランジスタ端320bは、y−方向の上側に位置するパストランジスタ320bを含む。y−方向の上側に位置するパストランジスタ320bは第2駆動信号ラインSI2へ伝達されるストリング選択信号SSとワードライン駆動信号S32〜S63とをメモリブロックMB8へ伝達する。パストランジスタ320bは1つのアクティブ領域に1つのドレーンD及び2つのソースSを有するように形成される。即ち、各々のアクティブ領域ACT71、ACT72、ACT73、ACT74にはメモリブロックMB8へストリング選択信号SSとワードライン駆動信号S32〜S63とを伝達するためのパストランジスタ320bが形成され得る。また、各々のアクティブ領域ACT71、ACT72、ACT73、ACT74には図示しないが、メモリブロックMB11へストリング選択信号SSとワードライン駆動信号S32〜S63とを伝達するための高電圧トランジスタが包含され得る。
【0103】
以上で述べたように、駆動信号ラインSI1、SI2の転換が行われる境界領域に形成される高電圧トランジスタ310b、320aは1つのアクティブ領域に1つのトランジスタで形成される。反面、境界領域の以外に形成される大部分の高電圧トランジスタは1つのアクティブ領域に2つのトランジスタで形成され得る。したがって、複数のアクティブ領域の間の距離を確保するために高電圧トランジスタの集積化障害は大きく改善され得る。
【0104】
図10は、図8のパストランジスタ端330、340のレイアウトパターンを示す図面である。図10を参照すれば、メモリブロックMB6とメモリブロックMB7との右側にはメモリブロックMB6を選択するためのパストランジスタ端320が形成される。また、メモリブロックMB8とメモリブロックMB9との右側にはメモリブロックMB9を選択するためのパストランジスタ端340が形成される。
【0105】
パストランジスタ端330は、2つのメモリブロックMB6、MB7の右側の高電圧領域に形成される。パストランジスタ端330は位置にしたがって2つのグループの高電圧トランジスタで構成される。即ち、y−方向の下側に位置する高電圧トランジスタ330aと、y−方向の上側に位置する高電圧トランジスタ330bとで構成され得る。y−方向の下側に位置する高電圧トランジスタ330aは第1駆動信号ラインSI1へ伝達される接地選択信号GSとワードライン駆動信号S0〜S31とをメモリブロックMB6へ伝達する。
【0106】
高電圧トランジスタ330aは、1つのアクティブ領域に1つのドレーンD及び2つのソースSを有するように形成される。即ち、各々のアクティブ領域ACT45、ACT46、ACT47、ACT48にはメモリブロックMB6へ接地選択信号GSとワードライン駆動信号S0〜S31とを伝達するための高電圧トランジスタ330aが形成され得る。また、各々のアクティブ領域ACT45、ACT46、ACT47、ACT48には図示しないが、メモリブロックMB5に接地選択信号GSとワードライン駆動信号S0〜S31とを伝達するための高電圧トランジスタが包含され得る。
【0107】
反面、高電圧トランジスタ330bは、1つのアクティブ領域に1つの高電圧トランジスタが形成される。ストリング選択信号SSとワードライン駆動信号S32〜S63とをメモリブロックMB6へ伝達する高電圧トランジスタ330bを形成するためにはx−方向に順次的に形成される複数のアクティブ領域ACT55〜ACT58が形成される。そして、複数のアクティブ領域ACT55〜ACT58の上部にx−方向に1つのゲートライン331bが形成される。そして、ゲートラインの上部にはメタルラインに形成される駆動信号ラインSI1、SI2がy−方向に形成される。
【0108】
アクティブ領域ACT55のドレーン端Dには、第1駆動信号ラインSI1のストリング選択信号ライン(SS line)がコンタクトプラグによって連結される。そして、アクティブ領域ACT55のソース端Sにはストリング選択信号SSをメモリブロックMB6へ伝達するためのその他のメタルラインが接続される。このようにして、ストリング選択信号SSを伝達する1つの高電圧トランジスタが構成される。
【0109】
アクティブ領域ACT56のドレーン端Dには第1駆動信号ラインSI1の駆動信号ラインS63がコンタクトプラグによって連結される。そして、アクティブ領域ACT56のソース端Sには駆動信号S63をメモリブロックMB6へ伝達するためのその他の層のメタルラインが接続される。
【0110】
アクティブ領域ACT57、ACT57及び高電圧トランジスタ330bに含まれる高電圧トランジスタは上述した方式に1つのアクティブ領域に1つのドレーン、1つのソースを有するように形成される。このような高電圧トランジスタ330bの形成方法は上側に位置する高電圧トランジスタ340aが第2駆動信号ラインSI2に連結されるためである。
【0111】
パストランジスタ端340は、第2駆動信号ラインSI2をメモリブロックMB9に連結する。特に、高電圧トランジスタ340aは1つのアクティブ領域に1つのトランジスタで形成される。ストリング選択信号SSとワードライン駆動信号S32〜S63をメモリブロックMB9へ伝達する高電圧トランジスタ340aを形成するためにはx−方向に順次的に形成される複数のアクティブ領域ACT65〜ACT68が形成される。そして、複数のアクティブ領域ACT65〜ACT68の上部にx−方向に1つのゲートライン341aが形成される。そして、ゲートラインの上部にはメタルラインに形成される駆動信号ラインSI1、SI2がy−方向に形成される。
【0112】
アクティブ領域ACT65のドレーン端Dには、第2駆動信号ラインSI2のストリング選択ラインSSがコンタクトプラグによって連結される。そして、アクティブ領域ACT65のソース端Sにはストリング選択信号SSをメモリブロックMB9へ伝達するためのその他のメタルラインが接続される。このようにして、ストリング選択信号SSを伝達する1つの高電圧トランジスタが構成される。
【0113】
アクティブ領域ACT66のドレーン端Dには、第2駆動信号ラインSI2の駆動信号ラインS63がコンタクトプラグによって連結される。そして、アクティブ領域ACT66のソース端Sには駆動信号S63をメモリブロックMB9へ伝達するためのその他の層のメタルラインが接続される。
【0114】
アクティブ領域ACT67、ACT68及び高電圧トランジスタ340aに含まれる高電圧トランジスタは、上述した方式に1つのアクティブ領域に1つのドレーン及び1つのソースを有するように形成される。このような高電圧トランジスタ340aの形成方法は下側に位置する高電圧トランジスタ330bが第1駆動信号ラインSI1に連結されるためである。
【0115】
y−方向の上側に位置する高電圧トランジスタ340bは、第2駆動信号ラインSI2へ伝達される接地選択信号GSとワードライン駆動信号S0〜S31とをメモリブロックMB9へ伝達する。高電圧トランジスタ340bは1つのアクティブ領域に1つのドレーンD及び2つのソースSを有するように形成される。即ち、各々のアクティブ領域ACT75〜ACT78にはメモリブロックMB9へ接地選択信号GSとワードライン駆動信号S0〜S31とを伝達するための高電圧トランジスタ340bが形成され得る。また、各々のアクティブ領域ACT75〜ACT78には図示しないが、メモリブロックMB10へ接地選択信号GSとワードライン駆動信号S0〜S31とを伝達するための高電圧トランジスタが包含され得る。
【0116】
以上で述べたように、駆動信号ラインSI1、SI2の転換が行われる境界領域に形成される高電圧トランジスタ330b、340aは1つのアクティブ領域に1つのトランジスタで形成される。反面、境界領域の以外に形成される大部分の高電圧トランジスタは1つのアクティブ領域に2つのトランジスタに形成され得る。したがって、複数のアクティブ領域の間の距離を確保するために高電圧トランジスタの集積化障害は大きく改善され得る。
【0117】
図11は本発明の長所を簡略に示す図面である。図11(a)には本発明のレイアウトを適用するパストランジスタ400が示している。図11(b)には1つのアクティブ領域に1つの高電圧トランジスタで形成されるパストランジスタ500が示している。ここで、第1駆動信号ラインSI1課題駆動信号ラインSI2は各々の1つのメタルラインで図示された。しかしこれは説明を簡単にする表現のみであり、第1駆動信号ラインSI1と駆動信号ラインSI2とは各々の2つのメタルラインで構成され得る。
【0118】
本発明の実施形態によるパストランジスタ400によると、y−方向に同一な面積にさらに多い高電圧トランジスタが形成され得る。なぜならば、アクティブ領域421、431、441の各々には2つの高電圧トランジスタが形成され得るためである。但し、境界領域に形成される高電圧トランジスタ、例えば、高電圧トランジスタ410、450、460は、各々1つのアクティブ領域に1つの高電圧トランジスタが形成される。しかし、残りの領域に位置する高電圧トランジスタ420、430、440を形成するためには各々1つのアクティブ領域に2つのトランジスタが形成され得る。しかし、1つのアクティブ領域に1つのトランジスタが形成される図11(b)の場合では相対的にy−方向への空間活用が効率的でないことを分かれる。
【0119】
本発明の実施形態によれば、境界領域に形成されるパストランジスタ410は1つの高電圧トランジスタを形成するためのy−方向空間が(D1+D2)であることを分かれる。ここで、D1はアクティブ領域に対応するy−方向距離がであり、D2はトランジスタらの間の距離を意味する。勿論、このような占有空間は高電圧トランジスタ510にも同様に適用される。即ち、D1とD1′は同様に設定され得る。
【0120】
反面、本発明の実施形態によれば、2つの高電圧トランジスタ420のアクティブ領域のy−方向幅はD3に対応する。しかし、互に異なる活性領域に各々形成される2つの高電圧トランジスタ520、530がy−方向に占める幅はD3′であるので、相対的に著しい広い。結局、8つのパストランジスタ端を構成する場合、本発明の実施形態によれば、y−方向にW1の幅が所要される。反面、1つのアクティブ領域に1つの高電圧トランジスタを形成する場合、y−方向にW2の幅が所要される。
【0121】
したがって、本発明のレイアウト方式にパストランジスタ端を構成する場合、少ない面積でより多いパストランジスタを形成できる。また、工程微細化にしたがってメモリブロックのサイズが減少されても、本発明の実施形態を適用すれば、容易にパストランジスタを形成できる。
【0122】
図12は、本発明の一実施形態によるメモリセルアレイの構造を示す図面である。図12にはスタックフラッシュ構造のセルアレイ110_1が例示的に示している。図12を参照すれば、本発明にしたがうフラッシュメモリ装置は立体的に配列されたメモリセルを具備することができる。メモリセルは、MOSトランジスタを形成するための半導体基板に使用される積層された複数の半導体層で形成され得る。
【0123】
例示的な実施形態において、第1半導体層10’は、単結晶シリコンウエハーであり得り、第2半導体層20’は第1半導体層10’(即ち、ウエハー)をシード層として使用するエピタキシァル工程を通じて形成された単結晶シリコンエピタキシァル層であり得る。一実施形態において、半導体層10’、20’の各々は実質的に同一な構造を有するセルアレイを具備でき、メモリセルは多層のセルアレイ110_1を構成することができる。
【0124】
半導体層10’、20’の各々は、広く公知された素子分離膜パターン15によって限定される、活性領域を具備することができる。活性領域は一方向に沿って互に平行に形成され得る。素子分離膜パターン15は、シリコン酸化膜を含む絶縁性物質で作られ、活性領域を電気的に分離させ得る。
【0125】
半導体層10’、20’の各々の上部には、活性領域を横切る、一対の選択ライン(selection lines)GSL、SSL及びM個のワードラインWLから構成されたゲート構造体が配置され得る。ゲート構造体の一側にはソースプラグ50’が配置され、ゲート構造体の他側にはビットラインプラグ40’が配置され得る。ビットラインプラグ40’は、ワードラインWLを横切る、N個のビットラインBLに各々接続され得る。この時、ビットラインBLは最上部半導体層、例えば、図13で第2半導体層20’の上部でワードラインWLを横切るように形成され得る。ビットラインBLの数Nは1より大きい整数であり、望ましくは8の倍数の中で1つであり得る。
【0126】
ワードラインWLは選択ラインGSL、SSLの間に配置され、一ゲート構造体を構成するワードラインWLの数Mは1より大きい整数である。望ましくは、整数Mは8の倍数の中の1つであり得る。選択ラインGSL、SSLの中での1つは共通ソースラインCSLとメモリセルの電気的連結を制御する接地選択ライン(Ground selection line、GSL)として使用され得る。そして、選択ラインの中での他の1つはビットラインとメモリセルの電気的連結を制御するストリング選択ライン(String selection line、SSL)として使用され得る。
【0127】
選択ライン及びワードラインの間の活性領域内には不純物領域が形成され得る。この時、接地選択ラインGSLの一側に形成される不純物領域11S、21Sは、共通ソースラインCSLによって連結されるソース電極として使用され、ストリング選択ラインSSLの一側に形成される不純物領域11D、21Dはビットラインプラグ40’を通じてビットラインBLに連結されるドレーン電極として使用され得る。また、ワードラインWLの両側に形成される不純物領域11I、21Iは、メモリセルを直列に連結させる内部不純物領域に使用され得る。
【0128】
ソースプラグ50’は第1及び第2半導体層10’、20’に形成されてソース電極として使用される不純物領域11S、21S(以下、第1及び第2ソース領域)を半導体層10’、20’に電気的に連結させ得る。その結果、第1及び第2ソース領域11S、21Sが半導体層10’、20’と等電位(equipotential)を構成される。このような電気的に連結するために、ソースプラグ50’は第2半導体層20’及び第2ソース領域21Sを貫通して第1ソース領域11Sに連結され得る。この時、ソースプラグ50’は第2半導体層20’及び第2ソース領域21Sの内壁に直接接触され得る。
【0129】
図13は、本発明の他の実施形態によるメモリセルアレイの構造を示す図面である。図13には3次元フラッシュ構造のセルアレイ110_2が例示的に示している。図13を参照すれば、本発明のフラッシュメモリのセルアレイ110_2は、電気的に分離された複数のワードライン平面(Word line plates:WL_PT)と、複数のワードライン平面を横切って配列された複数の活性柱PL(又は活性領域)を包含できる。そして、半導体基板はウェル領域Well及びソース領域Sを包含できる。ソース領域Sはウェル領域Wellと異なる導電形を有するように形成され得る。例えば、ウェル領域Wellはp−形シリコンで構成され、ソース領域Sはn−形シリコンで構成され得る。例示的な実施形態において、ウェル領域Wellは、ウェル領域Wellと異なる導電形を有する少なくとも1つのその他の図示しないウェル領域によって囲まれることによって、ポケットウェル構造(pocket well structure)又は3重ウェル構造(triple well structure)を構成することもできる。
【0130】
各々のワードライン平面WL_PTは、等電位(equipotential)を有するように共面(coplanar)の上で電気的に連結された複数の局所ワードラインLWLとして構成され得る。ワードライン平面WL_PTの各々は図示しない層間絶縁膜として電気的に分離され得る。ワードライン平面WL_PTの各々はワードラインコンタクトWL_CTを通じて電気的に分離された全域ワードライン(globalword line;GWL)の各々に連結され得る。ワードラインコンタクトWL_CTはメモリセルアレイ又はアレイブロックの縁に形成でき、ワードライン平面WL_PTの広さ及びワードラインコンタクトWL_CTが配置された位置等は多様な形態に構成され得る。
各々の活性柱PLはウェル領域Wellに隣接する本体部Bと、上部選択ライン(upper selection lone;USLi)(iはNより小さいか、或いは同じ整数)に隣接するドレーン領域Dとを包含できる。本体部Bはウェル領域Wellと同一な導電形に構成され、ドレーン領域Dはウェル領域Wellと異なる導電形で構成され得る。複数の活性柱PLは複数のワードライン平面WL_PTを貫通する方向の長軸を有することができる。複数のワードライン平面WL_PTと複数の活性柱PLとの間の交点は3次元的に分布され得る。即ち、3次元メモリのメモリセルMCの各々は3次元的に分布された交点によって形成され得る。ワードライン平面WL_PTと活性柱PLとの間にはゲート絶縁膜GIが配置され得る。例示的な実施形態において、ゲート絶縁膜GIは多層膜であり、例えばONOの積層であり得る。ゲート絶縁膜の一部膜は情報を格納するための薄膜(即ち、電荷格納膜又は電荷格納層)として使用され得る。
【0131】
活性柱PLの一端はウェル領域Wellに共通的に連結され、これらの他端は複数のビットラインBLに連結され得る。1つのビットラインBLには複数個(例えば、Nつ)の活性柱PLが連結され得る。したがって、1つのビットラインBLには複数個(例えば、Nつ)のセルストリングCSTRが連結され得る。そして、1つの活性柱PLには1つのセルストリングCSTRが構成され得る。1つのセルストリングCSTRには複数のワードライン平面WL_PTに形成された複数のメモリセルMCsが包含され得る。1つのメモリセルMCは1つの活性柱PLと1つの局所ワードラインLWL又はワードライン平面WL_PTによって定義され得る。
【0132】
各々のメモリセルMCをプログラムし、プログラムされたデータを読み出すためには1つのセルストリングCSTR(即ち、1つの活性柱PL)を独立的に選択しなければならない。これのために、ビットラインBLと最上位ワードライン平面WL_PTとの間には、複数の上部選択ラインUSLiが配置され得る。上部選択ラインUSLiはビットラインBLと交差するように配置され得る。ビットラインBLは所定のプラグを通じてドレーン領域Dに電気的に連結され得り、ドレーン領域Dに直接接触されることもできる。
【0133】
複数のビットラインBLと複数の上部選択ラインUSLiとの交差領域には対応される活性柱PLと対応されるビットラインBLとの間の電気的連結を制御する複数の上部選択トランジスタ(upper selection transistor)が形成され得る。各々の上部選択トランジスタのゲート電極(upper selection gate;USGi)は対応される上部選択ラインUSLiに各々接続され得る。その結果、1つの活性柱PL(即ち、1つのセルストリングCSTR)は1つのビットラインBLと1つの上部選択ラインUSLiとによって独立的にされるようになる。
【0134】
図13に示されたように、ウェル領域Well内にはビットラインBLへ/からの電荷経路を形成するソース領域Sが形成され得る。ソース領域Sは共通ソースライン(common source line;CSL)に電気的に連結され得る。共通ソースラインCSLとソース領域Sとの間にはワードライン平面WL_PTを貫通するソースコンタクトプラグS_CTが介在され得る。共通ソースラインCSLはソースコンタクトプラグS_CTを通じてビットラインBLの上部に配置でき、金属性物質として形成され得る。しかし、これは共通ソースラインCSLの一構成例に該当することであって、共通ソースラインCSLは多様な形態に構成できる。
【0135】
ビットラインBLへ/からの電荷経路を制御するために、ウェル領域Wellと最下位ワードライン平面WL_PTとの間には、活性柱PLとウェル領域Wellとの間の電気的連結を制御する複数の下部選択ライン(lower selection lines;LSL)が配置され得る。例示的な実施形態において、複数の下部選択ラインLSLは電気的に等電位を有する下部選択平面(lower selection plate;LS_PT)を構成することができる。各々の下部選択ラインLSLは対応される下部選択トランジスタ(lower selection transistor)のゲート電極(lower selection gate;LSGi)へ各々印加されて、対応される活性柱PLとウェル領域Wellとの間の電気的連結を制御することができる。以上で説明された3次元構造のフラッシュメモリやはり先に説明された本発明の電圧発生方法が適用され得り、本発明で発生された負のワードライン電圧及び正のワードライン電圧は図14に図示されたフラッシュメモリのワードライン平面へ印加され得る。
図14は本発明の実施形態によるソリッドステートディスクSSDシステムを示すブロック図である。図13を参照すれば、SSDシステム1000はホスト1100とSSD1200とを含む。SSD1200はSSDコントローラ1210、バッファメモリ1220、及び不揮発性メモリ装置1230を含む。
【0136】
SSDコントローラ1210は、ホスト1100とSSD1200との物理的連結を提供する。即ち、SSDコントローラ1210はホスト1100のバスフォーマット(Bus format)に対応してSSD1200とのインターフェイシングを提供する。特に、SSDコントローラ1210はホスト1100から提供される命令語をデコーディングする。デコーディングされた結果にしたがって、SSDコントローラコントローラ1210は不揮発性メモリ装置1230をアクセスする。ホスト1100のバスフォーマット(Bus format)にUSB(Universal Serial Bus)、SCSI(Small Computer System Interface)、PCI express、ATA、PATA(Parallel ATA)、SATA(Serial ATA)、SAS(Serial Attached SCSI)等が包含され得る。
【0137】
バッファメモリ1220には、ホスト1100から提供される書込みデータ又は不揮発性メモリ装置1230から読み出されたデータが一時的に格納される。ホスト1100の読出し要請の時に不揮発性メモリ装置1230に存在するデータがキャッシュされている場合には、バッファメモリ1220はキャッシュされたデータを直接ホスト1100へ提供するキャッシュ機能を支援する。一般的に、ホスト1100のバスフォーマット(例えば、SATA又はSAS)によるデータ伝送速度はSSD1200のメモリチャンネルの伝送速度より著しく速い。即ち、ホスト1100のインターフェイス速度が著しく速い場合、大容量のバッファメモリ1220を提供することによって、速度差異によって発生するパフォーマンスの低下を最小化できる。
【0138】
バッファメモリ1220は大容量の補助記憶装置として使用されるSSD1200で充分なバッファリングを提供するために同期式DRAM(Synchronous DRAM)で提供され得る。しかし、バッファメモリ1220がここの開示に制限されないことはこの分野の通常的な知識を習得した者に明確である。
【0139】
不揮発性メモリ装置1230は、SSD1200の格納媒体として提供される。例えば、不揮発性メモリ装置1230は大容量の格納能力を有するNANDフラッシュメモリ(NAND−type Flash memory)として提供され得る。不揮発性メモリ装置1230は本発明の実施形態による行デコーダ構造を包含できる。即ち、1つのアクティブ領域に2つの高電圧トランジスタが形成されるように行デコーダのレイアウトが構成され得る。この場合、高集積及び高信頼度を有する不揮発性メモリ装置の構成が可能する。
【0140】
不揮発性メモリ装置1230は複数のメモリ装置で構成され得る。この場合、各々のメモリ装置はチャンネル単位にSSDコントローラ1210と連結される。格納媒体として不揮発性メモリ装置1230がNANDフラッシュメモリを例として説明されたが、その他の不揮発性メモリ装置で構成され得る。例えば、格納媒体としてPRAM(登録商標)、MRAM、ReRAM、FRAM(登録商標)、NORフラッシュメモリ等が使用でき、異種のメモリ装置が混用されるメモリシステムも適用され得る。そして、格納媒体として揮発性メモリ装置装置(例えば、DRAM)が包含されることもあり得る。
【0141】
図15は本発明にしたがうメモリシステム2000を簡略に示すブロック図である。図15を参照すれば、本発明にしたがうメモリシステム2000は不揮発性メモリ装置2200とメモリコントローラ2100とを含む。
【0142】
メモリコントローラ2100は、不揮発性メモリ装置2200を制御するように構成される。不揮発性メモリ装置2200とメモリコントローラ2100との結合によってメモリカードへ提供され得る。SRAM2110はプロセシングユニット2120の動作メモリとして使用される。ホストインターフェイス2130はメモリシステム2000と接続されるホストのデータ交換プロトコルを具備する。エラー訂正ブロック2140は不揮発性メモリ装置2200から読出されたデータに含まれるエラーを検出及び訂正する。メモリンターフェイス2150は本発明の不揮発性メモリ装置2200とインターフェイシングする。プロセシングユニット2120はメモリコントローラ2100のデータを交換するための諸般制御動作を遂行する。たとえ図面には図示しないが、本発明にしたがうメモリシステム2000はホスト(Host)とのインターフェイシングのためのコードデータを格納する図示しないROM等がさらに提供され得ることはこの分野の通常的な知識を習得した者に明確である。
【0143】
不揮発性メモリ装置2200は、複数のフラッシュメモリチップで構成されるマルチ−チップパッケージとして提供されることもあり得る。不揮発性メモリ装置2200は本発明の実施形態による行デコーダ構造を包含できる。即ち、1つのアクティブ領域に2つの高電圧トランジスタが形成されるように行デコーダのレイアウトが構成され得る。この場合、高集積及び高信頼度を有する不揮発性メモリ装置の構成が可能である。
【0144】
以上の本発明のメモリシステム2000はエラーの発生確率が低い高信頼性の格納媒体として提供され得る。この場合、メモリコントローラ2100はUSB、MMC、PCI−E、SAS、SATA、PATA、SCSI、ESDI、及びIDE等のような多様なインターフェイスプロトコルの中で1つを通じて外部、例えば、ホストと通信するように構成される。
【0145】
図16は、本発明の他の実施形態によるデータ格納装置3000を例示的に示すブロック図である。図16を参照すれば、本発明にしたがうデータ格納装置3000はフラッシュメモリ3100とフラッシュコントローラ3200とを包含できる。フラッシュコントローラ3200はデータ格納装置3000外部から受信された制御信号に基づいてフラッシュメモリ3100を制御することができる。
【0146】
また、フラッシュメモリ3100の構成は、図1に示されたフラッシュメモリ100と実質的に同様に構成され得る。フラッシュメモリ3100は本発明の実施形態による行デコーダ構造を包含できる。即ち、1つのアクティブ領域に2つの高電圧トランジスタが形成されるように行デコーダのレイアウトが構成され得る。この場合、高集積及び高信頼度を有するフラッシュメモリ3100の構成が可能である。本発明のフラッシュメモリ3100はアレイが多層に積層されたスタックフラッシュ構造、ソース−ドレーンがないフラッシュ構造、ピン−タイプフラッシュ構造、及び3次元フラッシュ構造の中でいずれか1つで構成され得る。
【0147】
本発明のデータ格納装置3000は、メモリカード装置、SSD装置、マルチメディアカード装置、SD装置、メモリスティック装置、ハードディスクドライブ装置、ハイブリッドドライブ装置、又は汎用直列バスフラッシュ装置を構成することができる。例えば、本発明のデータ格納装置3000はデジタル、カメラ、個人コンピューター等のような使用者装置を使用するための産業標準を満足するカードを構成することができる。
【0148】
図17には、フラッシュメモリ装置4120を含むコンピューティングシステム4000が概略的に示されている。本発明にしたがうコンピューティングシステム4000はシステムバス4600に電気的に連結されたマイクロプロセッサー4200、RAM4300、使用者インターフェイス4400、ベースバンドチップセット(Baseband chipset)のようなモデム4500及びメモリシステム4100を含む。
【0149】
本発明にしたがうコンピューティングシステム4000がモバイル装置である場合、コンピューティングシステム4000の動作電圧を供給するための図示しないバッテリーが追加的に提供される。たとえ図面には図示しないが、本発明にしたがうコンピューティングシステム4000には応用チップセット(Application chipset)、カメライメージプロセッサー(Camera Image Processor:CIS)、モバイルDRAM、等がさらに提供され得ることはが分野の通常的な知識を習得した者に明確である。メモリシステム4100は、例えば、データを格納するのに不揮発性メモリを使用するSSD(Solid State Drive/Disk)を構成することができる。又は、メモリシステム3100は、フュージョンフラッシュメモリ(例えば、one NANDフラッシュメモリ)として提供され得る。
【0150】
ここで、メモリシステム4100はメモリコントローラ4110とフラッシュメモリ4120とを含む。フラッシュメモリ4120は本発明の実施形態による行デコーダ構造を包含できる。即ち、1つのアクティブ領域に2つの高電圧トランジスタが形成されるように行デコーダのレイアウトが構成され得る。
【0151】
本発明にしたがう不揮発性メモリ装置及び/又はメモリコントローラは多様な形態のパッケージを利用して実装され得る。例えば、本発明にしたがうフラッシュメモリ装置及び/又はメモリコントローラはPoP(Packageon Package)、Ball grid arrays(BGAs)、Chip scale packages(CSPs)、Plastic Leaded Chip Carrier(PLCC)、Plastic Dual In−Line Package(PDIP)、Die in Waffle Pack、Die in Wafer Form、Chip On Board(COB)、Ceramic Dual In−Line Package(CERDIP)、Plastic Metric Quad Flat Pack(MQFP)、Thin Quad Flatpack(TQFP)、Small Outline(SOIC)、Shrink Small Outline Package(SSOP)、Thin Small Outline(TSOP)、System In Package(SIP)、Multi Chip Package(MCP)、Wafer−level Fabricated Package(WFP)、Wafer−Level Processed Stack Package(WSP)、等のようなパッケージを利用して実装され得る。
【0152】
以上のように図面と明細書で実施形態が開示された。ここで特定な用語が使用されたが、これは単なる本発明を説明するための目的で使用されたことであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたことではない。したがって、本技術分野の通常の知識を有する者であれば、これから多様な変形及び均等な他実施形態が可能である点を理解できる。したがって、本発明の真の技術的保護範囲は添付された特許請求の範囲の技術的思想によって定まれなければならない。
【符号の説明】
【0153】
110・・・セルアレイ、
120・・・行デコーダ、
130・・・ページバッファ、
140・・・入出力回路、
150・・・制御ロジック、
160・・・電圧発生器、
1200・・・SSD、
1210・・・SSDコントローラ、
1220・・・バッファメモリ、
1230・・・不揮発性メモリ装置、
2100・・・メモリコントローラ、
2110・・・SRAM、
2120・・・プロセシングユニット、
2130・・・ホストインターフェイス、
2140・・・エラー訂正ブロック、
2140・・・メモリンターフェイス、
2200・・・不揮発性メモリ装置、
3000・・・コンピューティングシステム、
3100・・・メモリシステム、
3110・・・メモリコントローラ、
3120・・・フラッシュメモリ装置、
3200・・・中央処理装置、
3300・・・RAM、
3400・・・ユーザーインターフェイス、
3500・・・モデム、
3600・・・システムバス。
【特許請求の範囲】
【請求項1】
複数のメモリブロックと、
ブロック選択信号に応答して複数の駆動信号を前記複数のメモリブロックの中で選択されたメモリブロックへ伝達するパストランジスタ端と、
を備え、
前記パストランジスタ端は、1つのアクティブ領域に形成された1つの共通ドレーンと2つのソースとを含む高電圧トランジスタを含み、前記共通ドレーンへ伝達される前記複数の駆動信号のいずれか1つは、前記2つのソースを通じて互に異なるメモリブロックへ伝達されることを特徴とする不揮発性メモリ装置。
【請求項2】
前記複数の駆動信号は、前記選択されたメモリブロックのワードラインへ提供されるワードライン電圧、ストリング選択信号、及び接地選択信号の少なくとも1つを備えることを特徴とする請求項1に記載の不揮発性メモリ装置。
【請求項3】
前記高電圧トランジスタは、
前記アクティブ領域上に形成される第1ゲートラインと、
前記アクティブ領域上に前記第1ゲートラインと平行に形成され、前記第1ゲートラインとは電気的に分離されている第2ゲートラインと、
を備えることを特徴とする請求項1に記載の不揮発性メモリ装置。
【請求項4】
前記第1ゲートライン及び前記第2ゲートライン上に形成され、前記第1ゲートライン及び前記第2ゲートラインと直交する方向に前記複数の駆動信号のいずれか1つを伝達する駆動信号ラインをさらに備えることを特徴とする請求項3に記載の不揮発性メモリ装置。
【請求項5】
前記駆動信号ラインは、
第1駆動信号を伝達する第1信号ラインと、
前記第1駆動信号とは電気的に分離されている第2駆動信号を伝達する第2信号ラインと、
を備え、
前記共通ドレーンに前記第1信号ライン及び前記第2信号ラインのいずれか1つが電気的に連結されることを特徴とする請求項4に記載の不揮発性メモリ装置。
【請求項6】
前記2つのソースの一方と第1メモリブロックとを連結する第1配線と、
前記2つのソースの他方と第2メモリブロックとを連結する第2配線と、
をさらに備えることを特徴とする請求項3に記載の不揮発性メモリ装置。
【請求項7】
駆動信号ライン、前記第1配線及び前記第2配線は、メタルラインに形成されることを特徴とする請求項6に記載の不揮発性メモリ装置。
【請求項8】
前記ブロック選択信号に応答して他の複数の駆動信号を選択された前記メモリブロックへ伝達する他のパストランジスタ端を備え、
前記他のパストランジスタ端は、1つのアクティブ領域に1つのドレーンと1つのソースとで構成される他の高電圧トランジスタを備えることを特徴とする請求項1に記載の不揮発性メモリ装置。
【請求項9】
前記他のパストランジスタ端が選択するメモリブロックの隣接メモリブロックは、前記他のパストランジスタ端に連結される駆動信号ラインとは電気的に分離された他の駆動信号ラインから駆動信号が提供されることを特徴とする請求項8に記載の不揮発性メモリ装置。
【請求項10】
第1メモリブロックと、
第2メモリブロックと、
ブロック選択信号に応答して前記第1メモリブロックと前記第2メモリブロックとのいずれか1つへ選択的にワードライン電圧を伝達する2つのパストランジスタと、
を備え、
前記2つのパストランジスタは、
1つのアクティブ領域上に互に平行に形成される第1ゲートライン及び第2ゲートラインと、
前記第1ゲートラインと前記第2ゲートラインとの間に形成され、前記ワードライン電圧が受信される共通ドレーンと、
第1ブロック選択信号に応答して前記共通ドレーンに入力された前記ワードライン電圧を前記第1メモリブロックに出力する第1ソースと、
第2ブロック選択信号に応答して前記共通ドレーンに入力された前記ワードライン電圧を前記第2メモリブロックへ出力する第2ソースと、
を備えることを特徴とする不揮発性メモリ装置。
【請求項1】
複数のメモリブロックと、
ブロック選択信号に応答して複数の駆動信号を前記複数のメモリブロックの中で選択されたメモリブロックへ伝達するパストランジスタ端と、
を備え、
前記パストランジスタ端は、1つのアクティブ領域に形成された1つの共通ドレーンと2つのソースとを含む高電圧トランジスタを含み、前記共通ドレーンへ伝達される前記複数の駆動信号のいずれか1つは、前記2つのソースを通じて互に異なるメモリブロックへ伝達されることを特徴とする不揮発性メモリ装置。
【請求項2】
前記複数の駆動信号は、前記選択されたメモリブロックのワードラインへ提供されるワードライン電圧、ストリング選択信号、及び接地選択信号の少なくとも1つを備えることを特徴とする請求項1に記載の不揮発性メモリ装置。
【請求項3】
前記高電圧トランジスタは、
前記アクティブ領域上に形成される第1ゲートラインと、
前記アクティブ領域上に前記第1ゲートラインと平行に形成され、前記第1ゲートラインとは電気的に分離されている第2ゲートラインと、
を備えることを特徴とする請求項1に記載の不揮発性メモリ装置。
【請求項4】
前記第1ゲートライン及び前記第2ゲートライン上に形成され、前記第1ゲートライン及び前記第2ゲートラインと直交する方向に前記複数の駆動信号のいずれか1つを伝達する駆動信号ラインをさらに備えることを特徴とする請求項3に記載の不揮発性メモリ装置。
【請求項5】
前記駆動信号ラインは、
第1駆動信号を伝達する第1信号ラインと、
前記第1駆動信号とは電気的に分離されている第2駆動信号を伝達する第2信号ラインと、
を備え、
前記共通ドレーンに前記第1信号ライン及び前記第2信号ラインのいずれか1つが電気的に連結されることを特徴とする請求項4に記載の不揮発性メモリ装置。
【請求項6】
前記2つのソースの一方と第1メモリブロックとを連結する第1配線と、
前記2つのソースの他方と第2メモリブロックとを連結する第2配線と、
をさらに備えることを特徴とする請求項3に記載の不揮発性メモリ装置。
【請求項7】
駆動信号ライン、前記第1配線及び前記第2配線は、メタルラインに形成されることを特徴とする請求項6に記載の不揮発性メモリ装置。
【請求項8】
前記ブロック選択信号に応答して他の複数の駆動信号を選択された前記メモリブロックへ伝達する他のパストランジスタ端を備え、
前記他のパストランジスタ端は、1つのアクティブ領域に1つのドレーンと1つのソースとで構成される他の高電圧トランジスタを備えることを特徴とする請求項1に記載の不揮発性メモリ装置。
【請求項9】
前記他のパストランジスタ端が選択するメモリブロックの隣接メモリブロックは、前記他のパストランジスタ端に連結される駆動信号ラインとは電気的に分離された他の駆動信号ラインから駆動信号が提供されることを特徴とする請求項8に記載の不揮発性メモリ装置。
【請求項10】
第1メモリブロックと、
第2メモリブロックと、
ブロック選択信号に応答して前記第1メモリブロックと前記第2メモリブロックとのいずれか1つへ選択的にワードライン電圧を伝達する2つのパストランジスタと、
を備え、
前記2つのパストランジスタは、
1つのアクティブ領域上に互に平行に形成される第1ゲートライン及び第2ゲートラインと、
前記第1ゲートラインと前記第2ゲートラインとの間に形成され、前記ワードライン電圧が受信される共通ドレーンと、
第1ブロック選択信号に応答して前記共通ドレーンに入力された前記ワードライン電圧を前記第1メモリブロックに出力する第1ソースと、
第2ブロック選択信号に応答して前記共通ドレーンに入力された前記ワードライン電圧を前記第2メモリブロックへ出力する第2ソースと、
を備えることを特徴とする不揮発性メモリ装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【公開番号】特開2012−221552(P2012−221552A)
【公開日】平成24年11月12日(2012.11.12)
【国際特許分類】
【出願番号】特願2012−87696(P2012−87696)
【出願日】平成24年4月6日(2012.4.6)
【公序良俗違反の表示】
(特許庁注:以下のものは登録商標)
1.RRAM
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【住所又は居所原語表記】129,Samsung−ro,Yeongtong−gu,Suwon−si,Gyeonggi−do,Republic of Korea
【Fターム(参考)】
【公開日】平成24年11月12日(2012.11.12)
【国際特許分類】
【出願日】平成24年4月6日(2012.4.6)
【公序良俗違反の表示】
(特許庁注:以下のものは登録商標)
1.RRAM
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【住所又は居所原語表記】129,Samsung−ro,Yeongtong−gu,Suwon−si,Gyeonggi−do,Republic of Korea
【Fターム(参考)】
[ Back to top ]