【課題】メモリセルの制御性を向上した不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、構造体と、複数の半導体層と、メモリ膜と、接続部材と、導電部材と、を備える。前記構造体は、メモリ領域と非メモリ領域とを有する基板の前記メモリ領域の上に設けられる。前記構造体は、前記基板の主面に対して垂直な第１軸に沿って積層され複数の電極膜を含む。前記半導体層は、前記構造体を前記第１軸に沿って貫通する。前記メモリ膜は、前記複数の電極膜と前記半導体層との間に設けられる。前記接続部材は、前記基板と前記半導体層との間に設けられる。前記接続部材は、隣り合う２つの前記半導体層のそれぞれの端部と接続される。前記導電部材は、前記基板と前記接続部材との間で、前記メモリ領域から前記非メモリ領域に延在して設けられる。前記導電部材は、前記非メモリ領域の上に設けられた凹部を有する。前記凹部内には、第１シリサイド部が設けられる。 （もっと読む）

【課題】高品質な配線を有する半導体装置を提供する。
【解決手段】第１の領域１００及び第２の領域２００に設けられた第１の絶縁層１０と、第１の領域に設けられた第１の絶縁層上に形成された第２の絶縁層１１ａと、第２の領域２００に設けられた第１の絶縁層上に形成され、第２の絶縁層と略同一の高さを有する第３の絶縁層１１ｃと、第１の領域に設けられた第１の絶縁層上及び第２の絶縁層の両方の側壁に形成された第１の配線層１３ａと、第２の領域に設けられた第１の絶縁層上、及び第３の絶縁層の上面及び側壁上に形成された第２の配線層１３ｂと、第１の絶縁層、第２の絶縁層、第１の配線層、及び第２の配線層を覆う第４の絶縁層１５と、第１の領域に設けられた第４の絶縁層内に形成され、第１の配線層に接続された第１のコンタクトプラグ１７ａと、第２の領域に設けられた第４の絶縁層内に形成され、第２の配線層に接続された第２のコンタクトプラグ１７ｂと、を備える。 （もっと読む）

【課題】生産性の高い不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】実施形態は、基板の主面に対して垂直な第１軸に沿って積層された複数の電極膜と、複数の電極膜を第１軸に沿って貫通する複数の半導体層と、複数の電極膜と半導体層との間に設けられたメモリ膜と、を含む不揮発性半導体記憶装置の製造方法であって、複数の電極膜となる複数の第１膜と複数の第２膜とを交互に積層して、第１積層体を形成する工程と、第１軸に沿い複数の第１膜を支持する支持部を形成する工程と、第１積層体を第１軸に沿って貫通する第１の孔を形成し、第１の孔を介して第２膜を除去し、複数の第１膜どうしの間に間隙が形成された第２積層体を形成する工程と、第２積層体の複数の第１膜を第１軸に沿って貫通する貫通孔を形成する工程と、複数の貫通孔の中に、メモリ膜及び半導体層を埋め込む工程と、を備える。 （もっと読む）

【課題】配線の低抵抗化を図る。
【解決手段】本実施形態の半導体装置は、半導体基板１０を覆う第１の層間絶縁膜上に設けられる配線６０と、配線６０の上面上に設けられるキャップ層６８と、配線６０と第２の層間絶縁膜との間に設けられるバリア膜６２と、を含む。配線６０は高融点導電層を含み、配線６０の配線幅Ｗ１は、キャップ層６８の幅Ｗ２よりも小さい。バリア膜６２は、高融点導電層６０が含む元素の化合物からなり、配線６０を覆う層間絶縁膜６９，７０に起因する不純物が配線６０内に拡散するのを抑制する。 （もっと読む）

【課題】効率良く多段の良好な形状の階段状の構造を形成することのできる半導体装置の製造方法及びコンピュータ記録媒体を提供する。
【解決手段】第１の誘電率の第１の膜と、第１の誘電率とは異なる第２の誘電率の第２の膜とが交互に積層された多層膜と、多層膜の上層に位置しエッチングマスクとして機能するフォトレジスト層とを有する基板をエッチングして、階段状の構造を形成する半導体装置の製造方法であって、フォトレジスト層をマスクとして第１の膜をプラズマエッチングする第１工程と、水素含有プラズマにフォトレジスト層を晒す第２工程と、フォトレジスト層をトリミングする第３工程と、第３工程によってトリミングしたフォトレジスト層及び第１工程でプラズマエッチングした第１の膜をマスクとして第２の膜をエッチングする第４工程とを有し、第１工程乃至第４工程を繰り返して行うことにより、多層膜を階段状の構造とする。 （もっと読む）

【課題】３Ｄ積層メモリ装置は、各接続レベル毎に別個のマスクが使用されるので必要なマスク数は多くなるが、パターンを工夫して必要マスク数を減らす。
【解決手段】３次元積層集積回路装置は配線領域に接続レベルの積層部を有する。接続レベルの積層部で２のＮ乗個のレベルまで含む配線接続領域を形成するためのＮ個のエッチングマスクの組だけが必要とされる。幾つかの例によれば、２のＸ−１乗（２^Ｘ−１）個の接続レベルは、連続番号Ｘのエッチングマスクでエッチングされ、１つのマスクがＸ＝１であり、他の１つのマスクがＸ＝２であり、Ｘ＝Ｎまで付与される。当該方法は接続レベルでの形成領域に整合した配線接続領域を形成する。 （もっと読む）

【課題】チャージポンプ等の高電圧生成部の回路面積を削減する。
【解決手段】半導体記憶装置は、ワードライン及びビットラインが接続されマトリクス状に配置された複数のメモリセル２１と、ワードラインを駆動する複数のワードラインドライバ２３ａ及び２３ｂ、電源電圧を昇圧して高電圧を生成するチャージポンプ１１と、複数のメモリセル２１のうちアクセスに関係のある箇所には高電圧が印加され、アクセスに関係のない箇所には電源電圧が印加されるように制御するＸ方向高電圧制御回路３１及びＹ方向高電圧制御回路３２とを備える。 （もっと読む）

【課題】フローティングゲートへの帯電電荷を、別途工程を追加することなく除去できる半導体装置の製造方法を提供する。
【解決手段】半導体基板１０の一主面１１に少なくともフローティングゲート２５を含む電極層２２を形成し、電極層２２上に層間絶縁膜４０を形成し、層間絶縁膜に電極層２２を露出するビアホール４２と、半導体基板の一主面を露出するビアホール４８を形成し、ビアホール４２を介して電極層２２と電気的に接続され、ビアホール４８を介して半導体基板１０と電気的に接続される配線層６０を形成し、配線層６０をパターニングして少なくとも電極層２２のみに接続されている配線６２を形成する。 （もっと読む）

【課題】１つの実施形態は、絶縁膜に形成された溝に導電物質を容易に埋め込むことができる半導体装置の製造方法、及びそのような製造方法に適した半導体装置を提供する。
【解決手段】１つの実施形態によれば、コンタクトプラグを形成し、コンタクトプラグを覆うエッチングストッパー膜を形成し、エッチングストッパー膜を覆う絶縁膜を形成し、絶縁膜及びエッチングストッパー膜にコンタクトプラグの表面を露出する溝を形成し、エッチングストッパー膜のエッチングレートに対し絶縁膜のエッチングレートの方が高くなる条件で、コンタクトプラグとコンタクトプラグの周辺とを含む領域を選択的にエッチバックし、エッチバックを行った後に溝に導電物質を埋め込んでラインパターンを形成する。 （もっと読む）

【課題】インターコネクト及びコンタクト用の実装面積が小さい３次元集積回路メモリ用の構造を低製造コストで提供する。
【解決手段】３次元メモリデバイスは、絶縁材料２１，２２，２３，２４で分離され、復号化回路を介してセンスアンプに結合可能なビット線ＢＬ_ｎとして導電材料の複数の帯片の形状をしている。導電材料帯片１１，１２，１３，１４は、スタック横面に側面を有する。ワード線ＷＬ_ｎ，ＷＬ_ｎ＋１の複数の導電線１６，１７は行デコーダに結合でき、複数のスタック上で直交して延びる。導電線は、スタックの表面に共形である。記憶素子は、スタック上の半導体材料帯片の側面と導電線の間の交点の界面領域の多層アレイに設けられる。３次元メモリは、複数層に対する２つの最小線幅のマスクで作られる。半導体材料帯片の端部に階段構造が含まれる。半導体材料帯片に平行な金属層上と、ワード線に平行な上部金属層上にＳＳＬインターコネクトを含む。 （もっと読む）

【課題】多層配線構造を使って、キャパシタンスが大きく、かつキャパシタンス値が安定なキャパシタ素子を半導体基板上に集積化する。
【解決手段】多層配線構造１８は、少なくとも第１層目の層間絶縁膜１６と、第１層目の層間絶縁膜中に埋設された第１配線層と、を含み、第１配線層は、第１の電源に接続され前記第１の層間絶縁膜中に埋設された第１の配線パタ―ン１５Ｃ１と、第２の電源に接続され前記第１の層間絶縁膜中に埋設された第２の配線パタ―ン１５Ｃ２と、を含み、第１の配線パタ―ンと前記第２の配線パタ―ンとは容量結合して第１のキャパシタを形成し、第１の配線パタ―ンは積層配線パタ―ン１３Ｃ上に形成されて、前記第４の電極パターン１３Ｇと容量結合して第２のキャパシタを形成し、第４の電極パターンは第２の配線パタ―ンに電気的に接続されている。 （もっと読む）

【課題】本発明は、不揮発性メモリー素子の製造方法を提供し、不揮発性メモリー素子において階段形態のゲートを具現できるパターニング方法を提供する。
【解決手段】本発明は階段型構造を形成する方法及びこれを利用した不揮発性メモリー素子の製造方法に関し、複数個の薄膜をプレート形状に積層し、前記複数個の薄膜のうち最上層の薄膜上にマスクを形成し、前記マスクを利用したエッチングを使用して前記最上層の薄膜をパターニングし、前記マスクを順次的に拡大し、そして前記順次的拡大されたマスクを利用したエッチングを使用して余り薄膜を順次的にパターニングすることを含み、前記複数個の薄膜を前記プレート形状から階段形態に形成するパターニング方法を利用して階段型構造を有するコントロールゲートを含む不揮発性メモリー素子を製造できる。 （もっと読む）

【課題】安定した動作を実行可能な不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】メモリストリングＭＳは、メモリ柱状半導体層３６と、メモリ柱状半導体層３６の側面を取り囲むように形成された電荷蓄積層を含むメモリゲート絶縁層３５と、メモリゲート絶縁層３５を取り囲むように形成された４層のワード線導電層３１ａ〜３１ｄと、ワード線導電層３１ａ〜３１ｄの上部を保護する２層の保護層３３ａ、３３ｂとを備える。ワード線導電層３１ａ〜３１ｄは、その端部の位置が異なるように階段状に形成された階段部ＳＴを構成する。下から２段目のステップＳＴ２は、その上面を２層の保護層３３ａ、３３ｂにて覆われ、下から１段目のステップＳＴ１は、その上面を１層の保護層３３ａにて覆われている。 （もっと読む）

【課題】複数の絶縁膜及び電極膜が交互に積層された信頼性が高い不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置において、メモリアレイ領域にメモリ積層体を設け、周辺回路領域にダミー積層体を設け、ダミー積層体にダミーホール３１ａ，３１ｂを形成し、その内部に絶縁部材を埋め込む。そして、絶縁部材内に複数本のコンタクト３５ａ，３５ｂ，３５ｃ，３５ｄ，３５ｅを形成する。コンタクト３５ａ，３５ｂはＭＯＳＦＥＴ４０のソース層３６に、コンタクト３５ｃ，３５ｄはドレイン層３７に、コンタクト３５ｅはゲート電極３８に接続される。そして、１つのダミーホール内に配置された複数本のコンタクトは、同じ電位が印加されるコンタクトとするか、ダミーホールの長手方向に延びる中心線４１ａ，４１ｃ、４１ｄ、４１ｆ、４１ｈ、４１ｊ、４１ｋ、４１ｌから外れた位置に配置する。 （もっと読む）

【課題】深さの異なる複数のコンタクトホールの底部径のばらつきを抑制する半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、複数の導電層ＷＬ１〜ＷＬ４が階段状に加工された階段構造部を有する積層体と、階段構造部を覆って設けられた層間絶縁層４３と、層間絶縁層４３を貫通し、それぞれが対応する各段の導電層ＷＬ１〜ＷＬ４に達して形成された複数のコンタクトホール６１〜６４の内部に設けられたコンタクト電極６０とを備え、複数のコンタクトホール６１〜６４の底部の孔径は略同じであり、下段側の導電層に達するコンタクトホールは、上段側の導電層に達するコンタクトホールよりも深く、上端部の孔径が大きい。 （もっと読む）

【課題】正確な読み出しを実行可能な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、メモリトランジスタＭＴｒ１〜８が直列に接続された複数のメモリストリングＭＳと、メモリストリングＭＳの一端に一端を接続されたドレイン選択トランジスタＳＤＴｒと、複数のドレイン側選択トランジスタＳＤＴｒの他端に共通接続されたローカルビット線ＬＢＬと、ローカルビット線ＬＢＬに一端を接続されたスイッチ回路ＳＷと、複数のスイッチ回路ＳＷの他端に共通接続されたグローバルビット線ＧＢＬとを備える。メモリストリングＭＳは、柱状部を含むＵ字状半導体層と、柱状部の側面を取り囲むように形成された電荷蓄積層と、電荷蓄積層を取り囲むように形成されたワード線導電層とを備える。 （もっと読む）

【課題】メモリホールの直径が均一な不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】シリコン基板１０上にバックゲート電極１３を形成し、バックゲート電極１３の上面に凹部２３を形成し、凹部２３内に犠牲材を埋め込んだ後、絶縁膜１４及び電極膜１５を交互に積層して積層体１１を形成する。次に、積層体１１の中央部２１にメモリホール２４を形成し、その後、酸化処理を施す。これにより、メモリホール２４の内面を起点として、電極膜１５における絶縁膜１４に接する部分が酸化され、その結果、中央部２１において電極膜１５が薄くなり、絶縁膜１４が厚くなる。次に、積層体１１の端部２２において、電極膜１５毎にステップ３０を形成し、端部２２を埋め込むように層間絶縁膜４０を形成し、層間絶縁膜４０中にステップ３０に到達するようにプラグホール４１を形成する。 （もっと読む）

【課題】回路部の上部にメモリ部を形成し、回路部が高温にさらされても回路部の配線層やコンタクトが劣化しない不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１１と、メモリ部ＭＵと、半導体基板とメモリ部との間の回路部ＣＵと、を備える。メモリ部は、半導体基板の主面１１ａに垂直な第１方向に交互に積層された複数の電極膜ＷＬと複数の絶縁膜１４とを有する積層構造体ＭＬと、積層構造体を第１方向に貫通する半導体ピラーＳＰと、電極膜と半導体ピラーとの交差部に対応して設けられた記憶部４３と、を有す。回路部は、それぞれ第１、第２導電型のソース／ドレイン領域を有する第１、第２トランジスタ５１ｎ、５１ｐと、シリサイドを含む第１配線Ｗ１と、ソース／ドレイン領域と同じ導電型のポリシリコンからなるコンタクトプラグＣ１、Ｃ２と、を有す。 （もっと読む）

【課題】高集積化が容易な積層メモリ素子を提供する。
【解決手段】本願発明の積層メモリ素子は、基板と、基板上に互いに積層された、少なくとも１層のメモリ層をそれぞれ含む複数のメモリグループと、該複数のメモリグループのうち、複数の隣接した２つのメモリグループ間に介在する複数のＸデコーダ層と、前記複数の隣接した２つのメモリグループ間に、複数のＸデコーダ層と交互に介在される複数のＹデコーダ層と、を具備する積層メモリ素子である。 （もっと読む）

【課題】保持特性に優れた不揮発性半導体メモリ装置の消去方法を提供することである。
【解決手段】ソース・ドレイン領域２、３が離間して形成された半導体基板１と、半導体基板１上に形成された第１の絶縁層７と、第1の絶縁層７上の第１の領域１０に形成された第１のゲート電極５と、第１の絶縁層７上の第２の領域１１、１２に形成された電荷蓄積層８と、電荷蓄積層８上に形成された第２の絶縁層９と、第２の絶縁層９上に形成された第２のゲート電極４、６と、を有する不揮発性半導体メモリ装置の消去方法は次のステップを有する。ソース・ドレイン領域から電荷蓄積層にホットホールを注入するステップ。電荷蓄積層の第１のゲート電極側の領域にチャネルホットエレクトロンを注入するステップ。 （もっと読む）